JP2001284556A

JP2001284556A - 不揮発性半導体記憶装置およびその製造方法

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Publication number: JP2001284556A
Application number: JP2000099047A
Authority: JP
Inventors: Kazuhiro Shimizu; 水和裕清
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2001-10-12
Anticipated expiration: 2020-03-31
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Abstract

(57)【要約】【課題】素子分離絶縁膜の埋め込みアスペクトを小さ
くしてメモリセルの素子分離幅を小さくするとともに加
工制御性に優れた、低コスト高密度の不揮発性半導体記
憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶セルの電荷蓄積層
（２７、４７、６７）を少なくとも２層の導電層（２
５，２６，４５，４６，６５，６６）からなる積層構造
とし、最下層の導電層の端面位置は素子分離領域の端部
位置と一致し、最上層の導電層は最下層の導電層と同じ
幅あるいは広幅となっている。第１の導電層は薄いため
埋め込みアスペクトが低減され、第２の導電層は制御ゲ
ート（２９、４９、６９、８８）との間の容量を所望の
値にするために必要な膜厚とする。最上層は素子分離領
域と自己整合的に形成することができる。また最上層の
幅を広げるために等方エッチングを用いることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に高密度、高集積化に適した半導体
メモリセル構造とその製造方法に関する。

【０００２】

【従来の技術】電気的にデータの書き換えが可能で高密
度化、大容量化に適した不揮発性半導体記憶装置として
フラッシュメモリが良く知られている。特に、電荷蓄積
層と制御ゲートの積層ゲート構造を持つＭＯＳトランジ
スタ構造のメモリセルが広く用いられている。

【０００３】図１５は浅溝素子分離（Shallow Trench I
solation : ＳＴＩ）構造を含むメモリセルの第１の従
来例を示しており、図１５（ａ）は平面図であり、図１
５（ｂ）はそのＡ−Ａ’断面図である。

【０００４】ｐ型シリコン基板あるいはｐウエル１に素
子分離用トレンチ溝２が形成され、このトレンチ溝内部
には素子分離用絶縁材料、例えば２酸化シリコン材が埋
め込まれている。このような素子分離された基板上の素
子領域（チャネル領域）８全面にトンネル電流が流れ得
る薄いトンネル絶縁膜４が形成され、この上に電荷蓄積
層５が形成され、この上にさらにゲート間絶縁膜６を介
して制御ゲート７が形成されている。また、図１５
（ｂ）から、電荷蓄積層５の下面の一部５ａがトレンチ
溝２に沿う形で下方に突出していることが観察される。

【０００５】図１６は図１５で示したＳＴＩセル構造を
得るための製造工程を示す工程別断面図である。

【０００６】まず、図１６（ａ）に示すように、半導体
基板１上にダミー絶縁膜１０を形成してさらにフォトレ
ジスト等のマスク材１１を堆積し、フォトリソグラフィ
により素子分離領域のマスク材１１、ダミー絶縁膜１０
及び半導体基板１をその側端部が揃うようにエッチング
除去してトレンチ溝２を形成する。

【０００７】次に、適当な酸化条件を用いて熱酸化を行
いトレンチ側壁の表面を酸化する。この時、マスク材は
酸化に対してもマスクの役割を果たし、かつダミー絶縁
膜部に形成されるいわゆるバーズビークがトレンチ側壁
に形成される酸化膜よりも厚く形成されるため、トレン
チ側端部は角が取れ、丸められる。

【０００８】続いて半導体基板全面上に素子分離絶縁膜
を堆積してトレンチ溝２内に素子分離絶縁膜３を充填
し、ドライエッチングによるエッチバックあるいは化学
的研磨（ＣＭＰ）による表面研磨によって素子分離用絶
縁膜３の上面を平坦化するととともにマスク材１１の上
面を露出させる（図１６（ｂ））。

【０００９】次に、マスク材１１及びダミー酸化膜１０
をドライエッチング及び薬品処理によるウェットエッチ
ングによって剥離し、続いてトンネル絶縁膜４、電荷蓄
積層５を堆積する（図１６（ｃ））。

【００１０】次にリソグラフィによるパターン形成によ
って電荷蓄積層７は素子分離領域上でスリット状に切断
され、続いてゲート間絶縁膜６及び制御ゲート７を堆積
し、パターニングによりゲート加工を行ってセル構造を
完成させる。（図１６（ｄ））。

【００１１】次に、電荷蓄積層５の下面の一部５ａがト
レンチ溝２に沿うように下方に突出した形状をなしてい
る理由を、このメモリセルの動作とともに説明する。

【００１２】このようなトンネル酸化膜を有するメモリ
セルのデータ書き換えは、電荷蓄積層５と半導体基板１
間の電荷授受によって電荷蓄積層５内に蓄積する電荷量
を変調することで行う。一般に電荷注入あるいは電荷放
出の少なくともいずれか一方はトンネル絶縁膜４のＦＮ
(Fowler-Nordheim)トンネリング現象を利用する。すな
わち、電荷蓄積層５と半導体基板１間に１０ＭＶ／ｃｍ
以上の高電界を印加して半導体基板１から電荷蓄積層５
へあるいは電荷蓄積層５から半導体基板１へ電子を放出
させる。この際、電荷蓄積層５は完全にフローティング
状態であるため、電荷蓄積層５内の電荷はデータ書き換
えを行わない限り変化しない。

【００１３】この電荷蓄積層５に高電圧を印加するため
には制御ゲート７に電圧を印加して制御ゲート７と電荷
蓄積層５とを容量結合させる必要がある。しかしなが
ら、制御ゲート７に印加する電圧が高いと印加電圧を発
生させる昇圧回路や入出力スイッチ回路等を構成するト
ランジスタの各種耐圧をそれ以上に高くする必要がある
ため素子面積が増加してしまうという問題がある。

【００１４】一方、トンネル絶縁膜４を介した電荷蓄積
層５と半導体基板１間の容量をＣ１、ゲート間絶縁膜６
を介した電荷蓄積層５と制御ゲート７間の容量をＣ２と
すれば、トンネル絶縁膜４に印加される電圧Ｖｆｇは制
御ゲート電圧Ｖｃｇを用いて以下の式で表される。

【００１５】Ｖｆｇ＝Ｃ２／（Ｃ１＋Ｃ２）Ｖｃｇこの式から制御ゲート７に印加する電圧を低電圧化する
ためにはＣ２を大きくすること、つまり、ゲート間絶縁
膜６を介した制御ゲート７と電荷蓄積層５間の容量を大
きくすることが有効であることがわかる。したがって、
制御ゲート７と電荷蓄積層５の対向面積を大きくすれば
良く、前述したように、電荷蓄積層５を素子領域から素
子分離領域に向かって突出した形状とすることによりこ
の要求を満たすことができる。

【００１６】このような第１の従来例に示したメモリセ
ル構造には大きく２つの問題点がある。

【００１７】第１の問題点は素子分離幅の微細化が非常
に困難であることである。電荷蓄積層５を素子分離領域
上でスリット状に切断するためには素子領域や素子分離
領域の幅よりも微細な加工が必要となるため、メモリセ
ルの素子分離寸法が上記のスリット加工によって決定さ
れてしまうこととなる。一般にスリット加工はリソグラ
フィ技術を用いて行うが、スリット加工を素子分離領域
上で行うためにはスリットパターンがリソグラフィ工程
で合わせずれが生じても下層の素子領域とパターンが重
ならないように合わせ余裕を含めてパターン配置をする
必要がある。従って、たとえスリットパターンそのもの
を素子分離幅に比べて細いパターンに開口出来る場合で
も素子分離幅は広がってしまう。つまり、電荷蓄積層を
リソグラフィ技術を用いてスリット加工する従来例のメ
モリセル構造では素子分離幅の微細化が困難であると言
える。

【００１８】第２の問題点は素子領域幅の微細化が非常
に困難であることである。従来例で示したメモリセル構
造の場合、ダミー絶縁膜をウェットエッチングで剥離す
る際にトレンチ側端部が一部分露出する可能性がある。
そのため、先に述べた様にトレンチ側端部にトンネル絶
縁膜を介して電荷蓄積層間に寄生ＭＯＳキャパシタが形
成される。寄生ＭＯＳキャパシタ部はトレンチ側端部の
丸め量が少ない場合にはメモリセルのトランジスタ特性
においてサブスレッシホールド領域にキンク特性を発生
させてカットオフ特性を著しく悪化させる。また、制御
ゲートに高電圧を印加してＦＮトンネリング電子注入に
よるデータ書き込みを行う際には、寄生ＭＯＳキャパシ
タにゲート電界が集中してトンネル絶縁膜の絶縁破壊を
引き起こす。

【００１９】これを抑制するためにはトレンチ側端部の
丸めをさらに多く行う必要があるが、丸め酸化を大量に
行うことは先に述べたバーズビークをトレンチ側端部に
形成させるため、素子領域幅がトレンチ形成時に比べて
著しく狭くなる。そのため、素子領域を所望の幅に形成
するためには、パターン上は丸め酸化で目減りする分を
考慮して幅を広くしなければならない。また、バーズビ
ーク量が増えるとバーズビーク量のばらつきが大きくな
るため、微細な素子寸法を正確に制御することが非常に
困難となる。

【００２０】このように、第１の従来例に示したＳＴＩ
メモリセル構造では素子分離幅及び素子領域幅の微細化
が非常に困難であるという問題がある。

【００２１】図１７は上記の問題点を解決するＳＴＩセ
ル構造の一つとして特開平１０−０１７９４８において
提案されている第２の従来例のＳＴＩ構造を示してお
り、図１７（ａ）は平面図、図１７（ｂ）はそのＢ−
Ｂ’断面図である。

【００２２】ｐ型シリコン基板あるいはｐウエル１に素
子分離用トレンチ溝２が形成されトレンチ溝内部に素子
分離用絶縁材料３、例えば２酸化シリコン材が埋め込ま
れている。このような素子分離された基板上のチャネル
領域全面にトンネル電流が流れ得る薄いトンネル絶縁膜
４が形成され、この上に電荷蓄積層１２が形成されてお
り、電荷蓄積層１２の側端部は素子分離領域の端部と一
致している。素子分離絶縁膜３は電荷蓄積層１２と接し
ており、電荷蓄積層１２と制御ゲート１４間の容量を高
めるため、電荷蓄積層１２の側面の一部は露出してゲー
ト間絶縁膜１３を介して制御ゲート１４と面している。
制御ゲート１４及び電荷蓄積層１２は側端部位置が揃う
ように垂直方向に自己整合的に加工されており、ゲート
間にはｎ型拡散層９が形成されている。

【００２３】図１８は図１７で示したＳＴＩセル構造を
得るための製造工程を示す工程別断面図である。

【００２４】半導体基板１上にトンネル絶縁膜４を介し
て電荷蓄積層となる導電材１２とマスク材１５を堆積す
る。素子分離領域のマスク材１５、導電材１２、トンネ
ル絶縁膜４及び半導体基板１をその側端部位置が一致す
るようにエッチング除去してトレンチ溝２を形成する
（図１８（ａ））。

【００２５】適当な酸化条件を用いて熱酸化を行ってト
レンチ側壁の表面を酸化処理してから素子分離用絶縁膜
３を堆積し、ドライエッチングによるエッチバックある
いは化学的研磨（ＣＭＰ）による表面研磨によって、素
子分離用絶縁膜３の上面を平坦化するとともにマスク材
１５の上面を露出させる。（図１８（ｂ））この状態で
素子分離用絶縁膜３をさらにエッチバックして電荷蓄積
層１２の側面の一部を露出させ、続いてマスク材１５を
剥離する。（図１８（ｃ））続いてゲート間絶縁膜１３
及び制御ゲート１４を堆積し、パターニングによるゲー
ト加工を行ってセル構造を完成させる。（図１８
（ｄ））この第２の従来例で示しているＳＴＩセル構造
では、トレンチ溝形成前にトンネル絶縁膜及び電荷蓄積
層を堆積して、その後にトレンチ溝形成と素子分離絶縁
膜の埋め込みを行っているため、第１の従来例で示した
ＳＴＩセル構造と異なりダミー絶縁膜を用いる必要がな
く、トレンチ側端部が露出することがない。このため、
素子領域幅の微細化に適している。

【００２６】さらに、電荷蓄積層が素子分離領域で完全
に分離されているため電荷蓄積層を素子分離領域上でス
リット状に切断する必要がない。このため、素子分離領
域幅を微細化することが可能となる。

【００２７】

【発明が解決しようとする課題】しかしながら、一方で
は、第２の従来例で示したＳＴＩセル構造では素子分離
用絶縁膜をトレンチ溝に埋め込む際に埋め込みアスベク
トが高くなるため、素子分離領域幅を微細化できないと
いう問題がある。前述したように、第１の従来例のＳＴ
Ｉセル構造では電荷蓄積層の一部を分素子分離絶縁膜に
沿って突出させ、制御ゲートとの対向面積を大きくして
いたが、この第２の従来例のＳＴＩセル構造では電荷蓄
積層の側面の一部で制御ゲートとの対向面積を得てい
る。そのため、電荷蓄積層の膜厚は制御ゲートと対向す
る領域を必要とする分だけ厚くする必要がある。

【００２８】素子分離用絶縁膜をボイド（穴）無しに埋
め込むことができるアスペクト比が２であるとし、例え
ば、トレンチ溝の深さを０．３μｍとし電荷蓄積層の膜
厚を０．１５μｍとした場合について考える。マスク材
の膜厚を０．１μｍとして埋め込み可能な素子分離幅は
０．２７５μｍである。これに対して、第１の従来例で
示したＳＴＩセル構造では埋め込み時に電荷蓄積層が挟
まっていないのでアスペクトが低く、素子分離幅０．２
μｍまで埋め込むことが出来る。これに対し、第２の従
来例のＳＴＩセル構造では、電荷蓄積層のスリット加工
ではなく、素子分離用絶縁膜の埋め込みによって素子分
離幅が制限されてしまう。

【００２９】以上の様に従来のＳＴＩセル構造を有する
不揮発性半導体記憶装置では素子領域幅及び素子分離幅
の微細化が困難であり、メモリセルの微細化が制限され
るという問題がある。

【００３０】本発明は上記事情を考慮してなされたもの
で、素子分離絶縁膜の埋め込みアスペクトを小さくして
メモリセルの素子分離幅を小さくすることが可能な高密
度不揮発性半導体記憶装置およびその製造方法を提供す
ることを目的とする。

【００３１】

【課題を解決するための手段】本発明の第１の観点によ
れば、半導体基板上に一方向に延在して設けられた複数
のトレンチ溝と、前記トレンチ溝内に素子分離絶縁膜が
埋設された素子分離領域と、前記素子分離領域によって
それぞれ電気的に分離された複数の半導体領域と、前記
半導体領域上に第１のゲート絶縁膜を介して形成された
電荷蓄積層と、前記電荷蓄積層上に第２のゲート絶縁膜
を介して形成された制御ゲートとを有するメモリセルが
複数個接続されてセルアレイを構成している不揮発性半
導体記憶装置において、前記電荷蓄積層は２層以上の導
電層の積層構造となっており、そのうちの最下層の導電
層の側端部位置が前記トレンチ溝壁位置と一致し、最上
層の導電層の幅は、最下層の導電層の幅と同じあるいは
広く、前記素子分離絶縁膜の上面と前記電荷蓄積層の最
上層の上面とが一致していることを特徴とする。

【００３２】この不揮発性半導体記憶装置では、電荷蓄
積層が２層以上の導電層の積層構造となっており、最下
層の導電層の側端部位置がトレンチ溝壁位置と一致して
いるので、トレンチ溝の上端部に寄生ＭＯＳトランジス
タが形成されることがないため、素子領域幅を縮小で
き、素子を微細化できる。

【００３３】また、電荷蓄積層の最下層よりも最上層の
幅が広くなっていることにより、電荷蓄積層と制御ゲー
ト間の容量を増加させることができる。

【００３４】前記素子分離用絶縁膜の上面の高さ位置は
前記電荷蓄積層の最上面の高さ位置と一致すると良い。

【００３５】これにより、制御ゲートと電荷蓄積層間の
絶縁膜を安定して形成できる。また、このような平坦化
により、制御ゲートと電荷蓄積層間の対向面積のばらつ
きを抑制でき、セル特性を均一化させることができる。

【００３６】本発明の第２の観点によれば、半導体基板
上に一方向に延在して設けられた複数のトレンチ溝と、
前記トレンチ溝内に素子分離絶縁膜が埋設された素子分
離領域と、前記素子分離領域によってそれぞれ電気的に
分離された複数の半導体領域と、前記半導体領域上に第
１のゲート絶縁膜を介して形成された電荷蓄積層と、前
記電荷蓄積層上に第２のゲート絶縁膜を介して形成され
た制御ゲートとを有するメモリセルが複数個接続されて
セルアレイを構成している不揮発性半導体記憶装置にお
いて、前記電荷蓄積層は２層以上の導電層の積層構造と
なっており、そのうちの最下層の導電層の側端部位置が
前記トレンチ溝壁位置と一致し、最上層の導電層の幅
は、最下層の導電層の幅と同じあるいは広く、前記素子
分離用絶縁膜の上面は、前記電荷蓄積層の最上層の下面
と上面との間の範囲に位置していることを特徴とする。

【００３７】この不揮発性半導体記憶装置では、電荷蓄
積層が２層以上の導電層の積層構造となっており、最下
層の導電層の側端部位置がトレンチ溝壁位置と一致して
いるので、トレンチ溝の上端部に寄生ＭＯＳトランジス
タが形成されることがないため、素子領域幅を縮小で
き、素子を微細化できる。また、電荷蓄積層の最下層よ
りも最上層の幅が広くなっていることにより、電荷蓄積
層と制御ゲート間の容量を増加させることができる。さ
らに、素子分離用絶縁膜の上面が前記電荷蓄積層の最上
層の下面と上面との間の範囲に位置することにより電荷
蓄積層の最上層の側壁の一部にも容量を形成できる。

【００３８】前記電荷蓄積層に含まれる最上層の導電層
は前記素子分離領域に対して自己整合的に形成されてい
ると良い。

【００３９】このような自己整合構造では素子分離幅を
縮小でき、素子を微細化できる。

【００４０】前記電荷蓄積層に含まれる最上層の導電層
と最下層の導電層とは、電気的に接続されて短絡状態あ
るいは同電位となっていると良い。

【００４１】これにより、電荷蓄積層内の電位を一定に
でき、各メモリセル間の特性のばらつきを低減できる。

【００４２】前記電荷蓄積層に含まれる最上層の導電層
の膜厚は、最下層の導電層の膜厚と同じあるいは厚いこ
とが好ましい。

【００４３】最下層が薄いことにより素子分離用絶縁膜
の埋め込みアスペクトを小さくでき、最上層が厚いこと
により薄い膜厚を用いた場合でも十分な膜厚を確保し、
良好な電荷蓄積能力を得ることができる。

【００４４】前記電荷蓄積層の上面、前記素子分離用絶
縁膜の上面、および前記電荷蓄積層の最上層の側面であ
って前記素子分離用絶縁膜の上面から前記最上層の上面
に至る面には前記第２の絶縁膜が形成され、この第２の
絶縁膜の上には前記制御ゲートが形成されていることが
好ましい。

【００４５】この構成により、電荷蓄積層の最上層の側
壁の一部にも容量を形成できるため、全体の容量を増加
でき、データの書き換え時に制御ゲートに印加する電圧
を低減することができる。

【００４６】前記トレンチ溝に埋められた素子分離用絶
縁膜の上面と前記電荷蓄積層の最上面との段差がセルア
レイ内でほぼ一定であると良い。

【００４７】これにより、セルの特性が安定化する。

【００４８】前記セルアレイ内に前記メモリセルと同一
積層ゲート構造を有するスイッチング用の選択トランジ
スタを含むことが好ましい。

【００４９】これにより、メモリセルの製造工程で選択
トランジスタを形成できる。

【００５０】前記不揮発性半導体記憶装置は、トランジ
スタをさらに有し、前記トランジスタは前記半導体基板
上に第３のゲート絶縁膜を介して形成された第１のゲー
ト電極と、前記第１のゲート電極に接触して形成された
第２のゲート電極とを含むと良い。

【００５１】これにより、メモリセルを駆動する周辺の
トランジスタをメモリセルに類似する積層ゲート構造と
することができ、ゲート加工時の段差を減少させること
ができる。

【００５２】前記トランジスタは、前記第３のゲート絶
縁膜が膜厚の異なる少なくとも２種類の膜を含む層とし
て構成され、前記トランジスタのうちの高耐圧用途のも
のは前記第３のゲート絶縁膜が前記第１のゲート絶縁膜
よりも厚く、前記トランジスタのうち低電圧用途のもの
は前記第３のゲート絶縁膜が前記第１のゲート絶縁膜と
同一膜厚か薄いことが好ましい。

【００５３】これにより、センスアンプを構成する低電
圧駆動の高速トランジスタと昇圧回路や入出力スイッチ
を構成する高電圧駆動の高耐圧トランジスタを構成する
ことができ、単一電源で動作可能な不揮発性半導体記憶
装置を実現できる。

【００５４】前記第１のゲート電極は前記電荷蓄積層と
同様の電気的に接続された２層以上の導電層で形成さ
れ、前記第１のゲート電極を構成する最下層の導電層の
前記素子分離領域と接する側端部の位置が、前記トレン
チ溝壁の位置と一致していることが好ましい。

【００５５】これにより、トランジスタを構成するゲー
ト電極をメモリセルの電荷蓄積層および制御ゲートと同
じ積層構造とすることができるので、製造工程を簡略化
できる。

【００５６】前記第１のゲート電極を構成する複数の導
電層は、前記メモリセルの前記電荷蓄積層を構成する導
電複数の導電層と同一材料から構成され、前記第２のゲ
ート電極は前記メモリセルの前記制御ゲートと同一材料
から構成されていることと良い。

【００５７】この構成によっても、トランジスタを構成
するゲート電極をメモリセルの電荷蓄積層および制御ゲ
ートと同じ積層構造とすることができるので、製造工程
を簡略化できる。

【００５８】前記メモリセルアレイ内の前記トレンチ溝
に埋められた素子分離用絶縁膜の上面と前記電荷蓄積層
最上面の段差は、前記トランジスタが含まれる回路部内
の前記トレンチ溝に埋められた素子分離用絶縁膜の上面
と前記第１のゲート電極最上面の段差よりも小さいこと
が好ましい。

【００５９】この構成は、トランジスタ部では第２のゲ
ート絶縁膜を剥離する工程で素子分離絶縁膜の厚さが減
少するので、素子分離絶縁膜をエッチバックして電荷蓄
積層の側面を露出させる場合、全面エッチバックで行う
ことが可能となるので工程の簡略化を図ることができ
る。

【００６０】また、本発明の第３の観点による不揮発性
半導体記憶装置によれば、半導体基板上に一方向に延在
して設けられたトレンチ溝内に素子分離絶縁膜が埋設さ
れた複数の素子分離領域と、前記素子分離領域によって
それぞれ電気的に分離された複数の半導体領域と、前記
半導体領域上に第１のゲート絶縁膜を介して形成され
た、２層以上の導電層の積層構造よりなる電荷蓄積層
と、前記電荷蓄積層上に第２のゲート絶縁膜を介して形
成された制御ゲートとを有するメモリセルが複数個接続
されてセルアレイを構成している不揮発性半導体記憶装
置において、隣接する前記素子分離領域側端部間の距離
をＸ１、隣接する前記電荷蓄積層のうちの最下層側端間
の距離をＹ、その最上層側端間の距離をＸ２としたと
き、Ｙ＞Ｘ１≧Ｘ２の関係にあるので、電荷蓄積層の最下層よりも最上層の
幅が広くなることにより、電荷蓄積層と制御ゲート間の
容量を増加させることができる。

【００６１】本発明の第４の観点による不揮発性半導体
記憶装置の製造方法によれば、半導体基板上に第１のゲ
ート絶縁膜を形成する工程と、前記第１のゲート絶縁膜
上に電荷蓄積層の最下層となる第１の導電層を形成する
工程と、前記第１の導電層上にマスク材を形成する工程
と、前記マスク材、前記第１の導電層、前記第１のゲー
ト絶縁膜、前記半導体基板をその側端部位置が一致する
ようにエッチングしてトレンチ溝を形成する工程と、少
なくとも前記トレンチ溝側壁、前記第１の導電層側壁表
面を酸化処理する工程と、素子分離用絶縁膜を堆積して
トレンチ溝を埋め込む工程と、前記素子分離用絶縁膜を
平坦化して前記マスク材上面を露出させる工程と、前記
マスク材をはく離して第１の導電層上面を露出させる工
程と、半導体基板上に電荷蓄積層の最上層となる第２の
導電層を堆積する工程と、この第２の導電層を平坦化
し、その上面が前記素子分離用絶縁膜上面と同一平面と
なるようにする工程と、前記第２の導電層および前記素
子分離用絶縁膜上に第２のゲート絶縁膜を形成する工程
と、前記第２のゲート絶縁膜上に制御ゲート材を堆積す
る工程と、堆積された制御ゲート材を所定形状に加工す
る工程と、を備えているので、請求項１にかかる不揮発
性半導体記憶装置を安定して製造することができる。

【００６２】本発明の第５の観点による不揮発性半導体
記憶装置の製造方法によれば、半導体基板上に第１のゲ
ート絶縁膜を形成する工程と、前記第１のゲート絶縁膜
上に電荷蓄積層の最下層となる第１の導電層を形成する
工程と、前記第１の導電層上にマスク材を形成する工程
と、前記マスク材、前記第１の導電層、前記第１のゲー
ト絶縁膜、前記半導体基板をその側端部位置が一致する
ようにエッチングしてトレンチ溝を形成する工程と、少
なくとも前記トレンチ溝側壁、前記第１の導電層側壁表
面を酸化処理する工程と、素子分離用絶縁膜を堆積して
トレンチ溝を埋め込む工程と、前記素子分離用絶縁膜を
平坦化して前記マスク材上面を露出させる工程と、前記
マスク材をはく離して第１の導電層上面を露出させる工
程と、半導体基板上に電荷蓄積層の最上層となる第２の
導電層を堆積する工程と、この第２の導電層を平坦化
し、その上面が前記素子分離用絶縁膜上面と同一平面と
なるようにする工程と、前記素子分離用絶縁膜をその上
面が前記前記第２の導電層の下面から上面の間に位置す
るように選択的にエッチングする工程と、このエッチン
グにより露出した第２の導電層の側壁、前記記第２の導
電層の上面、、および前記素子分離用絶縁膜の上面に第
２のゲート絶縁膜を形成する工程と、前記第２のゲート
絶縁膜上に制御ゲート材を堆積する工程と、堆積された
制御ゲート材を所定形状に加工する工程と、を備えてい
るので、請求項６の不揮発性半導体記憶装置を安定して
製造することができる。

【００６３】本発明の第６の観点による不揮発性半導体
記憶装置の製造方法によれば、半導体基板上に第１のゲ
ート絶縁膜を形成する工程と、前記第１のゲート絶縁膜
上に電荷蓄積層の最下層となる第１の導電層を形成する
工程と、前記第１の導電層上にマスク材を形成する工程
と、前記マスク材、前記第１の導電層、前記第１のゲー
ト絶縁膜、前記半導体基板をその側端部位置が一致する
ようにエッチングしてトレンチ溝を形成する工程と、少
なくとも前記トレンチ溝側壁、前記第１の導電層側壁表
面を酸化処理する工程と、素子分離用絶縁膜を堆積して
トレンチ溝を埋め込む工程と、前記素子分離用絶縁膜を
平坦化して前記マスク材上面を露出させる工程と、前記
マスク材をはく離して第１の導電層上面が露出する凹部
を形成する工程と、等方性エッチングにより前記凹部の
横幅を増加させる工程と、半導体基板上に電荷蓄積層の
最上層となる第２の導電層を前記素子分離用絶縁膜上お
よび前記凹部内に堆積させる工程と、この第２の導電層
を平坦化し、その上面が前記素子分離用絶縁膜上面と同
一平面となるようにする工程と、前記素子分離用絶縁膜
をその上面が前記前記第２の導電層の下面から上面の間
に位置するように選択的にエッチングする工程と、この
エッチングにより露出した第２の導電層の側壁、前記記
第２の導電層の上面、、および前記素子分離用絶縁膜の
上面に第２のゲート絶縁膜を形成する工程と、前記第２
のゲート絶縁膜上に制御ゲート材を堆積する工程と、堆
積された制御ゲート材を所定形状に加工する工程と、を
備えているので、電荷蓄積層の最上層を最下層よりも十
分に幅広く形成することができる。

【００６４】前記第１および第２の導電層の平坦化工程
は、ドライエッチングあるいはポリッシングにより行わ
れると良く、これにより平坦化を安定に達成することが
できる。

【００６５】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態のいくつかを詳細に説明する。

【００６６】図１は本発明による第１の実施の形態にか
かるメモリセル構造を示しており、図１（ａ）は平面
図、図１（ｂ）はそのＣ−Ｃ’断面図である。

【００６７】ｐ型シリコン基板あるいはｐウエル２１に
素子分離用トレンチ溝２２が形成されており、このトレ
ンチ溝２２内部に素子分離用絶縁材料、例えば２酸化シ
リコン材が埋め込まれて素子分離絶縁膜２３を形成して
いる。

【００６８】このような素子分離された基板上のチャネ
ル領域３０全面にトンネル電流が流れ得る薄いトンネル
絶縁膜２４として例えば厚さ１５０オングストローム以
下の２酸化シリコン膜が形成され、この上に第１の導電
層２５が形成されており、この第１の導電層２５の側端
部は素子分離領域の端部と同位置となっている。

【００６９】なお、トレンチ溝２２内面および第１の導
電層２５の素子分離領域側の端面には酸化膜３３が形成
されているが、これに続く各図面においては、簡略化の
ため、この酸化膜を省略する。

【００７０】第１の導電層２５上には第１の導電層２５
と接触して第２の導電層２６が形成されており、その側
端部は第１の導電層２５よりもわずかに外側に広がって
いる。これらの第１の導電層２５と第２の導電層２６の
積層構造により電荷蓄積層２７が構成されている。

【００７１】素子分離絶縁膜２３の上面は電荷蓄積層２
７の上面と一致し、これらの上面の上にはゲート間絶縁
膜２８を介して制御ゲート２９が形成されている。

【００７２】図１（ａ）に示すように、制御ゲート２９
及び電荷蓄積層２７はその側端辺が垂直方向に一致する
ように自己整合的に加工されており、ゲート間にはｎ型
拡散層３１が形成されている。

【００７３】図２は図１に示した自己整合型ＳＴＩセル
構造を得るための製造工程を示す工程別断面図である。

【００７４】まず、半導体基板２１上にトンネル絶縁膜
２４を形成し、その上に第１の導電層２５としての不純
物がドープされたボリシリコン層をＣＶＤ法で、さらに
その上にマスク材３２としてのレジストを堆積する。次
に素子分離領域のマスク材３２、第１の導電層２５、ト
ンネル絶縁膜２４及び半導体基板２１をその側端部位置
が一致するようにエッチング除去してトレンチ溝２２を
形成する（図２（ａ））。

【００７５】続いて酸化処理あるいは表面改質等の処理
を行ってトレンチ溝２２の側壁及び第１の導電層２５の
側壁表面を酸化してから素子分離用絶縁膜２３を全面に
堆積し、ドライエッチングによるエッチバックあるいは
化学的研磨（ＣＭＰ）による表面研磨によって素子分離
用絶縁膜２３を平坦化し、最終的にマスク材３２の上面
を露出させる（図２（ｂ））。

【００７６】次にマスク材３２を剥離して第１の導電層
２５の上面を露出させた後、不純物をドープしたポリシ
リコン層でなる第２の導電層２６を全面に堆積して、素
子分離用絶縁膜２３が露出するまで第２の導電層２６を
エッチバックあるいは平面研磨して第２の導電層２６を
分離する（図２（ｃ））。これらの第１の導電層２５と
第２の導電層２６は前述したように電荷蓄積層２７とし
て機能する。

【００７７】次に、ゲート間絶縁膜２８及び制御ゲート
を堆積し、ゲート加工を行ってセル構造を完成させる。
（図２（ｄ））このような製造工程により得られた構造
では、第１の導電層２５の側壁はトレンチ溝形成後の酸
化工程によってわずかに後退するため、第２の導電層２
６の幅は第１の導電層２５の幅よりもわずかに広い構造
となっている。

【００７８】また、第２の導電層２６を堆積する際に、
第１の導電層２５の上面を薬品処理して清浄化すること
によりわずかな酸化膜が第１の導電層上面に形成され、
第１の導電層２５と第２の導電層２６間に酸化膜が挟ま
った形状となる場合がある。しかし、この酸化膜は極め
て薄いため、電気的導通に問題はなく、第１の導電層と
第２の導電層は同電位に保たれる。

【００７９】このような第１の実施の形態によるメモリ
セルは次のような特徴を有している。

【００８０】まず、前述した第２の従来例で示したＳＴ
Ｉセル構造では、トレンチ溝を素子分離絶縁膜で埋め込
む際に埋め込みアスペクトが高くなる問題があった。こ
れに対して本発明では電荷蓄積層を第１の導電層と第２
の導電層の積層構造としているため、素子分離絶縁膜の
埋め込み時のアスペクトは第１の導電層膜の厚さおよび
マスク材の厚さによって決定される。従って、第１の導
電層の膜厚を第２の導電層の膜厚よりも薄くすることに
より、埋め込みアスペクトを低減することが可能であ
る。例えば、トレンチ溝の深さを０．３μｍとし電荷蓄
積層の膜厚を０．１５μｍとした場合について考える。
素子分離用絶縁膜をボイド（穴）無しに埋め込むことが
出来るアスペクトを２とすれば、マスク材の膜厚を０．
１μｍとして第１の導電層の膜厚を０．０５μｍとすれ
ば埋め込み可能な素子分離幅は０．２２５μｍと、先に
示した第２の従来例のＳＴＩセル構造よりも素子分離幅
を微細化が可能である。

【００８１】また、第２の導電層２６を第１の導電層２
５の上に積み増すことにより、ゲート加工制御上必要と
なる所望の電荷蓄積層２７の膜厚に合わせ込むことが可
能となる他、第１のゲート絶縁膜界面を形成する第１の
導電層２５の不純物濃度を下げつつ、電荷蓄積層２７全
体の抵抗を下げることが可能となる。

【００８２】また、電荷蓄積層２７と制御ゲート２９間
の容量を大きくするために、例えば電荷蓄積層２７の上
面を粗面化処理する場合があるが、第２の導電層２６を
十分に堆積させておくことにより、素子分離埋め込み後
にこの祖面化処理を行うことが可能となる。

【００８３】さらに、メモリセルやトランジスタ等のし
きい電圧の制御を目的とした不純物ドーピングをゲート
電極下の半導体基板に行う場合、第１の導電層２５が薄
いため第１の導電層２５を通してイオン注入を行うこと
が可能となる。このことは、熱酸化等のゲート絶縁膜形
成に必要な高温熱処理工程後にイオン注入を行うことを
可能にするため、半導体基板内の不純物プロファイルを
精密に制御することが可能となる。

【００８４】また、第１の実施例で示したメモリセルで
は、電荷蓄積層２７の最上面はセルアレイ内全面におい
て平坦となっているので電荷蓄積層上面の面積のばらつ
きによる容量ばらつきが抑制できるため書き換え特性の
揃ったメモリセルを構成することが可能となる。

【００８５】図３は図１（ｂ）と類似した構成を有して
いるが、電荷蓄積層２７を構成する第１の導電層２５と
第２の導電層２６’の側面位置が一致しており、両層の
幅が一致した例を示している。このような構成はトレン
チ溝２３形成時のエッチングによる第１の導電層２５の
後退が少ない材料および条件の組み合わせ、あるいは第
１導電層の後退を招かない、酸化以外の表面改質処理を
行うことにより得ることができる。

【００８６】このような構成は自己整合構造となり、段
差部が存在しないため、寄生容量の発生がなく、円滑な
電荷移動による特性向上が期待できる。

【００８７】図４は本発明の第２の実施の形態にかかる
不揮発性半導体記憶装置のセル構造を示しており、図４
（ａ）は平面図、図４（ｂ）はそのＤ−Ｄ’断面図であ
る。

【００８８】ｐ型シリコン基板あるいはｐウエル４１に
素子分離用トレンチ溝４２が形成され、このトレンチ溝
４２内部に素子分離用絶縁材料４３、例えば２酸化シリ
コン材が埋め込まれている。このような素子分離された
基板上のチャネル領域全面にトンネル電流が流れ得る薄
いトンネル絶縁膜４４が形成され、その上に第１の導電
層４５が形成されており、この第１の導電層４５の側端
部の位置は素子分離領域４３の端部と一致している。

【００８９】第１の導電層４５上には第１の導電層４５
と接触して第２の導電層４６が形成されており、その側
端部は第１の導電層４５よりもわずかに外側に広がって
いる。これらの第１の導電層４５と第２の導電層４６の
積層構造により電荷蓄積層４７が構成されている。

【００９０】また、素子分離絶縁膜４３の上面は第２の
導電層４６の下面よりわずかに高い位置となっており、
この第２の導電層４６の上面、側壁のうち素子分離絶縁
膜位置より高い部分、素子分離絶縁膜４３の一部にはゲ
ート間絶縁膜４８が形成され、その上には制御ゲート４
９が形成されている。図４（ａ）に示すように、制御ゲ
ート４９及び電荷蓄積層４７はその側端部が垂直方向に
揃うように自己整合的に加工されており、ゲート間には
ｎ型拡散層５１が形成されている。

【００９１】図５は図４に示したＳＴＩセル構造を得る
ための製造工程を説明する工程別断面図である。

【００９２】半導体基板４１上にトンネル絶縁膜４４を
形成し、その上に第１の導電層４５およびマスク材５２
を堆積する。その後、素子分離領域のマスク材５２、第
１の導電層４５、トンネル絶縁膜４４及び半導体基板４
１をその側端部が揃うように除去してトレンチ溝４２を
形成する。

【００９３】続いて酸化処理あるいは表面改質等の処理
を行ってトレンチ溝４２の側壁及び第１の導電層４５の
側壁表面を酸化してから素子分離用絶縁膜４３を堆積
し、ドライエッチングによるエッチバックあるいは化学
的研磨（ＣＭＰ）による表面研磨によって素子分離用絶
縁膜４３を平坦化し、最終的にマスク材５２の上面を露
出させる（図５（ａ））。

【００９４】次にマスク材を剥離し、続いて第２の導電
層４６を堆積する（図５（ｂ））。

【００９５】続いて、素子分離用絶縁膜４３が露出する
まで第２の導電層４６をエッチバックあるいは平面研磨
して第２の導電層４６を分離する（図５（ｃ））。

【００９６】さらに、素子分離用絶縁膜４３のみをエッ
チングしてその上面が第２の導電層４６の厚さ内の任意
の位置、例えば下面から１／３あるいは１／４の厚さに
相当位置に達する程度までエッチングを進め、続いてゲ
ート間絶縁膜４８及び制御ゲート４９を堆積し、ゲート
加工を行ってセル構造を完成させる（図５（ｄ））。

【００９７】なお、素子分離用絶縁膜４３の上面位置が
第２の導電層４６の下側にあるほど容量を増加させるこ
とができるが、あまり下側に位置するゲート間絶縁膜を
安定に形成することができなくなるので、これらを勘案
してその位置を決定すべきである。

【００９８】このような第２の実施の形態によるメモリ
セルでは電荷蓄積層４７と制御ゲート４９間の容量を高
めるため、第２の導電層４６の側面の一部を露出させて
制御ゲート４９と対向させている。従って、第１の実施
の形態で示したメモリセルよりもカップリング容量を大
きくすることが可能である。また、第２の導電層４６の
上面と素子分離絶縁膜４８の上面間の段差量は電荷蓄積
層４７と制御ゲート４９間の容量を所望の値に調整する
ように対向面積が得られるように設定することが可能で
あり、さらに段差量をセルアレイ内で均一とすることが
可能である。なお、側壁を一部分露出させることを容易
にするため、第２の導電層４６の厚さは第１の導電層４
５の厚さよりも厚くすることが望ましい。

【００９９】図６は図３と同様、第１の導電層４５と第
２の導電層４６との幅が等しい場合を示しており、自己
整合による製造に適した構造となる。

【０１００】図７は本発明の第３の実施の形態に係る不
揮発性半導体記憶装置のセル構造を示しており、図７
（ａ）はその平面図、図７（ｂ）はそのＥ−Ｅ’断面図
である。

【０１０１】この構成は第２の実施の形態と類似してお
り、対応する構成要素は図４に示す第２の実施の形態に
おける参照番号に２０を加えたもの、すなわち６０番
台、７０番台としている。第２の実施の形態と第３の実
施の形態との差異は、第２の実施の形態における第２の
導電層４６に相当する第２の導電層６６の幅を第１の導
電層６５の幅よりも大きく広げた点である。図７（ａ）
および図７（ｂ）において第２の導電層の幅が広がって
いる点が明確に示されている。

【０１０２】図８は図７に示したセル構造を得るための
製造工程を示す工程別断面図である。

【０１０３】半導体基板６１上にトンネル絶縁膜６４を
形成し、その上に第１の導電層６５とマスク材７２を堆
積する。この状態で素子分離領域のマスク材７２、第１
の導電層６５、トンネル絶縁膜６４及び半導体基板６１
をその側端部が揃うように除去してトレンチ溝６２を形
成する。続いて酸化処理あるいは表面改質等の処理を行
ってトレンチ溝６２の側壁及び第１の導電層６５の側壁
表面を酸化してから素子分離用絶縁膜６３を堆積し、ド
ライエッチングによるエッチバックあるいは化学的研磨
（ＣＭＰ）による表面研磨によって素子分離用絶縁膜を
平坦化し、最終的にマスク材７２の上面を露出させる
（図８（ａ））。

【０１０４】マスク材７２を剥離した後、ウェットエッ
チング等の等方性エッチングによって素子分離用絶縁膜
を所望の量だけ横方向にエッチングする。これにより第
１の導電層６５の上にはその幅よりも広い素子分離絶縁
膜が存在しない部分が形成される（図８（ｂ））。

【０１０５】次に、第２の導電層６６を半導体基板全面
上に堆積して、素子分離用絶縁膜６３が露出するまで第
２の導電層をエッチバックあるいは平面研磨して第２の
導電層を分離する（図８（ｃ））。

【０１０６】続いて素子分離用絶縁膜６３を追加エッチ
バックし、第２の導電層６６の下側まで素子分離絶縁膜
６３を後退させて第２の導電層６６の上側を露出させ
る。

【０１０７】この状態でゲート間絶縁膜６８及び制御ゲ
ート６９を堆積し、ゲート加工を行ってセル構造を完成
させる（図８（ｄ））。

【０１０８】この第３の実施の形態にかかるメモリセル
では、マスク材７２の剥離後に素子分離用絶縁膜を所望
の量だけ横方向にエッチングすることで、第２の導電層
を第１の導電層すなわち素子幅よりも広くする構造を実
現している。従って、第３の実施例で示したメモリセル
は第１の実施例で示したメモリセル及び第２の実施例で
示したメモリセルより電荷蓄積層と制御ゲート間の容量
を高めることができる。

【０１０９】なお、第２の導電層６６を平坦化した後に
素子分離用絶縁膜６３を追加エッチバックして電荷蓄積
層６７の側面の一部を露出させる手順は、制御ゲート６
９と電荷蓄積層間６７の容量を大きくするための工程で
あるので、電荷蓄積層６７の上面のみの対向面積で制御
ゲート６９と電荷蓄積層６７間の容量を十分大きくとれ
る場合には行う必要はない。

【０１１０】図９に本発明の第４の実施の形態にかかる
不揮発性半導体記憶装置を示す。図９（ａ）は平面図、
図９（ｂ）はそのＦ−Ｆ’断面図を示している。

【０１１１】図９（ｂ）に示す断面図は図４（ｂ）に示
した断面図と全く同じであるので、同じ構成要素には同
じ参照番号を付してその詳細な説明を省略する。

【０１１２】この実施の形態では、セルアレイ構成とし
てＮＡＮＤ構成を有している場合を一例として示してい
る。すなわち、本実施例では直列に接続された１６個の
ＮＡＮＤセルが選択トランジスタ５３を介してビット線
及びソース線に接続されている。選択トランジスタはセ
ルと同一材料、同一膜厚、同一積層構造で構成されてい
る。メモリセルにおいて電荷蓄積層と呼ばれているゲー
ト電極は選択トランジスタにおいても同様フローティン
グ構造となっており、隣接ビット線間のトランジスタ間
で電荷蓄積層が電気的に接続されていないため、メモリ
セルと選択トランジスタは外観上の違いはない。ただ
し、ゲート長に関しては必要に応じ、メモリセルと選択
トランジスタで異なっていても構わない。選択トランジ
スタは電荷蓄積層と制御ゲートの容量結合によって電荷
蓄積層に所定の電圧が印加されるため制御ゲートへの電
圧印加によって通常のトランジスタ動作が行われる。し
たがって、メモリセルと選択トランジスタを同一ゲート
構造とすることによりセルアレイ内で不要な加工工程を
省くことが可能となり最小工程数でメモリセルの作製が
可能となる。

【０１１３】なお、ＮＡＮＤ構成以外のＡＮＤ型やＤＩ
ＮＯＲ型でも、そのアレイ構成は複数のメモリセルを直
列あるいは並列に連ねてユニットを構成し、ビット線あ
るいはソース線との接続においてスイッチング用トラン
ジスタである選択トランジスタを介することになり、こ
の実施の形態を同様に適用することができる。

【０１１４】図１４は上述した各実施の形態における素
子分離領域側端部間の距離と電荷蓄積層の最上層間距離
および最下層間距離との関係を示す素子断面図である。

【０１１５】上述したように、電荷蓄積層の最上層の幅
が最下層の幅よりも広く形成されているため、隣接する
前記素子分離領域側端部間の距離をＸ１、隣接する前記
電荷蓄積層のうちの最下層側端間の距離をＹ、その最上
層側端間の距離をＸ２としたとき、Ｙ＞Ｘ１＞Ｘ２またはＹ＞Ｘ１＝Ｘ２の関係にあることがわかる。

【０１１６】図１０は本発明に係る別の第５の実施例で
ある不揮発性半導体記憶装置を示している。図１０
（ａ）は低電圧トランジスタの平面図、図１０（ｂ）は
そのＧ−Ｇ’断面図、図１０（ｃ）は高耐圧トランジス
タの平面図、図１０（ｄ）はそのＨ−Ｈ’断面図を示し
ている。

【０１１７】これらは同じ素子の中に作られるものであ
り、平面構成は同じであるが、断面構造を見ると、いず
れも積層ゲート構造を有しており、電荷蓄積層と同様の
２層構成の下層ゲート（低電圧用では８３，８７、高耐
圧用では８３，９７）と、制御ゲートと同様の導電材で
形成された上層ゲート８８を有している。このうち、下
層ゲートのうちの上層の厚さは低電圧用トランジスタの
方が高耐圧用トランジスタよりも厚い。また、低電圧ト
ランジスタでは薄いゲート酸化膜８２を有しているのに
対し、高耐圧トランジスタでは厚いゲート酸化膜９２を
有している。

【０１１８】これは、次の理由に基づく。一般にメモリ
セルを駆動するセンスアンプ及び昇圧回路、入出力スイ
ッチ回路には駆動する電圧に合わせて所望のゲート絶縁
膜厚を有するトランジスタが用いられており、センスア
ンプ内では高速動作が可能な低電圧トランジスタ用にメ
モリセルのトンネル絶縁膜と同等あるいはトンネル絶縁
膜よりも薄いゲート絶縁膜が用いられている。一方、メ
モリセルのデータ書き換え用の高電圧を駆動する昇厚回
路や入出力スイッチ回路には高電圧動作が可能な高耐圧
系トランジスタ用にトンネル絶縁膜よりも厚いゲート絶
縁膜が用いられている。

【０１１９】図１１および図１２は図１０に示した不揮
発性半導体記憶装置のメモリセルトランジスタを製造す
る工程を示す工程別断面図である。これらにおいては、
いずれも左側が低電圧トランジスタ、右側が高耐圧トラ
ンジスタの製造工程を示している。

【０１２０】まず、低電圧トランジスタについて述べ
る。

【０１２１】半導体基板８１上に所望の膜厚で複数のゲ
ート絶縁膜を形成する。例えばメモリセル用のトンネル
絶縁膜８２として例えば１００Ａの熱酸化膜、あるいは
とセンスアンプ動作用のＮＭＯＳ及びＰＭＯＳ用の薄ゲ
ート絶縁膜として例えば８０Ａの熱酸化膜を形成し（図
１１（ａ））、昇圧回路動作用の高耐圧トランジスタ用
の厚ゲート絶縁膜として例えば２００Ａの熱酸化膜９２
（図１１（ｄ））をそれぞれ形成して、さらに第１の導
電層８３及びマスク材８４を形成する。

【０１２２】素子分離領域のマスク材、第１の導電層、
複数の膜厚からなるトンネル絶縁膜とゲート絶縁膜及び
半導体基板をその側端部が揃うように除去してトレンチ
溝８５を形成する（図１１（ｂ）（ｅ））。

【０１２３】トレンチ溝８５及び第１の導電層８３の側
壁を酸化処理した後、素子分離用絶縁膜８６を堆積し、
ドライエッチングによるエッチバックあるいは化学的研
磨（ＣＭＰ）による表面研磨によって素子分離用絶縁膜
８６を平坦化し、最終的にマスク材８４の上面を露出さ
せる（図１１（ｃ）（ｆ））。このとき、ゲート絶縁膜
の厚さが異なるにもかかわらずエッチバック後の高さは
同じであるため、低電圧トランジスタと高耐圧トランジ
スタでは残存マスク材の厚さが８４’および８４”のよ
うに異なっている。

【０１２４】マスク材を剥離してから第２の導電層を半
導体基板上に堆積して、素子分離用絶縁膜が露出するま
で第２の導電層をエッチバックあるいは平面研磨して第
２の導電層を分離する。このときも第２の導電層の厚さ
は低電圧トランジスタでは８７、高耐圧トランジスタで
は９７で示されるように異なっている（１２図（ａ））
（ｄ））。以上の第１の導電層と第２の導電層の積層構
造は電荷蓄積層あるいは第１のゲート電極を形成する。

【０１２５】次に、素子分離用絶縁膜８５を追加エッチ
バックして電荷蓄積層（８３，８７、９７）及び第１の
ゲート電極（８２，９２）の側面の一部を露出させる
（図１２（ｂ）（ｅ））。

【０１２６】次にゲート間絶縁膜として、例えばＯＮＯ
膜を半導体基板上に形成してから、メモリセル部を除く
周辺回路部の少なくとも一部のＯＮＯ膜を剥離してから
制御ゲート８８を堆積する。なお、制御ゲートはトラン
ジスタにおいては第２のゲート電極８８として形成さ
れ、ゲート間絶縁膜を除去しているため第１のゲート電
極と第２のゲート電極は電気的に接続されて同電位とな
る。メモリセル部及びトランジスタにおける積層構造の
側端部が揃うようにゲート加工してセル構造及びトラン
ジスタ構造を完成させる（図１２（ｃ）（ｆ））この第
５の実施の形態で示した不揮発性半導体記憶装置ではメ
モリセルとトランジスタのゲートを構成するゲート材が
同一であるため、低コスト化および高歩留まり化を実現
することが容易である。また、電荷蓄積層の側面の一部
を露出させる工程はチップ全面で行うためリソグラフィ
工程が不要となり低コスト化が期待出来る。ただし、露
出する高さはゲート間絶縁膜をはく離する工程が追加さ
れることからメモリセルよりもトランジスタの方が高く
なる。そのため、第２の導電層の膜厚がメモリセルで要
求される膜厚よりも厚くなる場合が生じる。これは、高
密度に配置されたメモリセルのゲート構造加工時の工程
歩留まりに影響する可能性がある。

【０１２７】第２の導電層の膜厚を薄膜化する必要があ
る場合には、電荷蓄積層の側面の一部を露出させるエッ
チバック工程をメモリセル部にのみ行うためのリソグラ
フィ工程を追加する。この場合には、電荷蓄積層及び第
１のゲート電極の露出する高さは、例えゲート間絶縁膜
のはく離工程を行った場合でもメモリセルの方が高くな
るので、電荷蓄積層の膜厚をメモリセル部で必要な第２
の導電層の膜厚で制御することが可能となる。

【０１２８】図１３は第５の実施の形態において、適当
な条件を選択することにより、第１のゲート電極におけ
る上層と下層とが同じ端面位置を有するようにしたもの
を示す。

【０１２９】以上、種々の実施の形態を説明したが、本
発明は上述した各実施の形態に限定されるものではな
く、各種変形が可能である。

【０１３０】例えば実施の形態では電荷蓄積層等となる
電極を２層構成としているが、３層以上の多層構造をな
していても良く、その場合、最上層が実施の形態におけ
る上層、最下層が実施の形態における下層と同様な構成
および機能を有していればよい。

【０１３１】また、第１のゲート絶縁膜であるトンネル
絶縁膜として実施の形態では２酸化シリコン層を用いて
いるが、窒化シリコン層でも、あるいは酸窒化シリコン
層でも、あるいはこれらの任意の積層膜となっていても
良い。

【０１３２】また、電荷蓄積層と制御ゲート間の絶縁膜
は実施の形態ではシリコン酸化膜を用いていたが、窒化
膜、酸化窒化膜、酸化膜と窒化膜との積層膜であっても
よい。

【０１３３】さらに、制御ゲートは実施の形態では不純
物をドープしたポリシリコン層を用いたが、アモルファ
スシリコン層、タングステン等の高融点金属材料層、ア
ルミニウム等の低抵抗金属層、タングステンシリサイド
（ＷＳｉ）等の金属シリサイドとシリコン材料の積層、
シリコン材上にチタン等の金属を堆積させて熱アニール
することによってシリコンとの化学反応を起こさせるこ
とにより形成するサリサイド膜等を適宜用いることがで
きる。

【０１３４】また、素子分離用の絶縁膜としては、実施
の形態で説明した、高アスペクトの埋込特性に優れた２
酸化シリコン以外に、リンやボロン等の不純物を含むＰ
ＳＧ、ＢＰＳＧ等のドープトオキサイド膜、あるいはこ
れらの積層構造を使用することができる。

【０１３５】さらに周辺回路以外の各種キャパシタや抵
抗素子等も必要に応じて本発明の要旨を逸脱しない範囲
で種々変形して実施する事ができる。

【０１３６】

【発明の効果】本発明によれば、電荷蓄積層を素子分離
領域すなわちトレンチ溝と自己整合的に形成する自己整
合ＳＴＩ構造を有するメモリセルからなる不揮発性半導
体記憶装置において、電荷蓄積層を少なくとも２層から
なる積層構造として、第１の導電層は薄膜化して素子分
離絶縁膜の埋め込みアスペクトを低減し、第２の導電層
は制御ゲート間の容量を所望の値にするために必要な膜
厚としているので、加工制御性に優れ、データの書き換
え特性に優れた低コスト、高密度な大容量不揮発性半導
体記憶装置を提供することが可能となる。

【０１３７】また、第２の導電層は素子分離用絶縁膜を
ストッパとした平坦化工程により形成し、従来の不揮発
性半導体記憶装置で必要とされた電荷蓄積層を素子分離
領域上でスリット状に切断するためのリソグラフィを省
略することにより工程削減を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係わる不揮発性半
導体記憶装置の平面図及び断面図である。

【図２】図１の構成を得るための製造工程を示す工程別
断面図である。

【図３】図１（ｂ）に示す構成の特別な場合を示す断面
図である。

【図４】本発明の第２の実施の形態に係わる不揮発性半
導体記憶装置の平面図及び断面図である。

【図５】図４の構成を得るための製造工程を示す工程別
断面図である。

【図６】図４（ｂ）に示す構成の特別な場合を示す断面
図である。

【図７】本発明の第３の実施の形態に係わる不揮発性半
導体記憶装置の平面図及び断面図である。

【図８】図１の構成を得るための製造工程を示す工程別
断面図である。

【図９】本発明の第４の実施の形態に係わる不揮発性半
導体記憶装置の平面図及び断面図である。

【図１０】本発明の第５の実施の形態に係わる、不揮発
性半導体記憶装置に用いられる低電圧トランジスタと高
耐圧用トランジスタの構成を示す平面図および断面図で
ある。

【図１１】図１０に示すトランジスタの製造工程の前半
を示す工程別断面図である。

【図１２】図１０に示すトランジスタの製造工程の後半
を示す工程別断面図である。

【図１３】図１０に示す構成の特別な場合を示す断面図
である。

【図１４】本発明にかかる不揮発性半導体記憶装置の一
般的な特徴を図示する素子断面図である。

【図１５】第１の従来例にかかる不揮発性半導体記憶装
置の構成を示す平面図および断面図である。

【図１６】図１４に示す構成を得るための製造工程を示
す工程別断面図である。

【図１７】第２の従来例にかかる不揮発性半導体記憶装
置の構成を示す平面図および断面図である。

【図１８】図１６に示す構成を得るための製造工程を示
すれ工程別断面図である。

【符号の説明】

２１，４１，６１、８１基板またはウェル２２，４２，６２，８５トレンチ溝２３，４３，６３，８６素子分離用絶縁膜２４，４４，６４，８２トンネル絶縁膜２５、４５、６５、８３第１の導電膜２６、４６，６６、８７，９７第２の導電膜２７、４７、６７電荷蓄積層２８、４８、６８ゲート間絶縁膜２９、４９、６９、８８制御ゲート３０、５０、７０素子領域３１、５１、７１ｎ型拡散層３２マスク材５３選択トランジスタゲート

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA08 AA30 AA32 AA34 AA43 AB02 AC01 AD60 AG07 AG10 5F032 AA34 AA44 AA45 AA77 AA79 CA17 CA21 DA22 DA33 DA80 5F083 EP04 EP05 EP08 EP27 EP32 EP42 EP53 EP76 EP78 EP79 ER03 GA09 JA04 JA33 JA35 JA36 JA39 NA01 PR03 PR29 PR39 PR40 5F101 BA12 BA14 BA16 BA23 BB02 BC01 BD35 BH14 BH19

Claims

【特許請求の範囲】

【請求項１】半導体基板上に一方向に延在して設けられ
た複数のトレンチ溝と、前記トレンチ溝内に素子分離絶縁膜が埋設された素子分
離領域と、前記素子分離領域によってそれぞれ電気的に分離された
複数の半導体領域と、前記半導体領域上に第１のゲート絶縁膜を介して形成さ
れた電荷蓄積層と、前記電荷蓄積層上に第２のゲート絶縁膜を介して形成さ
れた制御ゲートとを有するメモリセルが複数個接続され
てセルアレイを構成している不揮発性半導体記憶装置に
おいて、前記電荷蓄積層は２層以上の導電層の積層構造となって
おり、そのうちの最下層の導電層の側端部位置が前記ト
レンチ溝壁位置と一致し、最上層の導電層の幅は、最下
層の導電層の幅と同じあるいは広く、前記素子分離絶縁
膜の上面と前記電荷蓄積層の最上層の上面とが一致して
いることを特徴とする不揮発性半導体記憶装置。
【請求項２】半導体基板上に一方向に延在して設けられ
た複数のトレンチ溝と、前記トレンチ溝内に素子分離絶縁膜が埋設された素子分
離領域と、前記素子分離領域によってそれぞれ電気的に分離された
複数の半導体領域と、前記半導体領域上に第１のゲート絶縁膜を介して形成さ
れた電荷蓄積層と、前記電荷蓄積層上に第２のゲート絶縁膜を介して形成さ
れた制御ゲートとを有するメモリセルが複数個接続され
てセルアレイを構成している不揮発性半導体記憶装置に
おいて、前記電荷蓄積層は２層以上の導電層の積層構造となって
おり、そのうちの最下層の導電層の側端部位置が前記ト
レンチ溝壁位置と一致し、最上層の導電層の幅は、最下
層の導電層の幅と同じあるいは広く、前記素子分離用絶
縁膜の上面は、前記電荷蓄積層の最上層の下面と上面と
の間の範囲に位置していることを特徴とする不揮発性半
導体記憶装置。
【請求項３】前記電荷蓄積層に含まれる最上層の導電層
は前記素子分離領域に対して自己整合的に形成されてい
ることを特徴とする請求項１または２に記載の不揮発性
半導体記憶装置。
【請求項４】前記電荷蓄積層に含まれる最上層の導電層
と最下層の導電層とは、電気的に接続されて短絡状態あ
るいは同電位となっていることを特徴とする請求項１ま
たは２に記載の不揮発性半導体記憶装置。
【請求項５】前記電荷蓄積層に含まれる最上層の導電層
の膜厚は、最下層の導電層の膜厚と同じあるいは厚いこ
とを特徴とする請求項１または２に記載の不揮発性半導
体記憶装置。
【請求項６】前記電荷蓄積層の上面、前記素子分離用絶
縁膜の上面、および前記電荷蓄積層の最上層の側面であ
って前記素子分離用絶縁膜の上面から前記最上層の上面
に至る面には前記第２の絶縁膜が形成され、この第２の
絶縁膜の上には前記制御ゲートが形成されていることを
特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項７】前記トレンチ溝に埋められた素子分離用絶
縁膜の上面と前記電荷蓄積層の最上面との段差がセルア
レイ内でほぼ一定であることを特徴とする請求項２に記
載の不揮発性半導体記憶装置。
【請求項８】前記セルアレイ内に前記メモリセルと同一
積層ゲート構造を有するスイッチング用の選択トランジ
スタを含むことを特徴とする請求項１または２に記載の
不揮発性半導体記憶装置。
【請求項９】前記不揮発性半導体記憶装置は、トランジ
スタをさらに有し、前記トランジスタは前記半導体基板上に第３のゲート絶
縁膜を介して形成された第１のゲート電極と、前記第１
のゲート電極に接触して形成された第２のゲート電極と
を含むことを特徴とする請求項８に記載の不揮発性半導
体記憶装置。
【請求項１０】前記トランジスタは、前記第３のゲート
絶縁膜が膜厚の異なる少なくとも２種類の膜を含む層と
して構成され、前記トランジスタのうちの高耐圧用途のものは前記第３
のゲート絶縁膜が前記第１のゲート絶縁膜よりも厚く、
前記トランジスタのうち低電圧用途のものは前記第３の
ゲート絶縁膜が前記第１のゲート絶縁膜と同一膜厚か薄
いこととを特徴とする請求項９に記載の不揮発性半導体
記憶装置。
【請求項１１】前記第１のゲート電極は前記電荷蓄積層
と同様の電気的に接続された２層以上の導電層で形成さ
れ、前記第１のゲート電極を構成する最下層の導電層の前記
素子分離領域と接する側端部の位置が、前記トレンチ溝
壁の位置と一致していることを特徴とする請求項９に記
載の不揮発性半導体記憶装置。
【請求項１２】前記第１のゲート電極を構成する複数の
導電層は、前記メモリセルの前記電荷蓄積層を構成する
導電複数の導電層と同一材料から構成され、前記第２のゲート電極は前記メモリセルの前記制御ゲー
トと同一材料から構成されていることを特徴とする請求
項９に記載の不揮発性半導体記憶装置。
【請求項１３】前記メモリセルアレイ内の前記トレンチ
溝に埋められた素子分離用絶縁膜の上面と前記電荷蓄積
層最上面の段差は、前記トランジスタが含まれる回路部
内の前記トレンチ溝に埋められた素子分離用絶縁膜の上
面と前記第１のゲート電極最上面の段差よりも小さいこ
とを特徴とする請求項７に記載の不揮発性半導体記憶装
置。
【請求項１４】前記メモリセルアレイ内の前記トレンチ
溝に埋められた素子分離用絶縁膜の上面と前記電荷蓄積
層最上面の段差は、前記トランジスタが含まれる回路部
内の前記トレンチ溝に埋められた素子分離用絶縁膜の上
面と前記第１のゲート電極最上面の段差よりも大きいこ
とを特徴とする請求項７に記載の不揮発性半導体記憶装
置。
【請求項１５】半導体基板上に一方向に延在して設けら
れたトレンチ溝内に素子分離絶縁膜が埋設された複数の
素子分離領域と、前記素子分離領域によってそれぞれ電気的に分離された
複数の半導体領域と、前記半導体領域上に第１のゲート絶縁膜を介して形成さ
れた、２層以上の導電層の積層構造よりなる電荷蓄積層
と、前記電荷蓄積層上に第２のゲート絶縁膜を介して形成さ
れた制御ゲートとを有するメモリセルが複数個接続され
てセルアレイを構成している不揮発性半導体記憶装置に
おいて、隣接する前記素子分離領域側端部間の距離をＸ１、隣接
する前記電荷蓄積層のうちの最下層側端間の距離をＹ、
その最上層側端間の距離をＸ２としたとき、Ｙ＞Ｘ１≧Ｘ２の関係にあることを特徴とする不揮発性半導体記憶装
置。
【請求項１６】半導体基板上に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる
第１の導電層を形成する工程と、前記第１の導電層上にマスク材を形成する工程と、前記マスク材、前記第１の導電層、前記第１のゲート絶
縁膜、前記半導体基板をその側端部位置が一致するよう
にエッチングしてトレンチ溝を形成する工程と、少なくとも前記トレンチ溝側壁、前記第１の導電層側壁
表面を酸化処理する工程と、素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程
と、前記素子分離用絶縁膜を平坦化して前記マスク材上面を
露出させる工程と、前記マスク材をはく離して第１の導電層上面を露出させ
る工程と、半導体基板上に電荷蓄積層の最上層となる第２の導電層
を堆積する工程と、この第２の導電層を平坦化し、その上面が前記素子分離
用絶縁膜上面と同一平面となるようにする工程と、前記第２の導電層および前記素子分離用絶縁膜上に第２
のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に制御ゲート材を堆積する工
程と、堆積された制御ゲート材を所定形状に加工する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項１７】半導体基板上に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる
第１の導電層を形成する工程と、前記第１の導電層上にマスク材を形成する工程と、前記マスク材、前記第１の導電層、前記第１のゲート絶
縁膜、前記半導体基板をその側端部位置が一致するよう
にエッチングしてトレンチ溝を形成する工程と、少なくとも前記トレンチ溝側壁、前記第１の導電層側壁
表面を酸化処理する工程と、素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程
と、前記素子分離用絶縁膜を平坦化して前記マスク材上面を
露出させる工程と、前記マスク材をはく離して第１の導
電層上面を露出させる工程と、半導体基板上に電荷蓄積層の最上層となる第２の導電層
を堆積する工程と、この第２の導電層を平坦化し、その上面が前記素子分離
用絶縁膜上面と同一平面となるようにする工程と、前記素子分離用絶縁膜をその上面が前記前記第２の導電
層の下面から上面の間に位置するように選択的にエッチ
ングする工程と、このエッチングにより露出した第２の導電層の側壁、前
記記第２の導電層の上面、、および前記素子分離用絶縁
膜の上面に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に制御ゲート材を堆積する工
程と、堆積された制御ゲート材を所定形状に加工する工程と、
を備えた不揮発性半導体記憶装置。
【請求項１８】半導体基板上に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる
第１の導電層を形成する工程と、前記第１の導電層上にマスク材を形成する工程と、前記マスク材、前記第１の導電層、前記第１のゲート絶
縁膜、前記半導体基板をその側端部位置が一致するよう
にエッチングしてトレンチ溝を形成する工程と、少なくとも前記トレンチ溝側壁、前記第１の導電層側壁
表面を酸化処理する工程と、素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程
と、前記素子分離用絶縁膜を平坦化して前記マスク材上面を
露出させる工程と、前記マスク材をはく離して第１の導電層上面が露出する
凹部を形成する工程と、等方性エッチングにより前記凹部の横幅を増加させる工
程と、半導体基板上に電荷蓄積層の最上層となる第２の導電層
を前記素子分離用絶縁膜上および前記凹部内に堆積させ
る工程と、この第２の導電層を平坦化し、その上面が前記素子分離
用絶縁膜上面と同一平面となるようにする工程と、前記素子分離用絶縁膜をその上面が前記前記第２の導電
層の下面から上面の間に位置するように選択的にエッチ
ングする工程と、このエッチングにより露出した第２の導電層の側壁、前
記記第２の導電層の上面、、および前記素子分離用絶縁
膜の上面に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に制御ゲート材を堆積する工
程と、堆積された制御ゲート材を所定形状に加工する工程と、を備えた不揮発性半導体記憶装置。
【請求項１９】前記第１および第２の導電層の平坦化工
程は、ドライエッチングあるいはポリッシングにより行
われることを特徴とする請求項１６ないし１８のいずれ
かに記載の不揮発性半導体記憶装置の製造方法。