TW201639159A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明使具有非揮發性記憶體的半導體裝置的可靠度提高。本發明之非揮發性記憶體的記憶體單元MC為分裂閘極型，具有：形成在半導體基板SB內的n型的半導體區域S1、D1；隔著絶緣膜GF1形成在半導體區域S1、D1之間的半導體基板SB上的控制閘極電極CG；以及隔著具有電荷累積部的絶緣膜MZ形成在半導體區域S1、D1之間的半導體基板SB上的記憶體閘極電極MG。記憶體單元MC的寫入使用SSI方式，在記憶體單元MC的讀取動作時，半導體區域S1具有作為源極區域的功能，半導體區域D1具有作為汲極區域的功能。與記憶體閘極電極MG的側面鄰接的方式形成的側壁間隔件SW1的寬度W1，比與控制閘極電極CG的側面鄰接的方式形成的側壁間隔件SW2的寬度W2更大。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其尤其可適當應用於具有非揮發性記憶體的半導體裝置以及其製造方法。
關於可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM（Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體）為人所廣泛使用。現今所廣泛使用的快閃記憶體的代表性記憶裝置，係在MISFET的閘極電極之下，具有被氧化膜所包圍的導電性的浮接閘極電極或捕集性絶緣膜，以浮接閘極或捕集性絶緣膜的電荷累積狀態為記憶資訊，並讀取該等資訊作為電晶體的閾値者。該捕集性絶緣膜，為可累積電荷的絶緣膜，可列舉出氮化矽膜等，作為一例。藉由相對於該等電荷累積區域的電荷的注入、釋放，令MISFET的閾値改變，使其運作成為記憶元件。關於該快閃記憶體，存在一種使用MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物半導體）膜的分裂閘極型單元。在該等記憶體中，藉由使用氮化矽膜作為電荷累積區域，比起導電性的浮接閘極膜而言，更具有離散地累積電荷使資料保持的可靠度較優異，且資料保持的可靠度較優異可使氮化矽膜上下的氧化膜趨向薄膜化，並可使寫入、消去動作趨向低電壓化等優點。
日本特開2012－59777號公報（專利文獻1）記載了一種關於具有電場效應電晶體的半導體裝置的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2012－59777號公報
[發明所欲解決的問題] 在具有非揮發性記憶體的半導體裝置中，吾人亦期望盡可能使可靠度提高。或者，期望使半導體裝置的性能提高。或者，期望使半導體裝置的可靠度提高並使性能提高。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置，具有非揮發性記憶體的記憶體單元，該記憶體單元為分裂閘極型，該記憶體單元的寫入使用SSI方式。然後，在讀取時成為源極區域的該側的側壁間隔件的寬度，比在讀取時成為汲極區域的該側的側壁間隔件的寬度更大。
本發明一實施態樣之半導體裝置的製造方法，係具有非揮發性記憶體的記憶體單元的半導體裝置的製造方法，該記憶體單元為分裂閘極型，該記憶體單元的寫入使用SSI方式。然後，令在讀取時成為源極區域的該側的側壁間隔件的寬度，比在讀取時成為汲極區域的該側的側壁間隔件的寬度更大。 [發明的功效]
若根據本發明一實施態樣，便可使半導體裝置的可靠度提高。
或者，可使半導體裝置的性能提高。
或者，可使半導體裝置的可靠度提高並使性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
（實施態樣1） ＜關於半導體裝置的構造＞ 本實施態樣以及以下的實施態樣的半導體裝置，係具備非揮發性記憶體（非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置）的半導體裝置。本實施態樣以及以下的實施態樣，係根據非揮發性記憶體以n通道型MISFET（MISFET，Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）為基礎的記憶體單元進行説明。另外，本實施態樣以及以下的實施態樣的極性（寫入、消去、讀取時的施加電壓的極性或載子的極性），係用來說明以n通道型MISFET為基礎的記憶體單元的態樣的動作者，當以p通道型MISFET為基礎時，藉由使施加電位或載子的導電型等的全部的極性反轉，便可獲得在原理上相同的動作。
參照圖式説明本實施態樣的半導體裝置。
圖1～圖5，係本實施態樣的半導體裝置的主要部位剖面圖。其中，圖1顯示出記憶體單元區域1A的主要部位剖面圖，圖2顯示出低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的主要部位剖面圖。另外，圖3顯示出相當於圖1的右半部的剖面區域（亦即1個記憶體單元的剖面區域），圖4顯示出相當於圖2的右半部的剖面區域（亦即低耐壓MISFET形成區域1B），圖5顯示出相當於圖2的左半部的剖面區域（亦即高耐壓MISFET形成區域1C）。然而，為了使圖式容易檢視，圖1以及圖2所示之絶緣膜IL2、IL3，在圖3～圖5中省略圖式。圖6係記憶體單元MC的等效電路圖。
在此，記憶體單元區域1A，係在半導體基板SB的主面中，形成了非揮發性記憶體的記憶體單元的區域。另外，低耐壓MISFET形成區域1B，係在半導體基板SB的主面中，形成了構成周邊電路的低耐壓的MISFET的區域。另外，高耐壓MISFET形成區域1C，係在半導體基板SB的主面中，形成了構成周邊電路的高耐壓的MISFET的區域。形成於高耐壓MISFET形成區域1C的MISFET（Q2）的耐壓，比形成於低耐壓MISFET形成區域1B的MISFET（Q1）的耐壓更高。記憶體單元區域1A、低耐壓MISFET形成區域1B，以及高耐壓MISFET形成區域1C，存在於同一半導體基板SB。亦即，記憶體單元區域1A、低耐壓MISFET形成區域1B，以及高耐壓MISFET形成區域1C，對應同一半導體基板SB的主面中的彼此相異的平面區域。另外，低耐壓MISFET形成區域1B與高耐壓MISFET形成區域1C亦可彼此不相鄰，為了容易理解，在圖2的剖面圖中，係在低耐壓MISFET形成區域1B的旁邊圖示出高耐壓MISFET形成區域1C。
在此，周邊電路，係非揮發性記憶體以外的電路，例如，CPU等的處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。形成於低耐壓MISFET形成區域1B的MISFET與形成於高耐壓MISFET形成區域1C的MISFET，均為周邊電路用的MISFET。
另外，形成於高耐壓MISFET形成區域1C的高耐壓的MISFETQ2的動作電壓，比形成於低耐壓MISFET形成區域1B的低耐壓的MISFETQ1的動作電壓更高。換言之，高耐壓的MISFETQ2，係以第1電源電壓動作的MISFET，低耐壓的MISFETQ1，係以比該第1電源電壓更低的第2電源電壓動作的MISFET。如後所述的，高耐壓的MISFETQ2的閘極絶緣膜的厚度，比低耐壓的MISFETQ1的閘極絶緣膜的厚度更厚。
另外，本實施態樣，係針對各MISFET為n通道型的MISFET的情況進行説明，惟亦可將導電型逆轉，形成p通道型的MISFET。另外，亦可形成n通道型的MISFET與p通道型的MISFET二者。
圖1～圖5所示之本實施態樣的半導體裝置，係具備非揮發性記憶體的半導體裝置。
於由具有例如1～10Ωcm左右的電阻率的p型的單晶矽等所構成的半導體基板（半導體晶圓）SB，形成了用來分離元件的元件分離區域ST。在記憶體單元區域1A中，於元件分離區域ST所區劃之活性區域，形成了p型井PW1。
於記憶體單元區域1A，形成了由記憶體電晶體以及控制電晶體所構成的非揮發性記憶體的記憶體單元MC。於記憶體單元區域1A，實際上複數個記憶體單元MC形成陣列狀，惟圖1係顯示出共用n+ 型半導體區域H2（汲極區域）的2個記憶體單元MC的剖面圖，其中1個記憶體單元MC的剖面圖顯示於圖3。
形成於記憶體單元區域1A的非揮發性記憶體的記憶體單元MC，係分裂閘極型的記憶體單元，且係將具有控制閘極電極CG的控制電晶體與具有記憶體閘極電極MG的記憶體電晶體這2個MISFET連接者。
在此，將具備包含電荷累積部（電荷累積層）在內的閘極絶緣膜以及記憶體閘極電極MG的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）稱為記憶體電晶體，另外，將具備閘極絶緣膜以及控制閘極電極CG的MISFET稱為控制電晶體。因此，記憶體閘極電極MG，係記憶體電晶體的閘極電極，控制閘極電極CG，係控制電晶體的閘極電極，控制閘極電極CG以及記憶體閘極電極MG，係構成非揮發性記憶體的記憶體單元的閘極電極。
另外，控制電晶體，由於為記憶體單元選擇用電晶體，故亦可視為選擇電晶體。因此，控制閘極電極CG，亦可視為選擇閘極電極。記憶體電晶體，為記憶用電晶體。
以下，具體説明記憶體單元MC的構造。
如圖1以及圖3所示的，非揮發性記憶體的記憶體單元MC，具有：形成在半導體基板SB的p型井PW1中的源極以及汲極用的n型的半導體區域S1、D1；形成在半導體基板SB（p型井PW1）之上的控制閘極電極CG；以及形成在半導體基板SB（p型井PW1）之上並與控制閘極電極CG相鄰的記憶體閘極電極MG。非揮發性記憶體的記憶體單元MC，更具有：形成在控制閘極電極CG與半導體基板SB（p型井PW1）之間的絶緣膜（閘極絶緣膜）GF1；以及形成在記憶體閘極電極MG與半導體基板SB（p型井PW1）之間以及記憶體閘極電極MG與控制閘極電極CG之間的絶緣膜MZ。非揮發性記憶體的記憶體單元MC，更具有形成在記憶體閘極電極MG以及選擇閘極電極SG的並未互相鄰接的該側的側面上的側壁間隔件SW。
控制閘極電極CG以及記憶體閘極電極MG，在其互相對向的側面之間隔著絶緣膜MZ的狀態下，沿著半導體基板SB的主面延伸並排配置。控制閘極電極CG以及記憶體閘極電極MG的延伸方向，為與圖1以及圖3的紙面垂直的方向。
控制閘極電極CG以及記憶體閘極電極MG，在半導體區域D1與半導體區域S1之間的半導體基板SB（p型井PW1）上隔著絶緣膜GF1或絶緣膜MZ形成，記憶體閘極電極MG位在半導體區域S1側，控制閘極電極CG位在半導體區域D1側。其中，控制閘極電極CG隔著絶緣膜GF1，記憶體閘極電極MG隔著絶緣膜MZ，形成在半導體基板SB（p型井PW1）上。
控制閘極電極CG與記憶體閘極電極MG之間隔著絶緣膜MZ彼此相鄰，記憶體閘極電極MG，在控制閘極電極CG的側面（側壁）上隔著絶緣膜MZ形成側壁間隔件狀。另外，絶緣膜MZ，遍及記憶體閘極電極MG與半導體基板SB（p型井PW1）之間的區域以及記憶體閘極電極MG與控制閘極電極CG之間的區域這兩個區域連續延伸。
形成在控制閘極電極CG與半導體基板SB（p型井PW1）之間的絶緣膜GF1，亦即控制閘極電極CG之下的絶緣膜GF1，具有作為控制電晶體的閘極絶緣膜的功能。絶緣膜GF1，例如可由氧化矽膜等所形成。
另外，可將在記憶體閘極電極MG與半導體基板SB（p型井PW1）之間的區域以及記憶體閘極電極MG與控制閘極電極CG之間的區域延伸的絶緣膜MZ，視為閘極絶緣膜。其中，記憶體閘極電極MG與半導體基板SB（p型井PW1）之間的絶緣膜MZ，亦即記憶體閘極電極MG之下的絶緣膜MZ，具有作為記憶體電晶體的閘極絶緣膜的功能，記憶體閘極電極MG與控制閘極電極CG之間的絶緣膜MZ，具有作為使記憶體閘極電極MG與控制閘極電極CG之間絶緣（電性分離）的絶緣膜的功能。
絶緣膜MZ，係堆疊絶緣膜，由具有絶緣膜MZ1、絶緣膜MZ1上的絶緣膜MZ2以及絶緣膜MZ2上的絶緣膜MZ3的堆疊膜所構成。在此，絶緣膜MZ1，由氧化矽膜（氧化膜）所構成，絶緣膜MZ2，由氮化矽膜（氮化膜）所構成，絶緣膜MZ3，由氧化矽膜（氧化膜）所構成。
另外，在圖1中，為了使圖式容易檢視，係將由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3所構成的堆疊膜，簡單圖示成絶緣膜MZ，惟實際上，如圖3所示的，絶緣膜MZ，係由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3的堆疊膜所構成。
在絶緣膜MZ之中，絶緣膜MZ2，係具有電荷累積功能的絶緣膜。亦即，在絶緣膜MZ之中，絶緣膜MZ2，係用來累積電荷的絶緣膜，可具有作為電荷累積部（電荷累積層）的功能。亦即，絶緣膜MZ2，係形成在絶緣膜MZ中的捕集性絶緣膜。在此，捕集性絶緣膜，係指可累積電荷的絶緣膜。像這樣，使用絶緣膜MZ2作為具有捕集位準的絶緣膜。因此，絶緣膜MZ，可視為其內部具有電荷累積部（在此為絶緣膜MZ2）的絶緣膜。
在絶緣膜MZ之中，位於捕集性絶緣膜（亦即絶緣膜MZ2）的上下的絶緣膜MZ3以及絶緣膜MZ1，可具有作為將電荷封鎖於捕集性絶緣膜的電荷阻擋層（電荷封鎖層）的功能。藉由採用將捕集性絶緣膜（亦即絶緣膜MZ2）以具有作為電荷阻擋層的功能的絶緣膜MZ1以及絶緣膜MZ3夾住的構造，便可將電荷累積在絶緣膜MZ2。
絶緣膜MZ，具有作為記憶體電晶體的閘極絶緣膜的功能，並具有電荷保持（電荷累積）功能。因此，絶緣膜MZ，具有記憶體電晶體的電荷保持功能，可作為閘極絶緣膜，且具有至少3層的堆疊構造，比起具有作為電荷阻擋層之功能的外側膜層（在此為絶緣膜MZ1、MZ3）的位能障壁高度而言，具有作為電荷累積部之功能的內側膜層（在此為絶緣膜MZ2）的位能障壁高度較低。
絶緣膜MZ3以及絶緣膜MZ1各自的能帶間隙，必須比絶緣膜MZ3與絶緣膜MZ1之間的電荷累積層（在此為絶緣膜MZ2）的能帶間隙更大。亦即，絶緣膜MZ1以及絶緣膜MZ3各自的能帶間隙，比捕集性絶緣膜（亦即絶緣膜MZ2）的能帶間隙更大。藉此，夾著作為電荷累積層的絶緣膜MZ2的絶緣膜MZ3與絶緣膜MZ1，便可各自具有作為電荷阻擋層的功能。氧化矽膜，由於具有比氮化矽膜的能帶間隙更大的能帶間隙，故可採用氮化矽膜作為絶緣膜MZ2，並採用氧化矽膜分別作為絶緣膜MZ1以及絶緣膜MZ3。
半導體區域S1，係具有作為源極區域或汲極區域的其中一方的功能的半導體區域，半導體區域D1，係具有作為源極區域或汲極區域的另一方的功能的半導體區域。在此，半導體區域S1係具有作為源極區域的功能的半導體區域，半導體區域D1係具有作為汲極區域的功能的半導體區域。另外，關於記憶體單元MC的源極（源極區域）以及汲極（汲極區域）的名稱，係指記憶體單元MC的讀取動作時的源極（源極區域）以及汲極（汲極區域）。
半導體區域S1、D1，係由導入了n型雜質的n型半導體區域所構成，各自具備LDD（lightly doped drain，輕摻雜汲極）構造。亦即，源極用的半導體區域S1，具有n－ 型半導體區域E1，以及具有比n－ 型半導體區域E1更高的雜質濃度的n＋ 型半導體區域H1，汲極用的半導體區域D1，具有n－ 型半導體區域E2，以及具有比n－ 型半導體區域E2更高的雜質濃度的n＋ 型半導體區域H2。n＋ 型半導體區域H1，比n－ 型半導體區域E1接合深度更深且雜質濃度更高，另外，n＋ 型半導體區域H2，比n－ 型半導體區域E2接合深度更深且雜質濃度更高。
在記憶體閘極電極MG以及控制閘極電極CG的側面（並未互相鄰接的該側的側面）上，形成了由絶緣體（絶緣膜）所構成的側壁間隔件（側壁、側壁絶緣膜）SW。亦即，在記憶體閘極電極MG的隔著絶緣膜MZ與控制閘極電極CG鄰接的該側的相反側的側面（側壁）上，以及在控制閘極電極CG的隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的相反側的側面（側壁）上，形成了側壁間隔件SW。
在此，對形成在記憶體閘極電極MG的側面（側壁）上的側壁間隔件SW，附上符號SW1，並稱為側壁間隔件SW1。另外，對形成在控制閘極電極CG的側面（側壁）上的側壁間隔件SW，附上符號SW2，並稱為側壁間隔件SW2。側壁間隔件SW1，以與記憶體閘極電極MG的側面（與控制閘極電極CG相鄰的該側的相反側的側面）鄰接的方式形成。另外，側壁間隔件SW2，以與控制閘極電極CG的側面（與記憶體閘極電極MG相鄰的該側的相反側的側面）鄰接的方式形成。
源極側的n－ 型半導體區域E1，以相對於記憶體閘極電極MG的側面自我對準的方式形成，n＋ 型半導體區域H1，以相對於記憶體閘極電極MG的側面上的側壁間隔件SW1的側面（與記憶體閘極電極MG接觸的該側的相反側的側面）自我對準的方式形成。因此，在p型井PW1中，低濃度的n－ 型半導體區域E1，形成在記憶體閘極電極MG的側面上的側壁間隔件SW1之下，高濃度的n＋ 型半導體區域H1，形成在低濃度的n－ 型半導體區域E1的外側。因此，低濃度的n－ 型半導體區域E1，以與記憶體電晶體的通道區域鄰接的方式形成，高濃度的n＋ 型半導體區域H1，以與低濃度的n－ 型半導體區域E1鄰接，且與記憶體電晶體的通道區域隔著n－ 型半導體區域E1的距離的方式形成。n－ 型半導體區域E1，隔設在n＋ 型半導體區域H1與記憶體電晶體的通道區域之間。
汲極側的n－ 型半導體區域E2，以相對於控制閘極電極CG的側面自我對準的方式形成，n＋ 型半導體區域H2，以相對於控制閘極電極CG的側面上的側壁間隔件SW2的側面（與控制閘極電極CG接觸的該側的相反側的側面）自我對準的方式形成。因此，在p型井PW1中，低濃度的n－ 型半導體區域E2，形成在控制閘極電極CG的側面上的側壁間隔件SW2之下，高濃度的n＋ 型半導體區域H2，形成在低濃度的n－ 型半導體區域E2的外側。因此，低濃度的n－ 型半導體區域E2，以與控制電晶體的通道區域鄰接的方式形成，高濃度的n＋ 型半導體區域H2，以與低濃度的n－ 型半導體區域E2鄰接，且與控制電晶體的通道區域隔著n－ 型半導體區域E2的距離的方式形成。n－ 型半導體區域E2，隔設在n＋ 型半導體區域H2與控制電晶體的通道區域之間。
在p型井PW1中，在記憶體閘極電極MG之下的絶緣膜MZ之下形成記憶體電晶體的通道區域，在控制閘極電極CG之下的絶緣膜GF1之下形成控制電晶體的通道區域。在控制閘極電極CG之下的絶緣膜GF1之下的控制電晶體的通道形成區域，因應需要形成了控制電晶體的閾値電壓調整用的半導體區域（p型半導體區域或n型半導體區域）。另外，在記憶體閘極電極MG之下的絶緣膜MZ之下的記憶體電晶體的通道形成區域，因應需要形成了記憶體電晶體的閾値電壓調整用的半導體區域（p型半導體區域或n型半導體區域）。
控制閘極電極CG，係由導電膜所構成，例如，係由像n型多晶矽膜這樣的矽膜所構成。具體而言，控制閘極電極CG，係由形成了圖案的矽膜所構成。
記憶體閘極電極MG，係由導電膜所構成，例如，係由像n型多晶矽膜這樣的矽膜所構成。具體而言，係藉由對在半導體基板SB上以覆蓋控制閘極電極CG的方式形成的矽膜進行異向性蝕刻（回蝕），使矽膜隔著絶緣膜MZ殘留在控制閘極電極CG的側面上所形成。因此，記憶體閘極電極MG，在控制閘極電極CG的一側的側面上隔著絶緣膜MZ形成側壁間隔件狀。
接著，具體説明形成於低耐壓MISFET形成區域1B的MISFETQ1的構造。
如圖2以及圖4所示的，在低耐壓MISFET形成區域1B中，於元件分離區域ST所區劃之活性區域，形成了p型井PW2。形成於低耐壓MISFET形成區域1B的MISFETQ1，具有形成在半導體基板SB的p型井PW2中的源極以及汲極用的n型半導體區域S2、D2，以及隔著絶緣膜GF2、HK1形成在半導體基板SB（p型井PW2）上的閘極電極GE1。
閘極電極GE1，隔著絶緣膜GF2、HK1形成在半導體區域D2與半導體區域S2之間的半導體基板SB（p型井PW2）上。
半導體區域S2，係具有作為MISFETQ1的源極區域或汲極區域的其中一方的功能的半導體區域，半導體區域D2，係具有作為源極區域或汲極區域的另一方的功能的半導體區域。在此，半導體區域S2係具有作為源極區域的功能的半導體區域，半導體區域D2係具有作為汲極區域的功能的半導體區域。
在閘極電極GE1的側面（側壁）上，形成了由絶緣體（絶緣膜）所構成的側壁間隔件SW。
在此，對形成在閘極電極GE1的源極側的側面（側壁）上的側壁間隔件SW，附上符號SW3，並稱為側壁間隔件SW3。另外，對形成在閘極電極GE1的汲極側的側面（側壁）上的側壁間隔件SW，附上符號SW4，並稱為側壁間隔件SW4。側壁間隔件SW3，以與閘極電極GE1的半導體區域S2側（源極側）的側面鄰接的方式形成，側壁間隔件SW4，以與閘極電極GE1的半導體區域D2側（汲極側）的側面鄰接的方式形成。在閘極電極GE1中，形成了側壁間隔件SW3的該側的側面，與形成了側壁間隔件SW4的該側的側面，彼此為相反側。
在閘極電極GE1與半導體基板SB（p型井PW2）之間，形成隔設著絶緣膜GF2與絶緣膜HK1的堆疊膜的狀態，下側（半導體基板SB側）為絶緣膜GF2，上側（閘極電極GE1側）為絶緣膜HK1。隔設在閘極電極GE1與半導體基板SB（p型井PW2）之間的絶緣膜GF2與絶緣膜HK1的堆疊膜，具有作為MISFETQ1的閘極絶緣膜的功能。
絶緣膜GF2，例如係由氧化矽膜所構成，絶緣膜HK1，係由高介電常數絶緣膜所構成。在此，高介電常數絶緣膜，係指具有比氮化矽膜更高的介電常數的絶緣膜，例如，氧化鉿膜、氧化鋁膜（alumina）或氧化鉭膜等。
閘極電極GE1，係由導電膜所構成，在此，係由金屬膜所構成，亦即所謂的金屬閘極電極。
另外，在本案中，當提及構成閘極電極的金屬膜時，係指顯示出與金屬膜的金屬傳導特性的導電膜，不僅單體的金屬膜（純金屬膜）或合金膜，亦包含顯示出金屬傳導特性的金屬化合物膜（氮化金屬膜或碳化金屬膜等）。因此，閘極電極GE1、後述的閘極電極GE2以及後述的控制閘極電極CG1，係由顯示出金屬傳導特性的導電膜所構成，其電阻率低至金屬等級。
詳細情況容後敘述，惟係先將後述的閘極電極GE3除去，然後將閘極電極GE1以及絶緣膜HK1埋入該除去區域。因此，絶緣膜GF2，係形成於閘極電極GE1與半導體基板SB（p型井PW2）所夾之區域，惟絶緣膜HK1，不僅閘極電極GE1與半導體基板SB（p型井PW2）所夾之區域，亦形成於閘極電極GE1與側壁間隔件SW3所夾之區域，以及閘極電極GE1與側壁間隔件SW4所夾之區域。亦即，絶緣膜HK1，遍及閘極電極GE1與半導體基板SB（p型井PW2）上的絶緣膜GF2之間、閘極電極GE1與側壁間隔件SW3之間，以及閘極電極GE1與側壁間隔件SW4之間，連續延伸。因此，側壁間隔件SW3，隔著絶緣膜HK1形成在閘極電極GE1的源極側的側面上，側壁間隔件SW4，隔著絶緣膜HK1形成在閘極電極GE1的汲極側的側面上。
半導體區域S2、D2，係由導入了n型雜質的n型半導體區域所構成，各自具備LDD構造。亦即，源極用的半導體區域S2，具有n－ 型半導體區域E3，以及雜質濃度比其更高的n＋ 型半導體區域H3，汲極用的半導體區域D2，具有n－ 型半導體區域E4，以及雜質濃度比其更高的n＋ 型半導體區域H4。n＋ 型半導體區域H3，比n－ 型半導體區域E3接合深度更深且雜質濃度更高，另外，n＋ 型半導體區域H4，比n－ 型半導體區域E4接合深度更深且雜質濃度更高。
在p型井PW2中，低濃度的n－ 型半導體區域E3，形成在閘極電極GE1的一側的側面上的側壁間隔件SW3之下，高濃度的n＋ 型半導體區域H3，形成在低濃度的n－ 型半導體區域E3的外側。另外，在p型井PW2中，低濃度的n－ 型半導體區域E4，形成在閘極電極GE1的另一側的側面上的側壁間隔件SW4之下，高濃度的n＋ 型半導體區域H4，形成在低濃度的n－ 型半導體區域E4的外側。因此，低濃度的n－ 型半導體區域E3與n－ 型半導體區域E4，以與MISFETQ1的通道區域鄰接，且在通道長度方向上夾住該通道區域的方式形成。然後，高濃度的n＋ 型半導體區域H3，以與低濃度的n－ 型半導體區域E3鄰接，且與MISFETQ1的通道區域隔著n－ 型半導體區域E3的距離的方式形成，另外，高濃度的n＋ 型半導體區域H4，以與低濃度的n－ 型半導體區域E4鄰接，且與MISFETQ1的通道區域隔著n－ 型半導體區域E4的距離的方式形成。因此，n－ 型半導體區域E3，隔設在n＋ 型半導體區域H3與MISFETQ1的通道區域之間，n－ 型半導體區域E4，隔設在n＋ 型半導體區域H4與MISFETQ1的通道區域之間。
在p型井PW2中，在閘極電極GE1之下的絶緣膜HK1、GF2之下形成MISFETQ1的通道區域。在閘極電極GE1之下的絶緣膜HK1、GF2之下的MISFETQ1的通道形成區域，因應需要形成了MISFETQ1的閾値電壓調整用的半導體區域（p型半導體區域或n型半導體區域）。
接著，具體説明形成於高耐壓MISFET形成區域1C的MISFETQ2的構造。
如圖2以及圖5所示的，在高耐壓MISFET形成區域1C中，於元件分離區域ST所區劃之活性區域，形成了p型井PW3。形成於高耐壓MISFET形成區域1C的MISFETQ2，具有形成在半導體基板SB的p型井PW3中的源極以及汲極用的n型半導體區域S3、D3，以及隔著絶緣膜GF3、HK2形成在半導體基板SB（p型井PW3）上的閘極電極GE2。
閘極電極GE2，隔著絶緣膜GF3、HK2（閘極絶緣膜）形成在半導體區域D3與半導體區域S3之間的半導體基板SB（p型井PW3）上。
半導體區域S3，係具有作為MISFETQ2的源極區域或汲極區域的其中一方的功能的半導體區域，半導體區域D3，係具有作為源極區域或汲極區域的另一方的功能的半導體區域。在此，半導體區域S3係具有作為源極區域的功能的半導體區域，半導體區域D3係具有作為汲極區域的功能的半導體區域。
在閘極電極GE2的側面（側壁）上，形成了由絶緣體（絶緣膜）所構成的側壁間隔件SW。
在此，對形成在閘極電極GE2的源極側的側面（側壁）上的側壁間隔件SW，附上符號SW5，並稱為側壁間隔件SW5。另外，對形成在閘極電極GE2的汲極側的側面（側壁）上的側壁間隔件SW，附上符號SW6，並稱為側壁間隔件SW6。側壁間隔件SW5，以與閘極電極GE2的半導體區域S3側（源極側）的側面鄰接的方式形成，側壁間隔件SW6，以與閘極電極GE2的半導體區域D3側（汲極側）的側面鄰接的方式形成。在閘極電極GE2中，形成了側壁間隔件SW5的該側的側面，與形成了側壁間隔件SW6的該側的側面，彼此為相反側。
在閘極電極GE2與半導體基板SB（p型井PW3）之間，形成隔設著絶緣膜GF3與絶緣膜HK2的堆疊膜的狀態，下側（半導體基板SB側）為絶緣膜GF3，上側（閘極電極GE2側）為絶緣膜HK2。隔設在閘極電極GE2與半導體基板SB（p型井PW3）之間的絶緣膜GF3與絶緣膜HK2的堆疊膜，具有作為MISFETQ2的閘極絶緣膜的功能。
絶緣膜GF3，例如係由氧化矽膜所構成，絶緣膜HK2，係由高介電常數絶緣膜所構成。絶緣膜GF3的厚度，比上述絶緣膜GF2的厚度更厚。由於絶緣膜HK2與上述絶緣膜HK1，係由共通的絶緣膜所形成，故絶緣膜HK2與上述絶緣膜HK1，係由相同的絶緣材料所構成，另外，絶緣膜HK2的厚度與上述絶緣膜HK1的厚度，幾乎相同。因此，隔設在閘極電極GE2與半導體基板SB（p型井PW3）之間的絶緣膜GF3與絶緣膜HK2的合計厚度（亦即MISFETQ2的閘極絶緣膜的厚度），比隔設在閘極電極GE1與半導體基板SB（p型井PW2）之間的絶緣膜GF2與絶緣膜HK1的合計厚度（亦即MISFETQ1的閘極絶緣膜的厚度）更大。
閘極電極GE2，係由導電膜所構成，在此，係由金屬膜（顯示出金屬傳導特性的導電膜）所構成，亦即所謂金屬閘極電極。
詳細情況容後敘述，惟係先將後述的閘極電極GE4除去，然後將閘極電極GE2以及絶緣膜HK2 埋入該除去區域。因此，絶緣膜GF3，形成於閘極電極GE2與半導體基板SB（p型井PW3）所夾之區域，惟絶緣膜HK2，不僅閘極電極GE2與半導體基板SB（p型井PW3）所夾之區域，亦形成於閘極電極GE2與側壁間隔件SW5所夾之區域，以及閘極電極GE2與側壁間隔件SW6所夾之區域。亦即，絶緣膜HK2，遍及閘極電極GE2與半導體基板SB（p型井PW3）上的絶緣膜GF3之間、閘極電極GE2與側壁間隔件SW5之間，以及閘極電極GE2與側壁間隔件SW6之間，連續延伸。因此，側壁間隔件SW5，隔著絶緣膜HK2形成在閘極電極GE2的源極側的側面上，側壁間隔件SW6，隔著絶緣膜HK2形成在閘極電極GE2的汲極側的側面上。
半導體區域S3、D3，係由導入了n型雜質的n型半導體區域所構成，各自具備LDD構造。亦即，源極用的半導體區域S3，具有n－ 型半導體區域E5，與雜質濃度比其更高的n＋ 型半導體區域H5，汲極用的半導體區域D3，具有n－ 型半導體區域E6，與雜質濃度比其更高的n＋ 型半導體區域H6。n＋ 型半導體區域H5，比n－ 型半導體區域E5接合深度更深且雜質濃度更高，另外，n＋ 型半導體區域H6，比n－ 型半導體區域E6接合深度更深且雜質濃度更高。
在p型井PW3中，低濃度的n－ 型半導體區域E5，形成在閘極電極GE2的一側的側面上的側壁間隔件SW5之下，高濃度的n＋ 型半導體區域H5，形成在低濃度的n－ 型半導體區域E5的外側。另外，在p型井PW3中，低濃度的n－ 型半導體區域E6，形成在閘極電極GE2的另一側的側面上的側壁間隔件SW6之下，高濃度的n＋ 型半導體區域H6，形成在低濃度的n－ 型半導體區域E6的外側。因此，低濃度的n－ 型半導體區域E5與n－ 型半導體區域E6，以與MISFETQ2的通道區域鄰接，且在通道長度方向上夾住該通道區域的方式形成。然後，高濃度的n＋ 型半導體區域H5，以與低濃度的n－ 型半導體區域E5鄰接，且與MISFETQ2的通道區域隔著n－ 型半導體區域E5的距離的方式形成，另外，高濃度的n＋ 型半導體區域H6，以與低濃度的n－ 型半導體區域E6鄰接，且與MISFETQ2的通道區域隔著n－ 型半導體區域E6的距離的方式形成。因此，n－ 型半導體區域E5，隔設在n＋ 型半導體區域H5與MISFETQ2的通道區域之間，n－ 型半導體區域E6，隔設在n＋ 型半導體區域H6與MISFETQ2的通道區域之間。
在p型井PW3中，在閘極電極GE2之下的絶緣膜HK2、GF3之下形成MISFETQ2的通道區域。在閘極電極GE2之下的絶緣膜HK2、GF3之下的MISFETQ2的通道形成區域，因應需要形成MISFETQ2的閾値電壓調整用的半導體區域（p型半導體區域或n型半導體區域）。
在記憶體閘極電極MG的上部（頂面）、控制閘極電極CG的上部（頂面），以及n＋ 型半導體區域H1、H2、H3、H4、H5、H6的各上部（頂面），利用自我對準矽化物（Salicide，Self Aligned Silicide）技術等，形成了金屬矽化物層SL。金屬矽化物層SL，例如，係由鈷矽化物層、鎳矽化物層或添加了鉑的鎳矽化物層等所構成。藉由金屬矽化物層SL，便可使擴散電阻或接觸電阻降低電阻值。
亦可將構成控制閘極電極CG的矽膜與其上的金屬矽化物層SL的組合，視為控制閘極電極CG，另外，亦可將構成記憶體閘極電極MG的矽膜與其上的金屬矽化物層SL的組合，視為記憶體閘極電極MG。另外，從盡可能防止記憶體閘極電極MG與控制閘極電極CG之間的短路此等觀點來看，亦可構成在記憶體閘極電極MG與控制閘極電極CG的其中一方或雙方的上部並未形成金屬矽化物層SL的態樣。
在半導體基板SB上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1、閘極電極GE2以及側壁間隔件SW的方式，形成了層間絶緣膜IL1作為絶緣膜。在此，層間絶緣膜IL1，係由絶緣膜IL2與絶緣膜IL2上的絶緣膜IL3所構成。層間絶緣膜IL1的頂面，亦即絶緣膜IL3，經過平坦化處理。
於層間絶緣膜IL1形成了後述的接觸孔，在接觸孔內形成了後述的栓塞PG，在埋入了栓塞PG的層間絶緣膜IL1上形成了後述的絶緣膜IL6，於絶緣膜IL6的配線溝形成了後述的配線M1，惟在此其圖式以及説明省略。
本實施態樣，在記憶體單元區域1A中，形成在記憶體閘極電極MG的側面上的側壁間隔件SW1的寬度W1，比形成在控制閘極電極CG的側面上的側壁間隔件SW2的寬度W2更大（W1＞W2）。另外，在低耐壓MISFET形成區域1B中，形成在閘極電極GE1的源極側的側面上的側壁間隔件SW3的寬度W3，與形成在閘極電極GE1的汲極側的側面上的側壁間隔件SW4的寬度W4，幾乎相同（W3＝W4）。另外，在高耐壓MISFET形成區域1C中，形成在閘極電極GE2的汲極側的側面上的側壁間隔件SW6的寬度W6，比形成在閘極電極GE2的源極側的側面上的側壁間隔件SW5的寬度W5更大（W6＞W5）。
在此，側壁間隔件SW1的寬度W1，係記憶體閘極電極MG的閘極長度方向的側壁間隔件SW1的寬度（尺寸），對應在與記憶體閘極電極MG的閘極長度方向平行的方向上測量時的側壁間隔件SW1的寬度（尺寸）。另外，側壁間隔件SW2的寬度W2，係控制閘極電極CG的閘極長度方向的側壁間隔件SW2的寬度（尺寸），對應在與控制閘極電極CG的閘極長度方向平行的方向上測量時的側壁間隔件SW2的寬度（尺寸）。另外，側壁間隔件SW3、SW4的各寬度W3、W4，係閘極電極GE1的閘極長度方向的側壁間隔件SW3、SW4的各寬度（尺寸），對應在與閘極電極GE1的閘極長度方向平行的方向上測量時的側壁間隔件SW3、SW4的各寬度（尺寸）。另外，側壁間隔件SW5、SW6的各寬度W5、W6，係閘極電極GE2的閘極長度方向的側壁間隔件SW5、SW6的各寬度（尺寸），對應在與閘極電極GE2的閘極長度方向平行的方向上測量時的側壁間隔件SW5、SW6的各寬度（尺寸）。
側壁間隔件SW1的寬度W1比側壁間隔件SW2的寬度W2更大，是因為構成側壁間隔件SW1的絶緣膜的層數，比構成側壁間隔件SW2的絶緣膜的層數更多的關係。具體而言，側壁間隔件SW1，係由絶緣膜Z1、側壁間隔件（側壁絶緣膜）P2，以及側壁間隔件（側壁絶緣膜）P3所構成，側壁間隔件SW2，係由絶緣膜Z1以及側壁間隔件（側壁絶緣膜）P3所構成。亦即，側壁間隔件SW1的寬度W1，對應絶緣膜Z1的厚度、側壁間隔件P2的厚度，以及側壁間隔件P3的厚度的合計值，側壁間隔件SW2的寬度W2，對應絶緣膜Z1的厚度與側壁間隔件P3的厚度的合計值。因此，寬度W1比寬度W2更大側壁間隔件P2的厚度的份量。
另外，側壁間隔件SW3的寬度W3與側壁間隔件SW4的寬度W4幾乎相同，是因為構成側壁間隔件SW3的絶緣膜的層數，與構成側壁間隔件SW4的絶緣膜的層數相同的關係。具體而言，側壁間隔件SW3，係由絶緣膜Z1與側壁間隔件（側壁絶緣膜）P3所構成，側壁間隔件SW4，係由絶緣膜Z1與側壁間隔件（側壁絶緣膜）P3所構成。亦即，側壁間隔件SW3的厚度W3，對應絶緣膜Z1的厚度與側壁間隔件P3的厚度的合計值，側壁間隔件SW4的厚度W4，對應絶緣膜Z1的厚度與側壁間隔件P3的厚度的合計值。
另外，側壁間隔件SW6的寬度W6比側壁間隔件SW5的寬度W5更大，是因為構成側壁間隔件SW6的絶緣膜的層數，比構成側壁間隔件SW5的絶緣膜的層數更多的關係。具體而言，側壁間隔件SW5，係由絶緣膜Z1與側壁間隔件（側壁絶緣膜）P3所構成，側壁間隔件SW6，係由絶緣膜Z1、側壁間隔件（側壁絶緣膜）P1、側壁間隔件（側壁絶緣膜）P2，以及側壁間隔件（側壁絶緣膜）P3所構成。亦即，側壁間隔件SW5的寬度W5，對應絶緣膜Z1的厚度與側壁間隔件P3的厚度的合計值，側壁間隔件SW6的寬度W6，對應絶緣膜Z1的厚度、側壁間隔件P1的厚度、側壁間隔件P2的厚度，以及側壁間隔件P3的厚度的合計值。因此，寬度W6比寬度W5更大側壁間隔件P1、P2的厚度的份量。
側壁間隔件SW1的寬度W1與側壁間隔件SW2的寬度W2的差，例如可在10～30nm左右。另外，側壁間隔件SW6的寬度W6與側壁間隔件SW5的寬度W5的差，例如可在40～80nm左右。
另外，反映側壁間隔件SW1的寬度W1比側壁間隔件SW2的寬度W2更大（W1＞W2）此點，n－ 型半導體區域E1的尺寸L1比n－ 型半導體區域E2的尺寸L2更大（L1＞L2）。另外，反映側壁間隔件SW3的寬度W3與側壁間隔件SW4的寬度W4幾乎相同（W3＝W4）此點，n－ 型半導體區域E3的尺寸L3與n－ 型半導體區域E4的尺寸L4，幾乎相同（L3＝L4）。另外，反映側壁間隔件SW6的寬度W6比側壁間隔件SW5的寬度W5更大（W6＞W5）此點，n－ 型半導體區域E6的尺寸L6比n－ 型半導體區域E5的尺寸L5更大（L6＞L5）。
在此，n－ 型半導體區域E1的尺寸L1，係記憶體閘極電極MG的閘極長度方向的n－ 型半導體區域E1的尺寸（長度），對應在與記憶體閘極電極MG的閘極長度方向（亦即記憶體電晶體的通道長度方向）平行的方向上測量時的n－ 型半導體區域E1的尺寸（長度）。另外，n－ 型半導體區域E2的尺寸L2，係控制閘極電極CG的閘極長度方向的n－ 型半導體區域E2的尺寸（長度），對應在與控制閘極電極CG的閘極長度方向（亦即控制電晶體的通道長度方向）平行的方向上測量時的n－ 型半導體區域E2的尺寸（長度）。另外，n－ 型半導體區域E3的尺寸L3與n－ 型半導體區域E4的尺寸L4，係閘極電極GE1的閘極長度方向的n－ 型半導體區域E3、E4的各尺寸（長度），對應在與閘極電極GE1的閘極長度方向（亦即MISFETQ1的通道長度方向）平行的方向上測量時的n－ 型半導體區域E3與n－ 型半導體區域E4的各尺寸（長度）。另外，n－ 型半導體區域E5的尺寸L5與n－ 型半導體區域E6的尺寸L6，係閘極電極GE2的閘極長度方向的n－ 型半導體區域E5、E6的各尺寸（長度），對應在與閘極電極GE2的閘極長度方向（亦即MISFETQ2的通道長度方向）平行的方向上測量時的n－ 型半導體區域E5與n－ 型半導體區域E6的各尺寸（長度）。
＜關於半導體裝置的動作＞ 圖7，係表示在本實施態樣的「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。圖7的表格，顯示出分別在「寫入」、「消去」以及「讀取」時，對圖1、圖3以及圖6所示之記憶體單元（選擇記憶體單元）的各部位所施加的電壓（Vd、Vcg、Vmg、Vs、Vb）。在此，電壓Vmg，係對記憶體閘極電極MG所施加的電壓Vmg。另外，電壓Vs，係對半導體區域S1（源極區域）所施加的電壓Vs。另外，電壓Vcg，係對控制閘極電極CG所施加的電壓Vcg。另外，電壓Vd，係對半導體區域D1（汲極區域）所施加的電壓Vd。另外，基準電壓Vb，係對p型井PW1所施加的基準電壓Vb。
另外，在上述記憶體單元MC中，對半導體區域S1所施加的電壓Vs，實際上，係透過配置在n＋ 型半導體區域H1上的栓塞（對應後述的栓塞PG），施加於構成半導體區域S1的高濃度的n＋ 型半導體區域H1。另外，對半導體區域D1所施加的電壓Vd，實際上，係透過配置在n＋ 型半導體區域H2上的栓塞（對應後述的栓塞PG），施加於構成半導體區域D1的高濃度的n＋ 型半導體區域H2。另外，在上述低耐壓的MISFETQ1中，對半導體區域S2所施加的電壓，實際上，係透過配置在n＋ 型半導體區域H3上的栓塞（對應後述的栓塞PG），施加於構成半導體區域S2的高濃度的n＋ 型半導體區域H3。另外，對半導體區域D2所施加的電壓，實際上，係透過配置在n＋ 型半導體區域H4上的栓塞（對應後述的栓塞PG），施加於構成半導體區域D2的高濃度的n＋ 型半導體區域H4。另外，在上述高耐壓的MISFETQ2中，對半導體區域S3所施加的電壓，實際上，係透過配置在n＋ 型半導體區域H5上的栓塞（對應後述的栓塞PG），施加於構成半導體區域S3的高濃度的n＋ 型半導體區域H5。另外，對半導體區域D3所施加的電壓，實際上，係透過配置在n＋ 型半導體區域H6上的栓塞（對應後述的栓塞PG），施加於構成半導體區域D3的高濃度的n＋ 型半導體區域H6。
另外，圖7的表格所示者係電壓施加條件的較佳的一例，惟並非僅限於此，可因應需要作出各種變更。另外，本實施態樣，將對記憶體電晶體的絶緣膜MZ中的電荷累積部（在此為絶緣膜MZ2）的電子的注入定義為「寫入」，並將電洞（hole，正電孔）的注入定義為「消去」。
寫入方式，可使用稱為所謂的SSI（Source Side Injection，源極側注入）方式的以源極側注入所致之熱電子注入實行寫入的寫入方式（熱電子注入寫入方式）為佳。
SSI方式的寫入，係將例如圖7的「寫入」欄所示的電壓，施加於實行寫入的選擇記憶體單元的各部位，以將電子注入選擇記憶體單元的絶緣膜MZ中的電荷累積部（在此為絶緣膜MZ2），藉此實行寫入。此時的施加電壓，存在電壓Vs比電壓Vd更高，電壓Vmg比電壓Vs更高此等關係（Vmg＞Vs＞Vd）。此時，熱電子，在2個閘極電極（記憶體閘極電極MG以及控制閘極電極CG）之間的下方的通道區域（源極、汲極之間）產生，熱電子注入記憶體閘極電極MG之下的絶緣膜MZ中的電荷累積部（在此為絶緣膜MZ2）。因此，在SSI方式中，電子注入絶緣膜MZ的控制閘極電極CG側。像這樣，在SSI方式中，熱電子從半導體基板SB注入絶緣膜MZ的電荷累積部（在此為絶緣膜MZ2），藉此實行記憶體單元的寫入。所注入的熱電子（電子），被絶緣膜MZ中的電荷累積部（在此為絶緣膜MZ2）的捕集位準所捕獲，結果，記憶體電晶體的閾値電壓上升。亦即，記憶體電晶體成為寫入狀態。
消去方式，可使用稱為所謂的FN方式的利用FN（Fowler Nordheim，富爾諾罕）穿隧實行消去的消去方式（穿隧消去方式）為佳。
FN方式的消去，係將例如圖7的「消去」欄所示的電壓（Vmg為正電壓，Vd、Vcg、Vs、Vb為0V），施加於實行消去的選擇記憶體單元的各部位，在選擇記憶體單元中，使電洞（正電孔）從記憶體閘極電極MG穿隧注入絶緣膜MZ中的電荷累積部（在此為絶緣膜MZ2），藉此實行消去。此時，電洞從記憶體閘極電極MG藉由FN穿隧（FN穿隧效應）穿過絶緣膜MZ3並注入絶緣膜MZ中，被絶緣膜MZ中的電荷累積部（在此為絶緣膜MZ2）的捕集位準所捕獲，結果，記憶體電晶體的閾値電壓降低（成為消去狀態）。
在讀取時，係將例如圖7的表格的「讀取」欄所示的電壓，施加於實行讀取的選擇記憶體單元的各部位。此時的施加電壓，存在電壓Vd比電壓Vs更高（Vd＞Vs）此等關係。藉由將讀取時對記憶體閘極電極MG所施加的電壓Vmg，設為寫入狀態的記憶體電晶體的閾値電壓與消去狀態的記憶體電晶體的閾値電壓之間的數値，便可辨別寫入狀態與消去狀態。
另外，關於消去方式，亦可採用稱為所謂的BTBT方式的利用BTBT（Band－To－Band Tunneling，帶間穿遂現象）所致之熱電洞注入實行消去的消去方式（熱電洞注入消去方式）。BTBT方式的消去，係將BTBT（Band－To－Band Tunneling）所產生的電洞（正電孔）從半導體基板（SB）側注入到絶緣膜MZ中的電荷累積部（在此為絶緣膜MZ2），藉此實行消去。BTBT方式的消去，例如，將Vmg＝－6V、Vs＝6V、Vcg＝0V、Vd＝open、Vb＝0V的電壓，施加於實行消去的選擇記憶體單元的各部位。
然而，作為消去方式，比起BTBT方式（BTBT消去方式）而言，FN方式（穿隧消去方式），在消去時的消耗電流（消耗電力）更少，故有利於達到降低消耗電力之目的。
＜關於半導體裝置的製造步驟＞ 接著，針對本實施態樣的半導體裝置的製造方法進行説明。
圖8～圖38，係本實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。圖8～圖38，顯示出上述記憶體單元區域1A、低耐壓MISFET形成區域1B，以及高耐壓MISFET形成區域1C的主要部位剖面圖。另外，記憶體單元區域1A、低耐壓MISFET形成區域1B，以及高耐壓MISFET形成區域1C亦可不相鄰，惟為了容易理解，在圖8～圖38的剖面圖中，係在記憶體單元區域1A的旁邊圖示出低耐壓MISFET形成區域1B，並在其旁邊圖示出高耐壓MISFET形成區域1C。
如圖8所示的，首先，準備例如由具有1～10Ωcm左右的電阻率的p型單晶矽等所構成的半導體基板（半導體晶圓）SB。然後，於半導體基板SB的主面，形成區劃（劃定）活性區域的元件分離區域（元件間分離絶緣區域）ST。
元件分離區域ST，係由氧化矽等的絶緣體所構成，例如可利用STI（Shallow Trench Isolation，淺溝槽隔離）法或LOCOS（Local Oxidization of Silicon，矽局部氧化）法等形成。例如，於半導體基板SB的主面形成元件分離用的溝槽，之後，在該元件分離用的溝槽內，埋入例如由氧化矽所構成的絶緣膜，藉此便可形成元件分離區域ST。
接著，如圖9所示的，於半導體基板SB的記憶體單元區域1A形成p型井PW1，於半導體基板SB的低耐壓MISFET形成區域1B形成p型井PW2，於半導體基板SB的高耐壓MISFET形成區域1C形成p型井PW3。p型井PW1、PW2、PW3，可藉由將例如硼（B）等的p型雜質離子注入半導體基板SB等方式而形成。p型井PW1、PW2、PW3，從半導體基板SB的主面形成到既定的深度。
接著，如圖9所示的，於半導體基板SB的主面形成絶緣膜GF1、GF2、GF3。絶緣膜GF1，形成於記憶體單元區域1A的半導體基板SB的表面（亦即p型井PW1的頂面），絶緣膜GF2，形成於低耐壓MISFET形成區域1B的半導體基板SB的表面（亦即p型井PW2的頂面），絶緣膜GF3，形成於高耐壓MISFET形成區域1C的半導體基板SB的表面（亦即p型井PW3的頂面）。
絶緣膜GF1、GF2、GF3的形成步驟，例如，可按照以下的方式進行。亦即，首先，利用稀釋氟酸洗淨等方式使半導體基板SB（p型井PW1、PW2、PW3）的表面潔淨化，之後，於記憶體單元區域1A、低耐壓MISFET形成區域1B，以及高耐壓MISFET形成區域1C的半導體基板SB的表面（亦即p型井PW1、PW2、PW3的頂面），利用熱氧化法等形成絶緣膜GF3用的氧化矽膜。然後，利用微影技術以及蝕刻技術將記憶體單元區域1A以及低耐壓MISFET形成區域1B的絶緣膜GF3用的氧化矽膜除去，留下高耐壓MISFET形成區域1C的絶緣膜GF3用的氧化矽膜。然後，利用熱氧化法，將兼作絶緣膜GF1用與絶緣膜GF2用的氧化矽膜，形成於記憶體單元區域1A以及低耐壓MISFET形成區域1B的半導體基板SB的表面（亦即p型井PW1、PW2的頂面）。此時的熱氧化處理，使高耐壓MISFET形成區域1C的絶緣膜GF3用的氧化矽膜的厚度增加。藉此，便可獲得於記憶體單元區域1A的半導體基板SB（p型井PW1）的表面形成了由氧化矽膜所構成的絶緣膜GF1，於低耐壓MISFET形成區域1B（p型井PW2）的半導體基板SB的表面形成了由氧化矽膜所構成的絶緣膜GF2，並於高耐壓MISFET形成區域1C的半導體基板SB（p型井PW3）的表面，形成了絶緣膜GF3的構造。另外，圖9，係顯示出在元件分離區域ST上形成了絶緣膜GF1、GF2、GF3的態樣，惟當利用熱氧化法形成絶緣膜GF1、GF2、GF3時，在元件分離區域ST上並不會形成絶緣膜GF1、GF2、GF3。
高耐壓MISFET形成區域1C的絶緣膜GF3的厚度，比記憶體單元區域1A的絶緣膜GF1的厚度或低耐壓MISFET形成區域1B的絶緣膜GF2的厚度更大。記憶體單元區域1A的絶緣膜GF1的厚度與低耐壓MISFET形成區域1B的絶緣膜GF2的厚度幾乎相同。
接著，如圖10所示的，在半導體基板SB的主面的全面上，亦即在絶緣膜GF1、GF2、GF3上，形成（堆積）矽膜PS1作為形成控制閘極電極CG用的導電膜。
矽膜PS1，係由多晶矽膜所構成，可利用CVD（Chemical Vapor Deposition，化學氣相沉積）法等形成。亦可在成膜時將矽膜PS1形成為非晶矽膜，然後在之後的熱處理使由非晶矽膜所構成的矽膜PS1變成由多晶矽膜所構成的矽膜PS1。
矽膜PS1，可藉由在成膜後以離子注入方式導入n型雜質，或是利用成膜用氣體在成膜時導入n型雜質，而成為低電阻率的摻雜多晶矽膜。亦可記憶體單元區域1A的矽膜PS1導入了n型雜質，而低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的矽膜PS1為非摻雜矽膜。
接著，如圖10所示的，在半導體基板SB的主面的全面上，亦即在矽膜PS1上，形成絶緣膜CPZ。
絶緣膜CPZ，例如係由氮化矽膜所構成。絶緣膜CPZ，亦可使用氧化矽膜與形成在該氧化矽膜上且比該氧化矽膜更厚的氮化矽膜的堆疊膜。
接著，如圖11所示的，利用微影技術以及蝕刻技術使矽膜PS1與矽膜PS1上的絶緣膜CPZ的堆疊膜形成圖案，藉此形成由控制閘極電極CG與控制閘極電極CG上的帽蓋絶緣膜CP1所構成的堆疊體LM1。
該形成圖案步驟，具體而言，例如可按照以下的方式進行。亦即，在矽膜PS1與絶緣膜CPZ的堆疊膜上利用微影法形成光阻圖案（圖中未顯示），將該光阻圖案當作蝕刻遮罩使用，依序蝕刻（乾蝕刻）記憶體單元區域1A的絶緣膜CPZ以及矽膜PS1，使其形成圖案。該光阻圖案，雖在此並未圖示，惟係形成於控制閘極電極CG形成預定區域、低耐壓MISFET形成區域1B全部，以及高耐壓MISFET形成區域1C全部。在使矽膜PS1與絶緣膜CPZ的堆疊膜形成圖案之後，將該光阻圖案除去。
像這樣，如圖11所示的，於記憶體單元區域1A，設置了由形成了圖案的矽膜PS1所構成的控制閘極電極CG與由形成了圖案的絶緣膜CPZ所構成的帽蓋絶緣膜CP1的堆疊體LM1。此時，由於在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，如上所述的形成了光阻圖案，故矽膜PS1以及絶緣膜CPZ不會形成圖案，矽膜PS1與絶緣膜CPZ的堆疊膜會就這樣殘留下來。對殘留在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的矽膜PS1與絶緣膜CPZ的堆疊膜，附上符號LM，稱為堆疊膜LM。
在記憶體單元區域1A中，殘留在堆疊體LM1之下的絶緣膜GF1，成為控制電晶體的閘極絶緣膜。因此，由形成了圖案的矽膜PS1所構成的控制閘極電極CG，隔著作為閘極絶緣膜的絶緣膜GF1形成在半導體基板SB（p型井PW1）上，並形成與控制閘極電極CG幾乎相同平面形狀的帽蓋絶緣膜CP1形成在控制閘極電極CG上的狀態。
在記憶體單元區域1A中，被控制閘極電極CG所覆蓋的部分以外的絶緣膜GF1，可藉由在矽膜PS1與絶緣膜CPZ的堆疊膜的形成圖案步驟所進行的乾蝕刻或是在該乾蝕刻之後所進行的濕蝕刻除去。
接著，進行洗淨處理，在半導體基板SB的主面的潔淨化處理之後，如圖12所示的，於半導體基板SB的主面的全面，亦即，在半導體基板SB的主面（表面）上與堆疊體LM1的表面（頂面以及側面）上，形成記憶體電晶體的閘極絶緣膜用的絶緣膜MZ。此時，由於在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，殘留著堆疊膜LM，故該堆疊膜LM的表面（頂面以及側面）上也形成了絶緣膜MZ。因此，絶緣膜MZ，在半導體基板SB上，以覆蓋堆疊體LM1以及堆疊膜LM的方式形成。
絶緣膜MZ，係記憶體電晶體的閘極絶緣膜用的絶緣膜，且係內部具有電荷累積部（電荷累積層）的絶緣膜。該絶緣膜MZ，由具有絶緣膜MZ1、形成在絶緣膜MZ1上的絶緣膜MZ2以及形成在絶緣膜MZ2上的絶緣膜MZ3的堆疊膜所構成。在此，絶緣膜MZ1與絶緣膜MZ3，可均由氧化矽膜所形成，絶緣膜MZ2，可由氮化矽膜所形成。
另外，為了使圖式容易檢視，在圖12中，係將由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3所構成的絶緣膜MZ，簡單圖示成絶緣膜MZ，惟實際上，如在圖12中由虛線的圓所包圍之區域的放大圖所示的，絶緣膜MZ，係由絶緣膜MZ1、絶緣膜MZ2以及絶緣膜MZ3的堆疊膜所構成。
形成絶緣膜MZ，例如，首先利用熱氧化法形成由氧化矽膜所構成的絶緣膜MZ1，然後在絶緣膜MZ1上以CVD法堆積由氮化矽膜所構成的絶緣膜MZ2，接著更進一步在絶緣膜MZ2上以CVD法或熱氧化法或是這兩種方法形成由氧化矽膜所構成的絶緣膜MZ3。熱氧化法，亦可使用ISSG（In Situ Steam Generation，臨場蒸氣產生）氧化法。藉此，便可形成具有絶緣膜MZ1（氧化矽膜）、絶緣膜MZ2（氮化矽膜）以及絶緣膜MZ3（氧化矽膜）的絶緣膜MZ。
接著，如圖13所示的，在半導體基板SB的主面的全面上，亦即在絶緣膜MZ上，以在記憶體單元區域1A中係覆蓋堆疊體LM1的方式，並以在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C中係覆蓋堆疊膜LM的方式，形成（堆積）矽膜PS2作為形成記憶體閘極電極MG用的導電膜。
矽膜PS2，係由多晶矽膜所構成，可利用CVD法等形成。亦可在成膜時將矽膜PS2形成為非晶矽膜，然後在之後的熱處理使由非晶矽膜所構成的矽膜PS2變成由多晶矽膜所構成的矽膜PS2。
矽膜PS2，導入n型雜質以形成低電阻率。可在矽膜PS2成膜後以離子注入方式對矽膜PS2導入n型雜質，亦可在矽膜PS2成膜時對矽膜PS2導入n型雜質。
接著，利用異向性蝕刻技術，回蝕（蝕刻、乾蝕刻、異向性蝕刻）矽膜PS2。該矽膜PS2的回蝕步驟，對矽膜PS2進行異向性蝕刻，除去矽膜PS2的堆積膜厚的份量，使矽膜PS2在堆疊體LM1的兩側的側面上（隔著絶緣膜MZ）殘留成側壁間隔件狀，並將其他區域的矽膜PS2除去。藉此，如圖14所示的，在記憶體單元區域1A中，藉由在堆疊體LM1的兩側的側面之中的一側的側面上隔著絶緣膜MZ殘留成側壁間隔件狀的矽膜PS2，形成記憶體閘極電極MG。另外，在記憶體單元區域1A中，藉由在堆疊體LM1的兩側的側面之中的另一側的側面上隔著絶緣膜MZ殘留成側壁間隔件狀的矽膜PS2，形成矽間隔件SS。記憶體閘極電極MG，以在絶緣膜MZ上與堆疊體LM1隔著絶緣膜MZ相鄰的方式形成。
矽間隔件SS，亦可視為由導電體所構成的側壁間隔件，亦即導電體間隔件。記憶體閘極電極MG與矽間隔件SS，形成在堆疊體LM1的彼此為相反側的側面上，具有夾著堆疊體LM1大致對稱的構造。另外，在低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C所殘留之堆疊膜LM的側面上，亦隔著絶緣膜MZ形成了矽間隔件SS。
在實行過矽膜PS2的回蝕步驟的階段，並未被記憶體閘極電極MG與矽間隔件SS所覆蓋的區域的絶緣膜MZ會露出。在記憶體閘極電極MG與半導體基板SB（p型井PW1）之間以及記憶體閘極電極MG與堆疊體LM1（控制閘極電極CG）之間隔設著絶緣膜MZ。記憶體單元區域1A的記憶體閘極電極MG之下的絶緣膜MZ，成為記憶體電晶體的閘極絶緣膜。藉由調整在上述圖13的步驟所堆積之矽膜PS2的堆積膜厚，便可調整記憶體閘極電極MG的閘極長度。
接著，使用微影技術，在半導體基板SB上形成記憶體閘極電極MG被覆蓋且矽間隔件SS露出的光阻圖案（圖中未顯示），然後以該光阻圖案作為蝕刻遮罩進行乾蝕刻，將矽間隔件SS除去。之後，將該光阻圖案除去，圖15顯示出該階段。矽間隔件SS被除去，記憶體閘極電極MG，由於被光阻圖案所覆蓋，故並未受到蝕刻而殘留下來。
接著，如圖16所示的，將絶緣膜MZ之中的並未被記憶體閘極電極MG所覆蓋而露出的部分利用蝕刻（例如濕蝕刻）除去。此時，在記憶體單元區域1A中，位於記憶體閘極電極MG之下以及記憶體閘極電極MG與堆疊體LM1之間的絶緣膜MZ，並未被除去而殘留下來，其他區域的絶緣膜MZ被除去。由圖16亦可知，在記憶體單元區域1A中，絶緣膜MZ遍及記憶體閘極電極MG與半導體基板SB（p型井PW1）之間的區域，以及記憶體閘極電極MG與堆疊體LM1（控制閘極電極CG）之間的區域這兩個區域，連續延伸。
接著，如圖17所示的，利用微影技術以及蝕刻技術使低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的堆疊膜LM形成圖案，以形成由閘極電極GE3與帽蓋絶緣膜CP2所構成的堆疊體LM2，以及由閘極電極GE4與帽蓋絶緣膜CP3所構成的堆疊體LM3。
該堆疊膜LM的形成圖案步驟，具體而言，例如可按照以下的方式進行。亦即，在矽膜PS1與絶緣膜CPZ的堆疊膜LM上利用微影法形成光阻圖案（圖中未顯示），將該光阻圖案當作蝕刻遮罩使用，依序蝕刻（乾蝕刻）構成堆疊膜LM的絶緣膜CPZ以及矽膜PS1，使其形成圖案。該光阻圖案，雖然在此並未圖示，惟係形成於閘極電極GE3形成預定區域、閘極電極GE4形成預定區域，以及記憶體單元區域1A全部。在使堆疊膜LM形成圖案之後，將該光阻圖案除去。
像這樣，如圖17所示的，於低耐壓MISFET形成區域1B，形成了堆疊體LM2，其由形成了圖案的堆疊膜LM所構成，於高耐壓MISFET形成區域1C，形成了堆疊體LM3，其由形成了圖案的堆疊膜LM所構成。此時，在記憶體單元區域1A，由於如上所述的形成了光阻圖案，故記憶體閘極電極MG或堆疊體LM1並未受到蝕刻，而就這樣殘留下來。
堆疊體LM2，係由閘極電極GE3與閘極電極GE3上的帽蓋絶緣膜CP2所構成，閘極電極GE3，係由形成了圖案的矽膜PS1所構成，帽蓋絶緣膜CP2，係由形成了圖案的絶緣膜CPZ所構成。堆疊體LM3，係由閘極電極GE4與閘極電極GE4上的帽蓋絶緣膜CP3所構成，閘極電極GE4，係由形成了圖案的矽膜PS1所構成，帽蓋絶緣膜CP3，係由形成了圖案的絶緣膜CPZ所構成。
在低耐壓MISFET形成區域1B中，在堆疊體LM2之下殘留著絶緣膜GF2，在高耐壓MISFET形成區域1C中，在堆疊體LM3之下殘留著絶緣膜GF3。在低耐壓MISFET形成區域1B中，被閘極電極GE3所覆蓋的部分以外的絶緣膜GF2，可藉由在堆疊膜LM的形成圖案步驟所進行的乾蝕刻，或是在該乾蝕刻之後所進行的濕蝕刻除去。同樣地，在高耐壓MISFET形成區域1C中，被閘極電極GE4所覆蓋的部分以外的絶緣膜GF3，可藉由在堆疊膜LM的形成圖案步驟所進行的乾蝕刻，或是在該乾蝕刻之後所進行的濕蝕刻除去。因此，在低耐壓MISFET形成區域1B中，由形成了圖案的矽膜PS1所構成的閘極電極GE3，隔著絶緣膜GF2形成在半導體基板SB（p型井PW2）上，並形成在閘極電極GE3上設置了與閘極電極GE3幾乎相同平面形狀的帽蓋絶緣膜CP2的狀態。另外，在高耐壓MISFET形成區域1C中，由形成了圖案的矽膜PS1所構成的閘極電極GE4，隔著絶緣膜GF3形成在半導體基板SB（p型井PW3）上，並形成在閘極電極GE4上設置了與閘極電極GE4幾乎相同平面形狀的帽蓋絶緣膜CP3的狀態。
接著，如圖18所示的，使用離子注入法等形成n－ 型半導體區域（雜質擴散層）E1、E2、E3、E4、E5、E6
具體而言，藉由將堆疊體LM1、記憶體閘極電極MG、堆疊體LM2以及堆疊體LM3當作遮罩（離子注入阻止遮罩）使用，對半導體基板SB（p型井PW1、PW2、PW3）注入例如砷（As）或磷（P）等的n型雜質離子，便可形成n－ 型半導體區域E1、E2、E3、E4、E5、E6。
此時，n－ 型半導體區域E1，在記憶體單元區域1A中，以自我對準於記憶體閘極電極MG的側面（隔著絶緣膜MZ與堆疊體LM1鄰接的該側的相反側的側面）的方式形成。另外，n－ 型半導體區域E2，在記憶體單元區域1A中，以自我對準於堆疊體LM1的側面（隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的相反側的側面）的方式形成。另外，n－ 型半導體區域E3，在低耐壓MISFET形成區域1B中，以自我對準於堆疊體LM2的一側的側面（源極側的側面）的方式形成，n－ 型半導體區域E4，以自我對準於堆疊體LM2的另一側的側面（汲極側的側面）的方式形成。另外，n－ 型半導體區域E5，在高耐壓MISFET形成區域1C中，以自我對準於堆疊體LM3的一側的側面（源極側的側面）的方式形成，n－ 型半導體區域E6，以自我對準於堆疊體LM3的另一側的側面（汲極側的側面）的方式形成。n－ 型半導體區域E1、n－ 型半導體區域E2、n－ 型半導體區域E3、n－ 型半導體區域E4、n－ 型半導體區域E5，以及n－ 型半導體區域E6，可用同一離子注入步驟形成，亦可用不同的離子注入步驟形成。
接著，如圖19所示的，在半導體基板SB的主面的全面上，以覆蓋堆疊體LM1、LM2、LM3以及記憶體閘極電極MG的方式，形成絶緣膜Z1，然後在半導體基板SB的主面的全面上，亦即在絶緣膜Z1上，形成絶緣膜Z2。
絶緣膜Z1與絶緣膜Z2，係由彼此相異的絶緣材料所構成。這是為了在蝕刻絶緣膜Z2時，令絶緣膜Z1具有作為蝕刻阻止膜的功能。例如，作為絶緣膜Z1，可使用氮化矽膜較為適當，作為絶緣膜Z2，可使用氧化矽膜較為適當。絶緣膜Z2的形成膜厚，可比絶緣膜Z1的形成膜厚更厚。
接著，如圖20所示的，藉由回蝕（異向性蝕刻）絶緣膜Z2，以在堆疊體LM1以及記憶體閘極電極MG的側面（隔著絶緣膜MZ彼此相鄰的該側的相反側的側面）上、堆疊體LM2的側面上，以及堆疊體LM3的側面上，選擇性地殘留絶緣膜Z2，形成側壁間隔件（側壁絶緣膜）P1。以下將該步驟稱為「絶緣膜Z2的回蝕步驟」。
側壁間隔件P1，形成在堆疊體LM2的兩側面上、堆疊體LM3的兩側面上、堆疊體LM1的側面之中的隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的側面的相反側的側面上，以及記憶體閘極電極MG的側面之中的隔著絶緣膜MZ與控制閘極電極CG鄰接的該側的側面的相反側的側面上。其中，在記憶體閘極電極MG以及堆疊體LM1、LM2、LM3的各側面與側壁間隔件P1之間，隔設著絶緣膜Z1。因此，在堆疊體LM2的兩側面上，隔著絶緣膜Z1形成側壁間隔件P1，在堆疊體LM3的兩側面上，隔著絶緣膜Z1形成側壁間隔件P1，在堆疊體LM1的側面上，隔著絶緣膜Z1形成側壁間隔件P1，在記憶體閘極電極MG的側面上，隔著絶緣膜Z1形成側壁間隔件P1。
絶緣膜Z2的回蝕步驟，在絶緣膜Z1上，殘留絶緣膜Z2作為側壁間隔件P1，並將其他區域的絶緣膜Z2除去。因此，在實行絶緣膜Z2的回蝕步驟之後，會在絶緣膜Z1上局部性地殘留絶緣膜Z2作為側壁間隔件P1，並形成被側壁間隔件P1所覆蓋的部分以外的絶緣膜Z1露出的狀態。
絶緣膜Z2的回蝕步驟，宜以絶緣膜Z1比絶緣膜Z2更不易受到蝕刻的蝕刻條件，進行回蝕。藉此，便可在絶緣膜Z2的回蝕步驟中，令絶緣膜Z1具有作為蝕刻阻止層的功能，並抑制或防止絶緣膜Z1受到蝕刻。在絶緣膜Z2的回蝕步驟結束階段，絶緣膜Z1宜在半導體基板SB的主面上殘留成層狀，藉此，便可防止在絶緣膜Z2的回蝕步驟半導體基板SB或記憶體閘極電極MG等受到蝕刻。
另外，「B比A更不易受到蝕刻」，係指「B的蝕刻速度比A的蝕刻速度更小」。
接著，如圖21所示的，將記憶體單元區域1A的側壁間隔件P1、低耐壓MISFET形成區域1B的側壁間隔件P1，以及高耐壓MISFET形成區域1C的源極側的側壁間隔件P1蝕刻除去，高耐壓MISFET形成區域1C的汲極側的側壁間隔件P1，並未被除去而殘留下來。以下將該步驟稱為「圖21的側壁間隔件P1的除去步驟」。
在此，高耐壓MISFET形成區域1C的汲極側的側壁間隔件P1，對應形成在堆疊體LM3的兩側的側壁間隔件P1之中的形成在汲極區域（半導體區域D3）形成側的側壁間隔件P1。另外，高耐壓MISFET形成區域1C的源極側的側壁間隔件P1，對應形成在堆疊體LM3的兩側的側壁間隔件P1之中的形成在源極區域（半導體區域S3）形成側的側壁間隔件P1。
圖21的側壁間隔件P1的除去步驟，具體而言，可按照以下的方式進行。亦即，如圖21所示的，首先，在半導體基板SB的主面上，利用微影技術形成光阻圖案PR1作為遮罩層。光阻圖案PR1，覆蓋高耐壓MISFET形成區域1C的汲極側的側壁間隔件P1，露出高耐壓MISFET形成區域1C的源極側的側壁間隔件P1，並露出記憶體單元區域1A全部與低耐壓MISFET形成區域1B全部。然後，將並未被光阻圖案PR1所覆蓋而露出的側壁間隔件P1蝕刻除去。圖21，顯示出該階段。之後，將光阻圖案PR1除去。像這樣，實行圖21的側壁間隔件P1的除去步驟，將堆疊體LM1的側面上的側壁間隔件P1、記憶體閘極電極MG的側面上的側壁間隔件P1、堆疊體LM2的兩側面上的側壁間隔件P1，以及堆疊體LM3的源極側的側面上的側壁間隔件P1除去。堆疊體LM3的汲極側的側面上的側壁間隔件P1，由於被光阻圖案PR1所覆蓋，故並未被除去而殘留下來。
圖21的側壁間隔件P1的除去步驟，宜以絶緣膜Z1比側壁間隔件P1更不易受到蝕刻的蝕刻條件，進行蝕刻。藉此，便可在圖21的側壁間隔件P1的除去步驟中，令絶緣膜Z1具有作為蝕刻阻止層的功能，並抑制或防止絶緣膜Z1受到蝕刻。圖21的側壁間隔件P1的除去步驟，在蝕刻步驟結束階段，絶緣膜Z1宜在半導體基板SB的主面上殘留成層狀，藉此，便可防止在圖21的側壁間隔件P1的除去步驟半導體基板SB或記憶體閘極電極MG等受到蝕刻。
在圖21的側壁間隔件P1的除去步驟中，為了一邊抑制露出的絶緣膜Z1受到蝕刻，一邊確實地除去側壁間隔件P1，宜為等向性蝕刻，更宜為濕蝕刻。
接著，如圖22所示的，在半導體基板SB的主面的全面上，亦即在絶緣膜Z1上，以覆蓋側壁間隔件P1的方式，形成絶緣膜Z3。
絶緣膜Z3與絶緣膜Z1，係由彼此相異的絶緣材料所構成。這是為了在蝕刻絶緣膜Z3時令絶緣膜Z1具有作為蝕刻阻止膜的功能。例如，作為絶緣膜Z1，可使用氮化矽膜較為適當，作為絶緣膜Z3，可使用氧化矽膜較為適當。絶緣膜Z3的形成膜厚，可比絶緣膜Z1的形成膜厚更厚。
接著，如圖23所示的，藉由回蝕（異向性蝕刻）絶緣膜Z3，以在堆疊體LM1以及記憶體閘極電極MG的側面（隔著絶緣膜MZ彼此相鄰的該側的相反側的側面）上、堆疊體LM2的側面上，以及堆疊體LM3的側面上，選擇性地殘留絶緣膜Z3，形成側壁間隔件（側壁絶緣膜）P2。以下將該步驟稱為「絶緣膜Z3的回蝕步驟」。
側壁間隔件P2，形成在堆疊體LM2的兩側面上、堆疊體LM3的兩側面上、堆疊體LM1的側面之中的隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的側面的相反側的側面上，以及記憶體閘極電極MG的側面之中的隔著絶緣膜MZ與控制閘極電極CG鄰接的該側的側面的相反側的側面上。
其中，在堆疊體LM2的兩側面上，隔著絶緣膜Z1形成側壁間隔件P2，在堆疊體LM3的源極側的側面上，隔著絶緣膜Z1形成側壁間隔件P2，在堆疊體LM3的汲極側的側面上，隔著絶緣膜Z1以及側壁間隔件P1形成側壁間隔件P2。另外，在堆疊體LM1的側面上，隔著絶緣膜Z1形成側壁間隔件P2，在記憶體閘極電極MG的側面上，隔著絶緣膜Z1形成側壁間隔件P2。
絶緣膜Z3的回蝕步驟，在絶緣膜Z1上，殘留絶緣膜Z3作為側壁間隔件P2，並將其他區域的絶緣膜Z3除去。因此，在實行絶緣膜Z3的回蝕步驟之後，會在絶緣膜Z1上局部性地殘留絶緣膜Z3作為側壁間隔件P2，並形成被側壁間隔件P1、P2所覆蓋的部分以外的絶緣膜Z1露出的狀態。
絶緣膜Z3的回蝕步驟，宜以絶緣膜Z1比絶緣膜Z3更不易受到蝕刻的蝕刻條件，進行回蝕。藉此，便可在絶緣膜Z3的回蝕步驟中，令絶緣膜Z1具有作為蝕刻阻止層的功能，並抑制或防止絶緣膜Z1受到蝕刻。在絶緣膜Z3的回蝕步驟結束階段，絶緣膜Z1宜在半導體基板SB的主面上殘留成層狀，藉此，便可防止在絶緣膜Z3的回蝕步驟半導體基板SB或記憶體閘極電極MG等受到蝕刻。
接著，如圖24所示的，將低耐壓MISFET形成區域1B的側壁間隔件P2、高耐壓MISFET形成區域1C的源極側的側壁間隔件P2，以及記憶體單元區域1A的汲極側的側壁間隔件P2除去。此時，高耐壓MISFET形成區域1C的汲極側的側壁間隔件P2、P1，以及記憶體單元區域1A的源極側的側壁間隔件P2，並未被除去而殘留下來。以下將該步驟稱為「圖24的側壁間隔件P2的除去步驟」。
在此，高耐壓MISFET形成區域1C的汲極側的側壁間隔件P2，對應形成在堆疊體LM3的兩側的側壁間隔件P2之中的形成在汲極區域（半導體區域D3）形成側的側壁間隔件P2。另外，高耐壓MISFET形成區域1C的源極側的側壁間隔件P2，對應形成在堆疊體LM3的兩側的側壁間隔件P2之中的形成在源極區域（半導體區域S3）形成側的側壁間隔件P2。另外，記憶體單元區域1A的汲極側的側壁間隔件P2，對應形成在堆疊體LM1以及記憶體閘極電極MG的側面上的側壁間隔件P2之中的汲極用的半導體區域D1形成側的側壁間隔件P2，亦即，形成在堆疊體LM1的側面上的側壁間隔件P2。另外，記憶體單元區域1A的源極側的側壁間隔件P2，對應形成在堆疊體LM1以及記憶體閘極電極MG的側面上的側壁間隔件P2之中的源極用的半導體區域S1形成側的側壁間隔件P2，亦即，形成在記憶體閘極電極MG的側面上的側壁間隔件P2。
圖24的側壁間隔件P2的除去步驟，具體而言，可按照以下的方式進行。亦即，如圖24所示的，首先，在半導體基板SB的主面上，利用微影技術形成光阻圖案PR2作為遮罩層。光阻圖案PR2，覆蓋高耐壓MISFET形成區域1C的汲極側的側壁間隔件P1、P2，露出高耐壓MISFET形成區域1C的源極側的側壁間隔件P2，覆蓋記憶體單元區域1A的源極側的側壁間隔件P2，且露出記憶體單元區域1A的汲極側的側壁間隔件P2。另外，低耐壓MISFET形成區域1B全部，並未被光阻圖案PR2所覆蓋而露出。然後，將並未被光阻圖案PR2所覆蓋而露出的側壁間隔件P2蝕刻除去。圖24，顯示出該階段。之後，將光阻圖案PR2除去。像這樣，實行圖24的側壁間隔件P2的除去步驟，將堆疊體LM1的側面上的側壁間隔件P2、堆疊體LM2的兩側面上的側壁間隔件P2，以及堆疊體LM3的源極側的側面上的側壁間隔件P2除去。記憶體閘極電極MG的側面上的側壁間隔件P2，以及堆疊體LM3的汲極側的側面上的側壁間隔件P2，由於被光阻圖案PR2所覆蓋，故並未被除去而殘留下來。
圖24的側壁間隔件P2的除去步驟，宜以絶緣膜Z1比側壁間隔件P2更不易受到蝕刻的蝕刻條件，進行蝕刻。藉此，便可在圖24的側壁間隔件P2的除去步驟中，令絶緣膜Z1具有作為蝕刻阻止層的功能，並抑制或防止絶緣膜Z1受到蝕刻。在圖24的側壁間隔件P2的除去步驟結束的階段，絶緣膜Z1宜在半導體基板SB的主面上殘留成層狀，藉此，便可在圖24的側壁間隔件P2的除去步驟防止半導體基板SB或記憶體閘極電極MG等受到蝕刻。
接著，如圖25所示的，在半導體基板SB的主面的全面上，亦即在絶緣膜Z1上，以覆蓋側壁間隔件P1、P2的方式，形成絶緣膜Z4。
絶緣膜Z4與絶緣膜Z1，係由彼此相異的絶緣材料所構成。這是為了在蝕刻絶緣膜Z4時令絶緣膜Z1具有作為蝕刻阻止膜的功能。例如，作為絶緣膜Z1，可使用氮化矽膜較為適當，作為絶緣膜Z4，可使用氧化矽膜較為適當。絶緣膜Z4的形成膜厚，可比絶緣膜Z1的形成膜厚更厚。
接著，如圖26所示的，藉由回蝕（異向性蝕刻）絶緣膜Z4，以在堆疊體LM1以及記憶體閘極電極MG的側面（隔著絶緣膜MZ彼此相鄰的該側的相反側的側面）上、堆疊體LM2的側面上，以及堆疊體LM3的側面上，選擇性地殘留絶緣膜Z3，形成側壁間隔件（側壁絶緣膜）P3。以下將該步驟稱為「絶緣膜Z4的回蝕步驟」。
側壁間隔件P3，形成在堆疊體LM2的兩側面上、堆疊體LM3的兩側面上、堆疊體LM1的側面之中的隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的側面的相反側的側面上，以及記憶體閘極電極MG的側面之中的隔著絶緣膜MZ與控制閘極電極CG鄰接的該側的側面的相反側的側面上。
其中，在堆疊體LM2的兩側面上，隔著絶緣膜Z1形成側壁間隔件P3，在堆疊體LM3的源極側的側面上，隔著絶緣膜Z1形成側壁間隔件P3，在堆疊體LM3的汲極側的側面上，隔著絶緣膜Z1、側壁間隔件P1以及側壁間隔件P2形成側壁間隔件P3。另外，在堆疊體LM1的側面上，隔著絶緣膜Z1形成側壁間隔件P3，在記憶體閘極電極MG的側面上，隔著絶緣膜Z1以及側壁間隔件P2形成側壁間隔件P3。
絶緣膜Z4的回蝕步驟，在絶緣膜Z1上，殘留絶緣膜Z4作為側壁間隔件P3，並將其他區域的絶緣膜Z4除去。因此，在實行絶緣膜Z4的回蝕步驟之後，會在絶緣膜Z1上局部性地殘留絶緣膜Z4作為側壁間隔件P3，並形成被側壁間隔件P1、P2、P3所覆蓋的部分以外的絶緣膜Z1露出的狀態。
絶緣膜Z4的回蝕步驟，宜以絶緣膜Z1比絶緣膜Z4更不易受到蝕刻的蝕刻條件，進行回蝕。藉此，便可在絶緣膜Z4的回蝕步驟中，令絶緣膜Z1具有作為蝕刻阻止層的功能，並抑制或防止絶緣膜Z1受到蝕刻。
接著，如圖27所示的，將絶緣膜Z1之中的並未被側壁間隔件P1、P2、P3所覆蓋而露出的部分蝕刻除去。以下將該步驟稱為「圖27的絶緣膜Z1的除去步驟」。
圖27的絶緣膜Z1的除去步驟，宜以側壁間隔件P1、P2、P3、記憶體閘極電極MG以及半導體基板SB比絶緣膜Z1更不易受到蝕刻的蝕刻條件，進行蝕刻。藉此，便可在圖27的絶緣膜Z1的除去步驟中，抑制或防止側壁間隔件P1、P2、P3、記憶體閘極電極MG以及半導體基板SB受到蝕刻。
像這樣，藉由實行圖19～圖27的步驟，便可在堆疊體LM1以及記憶體閘極電極MG的側面（隔著絶緣膜MZ彼此相鄰的該側的相反側的側面）上、堆疊體LM2的側面上，以及堆疊體LM3的側面上，形成側壁間隔件SW1、SW2、SW3、SW4、SW5、SW6。
亦即，藉由形成在記憶體閘極電極MG的側面（側壁）上的絶緣膜Z1、側壁間隔件P2以及側壁間隔件P3，構成側壁間隔件SW1。另外，藉由形成在堆疊體LM1的側面（側壁）上的絶緣膜Z1與側壁間隔件P3，構成側壁間隔件SW2。另外，藉由形成在堆疊體LM2的源極側的側面（側壁）上的絶緣膜Z1與側壁間隔件P3，構成側壁間隔件SW3。另外，藉由形成在堆疊體LM2的汲極側的側面（側壁）上的絶緣膜Z1與側壁間隔件P3，構成側壁間隔件SW4。另外，藉由形成在堆疊體LM3的源極側的側面（側壁）上的絶緣膜Z1與側壁間隔件P3，構成側壁間隔件SW5。另外，藉由形成在堆疊體LM3的汲極側的側面（側壁）上的絶緣膜Z1、側壁間隔件P1、側壁間隔件P2以及側壁間隔件P3，構成側壁間隔件SW6。
因此，側壁間隔件SW1，以與記憶體閘極電極MG的側面鄰接的方式形成，側壁間隔件SW2，以與堆疊體LM1（控制閘極電極CG）的側面鄰接的方式形成。另外，側壁間隔件SW3，以與堆疊體LM2（閘極電極GE3）的源極側的側面鄰接的方式形成，側壁間隔件SW4，以與堆疊體LM2（閘極電極GE3）的汲極側的側面鄰接的方式形成。另外，側壁間隔件SW5，以與堆疊體LM3（閘極電極GE4）的源極側的側面鄰接的方式形成，側壁間隔件SW6，以與堆疊體LM3（閘極電極GE4）的汲極側的側面鄰接的方式形成。
形成在堆疊體LM3的汲極側的側面上的側壁間隔件SW6的寬度W6，比形成在堆疊體LM3的源極側的側面上的側壁間隔件SW5的寬度W5更大（W6＞W5）。另外，形成在記憶體閘極電極MG的側面上的側壁間隔件SW1的寬度W1，比形成在堆疊體LM1的側面上的側壁間隔件SW2的寬度W2更大（W1＞W2）。另一方面，形成在堆疊體LM2的源極側的側面上的側壁間隔件SW3的寬度W3，與形成在堆疊體LM2的汲極側的側面上的側壁間隔件SW4的寬度W4，幾乎相同（W3＝W4）。
接著，如圖28所示的，利用離子注入法等形成n＋ 型半導體區域（雜質擴散層）H1、H2、H3、H4、H5、H6。
具體而言，係將記憶體閘極電極MG以及堆疊體LM1、LM2、LM3與其側面上的側壁間隔件SW當作遮罩（離子注入阻止遮罩）使用，對半導體基板SB（p型井PW1、PW2、PW3）注入例如砷（As）或磷（P）等的n型雜質離子。藉此，便可形成n＋ 型半導體區域H1、H2、H3、H4、H5、H6。此時，n＋ 型半導體區域H1，在記憶體單元區域1A中，以自我對準於記憶體閘極電極MG的側面上的側壁間隔件SW1的方式形成，n＋ 型半導體區域H2，在記憶體單元區域1A中，以自我對準於堆疊體LM1（控制閘極電極CG）的側面上的側壁間隔件SW2的方式形成。另外，n＋ 型半導體區域H3，在低耐壓MISFET形成區域1B中，以自我對準於堆疊體LM2（閘極電極GE3）的源極側的側面上的側壁間隔件SW3的方式形成，n＋ 型半導體區域H4，以自我對準於堆疊體LM2（閘極電極GE3）的汲極側的側面上的側壁間隔件SW4的方式形成。另外，n＋ 型半導體區域H5，在高耐壓MISFET形成區域1C中，以自我對準於堆疊體LM3（閘極電極GE4）的源極側的側面上的側壁間隔件SW5的方式形成，n＋ 型半導體區域H6，以自我對準於堆疊體LM3（閘極電極GE4）的汲極側的側面上的側壁間隔件SW6的方式形成。藉此，形成LDD構造。n＋ 型半導體區域H1、n＋ 型半導體區域H2、n＋ 型半導體區域H3、n＋ 型半導體區域H4、n＋ 型半導體區域H5以及n＋ 型半導體區域H6，可用同一離子注入步驟形成，亦可用不同離子注入步驟形成。
像這樣，藉由n－ 型半導體區域E1與雜質濃度比其更高的n＋ 型半導體區域H1，形成具有作為記憶體電晶體的源極區域的功能的n型半導體區域S1，並藉由n－ 型半導體區域E2與雜質濃度比其更高的n＋ 型半導體區域H2，形成具有作為控制電晶體的汲極區域的功能的n型半導體區域D1。另外，藉由n－ 型半導體區域E3與雜質濃度比其更高的n＋ 型半導體區域H3，形成具有作為低耐壓的MISFETQ1的源極區域的功能的n型半導體區域S2，並藉由n－ 型半導體區域E4與雜質濃度比其更高的n＋ 型半導體區域H4，形成具有作為低耐壓的MISFETQ1的汲極區域的功能的n型半導體區域D2。另外，藉由n－ 型半導體區域E5與雜質濃度比其更高的n＋ 型半導體區域H5，形成具有作為高耐壓的MISFETQ2的源極區域的功能的n型半導體區域S3，並藉由n－ 型半導體區域E6與雜質濃度比其更高的n＋ 型半導體區域H6，形成具有作為高耐壓的MISFETQ2的汲極區域的功能的n型半導體區域D3。
n＋ 型半導體區域H1與記憶體電晶體的通道區域之間的距離（間隔），被側壁間隔件SW1所限定，n＋ 型半導體區域H2與控制電晶體的通道區域之間的距離（間隔），被側壁間隔件SW2所限定。像這樣高濃度區域（H1、H2、H3、H4、H5、H6）與通道區域之間的距離被側壁間隔件（SW1、SW2、SW3、SW4、SW5、SW6）所限定的這個特徵，在側壁間隔件SW3、SW4、SW5、SW6也成立。因此，反映側壁間隔件SW1的寬度W1比側壁間隔件SW2的寬度W2更大（W1＞W2）此點，n－ 型半導體區域E1的尺寸L1比n－ 型半導體區域E2的尺寸L2更大（L1＞L2）。另外，反映側壁間隔件SW3的寬度W3與側壁間隔件SW4的寬度W4幾乎相同（W3＝W4）此點，n－ 型半導體區域E3的尺寸L3與n－ 型半導體區域E4的尺寸L4，幾乎相同（L3＝L4）。另外，反映側壁間隔件SW6的寬度W6比側壁間隔件SW5的寬度W5更大（W6＞W5）此點，n－ 型半導體區域E6的尺寸L6比n－ 型半導體區域E5的尺寸L5更大（L6＞L5）。在此，尺寸L1、L2顯示於上述圖3，尺寸L3、L4顯示於上述圖4，尺寸L5、L6顯示於上述圖5。
接著，進行用來使導入源極以及汲極用的半導體區域（n－ 型半導體區域E1、E2、E3、E4、E5、E6以及n＋ 型半導體區域H1、H2、H3、H4、H5、H6）等的雜質活性化的熱處理，亦即活性化退火。
接著，如圖29所示的，在n＋ 型半導體區域H1、H2、H3、H4、H5、H6的頂面上與記憶體閘極電極MG的頂面上，用自我對準矽化物技術形成金屬矽化物層SL。
金屬矽化物層SL，具體而言可按照以下的方式形成。亦即，在半導體基板SB的主面的全面上，以覆蓋記憶體閘極電極MG、堆疊體LM1、LM2、LM3以及側壁間隔件SW1、SW2、SW3、SW4、SW5、SW6的方式，設置形成金屬矽化物層SL用的金屬膜。該金屬膜，例如係由鈷（Co）膜、鎳（Ni）膜，或鎳鉑合金膜等所構成。然後，藉由對半導體基板SB實施熱處理，使n＋ 型半導體區域H1、H2、H3、H4、H5、H6以及記憶體閘極電極MG的各上部與上述金屬膜發生反應。藉此，如圖29所示的，在n＋ 型半導體區域H1、H2、H3、H4、H5、H6以及記憶體閘極電極MG的各上部，分別形成金屬矽化物層SL。之後，將未反應的金屬膜除去，圖29，顯示出該階段的剖面圖。
接著，如圖30所示的，在半導體基板SB的主面的全面上，以覆蓋記憶體閘極電極MG、堆疊體LM1、LM2、LM3以及側壁間隔件SW的方式，形成（堆積）絶緣膜（層間絶緣膜）IL2。
絶緣膜IL2，係由氧化矽膜的單體膜，或是氮化矽膜與在該氮化矽膜上形成得比該氮化矽膜更厚的氧化矽膜的堆疊膜等所構成，可用例如CVD法等形成。
接著，利用CMP（Chemical Mechanical Polishing，化學機械研磨）法等研磨絶緣膜IL2的頂面。藉由該研磨步驟，使閘極電極GE3、閘極電極GE4以及控制閘極電極CG的各頂面露出。以下將該研磨步驟稱為「圖31的絶緣膜IL2的研磨步驟」。
圖31的絶緣膜IL2的研磨步驟，研磨絶緣膜IL2，直到閘極電極GE3以及閘極電極GE4的各頂面露出為止，控制閘極電極CG的高度由於與閘極電極GE3、GE4的各高度相同，故當閘極電極GE3、GE4的各頂面露出時，控制閘極電極CG的頂面也會露出。因此，在圖31的絶緣膜IL2的研磨步驟中，帽蓋絶緣膜CP1、CP2、CP3也會被研磨除去，另外，側壁間隔件SW2、SW3、SW4、SW5、SW6的各上部也會受到研磨。
另外，亦可在上述圖14的步驟回蝕矽膜PS2以形成記憶體閘極電極MG時，使記憶體閘極電極MG的高度（最頂部的高度）比控制閘極電極CG的高度（頂面的高度）更低，以在圖31的絶緣膜IL2的研磨步驟，使閘極電極GE3、GE4以及控制閘極電極CG的各頂面露出，但不露出記憶體閘極電極MG。藉此，在圖31的絶緣膜IL2的研磨步驟中，不研磨記憶體閘極電極MG上的金屬矽化物層SL也沒有關係，故研磨步驟變得更容易進行。
接著，如圖32所示的，在絶緣膜IL2上，形成覆蓋記憶體單元區域1A並露出低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C的絶緣膜IL4。絶緣膜IL4，可藉由在包含記憶體單元區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C在內的絶緣膜IL2上形成絶緣膜之後，利用微影技術以及蝕刻技術令該絶緣膜形成圖案而形成。藉由形成絶緣膜IL4，控制閘極電極CG以及記憶體閘極電極MG會被絶緣膜IL4所覆蓋而不會露出，另一方面，閘極電極GE3、GE4的各頂面，會形成並未被絶緣膜IL4所覆蓋而露出的狀態。
接著，如圖32所示的，將閘極電極GE3以及閘極電極GE4蝕刻除去。以下將該步驟稱為「圖32的閘極電極GE3、GE4的蝕刻步驟」。
圖32的閘極電極GE3、GE4的蝕刻步驟，宜以絶緣膜IL4、絶緣膜IL2、側壁間隔件SW、絶緣膜MZ、絶緣膜GF2以及絶緣膜GF3比閘極電極GE3、GE4更不易受到蝕刻的條件，進行蝕刻。藉此，便可在圖32的閘極電極GE3、GE4的蝕刻步驟，選擇性地蝕刻閘極電極GE3以及閘極電極GE4。由於閘極電極GE3、GE4係由矽所形成，故在圖32的閘極電極GE3、GE4的蝕刻步驟中，很容易確保閘極電極GE3、GE4的高蝕刻選擇比。由於圖32的閘極電極GE3、GE4的蝕刻步驟，係在閘極電極GE3、GE4的各頂面露出，且控制閘極電極CG以及記憶體閘極電極MG並未露出的狀態下進行，故閘極電極GE3、GE4被選擇性地蝕刻除去，控制閘極電極CG以及記憶體閘極電極MG並未受到蝕刻而就這樣殘留下來。
在圖32的閘極電極GE3、GE4的蝕刻步驟閘極電極GE3、GE4被除去，而形成了溝槽（凹部、窪部）TR1、TR2。溝槽TR1，係閘極電極GE3被除去的區域，對應直到除去閘極電極GE3為止閘極電極GE3存在的區域。另外，溝槽TR2，係閘極電極GE4被除去的區域，對應直到除去閘極電極GE4為止閘極電極GE4存在的區域。溝槽TR1的底面，係由絶緣膜GF2的頂面所形成，溝槽TR1的側面，係由構成側壁間隔件SW3、SW4的絶緣膜Z1所形成。溝槽TR2的底面，係由絶緣膜GF3的頂面所形成，溝槽TR2的側面，係由構成側壁間隔件SW5、SW6的絶緣膜Z1所形成。
接著，如圖33所示的，在半導體基板SB上，亦即在包含溝槽TR1、TR2的內面（底面以及側面）上在內的絶緣膜IL2、IL4上，形成絶緣膜HK作為高介電常數閘極絶緣膜用的絶緣膜。絶緣膜HK，係由高介電常數絶緣膜所構成。然後，在半導體基板SB上，亦即在絶緣膜HK上，以填埋溝槽TR1、TR2內部的方式，形成金屬膜ME作為金屬閘極電極用的導電膜。金屬膜ME，係顯示出金屬傳導特性的導電膜。金屬膜ME，可列舉出例如：氮化鈦（TiN）膜、氮化鉭（TaN）膜、氮化鎢（WN）膜、碳化鈦（TiC）膜、碳化鉭（TaC）膜、碳化鎢（WC）膜、碳氮化鉭（TaCN）膜、鈦（Ti）膜、鉭（Ta）膜、鈦鋁合金（TiAl）膜或鋁（Al）膜等。
接著，如圖34所示的，利用CMP法等將溝槽TR1、TR2的外部的不要的金屬膜ME以及絶緣膜HK除去，在溝槽TR1、TR2內埋入絶緣膜HK以及金屬膜ME。亦即，將溝槽TR1、TR2的外部的金屬膜ME以及絶緣膜HK除去，在溝槽TR1、TR2內殘留絶緣膜HK以及金屬膜ME。藉此，形成在溝槽TR1、TR2內隔著絶緣膜HK埋入金屬膜ME的狀態。
像這樣，在閘極電極GE3被除去的區域（亦即溝槽TR1內），隔著高介電常數絶緣膜（亦即絶緣膜HK），形成金屬閘極電極（亦即閘極電極GE1）。另外，在閘極電極GE4被除去的區域（亦即溝槽TR2內），隔著高介電常數絶緣膜（亦即絶緣膜HK），形成金屬閘極電極（亦即閘極電極GE2）。
埋入溝槽TR1的金屬膜ME，成為低耐壓的MISFETQ1的閘極電極GE1，埋入溝槽TR1的絶緣膜HK，成為上述絶緣膜HK1，存在於閘極電極GE1之下的絶緣膜HK1（HK）與絶緣膜GF2的堆疊體，具有作為低耐壓的MISFETQ1的閘極絶緣膜的功能。另外，埋入溝槽TR2的金屬膜ME，成為高耐壓的MISFETQ2的閘極電極GE2，埋入溝槽TR2的絶緣膜HK，成為上述絶緣膜HK2，存在於閘極電極GE2之下的絶緣膜HK2（HK）與絶緣膜GF3的堆疊體，具有作為高耐壓的MISFETQ2的閘極絶緣膜的功能。
本實施態樣，除去閘極電極GE3，置換成閘極電極GE1，並將該閘極電極GE1當作低耐壓MISFET形成區域1B的MISFETQ1的閘極電極使用。因此，上述閘極電極GE3，係暫置的閘極電極（擬似的閘極電極），可視為替代用閘極電極或置換用閘極電極，閘極電極GE1，可視為構成MISFET的閘極電極。
另外，除去閘極電極GE4，置換成閘極電極GE2，並將該閘極電極GE2當作高耐壓MISFET形成區域1C的MISFETQ2的閘極電極使用。因此，上述閘極電極GE4，係暫置的閘極電極（擬似的閘極電極），可視為替代用閘極電極或置換用閘極電極，閘極電極GE2，可視為構成MISFET的閘極電極。
另外，本實施態樣，由於係使用金屬膜ME形成閘極電極GE1以及閘極電極GE2，故可將閘極電極GE1以及閘極電極GE2分別設置成金屬閘極電極。藉由將閘極電極GE1以及閘極電極GE2分別設置成金屬閘極電極，便可獲得抑制閘極電極GE1以及閘極電極GE2的空乏化現象並消除寄生電容此等優點。另外，亦可獲得電晶體元件的小型化（閘極絶緣膜的薄膜化）此等優點。
另外，絶緣膜HK1、HK2使用高介電常數絶緣膜，便可一邊抑制閘極絶緣膜的EOT（Equivalent Oxide Thickness，等效氧化物厚度），一邊使閘極絶緣膜的物理的膜厚增加，故可獲得降低洩漏電流此等優點。
接著，如圖35所示的，除去絶緣膜IL4，然後在絶緣膜IL2上，形成覆蓋低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C，並露出記憶體單元區域1A的絶緣膜IL5。絶緣膜IL5，可藉由在包含記憶體單元區域1A、低耐壓MISFET形成區域1B以及高耐壓MISFET形成區域1C在內的絶緣膜IL2上形成絶緣膜，然後利用微影技術以及蝕刻技術令該絶緣膜形成圖案而形成。藉由形成絶緣膜IL5，閘極電極GE1、GE2會被絶緣膜IL5所覆蓋而不會露出，另一方面，控制閘極電極CG的頂面會形成並未被絶緣膜IL5所覆蓋而露出的狀態。記憶體閘極電極MG，由於被絶緣膜IL2所覆蓋，故並未露出。
接著，在控制閘極電極CG的上部，利用自我對準矽化物技術形成金屬矽化物層SL2。
金屬矽化物層SL2，具體而言可按照以下的方式形成。亦即，在包含控制閘極電極CG的頂面上在內的絶緣膜IL2以及絶緣膜IL5上，設置形成金屬矽化物層SL2用的金屬膜。該金屬膜，例如係由鈷（Co）膜、鎳（Ni）膜或鎳鉑合金膜等所構成。然後，藉由對半導體基板SB實施熱處理，使控制閘極電極CG的上部與上述金屬膜發生反應。藉此，如圖35所示的，在控制閘極電極CG的上部，形成金屬矽化物層SL2。之後，將未反應的金屬膜除去，圖35，顯示出該階段的剖面圖。藉由在控制閘極電極CG的上部形成金屬矽化物層SL2，便可降低控制閘極電極CG的電阻。
在此，上述圖29的步驟，在控制閘極電極CG的上部並未形成金屬矽化物層SL，在圖35的步驟，針對在控制閘極電極CG的上部形成金屬矽化物層SL2的情況進行説明。此時，在上述圖3中，形成在控制閘極電極CG的上部的金屬矽化物層SL，對應在圖35的步驟所形成的金屬矽化物層SL2。
另外，本實施態樣，針對在控制閘極電極CG的上部形成金屬矽化物層SL2的情況進行説明。關於其他的態樣，亦存在於控制閘極電極CG的上部並未形成金屬矽化物層SL2的態樣。當在控制閘極電極CG的上部並未形成金屬矽化物層SL2時，只要省略絶緣膜IL5形成步驟，以及以自我對準矽化物程序形成金屬矽化物層SL2的步驟即可。
接著，如圖36所示的，在半導體基板SB的主面的全面上，形成（堆積）絶緣膜（層間絶緣膜）IL3。
另外，圖36，顯示出利用蝕刻等除去絶緣膜IL5，然後在絶緣膜IL2上形成了絶緣膜IL3的態樣。作為其他的態樣，亦可不除去絶緣膜IL5並形成絶緣膜IL3。絶緣膜IL3，例如，可使用以氧化矽為主體的氧化矽系的絶緣膜。亦可在絶緣膜IL3形成之後，利用CMP法等研磨絶緣膜IL3的頂面，使絶緣膜IL3的頂面的平坦性提高。利用絶緣膜IL2與絶緣膜IL3，構成層間絶緣膜IL1。
接著，以用微影法形成在層間絶緣膜IL1（IL3）上的光阻圖案（圖中未顯示）作為蝕刻遮罩，對層間絶緣膜IL1（IL3、IL2）進行乾蝕刻，藉此如圖37所示的，於層間絶緣膜IL1(IL3、IL2)形成接觸孔（開口部、貫通孔）。然後，在該接觸孔內，形成由鎢（W）等所構成的導電性的栓塞（接觸栓塞）PG作為連接用的導電體部。
形成栓塞PG，例如，係在包含接觸孔的內面（底面以及側面上）在內的層間絶緣膜IL1上，形成障蔽導體膜。障蔽導體膜，例如，可使用鈦膜、氮化鈦膜，或該等膜層的堆疊膜等。然後，在障蔽導體膜上以填埋接觸孔內部的方式形成由鎢膜等所構成的主導體膜。之後，利用CMP法或回蝕法等將接觸孔的外部的不要的主導體膜以及障蔽導體膜除去，便可形成栓塞PG。栓塞PG，係由埋入接觸孔內的障蔽導體膜以及主導體膜所構成，惟為了簡化圖式，在圖37中，係將構成栓塞PG的障蔽導體膜以及主導體膜顯示成一體。
接觸孔以及埋入該接觸孔的栓塞PG，形成在n＋ 型半導體區域H1、H2、H3、H4、H5、H6、控制閘極電極CG以及記憶體閘極電極MG之上等部位。配置在n＋ 型半導體區域H1上的栓塞PG，與該n＋ 型半導體區域H1電連接，配置在n＋ 型半導體區域H2上的栓塞PG，與該n＋ 型半導體區域H2電連接。上述電壓Vs，從配置在n＋ 型半導體區域H1上的栓塞PG施加到n＋ 型半導體區域H1，上述電壓Vd，從配置在n＋ 型半導體區域H2上的栓塞PG施加到n＋ 型半導體區域H2。另外，配置在n＋ 型半導體區域H3上的栓塞PG，與該n＋ 型半導體區域H3電連接，配置在n＋ 型半導體區域H4上的栓塞PG，與該n＋ 型半導體區域H4電連接。另外，配置在n＋ 型半導體區域H5上的栓塞PG，與該n＋ 型半導體區域H5電連接，配置在n＋ 型半導體區域H6上的栓塞PG，與該n＋ 型半導體區域H6電連接。另外，雖圖中並未顯示，惟配置在控制閘極電極CG上的栓塞PG，與該控制閘極電極CG電連接，配置在記憶體閘極電極MG上的栓塞PG，與該記憶體閘極電極MG電連接。
接著，在埋入了栓塞PG的層間絶緣膜IL1上形成第1層的配線，亦即配線M1，茲針對利用金屬鑲嵌技術（在此為單金屬鑲嵌技術）形成該配線M1的情況進行説明。
首先，如圖38所示的，在埋入了栓塞PG的層間絶緣膜IL1上，形成絶緣膜IL6。絶緣膜IL6，亦可由複數層絶緣膜的堆疊膜所形成。然後，藉由以光阻圖案（圖中未顯示）作為蝕刻遮罩的乾蝕刻，於絶緣膜IL6的既定區域形成配線溝，之後，在包含配線溝的底面以及側面上在內的絶緣膜IL6上形成障蔽導體膜。然後，利用CVD法或濺鍍法等在障蔽導體膜上形成銅的種晶層，然後再利用電解電鍍法等在種晶層上形成銅電鍍膜，利用銅電鍍膜填埋配線溝的內部。然後，利用CMP法將配線溝以外的區域的主導體膜（銅電鍍膜以及種晶層）與障蔽導體膜除去，形成以埋入配線溝的銅為主導電材料的第1層的配線M1。
配線M1，透過栓塞PG，與n＋ 型半導體區域H1、H2、H3、H4、H5、H6、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1或閘極電極GE2等電連接。
之後，利用雙金屬鑲嵌法等形成第2層以後的配線，惟在此圖式以及其説明省略。另外，配線M1以及比其更上層的配線，不限於金屬鑲嵌配線，亦可藉由使配線用的導電體膜形成圖案而形成，例如亦可為鎢配線或鋁配線等。
以上述方式，製造出本實施態樣的半導體裝置。
另外，本實施態樣，係針對在控制閘極電極CG、閘極電極GE3以及閘極電極GE4上形成帽蓋絶緣膜CP1、帽蓋絶緣膜CP2以及帽蓋絶緣膜CP3的情況進行説明。作為其他的態樣，亦可將帽蓋絶緣膜CP1、帽蓋絶緣膜CP2以及帽蓋絶緣膜CP3的形成省略。此時，亦可在控制閘極電極CG、閘極電極GE3以及閘極電極GE4的各上部形成金屬矽化物層SL。
另外，本實施態樣，係針對將閘極電極GE3、GE4置換成金屬閘極電極（亦即閘極電極GE1、GE2）的情況進行説明。作為其他的態樣，亦可不將閘極電極GE3、GE4置換成金屬閘極電極，而當作MISFET的閘極電極使用。此時，低耐壓的MISFETQ1與高耐壓的MISFETQ2，成為具有上述圖29所示之構造者，閘極電極GE3具有作為低耐壓的MISFETQ1的功能，閘極電極GE4具有作為低耐壓的MISFETQ2的功能。此時，閘極電極GE3、GE4，係由摻雜多晶矽所構成的矽閘極電極。此時，在獲得上述圖29的構造之後，形成上述絶緣膜（層間絶緣膜）IL2，然後利用CMP法等令絶緣膜IL2的頂面平坦化，在堆疊體LM1、LM2、LM3露出之前，結束絶緣膜IL2的研磨。然後，於絶緣膜IL2形成接觸孔，並在接觸孔內形成上述栓塞PG，之後，在絶緣膜IL2上形成上述絶緣膜IL6，並於絶緣膜IL6形成配線溝，然後在該配線溝內形成上述配線M1即可。另外，在此情況下，係構成在控制閘極電極CG上形成帽蓋絶緣膜CP1，在閘極電極GE3上形成帽蓋絶緣膜CP2，在閘極電極GE4上形成帽蓋絶緣膜CP3的構造，惟亦可將帽蓋絶緣膜CP1、CP2、CP3的形成省略。
＜關於檢討例＞ 接著，針對本發明人所檢討的檢討例進行説明。圖39，係本發明人所檢討之第1檢討例的半導體裝置的主要部位剖面圖，相當於本實施態樣的上述圖3。
圖39所示之第1檢討例的非揮發性記憶體的記憶體單元MC101，在以下之點與上述圖3的記憶體單元MC不同。
亦即，圖39所示之第1檢討例的記憶體單元MC101，在記憶體閘極電極MG的隔著絶緣膜MZ與控制閘極電極CG鄰接的該側的相反側的側面上，形成了由絶緣體所構成的側壁間隔件SW101。另外，在控制閘極電極CG的隔著絶緣膜MZ與記憶體閘極電極MG鄰接的該側的相反側的側面上，形成了由絶緣體所構成的側壁間隔件SW102。另外，記憶體單元MC101的源極用的半導體區域S101，係由n－ 型半導體區域E101與具有比n－ 型半導體區域E101更高之雜質濃度的n＋ 型半導體區域H101所形成。另外，汲極用的半導體區域D101，係由n－ 型半導體區域E102與具有比n－ 型半導體區域E102更高之雜質濃度的n＋ 型半導體區域H102所形成。n－ 型半導體區域E101，形成在側壁間隔件SW101之下，n－ 型半導體區域E102，形成在側壁間隔件SW102之下。
在圖39所示之第1檢討例的情況下，形成在記憶體閘極電極MG的側面上的側壁間隔件SW101的寬度W101，與形成在控制閘極電極CG的側面上的側壁間隔件SW102的寬度W102，為相同（亦即W101＝W102）。反映此點，源極區域（半導體區域S101）的延伸區域，亦即低雜質濃度的n－ 型半導體區域E101的尺寸L101，與汲極區域（半導體區域D101）的延伸區域，亦即低雜質濃度的n－ 型半導體區域E102的尺寸L102，也相同（亦即L101＝L102）。
在非揮發性記憶體的記憶體單元中，提高耐壓，對於使半導體裝置的可靠度提高而言，亦相當重要。為了提高耐壓，擴大側壁間隔件的寬度（閘極長度方向的寬度），並擴大源極、汲極區域的低雜質濃度的延伸區域的尺寸（閘極長度方向的尺寸），為有效。因此，在圖39的第1檢討例的記憶體單元MC101中，若為了達到提高耐壓之目的，則會一邊維持側壁間隔件SW101的寬度W101與n－ 型半導體區域E101的尺寸L101相等（W101＝L101）此等關係，一邊擴大該寬度W101、W102。然而，由於擴大側壁間隔件SW101、SW102的寬度W101、W102，會導致記憶體單元MC101的單元尺寸也跟著擴大，故會造成半導體裝置的面積的增大，對於欲達到半導體裝置小型化之目的有所不利。
因此，圖39的第1檢討例的態樣，欲同時兼顧提高耐壓以使半導體裝置的可靠度提高與半導體裝置的小型化，有其困難。
另外，若擴大側壁間隔件的寬度（閘極長度方向的寬度），則在具有LDD構造的源極、汲極區域中，高雜質濃度的半導體區域與通道區域之間的距離會變大，隔設在高雜質濃度的半導體區域與通道區域之間的低雜質濃度的延伸區域的尺寸（閘極長度方向的尺寸）也會變大，故可提高耐壓。
＜關於主要的特徴與功效＞ 本實施態樣的半導體裝置，係具有非揮發性記憶體的記憶體單元的半導體裝置。本實施態樣的半導體裝置，具有：半導體基板SB、形成在半導體基板SB內的半導體區域D1（第1半導體區域）以及半導體區域S1（第2半導體區域），以及隔著絶緣膜GF1（第1閘極絶緣膜）形成在半導體區域D1與半導體區域S1之間的半導體基板SB上的控制閘極電極CG（第1閘極電極）。本實施態樣的半導體裝置，更具有隔著包含電荷累積部在內的絶緣膜MZ（第2閘極絶緣膜）形成在半導體區域D1與半導體區域S1之間的半導體基板SB上的記憶體閘極電極MG（第2閘極電極）。本實施態樣的半導體裝置，更具有：以鄰接的方式形成在控制閘極電極CG的與記憶體閘極電極MG相鄰的該側的相反側的側面的側壁間隔件SW2（第1側壁間隔件），以及以鄰接的方式形成在記憶體閘極電極MG的與控制閘極電極CG相鄰的該側的相反側的側面的側壁間隔件SW1（第2側壁間隔件）。控制閘極電極CG以及記憶體閘極電極MG之中的控制閘極電極CG配置在半導體區域D1側，記憶體閘極電極MG配置在半導體區域S1側。在記憶體單元MC的讀取動作時，半導體區域D1具有作為記憶體單元MC的汲極區域的功能，半導體區域S1具有作為記憶體單元MC的源極區域的功能。
本實施態樣的主要特徴的其中之一，係記憶體單元MC並非單閘極型的記憶體單元，而是分裂閘極型的記憶體單元。
本實施態樣的主要特徴的其中另一個，係在記憶體單元MC的寫入動作時，利用源極側注入方式對絶緣膜MZ的電荷累積部（在此為絶緣膜MZ2）注入電荷（在此為電子），以實行記憶體單元MC的寫入。
本實施態樣的主要特徴的其中再另一個，係比起控制閘極電極CG的閘極長度方向的側壁間隔件SW2的寬度W2（第1寬度）而言，記憶體閘極電極MG的閘極長度方向的側壁間隔件SW1的寬度W1（第2寬度）更大。
假設與本實施態樣不同， 非揮發性記憶體的記憶體單元為單閘極型的態樣。單閘極型的記憶體單元的態樣，寫入方式與消去方式，使用藉由穿隧實行寫入或消去的穿隧方式為一般情況。因此，單閘極型的記憶體單元的態樣，在寫入時與消去時不會對源極、汲極區域施加電壓。另一方面，在讀取時，係對汲極區域施加比源極區域更高的電壓。因此，單閘極型的記憶體單元的態樣，若為了達到提高耐壓之目的，則提高在讀取時被施加高電壓的汲極側的耐壓相當重要。
相對於此，在本實施態樣中，非揮發性記憶體的記憶體單元MC，並非單閘極型的記憶體單元，而係分裂閘極型的記憶體單元。在分裂閘極型的記憶體單元中，寫入方式與消去方式亦使用藉由穿隧實行寫入或消去的穿隧方式，此時，在寫入時與消去時亦不會對源極、汲極區域施加電壓。另一方面，在讀取時，會對汲極區域施加比源極區域更高的電壓。因此，只要寫入方式與消去方式使用穿隧方式，不僅單閘極型的記憶體單元的態樣，分裂閘極型的記憶體單元的態樣亦同，若為了達到提高耐壓之目的，則提高在讀取時被施加高電壓的汲極側的耐壓相當重要。
然而，本發明人，檢討分裂閘極型的記憶體單元的寫入方式的結果，發現採用SSI方式比採用穿隧方式更有利。例如，當採用穿隧方式時，在具有電荷累積部的絶緣膜（在此為絶緣膜MZ），電子會穿過電荷阻擋膜並注入到電荷累積部（在此為絶緣膜MZ2）中，故必須使電荷阻擋膜（在此為絶緣膜MZ1或絶緣膜MZ3）的厚度較薄。然而，使電荷阻擋膜較薄，會導致非揮發性記憶體的保持特性（電荷保持特性）降低。因此，當寫入方式採用穿隧方式時，便難以使保持特性提高。相對於此，當寫入方式採用SSI方式時，熱電子會注入到絶緣膜中的電荷累積部（在此為絶緣膜MZ2），故比起寫入方式採用穿隧方式的情況而言，便可使電荷阻擋膜（在此為絶緣膜MZ1或絶緣膜MZ3）的厚度較厚。因此，比起寫入方式採用穿隧方式的情況而言，寫入方式採用SSI方式的態樣，更容易使非揮發性記憶體的保持特性提高。因此，本實施態樣，採用SSI方式，作為分裂閘極型的記憶體單元的寫入方式。因此，本實施態樣的半導體裝置，在記憶體單元MC的寫入動作時，係藉由源極側注入方式將電荷（在此為電子）注入到絶緣膜MZ的電荷累積部（在此為絶緣膜MZ2），以實行記憶體單元MC的寫入。
在分裂閘極型的記憶體單元MC中，當寫入方式採用SSI方式時，在寫入時會對半導體區域S1施加正電壓，另一方面，在讀取時雖也會對半導體區域D1施加正電壓，惟比起在讀取時對半導體區域D1所施加的電壓而言，在SSI方式的寫入時對半導體區域S1所施加的電壓較高。亦即，在上述圖6以及圖7中，比起讀取時的電壓Vd而言，寫入時的電壓Vs為較高的電壓。換言之，在記憶體單元MC的寫入動作時，會對半導體區域S1，施加比半導體區域D1的電位更高的第1電壓，而在記憶體單元MC的讀取動作時，雖會對半導體區域D1施加比半導體區域S1的電位更高的第2電壓，惟第1電壓比第2電壓更高。
這是因為，在SSI方式的寫入時，為了將熱電子注入到絶緣膜MZ的電荷累積部（在此為絶緣膜MZ2）中，有必要對半導體區域S1施加某種程度的高電位，同時有必要對記憶體閘極電極MG施加比對半導體區域S1所施加之電壓更高的電壓。因此，當寫入方式採用SSI方式時，由於有必要在寫入時對半導體區域S1施加某種程度的高電壓，故比起在讀取時對半導體區域D1所施加的電壓而言，在SSI方式的寫入時對半導體區域S1所施加的電壓較高。亦即，在上述圖6以及圖7中，比起讀取時的電壓Vd而言，寫入時的電壓Vs為較高的電壓。因此，在分裂閘極型的記憶體單元MC中，當寫入方式採用SSI方式時，比起在寫入時、消去時以及讀取時對半導體區域D1所施加的電壓的最高値而言，在寫入時、消去時以及讀取時對半導體區域S1所施加的電壓的最高値較高。
因此，在分裂閘極型的記憶體單元MC中，當寫入方式採用SSI方式時，提高源極側（亦即半導體區域S1側）的耐壓相當重要。
因此，本實施態樣，於非揮發性記憶體的記憶體單元，使用分裂閘極型的記憶體單元MC，且寫入方式採用SSI方式，同時使側壁間隔件SW1的寬度W1比側壁間隔件SW2的寬度W2更大（W1＞W2）。
本實施態樣，可藉由擴大側壁間隔件SW1的寬度W1，使源極側（亦即半導體區域S1側）的耐壓提高。具體而言，由於可藉由擴大側壁間隔件SW1的寬度W1，以擴大高雜質濃度的n＋ 型半導體區域H1與記憶體電晶體的通道區域之間的距離（間隔），並擴大隔設在高雜質濃度的n＋ 型半導體區域H1與通道區域之間的低雜質濃度的n－ 型半導體區域E1的尺寸L1，故可提高半導體區域S1側的耐壓。
另一方面，汲極側（亦即半導體區域D1側），不像源極側（亦即半導體區域S1側）那麼要求耐壓。這是因為，如上所述的，在分裂閘極型的記憶體單元MC中，當寫入方式採用SSI方式時，比起在SSI方式的寫入時對半導體區域S1所施加的電壓而言，在讀取時對半導體區域D1所施加的電壓較低。換言之，是因為比起在寫入時、消去時以及讀取時對半導體區域S1所施加的電壓的最高値而言，在寫入時、消去時以及讀取時對半導體區域D1所施加的電壓的最高値較低。
因此，在不像半導體區域S1側那麼要求耐壓的半導體區域D1側，可縮小側壁間隔件SW2的寬度W2，藉此縮小記憶體單元MC的尺寸（單元尺寸）。藉此，便可縮小半導體裝置的面積，並達到使半導體裝置小型化之目的。
像這樣，本實施態樣，使側壁間隔件SW1的寬度W1比側壁間隔件SW2的寬度W2更大（W1＞W2）。藉此，便可在被施加高電壓的半導體區域S1側，擴大側壁間隔件SW1的寬度W1，使耐壓提高，並在並未被施加那麼高的電壓的半導體區域D1側，縮小側壁間隔件SW2的寬度W2，以縮小單元尺寸。藉此，便可兼顧耐壓提高所致之半導體裝置的可靠度的提高與半導體裝置的小型化。
如上所述的，單閘極型的記憶體單元，被施加高電壓的並非源極區域而是汲極區域，會要求提高汲極側的耐壓，故可預料到會使汲極側的側壁間隔件的寬度比源極側的側壁間隔件的寬度更大。當將該單閘極型的記憶體單元的構造直接應用於分裂閘極型的記憶體單元時，則與本實施態樣不同，會使汲極側的側壁間隔件SW2的寬度W2比源極側的側壁間隔件SW1的寬度W1更大（W2＞W1）。
然而，由於寫入方式採用SSI方式比採用穿隧方式在保持特性上更有利，故本發明人針對採用SSI方式的態樣進行檢討。其結果，當分裂閘極型的記憶體單元的寫入方式採用SSI方式時，比起在讀取時對半導體區域D1所施加的電壓而言，在SSI方式的寫入時對半導體區域S1所施加的電壓更高，著眼於此，便使源極側的側壁間隔件SW1的寬度W1比汲極側的側壁間隔件SW2的寬度W2更大（W2＜W1）。
另外，本實施態樣，令構成側壁間隔件SW1的絶緣膜的層數，比構成側壁間隔件SW2的絶緣膜的層數更多。藉此，便可更容易且確實地實現側壁間隔件SW1的寬度W1比側壁間隔件SW2的寬度W2更大（W2＜W1）此等關係。例如，令側壁間隔件SW2，由上述絶緣膜Z1與上述側壁間隔件（側壁絶緣膜）P3所形成，利用合計2層的絶緣膜形成側壁間隔件SW2。另一方面，令側壁間隔件SW1，由上述絶緣膜Z1、上述側壁間隔件（側壁絶緣膜）P2，以及上述側壁間隔件（側壁絶緣膜）P3所形成，利用合計3層的絶緣膜形成側壁間隔件SW1。
另外，本實施態樣，在半導體基板SB的主面上，不僅記憶體單元MC，亦形成了周邊電路用的高耐壓的MISFETQ2。
MISFETQ2，為了提高耐壓，會增加閘極絶緣膜的厚度，更會使汲極側的側壁間隔件SW6的寬度W6比源極側的側壁間隔件SW5的寬度W5更大（W6＞W5），藉此，使汲極側（亦即半導體區域D3側）的耐壓提高。具體而言，由於可藉由擴大側壁間隔件SW6的寬度W6，以擴大高雜質濃度的n＋ 型半導體區域H6與MISFETQ2的通道區域之間的距離（間隔），並擴大隔設在高雜質濃度的n＋ 型半導體區域H6與通道區域之間的低雜質濃度的n－ 型半導體區域E6的尺寸L6，故可提高半導體區域D3側的耐壓。
MISFETQ2，由於並非非揮發性記憶體，故不會實行伴隨寫入或消去的電荷的注入，在MISFETQ2運作時，會對汲極區域施加比源極區域更高的電壓。亦即，在MISFETQ2運作時，會對半導體區域D3施加比半導體區域S3的電位更高的電壓。因此，若為了達到提高耐壓之目的，則提高被施加高電壓的汲極側的耐壓相當重要。
因此，針對MISFETQ2，在被施加高電壓的汲極側，藉由擴大側壁間隔件SW6的寬度W6使耐壓提高，另一方面，由於對源極側（亦即半導體區域S3）並未施加高電壓，故可縮小源極側的側壁間隔件SW5的寬度W5，進而使半導體裝置的面積縮小。藉此，便可兼顧耐壓提高所致之半導體裝置的可靠度的提高與半導體裝置的小型化。
在此，源極側的側壁間隔件的寬度與汲極側的側壁間隔件的寬度的大小關係，在MISFETQ2與記憶體單元MC，為相反。亦即，在高耐壓的MISFETQ2，係使汲極側的側壁間隔件SW6的寬度W6比源極側的側壁間隔件SW5的寬度W5更大，惟當將該技術直接應用於記憶體單元MC時，則與本實施態樣不同，係使汲極側的側壁間隔件SW2的寬度W2比源極側的側壁間隔件SW1的寬度W1更大。
然而，當分裂閘極型的記憶體單元的寫入方式採用SSI方式時，比起在讀取時對半導體區域D1所施加的電壓而言，在SSI方式的寫入時對半導體區域S1所施加的電壓更高，著眼於此，會使源極側的側壁間隔件SW1的寬度W1比汲極側的側壁間隔件SW2的寬度W2更大（W2＜W1）。
像這樣，本實施態樣，係在連非揮發性記憶體的動作方式都考慮到的情況下，設計非揮發性記憶體的記憶體單元MC與周邊電路用的高耐壓的MISFETQ2的構造，藉此，便可達到提高記憶體單元MC與MISFETQ2二者之耐壓之目的，同時亦達到使半導體裝置小型化之目的。
另外，側壁間隔件SW6的寬度W6，可考慮MISFETQ2所要求的耐壓水準而設定，側壁間隔件SW1的寬度W1，可考慮記憶體單元MC所要求的耐壓水準而設定。因此，若比較側壁間隔件SW6的寬度W6與側壁間隔件SW1的寬度W1，會有W6＞W1的情況、W6＝W1的情況，以及W6＜W1的情況。上述圖3以及圖5，係顯示出側壁間隔件SW6的寬度W6比側壁間隔件SW1的寬度W1更大的情況（亦即W6＞W1的情況），該情況特別適合對高耐壓的MISFETQ2的汲極用的半導體區域D3所施加的汲極電壓，比在記憶體單元MC的SSI方式的寫入時對半導體區域S1所施加的電壓Vs更大的態樣。
另外，本實施態樣，在半導體基板SB的主面上，更形成了周邊電路用的低耐壓的MISFETQ1。針對低耐壓的MISFETQ1，由於提高耐壓的要求較小，故源極側的側壁間隔件SW3的寬度W3與汲極側的側壁間隔件SW4的寬度W4，均無須擴大。因此，源極側的側壁間隔件SW3的寬度W3與汲極側的側壁間隔件SW4的寬度W4，幾乎相同（W3＝W4）。
（實施態樣2） 上述實施態樣1，係將矽閘極電極，亦即閘極電極GE3，置換成金屬閘極電極，亦即閘極電極GE1，並將矽閘極電極，亦即閘極電極GE4，置換成金屬閘極電極，亦即閘極電極GE2，惟記憶體閘極電極MG與控制閘極電極CG，並未置換成金屬閘極電極。
相對於此，本實施態樣2，將矽閘極電極，亦即閘極電極GE3，置換成金屬閘極電極，亦即閘極電極GE1，將矽閘極電極，亦即閘極電極GE4，置換成金屬閘極電極，亦即閘極電極GE2，並將矽閘極電極，亦即控制閘極電極CG，置換成金屬閘極電極，亦即後述的控制閘極電極CG1。記憶體閘極電極MG，並未置換成金屬閘極電極。
以下，參照圖40～圖42具體進行説明。圖40～圖42，係本實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
由於到實行絶緣膜IL2的研磨步驟並製得上述圖31的構造為止，本實施態樣2與上述實施態樣1的製造步驟相同，故在此其説明省略。
與上述實施態樣1同樣，在製得上述圖31的構造之後，本實施態樣2，如圖40所示的，將閘極電極GE3、閘極電極GE4以及控制閘極電極CG蝕刻除去。以下將該步驟稱為「圖40的蝕刻步驟」。
圖40的蝕刻步驟，宜以絶緣膜IL2、側壁間隔件SW、絶緣膜MZ以及絶緣膜GF1、GF2、GF3比閘極電極GE3、GE4以及控制閘極電極CG更不易受到蝕刻的條件進行蝕刻。藉此，便可在圖40的蝕刻步驟，選擇性地蝕刻閘極電極GE3、GE4以及控制閘極電極CG。圖40的蝕刻步驟，由於係在閘極電極GE3、GE4以及控制閘極電極CG的各頂面露出，且記憶體閘極電極MG並未露出的狀態下進行，故閘極電極GE3、GE4以及控制閘極電極CG被選擇性地蝕刻除去，記憶體閘極電極MG並未受到蝕刻而就這樣殘留下來。
在圖32的閘極電極GE3、GE4的蝕刻步驟，閘極電極GE3、GE4以及控制閘極電極CG被除去，形成了溝槽（凹部、窪部）TR1、TR2、TR3。關於溝槽TR1、TR2，與上述實施態樣1相同。溝槽TR3，係控制閘極電極CG被除去的區域，對應直到除去控制閘極電極CG為止控制閘極電極CG存在的區域。溝槽TR3的底面，係由絶緣膜GF1的頂面所形成，溝槽TR3的側面，係由構成側壁間隔件SW2的絶緣膜Z1與絶緣膜MZ所形成。
接著，如圖41所示的，在半導體基板SB上，亦即在包含溝槽TR1、TR2、TR3的內面（底面以及側面）上在內的絶緣膜IL2上，形成絶緣膜HK作為高介電常數閘極絶緣膜用的絶緣膜。然後，在半導體基板SB上，亦即在絶緣膜HK上，以填埋溝槽TR1、TR2、TR3內部的方式，形成金屬膜ME作為金屬閘極電極用的導電膜。關於絶緣膜HK與金屬膜ME的各材料，與上述實施態樣1相同。
接著，如圖34所示的，利用CMP法等將溝槽TR1、TR2、TR3的外部的不要的金屬膜ME以及絶緣膜HK除去，而在溝槽TR1、TR2、TR3內埋入絶緣膜HK以及金屬膜ME。
像這樣，在閘極電極GE3被除去的區域，亦即溝槽TR1內，隔著高介電常數絶緣膜，亦即絶緣膜HK，形成金屬閘極電極，亦即閘極電極GE1。另外，在閘極電極GE4被除去的區域，亦即溝槽TR2內，隔著高介電常數絶緣膜，亦即絶緣膜HK，形成金屬閘極電極，亦即閘極電極GE2。另外，在控制閘極電極CG被除去的區域，亦即溝槽TR3內，隔著高介電常數絶緣膜，亦即絶緣膜HK，形成金屬閘極電極，亦即閘極電極CG1。關於閘極電極GE1、GE2，與上述實施態樣1相同。
埋入溝槽TR3的金屬膜ME，成為控制閘極電極CG1，具有作為控制電晶體的閘極電極的功能。存在於控制閘極電極CG1之下的絶緣膜HK與絶緣膜GF1的堆疊體，具有作為控制電晶體的閘極絶緣膜的功能。
本實施態樣2，將控制閘極電極CG除去，置換成控制閘極電極CG1，並將該控制閘極電極CG1，當作構成非揮發性記憶體的記憶體單元的控制電晶體的閘極電極使用。因此，在本實施態樣2的態樣中，上述控制閘極電極CG，係暫置的閘極電極（擬似的閘極電極），可視為替代用閘極電極或置換用閘極電極，控制閘極電極CG1，可視為構成控制電晶體的閘極電極。
之後，實行上述實施態樣1的上述圖36～圖38的步驟。亦即，在絶緣膜IL2上，以覆蓋閘極電極GE1、GE2以及控制閘極電極CG1的方式，形成上述絶緣膜IL3，於上述絶緣膜IL3、IL2形成接觸孔，在接觸孔內形成上述栓塞PG，並在埋入了栓塞PG的絶緣膜IL3上形成上述絶緣膜IL6以及上述配線M1，在此其圖式以及説明省略。
圖43，係本實施態樣2的半導體裝置的主要部位剖面圖，其相當於上述圖3的剖面圖。
本實施態樣2的半導體裝置，與上述實施態樣1不同在於，上述實施態樣1的控制閘極電極CG，在本實施態樣2中，被置換成絶緣膜HK與控制閘極電極CG1。絶緣膜HK係高介電常數絶緣膜，控制閘極電極CG1係金屬閘極電極。在控制閘極電極CG1的正下方存在絶緣膜HK與絶緣膜GF1的堆疊膜，絶緣膜HK在上側，絶緣膜GF1在下側。該絶緣膜HK，不僅控制閘極電極CG1的底面，亦覆蓋控制閘極電極CG1的側面。因此，絶緣膜HK，在控制閘極電極CG1的底面與絶緣膜GF1之間、控制閘極電極CG1的側面與側壁間隔件SW1（絶緣膜Z1）之間，以及控制閘極電極CG1的側面與絶緣膜MZ之間，連續延伸。因此，在控制閘極電極CG1與記憶體閘極電極MG之間，便隔設著絶緣膜MZ與絶緣膜HK。
由於本實施態樣2的半導體裝置的其他構造，與上述實施態樣1大致相同，故在此其重複説明省略。
在本實施態樣2中，亦具有上述實施態樣1所説明的特徴，故可獲得如上所述的功效。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A‧‧‧記憶體單元區域
1B‧‧‧低耐壓MISFET形成區域
1C‧‧‧高耐壓MISFET形成區域
CG1‧‧‧閘極電極
CG‧‧‧控制閘極電極
CP1‧‧‧帽蓋絶緣膜
CP2‧‧‧帽蓋絶緣膜
CP3‧‧‧帽蓋絶緣膜
CPZ‧‧‧絶緣膜
D101‧‧‧半導體區域
D1‧‧‧半導體區域
D2‧‧‧半導體區域
D3‧‧‧半導體區域
E101‧‧‧半導體區域
E102‧‧‧半導體區域
E1‧‧‧半導體區域
E2‧‧‧半導體區域
E3‧‧‧半導體區域
E4‧‧‧半導體區域
E5‧‧‧半導體區域
E6‧‧‧半導體區域
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GE3‧‧‧閘極電極
GE4‧‧‧閘極電極
GF1‧‧‧絶緣膜
GF2‧‧‧絶緣膜
GF3‧‧‧絶緣膜
H101‧‧‧半導體區域
H102‧‧‧半導體區域
H1‧‧‧半導體區域
H2‧‧‧半導體區域
H3‧‧‧半導體區域
H4‧‧‧半導體區域
H5‧‧‧半導體區域
H6‧‧‧半導體區域
HK‧‧‧絶緣膜
HK1‧‧‧絶緣膜
HK2‧‧‧絶緣膜
IL1‧‧‧層間絶緣膜
IL2‧‧‧絶緣膜
IL3‧‧‧絶緣膜
IL4‧‧‧絶緣膜
IL5‧‧‧絶緣膜
IL6‧‧‧絶緣膜
L101‧‧‧尺寸
L102‧‧‧尺寸
L1‧‧‧尺寸
L2‧‧‧尺寸
L3‧‧‧尺寸
L4‧‧‧尺寸
L5‧‧‧尺寸
L6‧‧‧尺寸
LM‧‧‧堆疊膜
LM1‧‧‧堆疊體
LM2‧‧‧堆疊體
LM3‧‧‧堆疊體
M1‧‧‧配線
MC101‧‧‧記憶體單元
MC‧‧‧記憶體單元
ME‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
MZ1‧‧‧絶緣膜
MZ2‧‧‧絶緣膜
MZ3‧‧‧絶緣膜
MZ‧‧‧絶緣膜
P1‧‧‧側壁間隔件
P2‧‧‧側壁間隔件
P3‧‧‧側壁間隔件
PG‧‧‧栓塞
PR1‧‧‧光阻圖案
PR2‧‧‧光阻圖案
PS1‧‧‧矽膜
PS2‧‧‧矽膜
PW1‧‧‧p型井
PW2‧‧‧p型井
PW3‧‧‧p型井
Q1‧‧‧MISFET
Q2‧‧‧MISFET
S101‧‧‧半導體區域
S1‧‧‧半導體區域
S2‧‧‧半導體區域
S3‧‧‧半導體區域
SB‧‧‧半導體基板
SL‧‧‧金屬矽化物層
SL2‧‧‧金屬矽化物層
SS‧‧‧矽間隔件
ST‧‧‧元件分離區域
SW‧‧‧側壁間隔件
SW101‧‧‧側壁間隔件
SW102‧‧‧側壁間隔件
SW1‧‧‧側壁間隔件
SW2‧‧‧側壁間隔件
SW3‧‧‧側壁間隔件
SW4‧‧‧側壁間隔件
SW5‧‧‧側壁間隔件
SW6‧‧‧側壁間隔件
TR1‧‧‧溝槽
TR2‧‧‧溝槽
TR3‧‧‧溝槽
Vb‧‧‧電壓
Vcg‧‧‧電壓
Vd‧‧‧電壓
Vmg‧‧‧電壓
Vs‧‧‧電壓
W101‧‧‧寬度
W102‧‧‧寬度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
W5‧‧‧寬度
W6‧‧‧寬度
Z1‧‧‧絶緣膜
Z2‧‧‧絶緣膜
Z3‧‧‧絶緣膜
Z4‧‧‧絶緣膜
[圖1] 係一實施態樣之半導體裝置的主要部位剖面圖。 [圖2] 係一實施態樣之半導體裝置的主要部位剖面圖。 [圖3] 係一實施態樣之半導體裝置的主要部位剖面圖。 [圖4] 係一實施態樣之半導體裝置的主要部位剖面圖。 [圖5] 係一實施態樣之半導體裝置的主要部位剖面圖。 [圖6] 係記憶體單元的等效電路圖。 [圖7] 係表示在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。 [圖8] 係一實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖9] 係接續圖8的半導體裝置的製造步驟中的主要部位剖面圖。 [圖10] 係接續圖9的半導體裝置的製造步驟中的主要部位剖面圖。 [圖11] 係接續圖10的半導體裝置的製造步驟中的主要部位剖面圖。 [圖12] 係接續圖11的半導體裝置的製造步驟中的主要部位剖面圖。 [圖13] 係接續圖12的半導體裝置的製造步驟中的主要部位剖面圖。 [圖14] 係接續圖13的半導體裝置的製造步驟中的主要部位剖面圖。 [圖15] 係接續圖14的半導體裝置的製造步驟中的主要部位剖面圖。 [圖16] 係接續圖15的半導體裝置的製造步驟中的主要部位剖面圖。 [圖17] 係接續圖16的半導體裝置的製造步驟中的主要部位剖面圖。 [圖18] 係接續圖17的半導體裝置的製造步驟中的主要部位剖面圖。 [圖19] 係接續圖18的半導體裝置的製造步驟中的主要部位剖面圖。 [圖20] 係接續圖19的半導體裝置的製造步驟中的主要部位剖面圖。 [圖21] 係接續圖20的半導體裝置的製造步驟中的主要部位剖面圖。 [圖22] 係接續圖21的半導體裝置的製造步驟中的主要部位剖面圖。 [圖23] 係接續圖22的半導體裝置的製造步驟中的主要部位剖面圖。 [圖24] 係接續圖23的半導體裝置的製造步驟中的主要部位剖面圖。 [圖25] 係接續圖24的半導體裝置的製造步驟中的主要部位剖面圖。 [圖26] 係接續圖25的半導體裝置的製造步驟中的主要部位剖面圖。 [圖27] 係接續圖26的半導體裝置的製造步驟中的主要部位剖面圖。 [圖28] 係接續圖27的半導體裝置的製造步驟中的主要部位剖面圖。 [圖29] 係接續圖28的半導體裝置的製造步驟中的主要部位剖面圖。 [圖30] 係接續圖29的半導體裝置的製造步驟中的主要部位剖面圖。 [圖31] 係接續圖30的半導體裝置的製造步驟中的主要部位剖面圖。 [圖32] 係接續圖31的半導體裝置的製造步驟中的主要部位剖面圖。 [圖33] 係接續圖32的半導體裝置的製造步驟中的主要部位剖面圖。 [圖34] 係接續圖33的半導體裝置的製造步驟中的主要部位剖面圖。 [圖35] 係接續圖34的半導體裝置的製造步驟中的主要部位剖面圖。 [圖36] 係接續圖35的半導體裝置的製造步驟中的主要部位剖面圖。 [圖37] 係接續圖36的半導體裝置的製造步驟中的主要部位剖面圖。 [圖38] 係接續圖37的半導體裝置的製造步驟中的主要部位剖面圖。 [圖39] 係第1檢討例的半導體裝置的主要部位剖面圖。 [圖40] 係另一實施態樣的半導體裝置的製造步驟中的主要部位剖面圖。 [圖41] 係接續圖40的半導體裝置的製造步驟中的主要部位剖面圖。 [圖42] 係接續圖41的半導體裝置的製造步驟中的主要部位剖面圖。 [圖43] 係另一實施態樣之半導體裝置的主要部位剖面圖。
CG‧‧‧控制閘極電極
D1‧‧‧半導體區域
E1‧‧‧半導體區域
E2‧‧‧半導體區域
GF1‧‧‧絶緣膜
H1‧‧‧半導體區域
H2‧‧‧半導體區域
L1‧‧‧尺寸
L2‧‧‧尺寸
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
MZ1‧‧‧絶緣膜
MZ2‧‧‧絶緣膜
MZ3‧‧‧絶緣膜
MZ‧‧‧絶緣膜
P2‧‧‧側壁間隔件
P3‧‧‧側壁間隔件
PW1‧‧‧p型井
S1‧‧‧半導體區域
SB‧‧‧半導體基板
SL‧‧‧金屬矽化物層
SL2‧‧‧金屬矽化物層
SW‧‧‧側壁間隔件
SW1‧‧‧側壁間隔件
SW2‧‧‧側壁間隔件
W1‧‧‧寬度
W2‧‧‧寬度
Z1‧‧‧絶緣膜

Claims (15)

  1. 一種半導體裝置，其特徵為包含： 半導體基板； 第1半導體區域以及第2半導體區域，其形成在該半導體基板內，用於非揮發性記憶體的記憶體單元，且為第1導電型； 第1閘極電極，其隔著第1閘極絶緣膜形成在該第1半導體區域與該第2半導體區域之間的該半導體基板上，且用於該記憶體單元； 第2閘極電極，其隔著具有電荷累積部的第2閘極絶緣膜形成在該第1半導體區域與該第2半導體區域之間的該半導體基板上，且用於該記憶體單元； 第1側壁間隔件，其以鄰接的方式形成於該第1閘極電極的與該第2閘極電極相鄰的該側的相反側的第1側面；以及 第2側壁間隔件，其以鄰接的方式形成於該第2閘極電極的與該第1閘極電極相鄰的該側的相反側的第2側面； 該第1閘極電極以及該第2閘極電極之中的該第1閘極電極配置在該第1半導體區域側，該第2閘極電極配置在該第2半導體區域側； 在該記憶體單元的寫入動作時，對該第2閘極絶緣膜的該電荷累積部利用源極側注入方式注入電荷，以實行該記憶體單元的寫入； 在該記憶體單元的讀取動作時，該第1半導體區域具有作為該記憶體單元的汲極區域的功能，該第2半導體區域具有作為該記憶體單元的源極區域的功能； 該第2閘極電極的閘極長度方向的該第2側壁間隔件的第2寬度，比該第1閘極電極的閘極長度方向的該第1側壁間隔件的第1寬度更大。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1閘極電極與該第2閘極電極，隔著該第2閘極絶緣膜相鄰。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第1半導體區域，具有第1低濃度半導體區域，以及雜質濃度比該第1低濃度半導體區域更高的第1高濃度半導體區域； 該第2半導體區域，具有第2低濃度半導體區域，以及雜質濃度比該第2低濃度半導體區域更高的第2高濃度半導體區域； 該第1低濃度半導體區域，形成在該第1側壁間隔件之下； 該第2低濃度半導體區域，形成在該第2側壁間隔件之下。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該第2閘極電極的閘極長度方向的該第2低濃度半導體區域的第2尺寸，比該第1閘極電極的閘極長度方向的該第1低濃度半導體區域的第1尺寸更大。
  5. 如申請專利範圍第1項之半導體裝置，其中， 構成該第2側壁間隔件的絶緣膜的層數，比構成該第1側壁間隔件的絶緣膜的層數更多。
  6. 如申請專利範圍第1項之半導體裝置，其中， 在該記憶體單元的寫入動作時，對該第2半導體區域，施加比該第1半導體區域的電位更高的第1電壓； 在該記憶體單元的讀取動作時，對該第1半導體區域，施加比該第2半導體區域的電位更高的第2電壓； 該第1電壓，比該第2電壓更高。
  7. 如申請專利範圍第1項之半導體裝置，其中， 在該記憶體單元的寫入動作時，對該第2半導體區域，施加比該第1半導體區域的電位更高的第1電壓，對該第2閘極電極，施加比該第1電壓更高的第3電壓，並從該半導體基板對該第2閘極絶緣膜的該電荷累積部注入熱電子，以實行該記憶體單元的寫入。
  8. 如申請專利範圍第1項之半導體裝置，其中更包含： 第3半導體區域以及第4半導體區域，其形成在該半導體基板內，用於第1電場效應電晶體，且為該第1導電型； 第3閘極電極，其隔著第3閘極絶緣膜形成在該第3半導體區域與該第4半導體區域之間的該半導體基板上，且用於該第1電場效應電晶體； 第3側壁間隔件，其以與該第3閘極電極的該第3半導體區域側的第3側面鄰接的方式形成；以及 第4側壁間隔件，其以與該第3閘極電極的該第4半導體區域側的第4側面鄰接的方式形成； 該第3半導體區域，具有作為該第1電場效應電晶體的汲極區域的功能； 該第4半導體區域，具有作為該第1電場效應電晶體的源極區域的功能； 該第3閘極電極的閘極長度方向的該第3側壁間隔件的第3寬度，比該第4閘極電極的閘極長度方向的該第4側壁間隔件的第4寬度更大。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該第3半導體區域，具有第3低濃度半導體區域，以及雜質濃度比該第3低濃度半導體區域更高的第3高濃度半導體區域； 該第4半導體區域，具有第4低濃度半導體區域，以及雜質濃度比該第4低濃度半導體區域更高的第4高濃度半導體區域； 該第3低濃度半導體區域，形成在該第3側壁間隔件之下； 該第4低濃度半導體區域，形成在該第4側壁間隔件之下。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該第3閘極電極的閘極長度方向的該第3低濃度半導體區域的第3尺寸，比該第3閘極電極的閘極長度方向的該第4低濃度半導體區域的第4尺寸更大。
  11. 一種半導體裝置的製造方法，該半導體裝置具備非揮發性記憶體的記憶體單元，該半導體裝置的製造方法的特徵為包含： （a）準備半導體基板的步驟； （b）在該半導體基板上，隔著第1絶緣膜，形成該記憶體單元用的第1閘極電極的步驟； （c）在該半導體基板上，隔著具有電荷累積部的第2絶緣膜形成該記憶體單元用的第2閘極電極的步驟，且係以隔著該第2絶緣膜與該第1閘極電極相鄰的方式，形成該第2閘極電極的步驟； （d）在該（c）步驟之後，利用離子注入法，於該半導體基板形成第1導電型的第1低濃度半導體區域以及第2低濃度半導體區域的步驟； （e）在該（d）步驟之後，以鄰接的方式於該第1閘極電極的與該第2閘極電極相鄰的該側的相反側的第1側面形成第1側壁間隔件，並以鄰接的方式於該第2閘極電極的與該第1閘極電極相鄰的該側的相反側的第2側面形成第2側壁間隔件的步驟；以及 （f）在該（e）步驟之後，利用離子注入法，於該半導體基板形成該第1導電型的第1高濃度半導體區域以及第2高濃度半導體區域的步驟； 在該（d）步驟中，該第1低濃度半導體區域，以自我對準於該第1閘極電極的方式形成，該第2低濃度半導體區域，以自我對準於該第2閘極電極的方式形成； 在該（f）步驟中，該第1高濃度半導體區域，以自我對準於該第1側壁間隔件的方式形成，該第2高濃度半導體區域，以自我對準於該第2側壁間隔件的方式形成； 該第1高濃度半導體區域的雜質濃度，比該第1低濃度半導體區域的雜質濃度更高； 該第2高濃度半導體區域的雜質濃度，比該第2低濃度半導體區域的雜質濃度更高； 在該記憶體單元的讀取動作時，該第1高濃度半導體區域以及該第1低濃度半導體區域，具有作為該記憶體單元的汲極區域的功能，該第2高濃度半導體區域以及該第2低濃度半導體區域，具有作為該記憶體單元的源極區域的功能； 在該記憶體單元的讀取動作時，對該第2絶緣膜的該電荷累積部利用源極側注入方式注入電荷，以實行該記憶體單元的寫入； 該第2閘極電極的閘極長度方向的該第2側壁間隔件的第2寬度，比該第1閘極電極的閘極長度方向的該第1側壁間隔件的第1寬度更大。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該（e）步驟包含： （e1）以覆蓋該第1閘極電極以及該第2閘極電極的方式，形成第3絶緣膜的步驟； （e2）回蝕該第3絶緣膜，於該第1閘極電極的該第1側面側形成第1側壁絶緣膜，並於該第2閘極電極的該第2側面側形成第2側壁絶緣膜的步驟； （e3）除去該第1側壁絶緣膜，並留下該第2側壁絶緣膜的步驟； （e4）以覆蓋該第1閘極電極、該第2閘極電極以及該第2側壁絶緣膜的方式，形成第4絶緣膜的步驟；以及 （e5）回蝕該第4絶緣膜，於該第1閘極電極的該第1側面側形成第3側壁絶緣膜，並於該第2閘極電極的該第2側面側形成第4側壁絶緣膜的步驟； 該第1側壁間隔件，包含該第3側壁絶緣膜，該第2側壁間隔件，包含該第2側壁絶緣膜以及該第4側壁絶緣膜。
  13. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該記憶體單元的寫入動作時，對該第2高濃度半導體區域，施加比該第1高濃度半導體區域的電位更高的第1電壓； 在該記憶體單元的讀取動作時，對該第1高濃度半導體區域，施加比該第2高濃度半導體區域的電位更高的第2電壓； 該第1電壓，比該第2電壓更高。
  14. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該記憶體單元的寫入動作時，對該第2高濃度半導體區域，施加比該第1高濃度半導體區域的電位更高的第1電壓，對該第2閘極電極，施加比該第1電壓更高的第3電壓，並從該半導體基板對該第2絶緣膜的該電荷累積部注入熱電子，以實行該記憶體單元的寫入。
  15. 如申請專利範圍第11項之半導體裝置的製造方法，其中更包含： （g）在該（f）步驟之後，以覆蓋該第1閘極電極、該第2閘極電極、該第1側壁間隔件以及該第2側壁間隔件的方式，形成第1層間絶緣膜的步驟； （h）研磨該第1層間絶緣膜，使該第1閘極電極露出的步驟； （i）除去該第1閘極電極的步驟；以及 （j）於該第1閘極電極被除去的區域，形成該記憶體單元用的第3閘極電極的步驟； 該第1閘極電極，為暫置的閘極電極。
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