JP2019050255A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体基板SBの上面から突出するフィンFAの上面上には、ゲート絶縁膜GF1を介して制御ゲート電極CGと、ゲート絶縁膜ONを介してメモリゲート電極MGとが形成されている。制御ゲート電極CGの横のフィンFAには半導体領域D1が形成されている。半導体領域D1上には、絶縁膜SN、層間絶縁膜IL1および層間絶縁膜IL2が形成されている。層間絶縁膜IL2、層間絶縁膜IL1および絶縁膜SNには、半導体領域D1に達するプラグPG1が形成されている。ここで、制御ゲート電極CGと層間絶縁膜IL2との間には、キャップ膜CP1が形成されており、プラグPG1はキャップ膜CP1の直上にも位置している。
【選択図】図37
【解決手段】半導体基板SBの上面から突出するフィンFAの上面上には、ゲート絶縁膜GF1を介して制御ゲート電極CGと、ゲート絶縁膜ONを介してメモリゲート電極MGとが形成されている。制御ゲート電極CGの横のフィンFAには半導体領域D1が形成されている。半導体領域D1上には、絶縁膜SN、層間絶縁膜IL1および層間絶縁膜IL2が形成されている。層間絶縁膜IL2、層間絶縁膜IL1および絶縁膜SNには、半導体領域D1に達するプラグPG1が形成されている。ここで、制御ゲート電極CGと層間絶縁膜IL2との間には、キャップ膜CP1が形成されており、プラグPG1はキャップ膜CP1の直上にも位置している。
【選択図】図37
Description
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ(FINFET:FIN Field Effect Transistor)は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
また、電気的に書込・消去が可能な不揮発性メモリとして、フラッシュメモリおよびEEPROM(Electrically Erasable and Programmable Read Only Memory)が広く使用されている。これらの記憶装置は、MISFET(Metal Insulator Semiconductor Field Effect Transistor)のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲート電極あるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜を用いたスプリットゲート型セルがある。
特許文献1には、不揮発性メモリの制御ゲート電極の上部に絶縁膜を設けることで、制御ゲート電極とコンタクトプラグとの短絡を防止する技術が開示されている。
特許文献2には、FINFETにてゲートラスト構造のゲート電極を適用し、このゲート電極の上部に絶縁膜を設けることで、ドレイン領域へのコンタクトプラグと、ゲート電極との短絡を防止する技術が開示されている。
特許文献3には、不揮発性メモリをFINFET構造で形成する技術が開示されている。
不揮発性メモリをFINFET構造で形成し、更に、不揮発性メモリの制御ゲート電極をゲートラスト構造で形成した場合、ドレイン領域へのコンタクトホールを形成する工程において、コンタクトホール形成用のマスクがずれた場合に、コンタクトホール内に埋め込まれるプラグと、制御ゲート電極とが短絡する恐れがある。ドレイン領域と制御ゲート電極とには、それぞれ個別に電圧が印可されるため、このような短絡の恐れは、不揮発性メモリの信頼性の低下に繋がる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の一部分であって、半導体基板の上面から突出しする第1突出部を有する。また、半導体装置およびその製造方法は、第1突出部の上面上に、第1ゲート絶縁膜を介して形成された第1ゲート電極と、第1突出部の上面上に、第2ゲート絶縁膜を介して形成され、第1ゲート電極の一方の側面に第2ゲート絶縁膜を介して隣接する第2ゲート電極とを有する。また、半導体装置およびその製造方法は、第1ゲート電極の他方の側面に形成されたサイドウォールスペーサと、サイドウォールスペーサの横の第1突出部に形成された半導体領域と、半導体領域上に形成された第1絶縁膜と、第1絶縁膜上に形成された第1層間絶縁膜とを有する。また、半導体装置およびその製造方法は、第1層間絶縁膜上および第1ゲート電極上に形成された第2層間絶縁膜と、半導体領域に達するように、第2層間絶縁膜、第1層間絶縁膜および第1絶縁膜に形成されたプラグとを有する。そして、第1ゲート電極と第2層間絶縁膜との間に、キャップ膜が形成されており、プラグはキャップ膜上にも位置しており、第1および第2層間絶縁膜は、第1絶縁膜およびキャップ膜とは異なる材料からなる。
また、一実施の形態である半導体装置の製造方法は、半導体基板を準備する工程、半導体基板の一部を後退させることで、半導体基板の一部分であって、半導体基板の上面から突出し、且つ、半導体基板の主面に沿った第1方向に延在する第1突出部を形成する工程、並びに、第1突出部の上面上および側面上に、第1絶縁膜を介してダミーゲート電極を形成する工程を有する。また、半導体装置の製造方法は、第1突出部の上面上および側面上と、ダミーゲート電極の第1側面上とに、第2ゲート絶縁膜を形成する工程、並びに、第2ゲート絶縁膜を介して、第1突出部の上面上および側面上と、第1側面とは反対側のダミーゲート電極の第2側面上とに、第2ゲート電極を形成する工程を有する。また、半導体装置の製造方法は、第1突出部の上面上、および、ダミーゲート電極の第2側面上に、サイドウォールスペーサを形成する工程、サイドウォールスペーサの横の第1突出部に、イオン注入によって、半導体領域を形成する工程、半導体領域上に、第2絶縁膜を形成する工程、並びに、第2絶縁膜上に、第1層間絶縁膜を形成する工程を有する。また、半導体装置の製造方法は、ダミーゲート電極および第1絶縁膜を除去することで、サイドウォールスペーサと第2ゲート絶縁膜との間の第1突出部を露出する開口部を形成する工程、開口部内に、第1ゲート絶縁膜を形成する工程、開口部内に、第1ゲート絶縁膜を介して、第1ゲート電極を埋め込む工程、並びに、第1ゲート電極の上面を後退させる工程を有する。また、半導体装置の製造方法は、開口部内を埋め込むように、第1ゲート電極上にキャップ膜を形成する工程、第1層間絶縁膜上およびキャップ膜上に、第2層間絶縁膜を形成する工程、並びに、第2層間絶縁膜、第1層間絶縁膜および第2絶縁膜に、前記半導体領域に達するコンタクトホールを形成する工程を有する。そして、コンタクトホールは、キャップ膜の直上にも位置しており、第1層間絶縁膜および第2層間絶縁膜は、第2絶縁膜およびキャップ膜とは異なる材料からなる。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
(実施の形態1)
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。図1は、本実施の形態における半導体チップCHPのレイアウト構成例を示す概略図である。図1において、半導体チップCHPは、不揮発性メモリ回路C1、CPU(Central Processing Unit)回路C2、RAM(Random Access Memory)回路C3、アナログ回路C4およびI/O(Input/Output)回路C5を有する。
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。図1は、本実施の形態における半導体チップCHPのレイアウト構成例を示す概略図である。図1において、半導体チップCHPは、不揮発性メモリ回路C1、CPU(Central Processing Unit)回路C2、RAM(Random Access Memory)回路C3、アナログ回路C4およびI/O(Input/Output)回路C5を有する。
不揮発性メモリ回路C1は、記憶情報を電気的に書き換え可能なEEPROM(Electrically Erasable Programmable Read Only Memory)およびフラッシュメモリなどを有し、半導体素子として、例えばMONOS型トランジスタが形成されている領域である。
CPU回路C2は、1.5V程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧MISFETが形成されている領域である。
RAM回路C3は、SRAM(Static RAM)を有し、半導体素子として、CPU回路C2とほぼ同様の構造の低耐圧MISFETが形成されている領域である。
アナログ回路C4は、アナログ回路を有し、半導体素子として、低耐圧MISFETよりも耐圧が高く、且つ、6V程度の電圧で駆動する中耐圧MISFET、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
I/O回路C5は、入出力回路を有し、半導体素子として、アナログ回路C4とほぼ同様の中耐圧MISFETが形成されている領域である。
<半導体装置のデバイス構造>
以下に、図2〜図4を用いて、本実施の形態の半導体装置の構造について説明する。図2は、本実施の形態における半導体装置の平面図である。図3は、本実施の形態における半導体装置の斜視図である。図4は、本実施の形態における半導体装置の断面図である。なお、図3ではウェルの図示を省略する。
以下に、図2〜図4を用いて、本実施の形態の半導体装置の構造について説明する。図2は、本実施の形態における半導体装置の平面図である。図3は、本実施の形態における半導体装置の斜視図である。図4は、本実施の形態における半導体装置の断面図である。なお、図3ではウェルの図示を省略する。
図2および図3において、領域Aは図1の不揮発性メモリ回路C1の一部であり、領域BはCPU回路C2の一部である。
図2は、領域Aにおける複数のメモリセルMC、および、領域Bにおけるn型トランジスタQNの平面図を示している。
図3は、領域Aにおける1つのメモリセルMC、および、領域Bにおけるn型トランジスタQNの斜視図を示している。なお、CPU回路C2にはp型の低耐圧MISFETも形成されているが、ここではその説明を省略する。
図2および図3に示すように、領域Aには、X方向に延在する複数のフィンFAが、Y方向に等間隔に配置されている。X方向およびY方向は、半導体基板SBの主面に沿う方向であり。X方向はY方向に対して直交している。フィンFAは、例えば、半導体基板SBの主面から選択的に突出した直方体の突出部(凸部)であり、壁状(板状)の形状を有している。フィンFAの下端部分は、半導体基板SBの主面を覆う素子分離部STIで囲まれている。フィンFAは、半導体基板SBの一部であり、メモリセルMCを形成するための活性領域である。平面視において、隣り合うフィンFA同士の間は、素子分離部STIで分離されている。
領域Bには、X方向に延在するフィンFBが形成されている。フィンFBは、半導体基板SBの主面から選択的に突出した直方体の突出部(凸部)であり、壁状(板状)の形状を有している。フィンFBの下端部分は、半導体基板SBの主面を覆う素子分離部STIで囲まれている。フィンFBは、半導体基板SBの一部であり、n型トランジスタQNを形成するための活性領域である。
なお、フィンFAおよびフィンFBは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンFAおよびフィンFBのそれぞれの側面は半導体基板SBの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンFAおよびフィンFBのそれぞれの断面形状は、直方体であるか、または台形である。本実施の形態では、フィンFAおよびフィンFBのそれぞれの側面が、半導体基板SBの主面に対して垂直な場合で図示している。
複数のフィンFA上には、Y方向に延在する複数の制御ゲート電極CGおよび複数のメモリゲート電極MGが配置されている。すなわち、制御ゲート電極CGおよび複数のメモリゲート電極MGは、それぞれゲート絶縁膜GF1およびゲート絶縁膜ONを介して、フィンFAの上面上および側面上と、素子分離部STI上とに形成されている。フィンFAには、制御ゲート電極CGおよびメモリゲート電極MGを挟むように、制御ゲート電極CGの側のドレイン領域MDと、メモリゲート電極側のソース領域MSとが形成されている。すなわち、X方向において、互いに隣り合う1つの制御ゲート電極CGおよび1つのメモリゲート電極MGは、ソース領域MSとドレイン領域MDとの間に位置している。ドレイン領域MDおよびソース領域MSは、n型の導電型を有する半導体領域である。
メモリセルMCは、制御ゲート電極CG、ゲート絶縁膜GF1、メモリゲート電極MG、ゲート絶縁膜ON、ドレイン領域MDおよびソース領域MSを有するMISFETであり、不揮発性記憶素子である。
ドレイン領域MDは、X方向において隣り合う2つの制御ゲート電極CG同士の間に形成されており、ソース領域MSは、X方向において隣り合う2つのメモリゲート電極MG同士の間に形成されている。X方向に隣接する2つのメモリセルMCは、ドレイン領域MDまたはソース領域MSを共有している。ドレイン領域MDを共有する2つのメモリセルMCは、ドレイン領域MDを軸としてX方向に線対称となっており、ソース領域MSを共有する2つのメモリセルMCは、ソース領域MSを軸としてX方向に線対称となっている。
フィンFB上には、Y方向に延在するゲート電極G1が配置されている。すなわち、ゲート電極G1は、ゲート絶縁膜GF2を介して、フィンFBの上面上および側面上と、素子分離部STI上とに形成されている。フィンFBには、ゲート電極G1を挟むように、ドレイン領域LDおよびソース領域LSが形成されている。ドレイン領域LDおよびソース領域LSは、n型の導電性を有する半導体領域である。
n型トランジスタQNは、ゲート電極G1、ドレイン領域LDおよびソース領域LSを有するMISFETである。
各メモリセルMC上およびn型トランジスタQN上には、層間絶縁膜IL1、IL2が形成されており、層間絶縁膜IL1、IL2にはプラグPG1〜PG3が形成されている。なお、図2および図3では、層間絶縁膜IL1、IL2の図示を省略している。各メモリセルMCのドレイン領域MDは、プラグPG1を介して、ビット線となる配線M1に電気的に接続されており、各メモリセルMCのソース領域MSは、プラグPG2を介して、ソース線となる配線M1に電気的に接続されている。また、n型トランジスタQNのドレイン領域LDおよびソース領域LSは、それぞれ、プラグPG3を介して、配線M1に電気的に接続されている。
次に、図4を用いて、本実施の形態の半導体装置の断面構造を説明する。
図4の領域1Aは、図2のA−A線の断面図であり、メモリセルMCのゲート長方向(X方向)の断面図である。
図4の領域2Aは、図2のB−B線の断面図であり、制御ゲート電極CGのゲート幅方向(Y方向)の断面図である。
図4の領域3Aは、図2のC−C線の断面図であり、メモリゲート電極MGのゲート幅方向(Y方向)の断面図である。
図4の領域1Bは、図2のD−D線の断面図であり、n型トランジスタQNのゲート長方向(X方向)の断面図である。
図4に示すように、、フィンFAおよびフィンFBの下部は、半導体基板SBの主面上に形成された素子分離部STIで囲まれている。つまり、各フィン同士の間は、素子分離部STIで分離されている。また、フィンFAを含む半導体基板SBには、p型の導電性を有する半導体領域であるウェルPW1が形成されている。同様に、フィンFBを含む半導体基板SBには、p型の導電性を有する半導体領域であるウェルPW2が形成されている。
まず、領域1A〜領域3Aに示すメモリセルMCの構造について説明する。
領域1A〜領域3Aに示すように、素子分離部STIから突出しているフィンFA上部において、フィンFAの上面上および側面上には、ゲート絶縁膜GF1を介して制御ゲート電極CGが形成されており、フィンFAの長辺方向(X方向)において制御ゲート電極CGと隣り合う領域には、絶縁膜ONを介してメモリゲート電極MGが形成されている。制御ゲート電極CGとメモリゲート電極MGとの間には、絶縁膜ONが介在しており、制御ゲート電極CGとメモリゲート電極MGとは、絶縁膜ONで電気的に分離されている。また、絶縁膜ONはメモリゲート電極MGの一方の側面および底面を覆うように連続的に形成されている。
領域1Aおよび領域2Aに示すように、ゲート絶縁膜GF1は、フィンFAの短辺方向(Y方向)において、フィンFAの上面、フィンFAの側面および素子分離部STIの上面に沿って延在している。また、領域1Aに示すように、ゲート絶縁膜GF1は、フィンFAの長辺方向(X方向)において、サイドウォールスペーサSWと絶縁膜ONとの間のフィンFAを露出する開口部OP1の底面および側面に沿って形成されている。すなわち、ゲート絶縁膜GF1は、制御ゲート電極CGの両側面および底面を覆うように連続的に形成されている。
領域1Aおよび領域2Aに示すように、制御ゲート電極CGは、フィンFAの短辺方向(Y方向)において、ゲート絶縁膜GF1を介して、フィンFAの上面、フィンFA側面および素子分離部STIの上面に沿って延在している。また、領域1Aに示すように、制御ゲート電極CGは、フィンFAの長辺方向(X方向)において、ゲート絶縁膜GF1を介して、開口部OP1の下部に埋め込まれて形成されている。また、制御ゲート電極CG上にはキャップ膜CP1が形成されており、キャップ膜CP1は、ゲート絶縁膜GF1を介して、開口部OP1の上部に埋め込まれて形成されている。すなわち、開口部OP1内には、ゲート絶縁膜GF1を介して、制御ゲート電極CGとキャップ膜CP1とが埋め込まれている。このように、本実施の形態の制御ゲート電極CGは、所謂、ゲートラスト構造で形成されている。
本実施の形態の主要な特徴の1つは、開口部OP1の底面および側面に形成されているゲート絶縁膜GF1が、制御ゲート電極CGの側面だけでなく、キャップ膜CP1の側面にも形成されている点である。この特徴については、後で詳しく説明する。
ゲート絶縁膜GF1は、酸化シリコンよりも誘電率が高い絶縁材料膜からなり、いわゆる高誘電率膜(High−k膜)からなる。このような高誘電率膜は金属酸化膜からなり、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、または、タンタルを含む酸化膜である。ゲート絶縁膜GF1の膜厚は、例えば1〜2nmである。
また、ゲート絶縁膜GF1とフィンFAとの間に、フィンFAの上面および側面を熱酸化して、膜厚が1nm程度の酸化シリコン膜を形成してもよい。
制御ゲート電極CGは、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
キャップ膜CP1は、例えば窒化シリコン膜からなる。また、キャップ膜CP1の膜厚は10〜30nm程度である。
領域1Aおよび領域3Aに示すように、メモリゲート電極MGとフィンFAとの間に、ゲート絶縁膜として絶縁膜ONが形成されている。絶縁膜ONは、絶縁膜X1、絶縁膜X1上に形成された電荷蓄積層CSL、および、電荷蓄積層CSL上に形成された絶縁膜X2の積層膜からなる。絶縁膜X1は、例えばフィンFAの上面および側面を熱酸化することで形成された酸化シリコン膜であり、4nmの膜厚を有する。電荷蓄積層CSLは、電荷の保持が可能なトラップ性絶縁膜であり、例えばCVD法を用いて形成された窒化シリコン膜であり、7nmの膜厚を有する。絶縁膜X2は、例えばCVD法を用いて形成された酸化シリコン膜または酸窒化シリコン膜であり、9nmの膜厚を有する。すなわち、絶縁膜ONの膜厚は、例えば20nmであり、制御ゲート電極CG下のゲート絶縁膜GF1の膜厚よりも大きい。
また、電荷蓄積層CSLは、窒化シリコン膜に代えて、ハフニウムまたはアルミニウムなどを窒化させた絶縁膜で形成してもよい。
領域1Aおよび領域3Aに示すように、メモリゲート電極MGは、フィンFAの短辺方向(Y方向)において、絶縁膜ONを介して、フィンFAの上面、フィンFAの側面および素子分離部STIの上面に沿って延在している。また、領域1Aに示すように、メモリゲート電極MGは、フィンFAの長辺方向(X方向)において、絶縁膜ONを介して、フィンFAの上面上および制御ゲート電極CGの側面上に形成されている。なお、メモリゲート電極MGは、例えばn型の導電性を有する多結晶シリコン膜からなる。
メモリゲート電極MGの上面上にはシリサイド層S2が形成されている。シリサイド層S2は、例えばニッケルシリサイド(NiSi)、または、コバルトシリサイド(CoSi2)からなる。また、シリサイド層S2に、プラチナ(Pt)が添加されていてもよい。
領域1Aに示すように、制御ゲート電極CG、キャップ膜CP1、ゲート絶縁膜GF1、メモリゲート電極MG、シリサイド層S2および絶縁膜ONを含むパターンの側面は、サイドウォールスペーサSWにより覆われている。サイドウォールスペーサSWは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。
領域1AのフィンFAには、図2および図3で示したメモリセルMCのソース領域MSおよびドレイン領域MDが、制御ゲート電極CG下およびメモリゲート電極MG下のフィンFAの上面を挟むように形成されている。図4において、ソース領域MSおよびドレイン領域MDの各々は、エクステンション領域EX1および拡散領域D1として示されている。すなわち、ソース領域MSおよびドレイン領域MDの各々は、図4の領域1Aに示すn型の半導体領域であるエクステンション領域EX1、および、n型の半導体領域である拡散領域D1を有する。拡散領域D1は、エクステンション領域EX1に比べて不純物濃度が高い。エクステンション領域EX1および拡散領域D1は互いに接しており、エクステンション領域EX1は、拡散領域D1よりもメモリセルMCのチャネル領域側に位置している。
ソース領域MSの拡散領域D1上、および、ドレイン領域MDの拡散領域D1上には、シリサイド層S1が形成されている。シリサイド層S1は、例えばニッケルシリサイド(NiSi)からなる。また、シリサイド層S1には、プラチナ(Pt)が添加されていてもよい。
フィンFA上および素子分離部STI上には、例えば窒化シリコン膜からなるエッチングストッパ膜SN(絶縁膜SN)が形成されており、絶縁膜SN上には、例えば酸化シリコン膜からなる層間絶縁膜IL1が形成されている。また、層間絶縁膜IL1、制御ゲート電極CG上のキャップ膜CP1、メモリゲート電極MG上のシリサイド層S2、および、サイドウォールスペーサSWのそれぞれの上面上には、例えば酸化シリコン膜からなる層間絶縁膜IL2が形成されている。
層間絶縁膜IL2、層間絶縁膜IL1および絶縁膜SNには、ドレイン領域MDと電気的に接続するプラグPG1、および、ソース領域MSと電気的に接続するプラグPG2が形成されている。プラグPG1およびプラグPG2は、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。
図2に示したように、プラグPG1は、フィンFA上に形成されており、フィンFAの長辺方向(X方向)において、プラグPG1の口径は、隣接する2つの制御ゲート電極CG間の距離と同程度となっている。このため、マスクずれなどの理由により、プラグPG1は制御ゲート電極CG上に形成されることもあるが、制御ゲート電極CG上にはキャップ膜CP1が形成されているため、プラグPG1と制御ゲート電極CGとが接触することを防止できる。
また、プラグPG2は、フィンFAの短辺方向(Y方向)に延びるように形成されており、フィンFAの短辺方向(Y方向)で互いに隣接する各メモリセルMCのソース領域MSに接続している。すなわち、プラグPG2がソース配線の役割を果たしている。このため、プラグPG2の上層の配線である第1配線M1を引き回すことなく、各メモリセルMCのソース領域MSを接続できるので、第1配線M1のレイアウトの自由度を高めることができる。
次に、領域1Bに示すn型トランジスタQNの構造について説明する。
領域1Bに示すように、ゲート絶縁膜GF2は、フィンFBの長辺方向(X方向)において、2つのサイドウォールスペーサSWの間のフィンFBを露出する開口部OP2の底面および側面に沿って形成されている。
ゲート電極G1は、ゲート絶縁膜GF2を介して、開口部OP2の下部に埋め込まれて形成されている。また、ゲート電極G1上にはキャップ膜CP2が形成されており、キャップ膜CP2は、ゲート絶縁膜GF2を介して、開口部OP2の上部に埋め込まれて形成されている。すなわち、開口部OP2内には、ゲート絶縁膜GF2を介して、ゲート電極G1とキャップ膜CP2とが埋め込まれている。このように、本実施の形態のゲート電極G1は、所謂、ゲートラスト構造で形成されている。
ゲート絶縁膜GF2は、酸化シリコンよりも誘電率が高い絶縁材料膜からなり、いわゆる高誘電率膜(High−k膜)からなる。このような高誘電率膜は、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、または、タンタルを含む酸化膜である。ゲート絶縁膜GF2の膜厚は、例えば1〜2nmである。
また、ゲート絶縁膜GF2とフィンFBとの間に、フィンFBの上面および側面を熱酸化して、膜厚が1nm程度の酸化シリコン膜を形成してもよい。
ゲート電極G1は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
キャップ膜CP2は、例えば窒化シリコン膜からなる。また、キャップ膜CP2の膜厚は10〜30nm程度である。
ゲート電極G1、キャップ膜CP2およびゲート絶縁膜GF2を含むパターンの側面は、サイドウォールスペーサSWにより覆われている。サイドウォールスペーサSWは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。
フィンFBには、n型トランジスタQNのソース領域LSおよびドレイン領域LDが、ゲート電極G1下のフィンFBを挟むように形成されている。図4において、ソース領域LSおよびドレイン領域LDの各々は、エクステンション領域EX2および拡散領域D2として示されている。すなわち、ソース領域LSおよびドレイン領域LDは、それぞれn型の半導体領域であるエクステンション領域EX2、および、n型の半導体領域である拡散領域D2を有する。拡散領域D2は、エクステンション領域EX2に比べて不純物濃度が高い。エクステンション領域EX2および拡散領域D2は互いに接しており、エクステンション領域EX2は、拡散領域D2よりもn型トランジスタQNのチャネル領域側に位置している。
ソース領域LSの拡散領域D2上、および、ドレイン領域LDの拡散領域D2上には、シリサイド層S1が形成されている。シリサイド層S1は、例えばニッケルシリサイド(NiSi)からなる。また、シリサイド層S1には、プラチナ(Pt)が添加されていてもよい。
フィンFB上および素子分離部STI上には、例えば窒化シリコン膜からなるエッチングストッパ膜SN(絶縁膜SN)が形成されており、絶縁膜SN上には、例えば酸化シリコン膜からなる層間絶縁膜IL1が形成されている。また、層間絶縁膜IL1、ゲート電極G1上のキャップ膜CP2、および、サイドウォールスペーサSWのそれぞれの上面上には、例えば酸化シリコン膜からなる層間絶縁膜IL2が形成されている。
層間絶縁膜IL2、層間絶縁膜IL1および絶縁膜SNには、ドレイン領域LDおよびソース領域LSと電気的に接続するプラグPG3が形成されている。プラグPG3は、例えば、チタン膜、窒化チタン膜またはこれらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。
メモリセルMCおよびn型トランジスタQNを覆う層間絶縁膜IL2上には、層間絶縁膜IL3が形成されている。層間絶縁膜IL3には、配線用の溝が形成されており、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜IL3内にプラグPG1〜PG3と接続する1層目の配線M1が形成されている。この第1配線M1の構造は、所謂ダマシン(Damascene)配線構造と呼ばれる。
その後、デュアルダマシン(Dual Damascene)法などにより、2層目以降の配線が形成されるが、ここでは図示およびその説明は省略する。また、配線M1および配線M1よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
<半導体装置の製造工程について>
以下に、図5〜図33を用いて、本実施の形態の半導体装置の製造方法について説明する。
以下に、図5〜図33を用いて、本実施の形態の半導体装置の製造方法について説明する。
まず、図5〜図18を用いて、図1に示す不揮発性メモリ回路C1の一部である領域AのフィンFA、および、CPU回路C2の一部である領域BのフィンFBの形成工程を説明する。なお、図5、図7、図9、図11、図12、図14および図16は、本実施の形態の半導体装置の形成工程中の斜視図であり、図6、図8、図10、図13、図15、図17および図18は、本実施の形態の半導体装置の形成工程中の断面図である。
図5および図6に示すように、半導体基板SBを用意し、半導体基板SBの主面上に、絶縁膜IF1、絶縁膜IF2および導電性膜SI1を順に形成する。半導体基板SBは、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる。絶縁膜IF1は、例えば酸化シリコン膜からなり、例えば熱酸化法またはCVD(Chemical Vapor Deposition)法を用いて形成することができる。絶縁膜IF1の膜厚は、2〜10nm程度である。絶縁膜IF2は、例えば窒化シリコン膜からなり、例えばCVD法により形成される。絶縁膜IF2の膜厚は、20〜100nm程度である。導電性膜SI1は、例えばシリコン膜からなり、例えばCVD法により形成される。導電性膜SI1の膜厚は、例えば20〜200nmである。次に、フォトリソグラフィ技術およびエッチング法を用いて、領域Aおよび領域Bの導電性膜SI1を加工する。これにより、絶縁膜IF2上には、X方向に延在する複数の導電性膜SI1のパターンが、Y方向に並んで複数形成される。
次に、図7および図8に示すように、複数の導電性膜SI1のそれぞれの側面を覆うハードマスクHM1を形成する。ここでは、例えば、半導体基板SB上にCVD法を用いて、10〜40nmの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜IF2および導電性膜SI1のそれぞれの上面を露出させることで、導電性膜SI1の側面に残ったハードマスクHM1を形成する。ハードマスクHM1は、隣り合う導電性膜SI1同士の間を完全に埋め込んでおらず、各導電性膜SI1を囲むように環状に形成されている。
その後、ウェットエッチング法を用いて、導電性膜SI1を除去する。
次に、図9および図10に示すように、領域AのハードマスクHM1を覆い、領域BのハードマスクHM1を露出するレジストパターンPR1を形成する。続いて、ウェットエッチングを行うことで、領域BのハードマスクHM1の表面を一部除去する。これにより、領域BのハードマスクHM1の幅を細くする。なお、本願でいう幅とは、半導体基板SBの主面に沿う方向におけるパターンなどの長さを指す。
ハードマスクHM1は、フィンを形成するために用いられるマスクである。このため、上記のようにして領域AのハードマスクHM1の幅と領域BのハードマスクHM1の幅とに差を設けることで、領域Aに形成するフィンの幅と、領域Bに形成するフィンの幅とに差を設けることができる。
その後、アッシング処理などによって、レジストパターンPR1を除去する。
次に、図11に示すように、領域Aおよび領域Bにおいて、各ハードマスクHM1の一部を覆うレジストパターンPR2を形成する。レジストパターンPR2は、ハードマスクHM1のうち、X方向に延在する部分を覆い、X方向に延在する当該部分の端部と、Y方向に延在する部分とを露出するパターンである。つまり、X方向におけるハードマスクHM1の両端は、レジストパターンPR2から露出している。
次に、図12および図13に示すように、レジストパターンPR2をマスクとして用いてエッチングを行うことで、各ハードマスクHM1の一部を除去する。これにより、ハードマスクHM1は、X方向に延在する部分のみが残る。すなわち、絶縁膜IF2上には、X方向に延在するパターンであるハードマスクHM1が、Y方向に複数並んで配置されている。
その後、アッシング処理などによって、レジストパターンPR2を除去する。
次に、図14および図15に示すように、ハードマスクHM1をマスクとして、絶縁膜IF2、絶縁膜IF1および半導体基板SBに対して異方性ドライエッチングを行う。これにより、ハードマスクHM1の直下に、板状(壁状)に加工された半導体基板SBの一部であるパターン、つまりフィンFAおよびフィンFBを形成する。ここでは、ハードマスクHM1から露出した領域の半導体基板SBの主面を100〜250nm掘り下げることで、半導体基板SBの主面からの高さ100〜250nmを有するフィンFAおよびフィンFBが形成される。
次に、図16および図17に示すように、半導体基板SBの上に、フィンFA、フィンFB、絶縁膜IF1、絶縁膜IF2およびハードマスクHM1の間を埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してCMP(Chemical Mechanical Polishing)法による研磨処理を行い、ハードマスクHM1の上面を露出させる。これにより、上記絶縁膜からなる素子分離部STIが形成される。
次に、図18に示すように、ハードマスクHM1、絶縁膜IF1および絶縁膜IF2を除去する。続いて、素子分離部STIの上面に対しエッチング処理を施すことで、素子分離部STIの上面を高さ方向に後退させる。これにより、フィンFAおよびフィンFBの側面の一部および上面を露出させる。
その後、フォトリソグラフィ法およびイオン注入法などを用いて、半導体基板SBの主面に不純物を導入することにより、領域AのフィンFA内にp型ウェルPW1を形成し、領域BのフィンFB内にp型ウェルPW2を形成する。p型ウェルPW1およびp型ウェルPW2を形成するための不純物は、例えばボロン(B)または二フッ化ボロン(BF2)である。各ウェルは、各フィン内の全体および各フィンの下部の半導体基板SBの一部に広がって形成される。
以上のようにして、領域AにフィンFAが形成され、領域BにフィンFBが形成される。
以降の製造工程を、図19〜図33を用いて説明する。図19〜図33に示す領域1A、領域2A、領域3Aおよび領域1Bは、図4で説明した箇所に対応しており、それぞれ、図2のA−A線、図2のB−B線、図2のC−C線および図2のD−D線に対応する断面を示している。
図19は、図17に続く製造工程を示しており、図18の製造工程が終了した時点での領域1A、領域2A、領域3Aおよび領域1Bの状態を示している。
図20は、絶縁膜IF3、導電性膜SI2および絶縁膜IF4の形成工程を示している。まず、フィンFAおよびフィンFBの上面および側面を覆う絶縁膜IF3を形成する。絶縁膜IF3は、例えば熱酸化法により形成された酸化シリコン膜であり、2nm程度の膜厚を有する。続いて、例えばCVD法を用いて、絶縁膜IF3上に導電性膜SI2を堆積する。その後、例えばCMP法を用いて、導電性膜SI2の上面を平坦化することにより、平坦な上面を有する導電性膜SI2を形成する。その後、導電性膜SI2上に、例えばCVD法を用いて、絶縁膜IF4を形成する。導電性膜SI2は、例えば多結晶シリコン膜からなり、絶縁膜IF4は、例えば窒化シリコン膜からなる。上記のように導電性膜SI2に対してCMP法による研磨工程を行った後においても、フィンFAの上面上およびフィンFBの上面上に導電性膜SI2が残っている。
図21は、制御ゲート電極CGの形成工程を示している。まず、絶縁膜IF4上に、領域1Aおよび領域2Aにおいて制御ゲート電極CGの形成領域を覆い、領域1B全体を覆い、且つ、領域3Aを露出するパターンを有するレジストパターンPR3を選択的に形成する。このレジストパターンPR3をマスクとして、ドライエッチングを行うことで、絶縁膜IF4をパターニングする。続いて、導電性膜SI2にドライエッチングを行うことで、ダミーゲート電極DCGを形成する。その後、ダミーゲート電極DCGから露出している絶縁膜IF3は除去される。この時、領域3Aでは、絶縁膜IF4、導体性膜SI2および絶縁膜IF3が除去され、フィンFAの上面および側面と、素子分離部STIの上面とが露出される。
その後、アッシング処理などによって、レジストパターンPR3は除去される。
図22は、絶縁膜ONおよび導電性膜SI3の形成工程を示している。絶縁膜ONは、絶縁膜X1、電荷蓄積層CSLおよび絶縁膜X2の積層膜からなる。まず、例えば熱酸化法を用いて、ダミーゲート電極DCGから露出したフィンFAの上面および側面に、絶縁膜X1を形成する。絶縁膜X1は、例えば酸化シリコン膜であり、4nmの膜厚を有する。次に、例えばCVD法を用いて、絶縁膜X1上に、電荷蓄積層CSLを形成する。電荷蓄積層CSLは、電荷の保持が可能なトラップ性絶縁膜であり、例えば窒化シリコン膜であり、7nmの膜厚を有する。次に、例えばCVD法を用いて、電荷蓄積層CSL上に、絶縁膜X2を形成する。絶縁膜X2は、例えば酸化シリコン膜または酸窒化シリコン膜であり、9nmの膜厚を有する。また、電荷蓄積層CSLは、窒化シリコン膜に代えて、ハフニウムまたはアルミニウムなどを窒化した金属酸化物からなる膜で形成してもよい。
領域1Aに示すように、フィンFAの長辺方向(X方向)において、絶縁膜ONは、フィンFAの上面上、ダミーゲート電極DCGの側面上、および、絶縁膜IF4の側面上に形成されている。すなわち、絶縁膜ONは、フィンFAの長辺方向(X方向)において、L字状に形成されている。また、領域3Aに示すように、フィンFAの短辺方向(Y方向)において、絶縁膜ONは、フィンFAの上面上および側面上と、素子分離部STIの上面上に形成されている。
次に、絶縁膜ON上に、例えばCVD法を用いて、導電性膜SI3を堆積する。導電性膜SI3は、例えば多結晶シリコン膜からなる。その後、この導電性膜SI3にCMP処理を施し、ダミーゲート電極DCGの上の絶縁膜ONを露出させる。すなわち、絶縁膜ONをストッパとして、導電性膜SI3を研磨する。これにより、領域1Aおよび領域3Aに示すように、ダミーゲート電極DCGと隣接する領域に、導電性膜SI3が選択的に形成される。なお、領域1Bでは、導電性膜SI3は除去され、絶縁膜ONが露出している。
図23は、導電性膜SI3の上面を後退させる工程を示している。領域1Aおよび領域3Aに示されるように、導電性膜SI3にドライエッチング処理またはウェットエッチング処理を施すことで、導電性膜SI3の上面の高さを下げる。ここで、領域2Aおよび領域1Bでは、絶縁膜ONがエッチングストッパとして機能している。このエッチング処理後に、導電性膜SI3の上面の高さは、ダミーゲート電極DCGの上面とほぼ等しい高さになる。
図24は、絶縁膜IF5およびメモリゲート電極MGの形成工程を示している。まず、図23で後退した導電性膜SI3上に、CVD法によって、例えば窒化シリコン膜からなる絶縁膜IF5を形成する。その後、異方性ドライエッチングを施すことにより、領域1Aに形成されている導電性膜SI3上に絶縁膜IF5が残るように、絶縁膜IF5をサイドウォールスペーサ状に加工する。この時、領域2Aおよび領域1Bの絶縁膜IF5は除去される。そして、この絶縁膜IF5をマスクとして、異方性ドライエッチングを施すことで、絶縁膜IF5から露出した導電性膜SI3を除去する。これによって、ダミーゲート電極DCGの両方の側面に、絶縁膜ONを介してメモリゲート電極MGが形成される。
図25は、ダミーゲート電極DCGの両方の側面に形成されたメモリゲート電極MGのうち、一方を除去する工程を示している。まず、ダミーゲート電極DCGの片方の側面に形成されたメモリゲート電極MGを覆うレジストパターン(図示せず)を形成する。次に、このレジストパターンをマスクとして、ドライエッチングおよびウェットエッチングを行うことで、レジストパターンに覆われていない絶縁膜IF5およびメモリゲート電極MGを除去する。これにより、メモリセルMCのソース領域側にのみメモリゲート電極MGが残される。続いて、メモリゲート電極MGから露出した領域の絶縁膜ONを、ドライエッチングおよびウェットエッチングによって除去する。これにより、領域1Aおよび領域3Aに示すように、メモリゲート電極MGとフィンFAとの間、および、メモリゲート電極MGとダミーゲート電極DCGとの間に、選択的に絶縁膜ONが残される。なお、領域2Aおよび領域1Bに形成されていた絶縁膜ONは、この工程により除去される。
図26は、ダミーゲート電極DG1、エクステンション領域EX1およびエクステンション領域EX2の形成工程を示している。まず、領域1Bにおいて、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜IF4および導電性膜SI2をパターニングすることにより、ダミーゲート電極DG1を形成する。その後、ダミーゲート電極DG1から露出する絶縁膜IF3は除去される。
次に、例えばヒ素(As)またはリン(P)を、イオン注入法により、フィンFAおよびFB内に導入することにより、フィンFA内にn型のエクステンション領域EX1(半導体領域EX1)を形成し、フィンFB内にn型のエクステンション領域EX2(半導体領域EX2)を形成する。
エクステンション領域EX1は、ダミーゲート電極DCGおよびメモリゲート電極MGに対して自己整合で形成される。つまり、n型の不純物は、ダミーゲート電極DCGおよびメモリゲート電極MGから露出したフィンFAの上面および側面に注入されるので、エクステンション領域EX1は、ダミーゲート電極DCGおよびメモリゲート電極MGの両側に、ダミーゲート電極DCGおよびメモリゲート電極MGを挟むように形成される。また、イオン注入後の熱処理で不純物が拡散するので、エクステンション領域EX1は、ダミーゲート電極DCGとメモリゲート電極MGとに、平面視で一部重なる。
エクステンション領域EX2は、ダミーゲート電極DG1に対して自己整合で形成される。つまり、n型の不純物は、ダミーゲート電極DG1から露出したフィンFBの上面および側面に注入されるので、エクステンション領域EX2は、ダミーゲート電極DG1の両側に、ダミーゲート電極DG1を挟むように形成される。また、イオン注入後の熱処理で不純物が拡散するので、エクステンション領域EX2は、ダミーゲート電極DG1と平面視で一部重なる。
図27は、サイドウォールスペーサSW、n型の拡散領域D1(半導体領域D1)、n型の拡散領域D2(半導体領域D2)およびシリサイド層S1の形成工程を示している。まず、フィンFAおよびフィンFB上に、CVD法を用いることで、例えば窒化シリコン膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性ドライエッチングを施す。こうして、領域1Aに示すように、ダミーゲート電極DCGおよび絶縁膜IF4の側面上、および、メモリゲート電極MGおよび絶縁膜IF5の側面上にサイドウォールスペーサSWを形成する。また、領域1Bに示すように、ダミーゲート電極DG1および絶縁膜IF4の側面上にサイドウォールスペーサSWを形成する。前述の異方性ドライエッチングによって、領域2Aおよび領域3Aでは、サイドウォールスペーサSW形成用の絶縁膜は除去されて、絶縁膜IF4および絶縁膜IF5が露出している。なお、サイドウォールスペーサSWは、酸化シリコン膜と窒化シリコン膜との積層膜としてもよい。
次に、イオン注入法により、例えばヒ素(As)またはリン(P)を、サイドウォールスペーサSWの横のフィンFAおよびフィンFBに導入することで、n型の拡散領域D1およびn型の拡散領域D2を形成する。なお、拡散領域D1はエクステンション領域EX1よりも高い不純物濃度を有し、拡散領域D2はエクステンション領域EX2よりも高い不純物濃度を有する。
このようにして、メモリセルMCでは、ドレイン領域MDおよびソース領域MSの一部として機能する拡散領域D1およびエクステンション領域EX1が形成され、n型トランジスタQNでは、ドレイン領域LDおよびソース領域LSの一部として機能する拡散領域D2およびエクステンション領域EX2が形成される。
次に、領域1Aおよび領域1Bに示すように、ソース領域MSの拡散領域D1上、ドレイン領域MDの拡散領域D1上、ソース領域LSの拡散領域D2上、および、ドレイン領域LDの拡散領域D2上に、例えばニッケルシリサイド(NiSi)からなるシリサイド層S1を形成する。また、シリサイド層S1には、プラチナ(Pt)が添加されていてもよい。シリサイド層S1の形成方法としては、まず、半導体基板SB上にニッケル膜を形成し、熱処理を施すことによって、ニッケル膜と、拡散領域D1および拡散領域D2のシリコンとを反応させることで、Ni2Si膜が形成される。その後、未反応の金属膜をウェットエッチングなどにより除去し、再び熱処理を施すことで、NiSi膜が形成される。
図28は、絶縁膜SNおよび層間絶縁膜IL1の形成工程を示している。まず、CVD法を用いて、ダミーゲート電極DCG上、メモリゲート電極MG上およびダミーゲート電極DG1上を覆うように、半導体基板SB上に、例えば窒化シリコン膜からなる絶縁膜SNを形成する。続いて、CVD法を用いて、絶縁膜SN上に、例えば酸化シリコン膜からなる層間絶縁膜IL1を形成する。次に、CMP法などを用いて、絶縁膜SNおよび層間絶縁膜IL1を研磨する。この研磨処理によって、ダミーゲート電極DCG上、メモリゲート電極MG上およびダミーゲート電極DG1上に形成されていた、層間絶縁膜IL1、絶縁膜SN、絶縁膜IF4および絶縁膜IF5が除去される。このようにして、ダミーゲート電極DCG、メモリゲート電極MGおよびダミーゲート電極DG1の各上面が露出する。
また、サイドウォールスペーサSWの横の拡散領域D1上および拡散領域D2上には、絶縁膜SNおよび層間絶縁膜IL1が残されている。
図29は、ダミーゲート電極DCGおよびダミーゲート電極DG1の除去工程を示している。まず、ダミーゲート電極DCGおよびダミーゲート電極DG1を除去する領域を開口するパターンを有するハードマスクHM2を形成する。ハードマスクHM2は、例えば酸化シリコン膜のような絶縁膜、または、窒化チタン膜のような金属膜からなる。次に、ドライエッチング法およびウェットエッチング法などを用いて、ハードマスクHM2から露出しているダミーゲート電極DCGおよびダミーゲート電極DG1を除去し、ダミーゲート電極DCG下およびダミーゲート電極DG1下に形成されていた絶縁膜IF3も除去する。これにより、領域1Aでは、サイドウォールスペーサSWおよび絶縁膜ONの間で、少なくともフィンFAが露出する開口部OP1が形成され、領域1Bでは、2つのサイドウォールスペーサSWの間で、少なくともフィンFBが露出する開口部OP2が形成される。
図30は、ゲート絶縁膜GF1、ゲート絶縁膜GF2、制御ゲート電極CGおよびゲート電極G1の形成工程を示している。まず、領域1Aでは、開口部OP1の側面および底面に沿って、高誘電率膜を形成する。この時、領域1Bでは、開口部OP2内の側面および底面に沿って、高誘電率膜が形成される。次に、高誘電率膜を介して、開口部OP1内および開口部OP2内を埋め込むように、金属膜が形成される。その後、CMP法を用いて、開口部OP1外部および開口部OP2外部に形成されている上記金属膜、上記高誘電率膜およびハードマスクHM2を研磨して除去する。これによって、開口部OP1内には、上記高誘電率膜からなるゲート絶縁膜GF1、および、上記金属膜からなる制御ゲート電極CGが形成され、開口部OP2内には、上記高誘電率膜からなるゲート絶縁膜GF2、および、上記金属膜からなるゲート電極G1が形成される。
上記高誘電率膜は、CVD法またはALD(Atomic layer Deposition)法を用いて形成され、酸化シリコンよりも誘電率が高い絶縁材料膜からなる。このような高誘電率膜は、例えばハフニウムを含む酸化膜、アルミニウムを含む酸化膜、ジルコニウムを含む酸化膜、または、タンタルを含む酸化膜からなる金属酸化膜である。また、このような高誘電率膜の膜厚は、例えば1〜2nmである。
また、上記高誘電率膜の形成に先立って、半導体基板SBを熱酸化することで、上記高誘電率膜とフィンFAとの間、および、上記高誘電率膜とフィンFBとの間に、膜厚が1nm程度の酸化シリコン膜を形成してもよい。この場合、この酸化シリコン膜は、ゲート絶縁膜GF1の一部、およびゲート絶縁膜GF1の一部として機能する。
上記金属膜は、CVD法またはスパッタリング法を用いて形成され、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜若しくはアルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
図31は、制御ゲート電極CGの上面と、ゲート電極G1の上面とを後退させる工程を示している。領域1A、領域2Aおよび領域1Bに示すように、ドライエッチングまたはウェットエッチングなどを用いて、制御ゲート電極CGの上面と、ゲート電極G1の上面とを後退させる。この時、ゲート絶縁膜GF1およびゲート絶縁膜GF2が、開口部OP1の側面および開口部OP2の側面に残されるようにする。すなわち、ゲート絶縁膜GF1およびゲート絶縁膜GF2に対する選択比が十分に高い条件で、制御ゲート電極CGの上面およびゲート電極G1の上面をエッチングする。
図32は、キャップ膜CP1およびキャップ膜CP2の形成工程を示している。まず、半導体基板SB上に、CVD法を用いることで、例えば窒化シリコン膜からなる絶縁膜を形成する。その後、CMP法を用いて上記絶縁膜を研磨することで、開口部OP1外部および開口部OP2外部の上記絶縁膜を除去し、開口部OP1内部および開口部OP2内部に上記絶縁膜からなるキャップ膜CP1およびキャップ膜CP2を形成する。すなわち、後退させた制御ゲート電極CGの上面上およびゲート電極G1の上面上に、それぞれキャップ膜CP1およびキャップ膜CP2が形成される。
また、領域1Aに示すように、キャップ膜CP1とメモリゲート電極MGとの間には、ゲート絶縁膜GF1および絶縁膜ONが存在している。
また、後で詳細に説明するが、キャップ膜CP1は、層間絶縁膜IL2にドレイン領域MDへのコンタクトホールCHを形成する際に、コンタクトホールCHが制御ゲート電極CGに達することを防止する目的で形成されている。従って、コンタクトホールCH形成時のエッチングの選択比を考慮して、キャップ膜CP1の材料は、層間絶縁膜IL2とは異なる材料であることが望ましい。
図33は、シリサイド層S2の形成工程を示している。シリサイド層S2は、例えばニッケルシリサイド(NiSi)、または、コバルトシリサイド(CoSi2)からなり、メモリゲート電極MGの上面に形成される。また、シリサイド層S2に、プラチナ(Pt)が添加されていてもよい。シリサイド層S2の形成方法としては、まず、半導体基板SB上に金属膜を形成し、熱処理を施すことによって、金属膜と、メモリゲート電極MGの多結晶シリコンとを反応させる。その後、未反応の金属膜をウェットエッチングなどにより除去し、再び熱処理を施すことで、シリサイド層S2が形成される。
なお、本実施の形態においては、シリサイド層S2の形成は必須ではないが、メモリゲート電極MGの低抵抗化が要求される場合には、メモリゲート電極MG上にシリサイド層S2を形成することが好ましい。
その後、図4に示されるように、層間絶縁膜IL2、プラグPG1〜PG3、層間絶縁膜IL3および配線M1が形成される。まず、例えばCVD法を用いて、層間絶縁膜IL1、メモリセルMCおよびn型トランジスタQNを覆うように、例えば酸化シリコン膜からなる層間絶縁膜IL2を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜IL2、層間絶縁膜IL1および絶縁膜SNに、コンタクトホールを形成し、コンタクトホール内にプラグPG1〜PG3を形成する。プラグPG1は、メモリセルMCのドレイン領域MDと電気的に接続され、プラグPG2は、メモリセルMCのソース領域MSと電気的に接続され、プラグPG3は、n型トランジスタQNのドレイン領域LDおよびソース領域LSと電気的に接続される。プラグPG1〜PG3は、例えば、チタン膜、窒化チタン膜またはこれらの積層膜からなるバリアメタル膜と、タングステン(W)を主体とする導電性膜とからなる。
次に、層間絶縁膜IL2上に、例えばCVD法によって、例えば酸化シリコン膜を主体とする層間絶縁膜IL3を形成する。次に、層間絶縁膜IL3に、配線用の溝を形成し、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜IL3内にプラグPG1〜PG3と接続する1層目の配線M1が形成される。
以上のようにして、本実施の形態の半導体装置が製造される。
<不揮発性メモリの動作について>
次に、不揮発性メモリの動作例について、図34および図35を参照して説明する。
次に、不揮発性メモリの動作例について、図34および図35を参照して説明する。
図34は、不揮発性メモリのメモリセルMCの等価回路図である。図35は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図35の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図34に示すメモリセルMCのメモリゲート電極MGに印加する電圧Vmg、ソース領域MSに印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域MDに印加する電圧Vd、および、ウェルPW1に印加する電圧Vbが記載されている。
なお、図35の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリゲート電極MG下の絶縁膜ON中の電荷蓄積層CSLへの電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
書込み方式は、いわゆるSSI(Source Side Injection:ソースサイド注入)方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式を用いることができる。例えば図35の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの電荷蓄積層CSLに電子を注入することで書込みを行う。
この際、ホットエレクトロンは、2つのゲート電極(メモリゲート電極MGおよび制御ゲート電極CG)下のチャネル領域で発生し、メモリゲート電極MGの下の電荷蓄積層CSLにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層CSL中のトラップ準位に捕獲され、その結果、メモリゲート電極MGを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるBTBT方式と呼ばれる、BTBT(Band-To-Band Tunneling:バンド間トンネル現象)によるホットホール注入により消去を行う消去方式を用いることができる。すなわち、BTBTにより発生したホールを電荷蓄積層CSLに注入することにより消去を行う。例えば図35の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、BTBT現象によりホールを発生させ、電界加速することで選択メモリセルの電荷蓄積層CSL中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図35の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
<半導体装置とその製造方法の主要な特徴について>
次に、本実施の形態の半導体装置とその製造方法の主要な特徴および効果について、主に図36および図37を用いて説明する。
次に、本実施の形態の半導体装置とその製造方法の主要な特徴および効果について、主に図36および図37を用いて説明する。
まず、上述の図2で説明したように、プラグPG1の口径は、隣接する2つの制御ゲート電極CG間の距離と同程度となっている。ここで、マスクずれなどの理由により、プラグPG1は制御ゲート電極CG上に形成されることもある。しかし、本実施の形態では、制御ゲート電極CG上にはキャップ膜CP1が形成されているため、プラグPG1と制御ゲート電極CGとが接触することを防止することができる。すなわち、本実施の形態では、プラグPG1と制御ゲート電極CGとが短絡する恐れを考慮して、隣接する2つの制御ゲート電極CG間の距離を、プラグPG1の口径よりも十分に大きくする必要がない。従って、本実施の形態のメモリセルMCでは、隣接する2つの制御ゲート電極CG間の距離を縮めることができるので、半導体装置の微細化を図ることができる。
図36は、マスクずれによって、コンタクトホールCHが、制御ゲート電極CG上に形成された場合を示す断面図である。また、図36は、図33から図4に至る途中の工程であり、層間絶縁膜IL2を形成した後、層間絶縁膜IL2、層間絶縁膜IL1および絶縁膜SNに、プラグPG1を埋め込むためのコンタクトホールCHを形成する時の工程を示している。
図36に示すように、コンタクトホールCHの形成工程は、まず、レジストパターンPR4をマスクとして、酸化シリコン膜を主体とする層間絶縁膜IL2、IL1に対して、例えばC4F6、ArおよびO2を含む混合ガスを用いて、第1ドライエッチング処理を行う。この時、絶縁膜SNおよびキャップ膜CP1は、酸化シリコン膜に対してエッチング選択比の高い窒化シリコン膜などの絶縁膜で形成されているため、絶縁膜SNおよびキャップ膜CP1がエッチングストッパ膜として機能している。
次に、絶縁膜SNに対して、例えばCHF3、ArおよびO2を含む混合ガスを用いて、第2ドライエッチング処理を行う。絶縁膜SNが除去されることで、コンタクトホールCHがドレイン領域MD(シリサイド層S1)に到達する。ここで、半導体ウェハ面内で、絶縁膜SNが残される箇所がないように、第2ドライエッチング処理はオーバーエッチングで行っている。また、図36のようにマスクずれが発生している場合、コンタクトホールCHはキャップ膜CP1の直上にも位置している。このため、制御ゲート電極CG上のキャップ膜CP1もオーバーエッチングの影響を受け、キャップ膜CP1の膜厚方向だけでなく、キャップ膜CP1のフィンの長辺方向(図2のX方向)にもエッチングが進行する場合がある。そうすると、コンタクトホールCHが、メモリゲート電極MGに達する恐れが出てくる。ここでは、コンタクトホールCHが、メモリゲート電極MGの上部に形成されたシリサイド層S2に達する恐れがある。
ここで、メモリゲート電極MGと制御ゲート電極CGとの間には絶縁膜ONが形成されているが、絶縁膜ONに含まれる電荷蓄積層CSLも窒化シリコン膜で形成されているため、絶縁膜ONもオーバーエッチングにより削られる恐れがある。つまり、上記のオーバーエッチングが大きい場合には、コンタクトホールCHがメモリゲート電極MGに達する恐れ、または、コンタクトホールCHがメモリゲート電極MGに非常に近い位置まで達する恐れがある。
従って、図37に示すように、コンタクトホールCH内にプラグPG1を埋め込んだ際に、ドレイン領域MDと電気的に接続するプラグPG1と、メモリゲート電極MGとの間の絶縁耐圧が著しく低下する、または、プラグPG1とメモリゲート電極MGとが短絡するなどの不具合が発生する。
本実施の形態では、ゲート絶縁膜GF1を、制御ゲート電極CGとメモリゲート電極MGとの間だけでなく、キャップ膜CP1とメモリゲート電極MG(シリサイド層S2)との間にも形成している。すなわち、上述の図31の工程において、制御ゲート電極CGの上面を後退させる際に、開口部OP1上部のゲート絶縁膜GF1も後退させることも可能であるが、本実施の形態では、あえて開口部OP1上部のゲート絶縁膜GF1を残している。ゲート絶縁膜GF1は上述のように、酸化シリコン膜および窒化シリコン膜とは異なる材料である金属酸化物で構成されているので、上記のオーバーエッチングに対するエッチングストッパとして機能することができる。従って、コンタクトホールCHが、メモリゲート電極MGに達する恐れを抑制することができるので、プラグPG1とメモリゲート電極とが短絡する恐れを抑制することができる。このため、半導体装置の信頼性を向上させることができる。
(変形例)
実施の形態1の変形例を、図38〜図40を用いて以下に説明する。
実施の形態1の変形例を、図38〜図40を用いて以下に説明する。
図38は、図2に対応するメモリセルMCの平面図であり、図39および図40は、それぞれ図36および図37に対応するメモリセルMCの断面図である。
実施の形態1と同様に、メモリセルMCは、ドレイン領域MD(拡散領域D1)に対して対称に設けられている。このため、一つのコンタクトホールCHを2つのメモリセルMCで共有している。
図38に示すように、本変形例の隣接する2つの制御ゲート電極CG間の距離は、実施の形態1の隣接する2つの制御ゲート電極CG間の距離よりも小さい。言い換えれば、本変形例のコンタクトホールCH(プラグPG1)の口径は、実施の形態1のコンタクトホールCH(プラグPG1)の口径と同じであるが、隣接する2つの制御ゲート電極CG間の距離よりも大きい。
すなわち、図39に示すように、コンタクトホールCHは、キャップ膜CP1を介して、隣接する2つの制御ゲート電極CGの直上に位置している。そして、図40に示すように、コンタクトホールCH内にはプラグPG1が埋め込まれて形成される。
このような場合でも、隣接する2つの制御ゲート電極CG上には、それぞれキャップ膜CP1が形成されているため、プラグPG1と制御ゲート電極CGとが接触することを防止することができる。また、キャップ膜CP1とメモリゲート電極MGとの間には、ゲート絶縁膜GF1が形成されているため、プラグPG1とメモリゲート電極とが短絡する恐れを抑制することができる。
すなわち、隣接する2つの制御ゲート電極CG間の距離が、コンタクトホールCH(プラグPG1)の口径以下の長さであっても、プラグPG1とメモリゲート電極とが短絡する恐れを抑制することができる。
従って、本変形例の半導体装置は、実施の形態1と同様の効果を得る事ができるだけでなく、実施の形態1と比較して、隣接する2つの制御ゲート電極CG間の距離を、更に縮めることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
A、1A〜3A 領域(不揮発性メモリセル回路)
B、1B 領域(CPU回路)
C1〜C5 回路
CG 制御ゲート電極
CH コンタクトホール
CHP 半導体チップ
CP1、CP2 キャップ膜(エッチングストッパ膜)
CSL 電荷蓄積層
D1、D2 拡散領域(半導体領域)
DCG ダミーゲート電極
DG1 ダミーゲート電極
EX1、EX2 エクステンション領域(半導体領域)
FA、FB フィン
G1 ゲート電極
GF1、GF2 ゲート絶縁膜
HM1、HM2 ハードマスク
IF1〜IF5 絶縁膜
IL1〜IL3 層間絶縁膜
LD ドレイン領域
LS ソース領域
MC メモリセル
MD ドレイン領域
MG メモリゲート電極
MS ソース領域
ON 絶縁膜(ゲート絶縁膜)
OP1、OP2 開口部
PG1〜PG3 プラグ
PR1〜PR4 レジストパターン
PW1、PW2 ウェル
QN n型トランジスタ
S1、S2 シリサイド層
SB 半導体基板
SI1〜SI3 導電性膜
SN 絶縁膜(エッチングストッパ膜)
STI 素子分離部
X1、X2 絶縁膜
B、1B 領域(CPU回路)
C1〜C5 回路
CG 制御ゲート電極
CH コンタクトホール
CHP 半導体チップ
CP1、CP2 キャップ膜(エッチングストッパ膜)
CSL 電荷蓄積層
D1、D2 拡散領域(半導体領域)
DCG ダミーゲート電極
DG1 ダミーゲート電極
EX1、EX2 エクステンション領域(半導体領域)
FA、FB フィン
G1 ゲート電極
GF1、GF2 ゲート絶縁膜
HM1、HM2 ハードマスク
IF1〜IF5 絶縁膜
IL1〜IL3 層間絶縁膜
LD ドレイン領域
LS ソース領域
MC メモリセル
MD ドレイン領域
MG メモリゲート電極
MS ソース領域
ON 絶縁膜(ゲート絶縁膜)
OP1、OP2 開口部
PG1〜PG3 プラグ
PR1〜PR4 レジストパターン
PW1、PW2 ウェル
QN n型トランジスタ
S1、S2 シリサイド層
SB 半導体基板
SI1〜SI3 導電性膜
SN 絶縁膜(エッチングストッパ膜)
STI 素子分離部
X1、X2 絶縁膜
Claims (18)
- 半導体基板の一部分であって、前記半導体基板の上面から突出し、且つ、前記半導体基板の主面に沿う第1方向に延在する第1突出部と、
前記第1突出部の上面上および側面上に、第1ゲート絶縁膜を介して形成され、且つ、前記第1方向に直交する第2方向に延在する第1ゲート電極と、
前記第1突出部の前記上面上および側面上に、第2ゲート絶縁膜を介して形成され、前記第1ゲート電極の第1側面に前記第2ゲート絶縁膜を介して隣接し、且つ、前記第2方向に延在する第2ゲート電極と、
前記第1側面と反対側の前記第1ゲート電極の第2側面に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサの横の前記第1突出部に形成された半導体領域と、
前記半導体領域上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜上および前記第1ゲート電極上に形成された第2層間絶縁膜と、
前記半導体領域に達するように、前記第2層間絶縁膜、前記第1層間絶縁膜および前記第1絶縁膜に形成されたプラグと、
を有し、
前記第1ゲート電極と前記第2層間絶縁膜との間に、キャップ膜が形成されており、
前記プラグは、前記キャップ膜の直上にも位置しており、
前記第1層間絶縁膜および前記第2層間絶縁膜は、前記第1絶縁膜および前記キャップ膜と異なる材料からなる、半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート絶縁膜は、前記第1ゲート電極の底面および側面に形成されており、
前記キャップ膜と前記第2ゲート電極との間には、前記第1ゲート絶縁膜が形成されており、
前記第1ゲート絶縁膜は、前記第1絶縁膜および前記キャップ膜とは異なる材料からなる、半導体装置。 - 請求項2記載の半導体装置において、
前記キャップ膜と前記第2ゲート電極との間には、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜が形成されている、半導体装置。 - 請求項3記載の半導体装置において、
前記第2ゲート電極上にはシリサイド層が形成されている、半導体装置。 - 請求項2記載の半導体装置において、
前記第1層間絶縁膜および前記第2層間絶縁膜は、酸化シリコンからなり、
前記第1絶縁膜および前記キャップ膜は、窒化シリコンからなり、
前記第1ゲート絶縁膜は、金属酸化物からなる、半導体装置。 - 請求項5記載の半導体装置において、
前記金属酸化物は、ハフニウムを含む酸化膜、アルミニウムを含む酸化膜、ジルコニウムを含む酸化膜、または、タンタルを含む酸化膜である、半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート絶縁膜は、電荷蓄積層を有し、
前記第1ゲート電極、前記第1ゲート絶縁膜、前記第2ゲート電極、前記第2ゲート絶縁膜および前記半導体領域は、不揮発性メモリを構成している、半導体装置。 - 請求項7記載の半導体装置において、
互いに隣接する2つ前記不揮発性メモリは、前記半導体領域に対して対称に形成されており、
前記プラグは、隣接する前記不揮発性メモリの各々の前記キャップ膜の直上に位置している、半導体装置。 - (a)半導体基板を準備する工程、
(b)前記半導体基板の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の上面から突出し、且つ、前記半導体基板の主面に沿った第1方向に延在する第1突出部を形成する工程、
(c)前記第1突出部の上面上および側面上に、第1絶縁膜を介してダミーゲート電極を形成する工程、
(d)前記第1突出部の上面上および側面上と、前記ダミーゲート電極の第1側面上とに、第2ゲート絶縁膜を形成する工程、
(e)前記第2ゲート絶縁膜を介して、前記第1突出部の上面上および側面上と、前記第1側面とは反対側の前記ダミーゲート電極の第2側面上とに、第2ゲート電極を形成する工程、
(f)前記(e)工程後に、前記第1突出部の上面上、および、前記ダミーゲート電極の前記第2側面上に、サイドウォールスペーサを形成する工程、
(g)前記サイドウォールスペーサの横の前記第1突出部に、イオン注入によって、半導体領域を形成する工程、
(h)前記半導体領域上に、第2絶縁膜を形成する工程、
(i)前記第2絶縁膜上に、第1層間絶縁膜を形成する工程、
(j)前記(i)工程後に、前記ダミーゲート電極および前記第1絶縁膜を除去することで、前記サイドウォールスペーサと前記第2ゲート絶縁膜との間の前記第1突出部を露出する開口部を形成する工程、
(k)前記開口部内に、第1ゲート絶縁膜を形成する工程、
(l)前記開口部内に、前記第1ゲート絶縁膜を介して、第1ゲート電極を埋め込む工程、
(m)前記第1ゲート電極の上面を後退させる工程、
(n)前記(m)工程後に、前記開口部内を埋め込むように、前記第1ゲート電極上にキャップ膜を形成する工程、
(o)前記(n)工程後に、前記第1層間絶縁膜上および前記キャップ膜上に、第2層間絶縁膜を形成する工程、
(p)前記第2層間絶縁膜、前記第1層間絶縁膜および前記第2絶縁膜に、前記半導体領域に達するコンタクトホールを形成する工程、
を有し、
前記コンタクトホールは、前記キャップ膜の直上にも位置しており、
前記第1層間絶縁膜および前記第2層間絶縁膜は、前記第2絶縁膜および前記キャップ膜とは異なる材料からなる、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記キャップ膜と、前記第2ゲート電極との間には、前記第1ゲート絶縁膜が形成されており、
前記第1ゲート絶縁膜は、前記第2絶縁膜および前記キャップ膜とは異なる材料からなる、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記キャップ膜と、前記第2ゲート電極との間には、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜が形成されている、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記第2ゲート電極上にはシリサイド層が形成されている、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(p)工程において、前記第2層間絶縁膜および前記第1層間絶縁膜をエッチングする際に、前記第2絶縁膜および前記キャップ膜がエッチングストッパとして機能する、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(p)工程は、
(P1)前記第2層間絶縁膜および前記第1層間絶縁膜をエッチングする工程、
(P2)前記(P1)工程後に、前記キャップ膜の一部をエッチングすると同時に、前記第2絶縁膜をエッチングして前記半導体領域に達する前記コンタクトホールを形成する工程、
を有し、
前記(P1)工程では、前記第2絶縁膜および前記キャップ膜がエッチングストッパとして機能し、
前記(P2)工程では、前記第1ゲート絶縁膜がエッチングストッパとして機能する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記第1および第2層間絶縁膜は、酸化シリコンからなり、
前記第2絶縁膜および前記キャップ膜は、窒化シリコンからなり、
前記第1ゲート絶縁膜は、金属酸化物からなる、半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記金属酸化物は、ハフニウムを含む酸化膜、アルミニウムを含む酸化膜、ジルコニウムを含む酸化膜、または、タンタルを含む酸化膜である、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記第2ゲート絶縁膜は、電荷蓄積層を有し、
前記第1ゲート電極、前記第1ゲート絶縁膜、前記第2ゲート電極、前記第2ゲート絶縁膜および前記半導体領域は、不揮発性メモリを構成している、半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、
互いに隣接する2つの前記不揮発性メモリは、前記半導体領域に対して対称に形成されており、
前記コンタクトホールは、隣接する前記不揮発性メモリの各々の前記第1ゲート電極上に形成された前記キャップ膜の直上に位置している、半導体装置の製造方法。
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