JP2018117067A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2018117067A
JP2018117067A JP2017007448A JP2017007448A JP2018117067A JP 2018117067 A JP2018117067 A JP 2018117067A JP 2017007448 A JP2017007448 A JP 2017007448A JP 2017007448 A JP2017007448 A JP 2017007448A JP 2018117067 A JP2018117067 A JP 2018117067A
Authority
JP
Japan
Prior art keywords
gate electrode
insulating film
semiconductor device
manufacturing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017007448A
Other languages
English (en)
Other versions
JP6787798B2 (ja
Inventor
加藤　茂樹
Shigeki Kato
茂樹 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017007448A priority Critical patent/JP6787798B2/ja
Priority to US15/858,296 priority patent/US10546865B2/en
Publication of JP2018117067A publication Critical patent/JP2018117067A/ja
Application granted granted Critical
Publication of JP6787798B2 publication Critical patent/JP6787798B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】不揮発性メモリのメモリセル用の制御ゲート電極（ＣＧ）およびメモリゲート電極（ＭＧ）と、周辺回路用のゲート電極ＧＥ１およびダミーゲート電極（ＤＧ）とを形成してから、それらを覆うように絶縁膜ＩＬ１を形成する。ゲート電極ＧＥ１のゲート長は、制御ゲート電極（ＣＧ）のゲート長よりも大きい。それから、絶縁膜ＩＬ１に開口部ＯＰ２を形成し、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングして高さを低くする。その後、絶縁膜ＩＬ１上に絶縁膜を形成してから、その絶縁膜を研磨して制御ゲート電極（ＣＧ）、メモリゲート電極（ＭＧ）、ゲート電極ＧＥ１およびダミーゲート電極（ＤＧ）を露出させてから、ダミーゲート電極（ＤＧ）を除去し、その除去領域にゲート電極を形成する。
【選択図】図３０

Description

本発明は、半導体装置の製造方法に関し、特に、不揮発性メモリとＭＩＳＦＥＴとを備える半導体装置の製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。なお、トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２０１４−１２７５２７号公報（特許文献１）には、不揮発性メモリと高電圧のＭＯＳＦＥＴとを備える半導体装置に関する技術が記載されている。
特開２０１４−１２７５２７号公報
不揮発性メモリおよびＭＩＳＦＥＴを有する半導体装置において、信頼性を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。もしくは、半導体装置の信頼性を向上させ、かつ、半導体装置の製造歩留まりを向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、不揮発性メモリのメモリセルと、第１ＭＩＳＦＥＴと、第２ＭＩＳＦＥＴと、を備える半導体装置の製造方法において、前記メモリセル用の第１および第２ゲート電極と、前記第１ＭＩＳＦＥＴ用の第３ゲート電極と、ダミーゲート電極とを形成した後、前記第３ゲート電極の一部をエッチングして高さを低くする。前記第３ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも大きい。その後、前記第１、第２および第３ゲート電極と前記ダミーゲート電極とを覆うように絶縁膜を形成してから、その絶縁膜を研磨して前記第１、第２および第３ゲート電極と前記ダミーゲート電極を露出させる。その後、前記ダミーゲート電極を除去してから、前記ダミーゲート電極が除去された領域である溝内に、前記第２ＭＩＳＦＥＴ用の第４ゲート電極を形成する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
または、半導体装置の製造歩留まりを向上させることができる。
もしくは、半導体装置の信頼性を向上させ、かつ、半導体装置の製造歩留まりを向上させることができる。
一実施の形態の半導体装置の製造工程中の要部断面図である。 図１と同じ半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図３と同じ半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図５と同じ半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図７と同じ半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図９と同じ半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１１と同じ半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１３と同じ半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１５と同じ半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１７と同じ半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１９と同じ半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２１と同じ半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２７と同じ半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３１と同じ半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３３と同じ半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３５と同じ半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３７と同じ半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４１と同じ半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４３と同じ半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４５と同じ半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４７と同じ半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４９と同じ半導体装置の製造工程中の要部断面図である。 図４９に続く半導体装置の製造工程中の要部断面図である。 図５１と同じ半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 図５３と同じ半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の要部断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 検討例の半導体装置の製造工程中の要部断面図である。 図５７と同じ半導体装置の製造工程中の要部断面図である。 図５７に続く半導体装置の製造工程中の要部断面図である。 図５９と同じ半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部平面図である。 一実施の形態の半導体装置の製造工程中の要部平面図である。 一実施の形態の半導体装置の製造工程中の要部平面図である。 一実施の形態の半導体装置の製造工程中の要部平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
図１〜図５４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１〜図５４の断面図には、メモリセル領域１Ａに不揮発性メモリのメモリセルが、低耐圧ＭＩＳ領域１Ｂに低耐圧のＭＩＳＦＥＴが、高耐圧ＭＩＳ領域１Ｃに高耐圧のＭＩＳＦＥＴが、それぞれ形成される様子が示されている。
ここで、メモリセル領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリセルが形成される領域である。また、低耐圧ＭＩＳ領域１Ｂは、半導体基板ＳＢの主面において、周辺回路を構成する低耐圧のＭＩＳＦＥＴが形成される領域である。また、高耐圧ＭＩＳ領域１Ｃは、半導体基板ＳＢの主面において、周辺回路を構成する高耐圧のＭＩＳＦＥＴが形成される領域である。メモリセル領域１Ａと低耐圧ＭＩＳ領域１Ｂと高耐圧ＭＩＳ領域１Ｃとは、同一の半導体基板ＳＢの主面における互いに異なる平面領域に対応している。また、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。また、高耐圧ＭＩＳ領域１Ｃに形成される高耐圧ＭＩＳＦＥＴの耐圧は、低耐圧ＭＩＳ領域１Ｂに形成される低耐圧ＭＩＳＦＥＴの耐圧よりも高く、また、高耐圧ＭＩＳ領域１Ｃに形成される高耐圧ＭＩＳＦＥＴの動作電圧は、低耐圧ＭＩＳ領域１Ｂに形成される低耐圧ＭＩＳＦＥＴの動作電圧よりも高い。
また、本実施の形態においては、メモリセル領域１Ａ、低耐圧ＭＩＳ領域１Ｂおよび高耐圧ＭＩＳ領域１Ｃのそれぞれにおいて、形成するＭＩＳＦＥＴはｎチャネル型であるが、導電型を逆にしてｐチャネル型とすることもできる。
半導体装置を製造するには、図１および図２に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域ＳＴを形成する。素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。
次に、図３および図４に示されるように、メモリセル領域１Ａの半導体基板ＳＢにｐ型ウエルＰＷ１を、低耐圧ＭＩＳ領域１Ｂの半導体基板ＳＢにｐ型ウエルＰＷ２を、高耐圧ＭＩＳ領域１Ｃの半導体基板ＳＢにｐ型ウエルＰＷ３を形成する。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とｐ型ウエルＰＷ３とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の形成後、ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３のそれぞれの表層部に、必要に応じてチャネルドープイオン注入を行うこともできる。
次に、絶縁膜ＧＦ１，ＧＦ２，ＧＦ３を形成する。絶縁膜ＧＦ１は、メモリセル領域１Ａにおける半導体基板ＳＢの表面に形成され、絶縁膜ＧＦ２は、低耐圧ＭＩＳ領域１Ｂにおける半導体基板ＳＢの表面に形成され、絶縁膜ＧＦ３は、高耐圧ＭＩＳ領域１Ｃにおける半導体基板ＳＢの表面に形成される。
絶縁膜ＧＦ１，ＧＦ２，ＧＦ３は、例えば酸化シリコン膜からなる。高耐圧ＭＩＳ領域１Ｃの絶縁膜ＧＦ３の厚さは、メモリセル領域１Ａの絶縁膜ＧＦ１の厚さや低耐圧ＭＩＳ領域１Ｂの絶縁膜ＧＦ２の厚さよりも厚く、例えば３〜２０ｎｍ程度とすることができる。また、メモリセル領域１Ａの絶縁膜ＧＦ１の厚さと、低耐圧ＭＩＳ領域１Ｂの絶縁膜ＧＦ２の厚さとは、ほぼ同じであり、例えば１〜５ｎｍ程度とすることができる。
絶縁膜ＧＦ１，ＧＦ２，ＧＦ３形成工程は、例えば、次のようにして行うことができる。すなわち、まず、希釈フッ酸洗浄などによって半導体基板ＳＢの表面を清浄化してから、半導体基板ＳＢの表面に、絶縁膜ＧＦ３用の酸化シリコン膜を熱酸化法などを用いて形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いてメモリセル領域１Ａおよび低耐圧ＭＩＳ領域１Ｂにおける絶縁膜ＧＦ３用の酸化シリコン膜を除去し、高耐圧ＭＩＳ領域１Ｃに絶縁膜ＧＦ３用の酸化シリコン膜を残す。それから、絶縁膜ＧＦ１用と絶縁膜ＧＦ２用とを兼ねた酸化シリコン膜を、熱酸化法を用いて、メモリセル領域１Ａおよび低耐圧ＭＩＳ領域１Ｂにおける半導体基板ＳＢの表面に形成する。このようにして、メモリセル領域１Ａの半導体基板ＳＢの表面に絶縁膜ＧＦ１が形成され、低耐圧ＭＩＳ領域１Ｂの半導体基板ＳＢの表面に絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳ領域１Ｃの半導体基板ＳＢの表面に、絶縁膜ＧＦ３が形成された構造が得られる。なお、図３および図４では、素子分離領域ＳＴ上に絶縁膜ＧＦ２，ＧＦ３が形成されている場合が図示されているが、熱酸化法を用いて絶縁膜ＧＦ１，ＧＦ２，ＧＦ３を形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＦ１，ＧＦ２，ＧＦ３は形成されない。
次に、図５および図６に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＧＦ１，ＧＦ２，ＧＦ３上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成する。
シリコン膜ＰＳ１は、制御トランジスタのゲート電極用の導電膜であるが、後述のダミーゲート電極ＤＧおよびゲート電極ＧＥ１を形成するための導電膜を兼ねている。すなわち、シリコン膜ＰＳ１により、後述の制御ゲート電極ＣＧと後述のダミーゲート電極ＤＧと後述のゲート電極ＧＥ１とが形成される。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。シリコン膜ＰＳ１は、成膜後のイオン注入でｎ型不純物を導入するか、あるいは、成膜用ガスにより成膜時にｎ型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ１はｎ型不純物が導入されるが、低耐圧ＭＩＳ領域１Ｂと高耐圧ＭＩＳ領域１Ｃのシリコン膜ＰＳ１は、ノンドープのシリコン膜であってもよい。
次に、図５および図６に示されるように、シリコン膜ＰＳ１上に絶縁膜ＣＰＺを形成する。絶縁膜ＣＰＺは、例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。
次に、図７および図８に示されるように、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。このとき、低耐圧ＭＩＳ領域１Ｂおよび高耐圧ＭＩＳ領域１Ｃでは、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜は、パターニングされずにそのまま残存する。低耐圧ＭＩＳ領域１Ｂおよび高耐圧ＭＩＳ領域１Ｃに残存するシリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜を、積層膜ＬＭと称することとする。
メモリセル領域１Ａにおいて、積層体ＬＭ１の下に残存する絶縁膜ＧＦ１が、制御トランジスタのゲート絶縁膜となる。従って、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧが半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＦ１を介して形成され、制御ゲート電極ＣＧ上に制御ゲート電極ＣＧとほぼ同じ平面形状のキャップ絶縁膜ＣＰ１が形成された状態となる。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦ１は、パターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表層部に対してチャネルドープイオン注入を行う。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図９および図１０に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの表面上と積層体ＬＭ１の上面および側面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する。この際、積層膜ＬＭの上面および側面上にも絶縁膜ＭＺが形成され得る。このため、絶縁膜ＭＺは、半導体基板ＳＢ上に、積層体ＬＭ１および積層膜ＬＭを覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。なお、図面を見やすくするために、図９および図１０では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図９において円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ１上の絶縁膜ＭＺ２と絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸化シリコン膜（酸化膜）からなる。
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜からなる絶縁膜ＭＺ１を熱酸化法により形成してから、絶縁膜ＭＺ１上に窒化シリコン膜からなる絶縁膜ＭＺ２をＣＶＤ法で堆積し、更に絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。酸化シリコン膜の代わりに、酸窒化シリコン膜を形成することもできる。絶縁膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、絶縁膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、絶縁膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能する。絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積部（電荷蓄積層）として機能することができる。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層として機能することができる。絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。
次に、図１１および図１２に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては積層体ＬＭ１を覆うように、低耐圧ＭＩＳ領域１Ｂおよび高耐圧ＭＩＳ領域１Ｃにおいては積層膜ＬＭを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成する。
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、成膜時または成膜後のイオン注入でｎ型不純物が導入されて低抵抗率とされている。
次に、図１３および図１４に示されるように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング）する。このシリコン膜ＰＳ２のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングすることにより、積層体ＬＭ１の両方の側面上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１３および図１４に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１の一方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成され、積層体ＬＭ１の他方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＳが形成される。メモリゲート電極ＭＧは、メモリセル領域１Ａにおいて、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣合うように形成される。メモリゲート電極ＭＧとシリコンスペーサＳＳで覆われていない領域の絶縁膜ＭＺは露出される。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＳが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＳを除去する。メモリゲート電極ＭＧは、エッチングされずに残存する。その後、このフォトレジストパターンを除去し、図１５および図１６にはこの段階が示されている。
次に、図１７および図１８に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１７からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧと積層体ＬＭ１（制御ゲート電極ＣＧ）との間の領域との、両領域にわたって絶縁膜ＭＺが連続的に延在している。なお、既に上述したが、上記図９において円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３との積層膜からなる。
このようにして、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧが形成される。
次に、図１９および図２０に示されるように、積層膜ＬＭをフォトリソグラフィ技術およびエッチング技術を用いてパターニングことにより、パターニングされた積層膜ＬＭからなる積層体ＬＭ２を低耐圧ＭＩＳ領域１Ｂに形成し、パターニングされた積層膜ＬＭからなる積層体ＬＭ３を高耐圧ＭＩＳ領域１Ｃに形成する。このパターニングの際、メモリセル領域１Ａはフォトレジストパターン（図示せず）で覆われているため、メモリゲート電極ＭＧや積層体ＬＭ１はエッチングされずに残存する。
積層体ＬＭ２は、ダミーゲート電極（擬似的なゲート電極）ＤＧとその上のキャップ絶縁膜ＣＰ２とからなり、積層体ＬＭ３は、ゲート電極ＧＥ１とその上のキャップ絶縁膜ＣＰ３とからなる。ダミーゲート電極ＤＧおよびゲート電極ＧＥ１は、それぞれ、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ２，ＣＰ３は、それぞれ、パターニングされた絶縁膜ＣＰＺからなる。
低耐圧ＭＩＳ領域１Ｂにおいて、積層体ＬＭ２の下に絶縁膜ＧＦ２が残存し、高耐圧ＭＩＳ領域１Ｃにおいて、積層体ＬＭ３の下に絶縁膜ＧＦ３が残存する。低耐圧ＭＩＳ領域１Ｂおよび高耐圧ＭＩＳ領域１Ｃにおいて、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１で覆われた部分以外の絶縁膜ＧＦ２，ＧＦ３は、パターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。従って、低耐圧ＭＩＳ領域１Ｂにおいて、ダミーゲート電極ＤＧが、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２を介して形成され、ダミーゲート電極ＤＧ上にダミーゲート電極ＤＧとほぼ同じ平面形状のキャップ絶縁膜ＣＰ２が形成された状態となる。また、高耐圧ＭＩＳ領域１Ｃにおいて、ゲート電極ＧＥ１が半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ３を介して形成され、ゲート電極ＧＥ１上にゲート電極ＧＥ１とほぼ同じ平面形状のキャップ絶縁膜ＣＰ３が形成された状態となる。
ゲート電極ＧＥ１は、高耐圧のＭＩＳＦＥＴのゲート電極であり、ゲート電極ＧＥ１のゲート長は、かなり大きい。具体的には、ゲート電極ＧＥ１のゲート長は、制御ゲート電極ＣＧのゲート長よりも大きく、例えば３００ｎｍ以上である。メモリゲート電極ＭＧのゲート長は、制御ゲート電極ＣＧのゲート長よりも小さいことが多く、それゆえ、ゲート電極ＧＥ１のゲート長は、メモリゲート電極ＭＧのゲート長よりも大きい。また、高耐圧ＭＩＳＦＥＴ用のゲート電極ＧＥ１のゲート長は、低耐圧ＭＩＳＦＥＴ用の後述のゲート電極ＧＥ２よりも大きいため、ゲート電極ＧＥ１のゲート長は、ダミーゲート電極ＤＧのゲート長よりも大きい。ここで、ダミーゲート電極ＤＧのゲート長は、後で形成されるゲート電極ＧＥ２のゲート長方向で見たときの、ダミーゲート電極ＤＧの寸法（ゲート長）に対応している。また、制御ゲート電極ＣＧとダミーゲート電極ＤＧとゲート電極ＧＥ１とは、共通の膜（ここではシリコン膜ＰＳ１）により形成されるため、制御ゲート電極ＣＧとダミーゲート電極ＤＧとゲート電極ＧＥ１のそれぞれの厚さは、互いに同じになる。
次に、図２１および図２２に示されるように、ｎ−型半導体領域（ｎ型不純物拡散層、エクステンション領域、ＬＤＤ領域）ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４を、イオン注入法を用いて形成する。
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４を形成することができる。この際、メモリセル領域１Ａにおいて、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面に自己整合して形成され、ｎ−型半導体領域ＥＸ２は、積層体ＬＭ１の側面に自己整合して形成される。また、低耐圧ＭＩＳ領域１Ｂにおいて、ｎ−型半導体領域ＥＸ３は、積層体ＬＭ２の両側面に自己整合して形成される。また、高耐圧ＭＩＳ領域１Ｃにおいて、ｎ−型半導体領域ＥＸ４は、積層体ＬＭ３の両側面に自己整合して形成される。
次に、積層体ＬＭ１およびメモリゲート電極ＭＧの側面上と、積層体ＬＭ２の両側面上と、積層体ＬＭ３の両側面上とに、絶縁膜（絶縁体）からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷを形成する。
サイドウォールスペーサＳＷは、例えば、次のようにして形成することができる。すなわち、まず、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて堆積する。それから、この絶縁膜を異方性エッチングすることによって、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３の各側面上に選択的にこの絶縁膜を残して、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、積層体の側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側面上と、メモリゲート電極ＭＧの側面のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側面上と、ダミーゲート電極ＤＧの両側面上と、ゲート電極ＧＥ１の両側面上と、に形成される。
次に、ｎ＋型半導体領域（ｎ型不純物拡散層、ソース・ドレイン領域）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を、イオン注入法を用いて形成する。
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３とそれらの側面上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入する。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を形成することができる。
この際、メモリセル領域１Ａにおいて、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域ＳＤ２は、積層体ＬＭ１の側面上のサイドウォールスペーサＳＷに自己整合して形成される。また、低耐圧ＭＩＳ領域１Ｂにおいて、ｎ＋型半導体領域ＳＤ３は、積層体ＬＭ２の両側面上のサイドウォールスペーサＳＷに自己整合して形成される。また、高耐圧ＭＩＳ領域１Ｃにおいて、ｎ＋型半導体領域ＳＤ４は、積層体ＬＭ３の両側面上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。
このようにして、図２１および図２２に示されるように、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域（後述の図５５の半導体領域ＭＳに対応）が形成される。また、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域（後述の図５５の半導体領域ＭＤに対応）が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、低耐圧ＭＩＳ領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ４とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ４とにより、高耐圧ＭＩＳ領域１ＣのＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｎ型の半導体領域が形成される。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
このようにして、メモリセル領域１Ａに、不揮発性メモリのメモリセルのメモリゲート電極ＭＧと制御ゲート電極ＣＧとソース・ドレイン領域とが形成され、高耐圧ＭＩＳ領域１ＣにＭＩＳＦＥＴのゲート電極ＧＥ１とソース・ドレイン領域とが形成され、低耐圧ＭＩＳ領域１ＢにＭＩＳＦＥＴのソース・ドレイン領域が形成された。しかしながら、低耐圧ＭＩＳ領域１Ｂにおいて、最終的に使用するゲート電極（後述のゲート電極ＧＥ２）は、まだ形成されていない。
次に、図２３および図２４に示されるように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の各上部（表層部）に金属シリサイド層ＳＬ１を形成する。
金属シリサイド層ＳＬ１形成工程は、例えば次のようにして行うことができる。すなわち、まず、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３およびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ１形成用の金属膜（例えばニッケル膜）を、スパッタリング法などを用いて形成する。それから、熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の各上部（表層部分）を金属膜と反応させことにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４の各上部に金属シリサイド層ＳＬ１を形成する。金属シリサイド層ＳＬ１は、例えば、上記金属膜がニッケル膜の場合はニッケルシリサイド層である。その後、未反応（余剰）の金属膜を除去する。図２３および図２４には、この段階の断面図が示されている。未反応の金属膜を除去した後、２度目の熱処理を行う場合もある。金属シリサイド層ＳＬ１は、メモリゲート電極ＭＧの上部にも形成される。また、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３が存在することで、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１の各上部には、金属シリサイド層ＳＬ１は形成されない。
次に、図２５および図２６に示されるように、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３およびサイドウォールスペーサＳＷを覆うように、絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の形成膜厚（堆積膜厚）は、例えば、１０〜３０ｎｍ程度とすることができる。
次に、図２５および図２６に示されるように、絶縁膜ＩＬ１上に、フォトリソグラフィ技術を用いてフォトレジストパターン（マスク層）ＰＲ１を形成する。フォトレジストパターンＰＲ１は、開口部ＯＰ１を有しており、平面視において、開口部ＯＰ１は、積層体ＬＭ３（ゲート電極ＧＥ１）に内包されている。メモリセル領域１Ａおよび低耐圧ＭＩＳ領域１Ｂは、全体がフォトレジストパターンＰＲ１で覆われる。
なお、フォトリソグラフィ技術は、半導体基板の主面全面上にフォトレジスト膜を塗布法などにより形成してから、そのフォトレジスト膜を露光、現像してパターニングすることにより、所望のフォトレジストパターンを得る技術である。
次に、図２７および図２８に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３を順にエッチングすることにより、フォトレジストパターンＰＲ１の開口部ＯＰ１から露出する部分の絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３を除去する。この工程を、以下では、「図２７および図２８のエッチング工程」と称することとする。
図２７および図２８のエッチング工程を行うことにより、フォトレジストパターンＰＲ１の開口部ＯＰ１と平面視で重なる領域では、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３がエッチングされて除去され、それによってゲート電極ＧＥ１の上面が露出する。一方、フォトレジストパターンＰＲ１で覆われた領域（すなわちフォトレジストパターンＰＲ１の開口部ＯＰ１と重ならない領域）では、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３は、エッチングされずに残存する。このため、図２７および図２８のエッチング工程を終了すると、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３には、平面視において開口部ＯＰ１と重なる位置に、開口部ＯＰ１とほぼ同じ平面形状を有する開口部ＯＰ２が形成されることになる。
フォトレジストパターンＰＲ１の開口部ＯＰ１と絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３に形成された開口部ＯＰ２とは、連続している。開口部ＯＰ２は、キャップ絶縁膜ＣＰ３とその上の絶縁膜ＩＬ１との積層膜（積層構造）に形成されており、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３を貫通している。すなわち、開口部ＯＰ２は、絶縁膜ＩＬ１の開口部と、キャップ絶縁膜ＣＰ３の開口部とからなり、開口部ＯＰ２を構成する絶縁膜ＩＬ１の開口部とキャップ絶縁膜ＣＰ３の開口部とは、連続的につながっている。フォトレジストパターンＰＲ１の開口部ＯＰ１は、平面視において積層体ＬＭ３（ゲート電極ＧＥ１）に内包されていたため、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３に形成された開口部ＯＰ２も、平面視においてゲート電極ＧＥ１に内包されている。
絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３をエッチングして開口部ＯＰ２を形成すると、開口部ＯＰ２の底部では、ゲート電極ＧＥ１（の上面）が露出される。図２７および図２８のエッチング工程では、ゲート電極ＧＥ１をエッチングストッパとして機能させることができる。また、図２７および図２８のエッチング工程では、メモリセル領域１Ａおよび低耐圧ＭＩＳ領域１Ｂの絶縁膜ＩＬ１は、フォトレジストパターンＰＲ１で覆われているため、エッチングされない。
また、絶縁膜ＩＬ１とキャップ絶縁膜ＣＰ３とは、異なる材料により形成することもできるが、同じ材料（例えば窒化シリコン）により形成されていれば、より好ましい。絶縁膜ＩＬ１とキャップ絶縁膜ＣＰ３とが、同じ材料（例えば窒化シリコン）により形成されていれば、図２７および図２８のエッチング工程において、絶縁膜ＩＬ１のエッチングとキャップ絶縁膜ＣＰ３のエッチングとを、エッチング条件を変えずに連続的に行うことが可能になるため、エッチング工程に要する時間を短縮することができる。
また、絶縁膜ＩＬ１とキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３とが、同じ材料（例えば窒化シリコン）により形成されていれば、後述の図３５および図３６の研磨工程において、後述の絶縁膜ＩＬ２と絶縁膜ＩＬ１とキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３とを研磨しやすくなるため、後述の図３５および図３６の研磨工程を行いやすくなる。
また、図２７および図２８のエッチング工程では、異方性のドライエッチングにより、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３をエッチングして絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３に開口部ＯＰ２を形成することが好ましい。これにより、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３に形成される開口部ＯＰ２の平面形状を、フォトレジストパターンＰＲ１の平面形状とほぼ同じにすることができ、開口部ＯＰ２の平面形状が変動するのを抑制または防止することができる。
他の形態として、キャップ絶縁膜ＣＰ３を形成していなかった場合には、開口部ＯＰ２は絶縁膜ＩＬ１に形成され、絶縁膜ＩＬ１の開口部ＯＰ２の底部でゲート電極ＧＥ１（の上面）が露出される。
次に、図２９および図３０に示されるように、フォトレジストパターンＰＲ１をエッチングマスク（ハードマスク）として用いて、開口部ＯＰ２の底部で露出するゲート電極ＧＥ１をエッチングして、開口部ＯＰ２の底部で露出する部分のゲート電極ＧＥ１の高さ（高さ位置）を低くする。この工程を、以下では、「図２９および図３０のエッチング工程」と称することとする。
すなわち、図２９および図３０のエッチング工程では、フォトレジストパターンＰＲ１をエッチングマスクとしてゲート電極ＧＥ１に対してエッチング処理を施すことで、開口部ＯＰ２から露出された部分のゲート電極ＧＥ１の上面を、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）させる。図２９および図３０のエッチング工程では、フォトレジストパターンＰＲ１で覆われた部分のゲート電極ＧＥ１、すなわち、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３で覆われた部分のゲート電極ＧＥ１は、エッチングされずにそのまま残存する。すなわち、平面視で開口部ＯＰ２に重ならない部分のゲート電極ＧＥ１は、エッチングされずにそのまま残存する。
また、図２９および図３０のエッチング工程では、ゲート電極ＧＥ１の全厚みをエッチングするのではなく、厚みの一部をエッチングするため、エッチング工程を行っても、ゲート電極ＧＥ１の下の絶縁膜ＧＦ３は露出されず、図２９および図３０のエッチング工程を終了した段階で、開口部ＯＰ２の底部では、ゲート電極ＧＥ１の厚さの一部が残存している。すなわち、図２９および図３０のエッチング工程では、開口部ＯＰ２と平面視で重なる領域において、ゲート電極ＧＥ１の上部（上層部）はエッチングされて除去されるが、ゲート電極ＧＥ１の下部（下層部）は、エッチングされずに残存する。
このため、図２９および図３０のエッチング工程を終了すると、開口部ＯＰ２から露出された部分のゲート電極ＧＥ１の上面の高さ位置は、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３で覆われた部分のゲート電極ＧＥ１の上面の高さ位置よりも低くなる。すなわち、図２９および図３０のエッチング工程を行う前は、ゲート電極ＧＥ１の上面は、ほぼ平坦であったが、図２９および図３０のエッチング工程を行うと、ゲート電極ＧＥ１の上面は、平面視で開口部ＯＰ２に重なる領域が窪んだ状態になる。
また、図２９および図３０のエッチング工程を行う前に比べて、図２９および図３０のエッチング工程を行うと、開口部ＯＰ２と平面視で重なる領域において、ゲート電極ＧＥ１の厚さが薄くなる。このため、図２９および図３０のエッチング工程は、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングして開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の上面の高さを低くする工程とみなすことができるが、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングして開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の厚さを薄くする工程とみなすこともできる。
図２９および図３０のエッチング工程では、ゲート電極ＧＥ１に比べて、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３がエッチングされにくい条件でエッチングを行うことが好ましい。すなわち、ゲート電極ＧＥ１のエッチング速度（エッチングレート）に比べて、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３のエッチング速度（エッチングレート）が低くなる条件でエッチングを行うことが好ましい。
また、図２９および図３０のエッチング工程では、異方性のドライエッチングにより、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングすることが好ましい。これにより、開口部ＯＰ２と平面視で重なる領域のゲート電極ＧＥ１を的確にエッチングして高さを低くすることができ、ゲート電極ＧＥ１において、意図しない領域がエッチングされてしまうのを抑制または防止することができる。
また、メモリセル領域１Ａのキャップ絶縁膜ＣＰ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧや、低耐圧ＭＩＳ領域１Ｂのキャップ絶縁膜ＣＰ２およびダミー制御ゲート電極ＤＧは、フォトレジストパターンＰＲ１や絶縁膜ＩＬ１で覆われているため、図２９および図３０のエッチング工程では、エッチングされずにそのまま残存する。
図２９および図３０のエッチング工程の後、図３１および図３２に示されるように、フォトレジストパターンＰＲ１を、アッシングなどにより除去する。
また、ここでは、フォトレジストパターンＰＲ１をエッチングマスクとして用いたエッチングにより絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３に開口部ＯＰ２を形成した後、フォトレジストパターンＰＲ１を除去せずに、図２９および図３０のエッチング工程でフォトレジストパターンＰＲ１をエッチングマスクとして用いてゲート電極ＧＥ１の露出部をエッチングする場合について説明した。他の形態として、図２７および図２８のようにフォトレジストパターンＰＲ１をエッチングマスクとして用いたエッチングにより絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３に開口部ＯＰ２を形成した後、フォトレジストパターンＰＲ１を除去してから、図２９および図３０のエッチング工程でゲート電極ＧＥ１の露出部をエッチングする場合もあり得る。この場合は、図２９および図３０のエッチング工程は、フォトレジストパターンＰＲ１が無い状態で行われ、絶縁膜ＩＬ１およびキャップ絶縁膜ＣＰ３がエッチングマスク（ハードマスク）として機能することができ、図２９および図３０のエッチング工程を終了すると、図３１および図３２の構造が得られる。
次に、図３３および図３４に示されるように、半導体基板ＳＢの主面全面上に、すなわち開口部ＯＰ２から露出されるゲート電極ＧＥ１上を含む絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。
絶縁膜ＩＬ２は、絶縁膜ＩＬ１とは異なる材料からなり、例えば酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。上記図３３および図３４における絶縁膜ＩＬ２の形成膜厚（堆積膜厚）は、図２５および図２６における絶縁膜ＩＬ１の形成膜厚（堆積膜厚）よりも厚く、例えば、１４０〜７００ｎｍ程度とすることができる。
次に、図３５および図３６に示されるように、絶縁膜ＩＬ２の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する。この工程を、以下では「図３５および図３６の研磨工程」と称することとする。この図３５および図３６の研磨工程により、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１の各上面が露出される。
図３５および図３６の研磨工程では、メモリゲート電極ＭＧ上およびキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３上の絶縁膜ＩＬ１も研磨されて除去され、また、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３も研磨されて除去され、また、各サイドウォールスペーサＳＷの上部も研磨され得る。メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ１を形成していた場合は、図３５および図３６の研磨工程で、メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ１も研磨されて除去される。
次に、図３７および図３８に示されるように、絶縁膜ＩＬ２上に、メモリセル領域１Ａおよび高耐圧ＭＩＳ領域１Ｃを覆い、かつ低耐圧ＭＩＳ領域１Ｂを露出する絶縁膜ＩＬ３を形成する。言い換えると、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とを覆い、かつダミーゲート電極ＤＧを露出する絶縁膜ＩＬ３を形成する。
絶縁膜ＩＬ３は、ＣＶＤ法による成膜と、フォトリソグラフィ法およびエッチング法によるパターニングとにより、形成することができる。絶縁膜ＩＬ３を形成することにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１は、絶縁膜ＩＬ３で覆われているため露出しておらず、一方、ダミーゲート電極ＤＧの上面は、絶縁膜ＩＬ３で覆われずに露出した状態になる。
次に、図３９および図４０に示されるように、ダミーゲート電極ＤＧを選択的にエッチングして除去する。この工程を、以下では、「図３９および図４０のエッチング工程」と称することとする。
図３９および図４０のエッチング工程では、ダミーゲート電極ＤＧに比べて、絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＧＦ２およびサイドウォールスペーサＳＷがエッチングされにくい条件でエッチングを行うことが好ましい。すなわち、ダミーゲート電極ＤＧのエッチング速度（エッチングレート）に比べて、絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＧＦ２およびサイドウォールスペーサＳＷの各エッチング速度（エッチングレート）が低くなる条件でエッチングを行うことが好ましい。ダミーゲート電極ＤＧは、シリコンにより形成されているため、図３９および図４０のエッチング工程において、ダミーゲート電極ＤＧの高いエッチング選択比を確保しやすい。図３９および図４０のエッチング工程を行っても、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１は、絶縁膜ＩＬ３で覆われているため、エッチングされずにそのまま残存する。
ダミーゲート電極ＤＧが除去されたことにより、溝（凹部、窪み部）ＴＲが形成される。溝ＴＲは、ダミーゲート電極ＤＧが除去された領域であり、ダミーゲート電極ＤＧを除去するまでダミーゲート電極ＤＧが存在していた領域に対応する。溝ＴＲの底面は、絶縁膜ＧＦ２の上面により形成されている。溝ＴＲの側面は、サイドウォールスペーサＳＷ（ダミーゲート電極ＤＧの側面上に形成していたサイドウォールスペーサＳＷ）により形成される。
次に、図４１および図４２に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲの内面（底面および側面）上を含む絶縁膜ＩＬ２，ＩＬ３上に、高誘電率ゲート絶縁膜用の絶縁膜として、絶縁膜ＨＫを形成する。絶縁膜ＨＫは、高誘電率絶縁膜からなる。それから、図４１および図４２に示されるように、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ内を埋めるように、ゲート電極用の導電膜として、金属膜ＭＥを形成する。金属膜ＭＥは、溝ＴＲ内を含む絶縁膜ＨＫ上に形成されるが、他の形態として、絶縁膜ＨＫの形成を省略した場合には、金属膜ＭＥは、溝ＴＲ内を含む絶縁膜ＩＬ２，ＩＬ３上に形成される。
溝ＴＲにおいて、溝ＴＲの底面および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲは絶縁膜ＨＫでは完全には埋まらず、金属膜ＭＥを形成することにより、溝ＴＲは絶縁膜ＨＫと金属膜ＭＥとにより完全に埋まった状態になる。
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。金属膜ＭＥは、金属伝導を示す導電膜であり、純金属膜や合金膜に限定されず、金属伝導を示す金属化合物膜であってもよい。また、金属膜ＭＥを積層膜とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜の積層膜とすることもできる。金属膜ＭＥの好適な一例として、金属膜ＭＥを、窒化チタン（ＴｉＮ）膜と該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜とすることができる。金属膜ＭＥは、スパッタリング法またはＣＶＤ法などを用いて形成することができる。
次に、図４３および図４４に示されるように、溝ＴＲの外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などによって除去することにより、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む。すなわち、この工程では、溝ＴＲの外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ内に絶縁膜ＨＫを介して金属膜ＭＥが埋め込まれた状態になる。
このようにして、ダミーゲート電極ＤＧが除去された領域である溝ＴＲ内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥ２が形成される。溝ＴＲに埋め込まれた金属膜ＭＥが、低耐圧のＭＩＳＦＥＴのゲート電極ＧＥ２となり、溝ＴＲに埋め込まれた絶縁膜ＨＫが、そのＭＩＳＦＥＴのゲート絶縁膜として機能する。ゲート電極ＧＥ２は、メタルゲート電極である。
また、本実施の形態では、ダミーゲート電極ＤＧを除去してゲート電極ＧＥ２に置き換え、このゲート電極ＧＥ２を低耐圧ＭＩＳ領域１ＢのＭＩＳＦＥＴのゲート電極として用いている。このため、ダミーゲート電極ＤＧは、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥ２は、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
また、本実施の形態では、金属膜ＭＥを用いてゲート電極ＧＥ２を形成しているため、ゲート電極ＧＥ２をメタルゲート電極とすることができる。ゲート電極ＧＥ２をメタルゲート電極としたことで、ゲート電極ＧＥ２の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
低耐圧ＭＩＳ領域１Ｂにおいて、絶縁膜ＨＫは、溝ＴＲの底面および側壁上に形成され、ゲート電極ＧＥ２は、底面および側面が絶縁膜ＨＫに隣接する。ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＦ２と絶縁膜ＨＫが介在しており、ゲート電極ＧＥ２とサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥ２の直下の絶縁膜ＧＦ２，ＨＫがＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
また、金属膜ＭＥおよび絶縁膜ＨＫの研磨工程、またはその後のエッチング工程により、絶縁膜ＩＬ３は除去される。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各上面が露出される。
次に、図４５および図４６に示されるように、絶縁膜ＩＬ２上に、低耐圧ＭＩＳ領域１Ｂを覆い、かつメモリセル領域１Ａおよび高耐圧ＭＩＳ領域１Ｃを露出する絶縁膜ＩＬ４を形成する。絶縁膜ＩＬ４は、ＣＶＤ法による成膜と、フォトリソグラフィ法およびエッチング法によるパターニングとにより、形成することができる。絶縁膜ＩＬ４を形成することで、ゲート電極ＧＥ２は絶縁膜ＩＬ４で覆われているため露出しておらず、一方、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上面は、絶縁膜ＩＬ４で覆われずに露出した状態になる。
次に、図４７および図４８に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上部に、サリサイド技術を用いて金属シリサイド層ＳＬ２を形成する。
金属シリサイド層ＳＬ２は、具体的には次のようにして形成することができる。すなわち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上面上を含む絶縁膜ＩＬ２および絶縁膜ＩＬ４上に、金属シリサイド層ＳＬ２形成用の金属膜を形成する。この金属膜は、例えばニッケル（Ｎｉ）膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上部を上記金属膜と反応させることで、金属シリサイド層ＳＬ２を形成する。その後、未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）を除去し、図４７および図４８には、この段階の断面図が示されている。未反応の金属膜を除去した後、２度目の熱処理を行う場合もある。また、本実施の形態では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上部に金属シリサイド層ＳＬ２を形成する場合について説明したが、他の形態として、金属シリサイド層ＳＬ２を形成しない場合もあり得る。
次に、図４９および図５０に示されるように、半導体基板ＳＢの主面全面上に、絶縁膜（層間絶縁膜）ＩＬ５を形成する。なお、図４９および図５０には、絶縁膜ＩＬ４をエッチングなどにより除去してから、絶縁膜ＩＬ２上に絶縁膜ＩＬ５を形成した場合が示されているが、他の形態として、絶縁膜ＩＬ４を除去せずに絶縁膜ＩＬ５を形成することもできる。絶縁膜ＩＬ５としては、例えば、酸化シリコンを主体とした絶縁膜を用いることができる。絶縁膜ＩＬ５の形成後、絶縁膜ＩＬ５の上面をＣＭＰ法で研磨するなどして、絶縁膜ＩＬ５の上面の平坦性を高めることもできる。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ５，ＩＬ２，ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ５，ＩＬ２，ＩＬ１にコンタクトホールを形成する。なお、コンタクトホールを形成する際には、まず、絶縁膜ＩＬ５，ＩＬ２をドライエッチングして絶縁膜ＩＬ５，ＩＬ２にコンタクトホールを形成するとともに、絶縁膜ＩＬ１をエッチングストッパとして機能させ、その後、コンタクトホールの底部で露出する絶縁膜ＩＬ１をエッチングすることにより、絶縁膜ＩＬ５，ＩＬ２，ＩＬ１を貫通するコンタクトホールを形成することができる。絶縁膜ＩＬ１をエッチングストッパとして機能させることで、コンタクトホールの掘り過ぎを抑制または防止することができる。それから、そのコンタクトホール内に、図５１および図５２に示されるように、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む絶縁膜ＩＬ５上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要なタングステン膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
次に、図５３および図５４に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成してから、絶縁膜ＩＬ６の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１あるいはゲート電極ＧＥ２などと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成について、図５５を参照して説明する。
図５５は、本実施の形態の半導体装置の要部断面図であり、メモリセル領域１Ａの要部断面図が示されている。なお、図５５では、図面を簡略化するために、上記図５４の構造のうち、絶縁膜ＩＬ１〜ＩＬ６，プラグＰＧおよび配線Ｍ１については、図示を省略している。
図５５に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域（上記素子分離領域ＳＴに相当するものであるが、図５５では図示せず）によって他の領域から電気的に分離されている。
図５５に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図５５に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されて制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＦ１と、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図５５や上記図１〜図５４の紙面に垂直な方向である。なお、上記ダミーゲート電極ＤＧ、ゲート電極ＧＥ１およびゲート電極ＧＥ２の延在方向も、上記図１〜図５４の紙面に垂直な方向である。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に絶縁膜ＧＦ１または絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦ１を介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＦ１、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦ１が、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３および絶縁膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域であり、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。半導体領域ＭＳは、メモリゲート電極ＭＧとゲート長方向に隣接する位置の半導体基板ＳＢに形成され、また、半導体領域ＭＤは、制御ゲート電極ＣＧとゲート長方向に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側（チャネル領域から遠い側）に形成されている。低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側（チャネル領域から遠い側）に形成されている。メモリゲート電極ＭＧの下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成される。また、制御ゲート電極ＣＧの下の絶縁膜ＧＦ１の下に制御トランジスタのチャネル領域が形成される。
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部には、サリサイド技術などにより、金属シリサイド層ＳＬ１が形成されている。メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、金属シリサイド層ＳＬ２が形成されている。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図５６を参照して説明する。
図５６は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、選択したメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、および、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、が記載されている。なお、図５６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である絶縁膜ＭＺ２への電子の注入を「書込」、ホール（正孔）の注入を「消去」と定義する。
なお、図５６の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
書込み方式は、いわゆるＳＳＩ（Source Side Injection）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式とがある。
ＳＳＩ方式の書込みでは、例えば図５６の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の下方のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である絶縁膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロンは、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
ＦＮ方式の書込みでは、例えば図５６の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネル効果により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式と、いわゆるＦＮ方式と呼ばれるＦＮトンネリングにより消去を行う消去方式とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホールを半導体基板ＳＢ側から絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することにより消去を行う。例えば図５６の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の絶縁膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図５６の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の絶縁膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネル効果により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図５６の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜検討の経緯について＞
本発明者は、不揮発性メモリのメモリセルと周辺回路用のＭＩＳＦＥＴとを、同一の半導体基板に形成した半導体装置について検討している。
周辺回路用のＭＩＳＦＥＴにおいて、ゲート電極にメタルゲート電極を適用すれば、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ゲート電極のゲート長が小さくなったときの短チャネル効果を改善できるという利点も得られる。また、メタルゲート電極と高誘電率ゲート絶縁膜の各材料の選択で、ＭＩＳＦＥＴのしきい値電圧の調整が可能になる。
しかしながら、信頼性の観点では、メタルゲート電極よりも、長年の使用実績があるシリコンゲート電極の方が、信頼性を確保しやすい。このため、信頼性の要求水準が高い不揮発性メモリを構成するメモリゲート電極と制御ゲート電極とについては、シリコンゲート電極を適用することを検討している。また、周辺回路用のＭＩＳＦＥＴにおいても、信頼性の要求水準が高いＭＩＳＦＥＴ（例えば高耐圧のＭＩＳＦＥＴ）については、ゲート電極にシリコンゲート電極を適用することを検討している。
このため、本発明者は、シリコンゲート電極を備える不揮発性メモリのメモリセルと、メタルゲート電極を備える周辺回路用のＭＩＳＦＥＴ（低耐圧のＭＩＳＦＥＴ）と、シリコンゲート電極を備える周辺回路用のＭＩＳＦＥＴ（高耐圧のＭＩＳＦＥＴ）と、を同一の半導体基板に形成した半導体装置について検討している。つまり、不揮発性メモリのメモリセルを構成する上記制御ゲート電極ＣＧとメモリゲート電極ＭＧとには、シリコンゲート電極を適用し、高耐圧ＭＩＳＦＥＴ用のゲート電極ＧＥ１には、シリコンゲート電極を適用し、低耐圧ＭＩＳＦＥＴ用のゲート電極ＧＥ２には、メタルゲート電極を適用することを、検討している。
このような半導体装置を製造するには、メタルゲート電極を適用するゲート電極（上記ゲート電極ＧＥ２）については、いわゆるゲートラストプロセスで形成し、メタルゲート電極を適用しないゲート電極（上記制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１）については、いわゆるゲートファーストプロセスで形成すればよい。ゲートファーストプロセスでは、完成製品で使用するゲート電極を形成してから、ソース・ドレイン用の半導体領域を形成する。一方、ゲートラストプロセスでは、ダミーのゲート電極を一旦形成してから、ソース・ドレイン用の半導体領域を形成し、その後、ダミーのゲート電極を除去し、その除去領域に、完成製品で使用する実際のゲート電極を形成する。すなわち、ゲートラストプロセスでは、ダミーのゲート電極を除去して実際に使用するゲート電極に置換する工程が存在する。このため、メタルゲート電極を適用しない上記制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１をゲートファーストプロセスで形成し、メタルゲート電極を適用する上記ゲート電極ＧＥ２をゲートラストプロセスで形成する場合は、ダミーのゲート電極（上記ダミーゲート電極ＤＧ）を除去して実際に使用するゲート電極（上記ゲート電極ＧＥ２）に置換する必要がある。
ダミーゲート電極ＤＧをゲート電極ＧＥ２に置換するには、層間絶縁膜の形成後に、その層間絶縁膜を研磨してダミーゲート電極ＤＧを露出させる必要があるが、その際に、ゲートファーストプロセスで形成した上記制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１も露出することになる。この層間絶縁膜の研磨工程で、不具合が生じる虞があることが、本発明者の検討により分かった。これについて、図５７〜図６０を参照して以下に説明する。
図５７〜図６０は、本発明者が検討した検討例の半導体装置の製造工程中の要部断面図である。
検討例の半導体装置の製造工程でも、本実施の形態と同様にして上記金属シリサイド層ＳＬ１形成工程までを行って、上記図２３および図２４の構造を得た後、図５７および図５８に示されるように、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３およびサイドウォールスペーサＳＷを覆うように、絶縁膜ＩＬ１０１と絶縁膜ＩＬ１０２とを順に形成する。絶縁膜ＩＬ１０１は、上記絶縁膜ＩＬ１に相当するものであり、例えば窒化シリコン膜からなり、絶縁膜ＩＬ１０２は、上記絶縁膜ＩＬ２に相当するものであり、絶縁膜ＩＬ１０１よりも厚く、例えば酸化シリコン膜からなる。なお、検討例の製造工程の場合は、本実施の形態における図２５〜図３０の工程は行わず、上記図２３および図２４の構造を得た後に、図５７および図５８に示されるように、絶縁膜ＩＬ１０１と絶縁膜ＩＬ１０２とからなる積層膜を形成する。すなわち、検討例の製造工程の場合は、上記フォトレジストパターンＰＲ１形成工程、図２７および図２８のエッチング工程、および、図２９および図３０のエッチング工程は、行われない。
それから、検討例の半導体装置の製造工程では、図５９および図６０に示されるように、絶縁膜ＩＬ１０２の上面を、ＣＭＰ法を用いて研磨する。この工程を、以下では「図５９および図６０の研磨工程」と称することとする。この図５９および図６０の研磨工程により、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１の各上面が露出される。
図５９および図６０の研磨工程では、メモリゲート電極ＭＧ上およびキャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３上の絶縁膜ＩＬ１０１も研磨されて除去され、また、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３も研磨されて除去され、また、各サイドウォールスペーサＳＷの上部も研磨され得る。メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ１を形成していた場合は、図５９および図６０の研磨工程で、メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ１も研磨されて除去される。
その後、検討例の半導体装置の製造工程においても、上記図３７〜図５４を参照して説明したような工程が行われるが、ここではその図示および説明は省略する。
図５９および図６０の研磨工程においては、絶縁膜ＩＬ１０２，ＩＬ１０１を主として研磨するが、それ以外にも、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３も研磨され、更に、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１も研磨される。すなわち、図５９および図６０の研磨工程を終了した段階で、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１の各上面を確実に露出させようとすると、図５９および図６０の研磨工程においては、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１も、ある程度研磨することになる。
また、メモリセル領域１Ａと低耐圧ＭＩＳ領域１Ｂと高耐圧ＭＩＳ領域１Ｃとで、ゲート電極の占有率が異なると、メモリセル領域１Ａと低耐圧ＭＩＳ領域１Ｂと高耐圧ＭＩＳ領域１Ｃとのそれぞれにおいて、ゲート電極が露出するまでに必要な研磨時間が相違してしまう。すなわち、ゲート電極の占有率が大きい領域と小さい領域とでは、そのゲート電極が露出するまでに要する研磨時間が相違してしまう。ここで、ゲート電極の占有率とは、平面視において全体に占めるゲート電極の面積の割合に対応している。このため、図５９および図６０の研磨工程において、メモリセル領域１Ａと低耐圧ＭＩＳ領域１Ｂと高耐圧ＭＩＳ領域１Ｃとのすべての領域で、ゲート電極（ＣＧ，ＭＧ，ＧＥ１，ＤＧ）の上面を露出させようとすると、ある程度過剰に研磨時間を設定する必要があり、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１も、ある程度研磨することになる。
また、メモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ１を形成していた場合は、図５９および図６０の研磨工程において、そのメモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ１も研磨して除去する必要があるため、メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ１が確実に除去されるように、研磨時間を設定する必要がある。このため、図５９および図６０の研磨工程において、メモリゲート電極ＭＧの上部の金属シリサイド層ＳＬ１が確実に除去されるようにしようとすると、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１を、ある程度研磨することになる。
従って、図５９および図６０の研磨工程においては、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１も、ある程度研磨することになる。例えば、図５９および図６０の研磨工程においては、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１のそれぞれの研磨量（研磨厚さ）を、例えば２０ｎｍ程度に設定して、研磨時間を設計することになる。
しかしながら、図５９および図６０の研磨工程においては、主として研磨するのは、絶縁膜（絶縁膜ＩＬ１０２，ＩＬ１０１、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３およびサイドウォールスペーサＳＷ）であるため、その絶縁膜を研磨するのに相応しい研磨液（研磨スラリ）を用いることになる。このため、図５９および図６０の研磨工程においては、絶縁膜（絶縁膜ＩＬ１０２，ＩＬ１０１、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３およびサイドウォールスペーサＳＷ）に比べて、シリコン膜（制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１）の研磨レートが低くなるような研磨液を用いることになる。
このため、図５９および図６０の研磨工程を行うと、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１のうち、ゲート長が大きいゲート電極ＧＥ１については、上面の平坦性が低くなり、上面に段差ＤＳが生じてしまう虞がある。これは、ゲート電極ＧＥ１のゲート長が大きいことが原因である。
ここで、ゲート電極ＧＥ１は、高耐圧のＭＩＳＦＥＴであり、ゲート電極ＧＥ１のゲート長は、かなり大きい。具体的には、ゲート電極ＧＥ１のゲート長は、制御ゲート電極ＣＧのゲート長よりも大きく、例えば３００ｎｍ以上である。
図５９および図６０の研磨工程において、各ゲート電極（ＣＧ，ＭＧ，ＤＧ，ＧＥ１）の角部付近は、削れやすい。すなわち、研磨工程では研磨対処物の角部は削れやすいため、図５９および図６０の研磨工程において、シリコン膜の研磨レートが低い研磨液を使用したとしても、各ゲート電極（ＣＧ，ＭＧ，ＤＧ，ＧＥ１）の角部付近は、周囲の絶縁膜が削られるのにつられて削れやすい。しかしながら、各ゲート電極（ＣＧ，ＭＧ，ＤＧ，ＧＥ１）の上面において、角部（端部）から離れた位置は、角部（端部）付近に比べて、削れにくくなる。
このため、ゲート長が大きなゲート電極ＧＥ１においては、角部付近（すなわち上面の端部付近）は削れやすく、角部から離れた位置（すなわち上面の中央付近）は削れにくいことを反映して、図５９および図６０の研磨工程を行うと、ゲート電極ＧＥ１の上面の平坦性が低くなり、段差ＤＳが生じてしまう。すなわち、図５９および図６０の研磨工程を終了した段階で、図６０に示されるように、ゲート電極ＧＥ１の上面は、中央部（ゲート長方向における中央部）が、端部（ゲート長方向における端部）に比べて盛り上がった状態になってしまう。
一方、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧについては、ゲート長がゲート電極ＧＥ１のゲート長ほど大きくはない。このため、ゲート長が小さなこれらのゲート電極（制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ）については、ゲート電極の上面の中央部（ゲート長方向における中央部）が、角部からそれほど離れてはいないことから、図５９および図６０の研磨工程でゲート電極の上面全体がほぼ均一に削られることになる。このため、図５９および図６０の研磨工程を終了した段階で、図５９に示されるように、ゲート長が小さな制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧについては、上面の平坦性が比較的高く、上面に段差は発生しないで済む。このことは、図３５および図３６の研磨工程においても同様である。
従って、検討例の場合、図５９および図６０の研磨工程を行って制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１の各上面を露出させると、ゲート長が小さな制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧの各上面はほぼ平坦になるが、ゲート長が大きなゲート電極ＧＥ１の上面は、平坦性が低くなり、段差ＤＳが生じてしまう。
ゲート長が大きなゲート電極ＧＥ１の上面に段差ＤＳが生じてしまうと、その後の工程で種々の不具合が生じる虞があるため、半導体装置の信頼性を低下させてしまう。または、半導体装置の製造歩留まりを低下させてしまう。あるいは、半導体装置の製造工程の管理を難しくしてしまう。一例を挙げると、ゲート電極ＧＥ１の上面に段差ＤＳがあると、それを反映した段差が、上記絶縁膜ＩＬ３の上面にも生じてしまい、それが原因で、上記金属膜ＭＥを研磨した際に金属膜ＭＥの研磨残りが発生する虞がある。
このため、半導体装置の信頼性や製造歩留まりを向上させるためには、層間絶縁膜を研磨して制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１の各上面を露出させる際に、ゲート長が大きなゲート電極ＧＥ１の上面の平坦性を高め、ゲート電極ＧＥ１の上面に上記段差ＤＳのようなものが生じないようにすることが望まれる。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、メモリセル領域１Ａに形成された不揮発性メモリのメモリセルと、低耐圧ＭＩＳ領域１Ｂに形成された低耐圧ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）と、高耐圧ＭＩＳ領域１Ｃに形成された高耐圧ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）と、を備えている。
本実施の形態の半導体装置の製造工程は、半導体基板ＳＢ上に、絶縁膜ＧＦ１を介して制御ゲート電極ＣＧ（第１ゲート電極）を形成し、絶縁膜ＭＺを介してメモリゲート電極ＭＧ（第２ゲート電極）を形成し、絶縁膜ＧＦ３を介してゲート電極ＧＥ１（第３ゲート電極）を形成し、絶縁膜ＧＦ２を介してダミーゲート電極ＤＧを形成する工程（図３〜図２０）、を有している。ここで、絶縁膜ＭＺは、内部に電荷蓄積部を有する絶縁膜であり、ゲート電極ＧＥ１は、高耐圧ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）用のゲート電極である。ゲート電極ＧＥ１のゲート長は、制御ゲート電極ＣＧのゲート長よりも大きい。半導体装置の製造工程は、更に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびダミーゲート電極ＤＧを覆うように、絶縁膜ＩＬ１（第５絶縁膜）を形成する工程、を有している（図２５および図２６）。半導体装置の製造工程は、更に、絶縁膜ＩＬ１に、ゲート電極ＧＥ１の一部を露出する開口部ＯＰ２を形成する工程（図２７および図２８）と、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングして、開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の上面の高さを低くする工程（図２９および図３０）と、を有している。半導体装置の製造工程は、更に、絶縁膜ＩＬ１上に、開口部ＯＰ２から露出する部分のゲート電極ＧＥ１を覆うように、絶縁膜ＩＬ２（第６絶縁膜）を形成する工程（図３３および図３４）と、絶縁膜ＩＬ２および絶縁膜ＩＬ１を研磨して、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびダミーゲート電極ＤＧを露出させる工程（図３５および図３６）と、を有している。半導体装置の製造工程は、更に、ダミーゲート電極ＤＧを除去する工程（図３７〜図４０）と、ダミーゲート電極ＤＧが除去された領域である溝ＴＲ内にゲート電極ＧＥ２（第４ゲート電極）を形成する工程（図４１〜図４４）、を有している。ここで、ゲート電極ＧＥ２は、低耐圧ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）用のゲート電極である。
本実施の形態の主要な特徴のうちの一つは、次の点である。すなわち、絶縁膜ＩＬ１を形成した後、絶縁膜ＩＬ２を形成する前に、絶縁膜ＩＬ１に、ゲート電極ＧＥ１の一部を露出する開口部ＯＰ２を形成する工程（図２７および図２８のエッチング工程）と、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングして、開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の上面の高さを低くする工程（図２９および図３０のエッチング工程）と、を行う。本実施の主要な特徴のうちの他の一つは、ゲート電極ＧＥ１のゲート長は、制御ゲート電極ＣＧのゲート長よりも大きいことである。
本実施の形態では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびダミーゲート電極ＤＧを覆うように、絶縁膜ＩＬ１および絶縁膜ＩＬ２を形成し、その絶縁膜ＩＬ２，ＩＬ１を図３５および図３６の研磨工程で研磨して、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびダミーゲート電極ＤＧを露出させるが、この点は、上記検討例と類似している。しかしながら、本実施の形態では、絶縁膜ＩＬ１を形成した後、絶縁膜ＩＬ２を形成する前に、図２７および図２８のエッチング工程と、図２９および図３０のエッチング工程とを行っており、これにより、図３５および図３６の研磨工程を終了した段階でのゲート電極ＧＥ１の上面の平坦性を高めることができる。その理由について、以下に説明する。
本実施の形態では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびダミーゲート電極ＤＧを覆うように、絶縁膜ＩＬ１を形成した後、図２７および図２８のエッチング工程により、絶縁膜ＩＬ１に、ゲート電極ＧＥ１の一部を露出する開口部ＯＰ２を形成する。それから、図２９および図３０のエッチング工程により、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングして、開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の上面の高さを低くする。その後、絶縁膜ＩＬ２を形成するが、この段階で、上記検討例（図５７および図５８）と本実施の形態（図３３および図３４）とで、ゲート電極ＧＥ１の上面の高さ位置が相違している。すなわち、図３４における開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の上面の高さ位置は、図５８におけるゲート電極ＧＥ１の上面の高さ位置よりも低くなっている。このため、上記検討例の図５９および図６０の研磨工程よりも、本実施の形態の図３５および図３６の研磨工程の方が、ゲート電極ＧＥ１の研磨面積を減らすことができる。このため、上記検討例の図５９および図６０の研磨工程を終了した段階よりも、本実施の形態の図３５および図３６の研磨工程を終了した段階の方が、ゲート電極ＧＥ１の上面の平坦性を高めることができ、ゲート電極ＧＥ１の上面に図６０に示されるような段差ＤＳが生じてしまうのを、防止しやすくなる。
また、本実施の形態では、図２９および図３０のエッチング工程により、開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の上面の高さを低くしたことで、ゲート電極ＧＥ１の上面において、開口部ＯＰ２の外周（側壁）に平面視で重なる位置に段差が形成され、従って、開口部ＯＰ２の外周（側壁）に平面視で重なる位置に角部が形成されることになる。つまり、図２７および図２８のエッチング工程と図２９および図３０のエッチング工程とを行うことは、図３５および図３６の研磨工程におけるゲート電極ＧＥ１の研磨面積自体を減らす効果だけでなく、ゲート電極ＧＥ１の上面に強制的に角部を形成する（角部を増やす）効果とがある。
上述のように、研磨工程では研磨対処物の角部は削れやすいため、図３５および図３６の研磨工程において、シリコン膜の研磨レートが低い研磨液を使用したとしても、ゲート電極ＧＥ１の上面において、角部付近は、周囲の絶縁膜が削られるのにつられて削れやすい。本実施の形態では、図２７および図２８のエッチング工程と図２９および図３０のエッチング工程とを行うことにより、ゲート電極ＧＥ１の上面に強制的に角部を形成した（増やした）ことで、図３５および図３６の研磨工程で、ゲート電極ＧＥ１の上面において、角部から離れていることで削れにくくなる箇所が生じにくくなる。このため、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面の平坦性を高めることができ、ゲート電極ＧＥ１の上面に図６０に示されるような段差ＤＳが生じてしまうのを、抑制または防止することができる。
つまり、上記検討例の場合は、図５９および図６０の研磨工程において、ゲート電極ＧＥ１の大面積の平坦な上面を研磨する必要がある。これに起因して、ゲート電極ＧＥ１の上面において、角部付近ではゲート電極ＧＥ１が削れやすいが、角部から離れた位置（すなわちゲート電極ＧＥ１の上面の中央部）では、ゲート電極ＧＥ１はほとんど削れないことで、図５９および図６０の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面に図６０に示されるような段差ＤＳが生じてしまう。
それに対して、本実施の形態では、図２７および図２８のエッチング工程と図２９および図３０のエッチング工程とを行うことにより、図３５および図３６の研磨工程において、ゲート電極ＧＥ１の研磨面積を減らすことができ、また、ゲート電極ＧＥ１の上面における角部を増やすことができる。これにより、ゲート電極ＧＥ１の上面において、研磨され難い箇所が生じにくくなるため、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面の平坦性を高めることができ、ゲート電極ＧＥ１の上面に図６０に示されるような段差ＤＳが生じるのを、抑制または防止することができる。
また、ゲート長が小さな制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧについては、図５９および図６０の研磨工程の場合と同様に、図３５および図３６の研磨工程でも、ゲート電極の上面全体がほぼ均一に削られることになる。このため、図３５および図３６の研磨工程を終了した段階で、図３５に示されるように、ゲート長が小さな制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧについては、上面の平坦性が比較的高く、上面に段差は発生しないで済む。
このため、本実施の形態では、ゲート長が小さな制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧだけでなく、ゲート長が大きなゲート電極ＧＥ１についても、図３５および図３６の研磨工程を終了した段階で、ゲート電極の上面の平坦性を高めることができる。このため、図３５および図３６の研磨工程よりも後の工程を行いやすくなる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の製造工程の管理が容易になる。
また、本実施の形態の製造工程は、ダミーゲート電極ＤＧのゲート長が小さい場合だけでなく、ダミーゲート電極ＤＧのゲート長が大きい場合でも、有効である。なぜなら、ダミーゲート電極ＤＧのゲート長が大きい場合は、図３５および図３６の研磨工程を終了した段階で、ダミーゲート電極ＤＧの上面に上記段差ＤＳのような段差が形成され得るが、その後にダミーゲート電極ＤＧは除去されるため、不具合には繋がりにくいからである。つまり、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面に段差が形成されていることは防ぐべきであるが、ダミーゲート電極ＤＧの上面に段差が形成されていることは、ある程度許容され得る。このため、本実施の形態の製造方法は、ダミーゲート電極ＤＧのゲート長がゲート電極ＧＥ１のゲート長よりも小さい場合だけでなく、ダミーゲート電極ＤＧのゲート長が、ゲート電極ＧＥ１のゲート長以上である場合でも、有効である。
本実施の形態の技術思想は、制御ゲート電極ＣＧのゲート長よりもゲート電極ＧＥ１のゲート長が大きい場合には、層間絶縁膜を研磨してゲート電極ＧＥ１の上面を露出させた際に、ゲート電極ＧＥ１の上面に上記段差ＤＳが生じる懸念があることを見出し、そのような懸念を解消するために、図２９および図３０のエッチング工程でゲート電極ＧＥ１を予めエッチングしている。つまり、制御ゲート電極ＣＧとゲート電極ＧＥ１とのうち、ゲート長が大きなゲート電極ＧＥ１を、図２９および図３０のエッチング工程におけるエッチング対象とし、ゲート長が小さな制御ゲート電極ＣＧは、図２９および図３０のエッチング工程におけるエッチング対象とはしない。これにより、ゲート長が小さな制御ゲート電極ＣＧと、ゲート長が大きなゲート電極ＧＥ１との両方について、図３５および図３６の研磨工程を終了した段階で、ゲート電極（ＣＧ、ＧＥ１）の上面の平坦性を高めることができる。
また、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長とのそれぞれよりも、ゲート電極ＧＥ１のゲート長が大きい場合に、本実施の形態を適用することが好ましい。すなわち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとゲート電極ＧＥ１とのうち、ゲート長が最も大きなゲート電極ＧＥ１を、図２９および図３０のエッチング工程におけるエッチング対象とし、ゲート電極ＧＥ１よりもゲート長が小さな制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、図２９および図３０のエッチング工程におけるエッチング対象とはしない。これにより、ゲート長が小さな制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、ゲート長が大きなゲート電極ＧＥ１との両方について、図３５および図３６の研磨工程を終了した段階で、ゲート電極（ＣＧ，ＭＧ，ＧＥ１）の上面の平坦性を高めることができる。
また、ゲート電極ＧＥ１のゲート長が３００ｎｍ以上の場合に、本実施の形態を適用すれば、その効果は極めて大きい。すなわち、上記検討例の場合には、ゲート電極ＧＥ１のゲート長が大きければ、層間絶縁膜（ＩＬ１０２，ＩＬ１０１）を研磨してゲート電極ＧＥ１の上面を露出させた際に、ゲート電極ＧＥ１の上面に上記段差ＤＳが生じる懸念があるが、特にゲート電極ＧＥ１のゲート長が３００ｎｍ以上になると、ゲート電極ＧＥ１の上面に上記段差ＤＳが形成されやすくなる。それに対して、本実施の形態では、ゲート電極ＧＥ１のゲート長が３００ｎｍ以上の場合であっても、図２９および図３０のエッチング工程でゲート電極ＧＥ１を予めエッチングしておくことで、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面に上記段差ＤＳに相当するものが形成されるのを抑制または防止することができる。
また、図３５および図３６の研磨工程において、ゲート電極ＧＥ１の研磨レート（研磨速度）が、絶縁膜ＩＬ２および絶縁膜ＩＬ１の研磨レート（研磨速度）よりも低い場合に、本実施の形態を適用すれば、その効果は極めて大きい。その理由は、以下の通りである。
すなわち、図３５および図３６の研磨工程においては、主として研磨するのは、絶縁膜（絶縁膜ＩＬ２，ＩＬ１、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３およびサイドウォールスペーサＳＷ）であるため、その絶縁膜を研磨するのに相応しい研磨液（研磨スラリ）を用いることになる。このため、図３５および図３６の研磨工程においては、絶縁膜（絶縁膜ＩＬ２，ＩＬ１、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３およびサイドウォールスペーサＳＷ）に比べて、シリコン膜（制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ１）の研磨レートが低くなるような研磨液（研磨スラリ）を用いることになる。例えば、酸化シリコン膜や窒化シリコン膜の研磨レートに比べて、シリコン膜の研磨レートが低くなるような研磨液を、用いることになる。しかしながら、そのような研磨液を用いる場合には、上記検討例の製造工程を適用すると、層間絶縁膜（ＩＬ１０２，ＩＬ１０１）を研磨してゲート電極ＧＥ１の上面を露出させた際に、ゲート電極ＧＥ１の上面に上記段差ＤＳが形成されやすくなってしまう。それに対して、本実施の形態では、そのような研磨液を用いる場合であっても、図２９および図３０のエッチング工程でゲート電極ＧＥ１を予めエッチングしておくことで、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面に上記段差ＤＳに相当するものが形成されるのを抑制または防止することができる。このため、図３５および図３６の研磨工程におけるゲート電極ＧＥ１の研磨レート（研磨速度）が、図３５および図３６の研磨工程における絶縁膜ＩＬ２および絶縁膜ＩＬ１の研磨レート（研磨速度）よりも低くなる場合に、本実施の形態を適用すれば、その効果は極めて大きい。また、本実施の形態を適用すれば、図３５および図３６の研磨工程において、使用する研磨液の選択の幅が広がり、図３５および図３６の研磨工程に相応しい研磨液を使用できるという効果も得ることができる。
また、本実施の形態においては、図２９および図３０のエッチング工程でゲート電極ＧＥ１のエッチング処理を終了した段階での、開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の厚さ（第１厚さ）Ｔ１が、図３５および図３６の研磨工程で研磨処理を終了した段階での制御ゲート電極ＣＧの厚さ（第２厚さ）Ｔ２とほぼ同じであることが好ましい（すなわちＴ１＝Ｔ２）。なお、厚さＴ１は、上記図３０に示され、厚さＴ２は、上記図３５に示されている。この理由について、以下に説明する。
すなわち、厚さＴ１を厚さＴ２よりも厚くしていた場合には、図３５および図３６の研磨工程において、平面視で開口部ＯＰ２と重なる部分のゲート電極ＧＥ１もある程度研磨する必要があるため、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面に段差が形成される可能性は、上記検討例の場合よりは小さくなるが、多少は存在することになる。一方、厚さＴ１を厚さＴ２よりも薄くしていた場合には、図３５および図３６の研磨工程において、平面視で開口部ＯＰ２と重なる部分のゲート電極ＧＥ１を研磨する必要はほとんどなくなるが、厚さＴ１を薄くし過ぎていると、それに伴って、研磨終了時にゲート電極ＧＥ１上に絶縁膜ＩＬ２の研磨残りが生じる懸念がある。図３５および図３６の研磨工程において、ゲート電極ＧＥ１上に絶縁膜ＩＬ２の研磨残りが生じてしまうと、例えば、後で金属シリサイド層ＳＬを形成する際に、ゲート電極ＧＥ１上における絶縁膜ＩＬ２の研磨残りが、ゲート電極ＧＥ１の上部に金属シリサイド層ＳＬ２を形成するのを阻害する懸念がある。それに対して、厚さＴ１を厚さＴ２と同じ（Ｔ１＝Ｔ２）にしていた場合には、図３５および図３６の研磨工程において、平面視で開口部ＯＰ２と重なる部分のゲート電極ＧＥ１はほとんど研磨する必要はなく、また、厚さＴ１を薄くし過ぎることに伴う、研磨終了時でのゲート電極ＧＥ１上の絶縁膜ＩＬ２の研磨残りの懸念も、回避することができる。このため、図２９および図３０のエッチング工程を終了した段階での、開口部ＯＰ２から露出する部分のゲート電極ＧＥ１の厚さＴ１を、図３５および図３６の研磨工程を終了した段階での制御ゲート電極ＣＧの厚さＴ２とほぼ同じにしておくことが、より好ましい。そうすることにより、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１上に絶縁膜ＩＬ２の研磨残りが生じるのをより的確に抑制または防止できるとともに、ゲート電極ＧＥ１の上面に上記段差ＤＳのようなものが生じてしまうのを、より的確に抑制または防止することができる。
なお、厚さＴ１と厚さＴ２とが同じ（Ｔ１＝Ｔ２）であることは、図３５および図３６の研磨工程における制御ゲート電極ＣＧの研磨量（研磨厚み、研磨された部分の厚さ）と、図２９および図３０のエッチング工程におけるゲート電極ＧＥ１のエッチング量（エッチング厚み、エッチングされた部分の厚さ）とを、ほぼ同じにしたことに対応している。本実施の形態では、図３５および図３６の研磨工程における制御ゲート電極ＣＧの研磨量の分だけ、図２９および図３０のエッチング工程でゲート電極ＧＥ１を予めエッチングしておくことが好ましい。これにより、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面の平坦性を、より的確に高めることができ、また、ゲート電極ＧＥ１上に絶縁膜ＩＬ２の研磨残りが生じるのを、より的確に防止できる。
また、図３５および図３６の研磨工程で研磨処理を終了した段階での、ゲート電極ＧＥ１の中央部（ゲート長方向における中央部）の厚さ（第３厚さ）Ｔ３は、図３５および図３６の研磨工程で研磨処理を終了した段階での制御ゲート電極ＣＧの厚さＴ２と同じであることが好ましい（すなわちＴ３＝Ｔ２）。ここで、厚さＴ３は、上記図３６に示され、厚さＴ２は、上記図３５に示されている。ここで、制御ゲート電極ＣＧの厚さＴ２は、代表的には、制御ゲート電極ＣＧの中央部（ゲート長方向における中央部）の厚さである。図３５および図３６の研磨工程を終了した段階で、ゲート長が大きなゲート電極ＧＥ１の中央部の厚さＴ３が、ゲート長が小さな制御ゲート電極ＣＧの厚さＴ２と同じであれば、ゲート長が大きなゲート電極ＧＥ１の上面の平坦性を、ゲート長が小さな制御ゲート電極ＣＧの上面の平坦性と同じレベルにすることができたことになる。この場合、本実施の形態を適用した効果を、十分に享受することができたと言える。
次に、図６１〜図６４を参照して、ゲート電極ＧＥ１と上記開口部ＯＰ２との関係について更に説明する。図６１〜図６４は、本実施の形態の半導体装置の製造工程中の要部平面図であり、図２９および図３０と同じ工程段階が示されている。なお、図６１〜図６４には、理解を簡単にするために、ゲート電極ＧＥ１と開口部ＯＰ２のみを示し、他の構成要素は、図示を省略している。上記図３０の断面図は、図６１の場合に対応している。なお、図６１〜図６４の各図において、上記開口部ＯＰ１の平面位置は、開口部ＯＰ２の平面位置と実質的に一致している。
図６１の場合は、１つのゲート電極ＧＥ１に対して、１つの開口部ＯＰ２が設けられている。すなわち、ゲート電極ＧＥ１の上方において、上記絶縁膜ＩＬ１（およびキャップ絶縁膜ＣＰ３）に１つの開口部ＯＰ２が形成され、その開口部ＯＰ２から露出する部分のゲート電極ＧＥ１が、すなわち、その開口部ＯＰ２と平面視で重なる部分のゲート電極ＧＥ１が、図２９および図３０のエッチング工程でエッチングされて高さが低くなる。図６１には、開口部ＯＰ２の平面形状は、矩形の場合が示されているが、矩形以外の平面形状を採用することもできる。
図６１の場合で特徴的なのは、開口部ＯＰ２は、平面視において、ゲート電極ＧＥ１に内包されていることである。すなわち、開口部ＯＰ２の平面寸法（平面積）は、ゲート電極ＧＥ１の平面寸法（平面積）よりも小さく、平面視において、開口部ＯＰ２は、ゲート電極ＧＥ１に内包されている。平面視において、開口部ＯＰ２がゲート電極ＧＥ１に内包されている理由は、次のようなものである。
すなわち、図２９および図３０のエッチング工程において、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングするのは、図３５および図３６の研磨工程において、ゲート電極ＧＥ１の研磨面積を減らすためと、ゲート電極ＧＥ１の上面における角部を増やすためである。平面視において、開口部ＯＰ２がゲート電極ＧＥ１に内包されていれば、図２９および図３０のエッチング工程で、開口部ＯＰ２から露出するゲート電極ＧＥ１をエッチングすることで、ゲート電極ＧＥ１の上面において、開口部ＯＰ２の外周（側壁）に沿った位置に角部を形成することができる。これにより、図３５および図３６の研磨工程を終了した段階で、ゲート電極ＧＥ１の上面の平坦性を的確に高めることができ、ゲート電極ＧＥ１の上面に図６０に示されるような段差ＤＳが生じるのを、的確に抑制または防止することができる。
また、平面視において、開口部ＯＰ２がゲート電極ＧＥ１に内包されておらず、開口部ＯＰ２がゲート電極ＧＥ１からはみ出していた場合には、必然的に上記フォトレジストパターンＰＲ１の開口部ＯＰ１が、ゲート電極ＧＥ１からはみ出すことになる。そのような場合には、図２７および図２８のエッチング工程において、平面視でゲート電極ＧＥ１からはみ出した部分の開口部ＯＰ１の直下の位置で、絶縁膜ＩＬ１やサイドウォールスペーサＳＷが過剰にエッチングされてしまう虞があるが、これは望ましくは無い。本実施の形態のように、平面視において、開口部ＯＰ２がゲート電極ＧＥ１に内包されていれば、必然的に上記フォトレジストパターンＰＲ１の開口部ＯＰ１が平面視においてゲート電極ＧＥ１からはみ出すことはなく、図２７および図２８のエッチング工程において、絶縁膜ＩＬ１やサイドウォールスペーサＳＷが過剰にエッチングされてしまうのを防止することができる。この観点でも、平面視において、開口部ＯＰ２がゲート電極ＧＥ１に内包されていることが好ましい。
また、平面視において、ゲート電極ＧＥ１の外周から開口部ＯＰ２までの距離（間隔、最短距離）Ｌ１は、８０ｎｍ程度か、それ以上に設定することが好ましい（Ｌ１≧８０ｎｍ）。すなわち、平面視において、ゲート電極ＧＥ１の上面のうち、ゲート電極ＧＥ１の外周から８０ｎｍ以内の領域は、開口部ＯＰ２と重ならない（開口部ＯＰ２から露出しない）ようにすることが好ましい。これにより、フォトマスクの合わせずれなどに起因して、フォトレジストパターンＰＲ１の形成位置が設計位置からずれたとしても、平面視において開口部ＯＰ２がゲート電極ＧＥ１に内包されるという条件を、的確に達成することができる。このことは、図６１の場合だけでなく、図６２の場合、図６３の場合および図６４の場合も共通である。
次に、図６２の場合と図６３の場合と図６４の場合について説明する。図６２の場合、図６３の場合、および図６４の場合は、１つのゲート電極ＧＥ１に対して、複数の開口部ＯＰ２が設けられている。すなわち、ゲート電極ＧＥ１の上方において、上記絶縁膜ＩＬ１（およびキャップ絶縁膜ＣＰ３）に複数の開口部ＯＰ２が形成され、その複数の開口部ＯＰ２から露出する部分のゲート電極ＧＥ１が、すなわち、その複数の開口部ＯＰ２と平面視で重なる部分のゲート電極ＧＥ１が、図２９および図３０のエッチング工程でエッチングされて高さが低くなる。
図６２の場合は、Ｙ方向に帯状（線状）に延在する開口部ＯＰ２が、Ｘ方向に複数並んでいる。各開口部ＯＰ２は、Ｙ方向の寸法が、Ｘ方向の寸法よりも大きい。
ここで、Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に略平行な方向であり、かつ、Ｘ方向とＹ方向とは、互いに直交している。Ｘ方向は、ゲート電極ＧＥ１のゲート長方向およびゲート幅方向の一方とし、Ｙ方向は、ゲート電極ＧＥ１のゲート長方向およびゲート幅方向の他方とすることができる。
図６３の場合は、例えば矩形状の複数の開口部ＯＰ２が、Ｘ方向およびＹ方向にアレイ状（行列状）に配列している。また、図６３の開口部ＯＰ２の配列（アレイ状の配列）において、列毎に１／２ピッチずつ配列をずらすことにより、複数の開口部ＯＰ２を、いわゆる千鳥配列で並べることもでき、その場合（千鳥配列の場合）が図６４に示されている。また、図６２〜図６４には、開口部ＯＰ２の平面形状は、矩形の場合が示されているが、矩形以外の平面形状を採用することもできる。
図６２の場合、図６３の場合および図６４の場合で特徴的なのは、ゲート電極ＧＥ１の上方において、開口部ＯＰ２は複数形成され、それら複数の開口部ＯＰ２が、平面視において、ゲート電極ＧＥ１に内包されていることである。平面視において、複数の開口部ＯＰ２がゲート電極ＧＥ１に内包されている理由は、図６１の場合に、開口部ＯＰ２がゲート電極ＧＥ１に内包されている理由と同様であるので、ここではその繰り返しの説明は省略する。
また、図６２〜図６４の各場合のように、１つのゲート電極ＧＥ１に対して、開口部ＯＰ２を複数設けた場合には、次のような効果を得ることができる。
すなわち、１つのゲート電極ＧＥ１に対して開口部ＯＰ２を複数設けた場合には、複数の開口部ＯＰ２の総面積を大きくしなくとも、図２９および図３０のエッチング工程でゲート電極ＧＥ１の上面に効率的に角部を形成することができる。このため、１つのゲート電極ＧＥ１に対して開口部ＯＰ２を複数設けた場合には、複数の開口部ＯＰ２の総面積を任意の値に調整しやすく、図２９および図３０のエッチング工程後にゲート電極ＧＥ１上に存在するキャップ絶縁膜ＣＰ３や絶縁膜ＩＬ１の面積を調整しやすくなる。このため、他の領域におけるキャップ絶縁膜（ＣＰ１，ＣＰ２）やその上の絶縁膜ＩＬ１の占有率とのバランスを考慮して、高耐圧ＭＩＳ領域１Ｃのゲート電極ＧＥ１上に存在するキャップ絶縁膜ＣＰ３や絶縁膜ＩＬ１の面積を調整することができるため、図３５および図３６の研磨工程を行いやすくなる。例えば、図３５および図３６の研磨工程において、絶縁膜ＩＬ１の研磨面積やキャップ絶縁膜の研磨面積を、メモリ領域１Ａや低耐圧ＭＩＳ領域１Ｂと高耐圧ＭＩＳ領域１Ｃとで、均一にしやすくなるため、図３５および図３６の研磨工程を行いやすくなる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＧ 制御ゲート電極
ＣＰ１，ＣＰ２，ＣＰ３ キャップ絶縁膜
ＣＰＺ 絶縁膜
ＤＧ ダミーゲート電極
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ４ ｎ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＨＫ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６ 絶縁膜
ＬＭ 積層膜
ＬＭ１，ＬＭ２，ＬＭ２ａ，ＬＭ２ｂ，ＬＭ３ 積層体
Ｍ１ 配線
ＭＤ，ＭＳ 半導体領域
ＭＥ 金属膜
ＭＧ メモリゲート電極
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３ 絶縁膜
ＯＰ１，ＯＰ２ 開口部
ＰＧ プラグ
ＰＲ１ フォトレジストパターン
ＰＳ１，ＰＳ２ シリコン膜
ＰＷ１，ＰＷ２，ＰＷ３ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ ｎ＋型半導体領域
ＳＴ 素子分離領域
ＳＷ サイドウォールスペーサ

Claims (20)

  1. 不揮発性メモリのメモリセルと、第１ＭＩＳＦＥＴと、第２ＭＩＳＦＥＴと、を備える半導体装置の製造方法であって、
    （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板上に、第１絶縁膜を介して前記メモリセル用の第１ゲート電極を形成し、内部に電荷蓄積部を有する第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成し、第３絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第３ゲート電極を形成し、第４絶縁膜を介してダミーゲート電極を形成する工程、
    （ｃ）前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記ダミーゲート電極を覆うように、第５絶縁膜を形成する工程、
    （ｄ）前記第５絶縁膜に、前記第３ゲート電極の一部を露出する開口部を形成する工程、
    （ｅ）前記開口部から露出する前記第３ゲート電極をエッチングして、前記開口部から露出する部分の前記第３ゲート電極の上面の高さを低くする工程、
    （ｆ）前記（ｅ）工程後、前記第５絶縁膜上に、前記開口部から露出する部分の前記第３ゲート電極を覆うように、第６絶縁膜を形成する工程、
    （ｇ）前記第６絶縁膜および前記第５絶縁膜を研磨して、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記ダミーゲート電極を露出させる工程、
    （ｈ）前記（ｇ）工程後、前記ダミーゲート電極を除去する工程、
    （ｉ）前記（ｈ）工程で前記ダミーゲート電極が除去された領域である溝内に、前記第２ＭＩＳＦＥＴ用の第４ゲート電極を形成する工程、
    を有し、
    前記第３ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも大きい、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第３ゲート電極のゲート長は、前記第２ゲート電極のゲート長よりも大きい、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記第２ゲート電極は、前記第１ゲート電極と前記第２絶縁膜を介して隣り合う、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記ダミーゲート電極は、それぞれシリコンゲート電極である、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第４ゲート電極は、メタルゲート電極である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第３ゲート電極のゲート長は、３００ｎｍ以上である、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程における前記第３ゲート電極の研磨レートは、前記（ｇ）工程における前記第６絶縁膜および前記第５絶縁膜の研磨レートよりも低い、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記第５絶縁膜上にレジストパターンを形成する工程、
    （ｄ２）前記レジストパターンをエッチングマスクとして用いて前記第５絶縁膜をエッチングすることにより、前記第５絶縁膜に前記開口部を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板上に、前記第１絶縁膜を介して前記第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体が形成され、前記第２絶縁膜を介して前記第２ゲート電極が形成され、前記第３絶縁膜を介して前記第３ゲート電極と前記第３ゲート電極上の第２キャップ絶縁膜とを有する第２積層体が形成され、前記第４絶縁膜を介して前記ダミーゲート電極と前記ダミーゲート電極上の第３キャップ絶縁膜とを有する第３積層体が形成され、
    前記（ｃ）工程では、前記第１積層体、前記第２ゲート電極、前記第２積層体および前記第３積層体を覆うように、前記第５絶縁膜が形成され、
    前記（ｇ）工程では、前記第１キャップ絶縁膜、前記第２キャップ絶縁膜および前記第３キャップ絶縁膜も研磨される、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第１キャップ絶縁膜、前記第２キャップ絶縁膜および前記第３キャップ絶縁膜は、前記第５絶縁膜と同じ材料からなる、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ１）前記第２ゲート電極の上部に第１金属シリサイド層を形成する工程、
    を更に有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１金属シリサイド層は、研磨されて除去される、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記（ｉ）工程後に、
    （ｊ）前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極のそれぞれの上部に第２金属シリサイド層を形成する工程、
    を更に有する、半導体装置の製造方法。
  14. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程後で、前記（ｈ）工程前に、
    （ｇ１）前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極を覆い、かつ前記ダミーゲート電極を露出する第７絶縁膜を形成する工程、
    を更に有する、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｉ）工程は、
    （ｉ１）前記溝内を含む前記第７絶縁膜上に、前記第４ゲート電極用の第１導電膜を形成する工程、
    （ｉ２）前記溝の外部の前記第１導電膜を除去し、前記溝内に前記第１導電膜を残して前記第４ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  16. 請求項１記載の半導体装置の製造方法において、
    前記開口部は、平面視において、前記第３ゲート電極に内包される、半導体装置の製造方法。
  17. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第３ゲート電極の上方において、前記開口部は複数形成され、
    前記複数の開口部が、平面視において、前記第３ゲート電極に内包される、半導体装置の製造方法。
  18. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ２）前記半導体基板に、前記メモリセルのソースまたはドレイン用の第１半導体領域と、前記第１ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域と、前記第２ＭＩＳＦＥＴのソースまたはドレイン用の第３半導体領域と、を形成する工程、
    を更に有する、半導体装置の製造方法。
  19. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記第１ゲート電極と前記第３ゲート電極と前記ダミーゲート電極とは、共通の膜により形成され、
    前記（ｅ）工程で前記第３ゲート電極のエッチング処理を終了した段階での、前記開口部から露出する部分の前記第３ゲート電極の第１厚さは、前記（ｇ）工程で研磨処理を終了した段階での前記第１ゲート電極の第２厚さと同じである、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｇ）工程で研磨処理を終了した段階での、前記第３ゲート電極の中央部の第３厚さは、前記第２厚さと同じである、半導体装置の製造方法。
JP2017007448A 2017-01-19 2017-01-19 半導体装置の製造方法 Active JP6787798B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017007448A JP6787798B2 (ja) 2017-01-19 2017-01-19 半導体装置の製造方法
US15/858,296 US10546865B2 (en) 2017-01-19 2017-12-29 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017007448A JP6787798B2 (ja) 2017-01-19 2017-01-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018117067A true JP2018117067A (ja) 2018-07-26
JP6787798B2 JP6787798B2 (ja) 2020-11-18

Family

ID=62840966

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017007448A Active JP6787798B2 (ja) 2017-01-19 2017-01-19 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10546865B2 (ja)
JP (1) JP6787798B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150591A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体装置
JP7458960B2 (ja) * 2020-11-10 2024-04-01 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7153744B2 (en) * 2003-12-03 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming self-aligned poly for embedded flash
DE102007041207B4 (de) * 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
JP5989538B2 (ja) 2012-12-25 2016-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20150008488A1 (en) * 2013-07-02 2015-01-08 Stmicroelectronics, Inc. Uniform height replacement metal gate
US9082837B2 (en) * 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9496276B2 (en) * 2013-11-27 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. CMP fabrication solution for split gate memory embedded in HK-MG process
US9252152B2 (en) * 2014-03-28 2016-02-02 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9318568B2 (en) * 2014-09-19 2016-04-19 Freescale Semiconductor, Inc. Integration of a non-volatile memory (NVM) cell and a logic transistor and method therefor
US9431413B2 (en) * 2014-11-19 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. STI recess method to embed NVM memory in HKMG replacement gate technology
JP6466211B2 (ja) * 2015-03-11 2019-02-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9548366B1 (en) * 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme

Also Published As

Publication number Publication date
JP6787798B2 (ja) 2020-11-18
US20180204847A1 (en) 2018-07-19
US10546865B2 (en) 2020-01-28

Similar Documents

Publication Publication Date Title
JP6026914B2 (ja) 半導体装置の製造方法
CN107123649B (zh) 用于制造半导体器件的方法
JP5613506B2 (ja) 半導体装置
US9349743B2 (en) Method of manufacturing semiconductor device
JP6359386B2 (ja) 半導体装置の製造方法および半導体装置
US10090399B2 (en) Semiconductor device and a manufacturing method thereof
US9583502B2 (en) Method of manufacturing a semiconductor device
JP6778607B2 (ja) 半導体装置の製造方法
KR102412335B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP6620046B2 (ja) 半導体装置の製造方法および半導体装置
US10446569B2 (en) Semiconductor device and manufacturing method thereof
CN105655339B (zh) 半导体器件及其制造方法
TW201826379A (zh) 半導體裝置及其製造方法
JP6786440B2 (ja) 半導体装置およびその製造方法
JP6787798B2 (ja) 半導体装置の製造方法
JP2019197821A (ja) 半導体装置およびその製造方法
JP2012094790A (ja) 半導体装置およびその製造方法
JP2014154665A (ja) 半導体装置の製造方法
JP2016157728A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200917

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201029

R150 Certificate of patent or registration of utility model

Ref document number: 6787798

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150