JP7458960B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、複数の不揮発性メモリセルを有する半導体装置に関する。
近年、人工知能の発展が著しく、人工知能を搭載した様々なデバイスが普及し始めている。人工知能のうち機械学習と呼ばれるものとして、多数の手法が存在するが、その１つがニューラルネットワークを使った手法である。ニューラルネットワークとは、人間の脳内にある神経細胞（ニューロン）およびその繋がりからなる神経回路網を、人工ニューロンという数式的なモデルで表現したものである。
例えば、特許文献１には、ニューラルネットワーク回路を実現するデバイスとして、ＲｅＲＡＭ（抵抗変化型メモリ）などの不揮発性メモリセルを用いることが開示されている。
また、特許文献２には、不揮発性メモリセルの一例として、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が開示され、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のメモリセルが開示されている。
特開２０１８－１９５２８５号公報 特開２００６－１００５３１号公報
図１に示されるように、不揮発性メモリセルの読出し動作において、不揮発性メモリセルの状態は、閾値電圧Ｖｔｈが基準値に対して上であれば「０」（書込みセル）と判定され、閾値電圧Ｖｔｈが基準値に対して下であれば「１」（消去セル）と判定される。
また、図２に示されるように、不揮発性メモリセルの書き換え回数が多い場合、不揮発性メモリセルの電荷保持特性が劣化していくので、書込み後および消去後から徐々に閾値電圧Ｖｔｈは変化する。
何れにしても、例えば１０年以上に渡る長期間において、書込みセルは基準値以上になるように、且つ、消去セルは基準値以下になるように、不揮発性メモリセルは、情報を維持する必要がある。すなわち、不揮発性メモリセルに記録された情報を精度良く読み出せる技術が求められる。そして、このような性能は、複数の不揮発性メモリセルを用いてニューラルネットワーク回路を実現する場合にも、同様に求められる。
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
一実施の形態によれば、半導体装置は、複数の不揮発性メモリセルと、複数の基準電流セルと、前記複数の不揮発性メモリセルおよび前記複数の基準電流セルに電気的に接続され、且つ、前記複数の不揮発性メモリセルの各々に流れる電流と、前記複数の基準電流セルの各々に流れる電流とを比較するセンスアンプと、を備える。ここで、前記複数の基準電流セルの断面構造は、それぞれ、前記複数の不揮発性メモリセルの断面構造と同じであり、前記複数の不揮発性メモリセルの各々に対して書込み動作または消去動作が行われる際に、前記複数の基準電流セルの各々に対しても、前記書込み動作または前記消去動作が行われる。
一実施の形態によれば、複数の不揮発性メモリセルを用いてニューラルネットワーク回路を実現する場合に、複数の不揮発性メモリセルに記録された情報を精度良く読み出せる技術を提供できる。
従来技術における閾値電圧の変化を示すグラフである。 従来技術における閾値電圧の変化を示すグラフである。 ニューラルネットワークを示す概念図である。 ニューラルネットワークで使用される数式を示す図である。 実施の形態１における半導体チップのレイアウトを示す平面図である。 実施の形態１におけるニューラルネットワーク回路のレイアウトを示す平面図である。 実施の形態１における不揮発性メモリセルを示す断面図である。 実施の形態１における不揮発性メモリセルの各動作における電圧値を示す図である。 実施の形態１における不揮発性メモリセル、センスアンプおよび基準電流セルの接続関係を示す等価回路図である。 検討例における電流値の変化を示すグラフである。 実施の形態１におけるメモリセルアレイおよび基準電流セルアレイを示す平面図である。 実施の形態１における不揮発性メモリセル、センスアンプおよび基準電流セルの接続関係を示す回路図である。 実施の形態１における電流値の変化を示すグラフである。 実施の形態１における電流値の変化を示すグラフである。 実施の形態２における基準電流セルアレイを示す平面図である。 実施の形態３における不揮発性メモリセル、センスアンプおよび基準電流セルの接続関係を示す回路図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。
（実施の形態１）
＜ニューラルネットワークについて＞
以下に図３および図４を用いて、ニューラルネットワークの概念について説明する。ニューラルネットワークでは、情報伝達の接合部位となるシナプスの結合強度（繋がりの強さ）によって、情報の伝わり易さが変化する。
図３に示されるように、ニューラルネットワークは、入力層、中間層および出力層によって構成され、シナプスの結合強度は、各層の間に存在する「重みｗ」として表現される。
図３の画像を観察するために、入力層のサイズを画素数に対応させ、「入力ｘ」を電気信号に対応させることができる。また、「入力ｘ」および「重みｗ」から「出力ｙ」を導くための計算は、図４に示される数式で表せることが知られている。
画像から入力層にデータとして「入力ｘ」が入ってくると、出力層には「出力ｙ」として「入力ｘ」および「重みｗ」の積が算出される。所定の「出力ｙ」は、「入力ｘ」および「重みｗ」の種類が多い程に、それらの積が加算され、より詳細な情報となる。
また、中間層では、前段の積（例えば、入力層からの「入力ｘ」および「重みｗ」の積）に対して、更に「重みｗ」が掛けられ、重み付けが成される。中間層が多い程、その度に重み付けが成されるので、「出力ｙ」は、更に詳細な情報となる。
例えば画像が猿である場合、「出力ｙ１」は哺乳類に関する情報に関し、「出力ｙ２」は顔の形状に関する情報に関し、「出力ｙ３」は手の形状に関する情報に関するなど、それぞれの情報を関連付けて、正解に近づけることができる。
また、画像の正解は予め「正解ｔ」としてデータ化されている。「出力ｙ」と「正解ｔ」との差分を用いて「誤差Ｃ」を求めることができ、「誤差Ｃ」の値が小さい程、正確な画像のデータを得ることができると言える。従って、「入力ｘ」および「重みｗ」の各々の種類が多く、「出力ｙ」の種類が多い程に、より正確な画像のデータを得ることができる。
例えば、以下に説明するニューラルネットワーク回路Ｃ１を用いる場合、「入力ｘ」を制御ゲート電極ＣＧの信号に対応させ、「重みｗ」を不揮発性メモリセルＭＣの閾値電圧Ｖｔｈに対応させ、「出力ｙ」を不揮発性メモリセルＭＣに流れる電流の値（ドレイン領域とソース領域との間に流れる電流の値）に対応させることができる。
＜半導体チップＣＨＰおよびニューラルネットワーク回路Ｃ１の構成＞
図５は、実施の形態１における半導体装置である半導体チップＣＨＰのレイアウトを示す平面図である。半導体チップＣＨＰは、例えば、ニューラルネットワーク回路Ｃ１、ＲＯＭ（Read Only Memory）回路Ｃ２、ＲＡＭ（Random Access Memory）回路Ｃ３、ロジック回路Ｃ４を有する。ここでは図示はしないが、半導体チップＣＨＰには、更に入出力回路（Ｉ／Ｏ回路）およびアナログ回路などが設けられていてもよい。
ニューラルネットワーク回路Ｃ１は、半導体素子としてＥＥＰＲＯＭが形成されている領域であり、ＥＥＰＲＯＭは、記憶情報を電気的に書き換え可能である。
ＲＯＭ回路Ｃ２は、記憶情報の書込みを行わず、記憶情報の読出しのみを行う回路である。ＲＯＭ回路Ｃ２では、半導体素子として、ニューラルネットワーク回路Ｃ１とほぼ同じ構造のＥＥＰＲＯＭが適用できる。
ロジック回路Ｃ３には、半導体素子として、１．５Ｖ程度の低電圧で駆動し、耐圧が低く、且つ、動作が速い低耐圧トランジスタが形成されている領域である。ロジック回路Ｃ３の半導体素子によって、例えばＣＰＵ（Central Processing Unit）が構成される。
ＲＡＭ回路Ｃ４は、例えばＳＲＡＭ（Static RAM）であり、半導体素子として、ロジック回路Ｃ３とほぼ同様の構造の低耐圧トランジスタが形成されている領域である。
図６は、図５に示されるニューラルネットワーク回路Ｃ１のレイアウトを示す平面図である。
ニューラルネットワーク回路Ｃ１は、例えば、メモリセルアレイＭＣＡ、基準電流セルアレイＲＣＡ、センスアンプＳＡ、ワード線ドライバＣ５、入出力部Ｃ６、ビット線セレクタＣ７および演算回路Ｃ８を有する。
ワード線ドライバＣ５は、入出力部Ｃ６を介してニューラルネットワーク回路の外部から供給された電圧を、ワード線ドライバＣ５へ供給する。
ワード線ドライバＣ５には、昇圧回路などが設けられ、昇圧回路によって、書込み動作、消去動作または読出し動作において必要とされる電圧が生成される。各動作において、生成された各電圧のうち適切な電圧が、複数の制御ゲート電極ＣＧ、複数のメモリゲート電極ＭＧおよび複数のソース線ＳＬへ供給される。
ビット線セレクタＣ７は、ビット線ＢＬを介して、記憶情報の書込みまたは消去の対象となる不揮発性メモリセルＭＣを選択できる。演算回路Ｃ８は、記憶情報の演算を行うことができる。
基準電流セルアレイＲＣＡは、メモリセルアレイＭＣＡおよびセンスアンプＳＡの近傍に配置され、複数の基準電流セルＲＣを有する。
センスアンプＳＡは、選択された不揮発性メモリセルＭＣの記憶情報をビット線ＢＬを介して読み出し、不揮発性メモリセルＭＣの閾値電圧Ｖｔｈの状態によって、不揮発性メモリセルＭＣが、「０」（書込みセル）であるか、「１」（消去セル）であるかを判定する。
また、センスアンプＳＡは、メモリセルアレイＭＣＡ（複数の不揮発性メモリセルＭＣ）および基準電流セルアレイＲＣＡ（複数の基準電流セルＲＣ）に電気的に接続されている。センスアンプＳＡは、複数の不揮発性メモリセルＭＣの各々に流れる電流と、複数の基準電流セルＲＣの各々に流れる電流とを比較することができる。
＜不揮発性メモリセルＭＣの構成＞
実施の形態１における不揮発性メモリセルＭＣは、ＥＥＰＲＯＭであり、ＭＯＮＯＳ型のメモリセルである。複数の不揮発性メモリセルＭＣがアレイ状に配置されることで、メモリセルアレイＭＣＡが構成されている。
図７に示されるように、複数の不揮発性メモリセルＭＣは、それぞれ、ゲート絶縁膜ＧＩ１と、電荷蓄積層を有するゲート絶縁膜ＧＩ２と、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、ドレイン領域であるエクステンション領域ＥＸＤおよび拡散領域ＭＤと、ソース領域であるエクステンション領域ＥＸＳおよび拡散領域ＭＳとを有する。
なお、実施の形態１では、ゲート絶縁膜ＧＩ１および制御ゲート電極ＣＧを有するトランジスタを選択トランジスタと呼称し、ゲート絶縁膜ＧＩ２およびメモリゲート電極ＭＧを有するトランジスタをメモリトランジスタと呼称する場合がある。
半導体基板ＳＵＢは、例えばｐ型のシリコンからなる。半導体基板ＳＵＢには、ｐ型のウェル領域ＰＷが形成されている。
半導体基板ＳＵＢ上には、例えば酸化シリコンからなるゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１上には、例えば多結晶シリコンからなる制御ゲート電極ＣＧが形成されている。
また、半導体基板ＳＵＢ上および制御ゲート電極ＣＧの側面上には、ゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩ１上には、例えば多結晶シリコンからなり、且つ、サイドウォール状に加工されたメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、Ｘ方向においてゲート絶縁膜ＧＩ２を介して互いに隣接している。
ゲート絶縁膜ＧＩ２は、例えば積層膜からなり、上記積層膜は、酸化シリコン膜、電荷蓄積層および酸化シリコン膜からなる。上記電荷蓄積層は、メモリセルＭＣのデータを蓄積するために設けられた膜であり、電荷の保持が可能なトラップ準位を備える絶縁膜であり、例えば窒化シリコンからなる。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の側面上には、例えば窒化シリコン膜のような絶縁膜からなるサイドウォールスペーサＳＷが形成されている。そして、制御ゲート電極ＣＧ側の半導体基板ＳＵＢには、ｎ型のエクステンション領域ＥＸＤおよびｎ型の拡散領域ＭＤが形成され、メモリゲート電極ＭＧ側の半導体基板ＳＵＢには、ｎ型のエクステンション領域ＥＸＳおよびｎ型の拡散領域ＭＳが形成されている。拡散領域ＭＤおよび拡散領域ＭＳの各々は、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳの各々よりも高い不純物濃度を有する。
拡散領域ＭＤは、プラグなどを介してビット線ＢＬに電気的に接続され、拡散領域ＭＳは、プラグなどを介してソース線ＳＬに電気的に接続されている。ビット線ＢＬは、例えば１層目の配線であり、ソース線ＳＬは、例えば２層目の配線である。各配線は、アルミニウム膜または銅膜を主体とした導電性膜からなる。
＜不揮発性メモリＭＣの各動作＞
図８には、不揮発性メモリセルＭＣに対する書込み動作、消去動作および読出し動作の各電圧値が示されている。各電圧は、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、および、ドレイン領域である拡散領域ＭＤに印加する電圧Ｖｄである。
なお、電圧値は一例であり、これらに限定されるものではなく、必要に応じて種々変更可能である。また、実施の形態１では、ゲート絶縁膜ＧＦ２中の電荷蓄積層への電子の注入が「書込み」であり、ゲート絶縁膜ＧＦ２中の電荷蓄積層へのホール（正孔）の注入が「消去」であると定義される。
書込み動作は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ホットエレクトロン注入で書込みを行う書込み方式を用いることができる。すなわち、ドレイン領域（拡散領域ＭＤ、エクステンション領域ＥＸＤ）からソース領域（拡散領域ＭＳ、エクステンション領域ＥＸＳ）へ向かって電子を加速させ、加速された電子を電荷蓄積層ＣＳＬへ注入することで、書込み動作が行われる。注入された電子は、電荷蓄積層中のトラップ準位に捕獲され、その結果、不揮発性メモリセルＭＣ（メモリトランジスタ）の閾値電圧Ｖｔｈが上昇する。すなわち、不揮発性メモリセルＭＣは、書込み状態となる。
消去動作は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる、ホットホール注入により消去を行う消去方式を用いることができる。すなわち、ソース領域において、ＢＴＢＴ現象によりホールを発生させ、電界加速することで電荷蓄積層にホールを注入する。これにより、不揮発性メモリセルＭＣ（メモリトランジスタ）の閾値電圧Ｖｔｈが低下する。すなわち、不揮発性メモリセルＭＣは、消去状態となる。
読出し動作では、電圧Ｖｍｇが、書込み状態におけるメモリトランジスタの閾値電圧Ｖｔｈと、消去状態におけるメモリトランジスタの閾値電圧との間の値に設定される。従って、センスアンプＳＡにおいて、ドレイン領域とソース領域との間に流れる電流の値を読み取ることで、不揮発性メモリセルＭＣの電荷の蓄積状態がどのような状態であるかを判別できる。
複数の不揮発性メモリセルＭＣ（複数のメモリトランジスタ）の閾値電圧Ｖｔｈは、それぞれ、電荷蓄積層に蓄積された電荷量によって変更できる。また、複数の不揮発性メモリセルＭＣの閾値電圧Ｖｔｈを変更させるための書込み動作および消去動作が、複数の不揮発性メモリセルＭＣに対して個別に行われる。
実施の形態１では、書込み動作および消去動作における電圧Ｖｍｇおよび電圧Ｖｓに、図８に示される値が用いられる。電圧Ｖｍｇの値と電圧Ｖｓの値とを適宜組み合わせることで、書込み動作および消去動作において、メモリゲート電極ＭＧとソース領域との間の電圧差を異ならせることができる。
このため、各々の閾値電圧Ｖｔｈが異なる複数の不揮発性メモリセルＭＣを用意できる。複数の不揮発性メモリセルＭＣの各々の閾値電圧Ｖｔｈが異なっているので、複数の不揮発性メモリセルＭＣの読出し動作において、複数の不揮発性メモリセルＭＣの各々に流れる電流の値が、複数の不揮発性メモリセルＭＣ毎に、それぞれ異なる。
すなわち、実施の形態１では、複数の不揮発性メモリセルＭＣの閾値電圧Ｖｔｈが、多段に設定され、複数の不揮発性メモリセルＭＣの各々に流れる電流の値も、多段に設定されている。
実施の形態１によれば、図３および図４で説明した「入力ｘ」、「重みｗ」および「出力ｙ」を、ぞれぞれ、制御ゲート電極ＣＧの信号、不揮発性メモリセルＭＣの閾値電圧Ｖｔｈ、および、不揮発性メモリセルＭＣに流れる電流の値（ドレイン領域とソース領域との間に流れる電流の値）に対応させることができる。そして、それぞれ異なる電流の値を用いて、ニューラルネットワーク回路Ｃ１のシナプスの結合強度を実現することができる。このように、実施の形態１における複数の不揮発性メモリセルＭＣを用いて、ニューラルネットワーク回路Ｃ１におけるシナプスを実現することができる。
＜検討例の問題点＞
図９は、不揮発性メモリセルＭＣ、センスアンプＳＡおよび基準電流セルＲＣの接続関係を示す等価回路図である。
読出し動作時において、基準電流セルＲＣのゲート電極には、一定電圧Ｖｒｅｆが印加され、一定の基準電流が、センスアンプＳＡへ供給される。センスアンプＳＡは、基準電流セルＲＣからの基準電流の値と、不揮発性メモリセルＭＣに流れる電流の値とを比較する。なお、不揮発性メモリセルＭＣに流れる電流は微小であるので、センスアンプＳＡにおいて不揮発性メモリセルＭＣに流れる電流の値を数倍に増幅し、増幅された値と基準電流セルＲＣからの基準電流の値と比較できる。
図１０は、本願発明者が検討した検討例における電流値の変化を示すグラフである。通常、基準電流セルＲＣを構成する半導体素子には、ロジック回路Ｃ３の低耐圧トランジスタなどのような、不揮発性メモリセルＭＣ以外の半導体素子が適用される。
ここで、実施の形態１では、複数の不揮発性メモリセルＭＣの各々に流れる電流の値が多段に設定されているので、それらに対応できるように、複数の基準電流セルＲＣを用意する必要がある。図１０では、例えば５つの基準電流セルＲＣが設けられ、これらの基準電流セルＲＣは、互いに異なる値の基準電流１～５を発生させている。
しかし、図１０に示されるように、長期間に渡って不揮発性メモリセルＭＣが使用されると、不揮発性メモリセルＭＣの電荷保持特性が劣化していく。ここで、多段に設定された各電流の値の間隔が狭いので、基準電流１～５がこれらの間隔を越えてしまい、センスアンプＳＡが、誤判定を引き起こすという問題がある。
＜実施の形態１における基準電流セルアレイＲＣＡ（複数の基準電流セルＲＣ）＞
図１１は、実施の形態１におけるメモリセルアレイＭＣＡおよび基準電流セルアレイＲＣＡを示す平面図であり、図１２は、これらとセンスアンプＳＡとを含めた回路図である。なお、図１１に示されるＡ－Ａ線に沿った断面図が、図７に対応している。
実施の形態１では、複数の基準電流セルＲＣの断面構造と、複数の不揮発性メモリセルＭＣの断面構造とは、それぞれ同じである。すなわち、複数の基準電流セルＲＣは、それぞれ、ゲート絶縁膜ＧＩ１と、電荷蓄積層を有するゲート絶縁膜ＧＩ２と、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、ドレイン領域であるエクステンション領域ＥＸＤおよび拡散領域ＭＤと、ソース領域であるエクステンション領域ＥＸＳおよび拡散領域ＭＳとを有する。
図１１に示されるように、メモリセルアレイＭＣＡおよび基準電流セルアレイＲＣＡにおいて、複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧは、それぞれ、Ｙ方向に延在している。Ｙ方向が、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々のゲート幅方向となり、Ｘ方向（すなわち、拡散領域ＭＤから拡散領域ＭＳへ向かう方向）が、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々のゲート長方向となる。
実施の形態１では、基準電流セルＲＣおよび不揮発性メモリセルＭＣは、断面構造だけでなく、平面構造もそれぞれ同じである。すなわち、不揮発性メモリセルＭＣの選択トランジスタおよびメモリトランジスタの各々のチャネル幅Ｗ１は、基準電流セルＲＣの選択トランジスタおよびメモリトランジスタの各々のチャネル幅Ｗ１と同じである。言い換えれば、不揮発性メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の下に位置する半導体基板ＳＵＢのＹ方向における幅Ｗ１は、基準電流セルＲＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の下に位置する半導体基板ＳＵＢのＹ方向における幅Ｗ１と同じである。
また、実施の形態１では、複数の基準電流セルＲＣは、複数の不揮発性メモリセルＭＣと同じ製造工程で形成され、メモリセルアレイＭＣＡの端部付近に形成されている。
図１２に示されるように、複数の不揮発性メモリセルＭＣは、各々の拡散領域ＭＤおよびビット線ＢＬを介してセンスアンプＳＡに電気的に接続され、複数の基準電流セルＲＣ（ＲＣ１～ＲＣ５）は、各々の拡散領域ＭＤおよびビット線ＲＢＬを介してセンスアンプＳＡに電気的に接続されている。
そして、複数の不揮発性メモリセルＭＣの各々に対して書込み動作または消去動作が行われる際に、複数の基準電流セルＲＣの各々に対しても、書込み動作または消去動作が行われる。すなわち、書込み動作または消去動作時には、複数の基準電流セルＲＣの各々に対して図８に示される各電圧が印加される。
このため、複数の基準電流セルＲＣの閾値電圧Ｖｔｈを変更させるための書込み動作および消去動作が、複数の基準電流セルＲＣに対して個別に行われる。複数の基準電流セルＲＣの各々の閾値電圧Ｖｔｈが異なっているので、複数の不揮発性メモリセルＭＣの読出し動作において、複数の基準電流セルＲＣの各々に流れる電流の値が、複数の基準電流セルＲＣ毎に、それぞれ異なる。
また、不揮発性メモリセルＭＣの電荷保持特性が劣化していくと、基準電流セルＲＣの電荷保持特性も同程度に劣化する。従って、基準電流セルＲＣの閾値電圧Ｖｔｈおよび電流の値の変化が、不揮発性メモリセルＭＣの閾値電圧Ｖｔｈおよび電流の値の変化と、ほぼ同じとなる。また、半導体チップＣＨＰの外部の環境が変化し、例えば動作温度が変化した場合でも、基準電流セルＲＣおよび不揮発性メモリセルＭＣは、同じ影響を受ける。
従って、図１３および図１４に示されるように、基準電流セルＲＣ１～ＲＣ５に流れる基準電流１～５が、多段に設定された各電流の値の間に維持される。それ故、検討例で発生していたような、センスアンプＳＡが誤判定を引き起こすという問題を抑制することができる。
すなわち、実施の形態１によれば、複数の不揮発性メモリセルＭＣを用いてニューラルネットワーク回路Ｃ１を実現する場合に、基準電流セルＲＣを用いることで、複数の不揮発性メモリセルＭＣに記録された情報を精度良く読み出すことができる。
なお、実施の形態１では、複数の基準電流セルＲＣとして基準電流セルＲＣ１～ＲＣ５を例示したが、複数の不揮発性メモリセルＭＣの各々に流れる電流の値の多段の程度によって、複数の基準電流セルＲＣの数を適宜増減させることもできる。
また、実施の形態１では、不揮発性メモリセルＭＣおよび基準電流セルＲＣとして、トラップ準位を備える絶縁膜を電荷蓄積層とするＭＯＮＯＳ型のメモリセルが適用されていた。ＭＯＮＯＳ型のメモリセルは、抵抗変化型メモリ（ＲｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）または強誘電体メモリ（ＦｅＲＡＭ）などの他のメモリセルと比較して、不良ビットが少なく、書き換え耐性を長く維持できる。従って、実施の形態１における半導体装置は、長期に渡って信頼性を確保できる。
また、図１３および図１４に示されるように、ＭＯＮＯＳ型のメモリセルでは、安定した電流の推移を得られるので、「重みｗ」を安定して付与し易い。従って、他のメモリセルと比較して、ニューラルネットワーク回路Ｃ１の実現が容易である。
（実施の形態２）
以下に図１５を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。
実施の形態１では、基準電流セルＲＣおよび不揮発性メモリセルＭＣは、断面構造だけでなく、平面構造もそれぞれ同じであった。実施の形態２では、基準電流セルＲＣの断面構造は不揮発性メモリセルＭＣと同じであるが、基準電流セルＲＣの平面構造が、不揮発性メモリセルＭＣと異なっている。
図１５に示されるように、基準電流セルＲＣの選択トランジスタおよびメモリトランジスタの各々のチャネル幅Ｗ２は、不揮発性メモリセルＭＣの選択トランジスタおよびメモリトランジスタの各々のチャネル幅Ｗ１よりも大きい。言い換えれば、基準電流セルＲＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の下に位置する半導体基板ＳＵＢのＹ方向における幅Ｗ２は、不揮発性メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の下に位置する半導体基板ＳＵＢのＹ方向における幅Ｗ１よりも大きい。
このため、実施の形態２では、基準電流セルＲＣに流れる基準電流の値が多くなるので、実施の形態１よりも基準電流のばらつきを抑制することができる。従って、複数の不揮発性メモリセルＭＣに記録された情報を、より精度良く読み出すことができる。
（実施の形態３）
以下に図１６を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１および実施の形態２との相違点について主に説明し、実施の形態１および実施の形態２と重複する点についての説明を省略する。
実施の形態３では、実施の形態２と同様に、基準電流セルＲＣに流れる基準電流の値を多くすることが目的であるが、実施の形態２とは異なる方法によって、上記目的を達成する。
実施の形態３における基準電流セルＲＣは、複数の基準電流素子によって構成され、少なくとも基準電流素子ＲＣａおよび基準電流素子ＲＣｂによって構成される。
基準電流素子ＲＣａおよび基準電流素子ＲＣｂは、それぞれ、実施の形態１における基準電流セルＲＣと同じ断面構造および同じ平面構造を有し、互いの制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース線ＳＬおよびビット線ＲＢＬが共通化されている。
すなわち、基準電流素子ＲＣａおよび基準電流素子ＲＣｂは、それぞれ、ゲート絶縁膜ＧＩ１、ゲート絶縁膜ＧＩ２、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域（エクステンション領域ＥＸＤ、拡散領域ＭＤ）およびソース領域（エクステンション領域ＥＸＳ、拡散領域ＭＳ）を有する。
そして、基準電流素子ＲＣａの制御ゲート電極ＣＧは、基準電流素子ＲＣｂの制御ゲート電極ＣＧに電気的に接続され、基準電流素子ＲＣａのメモリゲート電極ＭＧは、基準電流素子ＲＣｂのメモリゲート電極ＭＧに電気的に接続され、基準電流素子ＲＣａのドレイン領域は、基準電流素子ＲＣｂのドレイン領域に電気的に接続され、基準電流素子ＲＣａのソース領域は、基準電流素子ＲＣｂのソース領域に電気的に接続されている。
このように基準電流素子ＲＣａおよび基準電流素子ＲＣｂを結線することで、基準電流セルＲＣの実効的なチャネル幅を大きくすることができる。このため、実施の形態３でも、基準電流セルＲＣに流れる基準電流の値が多くなるので、実施の形態１よりも基準電流のばらつきを抑制することができる。従って、複数の不揮発性メモリセルＭＣに記録された情報を、より精度良く読み出すことができる。
以上、本発明を実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
ＢＬ ビット線
Ｃ１ ニューラルネットワーク回路
Ｃ２ ＲＯＭ回路
Ｃ３ ＲＡＭ回路
Ｃ４ ロジック回路
Ｃ５ ワード線ドライバ
Ｃ６ 入出力部
Ｃ７ ビット線セレクタ
Ｃ８ 演算回路
ＣＧ 制御ゲート電極
ＣＨＰ 半導体チップ（半導体装置）
ＥＸＤ エクステンション領域（ドレイン領域）
ＥＸＳ エクステンション領域（ソース領域）
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＭＣ 不揮発性メモリセル
ＭＣＡ メモリセルアレイ
ＭＤ 拡散領域（ドレイン領域）
ＭＧ メモリゲート電極
ＭＳ 拡散領域（ソース領域）
ＰＷ ウェル領域
ＲＢＬ ビット線
ＲＣ、ＲＣ１～ＲＣ５ 基準電流セル
ＲＣａ、ＲＣｂ 基準電流素子
ＲＣＡ 基準電流セルアレイ
ＳＡ センスアンプ
ＳＬ ソース線
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ

Claims (6)

  1. 複数の不揮発性メモリセルと、
    複数の基準電流セルと、
    前記複数の不揮発性メモリセルおよび前記複数の基準電流セルに電気的に接続され、且つ、前記複数の不揮発性メモリセルの各々に流れる電流と、前記複数の基準電流セルの各々に流れる電流とを比較するセンスアンプと、
    を備え、
    前記複数の基準電流セルの断面構造は、それぞれ、前記複数の不揮発性メモリセルの断面構造と同じであり、
    前記複数の不揮発性メモリセルの各々に対して書込み動作または消去動作が行われる際に、前記複数の基準電流セルの各々に対しても、前記書込み動作または前記消去動作が行われ、
    前記複数の不揮発性メモリセルおよび前記複数の基準電流セルは、それぞれ、
    半導体基板上に形成された第１ゲート絶縁膜と、
    前記半導体基板上に形成され、且つ、電荷蓄積層を有する第２ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第１ゲート電極側の前記半導体基板に形成されたドレイン領域と、
    前記第２ゲート電極側の前記半導体基板に形成されたソース領域と、
    を有し、
    前記複数の不揮発性メモリセルおよび前記複数の基準電流セルの各々の前記第１ゲート電極および前記第２ゲート電極は、それぞれ、平面視における第１方向に延在し、且つ、平面視において前記第１方向と交差する第２方向で互いに隣接し、
    前記複数の基準電流セルの前記第１ゲート電極および前記第２ゲート電極の各々の下に位置する前記半導体基板の前記第１方向における幅は、前記複数の不揮発性メモリセルの前記第１ゲート電極および前記第２ゲート電極の各々の下に位置する前記半導体基板の前記第１方向における幅よりも大きい、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数の基準電流セルの各々は、少なくとも第１基準電流素子および第２基準電流素子によって構成され、
    前記第１基準電流素子および前記第２基準電流素子は、それぞれ、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、前記第１ゲート電極、前記第２ゲート電極、前記ドレイン領域および前記ソース領域を有し、
    前記第１基準電流素子の前記第１ゲート電極は、前記第２基準電流素子の前記第１ゲート電極に電気的に接続され、
    前記第１基準電流素子の前記第２ゲート電極は、前記第２基準電流素子の前記第２ゲート電極に電気的に接続され、
    前記第１基準電流素子の前記ドレイン領域は、前記第２基準電流素子の前記ドレイン領域に電気的に接続され、
    前記第１基準電流素子の前記ソース領域は、前記第２基準電流素子の前記ソース領域に電気的に接続されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記複数の不揮発性メモリセルの閾値電圧は、それぞれ、前記電荷蓄積層に蓄積された電荷量によって変更でき、
    前記複数の不揮発性メモリセルの前記書込み動作および前記消去動作において、前記第２ゲート電極と前記ソース領域との間の電圧差を異ならせることで、前記複数の不揮発性メモリセルの閾値電圧が、それぞれ異なる値となる、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記複数の不揮発性メモリセルの読出し動作において、前記複数の不揮発性メモリセルに流れる電流の値が、前記複数の不揮発性メモリセル毎に、それぞれ異なる、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記複数の不揮発性メモリセルおよび前記複数の基準電流セルは、それぞれ、ニューラルネットワーク回路の一部を構成し、
    前記複数の不揮発性メモリセルの各々に流れる異なる前記電流の値によって、シナプスの結合強度が実現される、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記複数の不揮発性メモリセルおよび前記複数の基準電流セルの各々の前記電荷蓄積層は、窒化シリコンからなり、
    前記書込み動作では、前記ドレイン領域から前記電荷蓄積層へ電子が注入され、
    前記消去動作では、前記ソース領域から前記電荷蓄積層へ正孔が注入される、半導体装置。
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