JPH0346197A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0346197A
JPH0346197A JP1183081A JP18308189A JPH0346197A JP H0346197 A JPH0346197 A JP H0346197A JP 1183081 A JP1183081 A JP 1183081A JP 18308189 A JP18308189 A JP 18308189A JP H0346197 A JPH0346197 A JP H0346197A
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JP
Japan
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cell
eprom
cells
circuit section
reference cell
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JP1183081A
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Takao Akaogi
隆男 赤荻
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 記憶用セルと、参照用セルとを設け、前記記憶用セルの
出力を前記参照用セルの出力と比較することにより前記
記憶用セルの記憶内容を判断するように威された半導体
記憶装置に関し、前記参照用セルを構成するトランジス
タにサイズのバラツキによる特性のバラツキがある場合
であっても、デバイス特性への影響をＭ和し、微細化に
対応できるようにすることを目的とし、前記、参照用セ
ルを、複数のトランジスタを並列接続して構成する。
［産業上の利用分野］ 本発明は、記憶用セル（以下、メモリセルという）と、
参照用セル（以下、リファレンスセルという）とを設け
、メモリセルの出力をリファレンスセルの出力と比較す
ることによりメモリセルの記憶内容を判断するようにな
された半導体記憶装置、いわゆるリファレンス方式を採
用する半導体記憶装置に関する。
近年、半導体記憶装置、特に、不揮発性半導体記憶装置
の分野においては、アクセス時間の短縮化の要求に応え
るため、メモリセルからのデータの読み出しに関し、リ
ファレンス方式を採用する半導体記憶装置の開発が行わ
れている。
かかる半導体記憶装置においても、高集積化が要求され
ており、メモリセルを構成するトランジスタのみならず
、リファレンスセルを構成するトランジスタも微細化し
ている。このため、プロセス上のバラツキにより、リフ
ァレンスセルを構成するトランジスタのサイズ（チャネ
ル長、チャネル幅）にバラツキが生じ易くなっている。
ここに、微細化されたリファレンスセルを構成するトラ
ンジスタにおいては、そのサイズの僅かなバラツキが、
その特性に大きなバラツキを生じさせ、デバイス特性、
特にアクセス特性に大きな影響を与えてしまう。
したがって、・リファレンス方式を採用する半導体記憶
装置においては、リファレンスセルを構成するトランジ
スタの特性にバラツキがある場合であっても、デバイス
特性に影響を与えないようにすることが要求される。
［従来の技術］ 従来、リファレンス方式を採用する半導体記憶装置とし
て、第３図に、その要部の回路図を示すようなものが提
案されている。
この半導体記憶装置はＥ　Ｐ　ＲＯＭ　（、Ｅｒａｓａ
ｂｌｅＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ
　Ｍｅｍｏｒｙ　）の例であり、図中、１はメモリ回路
部、２はリファレンス回路部、３は出力回路部であって
、メモリ回路部１の出力電圧ＶＭをリファレンス回路部
２の出力電圧ＶＲと比較することにより、データの読み
出しを行うとするものである。
メモリ回路部１は、負荷用の９ＭＯ３ＦＥＴ（以下、９
ＭＯ３という）１１と、ビット線バイアス用のｎＭＯｓ
　　ＦＥＴ（以下、ｎＭＯｓという）１２と、列選択用
（Ｙゲート用）のｎＭＯｓ１３と、メモリセルをなすＥ
ＰＲＯＭセル１４とを設けて構成されている。
ここに、負荷用の９ＭＯ３１１は、そのソースを電源電
圧ｖｎｏ、例えば、５［ｖ］が供給される電源端子１５
に接続され、そのゲートを出力端子１６に接続されてい
る。また、そのゲートとドレインとは接続され、その接
続点をビット線バイアス用のｎＭＯｓ１２のドレインに
接続されている。
ビット線バイアス用のｎＭＯｓ１２は、ビット線ＢＬの
電圧を例えば０．９　［Ｖ　］に設定し、即ち、ＥＰＲ
ＯＭセル１４のドレイン電圧を例えば０．９［Ｖ］に設
定し、データの読み出し時に、電子がＥＰＲＯＭセル１
４のフローティングゲートに注入するのを防ぐためのも
のであり、そのゲートを所定のゲート電圧ＶＧ、例えば
１．２　［Ｖ　］が供給されるゲート電圧供給端子１７
に接続され、そのソースを列選択用ｎＭＯ３１３のドレ
インに接続されている。
列選択用のｎＭＯｓ１３は、そのゲートを列選択線〈コ
ラムバス）１８に接続され、そのソースをビット線ＢＬ
を介してメモリセルをなすＥＰＲＯＭセル１４のドレイ
ンに接続されている。
ＥＰＲＯＭセル１４は、そのコントロールゲートをワー
ド線ＷＬに接続され、そのソースを接地されている。こ
こに、ＥＰＲＯＭセル１４は、そのフローティングゲー
トに電子を注入され、オフ動作をするようにされている
場合、論理ｒＱＪを記憶している状態とされ、また、フ
ローティングゲートに電子を注入されず、オン動作をす
るようにされている場合、論理「１」を記憶している状
態とされる。
このように構成されたメモリ回路部ｌにおいては、列選
択線１８及びワード線ＷＬがともにハイレベル電圧“Ｈ
”、例えば５［Ｖ］とされることによって、ＥＰＲＯＭ
セル１４の記憶データが読み出される。
ココニ、出力電圧ｖＭは、ＥＰＲＯＭセル１４が論理ｒ
’ＱＪを記憶している場合、４［Ｖ］となり、論理「１
」を記憶している場合、３［Ｖ］となるように負荷用の
９ＭＯ３１１のサイズが設定されている。
他方、リファレンス回路部２は、負荷用の９ＭＯ３２１
と、ビット線バイアス用のｎＭＯｓ２２と、列選択用の
トランジスタに該当するｎＭＯｓ２３と、リファレンス
セルをなすＥＰＲＯＭセル２４とを設けて構成されてい
る。
ここに、負荷用の９ＭＯ３２１は、そのソースを電源電
圧Ｖ００、例えば、５　［Ｖ］が供給される電源端子２
５に接続され、そのゲートを出力端子２６に接続されて
いる。また、そのゲートとドレインとは接続され、その
接続点をビット線バイアス用のｎＭＯｓ２２のドレイン
に接続されている。
ビット線バイアス用のｎＭＯ３２２は、ビット線Ｂ　Ｌ
　Ｒの電圧を例えば０．９　［Ｖ　］に設定し、即ち、
ＥＰＲＯＭセル２４のドレイン電圧を例えば０．９　　
［Ｖ］に設定し、電子がＥＰＲＯＭセル２４のフローテ
ィングゲートに注入されるのを防ぐためのものであり、
そのゲートを所定のゲート電圧ＶＧ１例えば１．２［Ｖ
］が供給されるゲート電圧供給端子２７に接続され、そ
のソースをｎＭＯｓ２３のドレインに接続されている。
ｎ　Ｍ　Ｏ３２３は、そのゲートを電源電圧ＶＤＤ、例
えば５［Ｖ］が供給される電源端子２８に接続され、そ
のソースをビット線ＢＬａを介してリファレンスセルを
なすＥＰＲＯＭセル２４のドレインに接続されている。
ＥＰＲＯＭセル２４は、そのコントロールゲートをＥＰ
ＲＯＭセル１４と同一のワード線ＷＬに接続され、その
ソースを接地されている。また、このＥＰＲＯＭセル２
４は、その７０−ティングゲートに電子を注入されてお
らず、オン動作を行うようになされている。即ち、論理
「１」を記憶している状態とされている。
このように構成されたリファレンス回路部２においては
、ワード線ＷＬがハイレベル電圧“Ｈ”とされることに
よってＥＰＲＯＭセル２４はオン状態となり、論理「１
」に対応する電流が流れるが、このとき、出力電圧ＶＲ
が３．５［Ｖ］となるように９ＭＯ３２１のサイズが設
定されている。
これは、例えばＥＰＲＯＭセル１４とＥＰＲＯＭセル２
４のサイズが同一であれば、９ＭＯ３２１のチャネル幅
を９ＭＯ３１１のチャネル幅の２倍とすることによって
達成することができる。
また、出力回路部３は、メモリ回路部１の出力端子１６
を差動増幅器３１の反転入力端子ｅに接続し、リファレ
ンス回路部２の出力端子２６を差動増幅器３１の非反転
入力端子Φに接続し、差動増幅器３１の出力端子をデー
タ出力端子３２に接続して構成されている。
このように構成された出力回路部３においては、差動増
幅器３１の非反転入力端子のに３．５　［Ｖ　］が印加
されるので、データの読み出し時、メモリ回路部１の出
力電圧ＶＭが４［Ｖ］のときは、即ち、ＥＰＲＯＭセル
１４が論理「Ｏ」を記憶しているときは、ローレベル電
圧″Ｌ”としてＯ［Ｖ］が出力され、また、メモリ回路
部１の出力電圧Ｖ−が３［■］のときは、即ち、ＥＰＲ
ＯＭセル１４が論理「１」を記憶しているときは、ハイ
レベル電圧”Ｈ”として５［Ｖ］が出力される。
このように、このＥＰＲＯＭは、メモリ回路部１の出力
電圧Ｖ、の振幅を１［Ｖ］とすることによって、アクセ
ス時間の短縮化を図るとするものである。
［発明が解決しようとする課題］ しかしながら、かかるリファレンス方式を採用するＥＰ
ＲＯＭにおいても、高集積化が要求され、メモリセルを
構成するＥＰＲＯＭセル１４のみならず、リファレンス
セルを構成するＥＰＲＯＭセル２４も微細化している。
このため、第３図従来例のＥＰＲＯＭにおいては、リフ
ァレンスセルを構成するＥＰＲＯＭセル２４のサイズに
僅かのバラツキがあっても、その特性に大きなバラツキ
を生じさせ、デバイス特性、特にアクセス特性に大きな
影響を与えてしまうという問題点があった。
本発明は、かかる点に鑑み、リファレンスセルを構成す
るトランジスタにサイズのバラツキによる特性のバラツ
キがある場合であっても、デバイス特性への影響を緩和
し、微細化に対応できるようにした半導体記憶装置を提
供することを目的とする。
［課題を解決するための手段］ 本発明の半導体記憶装置は、メモリセルと、リファレン
スセルとを設け、メモリセルの出力をリファレンスセル
の出力と比較することにより、メモリセルの記憶内容を
判断するようになされた半導体記憶装置において、リフ
ァレンスセルを、複数のトランジスタを並列接続して構
成したものである。
［作用コ 本発明においては、リファレンスセルは、複数のトラン
ジスタを並列接続して構成されているので、これらトラ
ンジスタのサイズのバラツキによる特性のバラツキは平
均化され、デバイス特性への影響は緩和される。
［実施例］ 以下、先ず、第１図を参照して、本発明の一実施例につ
き説明する。なお、この第１図において、第３図に対応
する部分には同一符号を付し、その重複説明は省略する
。
第１図は本発明の一実施例の要部を示す回路図であり、
この第１図例の半導体記憶装置は第３図従来例と同様に
、リファレンスセルをメモリセルアレイ中に混在させ、
リファレンスセルをメモリセルと同一のワード線ＷＬで
駆動するように構成されたＥＰＲＯＭの例である。
この第１図例のＥＰＲＯＭは、メモリ回路部１と、リフ
ァレンス回路部４と、出力回路部３とを設けて構成され
ている。
ここに、リファレンス回路部４は、３個のＥＰＲＯＭセ
ル４１．４２．４３を並列接続し、これらＥＰＲＯＭセ
ル４１．４２．４３のドレインをｎＭＯｓ２３のソース
に接続し、そのコントロールゲートをワード線ＷＬに接
続し、そのソースを接地してリファレンスセル４４を構
成するとともに、負荷用のトランジスタとして、そのチ
ャネル幅をｐＭＯ３１１の２×３倍とする９ＭＯ３４５
を設け、その他については、第３図従来例と同様に構成
されている。
なお、ＥＰＲＯＭセル４１．４２．４３はそれぞれその
フローティングゲートに電子を注入されておらず、オン
動作を行うようになされている。
即ち、論理「１」を記憶している状態とされている。
この第１図例のＥＰＲＯＭにおいては、リファレンスセ
ル４４は、３個のＥＰＲＯＭセル４１．４２．４３を並
列接続して構成されているので、これらＥＰＲＯＭセル
４１．４２．４３にサイズのバラツキによる特性のバラ
ツキがあったとしても、これら特性のバラツキは平均化
され、デバイス特性への影響は緩和される。
したがって、この第１図例によれば、微細化に対応する
ことができる。
次に、第２図を参照して、本発明の他の実施例につき説
明する。
この第２図例のＥＰＲＯＭは、リファレンスセル４４を
メモリセルアレイの外に存在させた場合の例であって、
メモリ回路部１と、リファレンス回路部５と、出力回路
部３とを設けて構成されている。
ここに、リファレンス回路部５は、ＥＰＲＯＭセル４１
．４２．４３のコントロールゲートを電源電圧ＶＤ。、
例えば５［Ｖ］が供給される電源端子５１に接続し、そ
の他については、第１図例と同様に構成されている。
なお、ＥＰＲＯＭセル４１．４２．４３はそれぞれその
フローティングゲートに電子を注入されておらず、オン
動作を行うようになされている。
即ち、論理「１」を記憶している状態とされている。
この第２図例においても、第１図例の場合と同様の作用
効果を得ることができる。
なお、上述の実施例においては、リファレンスセルを３
個のＥＰＲＯＭセル４１．４２．４３を並列接続して構
成した場合につき述べたが、この代わりに、２個あるい
は４個以上のＥＰＲＯＭセルを並列接続して構成しても
良い、ここに、メモリセルを構成するＥＰＲＯＭセルと
同一サイズのｎ個のＥＰＲＯＭでリファレンスセルを構
成する場合、９ＭＯｓ４５のチャネル幅をｐＭＯ３１１
のチャネル幅の２Ｘｎ倍とすることによってリファレン
ス回路部の出力電圧ＶＲをメモリ回路部の出力電圧ＶＭ
の中間値、例えば、出力電圧ｖＭが最高値で４　［Ｖ］
　、最低値で３［Ｖ］である場合、３．５　　［Ｖ］に
設定することができる。
また、上述の実施例においては、本発明をＥＰＲＯＭに
適用した場合につき述べたが、その他、本発明はＥＥＰ
ＲＯＭ、マスクＲＯＭ等の不揮発性半導体記憶装置や、
ＤＲＡＭやＳＲＡＭ等の揮発性半導体記憶装置にも適用
できるものである。
［発明の効果］ 以上のように、本発明によれば、リファレンスセルを、
複数のトランジスタを並列接続して構成したことにより
、これらトランジスタのサイズのバラツキによる特性の
バラツキを平均化し、デバイス特性への影響を緩和でき
るので、ｔＲ１１ＩＩ化に対応することができる。
【図面の簡単な説明】
第１図は本発明の一実施例（本発明を適用したＥＰＲＯ
Ｍの一例）の要部を示す回路図、第２図は本発明の他の
実施例（本発明を適用したＥＰＲＯＭの他の例）の要部
を示す回路図、第３図は従来のＥＰＲＯＭの一例の要部
を示す回路図である。 １４・・・メモリセルを構成するＥＰＲＯＭセル４１．
４２．４３・・・リファレンスセルを構成するＥＰＲＯ
Ｍセル ４４・・・リファレンスセル 本発明を適用したＥＰＲＯＭの一例の要部第１図 本発明を適用したＥＰＲＯＭの他の鍔の要部第２図

Claims (1)

  1. 【特許請求の範囲】 記憶用セルと、参照用セルとを設け、前記記憶用セルの
    出力を前記参照用セルの出力と比較することにより前記
    記憶用セルの記憶内容を判断するようになされた半導体
    記憶装置において、 前記参照用セルを、複数のトランジスタを並列接続して
    構成したことを特徴とする半導体記憶装置。
JP1183081A 1989-07-13 1989-07-13 半導体記憶装置 Pending JPH0346197A (ja)

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