DE4302195C2 - Verfahren zum Betrieb eines nichtflüchtigen Halbleiterspeichers - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Betrieb eines nichtflüchtigen Halbleiterspeichers, wie er aus der US 5,056,063 bekannt ist.

Nichtflüchtige Halbleiterspeicher, beispielsweise elektrisch programmier­ bare Festwertspeicher (EPROM, E²PROM), werden in der Halbleiterschal­ tungstechnik vielfältig überall dort eingesetzt, wo Informationen bzw. Spei­ cherinhalte auch bei einem zeitweiligen Abschalten oder einem Ausfall der Spannungsversorgung bewahrt werden sollen. Beispielsweise spielen diese Halbleiterspeicher beim Ablegen von Schlüssel-Informationen oder Initiali­ sierungsprogrammen, zum Speichern von Codes für Identifikationssysteme, bei Telefonkarten oder als Ersatz herkömmlicher Massenspeicher eine große Rolle.

Eine einzelne Speicherzelle des Halbleiterspeichers besteht dabei in der Re­ gel aus einem MOS-Speichertransistor mit einer zusätzlichen isolierten Elek­ trode (isolierendem Gate bzw. "Floating Gate"), auf der elektrische Ladung über einen längeren Zeitraum gespeichert werden kann. Die Gesamtheit der Speicherzellen ist meist matrixförmig angeordnet, wobei eine einzelne Speicherzelle über miteinander verbundene Adreßtransistoren selektiert wird.

Beim Programmieren bzw. Löschen einer E²PROM-Speicherzelle wird mit Hilfe einer relativ hohen Programmierspannung (beispielsweise 21 V) elektri­ sche Ladung auf das Floating Gate aufgebracht bzw. vom Floating Gate ab­ gezogen. Dies kann beispielsweise durch Injektion von heißen Elektronen oder durch Fowler-Nordheim-Tunneln erfolgen.

Das Bestimmen des Speicherzustands einer Speicherzelle (das "Lesen") wird durch Anlegen einer Spannungsdifferenz zwischen der Drain-Elektrode und der Source-Elektrode des Speichertransistors vorgenommen. Ist die auf dem Floating Gate gespeicherte Ladung so groß, daß sich ein leitender Kanal zwi­ schen Source und Drain bildet, fließt Strom durch den Speichertransistor - die Speicherzelle ist leitend bzw. "programmiert" (Speicherinhalt "1"); an­ dernfalls sperrt der Speichertransistor, es kann kein Strom fließen - die Spei­ cherzelle ist sperrend bzw. "gelöscht" (Speicherinhalt "0"). Der Speicherzu­ stand der Speicherzelle wird mittels einer Leseschaltung ausgewertet, die über ein Koppelelement mit der Speicherzellenanordnung verbunden ist (das Koppelelement hat die Aufgabe, beim Programmieren oder Löschen der Speicherzelle die Verbindung zwischen Leseschaltung und Speicherzelle zu unterbrechen). Beim Lesevorgang selbst wird üblicherweise die Datenlei­ tung, an der die Drain-Elektrode der ausgewählten Speicherzelle angeschlos­ sen ist, über einen Widerstand an die Lesespannung (z. B. die Versorgungs­ spannung von 5 V) angeschlossen. Ist die Speicherzelle leitend (program­ miert), sinkt das Potential an der Drain-Elektrode des Speichertransistors auf Bezugspotential ab; bei sperren der (gelöschter) Speicherzelle bleibt das Po­ tential an der Drain-Elektrode des Speichertransistors auf dem Potential der Lesespannung (Versorgungspotential). Die Leseschaltung liefert an ihrem Ausgang ein dem Speicherinhalt entsprechendes Signal.

Der Nachteil eines derartigen Leseverfahrens besteht darin, daß

• - die Spannung an der Drain-Elektrode des Speichertransistors erhebli­ chen Variationen (in der Höhe der Lesespannung) unterworfen wird; je nach Speicherzustand kann die Spannungsdifferenz zwischen Drain-Elektrode und Floating Gate des Speichertransistors noch höher werden. Diese Spannungsdifferenz hat aufgrund von Tunnelströmen einen allmählichen Abbau der auf dem Floating Gate gespeicherten Ladung zur Folge. Zusätzlich führt jeder Tunnelstrom zur Verschlech­ terung der Isolationseigenschaften der dünnen Tunneloxidschicht unterhalb des Floating Gates.
• - die Spannungsänderung an der Drain-Elektrode beim Lesevorgang dem jeweiligen Speicherzustand entgegenwirkt: sperrt die Speicher­ zelle, liegt das Potential des Floating Gates niedrig, die Spannung an der Drain-Elektrode bleibt beim Lesen jedoch auf hohem Potential; leitet die Speicherzelle, liegt das Potential des Floating Gates hoch, die Spannung an der Drain-Elektrode sinkt jedoch beim Lesen auf Be­ zugspotential (beispielsweise Massepotential).

Bei der gattungsgemäßen US 5,056,063 ist ein nichtflüchtiger Halbleiterspei­ cher mit einem Stromspiegel als Art "rückgekoppelter Verstärkerstufe" vor­ gesehen; bei diesem Stromspiegel sind die Elemente "Rückkopplung" und "Referenzspannung" jedoch nicht von Bedeutung, insbesondere wird der Stromspiegel nicht zur Erzeugung einer bestimmten Referenzspannung be­ nötigt. Mittels zweier mit dem Stromspiegel bzw. der rückgekoppelten Ver­ stärkerstufe keinerlei Beziehung aufweisenden Referenzspannungen zur Stromeinstellung und zur Vermeidung der Entladung der Bitleitungen soll beim nichtflüchtigen Halbleiterspeicher die Aufladezeit der Bitleitung und damit die Lesezeit verringert werden, das Auftreten von Lesefehlern durch einen einem Stromspiegel-Lasttransistor parallelgeschalteten Überbrückungstransistor vermieden werden, und eine Stromersparnis erzielt wer­ den, da die Bitleitung vor dem Lesen nicht vorgeladen werden muß.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Betrieb eines nichtflüchtigen Halbleiterspeichers gemäß dem Oberbegriff des Patentan­ spruchs 1 anzugeben, mit dem verbesserte Eigenschaften, insbesondere eine erhöhte Lebensdauer der Speicherzellen, erreicht werden.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale im Kennzeichen des Patentanspruchs 1 gelöst.

Vorteilhafte Weiterbildungen des Verfahrens ergeben sich aus den Unteran­ sprüchen.

Die als rückgekoppelte Verstärkerstufe ausgebildete Leseschaltung wird mit einer bestimmten vorgegebenen Referenzspannung beaufschlagt. Die Refe­ renzspannung der Verstärkerstufe bestimmt die Spannung zwischen der Drain-Elektrode und dem isolierenden Gate (Floating Gate) des Speicher­ transistors und wird so gewählt, daß diese Spannungsdifferenz beim Lese­ vorgang möglichst klein wird. Sie wird vorzugsweise so gewählt, daß beim Lesevorgang die Differenz der Spannungsdifferenz zwischen der Spannung an der Drain-Elektrode und dem Floating Gate des Speichertransistors für den leitenden Zustand des Speichertransistors einerseits und den sperren­ den Zustand des Speichertransistors andererseits minimal wird; d. h. die ge­ nannte Spannungsdifferenz ist im optimalen Fall für beide Speicherzu­ stände des Speichertransistors gleich groß.

Die rückgekoppelte Verstärkerstufe besteht beispielsweise aus einem Diffe­ renzglied, einem Verstärkerelement, einem Ausgangswiderstand und einem Ausgangsverstärker; beispielsweise kann als Verstärkerstufe eine Transistor­ schaltung mit zwei Transistoren vorgesehen werden, von denen ein Transi­ stor als Differenzglied sowie Verstärkerelement und ein Transistor als Aus­ gangsverstärker fungiert. Beim Lesevorgang fließt in Abhängigkeit des Pro­ grammierzustands der Speicherzelle ein bestimmter Lesestrom oder kein Lesestrom von der Verstärkerstufe zum Speichertransistor. Für die Verstär­ kerstufe kann der durch den Lesestrom im Falle der programmierten Spei­ cherzelle verursachte Spannungsabfall am Ausgangswiderstand als Stör­ größe und ihre Ausgangsspannung als Regelgröße aufgefaßt werden; die Referenzspannung stellt den Sollwert und die Differenz zwischen Sollwert und Regelgröße die (zu minimierende) Regelabweichung dar. Die unter­ schiedlichen Auswirkungen der Störgröße in Abhängigkeit des Speicherzu­ stands (nur wenn der Speichertransistor leitend ist, ergibt sich ein Einfluß der Störgröße) kann durch eine mit der Verstärkerstufe verbundene Aus­ werteschaltung ausgewertet werden. Die Drain-Elektrode des Speichertran­ sistors wird somit beim Lesevorgang nur einer Variation in Höhe der Stör­ größe unterworfen.

Wird die Referenzspannung wie beschrieben vorgegeben, tritt demnach beim Lesevorgang (für beide nicht vorher bekannte Programmierzustände der Speicherzelle zusammengenommen) die geringste maximal mögliche Spannungsdifferenz zwischen der Drain-Elektrode und dem Floating Gate des Speichertransistors auf. Durch das Vermeiden großer Spannungsdiffe­ renzen beim Lesevorgang der Speicherzelle kann die Lebensdauer der Spei­ cherzellen und damit des nichtflüchtigen Halbleiterspeichers wesentlich er­ höht werden.

Zur Reduzierung des statischen Stromverbrauchs der Verstärkerstufe kön­ nen Schaltelemente vorgesehen werden, die die Verstärkerstufe nur in den gewünschten Zeitphasen (Lesevorgang) aktivieren.

Das Verfahren soll weiterhin anhand der Fig. 1 bis 4 beschrieben wer­ den; dabei zeigen:

die Fig. 1 das Blockschaltbild eines Teilbereichs eines nichtflüchtigen Halbleiterspeichers,

die Fig. 2 das Prinzipschaltbild der die Leseschaltung bildenden rückge­ koppelten Verstärkerstufe,

die Fig. 3 ein Beispiel für die Realisierung der rückgekoppelten Verstärker­ stufe, und

die Fig. 4 ein Spannungsdiagramm zur Erläuterung der auftretenden Spannungsverhältnisse beim Lesevorgang.

In der Fig. 1 ist die Speicherzellenanordnung 1 bzw. Speichermatrix, das Koppelelement 2, die Leseschaltung 3 und die Auswerteschaltung 4 eines nichtflüchtigen Halbleiterspeichers dargestellt.

Die Speicherzellenanordnung 1 enthält über Datenleitungen 11 miteinander verbundene Speichertransistoren 12 und Adreßtransistoren 13. Die Source-Elektrode S der zu lesenden Speicherzelle (Speichertransistor 12) ist über ei­ nen Schalttransistor 14 mit einem niedrigeren (Bezugs-)Potential (beispiels­ weise Massepotential) verbunden. Die Drain-Elektrode D des Speichertransi­ stors 12 ist über mindestens einen Adreßtransistor 13 zur Adressierung mit der Datenleitung 11 verbunden (an der Datenleitung 11 sind innerhalb der matrixförmigen Speicherzellenanordnung 1 alle Speicherzellen einer Spalte angeschlossen). Die Gate-Elektrode G des Speichertransistors 12 ist an eine Programmierleitung 15 angeschlossen. Die Leseschaltung 3 ist als rückgekop­ pelte Verstärkerstufe mit der Referenzspannung U_ref und der Ausgangs­ spannung U_A ausgebildet. Über das Koppelelement 2 (das beispielsweise als T-Gate-Schaltung ausgebildet ist) werden die Datenleitungen 11 der Spei­ cherzellenanordnung 1 mit der Leseschaltung 3 verbunden; an die Lese­ schaltung 3 ist weiterhin die Auswerteschaltung 4 angeschlossen, der von der Verstärkerstufe 3 die Meßspannung U_M zugeführt wird.

Zum Lesen der Speicherzelle wird die Source-Elektrode S des Speichertransi­ stors 12 über den Schalttransistor 14 mit Massepotential verbunden, die Pro­ grammierleitung 15 wird ebenfalls auf Massepotential gelegt. Nur bei pro­ grammierter Speicherzelle (Speichertransistor 12 ist lei­ tend: Zustand "L") fließt ein Lesestrom I_L vom Ausgang der Verstärkerstufe 3 über das Koppelelement 2 zur Speicherzellenanordnung 1 und über die Datenleitung 11, die Adreßtransistoren 13 und den Speichertransistor 12 nach Masse ab; bei gelöschter Speicherzelle (Speichertransistor 12 sperrt: Zustand "S") fließt da­ gegen kein Lesestrom I_L.

Die im Prinzipschaltbild der Fig. 2 dargestellte Ver­ stärkerstufe 3 besteht aus einem Differenzglied 31, ei­ nem Verstärkerelement 32, einem Ausgangswiderstand 33 und einem Ausgangsverstärker 34. Die Ausgangsspannung U_A der Verstärkerstufe 3 wird auf den invertierenden Eingang (-) des Differenzglieds 31 rückgekoppelt, der nicht-invertierende Eingang (+) des Differenzglieds 31 wird mit einer Referenzspannung U_ref beaufschlagt. Der Ausgangsverstärker 34 kann entweder vom Eingang oder Ausgang des Verstärkerelements 32 oder vom Ausgang der Verstärkerstufe 3 angesteuert werden und ist an seinem Ausgang mit der Auswerteschaltung 4 verbunden.

Da in Abhängigkeit des Programmierzustands der Speicherzelle entweder ein bestimmter Lesestrom I_L oder kein Lesestrom I_L zum Koppelelement 2 bzw. zur Speicherzellenanordnung 1 fließt, kann die rückgekop­ pelte Verstärkerstufe 3 regelungstechnisch beschrieben werden: die Referenzspannung U_ref ist die Führungsgröße oder der Sollwert, der Spannungsabfall I_L · R₃₃ am Aus­ gangswiderstand 33 stellt die Störgröße dar (die nur im Fall der leitenden Speicherzelle auftritt), die Span­ nung U₃₃ ist die Stellgröße, die Ausgangsspannung U_A ist die Regelgröße, die vom Ausgang auf das Differenz­ glied 31 zurückgeführt wird, und die Differenz aus Sollwert und Regelgröße ist die Regelabweichung (Spannung U₃₁). Die Ausgangsspannung U_A wird durch die rückgekoppelte Verstärkerstufe 3 solange geregelt, bis sie dem Sollwert U_ref entspricht (die Regelabweichung U₃₁ wird minimiert). Die Referenzspannung U_ref (und da­ mit auch die Ausgangsspannung U_A) wird so gewählt, daß sowohl für den leitenden als auch für den sperrenden Zustand der Speicherzelle eine möglichst kleine Span­ nungsdifferenz zwischen der Spannung an der Drain-Elek­ trode und der Spannung auf dem Floating Gate des Spei­ chertransistors entsteht.

In der Fig. 3 ist ein Ausführungsbeispiel für die rückgekoppelte Verstärkerstufe gemäß der Fig. 2 darge­ stellt. Das Differenzglied 31 und das Verstärkerelement 32 wird durch die Zusammenschaltung des ersten MOS-Transistor 35 mit einem Lastwiderstand 38 gebildet, der Ausgangswiderstand 33 ist der Innenwiderstand der An­ ordnung vom Ausgang U_A aus gesehen. Der Ausgangsver­ stärker 34 ist mittels eines zweiten MOS-Transistors 36 mit dem Lastwiderstand 37 realisiert.

Die Gate-Elektrode des ersten MOS-Transistors 35 bildet den invertierenden Eingang (-) des Differenzglieds 31, die Drain-Elektrode D stellt den Ausgang der Verstär­ kerstufe 3 dar; die Referenzspannung U_ref ist in diesem Ausführungsbeispiel keine von außen zugeführte sondern eine intern vorhandene Spannung (die Spannung, die bei sperrendem Speichertransistor und mit aufgetrennter Rückkopplung an der Gate-Elektrode angelegt werden muß, damit am Ausgang U_A die gleiche Spannung erscheint). Sie kann durch entsprechende Dimensionierung des ersten MOS-Transistors 35 und des Lastwiderstands 38 einge­ stellt werden. Durch die Dimensionierung des zweiten MOS-Transistors 36 bzw. dessen Lastwiderstands 37 kann die der Auswerteschaltung 4 zugeführte Meßspannung U_M variiert werden; insbesondere kann dafür gesorgt wer­ den, daß sowohl für den sperrenden als auch für den leitenden Zustand der Speicherzelle die Spannung U_M ausreicht, um eine in der Auswerteschaltung 4 angeord­ nete Logikschaltung anzusteuern.

Im Spannungsdiagramm der Fig. 4 sind verschiedene in der Schaltungsanordnung auftretende Spannungen darge­ stellt. Mit U_FG,L ist die Spannung auf dem Floating Gate (gegenüber dem Bezugspotential) für den leitenden Zustand und mit U_FG,S die entsprechende Spannung für den sperrenden Zustand der Speicherzelle bezeichnet. U_A,L ist die Ausgangsspannung der Verstärkerstufe 3 im Fall der leitenden Speicherzelle, U_A,S die Ausgangs­ spannung der Verstärkerstufe 3 für die sperrende Speicherzelle: diese beiden Spannungen unterscheiden sich durch den aufgrund des Lesestroms I_L am Ausgangs­ widerstand 33 verursachten Spannungsabfall R₃₃ · I_L. Wei­ terhin ist mit U_FGD,L die Spannungsdifferenz zwischen der Spannung U_FG,L und der Spannung U_A,L sowie mit U_FGD,S die Spannungsdifferenz zwischen der Spannung U_FG,S und der Spannung U_A,S bezeichnet.

Die Spannungsdifferenz U_FGD,L ergibt sich zu:

U_FGD,L = U_FG,L - U_A,L = U_FG,L - U_ref + R₃₃ · I_L (1),

die Spannungsdifferenz U_FGD,S ergibt sich zu:

U_FGD,S = U_A,S - U_FG,S = U_ref - U_FG,S (2).

Die Differenz zwischen den beiden Spannungen U_FGD,L und U_FGD,S sollte so gering wie möglich werden; im günstig­ sten Fall sind diese beiden Spannungen gleich groß (U_FGD,L = U_FGD,S). Hieraus ergibt sich unter Zuhilfe­ nahme der beiden Gleichungen (1) und (2) eine Relation für die Referenzspannung U_ref

Beispielsweise sollte demnach bei einer Spannung U_FG,L von 3,5 V, einer Spannung U_FGD,S von -1,5 V und einem Spannungsabfall R₃₃ · I_L von 0,5 V eine Referenzspannung U_ref von 1,25 V gewählt werden; in diesem Fall tritt sowohl für den sperrenden Zustand als auch für den lei­ tenden Zustand der Speicherzelle als maximale Span­ nungsdifferenz U_FGD,L = U_FGD,S = 2,75 V auf.

Als Auswerteschaltungen 4 können beliebige Logik­ schaltungen vorgesehen sein, die die vom Ausgangs­ verstärker 34 der Verstärkerstufe 3 gelieferte Meßspan­ nung U_M auswerten; beispielsweise kann hierzu ein Dif­ ferenzverstärker oder eine dynamische Logikschaltung verwendet werden.

Claims (11)

1. Verfahren zum Betrieb eines nichtflüchtigen Halb­ leiterspeichers aus:

• - einer Speicherzellenanordnung (1) mit als MOS-Transistoren mit isolierendem Gate (FG) ausgebil­ deten Speichertransistoren (12) und mit über Datenleitungen (11) mit den Speichertransistoren (12) verbundenen Adreßtransistoren (13),
• - einer als rückgekoppelte Verstärkerstufe ausgebil­ deten Leseschaltung (3) und
• - einem die Leseschaltung (3) mit der Speicher­ zellenanordnung (1) verbindenden Koppelelement (2),

dadurch gekennzeichnet, daß für die Verstärkerstufe (3) eine bestimmte Referenzspannung (U_ref) vorgegeben wird, und daß die Referenzspannung (U_ref) der Verstärkerstufe (3) so gewählt wird, daß sich beim Lesevorgang eine minimale Differenz (U_FGD) zwischen der Spannung auf dem isolierenden Gate (FG) und an der Drain-Elektrode (D) des Speichertransistors (12) ergibt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Referenz­ spannung (U_ref) der Verstärkerstufe (3) so gewählt wird, daß sich beim Lese­ vorgang eine minimale Differenz (U_FGD) zwischen der Spannung auf dem isolierenden Gate (FG) und an der Drain-Elektrode (D) des Speichertransistors (12) für die Spannungsdifferenz zwischen dem gesperrten Zustand (U_FGD,S) und dem leitenden Zustand (U_FGD,L) des Speichertransistors (12) ergibt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ver­ stärkerstufe (3) aus einem Differenzglied (31), einem Verstärkerelement (32), einem Ausgangswiderstand (33) und einem Ausgangsverstärker (34) gebildet wird, daß am nicht-invertierenden Eingang (+) des Differenzglieds (31) die Referenzspannung (U_ref) angelegt wird, und daß der Ausgangswiderstand (33) mit dem Koppelglied (2) verbunden wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Eingang des Ausgangsverstärkers (34) mit dem Eingang des Verstärkerelements (32) verbunden wird.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Eingang des Ausgangsverstärkers (34) mit dem Ausgang des Verstärkerelements (32) verbunden wird.

6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Eingang des Ausgangsverstärkers (34) mit dem Ausgang der Verstärkerstufe (3) ver­ bunden wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Verstärkerstufe (3) als Transistorschaltung mit zwei MOS-Transistoren (35, 36) ausgebildet wird.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Differenz­ glied (31) und das Verstärkerelement (32) mittels eines ersten MOS-Transi­ stors (35) mit einem ersten Lastwiderstand (38) realisiert wird, dessen Gate-Elektrode (G) den invertierenden Eingang (-) und dessen Drain-Elektrode (D) den Ausgang der Verstärkerstufe (3) bildet, und daß der Ausgangsverstärker (34) mittels eines mit dem ersten MOS-Transistor (35) an der Gate-Elektrode (G) verbundenen zweiten MOS-Transistors (36) mit einem zweiten Lastwider­ stand (37) realisiert wird.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch ge­ kennzeichnet, daß der Leseschaltung (3) eine Auswerteschaltung (4) nachge­ schaltet wird.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Eingang der Auswerteschaltung (4) mit dem Ausgang des Ausgangsver­ stärkers (34) der Verstärkerstufe (3) verbunden wird.