JP2573335B2 - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- 230000002779 inactivation Effects 0.000 claims description 2
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- 230000003213 activating effect Effects 0.000 description 1
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- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータの書込み、消去が可能な不揮発性ト
ランジスタがメモリセルとして設けられ、このメモリセ
ルからの読み出しデータをラッチ回路でラッチするよう
にした不揮発性メモリに関する。
ランジスタがメモリセルとして設けられ、このメモリセ
ルからの読み出しデータをラッチ回路でラッチするよう
にした不揮発性メモリに関する。
（従来の技術） EPROM（Erasable Programmable Read Only Memory）
では、メモリセル用不揮発性トランジスタのフローティ
ングゲートに蓄えられた電荷の有無に応じてデータの記
憶が行われる。また、一度書込まれたデータの消去は紫
外線等を照射することによりなされ、再度データの書込
みができる。
では、メモリセル用不揮発性トランジスタのフローティ
ングゲートに蓄えられた電荷の有無に応じてデータの記
憶が行われる。また、一度書込まれたデータの消去は紫
外線等を照射することによりなされ、再度データの書込
みができる。
第９図は従来のEPROMにおいて、データの読み出しを
行うための要部の構成を示す回路図である。21は例えば
フローティングゲート型の不揮発性トランジスタからな
る１個のメモリセルであり、このメモリセル21のゲート
はワード線WLに、ソースは接地電位Vssの印加点にそれ
ぞれ接続され、ドレインは図示しない選択トランジスタ
を介してビット線BLに接続されている。このビット線BL
は負荷素子22を介して電源電圧Vccの印加点に接続され
ている。そして、上記ビット線BLには２個のクロックド
インバータ23,24と１個のインバータ25とからなるラッ
チ型センスアンプ回路26が接続されている。
行うための要部の構成を示す回路図である。21は例えば
フローティングゲート型の不揮発性トランジスタからな
る１個のメモリセルであり、このメモリセル21のゲート
はワード線WLに、ソースは接地電位Vssの印加点にそれ
ぞれ接続され、ドレインは図示しない選択トランジスタ
を介してビット線BLに接続されている。このビット線BL
は負荷素子22を介して電源電圧Vccの印加点に接続され
ている。そして、上記ビット線BLには２個のクロックド
インバータ23,24と１個のインバータ25とからなるラッ
チ型センスアンプ回路26が接続されている。
このような構成でなるEPROMのタイミングチャートを
第10図に示す。なお、予め、上記メモリセル21に対して
データがプログラムされているものとする。データの読
み出し時にはまずワード線WLが選択される。そして、プ
ログラム時にフローティングゲートに電子が注入されて
おらず、閾値電圧が低くされている場合にはメモリセル
21がオンし、ビット線BLはメモリセル21を介して放電さ
れる。このとき、ビット線電位は順次低下し、最終的に
は“L"レベルで安定する。他方、プログラム時にフロー
ティングゲートに電子が注入され、閾値電圧が高くされ
ている場合にはメモリセル21はオンせず、ビット線BLは
負荷素子を介して充電され、ビット線電位は“H"レベル
になる。
第10図に示す。なお、予め、上記メモリセル21に対して
データがプログラムされているものとする。データの読
み出し時にはまずワード線WLが選択される。そして、プ
ログラム時にフローティングゲートに電子が注入されて
おらず、閾値電圧が低くされている場合にはメモリセル
21がオンし、ビット線BLはメモリセル21を介して放電さ
れる。このとき、ビット線電位は順次低下し、最終的に
は“L"レベルで安定する。他方、プログラム時にフロー
ティングゲートに電子が注入され、閾値電圧が高くされ
ている場合にはメモリセル21はオンせず、ビット線BLは
負荷素子を介して充電され、ビット線電位は“H"レベル
になる。
一方、クロック信号CKが“H"レベルになると、クロッ
クドインバータ23が動作し、予めビット線BLに読出され
たデータの取り込みが行われる。次にクロック信号CKが
“L"レベルになると、クロックドインバータ24とインバ
ータ25で正帰還回路が構成され、予めクロックドインバ
ータ23によって取込まれたデータがラッチされ、読み出
しデータRDとして出力される。
クドインバータ23が動作し、予めビット線BLに読出され
たデータの取り込みが行われる。次にクロック信号CKが
“L"レベルになると、クロックドインバータ24とインバ
ータ25で正帰還回路が構成され、予めクロックドインバ
ータ23によって取込まれたデータがラッチされ、読み出
しデータRDとして出力される。
ところで、上記のようにフローティングゲートに電子
が注入された状態のメモリセルが選択された場合、この
メモリセル11は実際には完全にオフしたままの状態を保
持できず、ドレイン・ソース間にはわずかに電流が流
れ、ビット線は徐々に放電される。このため、ビット線
BLの電位は第11図のタイミングチャートに示すように順
次低下し、ワード線電位が“H"レベルに立ち上がった後
から一定時間ｔを経過した後では、クロックドインバー
タ23の回路閾値である1/2・Vccよりも低くなる。クロッ
ク信号CKがこの一定時間ｔを経過した後でも“H"レベル
にされている場合、本来ならば“L"レベルであるはずの
クロックドインバータ23の出力は“H"レベルに反転す
る。従って、このときラッチ型センスアンプ回路26では
誤まったデータがラッチされる。
が注入された状態のメモリセルが選択された場合、この
メモリセル11は実際には完全にオフしたままの状態を保
持できず、ドレイン・ソース間にはわずかに電流が流
れ、ビット線は徐々に放電される。このため、ビット線
BLの電位は第11図のタイミングチャートに示すように順
次低下し、ワード線電位が“H"レベルに立ち上がった後
から一定時間ｔを経過した後では、クロックドインバー
タ23の回路閾値である1/2・Vccよりも低くなる。クロッ
ク信号CKがこの一定時間ｔを経過した後でも“H"レベル
にされている場合、本来ならば“L"レベルであるはずの
クロックドインバータ23の出力は“H"レベルに反転す
る。従って、このときラッチ型センスアンプ回路26では
誤まったデータがラッチされる。
このようにセンスアンプ回路26で誤ったデータがラッ
チされるのを防止するためには、ビット線電位が1/2・V
ccよりも低下する以前にクロック信号CKを“L"レベルに
下げる必要がある。ところが、ビット線電位が1/2・Vcc
よりも低下する時刻は、電源電圧Vcc値や個々のメモリ
セルの特性によってばらつき、さらにメモリセルの閾値
電圧の経時変化の影響も受ける。このため、従来のEPRO
Mでは、設計当初では正常動作していても、時間が経つ
につれて誤動作する可能性が増大する。
チされるのを防止するためには、ビット線電位が1/2・V
ccよりも低下する以前にクロック信号CKを“L"レベルに
下げる必要がある。ところが、ビット線電位が1/2・Vcc
よりも低下する時刻は、電源電圧Vcc値や個々のメモリ
セルの特性によってばらつき、さらにメモリセルの閾値
電圧の経時変化の影響も受ける。このため、従来のEPRO
Mでは、設計当初では正常動作していても、時間が経つ
につれて誤動作する可能性が増大する。
（発明が解決しようとする課題） このように従来の不揮発性メモリでは、ビット線に読
み出されたデータをラッチ型センスアンプ回路でラッチ
するタイミングが回路設計の段階で決定されているの
で、当初では正常動作していても、時間が経つにつれて
誤動作する可能性が増大するという欠点があった。
み出されたデータをラッチ型センスアンプ回路でラッチ
するタイミングが回路設計の段階で決定されているの
で、当初では正常動作していても、時間が経つにつれて
誤動作する可能性が増大するという欠点があった。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、常に正しいデータの読み出しが低
消費電力動作で可能な不揮発性メモリを提供することに
ある。
であり、その目的は、常に正しいデータの読み出しが低
消費電力動作で可能な不揮発性メモリを提供することに
ある。
（課題を解決するための手段） この発明の不揮発性メモリは、第１の負荷回路を介し
て第１の電源に接続される第１のデータ読み出し線と、
上記第１のデータ読み出し線と第２の電源との間にドレ
イン・ソース間が接続される不揮発性トランジスタから
なるメモリセルと、第２の負荷回路を介して第１の電源
に接続される第２のデータ読み出し線と、上記第２のデ
ータ読み出し線と第２の電源との間にドレイン・ソース
間が接続される不揮発性トランジスタからなるダミーセ
ルと、上記第１のデータ読み出し線が一方の入力端子
に、上記第２のデータ読み出し線が他方の入力端子にそ
れぞれ接続されたフリップフロップ回路及びこのフリッ
プフロップ回路の出力データをラッチするラッチ回路と
からなるセンスアンプ回路とを具備し、前記メモリセル
及びダミーセルを構成する不揮発性トランジスタの制御
ゲートは、前記第１、第２の負荷回路を非活性／活性化
動作を制御する第１の制御信号とこれら不揮発性トラン
ジスタを選択／非選択動作を制御する第２の制御信号と
の論理積出力で制御されることを特徴とする。
て第１の電源に接続される第１のデータ読み出し線と、
上記第１のデータ読み出し線と第２の電源との間にドレ
イン・ソース間が接続される不揮発性トランジスタから
なるメモリセルと、第２の負荷回路を介して第１の電源
に接続される第２のデータ読み出し線と、上記第２のデ
ータ読み出し線と第２の電源との間にドレイン・ソース
間が接続される不揮発性トランジスタからなるダミーセ
ルと、上記第１のデータ読み出し線が一方の入力端子
に、上記第２のデータ読み出し線が他方の入力端子にそ
れぞれ接続されたフリップフロップ回路及びこのフリッ
プフロップ回路の出力データをラッチするラッチ回路と
からなるセンスアンプ回路とを具備し、前記メモリセル
及びダミーセルを構成する不揮発性トランジスタの制御
ゲートは、前記第１、第２の負荷回路を非活性／活性化
動作を制御する第１の制御信号とこれら不揮発性トラン
ジスタを選択／非選択動作を制御する第２の制御信号と
の論理積出力で制御されることを特徴とする。
また、この発明の不揮発性メモリは、第１の負荷回路
を介して第１の電源に接続される第１のデータ読み出し
線と、上記第１のデータ読み出し線と第２の電源との間
にドレイン・ソース間が接続される不揮発性トランジス
タからなるメモリセルと、第２の負荷回路を介して第１
の電源に接続される第２のデータ読み出し線と、上記第
２のデータ読み出し線と第２の電源との間にドレイン・
ソース間が接続される不揮発性トランジスタからなるダ
ミーセルと、上記第１のデータ読み出し線が一方の入力
端子に、上記第２のデータ読み出し線が他方の入力端子
にそれぞれ接続されたフリップフロップ回路及びこのフ
リップフロップ回路の出力データをラッチするラッチ回
路とからなるセンスアンプ回路とを具備し、前記第１の
データ読み出し線に繋がる前記メモリセルのドレイン
側、及び前記第２のデータ読み出し線に繋がる前記ダミ
ーセルのドレイン側がLDD（ライト・ドープト・ドレイ
ン）構造になっていることを特徴とする。
を介して第１の電源に接続される第１のデータ読み出し
線と、上記第１のデータ読み出し線と第２の電源との間
にドレイン・ソース間が接続される不揮発性トランジス
タからなるメモリセルと、第２の負荷回路を介して第１
の電源に接続される第２のデータ読み出し線と、上記第
２のデータ読み出し線と第２の電源との間にドレイン・
ソース間が接続される不揮発性トランジスタからなるダ
ミーセルと、上記第１のデータ読み出し線が一方の入力
端子に、上記第２のデータ読み出し線が他方の入力端子
にそれぞれ接続されたフリップフロップ回路及びこのフ
リップフロップ回路の出力データをラッチするラッチ回
路とからなるセンスアンプ回路とを具備し、前記第１の
データ読み出し線に繋がる前記メモリセルのドレイン
側、及び前記第２のデータ読み出し線に繋がる前記ダミ
ーセルのドレイン側がLDD（ライト・ドープト・ドレイ
ン）構造になっていることを特徴とする。
（作用） 第１、第２の負荷回路を非活性／活性化させる第１の
制御信号とこれら不揮発性トランジスタを選択／非選択
する第２の制御信号との論理積出力で制御されることに
より、データ読み出し線のプリチャージからその後プリ
チャージが切れ、メモリセル及びダミーセルの選択読み
出しへ切換わるタイミングの回路により低消費電力動作
する。
制御信号とこれら不揮発性トランジスタを選択／非選択
する第２の制御信号との論理積出力で制御されることに
より、データ読み出し線のプリチャージからその後プリ
チャージが切れ、メモリセル及びダミーセルの選択読み
出しへ切換わるタイミングの回路により低消費電力動作
する。
また、メモリセル及びダミーセルの各ドレイン側をLD
D構成にすることにより、データ読み出し動作時におけ
るソフトライトが防止される。
D構成にすることにより、データ読み出し動作時におけ
るソフトライトが防止される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の前提となる不揮発性メモリについ
て、メモリセルとしてフローティングゲートを有する不
揮発性トランジスタを使用したEPROMに実施した場合
の、データ読み出しを行うための要部の構成を示す回路
図である。１はフローティングゲート型の不揮発性トラ
ンジスタからなる１個のメモリセルであり、このメモリ
セル１のゲートはワード線WLに、ソースは接地電位Vss
の印加点にそれぞれ接続され、ドレインは図示しない選
択トランジスタを介してビット線BLに接続されている。
このビット線BLは負荷抵抗２を介して電源電圧Vccの印
加点に接続されている。
て、メモリセルとしてフローティングゲートを有する不
揮発性トランジスタを使用したEPROMに実施した場合
の、データ読み出しを行うための要部の構成を示す回路
図である。１はフローティングゲート型の不揮発性トラ
ンジスタからなる１個のメモリセルであり、このメモリ
セル１のゲートはワード線WLに、ソースは接地電位Vss
の印加点にそれぞれ接続され、ドレインは図示しない選
択トランジスタを介してビット線BLに接続されている。
このビット線BLは負荷抵抗２を介して電源電圧Vccの印
加点に接続されている。
また、３はゲートが上記ワード線WLに接続され、上記メ
モリセル１と同様にフローティングゲート型の不揮発性
トランジスタからなるダミーセルである。このダミーセ
ル３のソースは接地電位Vssの印加点に接続されてお
り、ドレインはダミービット線DBLに接続されている。
このダミービット線DBLは負荷抵抗４を介して電源電圧V
ccの印加点に接続されている。なお、上記メモリセル１
のフローティングケートにはプログラム時に選択的に電
子が注入されるが、ダミーセル３のフローティングゲー
トには電子が注入されず、常にその閾値電圧が低い状態
にされる。さらに上記ダミーセル３の素子寸法、例えば
チャネル幅はメモリセル１のそれよりも小さく設計され
ており、ダミーセル３のコンダクタンスがメモリセル１
のそれよりも小さく、例えば約半分程度となるように設
定されている。また、上記ビット線BLとダミービット線
DBLは、それぞれに寄生的に附随している容量が等価と
なるように設計されている。
モリセル１と同様にフローティングゲート型の不揮発性
トランジスタからなるダミーセルである。このダミーセ
ル３のソースは接地電位Vssの印加点に接続されてお
り、ドレインはダミービット線DBLに接続されている。
このダミービット線DBLは負荷抵抗４を介して電源電圧V
ccの印加点に接続されている。なお、上記メモリセル１
のフローティングケートにはプログラム時に選択的に電
子が注入されるが、ダミーセル３のフローティングゲー
トには電子が注入されず、常にその閾値電圧が低い状態
にされる。さらに上記ダミーセル３の素子寸法、例えば
チャネル幅はメモリセル１のそれよりも小さく設計され
ており、ダミーセル３のコンダクタンスがメモリセル１
のそれよりも小さく、例えば約半分程度となるように設
定されている。また、上記ビット線BLとダミービット線
DBLは、それぞれに寄生的に附随している容量が等価と
なるように設計されている。
５はセンスアンプ回路であり、このセンスアンプ回路
５はフリップフロップ回路６及びラッチ型センスアンプ
回路７とから構成されている。さらに上記フリップフロ
ップ回路６は一方の出力が他方の入力となるように入出
力端子間が交差接続された２個のNORゲート8,9から構成
されている。上記一方のNORゲート８の他方入力端子は
リセット端子として使用され、ここには上記ビット線BL
が接続されている。また、上記他方のNORゲート９の他
方入力端子はセット端子として使用され、ここには上記
ダミービット線DBLが接続されている。上記フリップフ
ロップ回路６の出力は、前記と同様に２個のクロックド
インバータ10,11と１個のインバータ12とからなるラッ
チ型センスアンプ回路７に供給されている。
５はフリップフロップ回路６及びラッチ型センスアンプ
回路７とから構成されている。さらに上記フリップフロ
ップ回路６は一方の出力が他方の入力となるように入出
力端子間が交差接続された２個のNORゲート8,9から構成
されている。上記一方のNORゲート８の他方入力端子は
リセット端子として使用され、ここには上記ビット線BL
が接続されている。また、上記他方のNORゲート９の他
方入力端子はセット端子として使用され、ここには上記
ダミービット線DBLが接続されている。上記フリップフ
ロップ回路６の出力は、前記と同様に２個のクロックド
インバータ10,11と１個のインバータ12とからなるラッ
チ型センスアンプ回路７に供給されている。
次に上記構成でなるメモリの動作を第２図のタイミン
グチャートを用いて説明する。データが読出される前に
はワード線WLの電位は“L"レベルにされている。このと
き、メモリセル１及びダミーセル３はオフしており、ビ
ット線BL及びダミービット線DBLは電源電圧Vccによって
“H"レベルにされている。このとき、フリップフロップ
回路６内の一方のNORゲート８の出力RFは“L"レベルに
なっている。次にワード線WLの電位が“H"レベルにされ
る。これによりメモリセルの記憶内容に応じて次のよう
になる。
グチャートを用いて説明する。データが読出される前に
はワード線WLの電位は“L"レベルにされている。このと
き、メモリセル１及びダミーセル３はオフしており、ビ
ット線BL及びダミービット線DBLは電源電圧Vccによって
“H"レベルにされている。このとき、フリップフロップ
回路６内の一方のNORゲート８の出力RFは“L"レベルに
なっている。次にワード線WLの電位が“H"レベルにされ
る。これによりメモリセルの記憶内容に応じて次のよう
になる。
選択されたメモリセル１のフローティングゲートに電
子が注入されていない場合、その閾値電圧は低くなって
いる。よってメモリセル１はオンし、ビット線BLの電位
は“L"レベルに低下する。一方、ダミーセル３でもその
フローティングゲートには電子が注入されていないの
で、その閾値電圧は低くなっている。従って、ダミーセ
ル３もオンし、ダミービット線DBLの電位も“L"レベル
に低下する。しかし、ダミーセル３のコンダクタンスは
メモリセル１のそれに比べて小さく設定されているた
め、ビット線BLの電位が“L"レベルに低下する際の速度
に比べ、ダミービット線DBLの電位が“L"レベルに低下
する際の速度が遅くなり、先にビット線BLの電位がフリ
ップフロップ回路６を構成するNORゲート８の回路閾値
電圧である1/2・Vccに到達する。これにより、フリップ
フロップ回路６がリセットされ、その出力RFは“H"レベ
ルに変化する。このリセット後にダミービット線DBLの
電位が1/2・Vccに到達しても、予めNORゲート９にはリ
セット時に“H"レベルにされた信号RFが入力されている
ので、フリップフロップ回路６の状態は変化しない。こ
のため、上記フリップフロップ回路６がリセットされた
後であれば、任意のタイミングでクロック信号CKを“H"
レベルにして上記信号RFをラッチ回路６に取り込むこと
ができる。その後、クロック信号CKが“L"レベルとな
り、ラッチ回路６でラッチが行われることにより、読み
出しデータRDとして“H"レベルのデータが出力される。
子が注入されていない場合、その閾値電圧は低くなって
いる。よってメモリセル１はオンし、ビット線BLの電位
は“L"レベルに低下する。一方、ダミーセル３でもその
フローティングゲートには電子が注入されていないの
で、その閾値電圧は低くなっている。従って、ダミーセ
ル３もオンし、ダミービット線DBLの電位も“L"レベル
に低下する。しかし、ダミーセル３のコンダクタンスは
メモリセル１のそれに比べて小さく設定されているた
め、ビット線BLの電位が“L"レベルに低下する際の速度
に比べ、ダミービット線DBLの電位が“L"レベルに低下
する際の速度が遅くなり、先にビット線BLの電位がフリ
ップフロップ回路６を構成するNORゲート８の回路閾値
電圧である1/2・Vccに到達する。これにより、フリップ
フロップ回路６がリセットされ、その出力RFは“H"レベ
ルに変化する。このリセット後にダミービット線DBLの
電位が1/2・Vccに到達しても、予めNORゲート９にはリ
セット時に“H"レベルにされた信号RFが入力されている
ので、フリップフロップ回路６の状態は変化しない。こ
のため、上記フリップフロップ回路６がリセットされた
後であれば、任意のタイミングでクロック信号CKを“H"
レベルにして上記信号RFをラッチ回路６に取り込むこと
ができる。その後、クロック信号CKが“L"レベルとな
り、ラッチ回路６でラッチが行われることにより、読み
出しデータRDとして“H"レベルのデータが出力される。
他方、選択されたメモリセル１のフローティングゲー
トに電子が注入されている場合、その閾値電圧は高くな
っている。よってメモリセル１はオンしない。しかし、
ワード線電位が“H"レベルにされている期間では前記し
たように、ビット線BLの電位は“H"レベルから“L"レベ
ルに順次低下していく。一方、ダミーセル３がオンし、
ダミービット線DBLの電位も“L"レベルに低下する。こ
のとき、ダミーセル３のコンダクタンスはオフ状態のメ
モリセル１に比べて大きいため、この場合にはビット線
BLの電位が“L"レベルに低下する際の速度に比べ、ダミ
ービット線DBLの電位が“L"レベルに低下する際の速度
が速くなり、先にダミービット線DBLの電位がフリップ
フロップ回路６を構成するNORゲート９の回路閾値電圧
である1/2・Vccに到達する。これにより、フリップフロ
ップ回路６がセットされ、その出力RFは“L"レベルのま
ま変化しない。このセット後にビット線BLの電位が1/2
・Vccに到達しても、予めNORゲート８にはセット時に
“H"レベルにされたNORゲート９の出力が入力されてい
るので、フリップフロップ回路６の状態は変化しない。
このため、上記フリップフロップ回路６がセットされた
後であれば、任意のタイミングでクロック信号CKを“H"
レベルにしてフリップフロップ回路６の出力信号RFをラ
ッチ回路６の取り込むことができる。その後、クロック
信号CKが“L"レベルとなり、ラッチ回路６でラッチが行
われることにより、読み出しデータRDとして“L"レベル
のデータが出力される。
トに電子が注入されている場合、その閾値電圧は高くな
っている。よってメモリセル１はオンしない。しかし、
ワード線電位が“H"レベルにされている期間では前記し
たように、ビット線BLの電位は“H"レベルから“L"レベ
ルに順次低下していく。一方、ダミーセル３がオンし、
ダミービット線DBLの電位も“L"レベルに低下する。こ
のとき、ダミーセル３のコンダクタンスはオフ状態のメ
モリセル１に比べて大きいため、この場合にはビット線
BLの電位が“L"レベルに低下する際の速度に比べ、ダミ
ービット線DBLの電位が“L"レベルに低下する際の速度
が速くなり、先にダミービット線DBLの電位がフリップ
フロップ回路６を構成するNORゲート９の回路閾値電圧
である1/2・Vccに到達する。これにより、フリップフロ
ップ回路６がセットされ、その出力RFは“L"レベルのま
ま変化しない。このセット後にビット線BLの電位が1/2
・Vccに到達しても、予めNORゲート８にはセット時に
“H"レベルにされたNORゲート９の出力が入力されてい
るので、フリップフロップ回路６の状態は変化しない。
このため、上記フリップフロップ回路６がセットされた
後であれば、任意のタイミングでクロック信号CKを“H"
レベルにしてフリップフロップ回路６の出力信号RFをラ
ッチ回路６の取り込むことができる。その後、クロック
信号CKが“L"レベルとなり、ラッチ回路６でラッチが行
われることにより、読み出しデータRDとして“L"レベル
のデータが出力される。
このように上記のメモリによれば、従来問題になって
いた電子注入状態のメモリセルからデータを読み出す際
のセンスアンプ回路の誤動作を防止することができる。
いた電子注入状態のメモリセルからデータを読み出す際
のセンスアンプ回路の誤動作を防止することができる。
第３図はこの発明の前提となる第２の例としての不揮
発性メモリの要部の構成を示す回路図である。この実施
例のメモリが上記第１図のものと異なる点は、ビット線
BL及びダミービット線DBLの負荷素子として前記負荷抵
抗2,4の代わりにＰチャネルのトランジスタ13,14を用い
るようにしたことである。両トランジスタ13,14のゲー
トは接地電位Vssの印加点に接続されており、両トラン
ジスタは常にオン状態となるように制御されている。
発性メモリの要部の構成を示す回路図である。この実施
例のメモリが上記第１図のものと異なる点は、ビット線
BL及びダミービット線DBLの負荷素子として前記負荷抵
抗2,4の代わりにＰチャネルのトランジスタ13,14を用い
るようにしたことである。両トランジスタ13,14のゲー
トは接地電位Vssの印加点に接続されており、両トラン
ジスタは常にオン状態となるように制御されている。
第４図はこの発明の前提となる第３の例としての不揮
発性メモリの要部の構成を示す回路図である。この実施
例のメモリでは上記第３図における負荷用のＰチャネル
のMOSトランジスタ13,14のゲートを接地電位Vssの印加
点に接続する代わりに、両トランジスタのゲートに第５
図のタイミングチャートで示すような関係を持つパルス
信号φを供給するようにしたものである。すなわち、こ
のパルス信号φは、ワード線WLが“H"レベルにされてい
る期間内にのみ所定期間だけ“L"レベルにされる。この
ため、前記負荷抵抗や常時オン状態に設定されたＰチャ
ネルのMOSトランジスタを使用する場合に比べ、電源電
圧Vccの印加点から電流が流れ出る期間が短縮され、低
消費電力化が達成される。
発性メモリの要部の構成を示す回路図である。この実施
例のメモリでは上記第３図における負荷用のＰチャネル
のMOSトランジスタ13,14のゲートを接地電位Vssの印加
点に接続する代わりに、両トランジスタのゲートに第５
図のタイミングチャートで示すような関係を持つパルス
信号φを供給するようにしたものである。すなわち、こ
のパルス信号φは、ワード線WLが“H"レベルにされてい
る期間内にのみ所定期間だけ“L"レベルにされる。この
ため、前記負荷抵抗や常時オン状態に設定されたＰチャ
ネルのMOSトランジスタを使用する場合に比べ、電源電
圧Vccの印加点から電流が流れ出る期間が短縮され、低
消費電力化が達成される。
第６図はこの発明の第１の実施例に係る不揮発性メモ
リの要部の構成を示す回路図である。この実施例回路
は、第４図における負荷用のトランジスタ13,14のそれ
ぞれのゲートに供給されるパルス信号φと、対応するワ
ード線制御線WLCの制御信号とを２入力ANDゲート15に供
給し、その出力をワード線WLに供給するように構成した
ものである。両トランジスタ13,14のゲートには第７図
のタイミングチャートで示すような関係を持つパルス信
号φが供給される。パルス信号φが“L"レベルのとき、
すなわち、φ＝0Vの期間はプリチャージ期間であり、MO
Sトランジスタ13及び14がオンし、ビット線BL及びダミ
ービット線DBLがそれぞれ“H"レベル、例えば5Vにプリ
チャージされる。このとき、ANDゲート15の出力信号は
“H"レベル、すなわち0Vである。従って、読み出し時に
ワード線WLが“H"レベルにされた時点でVccからビット
線BLとダミービット線DBLを介してそれぞれメモリセル
及びダミーセルのドレイン・ソース間に流れる読み出し
用の電流経路がなくなる。すなわち、第７図のタイミン
グチャートで示すように、φが“H"レベル、例えば5Vに
立上がったときは論理成立期間であり、MOSトランジス
タ13及び14がオフする。このとき、ANDゲート15の出力
信号は5Vとなり、ダミーセル１がオンしてダミービット
線DBLの電位が低下する。他方、メモリセル11では電子
が注入されていなければビット線BLの電位がダミービッ
ト線DBLの電位よりも速く低下し、また、電子が注入さ
れていればBLの電位は順次低下し、DBLの電位の方が速
く低下していく。これにより、前記説明したと同様にセ
ンスアンプ回路５内のフリップフロップ回路６でリセッ
トまたはセットされ、任意のタイミングでクロック信号
CKを“H"レベルにしてフリップフロップ回路６の出力信
号RFをラッチ回路６に取り込み、その後、クロック信号
CKが“L"レベルとなりラッチ回路６でラッチが行われる
ことにより、読み出しデータRDとして“L"レベルのデー
タが出力される。このような構成によれば、前記第４図
回路の場合に比べて低消費電力化がさらに向上される。
リの要部の構成を示す回路図である。この実施例回路
は、第４図における負荷用のトランジスタ13,14のそれ
ぞれのゲートに供給されるパルス信号φと、対応するワ
ード線制御線WLCの制御信号とを２入力ANDゲート15に供
給し、その出力をワード線WLに供給するように構成した
ものである。両トランジスタ13,14のゲートには第７図
のタイミングチャートで示すような関係を持つパルス信
号φが供給される。パルス信号φが“L"レベルのとき、
すなわち、φ＝0Vの期間はプリチャージ期間であり、MO
Sトランジスタ13及び14がオンし、ビット線BL及びダミ
ービット線DBLがそれぞれ“H"レベル、例えば5Vにプリ
チャージされる。このとき、ANDゲート15の出力信号は
“H"レベル、すなわち0Vである。従って、読み出し時に
ワード線WLが“H"レベルにされた時点でVccからビット
線BLとダミービット線DBLを介してそれぞれメモリセル
及びダミーセルのドレイン・ソース間に流れる読み出し
用の電流経路がなくなる。すなわち、第７図のタイミン
グチャートで示すように、φが“H"レベル、例えば5Vに
立上がったときは論理成立期間であり、MOSトランジス
タ13及び14がオフする。このとき、ANDゲート15の出力
信号は5Vとなり、ダミーセル１がオンしてダミービット
線DBLの電位が低下する。他方、メモリセル11では電子
が注入されていなければビット線BLの電位がダミービッ
ト線DBLの電位よりも速く低下し、また、電子が注入さ
れていればBLの電位は順次低下し、DBLの電位の方が速
く低下していく。これにより、前記説明したと同様にセ
ンスアンプ回路５内のフリップフロップ回路６でリセッ
トまたはセットされ、任意のタイミングでクロック信号
CKを“H"レベルにしてフリップフロップ回路６の出力信
号RFをラッチ回路６に取り込み、その後、クロック信号
CKが“L"レベルとなりラッチ回路６でラッチが行われる
ことにより、読み出しデータRDとして“L"レベルのデー
タが出力される。このような構成によれば、前記第４図
回路の場合に比べて低消費電力化がさらに向上される。
第８図はこの発明の第２の実施例に係る不揮発性メモ
リの要部の構成を示す回路図である。この実施例回路
は、メモリセル１としてLDD（ライト・ドープト・ドレ
イン）構造のメモリセルを用い、ソースを接地電位印加
点に接続する代わりに書き込み線WRLに接続するように
したものである。この実施例のメモリではメモリセル１
としてLDD構造のものを使用することによってデータ読
み出し時にソフトライトが起こることを防止するように
したものである。16,17には負荷回路として第３図ある
いは第４図に示すＰチャネルのトランジスタ13,14の回
路が形成される。なお、データ読み出し時には書き込み
線WRLは接地電位Vssに設定され、データ書き込み時は高
電位に設定される。
リの要部の構成を示す回路図である。この実施例回路
は、メモリセル１としてLDD（ライト・ドープト・ドレ
イン）構造のメモリセルを用い、ソースを接地電位印加
点に接続する代わりに書き込み線WRLに接続するように
したものである。この実施例のメモリではメモリセル１
としてLDD構造のものを使用することによってデータ読
み出し時にソフトライトが起こることを防止するように
したものである。16,17には負荷回路として第３図ある
いは第４図に示すＰチャネルのトランジスタ13,14の回
路が形成される。なお、データ読み出し時には書き込み
線WRLは接地電位Vssに設定され、データ書き込み時は高
電位に設定される。
以上説明したようにこの発明によれば、常に正しいデ
ータの読み出しが低消費電力動作で可能な不揮発性メモ
リが提供できる。
ータの読み出しが低消費電力動作で可能な不揮発性メモ
リが提供できる。
第１図はこの発明の前提となる第１の構成を示す回路
図、第２は第１図回路のタイミングチャート、第３はこ
の発明の前提となる第２の構成を示す回路図、第４図は
この発明の前提となる第３の構成を示す回路図、第５図
は第４図回路のタイミングチャート、第６図はこの発明
の第１の実施例の構成を示す回路図、第７図は第６図回
路のタイミングチャート、第８図はこの発明の第２の実
施例の構成を示す回路図、第９図は従来の不揮発性メモ
リ回路の一部の構成を示す回路図、第10図及び第11図は
第９図回路のタイミングチャートである。 1.……メモリセル、2,4……負荷抵抗、３……ダミーセ
ル、５……センスアンプ回路、６……フリップフロップ
回路、７……ラッチ型センスアンプ回路、8,9……NORゲ
ート、10,11……クロックドインバータ、12……インバ
ータ。
図、第２は第１図回路のタイミングチャート、第３はこ
の発明の前提となる第２の構成を示す回路図、第４図は
この発明の前提となる第３の構成を示す回路図、第５図
は第４図回路のタイミングチャート、第６図はこの発明
の第１の実施例の構成を示す回路図、第７図は第６図回
路のタイミングチャート、第８図はこの発明の第２の実
施例の構成を示す回路図、第９図は従来の不揮発性メモ
リ回路の一部の構成を示す回路図、第10図及び第11図は
第９図回路のタイミングチャートである。 1.……メモリセル、2,4……負荷抵抗、３……ダミーセ
ル、５……センスアンプ回路、６……フリップフロップ
回路、７……ラッチ型センスアンプ回路、8,9……NORゲ
ート、10,11……クロックドインバータ、12……インバ
ータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 仲村 俊正 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭61−184794（ＪＰ，Ａ) 特開 昭62−67799（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１の負荷回路を介して第１の電源に接続
される第１のデータ読み出し線と、 上記第１のデータ読み出し線と第２の電源との間にドレ
イン・ソース間が接続される不揮発性トランジスタから
なるメモリセルと、 第２の負荷回路を介して第１の電源に接続される第２の
データ読み出し線と、 上記第２のデータ読み出し線と第２の電源との間にドレ
イン・ソース間が接続される不揮発性トランジスタから
なるダミーセルと、 上記第１のデータ読み出し線が一方の入力端子に、上記
第２のデータ読み出し線が他方の入力端子にそれぞれ接
続されたフリップフロップ回路及びこのフリップフロッ
プ回路の出力データをラッチするラッチ回路とからなる
センスアンプ回路とを具備し、 前記メモリセル及びダミーセルを構成する不揮発性トラ
ンジスタの制御ゲートは、前記第１、第２の負荷回路を
非活性／活性化動作を制御する第１の制御信号とこれら
不揮発性トランジスタを選択／非選択動作を制御する第
２の制御信号との論理積出力で制御されることを特徴と
する不揮発性メモリ。 - 【請求項２】第１の負荷回路を介して第１の電源に接続
される第１のデータ読み出し線と、 上記第１のデータ読み出し線と第２の電源との間にドレ
イン・ソース間が接続される不揮発性トランジスタから
なるメモリセルと、 第２の負荷回路を介して第１の電源に接続される第２の
データ読み出し線と、 上記第２のデータ読み出し線と第２の電源との間にドレ
イン・ソース間が接続される不揮発性トランジスタから
なるダミーセルと、 上記第１のデータ読み出し線が一方の入力端子に、上記
第２のデータ読み出し線が他方の入力端子にそれぞれ接
続されたフリップフロップ回路及びこのフリップフロッ
プ回路の出力データをラッチするラッチ回路とからなる
センスアンプ回路とを具備し、 前記第１のデータ読み出し線に繋がる前記メモリセルの
ドレイン側、及び前記第２のデータ読み出し線に繋がる
前記ダミーセルのドレイン側がLDD（ライト・ドープト
・ドレイン）構造になっていることを特徴とする不揮発
性メモリ。 - 【請求項３】前記第１、第２のデータ読み出し線とは別
にメモリセル専用の書き込み線を具備し、この書き込み
線が前記メモリセルのソース側と接続され、読み出し時
には前記第２の電源に、書き込み時には所定電源に接続
されることを特徴とする請求項２記載の不揮発性メモ
リ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28319888A JP2573335B2 (ja) | 1988-11-09 | 1988-11-09 | 不揮発性メモリ |
| US07/431,845 US5058062A (en) | 1988-11-09 | 1989-11-06 | Nonvolatile semiconductor memory circuit including a reliable sense amplifier |
| KR1019890016148A KR930000765B1 (ko) | 1988-11-09 | 1989-11-08 | 불휘발성 메모리 |
| EP89120788A EP0368310B1 (en) | 1988-11-09 | 1989-11-09 | Nonvolatile memory device capable of outputting correct read data at proper time |
| DE68921415T DE68921415T2 (de) | 1988-11-09 | 1989-11-09 | Nichtflüchtige Speicheranordnung, fähig zum Liefern richtiger Lesedaten zu einem bestimmten Zeitpunkt. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28319888A JP2573335B2 (ja) | 1988-11-09 | 1988-11-09 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130796A JPH02130796A (ja) | 1990-05-18 |
| JP2573335B2 true JP2573335B2 (ja) | 1997-01-22 |
Family
ID=17662403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28319888A Expired - Lifetime JP2573335B2 (ja) | 1988-11-09 | 1988-11-09 | 不揮発性メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5058062A (ja) |
| EP (1) | EP0368310B1 (ja) |
| JP (1) | JP2573335B2 (ja) |
| KR (1) | KR930000765B1 (ja) |
| DE (1) | DE68921415T2 (ja) |
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|---|---|---|---|---|
| JP2573392B2 (ja) * | 1990-03-30 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置 |
| JP2637314B2 (ja) * | 1991-08-30 | 1997-08-06 | 株式会社東芝 | 不揮発性メモリ回路 |
| JP2819964B2 (ja) * | 1992-10-01 | 1998-11-05 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| DE4302195C2 (de) * | 1993-01-27 | 1996-12-19 | Telefunken Microelectron | Verfahren zum Betrieb eines nichtflüchtigen Halbleiterspeichers |
| US5511031A (en) * | 1994-08-31 | 1996-04-23 | International Business Machines Corporation | Semiconductor memory system having sense amplifier being activated late during clock cycle |
| DE69702256T2 (de) * | 1996-06-24 | 2001-01-18 | Advanced Micro Devices, Inc. | Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren |
| US7746716B2 (en) * | 2007-02-22 | 2010-06-29 | Freescale Semiconductor, Inc. | Memory having a dummy bitline for timing control |
| JP4853793B2 (ja) * | 2007-11-30 | 2012-01-11 | 喜三 高荷 | 上刃ホルダー及び上刃ホルダーを用いたカッター |
| JP5708007B2 (ja) * | 2011-02-17 | 2015-04-30 | セイコーエプソン株式会社 | 不揮発性記憶装置、集積回路装置、及び電子機器 |
| KR102677515B1 (ko) * | 2016-12-14 | 2024-06-21 | 삼성전자주식회사 | 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4031524A (en) * | 1975-10-17 | 1977-06-21 | Teletype Corporation | Read-only memories, and readout circuits therefor |
| US4144590A (en) * | 1976-12-29 | 1979-03-13 | Texas Instruments Incorporated | Intermediate output buffer circuit for semiconductor memory device |
| JPS53117341A (en) * | 1977-03-24 | 1978-10-13 | Toshiba Corp | Semiconductor memory |
| US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
| JPS6014438B2 (ja) * | 1979-08-29 | 1985-04-13 | 株式会社東芝 | 不揮発性半導体メモリ− |
| US4384349A (en) * | 1979-10-01 | 1983-05-17 | Texas Instruments Incorporated | High density electrically erasable floating gate dual-injection programmable memory device |
| JPS5654693A (en) * | 1979-10-05 | 1981-05-14 | Hitachi Ltd | Programable rom |
| US4301518A (en) * | 1979-11-01 | 1981-11-17 | Texas Instruments Incorporated | Differential sensing of single ended memory array |
| US4270190A (en) * | 1979-12-27 | 1981-05-26 | Rca Corporation | Small signal memory system with reference signal |
| JPS57130292A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor nonvolatile read-only storage device |
| DE3279855D1 (en) * | 1981-12-29 | 1989-09-07 | Fujitsu Ltd | Nonvolatile semiconductor memory circuit |
| JPS60150297A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | 記憶装置 |
| JPS6177198A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
| JPS61172300A (ja) * | 1985-01-26 | 1986-08-02 | Toshiba Corp | 半導体記憶装置 |
| US4654831A (en) * | 1985-04-11 | 1987-03-31 | Advanced Micro Devices, Inc. | High speed CMOS current sense amplifier |
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| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
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| JPS63252481A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS6425394A (en) * | 1987-07-21 | 1989-01-27 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
| JPH0770235B2 (ja) * | 1988-06-24 | 1995-07-31 | 株式会社東芝 | 不揮発性メモリ回路装置 |
-
1988
- 1988-11-09 JP JP28319888A patent/JP2573335B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-06 US US07/431,845 patent/US5058062A/en not_active Expired - Lifetime
- 1989-11-08 KR KR1019890016148A patent/KR930000765B1/ko not_active IP Right Cessation
- 1989-11-09 DE DE68921415T patent/DE68921415T2/de not_active Expired - Fee Related
- 1989-11-09 EP EP89120788A patent/EP0368310B1/en not_active Expired - Lifetime
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| KR900008520A (ko) | 1990-06-03 |
| EP0368310B1 (en) | 1995-03-01 |
| DE68921415D1 (de) | 1995-04-06 |
| EP0368310A3 (en) | 1991-05-29 |
| DE68921415T2 (de) | 1995-07-27 |
| EP0368310A2 (en) | 1990-05-16 |
| US5058062A (en) | 1991-10-15 |
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