JPS61172300A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61172300A
JPS61172300A JP60013069A JP1306985A JPS61172300A JP S61172300 A JPS61172300 A JP S61172300A JP 60013069 A JP60013069 A JP 60013069A JP 1306985 A JP1306985 A JP 1306985A JP S61172300 A JPS61172300 A JP S61172300A
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JP
Japan
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voltage
memory cell
sense amplifier
floating gate
reliability
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JP60013069A
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Hiroshi Iwahashi
岩橋　弘
Masamichi Asano
正通 浅野
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Toshiba Corp
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Toshiba Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

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  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデータ検出のためのセンスアンプが設けられ
た半導体記憶装置に関する。
［発明の技術的背景］ 半導体記憶装置、特に浮遊ゲートを有するトランジスタ
をメモリセルとして用いた記憶装置にあってはそのメモ
リセルの信頼性を調べることが重要である。このような
・半導体記憶装置における信頼性とは例えばしきい値電
圧の不変性であり、信頼性の測定時、″高温状態で長時
間放置した後にしきい値電圧が元の値から変化していな
ければ信頼性が高いと判断される。
このような信頼性測定のために、□従来の記憶装置はセ
ンスアンプ部分が第３図に示すように構成されている。
すなわち、第３図において、１１は例えばフローティン
グゲートを有し、予めデータの書き込みが行われ、その
フローティングゲートに電荷が蓄積されてしきい値電圧
ｖｔｈが元の状態から変化した本体メモリセルの一つで
ある。このメモリセル１１のソース、ドレイン間の一端
はアースに接続されており、他端はしきい値電圧がほぼ
ＯＶに設定されているトランジスタおよびインバータ等
で構成されレベル変換機能を有する負荷回路１２に接続
されている。
１３はフローティングゲートを有し、フローティングゲ
ートに電荷が蓄積されておらず、しきい値電圧ｖｔｈが
元の低いままの状態にされたダミーセルである。このダ
ミーセル１３のソース、ドレイン間の一端はアースに接
続されており、他端は上記負荷回路１２と同様に構成さ
れた負荷回路１４に接続されている。
そして上記一方の負荷回路１２において、ａ点における
レベル変換後の電圧がセルデータに対応した電圧として
、他方の負荷回路１４の上記ａ点に対応した位置である
ｂ点の電圧が基準電圧としてそれぞれセンスアンプ２０
に供給されている。このセンスアンプ２０は、上記ａ点
の電圧がゲートに供給されるＮチャネルのＭＯＳトラン
ジスタ２１および上記す点の電圧がゲートに供給される
ＮチャネルのＭＯＳ　Ｉ−ランジスタ２２からなる差動
対２３と、一対のＰチャネルのＭＯＳトランジスタ２４
および２５からなり差動対２３の負荷回路となる電流ミ
ラー回路２６と、上記差動対２３をチップイネーブル信
号ＣＥに応じてその非活性期間にオフさせるＮチャネル
のＭＯＳトランジスタ２１および外部から供給される信
号ＣＥから上記トランジスタ２７を制御するためのゲー
ト信号を形成する制御回路２８等から構成された周知の
ものである。
さらに、上記メモリセル１１の制御ゲートには図示しな
いデコーダから駆動信号が供給されるようになっている
。ダミーセル１３の制御ゲートには、テスト信号Ｔが゛
１″レベルにされている期間に、ＭＯＳトランジスタ３
１ないし３４からなるバイアス発生回路３０で発生され
る所定の直流バイアス電圧が供給されるようになってい
る。
ここで上記のような信頼性の測定は次のようにして行わ
れる。まず、テスト信号Ｔを“１”ルベルにすることに
よって、バイアス発生回路３０ではトランジスタ３４が
オン状態にされて、ダミーセル１３の制御ゲートにはト
ランジスタ３２および３３のしきい値電圧の和の電圧に
相当する所定のバイアス電圧が供給される。なおこのと
き、メモリセル１１の制御ゲートには゛１゛ルベル電圧
がデコーダから供給されている。次に電源電圧Ｖｃの値
を上昇させてメモリセル１１のしきい値電圧以上の値に
する。□その理由は、メモリセル１１にデータの書き込
みを行なった場合、そのしきい値電圧が通常時の電源電
圧Ｖｃの値よりも上昇しているからである。
電源電圧Ｖｃの値を通常時よりも高くしていくと、ある
値でメモリセル１１はオン状態になる。
ここでメモリセル１１のしきい値電圧をｖｔｈｃ。
ダミーセル１３のしきい値電圧をＶｔｈＤとし、さらに
バイアス発生回路３０内のトランジスタ３２および３３
のしきい値電圧をＶｔｈ３２およびＶｔｆｉ３３とする
と、下記の１式が成立するようなＶｃの値のときにセン
スアンプ２０のａ点電圧すなわちデータに応じた入力電
圧が、ｂ点の電圧すなわち基準電Ｖｃ　−Ｖ　ｔ　ｈＣ
＞Ｖ　ｔｈ３２±Ｖｔｈ３１ＶｔｈＤ圧よりも小さくな
る。
・・・・・・１ ル１１がオン状態になってセンスアンプ２０の検出デす
なわち、上記１式が成立するときにメモリセータが反転
する。そしてこのデータ反転時におけるＶｃの値を記憶
しておく。
次に例えばこのセンスアンプ２０が含まれている記憶装
置を高温、例えば１５０℃で長時間放置した後、再び上
記と同様の測定を行なう。この測定の際にセンスアンプ
２０の検出データが反転するときのＶｃの値が、予め記
憶されている前回のものと　　　　　　□等しければ、
メモリセルの信頼性は保証される。
ところが、Ｖｃの値が、記憶されている前回のも　　　
　　　□のよりも低くなっている場合には、メモリセル
１１゜のフローティングゲートから電荷が抜は出したこ
とになり、このような記憶装置は信頼性が低いものとし
て破棄される。
［背景技術の問題点］ ζころで、データ書き込みの際にはメモリセルのフロー
ティングゲートに電荷としての電子を注入し、データ消
去は紫外線の照射により行なう紫外線消去型のプログラ
マブルＲＯＭの場合、しきい値電圧は正極性の範囲内で
変化するから、このような測定方法により信頼性の測定
を行なうことができる。とごろが、電気的にデータ書き
込みおよび消去を行なういわゆるＥＥＰＲＯＭのように
、しきい値電圧が負極性の値を持つようなものに関して
は上記のような回路および方法では信頼性の測定を行な
うことはできない。その理由は、フローティングゲート
から電子を扱き出す際にフローティングゲートが正に帯
電し、しきい値電圧が負極性の値となるため、測定時に
電源電圧Ｖｃの値を下げてもメモリセルはオン状態のま
まである。
すなわち、このときはＶｃの値を下げてメモリセルがオ
フ状態となる点を見つける必要があるが、メモリセルが
オフ状態となるＶｃの値は負極性の値であり、Ｖｃをこ
のような値にすると回路全体が動作しなくなってしまう
。このため、このような記憶装置の信頼性を測定するこ
とはできない。
［発明の目的］ この発明は上記のように事情を考慮してなされたもので
あり、その目的は、フローティングゲートが正に帯電し
、しきい値電圧が負極性の値になるようなメモリセルを
有するものに対しても、メモリセルの信頼性測定を行な
うことができる半導体記憶装置を提供することにある。
［発明の概要］ 上記目的を達成するためこの発明の半導体記憶装置にあ
っては、外部から供給される所定の電圧を基準電圧とし
てトランジスタを介してセンスアンプに供給することに
より、７０−ティングゲートが正に帯電して、しきい値
電圧が負極性の値になっているメモリセルのしきい値電
圧の変動を測定可能にしている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置のセンスアンプ
部分の構成を示す回路図であり、前記第３図の従来回路
と対応する箇所には同じ符号を付して説明を行なう。
第１図において、１１は例えばフローティングゲートを
有し、予めそのフローティングゲートに電子が蓄積され
て、しきい値電圧ｖｔｈが元の状態よりも高くされるか
、あるいはフローティングゲートから電子が抜かれてし
きい値電圧ｖｔｈが負極性の値にされる本体メモリセル
の一つである。
このメモリセル１１のソース、ドレイン間の一端はアー
スに接続されており、他端はしきい値電圧がほぼＯＶに
設定されているトランジスタおよびインバータで構成さ
れレベル変換機能を有する負荷回路１２に接続されてい
る。
１３はフローティングゲートを有し、７０−ティングゲ
ートに電荷が蓄積されておらず、しきい値電圧ｖｔｈが
元のＯＶに近い低い値の正極性のままの状態にされたダ
ミーセルである。このダミーセル１３のソース、ドレイ
ン間の一端はアースに接続されており、他端は上記負荷
回路１２と同様に構成された負荷回路１４に接続されて
いる。
そして上記一方の負荷回路１２のａ点における電圧がセ
ルデータに対応した電圧として、他方の負荷回路１４の
上記ａ点に対応した位置であるｂ点の電圧が基準電圧と
してそれぞれセンスアンプ２０に供給されている。この
センスアンプ２０は従来と同様に構成されている。
さらに、上記ダミーセル１３の他端にはＮチャネルのＭ
ＯＳトランジスタ４１のソースが接続されており、この
トランジスタ４１のドレインは通常動作時に例えばチッ
プイネーブル信号面等が供給される外部端子４２に接続
、されている。
また、この実施例回路では前記バイアス発生回路３０が
取り除かれ、その代りに新たなバイアス発生回路５０が
追加されている。このバイアス発生回路５０は、通常動
作時に例えば書込みイネーブル信号ＷＦが供給される外
部端子５１と上記トランジスタ４１のゲートとの埴にソ
ース、ドレイン間が直列に挿入された３個のＰチャネル
ＭｏＳトランジスタ５２．５３．５４と、上記トランジ
スタ４１のゲートとアースとの間にソース、ドレイン間
が直列に挿入されたＮチャネルＭＯＳトランジスタ５５
とから構成されている。なお、上記トランジスタ５２お
よび５３のゲートはそれぞれのソース、ドレイン間の前
記外部端子５１から遠い側の一端に接続されており、上
記トランジスタ５４および５５のゲートには電源電圧Ｖ
ｃが供給されるようになっている。
この回路では、メモリセルの信頼性の測定時に、外部端
子４２には信号ＣＥの代りに任意の電圧が供給されると
ともに１外部端子５１にも信号ＷＥの代りに所定の電圧
が供給されるようになっている。
すなわち、端子５１に電源電圧Ｖｃによりも十分に高い
電圧を供給することによって、トランジスタ４１のゲー
トに高い電圧が印加され、このトランジスタ４１を三極
管動作させることができる。この結果、トランジスタ４
１のソース、ドレイン間の電位差をほぼＯｖにすること
ができ、端子４２に供給される電圧がそのままダミーセ
ル１３の他端に印加される。
いま、メモリセル１１の７０−ティングゲートが正に帯
電し、メモリセルのしきい値電圧が負の値にされている
ような場合には、まず、外部端子４２に供給される電圧
の値を順次変化させ、センスアンプ２０の検出データが
反転する点の値を記憶しておく。次に従来と同様に例え
ばこのセンスアンプが含まれている記憶装置を高温で長
時間放置した後、再び上記と同様の測定を行なう。この
測定の際にセンスアンプ２０の検出データが反転すると
きの端子４２における供給電圧の値が、予め記憶されて
いる前回のものと等しければ、メモリセルの信頼性は保
証される。このようにして、この装置では電気的にデー
タ書き込みおよび消去を行なういわゆるＥＥＰＲＯＭの
ように、しきい値電圧が負極性の値を持つようにものに
関してもメモリセルの信頼性の測定を行なうことができ
る。
他方、データ書き込みの際にはメモリセルのフローティ
ングゲートに電荷としての電子を注入し、データ消去は
紫外線の照射により行われている紫外線消去型のプログ
ラマブルＲＯＭの場合には、外部端子４２に固定電圧を
供給した□上で従来装置と同様に電源電圧Ｖｃを上昇さ
せ番ことによる方法でメモリセルのしきい値電圧変動を
測定することができる。
またこの実施例において、信頼性の測定時に外部から供
給する必要のある電圧はいずれも、通常動作時に制御信
号ＷＥやＧＥを供給すべき端子から入力するようにして
いるので、信頼性測定のために外部端子が増加すること
を防止□することができる。
第′２図はこの発明の他の実施例の□構成を示す回路図
である。この実施例が上記実施例と異なっている点は、
端子４２に供給される□外部電圧をセンスアンプ２０に
対して供給制御するトランジスタ４１のソースを、ダミ
ーセル１３の他端ではなく、センスアンプ２０の他方入
力端子、すなわち前記す点に直接に接続するように゛し
たことで赦り、このような構成でもＥＥＰＲＯＭのよう
に、しきい値電圧が負極性の値を持つようなものに関し
てもメモリセルの信頼性の測定を行なうことができる。
［発明の効果１　　　　′ 以上説明したようにこの発明によれば、フローティング
ゲートが正に帯電′してしきい値電圧が負極性の値にな
るようなメモリセルを有するものに対してもメモリセル
の信頼性測定を行なうことができる半導体記憶装置が提
供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例装置の構成を示す回路図、
第２図はこの発明の他の実施例装置の構成を示す回路図
、第３図は従来装置の回路図である。 １１・・・メモリセル、１２．１４・・・負荷回路、１
３・・・ダミーセル、４１・・・ＮチャネルのＭＯＳト
ランジスタ、４２、５１・・・外部端子、５０・・・バ
イアス発生回路。

Claims (4)

    【特許請求の範囲】
  1. （１）メモリセルと、このメモリセルからの読み出しデ
    ータに応じた電圧を基準電圧と比較することによりセル
    データを検出するセンスアンプと、外部から供給される
    所定の電圧を、制御信号に基づき上記センスアンプに上
    記基準電圧として供給制御するトランジスタとを具備し
    たことを特徴とする半導体記憶装置。
  2. （２）前記トランジスタを制御する制御信号は他の信号
    を入力する信号入力端子から入力されるように構成され
    ている特許請求の範囲第１項に記載の半導体記憶装置。
  3. （３）前記センスアンプは、それぞれのゲートに前記読
    み出しデータに応じた電圧および基準電圧が供給される
    一対のＭＯＳトランジスタからなる差動対と、この差動
    対に対する負荷回路とから構成されている特許請求の範
    囲第１項に記載の半導体記憶装置。
  4. （４）前記メモリセルは、電気的に浮遊状態にされ、電
    荷を蓄積する電荷蓄積手段を有し、この電荷蓄積手段か
    ら蓄積電荷を放出することによってデータ消去を行なう
    ように構成されている特許請求の範囲第１項に記載の半
    導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01165095A (ja) * 1987-12-21 1989-06-29 Nec Ic Microcomput Syst Ltd 半導体読み出し専用メモリ
JPH03214497A (ja) * 1990-01-19 1991-09-19 Toshiba Corp 半導体集積回路

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766675B2 (ja) * 1987-07-14 1995-07-19 株式会社東芝 プログラマブルｒｏｍ
JPH01220295A (ja) * 1988-02-29 1989-09-01 Nec Corp 半導体記憶装置
JP2573335B2 (ja) * 1988-11-09 1997-01-22 株式会社東芝 不揮発性メモリ
US5049758A (en) * 1988-12-09 1991-09-17 Synaptics, Incorporated Adaptable CMOS winner-take all circuit
US5146106A (en) * 1988-12-09 1992-09-08 Synaptics, Incorporated CMOS winner-take all circuit with offset adaptation
JPH0814995B2 (ja) * 1989-01-27 1996-02-14 株式会社東芝 半導体メモリ
US5148397A (en) * 1989-03-16 1992-09-15 Oki Electric Industry Co. Ltd. Semiconductor memory with externally controlled dummy comparator
US7447069B1 (en) 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
DE69033438T2 (de) 1989-04-13 2000-07-06 Sandisk Corp., Santa Clara Austausch von fehlerhaften Speicherzellen einer EEprommatritze
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5198997A (en) * 1989-08-11 1993-03-30 Sony Corporation Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier
JPH03283200A (ja) * 1990-03-30 1991-12-13 Toshiba Corp 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法
US6002614A (en) 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
JPH04321997A (ja) * 1991-04-19 1992-11-11 Nec Corp 半導体メモリ装置
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5532962A (en) * 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
JPH0636570A (ja) * 1992-07-16 1994-02-10 Mitsubishi Electric Corp 半導体記憶装置のセンスアンプ回路
US5390147A (en) * 1994-03-02 1995-02-14 Atmel Corporation Core organization and sense amplifier having lubricating current, active clamping and buffered sense node for speed enhancement for non-volatile memory
US5493533A (en) * 1994-09-28 1996-02-20 Atmel Corporation Dual differential trans-impedance sense amplifier and method
JPH08115598A (ja) * 1994-10-18 1996-05-07 Mitsubishi Denki Semiconductor Software Kk 不揮発性半導体記憶装置及び半導体装置
US6353554B1 (en) * 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5828603A (en) * 1997-04-23 1998-10-27 Atmel Corporation Memory device having a power supply-independent low power consumption bit line voltage clamp
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US6137720A (en) * 1997-11-26 2000-10-24 Cypress Semiconductor Corporation Semiconductor reference voltage generator having a non-volatile memory structure
TW440841B (en) * 1998-03-17 2001-06-16 Sanyo Electric Co Sensor amplifier
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7395404B2 (en) * 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7312641B2 (en) * 2004-12-28 2007-12-25 Spansion Llc Sense amplifiers with high voltage swing
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US9577639B1 (en) * 2015-09-24 2017-02-21 Qualcomm Incorporated Source separated cell

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55153200A (en) * 1979-05-14 1980-11-28 Fairchild Camera Instr Co Eprom reliability testing circuit
JPS5671898A (en) * 1979-11-15 1981-06-15 Nippon Texas Instr Kk Nonvolatile semiconductor memory device and its testing method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028557A (en) * 1976-05-21 1977-06-07 Bell Telephone Laboratories, Incorporated Dynamic sense-refresh detector amplifier
US4301518A (en) * 1979-11-01 1981-11-17 Texas Instruments Incorporated Differential sensing of single ended memory array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55153200A (en) * 1979-05-14 1980-11-28 Fairchild Camera Instr Co Eprom reliability testing circuit
JPS5671898A (en) * 1979-11-15 1981-06-15 Nippon Texas Instr Kk Nonvolatile semiconductor memory device and its testing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01165095A (ja) * 1987-12-21 1989-06-29 Nec Ic Microcomput Syst Ltd 半導体読み出し専用メモリ
JPH03214497A (ja) * 1990-01-19 1991-09-19 Toshiba Corp 半導体集積回路

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JPH0527200B2 (ja) 1993-04-20
US4799195A (en) 1989-01-17

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