JPH0636570A

JPH0636570A - 半導体記憶装置のセンスアンプ回路

Info

Publication number: JPH0636570A
Application number: JP4189278A
Authority: JP
Inventors: Yasunobu Nakase; 泰伸中瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-16
Filing date: 1992-07-16
Publication date: 1994-02-10
Also published as: US5508966A

Abstract

(57)【要約】【目的】メモリセルの保持するデータの読出を行なう
ためのセンスアンプ回路の高速化、構成素子数の低減お
よび低消費電力化を図ることを目的とする。【構成】選択されたメモリセルの保持データに従って
データ線（６Ｃ，６Ｄ：９０）に現われる電流差を直接
カレントミラー回路（１１，１２，１３，１４，１５，
１６）により電位差に変換する。このカレントミラー回
路は、データ線の電位クランプ用のダイオード（１１，
１２）と、このダイオードとカレントミラー態様で接続
されるトランジスタ（１３，１４）を含む。ダイオード
に選択メモリセルの保持データに従ってセンス電流が流
れ、カレントミラー動作によりトランジスタに対応の電
流が流れ、センス電流がモニタされる。このモニタされ
たセンス電流が電圧信号に変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置にお
いて選択されたメモリセルのデータを検知し増幅するセ
ンスアンプ回路に関し、特に、選択されたメモリセルの
データに従って内部データ線にセンス電流を生じさせる
構成のセンスアンプ回路の改良に関する。

【０００２】

【従来の技術】半導体記憶装置は近年ますます高速化さ
れてきている。スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）のアクセス時間は１０ｎｓ（ナノ秒）
以下となってきている。ＳＲＡＭには、さらに、大記憶
容量、高速動作性、および低消費電力性を改善するため
に種々の改良が提案されている。

【０００３】図１４は従来のＳＲＡＭの全体の構成を示
す図である。図１４において、ＳＲＡＭは、行および列
のマトリクス状に配列されたスタティック型メモリセル
を有するメモリセルアレイ７００と、Ｘアドレスを受け
て内部Ｘアドレスを生成するＸアドレスバッファ７０２
と、Ｘアドレスバッファ７０２からの内部Ｘアドレスを
デコードし、メモリセルアレイ７００内の１行（ワード
線）を選択するためのＸデコーダ７０４と、Ｙアドレス
を受けて内部Ｙアドレスを生成するＹアドレスバッファ
７０６と、内部Ｙアドレスをデコードし、メモリセルア
レイ７００内の所定数の列（ビット線対）を選択する列
選択信号を発生するＹデコーダ７０８と、列選択信号に
応答して対応の列を内部データ線に接続するＹ選択ゲー
ト７１０を含む。

【０００４】Ｙデコーダ７０８が指定する列の数はＳＲ
ＡＭのビット構成により異なる。１ビットの単位でデー
タの入出力が行なわれる場合には１列が選択される。複
数ビット単位でデータの入出力が行なわれる場合には複
数列が選択される。またメモリセルアレイ７００がブロ
ックに分割されている場合には、Ｙデコーダ７０８は、
またこのブロックを指定する信号をも生成する。

【０００５】ＳＲＡＭはさらに、Ｙ選択ゲート７１０に
より選択された列上のデータを検知し増幅する第１のセ
ンスアンプ回路７１２と、第１のセンスアンプ回路７１
２で増幅されたデータをさらに増幅する第２のセンスア
ンプ回路７１４を含む。この第１および第２のセンスア
ンプ回路７１２および７１４を設けることにより内部デ
ータ線における信号振幅を小さくし、それによりセンス
動作の高速化を図っている。

【０００６】ＳＲＡＭはさらに、第２のセンスアンプ回
路７１４で増幅されたデータから外部読出データを生成
する出力バッファ７１６と、データ書込時外部から与え
られる書込データ（図においてはＤＱで示す）を受け内
部書込データを生成する入力バッファ７１８と、入力バ
ッファ７１８からの内部書込データをＹ選択ゲート７１
０により選択された列上に伝達する書込ドライバ７２０
を含む。図においては、データの入出力は共通のピン端
子を介して行なわれるように示される。別々のピン端子
が用いられてもよい。

【０００７】周知のように、ＳＲＡＭのデータの書込お
よび読出においては、ＸアドレスおよびＹアドレスが指
定する行（ワード線）および列（ビット線対）の交点に
位置するメモリセルが選択され、この選択されたメモリ
セルに対しデータの書込または読出が行なわれる。

【０００８】図１５は従来の半導体記憶装置の要部の構
成を示す図である。図１５に示す半導体記憶装置はＳＲ
ＡＭであり、たとえばＩＳＳＣＣ、ダイジェスト・オブ
・テクニカル・ペーパーズ、の１９９２年２月、第２１
０頁ないし第２１１頁においてカトウ等により開示され
ている。この図１５には、前述の文献に示されたＳＲＡ
Ｍの回路構成を抽出しかつ簡略化して示す。図１５に示
すＳＲＡＭは、ＮＰＮ型バイポーラトランジスタと相補
型電界効果トランジスタ（ＣＭＯＳトランジスタ）とを
構成要素として備える。図１５においては、また図１４
に示す構成要素と対応する部分に参照のために参照番号
を併せて示す。

【０００９】メモリセルアレイ７００は、行および列状
に配置されるスタティック型メモリセル６１を含む。図
１５においては１個のメモリセルのみを代表的に示す。
スタティック型メモリセル６１は、ゲートとドレインと
が交差接続されたｎチャネルＭＯＳトランジスタ６１３
および６１４と、トランジスタ６１３および６１４のド
レイン（ノードＮＬおよびＮＲ）を第１の電源電位ＶＤ
Ｄへプルアップするための高抵抗要素６１１および６１
２を含む。言換えると、高抵抗要素６１１とｎチャネル
ＭＯＳトランジスタ（ドライバトランジスタ）６１３は
一方のインバータ回路を構成し、高抵抗要素６１２とｎ
チャネルＭＯＳトランジスタ（ドライバトランジスタ）
６１４が他方のインバータ回路を構成する。この一方お
よび他方のインバータ回路が交差接続される。

【００１０】スタティック型メモリセル６１はさらに、
ｎチャネルＭＯＳトランジスタからなるアクセストラン
ジスタ６１５および６１６を含む。アクセストランジス
タ６１５および６１６は、それぞれ、ワード線６２上の
信号電位に応答してノードＮＬおよびＮＲをビット線６
３および６４へ接続する。ビット線６３とビット線６４
とは対を構成し、互いに相補な信号が伝達される。ビッ
ト線６３および６４にはこのビット線６３および６４へ
電流を供給するための負荷素子６５および６６を含む。
負荷素子６５は電源電位ＶＤＤとビット線６３との間に
抵抗接続されたｐチャネルＭＯＳトランジスタにより構
成される。他方の負荷素子６６は、電源電位ＶＤＤとビ
ット線６４との間に抵抗接続されたｐチャネルＭＯＳト
ランジスタ６６を含む。この抵抗素子６５および６６は
ポリシリコンなどによる高抵抗素子で構成されてもよ
い。

【００１１】第１のセンスアンプ回路７１２は、ビット
線６３および６４に対して設けられるセンスアンプ６０
を含む。センスアンプ６０は、各ビット線対に設けられ
る。図には、他のビット線対に設けられる第１のセンス
アンプ６Ｇを示す。

【００１２】第１のセンスアンプ６０は、エミッタが共
通に接続されたＮＰＮバイポーラトランジスタ６９およ
び６Ａと、ビット線選択信号に応答して、バイポーラト
ランジスタ６９および６Ａのエミッタを第２の電源電位
（接地電位）へ接続するｎチャネルＭＯＳトランジスタ
６Ｂを含む。トランジスタ６９、６Ａおよび６Ｂはエミ
ッタ結合論理の構成を備える差動増幅器を形成する。

【００１３】第１のセンスアンプ６０はさらに、トラン
ジスタ６９および６Ａの飽和を防止するための第１およ
び第２のレベルシフタを含む。第１のレベルシフタは、
そのベースがビット線６３に結合され、そのエミッタが
トランジスタ６９のベースに接続され、そのコレクタが
電源電位ＶＤＤに接続されるＮＰＮバイポーラトランジ
スタ６７Ａと、ビット線選択信号ＹＳに応答してトラン
ジスタ６９のベースを接地電位へ接続するｎチャネルＭ
ＯＳトランジスタ６８Ａを含む。他方のレベルシフタ
は、そのベースがビット線６４に結合され、そのコレク
タが電源電位ＶＤＤに接続され、そのエミッタがバイポ
ーラトランジスタ６Ａのベースに接続されるＮＰＮバイ
ポーラトランジスタ６７Ｂと、ビット線選択信号ＹＳに
応答してバイポーラトランジスタ６Ａのベースを接地電
位へ接続するｎチャネルＭＯＳトランジスタ６８Ｂを含
む。トランジスタ６７Ａおよび６７Ｂはエミッタフォロ
ア態様で動作し、ビット線６３および６４の電位をレベ
ルシフトしてトランジスタ６９および６Ａのベースへ伝
達する。トランジスタ６８Ａおよび６８ＢはＹ選択ゲー
トを構成し、またトランジスタ６ＢはＹ選択ゲートおよ
びセンスアンプ駆動回路を構成する。

【００１４】通常、バイポーラトランジスタは飽和状態
となると、ベース−コレクタ接合およびベース−エミッ
タ接合がともに順方向にバイアスされる。順バイアス状
態の接合ダイオードは大きな拡散容量を有するため、コ
レクタ−ベース間が逆バイアスされるまでコレクタ電流
は減少しない。すなわちバイポーラトランジスタを飽和
領域で動作させるとそのスイッチング速度が遅くなる。
高速動作させるためにバイポーラトランジスタを不飽和
状態で動作させる。このためにレベルシフタが設けられ
る。第１のセンスアンプ６０の出力はデータ線６Ｃおよ
び６Ｄに伝達される。

【００１５】第２のセンスアンプ回路７１４はこのデー
タ線６Ｃおよび６Ｄ上の電流に従って電圧信号を生成す
る第２のセンスアンプ６Ｅを含む。第２のセンスアンプ
６Ｅは、データ線６Ｃおよび６Ｄを所定電位にクランプ
するためのクランプダイオード６Ｅ１および６Ｅ２と、
このクランプダイオード６Ｅ１および６Ｅ２に一定の定
常電流を供給するための電流源６Ｅ９および６ＥＡと、
このデータ線６Ｃおよび６Ｄの電位差を差動的に増幅す
るためのエミッタ結合論理を構成するＮＰＮバイポーラ
トランジスタ６Ｅ５および６Ｅ６と、トランジスタ６Ｅ
５および６Ｅ６から電流を引抜くための電流源６ＥＢ
と、このトランジスタ６Ｅ５および６Ｅ６のコレクタ電
流に従う電圧信号を生成するための抵抗要素６Ｅ３およ
び６Ｅ４と、抵抗６Ｅ４および６Ｅ３が生成した電圧信
号に従って出力信号線６ＥＦおよび６ＥＧを駆動するＮ
ＰＮバイポーラトランジスタ６Ｅ７および６Ｅ８を含
む。トランジスタ６Ｅ７および６Ｅ８のエミッタにはそ
れぞれ電流源６ＥＣおよび６ＥＤが接続される。電流源
６Ｅ９および６ＥＡは同一の定電流を供給する。

【００１６】第２のセンスアンプ６Ｅの出力は出力回路
６Ｆへ伝達される。この出力回路６Ｆは出力バッファ７
１６に含まれるものであってもよく、また出力バッファ
前段のプリアンプであってもよい。次にセンスアンプ回
路の動作、すなわちメモリセル６１のデータを読出す動
作について説明する。

【００１７】メモリセル６１の選択は、それが接続され
るワード線６２の電位およびそれが接続されるビット線
対を選択するためのビット線選択信号ＹＳを高電位にす
ることにより行なわれる。今、説明の便宜上、メモリセ
ル６１は、ノードＮＬが高電位（電源電位ＶＤＤと等し
い）、ノードＮＲが低電位（接地電位と等しい）の状態
で保持されていると仮定する。また、ビット線６３およ
び６４は、データ読出前に予め高電位に充電されている
ものと仮定する。

【００１８】ワード線６２の電位が高電位となると、ア
クセストランジスタ６１５および６１６がオン状態とな
る。ノードＮＲの電位は低電位であり、ビット線６４か
らトランジスタ６１６を介してノードＮＲに電流が流れ
込む。この電流はビット線６４に設けられた負荷素子６
６を介して電源電圧ＶＤＤから供給される。すなわちビ
ット線６４に電流が流れ、この負荷素子６６の抵抗によ
りビット線６４の電位が低下する。

【００１９】一方、ノードＮＬはトランジスタ６１５を
介してビット線６３に接続される。ノードＮＬの電位は
高電位であり、ビット線６３およびノードＮＬは同電位
であり、トランジスタ６１５を介してノードＮＬへは電
流は流れない。すなわち、ビット線負荷素子６５にも電
流は流れないため、ビット線６３の電位はプリチャージ
された高電位のままである。このビット線６３および６
４の電位はトランジスタ６７Ａおよび６７Ｂのベースへ
与えられ、トランジスタ６７Ａおよび６７Ｂのベース−
エミッタ間順方向電圧だけレベルシフトされてバイポー
ラトランジスタ６９および６Ａのベースへ与えられる
（トランジスタ６８Ａ，６８Ｂがオン状態となったと
き）。

【００２０】ビット線選択信号ＹＳが高電位となると、
トランジスタ６８Ａ、６８Ｂおよび６Ｂが導通状態とな
る。バイポーラトランジスタ６７Ａおよび６７Ｂはエミ
ッタフォロア態様で動作しており、このエミッタ電位を
クランプする機能を備える。ビット線６３の電位は高電
位であり、ビット線６４の電位は低電位であるため、バ
イポーラトランジスタ６９がオン状態、バイポーラトラ
ンジスタ６Ａがオフ状態となる。バイポーラトランジス
タ６９を流れる電流値はトランジスタ６Ｂの電流駆動力
により決定される。

【００２１】第２のセンスアンプ６Ｂにおいて、電流源
６Ｅ９および６ＥＡは等しい電流量を供給するように設
定されている。データ線６Ｃおよび６Ｄに電流が流れな
い場合には、バイポーラトランジスタ６Ｅ５および６Ｅ
６のベース電位は等しい。データ読出時においてはデー
タ線６Ｃおよび６Ｄの一方に電流が流れる。この場合、
バイポーラトランジスタ６９がオン状態であり、データ
線６Ｃからバイポーラトランジスタ６９およびＭＯＳト
ランジスタ６Ｂを介して電流が流れる。データ線６Ｃへ
はダイオード６Ｅ１を介して電源電位ＶＤＤから電流が
供給される。したがって、ダイオード６Ｅ１を流れる電
流値がダイオード６Ｅ２を流れる電流値よりも大きくな
る。これにより、バイポーラトランジスタ６Ｅ５のベー
ス電位がバイポーラトランジスタ６Ｅ６のベース電位よ
りも若干低くなり、バイポーラトランジスタ６Ｅ５が非
導通状態、バイポーラトランジスタ６Ｅ６が導通状態と
なる。

【００２２】バイポーラトランジスタ６Ｅ６が導通する
ことにより抵抗６Ｅ４に電流が流れ、バイポーラトラン
ジスタ６Ｅ７のベース電位が低下する。バイポーラトラ
ンジスタ６Ｅ８のベース電位は、抵抗６Ｅ３に電流が流
れないため高電位レベルである。バイポーラトランジス
タ６Ｅ７および６Ｅ８はこのベース電位に従って、エミ
ッタフォロア態様で動作し、出力信号線６ＥＦおよび６
ＥＧを駆動する。すなわち、出力ノード６ＥＦの電位は
出力ノード６ＥＧの電位よりも低くなる。この出力ノー
ド６ＥＦおよび６ＥＧの信号電位は出力回路６Ｆにより
さらに増幅され、読出データが生成される。

【００２３】上述のように、図１５に示す従来のセンス
アンプ回路においてはビット線６３および６４の電位差
を第１のセンスアンプ６０で電流差に変換し、さらに第
２のセンスアンプ６Ｅにおいて再び電位差に変換する。

【００２４】データ線６Ｃおよび６Ｄには、一般に、ビ
ット線対と同数の数多くの第１のセンスアンプ６０が接
続される。また１行には数多くのメモリセルが接続され
るため、同様にデータ線６Ｃおよび６Ｄの配線長も長く
なる。このためデータ線６Ｃおよび６Ｄには大きな寄生
容量が存在する。データ読出時にデータ線６Ｃおよび６
Ｄの電位を変化させることはこの大きな寄生容量の充放
電を伴うため、時間遅延が大きくなり、センス動作を高
速で行なうことができなくなる。このデータ線６Ｃおよ
び６Ｄの電位変化をできるだけ小さくするために、デー
タ線６Ｃおよび６Ｄの電位をダイオード６Ｅ１および６
Ｅ２でクランプし、この第２のセンスアンプ６Ｅへの信
号伝達を電流モードで行なうようにしている。

【００２５】

【発明が解決しようとする課題】図１５に示す従来のセ
ンスアンプ回路においては以下のような問題が生じる。
上述のように、データ６Ｃおよび６Ｄにおける電位変化
は、それが大きいほど第２のセンスアンプ６Ｅへの信号
伝達時間が大きくなるため、できるだけ小さく設定する
必要がある。この電位変化を小さくするため、データ線
６Ｃおよび６Ｄの電位はダイオード６Ｅ１および６Ｅ２
でクランプされる。一般に、ダイオードに電流ＩＦが流
れたときに、ダイオードのアノードとカソードとの間に
生じる電位差ＶＦは次式で与えられる。

【００２６】ＶＦ＝ＶＴ・ｌｎ（ＩＦ／Ａ）ここで、ＶＴは、通常ｋＴ／ｑで与えられる温度に従っ
て変化する係数であり、室温で２６ｍＶである。ｋはボ
ルツマン定数，ｑは電子の電荷量，Ｔは絶対温度，およ
びＡは定数である。

【００２７】電流源６Ｅ９および６ＥＡが供給する電流
が０．１ｍＡ、トランジスタ６Ｂが供給する電流すなわ
ちセンス電流が０．５ｍＡに設定されていると仮定す
る。ダイオードに流れる電流が０．１ｍＡのときこのダ
イオードにおける電位差ＶＦが０．８ｍＶとすると、セ
ンス電流が流れたときダイオードに生じる電位差は、ダ
イオードに０．６ｍＡの電流が流れるため、約０．８５
Ｖとなり、データ線６Ｃ（または６Ｄ）における電位振
幅は０．８５−０．８（Ｖ）より５０ｍＶに抑制するこ
とができる。

【００２８】この電位差は第２のセンスアンプ６Ｅ内の
バイポーラトランジスタ６Ｅ５および６Ｅ６により増幅
される。データ線６Ｃおよび６Ｄの電位差が小さくなれ
ばなるほどエミッタ結合されたバイポーラトランジスタ
６Ｅ５および６Ｅ６の導通／非導通の切換を完全に行な
うことが困難となり、第２のセンスアンプ６Ｅの出力振
幅（出力ノード６ＥＦと出力ノード６ＥＧにおける電位
差）が小さくなるとともに第２のセンスアンプ６Ｅにお
ける電位増幅に要する時間が長くなるという問題が生じ
る（バイポーラトランジスタ６Ｅ５および６Ｅ６がとも
に電流を流す状態が生じるため）。すなわち、第１のセ
ンスアンプ６０の高速化と第２のセンスアンプ６Ｅの高
速化それぞれに要求される条件は互いに背反する。

【００２９】第２の問題点は以下のとおりである。第２
のセンスアンプ６Ｅの出力電位振幅は、バイポーラトラ
ンジスタ６Ｅ５および６Ｅ６の飽和を防止するため０．
８Ｖより大きくすることができない。具体的に説明す
る。第２のセンスアンプ６Ｅの出力電位振幅は、バイポ
ーラトランジスタ６Ｅ５および６Ｅ６のコレクタ電位の
振幅に等しい。今、ダイオード６Ｅ２における電位降下
が０．８Ｖであれば、バイポーラトランジスタ６Ｅ６の
ベース電位はＶＤＤ−０．８Ｖとなる。第２のセンスア
ンプ６Ｅの出力電位振幅がたとえば１．０Ｖの場合、バ
イポーラトランジスタ６Ｅ６のコレクタ電位はＶＤＤ−
１．０Ｖとなり、バイポーラトランジスタ６Ｅ６はベー
ス−コレクタ間が順バイアスされ、飽和状態で動作す
る。この状態を防止するため、第２のセンスアンプ６Ｅ
の出力電位振幅は０．８Ｖより大きくすることができな
い。

【００３０】この０．８Ｖの電位振幅は、インタフェー
スがＥＣＬ（エミッタ結合論理）の場合には大きな問題
ではない。エミッタ結合論理の場合、高電位レベルは−
０．９Ｖ、低電位レベルは−１．７Ｖであり、その電位
振幅は０．８Ｖであるためである。しかしながらインタ
フェースがＴＴＬ（トランジスタ−トランジスタ論理）
のように入力信号の高電位ＶＩＨが２．０Ｖ、高電位Ｖ
ＩＬが０．８Ｖのような場合、またはＣＭＯＳのように
高電位が電源電位レベルおよび低電位が接地電位レベル
の場合には、それぞれその電位振幅は１．２Ｖおよび５
Ｖ（動作電源電位が５Ｖの場合）となり、そのままでは
インタフェースをとることができない。このため、ＴＴ
ＬまたはＣＭＯＳに対しインタフェースをとるために
は、出力回路６Ｆにレベル変換器を設けてさらに電圧増
幅する必要があり、このため出力回路６Ｆにおける遅延
時間が増大する。

【００３１】第３の問題点は、消費電流が多いことであ
る。第２のセンスアンプ６Ｅにおいては電流源が５個
（参照数字６Ｅ９、６ＥＡ、６ＥＢ、６ＥＣ、および６
ＥＤ）必要とされる。この半導体記憶装置が複数ビット
単位でデータの入出力を行なう場合、第２のセンスアン
プ６Ｅをその入出力単位のビット数に等しい数だけ設け
る必要があり、消費電流が大幅に増大する。たとえば内
蔵メモリとして用いる場合のように３２ビット構成では
第２のセンスアンプ６Ｅが３２個必要とされ、したがっ
て電流源が１６０個（５×３２）必要とされる。

【００３２】それゆえ、この発明の目的は上述の従来の
センスアンプ回路の有する欠点を除去し、高速で動作す
るとともに出力電位振幅を十分に大きくすることのでき
るセンスアンプ回路を提供することである。

【００３３】この発明の他の目的は低消費電流のセンス
アンプ回路を提供することである。

【００３４】

【課題を解決するための手段】この発明に係るセンスア
ンプ回路は、要約すれば、データ線に現われる電流差に
付随する微小な電位差を増幅するのではなく、データ線
に現われる電流差そのものを直接電位差に変換する構成
を備える。

【００３５】すなわち、請求項１に係るセンスアンプ回
路は、データ線の電位をクランプするためのクランプ手
段を構成要素とし、データ線に現われる電流信号をカレ
ントミラー動作により電位信号に変換するカレントミラ
ー型センスアンプを備える。

【００３６】請求項２に係るセンスアンプ回路は、クラ
ンプ手段としてＰＮダイオードを利用し、カレントミラ
ー回路をこのＰＮダイオードとＰＮＰバイポーラトラン
ジスタとで構成する。

【００３７】請求項３に係るセンスアンプ回路は、請求
項２のＰＮＰバイポーラトランジスタがラテラル構造を
備える。

【００３８】請求項４に係るセンスアンプ回路は、ＰＮ
ダイオードとＰＮＰバイポーラトランジスタからなる第
１のカレントミラー回路と、このＰＮＰバイポーラトラ
ンジスタの供給する電流を電位信号に変換するｎチャネ
ルＭＯＳトランジスタからなる第２のカレントミラー回
路とを備える。

【００３９】請求項５に係るセンスアンプ回路は、デー
タ線電位クランプ用ＰＮダイオードとＰＮＰバイポーラ
トランジスタからなる第１のカレントミラー回路と、こ
のＰＮＰバイポーラトランジスタを流れる電流を電圧信
号に変換するための、ＰＮＰバイポーラトランジスタと
第２の電源電位との間に接続される抵抗要素を備える。

【００４０】請求項６に係るセンスアンプ回路は、請求
項５における抵抗要素が生成する電圧信号の振幅を低減
するための振幅低減要素を備える。

【００４１】請求項７に係るセンスアンプ回路は、請求
項６における電圧振幅低減要素として抵抗と第２の電源
電位との間に設けられるダイオードを備える。

【００４２】請求項８に係るセンスアンプ回路は、請求
項４記載のＰＮＰバイポーラトランジスタの飽和を防止
するための飽和防止手段を備える。

【００４３】請求項９記載のセンスアンプ回路は、請求
項８記載の飽和防止手段がＰＮＰバイポーラトランジス
タのコレクタ（出力ノード）と第２の電源電位との間に
設けられるクランプ回路を備える。

【００４４】請求項１０に係るセンスアンプ回路は、請
求項９に係るクランプ回路が直列接続された複数のダイ
オードを備える。

【００４５】請求項１１に係るセンスアンプ回路は、請
求項１に係るクランプ手段がダイオード接続されたＰチ
ャネルＭＯＳトランジスタを有し、かつこのダイオード
接続されたＰチャネルＭＯＳトランジスタとカレントミ
ラー態様で接続されるＰチャネルＭＯＳトランジスタを
備える。

【００４６】請求項１２に記載のセンスアンプ回路で
は、データ線は１本の信号線で構成される。

【００４７】請求項１３記載のセンスアンプ回路は、デ
ータ線に選択されたメモリセルデータに応じてセンス電
流を供給するセンス電流供給手段と、クランプ手段に定
常的に電流を供給する電流源とを含み、センス電流がク
ランプ手段の定常電流よりも十分大きくされる。

【００４８】

【作用】請求項１記載のセンスアンプ回路においては、
データ線に現われる電流差が直接電位差に変換されるた
め、微小な電位差を増幅する必要がなく、高速で大きな
出力電位振幅の信号を生成することができる。

【００４９】請求項２記載のセンスアンプ回路はクラン
プ手段をカレントミラー回路の構成要素とすることによ
り簡易な回路構成でカレントミラー回路を実現すること
ができる。

【００５０】請求項３に係るセンスアンプ回路はカレン
トミラー回路の構成要素がラテラル構造を備えるため、
このＰＮＰバイポーラトランジスタをＣＭＯＳ製造技術
で作成することができる。

【００５１】請求項４に係るセンスアンプ回路は、２段
のカレントミラー回路でデータ線に生じる電流変化を電
圧変化に変換しているため、確実に高速で微小電流変化
を十分な大きさの電圧変化に変換することができる。ま
たカレントミラー回路にそれぞれ電流源が１個ずつ必要
とされるだけであり、電流源の数を低減することがで
き、全体として低消費電流性能が得られる。

【００５２】請求項５に係るセンスアンプ回路は、抵抗
で電流変化が電圧変化に変換されているため、素子数を
大幅に削減することが可能となる。

【００５３】請求項６に係るセンスアンプ回路は電圧振
幅低減手段により出力電圧振幅を小さくすることがで
き、さらに高速にセンス動作を実行することができる。
また抵抗を用いて電流／電圧変換を行なっているため、
ＰＮＰバイポーラトランジスタのコレクタがハイインピ
ーダンス状態となることはなく高速でセンス動作を実行
することができる。

【００５４】請求項７に係るセンスアンプ回路はダイオ
ードを電圧振幅低減手段として用いており、このダイオ
ードには定常的に電流が流れるため、確実に電圧振幅を
所定の電位レベル内に設定することが可能となる。

【００５５】請求項８に係るセンスアンプ回路において
はＰＮＰバイポーラトランジスタが飽和することはな
く、センス動作を高速で行なうことができる。

【００５６】請求項９に係るセンスアンプ回路において
は、クランプ回路によりＰＮＰバイポーラトランジスタ
の飽和を防止しているため、出力電位振幅を十分大きく
設定することができ、ＥＣＬインタフェース以外のイン
タフェースに対してレベル変換をする必要がなく信号の
伝搬遅延を大幅に低減することができる。

【００５７】請求項１０に係るセンスアンプ回路はクラ
ンプ回路としてダイオードを用いているため、所定の電
位レベルに確実にクランプすることができる。

【００５８】請求項１１に係るセンスアンプ回路は、Ｍ
ＯＳダイオードとＭＯＳトランジスタによりカレントミ
ラー回路を構成しているため、通常のＣＭＯＳ製造工程
のみでセンスアンプ回路を作製することができ、製造コ
ストを低減することができる。

【００５９】請求項１２に係るセンスアンプ回路はデー
タ線として１本の信号線のみを用いているため、センス
アンプ回路の構成素子数を大幅に削減することができ
る。

【００６０】請求項１３に係るセンスアンプ回路では、
センス電流がクランプ手段により生成される電流よりも
十分に大きくされているため、カレントミラー回路が供
給する電流を十分大きくすることができ、高速でセンス
動作を行なうことができる。

【００６１】

【実施例】

［実施例１］図１はこの発明の第１の実施例であるセン
スアンプ回路の構成を示す図である。図１においては、
図１５に示す第２のセンスアンプに相当する部分のみを
示す。第１のセンスアンプ６０および他の構成は図１５
に示すものと同様であり、データ線６Ｃおよび６Ｄに、
選択されたメモリセルの保持データに従って電流差を生
じさせる回路構成は図１５に示すものと同じである。こ
のため、第１のセンスアンプ６０およびメモリセル等の
構成および動作について対応する部分には同一の参照番
号を付し、その詳細説明は省略する。

【００６２】図１において、第２のセンスアンプ６００
Ａは、データ線６Ｃおよび６Ｄを所定電位にクランプす
るためのクランプダイオード１１および１２と、ダイオ
ード１１および１２に定常的に電流を供給する電流源１
８および１９を含む。電流源１８および１９は同一の電
流量を供給する。電流源１８および１９が供給する電流
は第１のセンスアンプ６０に含まれるトランジスタ６Ｂ
が供給する電流すなわちセンス電流よりも十分小さな値
に設定される。

【００６３】第２のセンスアンプ６００Ａはさらに、ク
ランプダイオード１１とカレントミラー回路を構成する
ＰＮＰバイポーラトランジスタ１３と、クランプダイオ
ード１２とカレントミラー回路を構成するＰＮＰバイポ
ーラトランジスタ１４と、ＰＮＰバイポーラトランジス
タ１３が供給する電流をカレントミラー動作により電圧
信号に変換するためのＮチャネルＭＯＳトランジスタ１
５および１６を含む。トランジスタ１５はそのゲートお
よびドレインがバイポーラトランジスタ１３のコレクタ
に接続され、トランジスタ１６はそのゲートがバイポー
ラトランジスタ１３のコレクタに接続され、そのドレイ
ンが出力ノード１Ｂを介しＰＮＰバイポーラトランジス
タ１４のコレクタに接続される。

【００６４】第２のセンスアンプ６００Ａはさらに、バ
イポーラトランジスタ１４の飽和を防止するために、出
力ノード１Ｂの高電位レベルを所定電位にクランプする
ためのクランプ回路１Ａを含む。第２のセンスアンプ６
００Ａの出力ノード１Ｂの信号電位はバッファ回路１７
へ与えられる。このバッファ回路１７は出力バッファで
あってもよく、出力バッファ前段に設けられる回路であ
ってもよい。

【００６５】バイポーラトランジスタ１３および１４の
ベースはそれぞれデータ線６Ｃおよび６Ｄに接続され
る。次に動作について説明する。

【００６６】図１５に示すセンスアンプ回路の動作説明
時と同様に、選択されたメモリセルの保持データに従っ
てデータ線６Ｃにセンス電流が流れるものと仮定する。

【００６７】ダイオード１１とバイポーラトランジスタ
１３はカレントミラー回路を構成し、またダイオード１
２とバイポーラトランジスタ１４はカレントミラー回路
を構成する。ダイオード１１に流れる電流はバイポーラ
トランジスタ１３を流れる電流と等しく、またダイオー
ド１２を流れる電流はバイポーラトランジスタ１４を流
れる電流と等しい。

【００６８】バイポーラトランジスタ１３を流れる電流
はＭＯＳトランジスタ１５を流れる電流と等しく、また
バイポーラトランジスタ１４を流れる電流はＭＯＳトラ
ンジスタ１６を流れる電流と等しい。ＭＯＳトランジス
タ１５および１６はカレントミラー回路を構成してい
る。

【００６９】データ線６Ｃにセンス電流が流れるため、
このセンス電流すなわち第１のセンスアンプ６０におけ
るトランジスタ６Ｂが供給する電流ＩＳＮと電流源１８
が供給する電流ＩＣＳとの和の電流がダイオード１１を
流れ、したがってカレントミラー動作によりバイポーラ
トランジスタ１３を介して流れる。一方、ダイオード１
２には電流源１９による電流ＩＣＳが流れるだけであ
る。バイポーラトランジスタ１３を流れる電流がバイポ
ーラトランジスタ１４を流れる電流よりも大きくなる。
したがって、バイポーラトランジスタ１４が供給する電
流よりもＭＯＳトランジスタ１６を流れる電流が大きく
なり、出力ノード１ＢはＭＯＳトランジスタ１６により
接地電位へと放電される。

【００７０】出力ノード１Ｂの電位変化は、バイポーラ
トランジスタ１４が供給する電流よりもＭＯＳトランジ
スタ１６に流れる電流が大きくなるほど高速となる。バ
イポーラトランジスタ１４を流れる電流は電流源１９が
供給する電流ＩＣＳであり、ＭＯＳトランジスタ１６に
流れる電流はセンス電流ＩＳＮと電流源１８が供給する
電流ＩＣＳとの和である。したがって、（ＩＣＳ＋ＩＳ
Ｎ）とＩＣＳとの比を十分大きくするために、ＩＳＮ≫
ＩＣＳとなるように設定される。この構成は、後に詳細
に説明するが、トランジスタ６Ｂの電流駆動能力を電流
源１８および１９を構成するトランジスタの電流駆動力
よりも十分大きくすることにより実現される。

【００７１】センス時間をできるだけ短くし、センス動
作を高速で行なうためには、センス電流が流れるときと
センス電流が流れないときのデータ線６Ｃおよび６Ｄそ
れぞれの電位差をできる限り小さくする必要がある。

【００７２】電流源１８および１９は定常電流をダイオ
ード１１および１２に供給する。ダイオード１１および
１２にその順方向降下電圧を確実に生じさせることがで
き、データ線６Ｃおよび６Ｄの電位をＶＤＤ−ＶＢＥ＝
ＶＤＤ−０．８Ｖに確実に固定することができる。ここ
で、ＶＢＥはダイオード１１および１２の順方向降下電
圧である。

【００７３】データ線６Ｃおよび６Ｄに現われる電流差
はカレントミラー回路により検出される。したがって、
図１５に示す構成のようにデータ線の微小な電位振幅を
検出して差動的に増幅する構成に比べてより高速でセン
ス動作を実行することができる。

【００７４】次にデータ線６Ｄにセンス電流が流れる場
合の動作を説明する。この場合、バイポーラトランジス
タ１４が供給する電流がＭＯＳトランジスタ１６に流れ
る電流よりも大きくなる。ＭＯＳトランジスタに流れる
電流はＩＣＳであり、バイポーラトランジスタ１４を流
れる電流はＩＳＮ＋ＩＣＳである。したがって、出力ノ
ード１Ｂはバイポーラトランジスタ１４により充電さ
れ、その電位が上昇する。

【００７５】出力ノード１Ｂの電位が上昇し、バイポー
ラトランジスタ１４のエミッタ−コレクタ間の電位差が
０．６Ｖ以下になるとバイポーラトランジスタ１４には
飽和現象が生じバイポーラトランジスタ１４の動作速度
性能が劣化する。これはセンスアンプ６００Ａの動作特
性を劣化させる。すなわち、バイポーラトランジスタ１
４において、ベース電位がＶＤＤ−０．８Ｖ、エミッタ
電位がＶＤＤであれば、コレクタ電位がＶＤＤ−０．６
Ｖ以上に上昇すると、ベース−エミッタ間およびベース
−コレクタ間両者がともに順方向にバイアスされる。通
常、バイポーラトランジスタのエミッタ−コレクタ間飽
和電圧ＶＣＥＳＡＴが指定されるが、ＰＮＰバイポーラ
トランジスタでは、このエミッタ−コレクタ間飽和電圧
ＶＣＥＳＡＴは０．６Ｖである。

【００７６】上述のＰＮＰバイポーラトランジスタ１４
の飽和を防止するためにクランプ回路１Ａが設けられ
る。クランプ回路１Ａは出力ノード１Ｂの電位がＶＤＤ
−０．６Ｖ以上に上昇しないように出力ノード１Ｂの高
電位レベルをクランプする。このクランプ回路１Ａの機
能によりバイポーラトランジスタ１４を不飽和状態で動
作させるとともに出力ノード１Ｂにおける電位振幅を可
能な限り大きく設定することができる。すなわち出力ノ
ード１Ｂの電位振幅をＶＤＤ−０．６Ｖの範囲まで設定
することができる。

【００７７】上述のように、データ線６Ｃおよび６Ｄに
現われる電流変化そのものをカレントミラー回路を用い
て電位変化に変換することにより高速でセンス動作を実
行することが可能となる。

【００７８】図２は、図１に示す電流源１８および１９
の具体的構成例を示す図である。図２（ａ）は、ＭＯＳ
トランジスタを用いて電流源を構成したものである。図
２（ａ）において、電流源となるＭＯＳトランジスタ
は、そのゲートが電源電位ＶＤＤに接続され、そのソー
スが第２の電源電位である接地電位に接続される。ＭＯ
Ｓトランジスタはそのゲート電位の自乗に比例する電流
を供給することができる。ゲート電位が電源電位ＶＤＤ
と一定であればこのＭＯＳトランジスタは一定の電流を
供給することができる。

【００７９】図２（ｂ）は電流源をＮＰＮバイポーラト
ランジスタと抵抗とで構成するものである。すなわち図
２（ｂ）において電流源１８（または１９）は、そのベ
ースが所定の基準電圧ＶＣＳに接続され、そのエミッタ
がエミッタ抵抗ＲＥを介して接地電位に接続されるＮＰ
Ｎバイポーラトランジスタを含む。このバイポーラトラ
ンジスタＰＴは、エミッタ電流ＩＥが、抵抗ＲＥの抵抗
値をＲＥ，ベース−エミッタ間電圧をＶＢＥとすると、ＩＥ＝（ＶＣＳ−ＶＢＥ）／ＲＥであるため、コレクタ電流ＩＣＳは、ＩＣＳ＝α・ＩＥとなる。αは、バイポーラトランジスタＰＴのベース接
地電流増幅率である。

【００８０】この図２（ａ）および（ｂ）いずれの構成
においても、所定の電流値を常時供給することができ
る。

【００８１】図２に示す電流源はカレントミラー回路に
電流を供給する。このカレントミラー回路のクランプダ
イオード１１および１２を流れる電流ＩＣＳは、センス
電流よりも十分小さくされる。次にこの構成について説
明する。

【００８２】図３は図１に示す電流源６Ｂ、１８および
１９の具体的構成の一例を示す図である。図３におい
て、第１のセンスアンプの電流源すなわちｎチャネルＭ
ＯＳトランジスタ６Ｂはそのゲートに一定の電圧ＶＧ１
を受ける。この基準電圧ＶＧ１はビット線選択信号であ
り、その高電位レベルは電源電圧ＶＤＤレベルである。
電流源１８および１９は、基準電圧発生回路からの基準
電圧ＶＧ０をそのゲートに受けるｎチャネルＭＯＳトラ
ンジスタを備える。基準電圧発生回路は、その一端が電
源電圧ＶＤＤに接続される抵抗Ｒ０と、抵抗Ｒ０の他端
と接地電位との間に直列に接続されるダイオード接続さ
れたｎチャネルＭＯＳトランジスタＴＲ１、ＴＲ２およ
びＴＲ３を含む。基準電圧ＶＧ０は、３・Ｖｔｈで与え
られる。ただし、ＶｔｈはトランジスタＴＲ１〜ＴＲ３
のしきい値電圧である。この場合、ＶＧ１＞ＶＧ０とな
り、トランジスタ６Ｂは、電流源１８および１９よりも
十分大きなセンス電流ＩＳＮを生じさせることができ
る。

【００８３】また基準電圧発生回路を用いず、電流源１
８および１９を構成するＭＯＳトランジスタのゲートへ
電源電圧ＶＤＤを直接与える構成であっても、そのトラ
ンジスタのゲート幅（チャネル幅）をＷ１＞Ｗ０と設定
することにより同様にＩＳＮ＞ＩＣＳという関係を満足
することができる。ここでＷ１はトランジスタ６Ｂのチ
ャネル幅（ゲート幅）であり、Ｗ０は、電流源１８およ
び１９を構成するＭＯＳトランジスタのチャネル幅（ゲ
ート幅）である。これらの二つの方法が組合せられても
よい。

【００８４】図４は、図１に示す出力ノードクランプ回
路の具体的構成を示す図である。図４（Ａ）は電源電圧
ＶＤＤが３Ｖの場合に用いられ、図４（Ｂ）に示すクラ
ンプ回路は電源電圧ＶＤＤが５Ｖの場合に用いられる。
図４（Ａ）において、クランプ回路１Ａは、出力ノード
１Ｂと接地電位との間に直列に接続されるダイオードＤ
１、Ｄ２およびＤ３を含む。ダイオードＤ１〜Ｄ３の各
順方向降下電圧ＶＢＥを０．８Ｖとすると、出力ノード
１Ｂの高電位レベルが２．４Ｖにクランプされる。この
場合、ＰＮＰバイポーラトランジスタ１４のコレクタ−
エミッタ間電位差が０．６Ｖ以下になるのを防止でき
る。

【００８５】図４（Ｂ）において、クランプ回路は出力
ノード１Ｂと接地電位との間に設けられる直列接続され
たダイオードＤ１、Ｄ２、Ｄ３、Ｄ４およびＤ５を含
む。この場合、ダイオードＤ１〜Ｄ５各々の順方向降下
電圧ＶＢＥが０．８Ｖであれば、出力ノード１Ｂの高電
位は４．０Ｖにクランプされる。この場合、図１に示す
ＰＮＰバイポーラトランジスタ１４のベース−エミッタ
間電位差は１．０Ｖ以下になることはなく、ＰＮＰバイ
ポーラトランジスタ１４が飽和状態に入るのを確実に防
止できる。

【００８６】この図４（Ａ）および（Ｂ）に示すクラン
プ回路を用いれば出力ノード１Ｂにおける電位振幅はこ
のクランプ回路１Ａのクランプ電位により決定される。
すなわち、電源電圧ＶＤＤが３Ｖの場合には電位振幅は
２．４Ｖまでの範囲に設定することができ、また図４
（Ｂ）に示す構成では電位振幅を４．０Ｖまでの範囲に
設定することができる。ＰＮＰバイポーラトランジスタ
１４はそのエミッタ−コレクタ間電位差が０．６Ｖ以下
にならなければよい。したがって電源電圧ＶＤＤが５Ｖ
の場合クランプ回路１Ａのクランプ電位の最高電位は
４．４Ｖに設定することができる。この場合出力電位振
幅は最大４．４Ｖまでの範囲に設定することができる。
したがって、図１５に示す従来のセンスアンプ回路の電
位振幅０．８Ｖ以下という条件と比較すると、ＥＣＬイ
ンタフェース以外のインタフェースに対してレベル変換
を行なわずに対応することができる。

【００８７】図１に示すセンスアンプ回路はＰＮＰバイ
ポーラトランジスタとＮＰＮバイポーラトランジスタと
を利用する。リニア集積回路を製造する際に用いられる
バイポーラ集積技術においては、ＰＮＰバイポーラトラ
ンジスタとＮＰＮバイポーラトランジスタ両者をＰ型半
導体基板２に同一の構造で集積化することは、トランジ
スタ製造工程が増大し、また製造プロセスも複雑となる
ため、一般に、ＮＰＮバイポーラトランジスタとＰＮＰ
バイポーラトランジスタとは異なる構造で作製すること
が多い。

【００８８】図５（Ａ）は従来のリニア集積回路におい
て用いられるＰＮＰバイポーラトランジスタの断面構造
を示す図である。図５（Ａ）において、ＰＮＰバイポー
ラトランジスタは、低不純物濃度のＰ型半導体基板７５
０上に形成されるＮ型島領域７５３と、島領域７５３の
表面にそれぞれ互いに分離して形成される高不純物濃度
Ｎ型領域７５４および高不純物濃度Ｐ型領域７５５を含
む。島領域７５３は、高不純物濃度のＰ型領域７５１お
よび７５２により他の素子と分離される。一般にこのＰ
型領域７５１および７５２とＰ型島領域７５３とを逆バ
イアス状態に保持する。

【００８９】この図５（Ａ）に示すＰＮＰトランジスタ
は、Ｐ型領域７５２がコレクタ電極Ｃに接続されて、Ｐ
型領域７５５がエミッタ電極Ｅに接続され、Ｎ型領域７
５４がベース電極Ｂに接続される。すなわち、基板７５
０がコレクタ、Ｎ型島領域７５４がベース領域となるバ
ーティカルトランジスタ構造を備える。図５（Ａ）に示
すＰＮＰバイポーラトランジスタはＮ型島領域７５３と
Ｐ型基板７５０と間に埋込層が形成されていない。この
ＰＮＰバイポーラトランジスタは、その用途が常にコレ
クタが基板電位（最低電位）となる使用方法に限定され
る。このため図１に示す第２のセンスアンプにこの図５
（Ａ）に示すトランジスタ構造を利用することはできな
い。

【００９０】そこで、一般にＰＮＰバイポーラトランジ
スタとＮＰＮバイポーラトランジスタ両者を同一半導体
基板上に集積化するリニア集積化技術においては図５
（Ｂ）に示すようなトランジスタ構造が採用される。

【００９１】図５（Ｂ）は従来のリニア集積回路（バイ
ポーラ集積回路）において用いられるトランジスタの断
面構造を示す図である。この図５（Ｂ）に示す集積回路
は、同一のＰ型半導体基板８００上にＮＰＮバイポーラ
トランジスタとＰＮＰバイポーラトランジスタとが集積
化される。図５（Ｂ）に示す集積回路は、Ｎ型素子形成
領域８１１および８２１を互いに、高不純物濃度のＰ型
領域８０２、８０４、および８０６により分離する。素
子形成領域８１１および８２１の底部には、高不純物濃
度のＮ型領域８１３および８２３がそれぞれ形成され
る。この高不純物濃度Ｎ型領域８１３および８２３は、
ディープコレクタまたはフローティングコレクタと呼ば
れ、素子形成領域８１１および８２１の抵抗を低減する
機能を備える。

【００９２】ＮＰＮバイポーラトランジスタは、素子形
成領域８１１の表面に形成される高不純物濃度のＮ型領
域８１０と、このＮ型領域８１０と分離して形成される
高不純物濃度Ｎ型領域８１４と、Ｎ型領域８１４と隣接
して形成されるＰ型領域８１２を含む。Ｐ型領域８１２
は、Ｎ型領域８１４を覆うように形成されてもよい。Ｎ
型領域８１０がコレクタ電極Ｃに接続され、Ｎ型領域８
１４がエミッタ電極Ｅに接続され、Ｐ型領域８１２がベ
ース電極Ｂに接続される。素子形成領域８１１がコレク
タとして機能する。

【００９３】ＰＮＰバイポーラトランジスタは、Ｎ型の
素子形成領域８２１の表面に形成されるＰ型領域８２
０、８２１、および８２３と高不純物濃度のＮ型領域８
２４を含む。このＰ型領域８２０、８２１および８２３
はＰ型領域８１２と同一工程で形成される。Ｐ型領域８
２１がエミッタ電極Ｅに接続され、Ｐ型領域８２０およ
び８２３がともにコレクタ電極Ｃに接続され、Ｎ型領域
８２４がベース電極Ｂに接続される。Ｎ型素子形成領域
８２１がベースとして機能する。

【００９４】この図５（Ｂ）に示すＰＮＰバイポーラト
ランジスタはＮＰＮバイポーラトランジスタのベース形
成と同一製造工程で作製することができ、製造工程を増
加させることはない。図５（Ｂ）に示すＰＮＰバイポー
ラトランジスタはＮ型領域８２１がベースとして機能す
る横方向動作を行ない、ラテラル構造を備える。ラテラ
ルＰＮＰバイポーラトランジスタは、一般に遮断周波数
および増幅率は小さく速度性能は少し低下する。またこ
の図５（Ｂ）に示すＰＮＰバイポーラトランジスタの構
成の場合、Ｎ型領域８２１表面に４つの不純物領域８２
０、８２１、８２３、および８２４を必要とし、高集積
化するのが困難である。そこで、以下に高集積化に適し
た構造を備えるＰＮＰバイポーラトランジスタについて
説明する。

【００９５】図６は、この発明におけるセンスアンプ回
路に利用される改良されたＰＮＰバイポーラトランジス
タの断面構造を示す図である。図６において、ＰＮＰバ
イポーラトランジスタは、Ｐ型基板７６表面に形成され
るＮ型ウェル７５の表面に形成されるＰ型不純物領域７
２および７３と、高不純物濃度のＮ型不純物領域７４を
含む。図６に示すＰＮＰバイポーラトランジスタはＣＭ
ＯＳ製造プロセスのみを用いて実現することができる。
この図６に示すＰＮＰバイポーラトランジスタはＣＭＯ
ＳトランジスタにおけるＰチャネルＭＯＳトランジスタ
と同一構造を備える。すなわち、ＰチャネルＭＯＳトラ
ンジスタにおいては、不純物領域７２および７３がソー
スおよびドレイン領域に対応し、不純物領域７４がウェ
ルへのバイアス電圧印加領域に対応する。Ｐ型不純物領
域７２と不純物領域７３の間の間隔はゲート電極７１に
より決定される。すなわち不純物領域７２および７３は
ゲート電極７１に対し自己整合的に作製される。不純物
領域７２がコレクタ電極Ｃ（またはエミッタ電極Ｅ）に
接続され、Ｐ型不純物領域７３がエミッタ電極Ｅ（また
はコレクタ電極Ｃ）に接続され、Ｎ型不純物領域７４が
ベース電極Ｂに接続される。

【００９６】図６に示すＰＮＰバイポーラトランジスタ
は、Ｎ型ウェル７５がベースとして機能するラテラル構
造を備える。不純物領域７２および７３の間の距離すな
わちベース幅はゲート電極７１により決定される。この
ベース幅はＭＯＳトランジスタにおけるチャネル長に対
応する。したがって、図６に示すＰＮＰバイポーラトラ
ンジスタはベース幅を精度よく微細にすることができ、
高集積化に適しかつ製造工程を追加することのないＰＮ
Ｐバイポーラトランジスタを得ることができる。

【００９７】図７は、この発明のセンスアンプ回路にお
いて利用される別の改良されたＰＮＰバイポーラトラン
ジスタの断面構造を示す図である。図７に示すＰＮＰバ
イポーラトランジスタは、ＮＰＮバイポーラトランジス
タとＣＭＯＳトランジスタとを製造するいわゆるＢｉＣ
ＭＯＳ製造プロセスを用いて追加の製造工程を伴うこと
なく作製される。図７においてＰＮＰバイポーラトラン
ジスタは、Ｐ型基板７６上に形成され、隣接素子とは素
子分離領域となる高不純物濃度のＰ型領域７７ａおよび
７７ｂにより分離される。ＰＮＰバイポーラトランジス
タは、この不純物領域７７ａおよび７７ｂにより領域が
決定されるＮ型領域７８と、このＮ型領域７８の底部に
形成される高不純物濃度のＮ型領域８０と、Ｎ型領域７
８の表面に形成されるＰ型不純物領域７２および７３
と、Ｎ型領域７８の表面からＮ型領域８０へ到達するよ
うに形成される高不純物濃度のＮ型領域７９を含む。Ｐ
型領域７２とＰ型領域７３との間の距離はゲート電極７
１により決定される。すなわち不純物領域７２および７
３はゲート電極７１に対し自己整合的に作製される。Ｐ
型領域７２がコレクタ電極Ｃ（またはエミッタ電極Ｅ）
に接続され、Ｐ型領域７３がエミッタ電極Ｅ（またはコ
レクタ電極Ｃ）に接続され、Ｎ型領域７９がベース電極
Ｂに接続される。

【００９８】図７に示すＰＮＰバイポーラトランジスタ
は、ＮＰＮバイポーラトランジスタにおける素子分離領
域形成、フローティングコレクタ（Ｎ型領域８０）およ
びコレクタ電極取出領域７９の形成工程と同一工程で作
製される。不純物領域７２、および７３とゲート電極７
１は図６に示すバイポーラトランジスタと同様Ｐチャネ
ルＭＯＳトランジスタと同一の製造工程で作製される。
したがって、何ら余分の製造工程を用いることなくＰＮ
Ｐバイポーラトランジスタを作製することができる。

【００９９】この図７に示すＰＮＰバイポーラトランジ
スタはＮ型領域７８がベースとして機能する（ＮＰＮバ
イポーラトランジスタではコレクタとして機能する）ラ
テラル構造を備える。ベース幅はゲート電極７１により
決定される。したがって、図６に示すトランジスタ構造
と同様、トランジスタサイズを精度よく微細化すること
ができるとともに分離領域７７ａおよび７７ｂを利用す
るため図６に示すトランジスタ構造よりもさらにトラン
ジスタサイズを小さくすることができる。またフローテ
ィングコレクタとなる高不純物濃度領域８０を備えてい
るためベース抵抗が小さくなり、より性能を高くするこ
とができる。

【０１００】図６および図７に示すようにＭＯＳトラン
ジスタと同一の製造工程でＰＮＰバイポーラトランジス
タのコレクタおよびエミッタ領域を作製することによ
り、ラテラル型ＰＮＰバイポーラトランジスタを製造工
程を追加することなく微細なトランジスタサイズで作製
することが可能となる。

【０１０１】［実施例２］図８はこの発明の第２の実施
例であるセンスアンプ回路の構成を示す図である。図８
において、第２のセンスアンプ６００Ｂは、ＰＮＰバイ
ポーラトランジスタ１３のコレクタと第２の電源電位
（接地電位）との間に接続される抵抗素子３１と、ＰＮ
Ｐバイポーラトランジスタ１４のコレクタと接地電位と
の間に接続される抵抗素子３２と、ＰＮＰバイポーラト
ランジスタ１３および１４のコレクタノード３３および
３４に現われる電圧を増幅する電圧増幅器３５を含む。

【０１０２】電圧増幅器３５は、コレクタノード３０の
電位をゲートに受けるＮチャネルＭＯＳトランジスタ３
５６と、コレクタノード３４の電位をゲートに受けるＮ
チャネルＭＯＳトランジスタ３５４と、トランジスタ３
５４および３５６へ電流を供給するためのＰチャネルＭ
ＯＳトランジスタ３５０および３５２を含む。Ｐチャネ
ルＭＯＳトランジスタ３５０および３５２はカレントミ
ラー回路を構成し、トランジスタ３５０および３５２の
ゲートはトランジスタ３５４のドレインノードに接続さ
れる。トランジスタ３５０はトランジスタ３５４へ電流
を供給し、トランジスタ３５２がトランジスタ３５６へ
電流を供給する。トランジスタ３５６のドレインノード
が出力ノードとなる。

【０１０３】第１のセンスアンプ６０は図１に示すもの
と同様の構成を備え、対応する部分には同一の参照信号
を付し、その詳細説明は省略する。次に動作について説
明する。

【０１０４】今、データ線６Ｃにセンス電流ＩＳＮが流
れた場合を想定する。この場合、ＰＮＰバイポーラトラ
ンジスタ１３に電流ＩＳＮ＋ＩＣＳが流れ、ＰＮＰバイ
ポーラトランジスタ１４に電流ＩＣＳが流れる。ノード
３３の電位が（ＩＳＮ＋ＩＣＳ）・Ｒ３１となり、ノー
ド３４の電位はＩＣＳ・Ｒ３２となる。ここでＲ３１お
よびＲ３２は抵抗素子３１および３２の抵抗値を示す。
抵抗素子３１および３２は同じ抵抗値を備える。したが
って、ノード３３の電位がノード３４の電位よりも高く
なる。このノード３３および３４の電位差は電圧増幅器
３５により増幅されてバッファ回路１７へ与えられる。

【０１０５】すなわち、電圧増幅器３５において、トラ
ンジスタ３５６のコンダクタンスが、トランジスタ３５
４のそれより大きくなる。トランジスタ３５０および３
５２は同様の電流を供給する。トランジスタ３５４のコ
ンダクタンスは小さいため、トランジスタ３５０および
３５２のゲート電位が上昇し、このトランジスタ３５０
および３５２を流れる電流量が減少する。電圧増幅器３
５の出力ノード３７はトランジスタ３５６により接地電
位へと放電され、低電位レベルとなる。

【０１０６】データ線６Ｄにセンス電流ＩＳＮが流れる
場合には、逆にトランジスタ３５２が供給する電流量が
トランジスタ３５６が放電する電流量よりも大きくな
り、出力ノード３７は高電位に充電される。

【０１０７】図８に示す第２のセンスアンプの構成にお
いては、ダイオード１１とバイポーラトランジスタ１３
で構成されるカレントミラー回路およびダイオード１２
とバイポーラトランジスタ１４とで構成されるカレント
ミラー回路の電流出力は抵抗素子３１および３２により
電圧信号に変換される。この抵抗素子３１および３２に
より変換された電圧信号は電圧増幅器３５により増幅さ
れる。抵抗素子３１および３２は固有の抵抗値を備え
る。コレクタノード３３および３４がハイインピーダン
ス状態となることはない。その最大上昇電位はバイポー
ラトランジスタ１３および１４が供給するコレクタ電流
と抵抗素子３１および３２の抵抗値により決定される。
したがって、この抵抗値を適当な値に設定することによ
りバイポーラトランジスタ１３および１４が飽和状態に
入るのを防止することができる。したがって、この場合
図１に示すようなクランプ回路１Ａが不要となり、回路
構成要素の数を低減することができる。

【０１０８】また抵抗素子３１および３２を設けＰＮＰ
バイポーラトランジスタ１３および１４がコレクタがハ
イインピーダンス状態となるのを防止することは以下の
利点をも与える。

【０１０９】すなわち図１に示す構成では、ＰＮＰバイ
ポーラトランジスタ１３のコレクタノードが高電位から
低電位へ変化する場合、このＰＮＰバイポーラトランジ
スタ１３のコレクタノードがＮチャネルＭＯＳトランジ
スタ１５を介して放電され、ＮチャネルＭＯＳトランジ
スタ１５は最終的にハイインピーダンス状態となる。こ
のＭＯＳトランジスタ１５のハイインピーダンス状態へ
の移行に従ってＮチャネルＭＯＳトランジスタ１６が非
導通状態となり、出力ノード１Ｂがバイポーラトランジ
スタ１４により高速で充電される。この場合、Ｎチャネ
ルＭＯＳトランジスタ１５はハイインピーダンス状態と
なるためトランジスタ１６のゲート電位の放電は高速で
行なわれにくくなり、トランジスタ１６が非導通状態と
なるのに少し時間を要し、このため出力ノード１Ｂの低
電位から高電位への変化が遅くなる懸念が生じる。

【０１１０】図８に示す構成においてはＰＮＰバイポー
ラトランジスタ１３のコレクタノード３３は抵抗素子３
１を介して接地電位に接続される。コレクタノード３３
の放電はしたがって、高速で行なわれ、電圧増幅器３５
の出力ノード３７の電位も高速で確定する。同様にＰＮ
Ｐバイポーラトランジスタ１４のコレクタノード３４も
同様である。したがってこのコレクタノード３３および
３４を一定の抵抗値で接地電位に接続することによりコ
レクタノード３３および３４がハイインピーダンス状態
に入ることを防止することができ、高速でセンス動作を
実行することができる。

【０１１１】［実施例３］図９はこの発明の第３の実施
例であるセンスアンプ回路の構成を示す図である。図９
において、第２のセンスアンプ６００Ｃは、図８に示す
第２のセンスアンプ６００Ｂの構成に加えて、抵抗素子
３２および３１と接地電位との間に接続されるダイオー
ド４１をさらに備える。他の構成は図８に示す構成と同
じであり、対応する部分には同一の参照番号を付す。

【０１１２】図９に示す構成においては、ダイオード４
１に常時電流が流れる。これによりダイオード４１のク
ランプ機能を確実に機能させることができ、バイポーラ
トランジスタ１３および１４のコレクタノード３３およ
び３４にはこのダイオード４１の順方向降下電圧の０．
８Ｖのオフセットが確実に与えられる。これによりコレ
クタノード３３および３４の電位振幅をこのオフセット
量０．８Ｖだけ小さくすることが可能となり、さらに高
速でセンス動作を実行することができる。

【０１１３】［実施例４］図１０はこの発明の第４の実
施例であるセンスアンプ回路の構成を示す図である。図
１０において、第１のセンスアンプ６０は、トランジス
タ６Ａのコレクタが電源電位ＶＤＤに接続されている点
を除いて図１、図９および図８に示したものと同じ構成
を備える。

【０１１４】第１のセンスアンプ６０と第２のセンスア
ンプ６００Ｄとの間には１本のデータ線９０が設けられ
る。データ線９０は第１のセンスアンプ６０内のトラン
ジスタ６９のコレクタに接続される。第２のセンスアン
プ６００Ｄは、データ線９０の電位をクランプするため
のダイオード９１と、ダイオード９１とカレントミラー
回路を構成するＰＮＰバイポーラトランジスタ９３と、
出力ノード９５と接地電位との間に接続される抵抗とし
て機能するダイオード接続されたＮチャネルＭＯＳトラ
ンジスタ９４と、ダイオード９１に定常的に電流を供給
する電流源９２を含む。ＮチャネルＭＯＳトランジスタ
９４は、抵抗要素と置換えられてもよい。次に動作につ
いて説明する。

【０１１５】データ線９０には、ビット線６３に現われ
たメモリセルの保持データに従ってセンス電流が現われ
る。ビット線６３の電位が高電位であれば、データ線９
０にセンス電流が流れ、ビット線６３の電位が低電位で
あればデータ線９０にはセンス電流は流れない。ダイオ
ード９１にはデータ線９０を流れるセンス電流と電流源
９２が与える電流との和の電流が流れる。このセンス電
流の有無に応じたコレクタ電流がＰＮＰバイポーラトラ
ンジスタ９３を介して流れる。トランジスタ９３のコレ
クタ電流はＮチャネルＭＯＳトランジスタ９４により電
圧信号に変換される。センス電流が流れている場合には
出力ノード９５の電位は高電位となり、センス電流が流
れない場合には出力ノード９５の電位は低電位となる。
この出力ノード９５の電圧変化はバッファ１７に伝達さ
れ増幅される。

【０１１６】上述の説明においてはＮチャネルＭＯＳト
ランジスタ９４は抵抗として機能するとして説明した。
しかしながら、ＭＯＳトランジスタ９４はダイオードと
しての機能を備えていてもよい。ＭＯＳダイオードは、
一般にそのドレイン電流Ｉｄはゲート電圧Ｖｇの絶対値
（すなわち出力ノード９５の電位）の自乗に比例するか
らである。すなわちバイポーラトランジスタ９３が与え
る電流変化を確実に電圧変化に変換することができる。
この場合、図１１に示すように２本のデータ線６Ｃおよ
び６Ｄを利用する回路構成と比較して、センス動作が少
し不安定になる懸念は生じる。２本のデータ線の場合電
位レベルが交差する時間Ｔｓでセンスできるのに対し、
１本のデータ線では電位レベルの確定には時間２・Ｔｓ
を要する。時間Ｔｓでセンスを実施すると１本のデータ
線の場合、電位レベルが不安定なためである。しかし図
１１に示す構成では構成素子数を大幅に低減することが
可能となる。

【０１１７】［実施例５］図１２はこの発明の第５の実
施例であるセンスアンプ回路の構成を示す図である。図
１２において、第１のセンスアンプ６０Ａは、ビット線
６３にそのゲートが接続されるＮチャネルＭＯＳトラン
ジスタ５９と、ビット線６４にそのゲートが接続される
ＮチャネルＭＯＳトランジスタ５Ａと、ビット線選択信
号ＹＳに応答してトランジスタ５９および５Ａの一方導
通端子（ソース）を接地電位へ接続するＮチャネルＭＯ
Ｓトランジスタ６Ｂと、ビット線選択信号ＹＳに応答し
てビット線６３および６４をそれぞれ接地電位に接続す
るＮチャネルＭＯＳトランジスタ６８Ａおよび６８Ｂを
含む。トランジスタ６８Ａおよび６８Ｂはビット線６３
および６４の電位振幅を小さくするとともにトランジス
タ５９および５Ａを線形領域（３極間領域）で動作させ
る機能を備える。すなわちＭＯＳトランジスタ６８Ａお
よび６８Ｂはビット線６３および６４の電位レベルをシ
フトする機能を備える。高電位レベルは、トランジスタ
６８Ａおよび６８Ｂのオン抵抗により決定され、ビット
線６３および６４の低電位レベルは、メモリセル内のド
ライブトランジスタのオン抵抗とトランジスタ６８Ａま
たは６８ｂのオン抵抗の並列合成抵抗値により決定され
る。

【０１１８】第２のセンスアンプ６００Ｅは、データ線
６Ｃおよび６Ｄをそれぞれ所定電位にクランプするため
のダイオード接続されたＰチャネルＭＯＳトランジスタ
５１および５２と、トランジスタ５１とカレントミラー
回路を構成するＰチャネルＭＯＳトランジスタ５３と、
ＭＯＳトランジスタ５２とカレントミラー回路を構成す
るＰチャネルＭＯＳトランジスタ５４と、トランジスタ
５３を流れる電流を受けるＮチャネルＭＯＳトランジス
タ１５と、トランジスタ５４を流れる電流を受けるＮチ
ャネルＭＯＳトランジスタ１６を含む。トランジスタ１
５および１６はカレントミラー回路を構成する。トラン
ジスタ１５および１６のゲートはトランジスタ５３の導
通端子（ドレイン）に接続される。

【０１１９】第２のセンスアンプ６００Ｅはさらにトラ
ンジスタ５１に常時電流を供給する電流源５７と、トラ
ンジスタ５２に電流を供給する電流源５８を含む。電流
源５７および５８は図２（ａ）に示す構成を利用する。

【０１２０】この図１２に示すセンスアンプ回路は、第
１のセンスアンプ６０Ａにおいて、図１に示す第１のセ
ンスアンプ６０におけるＮＰＮバイポーラトランジスタ
６９および６ＡがＮチャネルＭＯＳトランジスタ５９お
よび５Ａに置換えられる。第２のセンスアンプ６００Ｅ
においては、図１に示すダイオード１１および１２がそ
れぞれＰチャネルＭＯＳトランジスタ５１および５２に
置換えられ、かつＮＰＮバイポーラトランジスタ１３お
よび１４がＰチャネルＭＯＳトランジスタ５３および５
４に置換えられる。図１に示すクランプ回路１Ａは設け
られない。ＭＯＳトランジスタ５４は、その内部にＰＮ
接合を有しないため、内部のＰＮ接合が順方向にバイア
スされる状態が存在せず、このような順方向バイアスを
防止する必要がないためである。

【０１２１】図１２に示す第１および第２のセンスアン
プの６０Ａおよび６００Ａの動作は図１に示すセンスア
ンプ６０および第２のセンスアンプ６００Ａの動作と同
じである。したがってその動作説明は繰り返さない。

【０１２２】図１２に示すセンスアンプ回路の構成の場
合、その構成要素はＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタのみであり、ＣＭＯＳプロ
セス技術を利用することができる。このため、製造工程
を簡略化することができ、製造コストを低くすることが
できる。

【０１２３】一般にＭＯＳトランジスタを用いたダイオ
ードはＰＮダイオードよりもクランプ能力が弱い。この
クランプ能力について少し説明する。

【０１２４】図１３（Ａ）は、ＰチャネルＭＯＳトラン
ジスタをダイオード接続した場合の接続構成を示す図で
ある。図１４（Ａ）においてＰチャネルＭＯＳトランジ
スタはゲートとドレインとが接続される。

【０１２５】図１４（Ｂ）はＰＮダイオードの構成例を
示す図である。図１４（Ｂ）において、ＰＮダイオード
は、ベースとコレクタが接続されたＰＮＰバイポーラト
ランジスタの構造を備える。今、図１４（Ａ）および
（Ｂ）に示すように、ＭＯＳダイオードのソース−ドレ
イン間電位差をＶＤ、ドレイン電流をｉｄとし、またＰ
Ｎダイオードのコレクタ−エミッタ間電位差をＶＣ、コ
レクタ電流をｉｃとする。この場合図１４（Ｃ）に示す
関係が得られる。

【０１２６】図１４（Ｃ）はダイオードにおけるアノー
ドとカソード間の電位差とそのときに流れる電流との関
係を示す図である。ＭＯＳトランジスタを用いたＭＯＳ
ダイオードの場合ドレイン電流ｉｄはそのソース−ドレ
イン間電位差ＶＤの絶対値の自乗に比例する。一方、Ｐ
Ｎダイオードは、コレクタ電流ｉｃはそのコレクタ−エ
ミッタ間電位差ＶＣの絶対値の指数関数に比例する。し
たがって、ＰＮタイミングにおける電流ｉｃの立上がり
はＭＯＳダイオードの電流ｉｄの立上がりよりも急峻と
なる。

【０１２７】この場合、図１４（Ｃ）において電流ｉが
ｉ１からｉ２へ変化した場合、ＭＯＳダイオードにおい
ては、電位差はＶ１からＶ２へと変化し、一方ＰＮダイ
オードにおいては電位差はＶ３からＶ４へと変化する。
明らかにＭＯＳダイオードにおける電位変化の方がＰＮ
ダイオードのそれよりも大きい。

【０１２８】したがってＭＯＳダイオードを用いた場
合、センス電流の有無によるデータ線の電位変動がＰＮ
ダイオードの場合よりも少し大きくなる。このため、Ｐ
Ｎダイオードを用いる場合よりも少し速度性能が劣るも
のの、電流モードで動作しているためそれほど重大な問
題とはならず、製造工程の簡略化による製造コスト低減
の効果が速度性能の劣化による欠点よりも大幅に上回
る。

【０１２９】なお上述の第１ないし第５の実施例におい
ては第１のセンスアンプが各ビット線対に対して設けら
れると説明している。しかしながら、この第１のセンス
アンプは複数のビット線対を含むブロックに対して設け
られており、対応のブロック内の選択されたビット線対
のみが第１のセンスアンプに接続される構成であっても
上記実施例と同様の効果を得ることができる。この場合
ビット線と第１のセンスアンプとの間にビット線選択信
号に応答して動作する列選択ゲートが設けられる。

【０１３０】さらに、メモリセルアレイが複数のブロッ
クを備えており選択されたブロックのみが第１のセンス
アンプに接続される構成であっても上記実施例と同様の
効果を得ることができる。

【０１３１】すなわち、この発明によるセンスアンプ回
路は、選択されたメモリセルの保持データに従ってデー
タ線に電流変化が生じる構成であれば適用可能である。

【０１３２】

【発明の効果】以上のように、この請求項１記載の発明
によればデータ線に生じる電流変化をカレントミラー回
路で直接電圧変化に変換するため、データ線に現われる
微小電位差を検出する必要がなく、高速でセンス動作を
行なうことが可能となる。またカレントミラー回路を用
いているため、カレントミラー回路にセンス電流と同じ
電流が流れるため、センス電流が２倍となるものの、電
流源はデータ線クランプ用のクランプ手段に対してのみ
必要であり、電流源を削減することができ全体として消
費電流を低減することができる。

【０１３３】請求項２記載のセンスアンプ回路において
は、カレントミラー回路をデータ線クランプ用のＰＮダ
イオードとＰＮＰバイポーラトランジスタとで構成する
ため、確実にデータ線電位をクランプし、電流モードで
センス電流を検出して電位変化に変換することが可能と
なる。

【０１３４】請求項３記載のセンスアンプ回路において
は、カレントミラー回路のＰＮＰバイポーラトランジス
タがＭＯＳトランジスタと同一工程で製造されるラテラ
ル構造を有しているため、ＣＭＯＳ製造技術によりＰＮ
Ｐバイポーラトランジスタを作製することができ、製造
工程を簡略化することができる。

【０１３５】請求項４記載のセンスアンプ回路において
は、ＰＮＰバイポーラトランジスタの出力電流をＮチャ
ネルＭＯＳトランジスタで構成されるカレントミラー回
路で電圧信号に変換しているため、高速で電流変化を電
圧変化に変換することが可能となる。

【０１３６】請求項５記載のセンスアンプ回路において
は、抵抗によりカレントミラー回路の出力電流を電圧信
号に変換しているため、ＰＮＰバイポーラトランジスタ
のコレクタノードがハイインピーダンス状態となる状態
が存在せず、高速で電圧信号を出力することができる。

【０１３７】請求項６および７記載のセンスアンプ回路
においては、出力電圧振幅が低減されるため、より高速
でセンス動作を行なうことができる。

【０１３８】請求項８および９記載のセンスアンプ回路
においては、出力ＰＮＰバイポーラトランジスタの飽和
がクランプ回路により防止されるため、出力電圧振幅を
このクランプ回路のクランプ電位までの範囲に設定する
ことができＥＣＬインタフェース以外のインタフェース
に対してレベル変換を行なう必要がなく、より高速でデ
ータの読出を行なうことができる。

【０１３９】請求項１０記載のセンスアンプ回路におい
ては、クランプ回路が直列のダイオードにより構成され
るため、確実に出力電圧をクランプすることができる。

【０１４０】請求項１１記載のセンスアンプ回路におい
ては、その構成要素がＰＭＯＳトランジスタでのみ構成
することができ、製造工程を簡略化することができ、製
造コストを低減することができる。

【０１４１】請求項１２記載のセンスアンプ回路におい
てはデータ線が１本であり、センスアンプの構成素子数
を大幅に低減することができる。

【０１４２】請求項１３記載のセンスアンプ回路におい
ては、クランプ手段に供給する電流はセンス電流よりも
十分に小さな値とされているため、高速かつ確実にセン
ス電流の有無を検出することができ高速で電流／電圧変
換を行なうことが可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるセンスアンプ回
路の構成を示す図である。

【図２】この発明におけるセンスアンプ回路において用
いられる電流源の構成を示す図である。

【図３】図１に示す第１のセンスアンプと第２のセンス
アンプに用いられるセンス電流供給源とクランプ用ダイ
オードへの定常電流供給源の構成を示す図である。

【図４】図１に示すクランプ回路の構成を示す図であ
る。

【図５】従来のリニア集積回路において用いられるバイ
ポーラトランジスタの断面構造を概略的に示す図であ
る。

【図６】この発明によるセンスアンプ回路において用い
られるＰＮＰバイポーラトランジスタの断面構造の一例
を示す図である。

【図７】この発明によるセンスアンプ回路において用い
られるＰＮＰバイポーラトランジスタの断面構造の他の
例を示す図である。

【図８】この発明の第２の実施例であるセンスアンプ回
路の構成を示す図である。

【図９】この発明の第３の実施例であるセンスアンプ回
路の構成を示す図である。

【図１０】この発明の第４の実施例であるセンスアンプ
回路の構成を示す図である。

【図１１】図１０に示すデータ線におけるセンス電流発
生時におけるデータ線の電位変化を示す図である。

【図１２】この発明の第５の実施例であるセンスアンプ
回路の構成を示す図である。

【図１３】ＭＯＳダイオードとＰＮダイオードのクラン
プ能力を比較する図である。

【図１４】従来の半導体記憶装置の全体の構成の概略を
示す図である。

【図１５】従来のセンスアンプ回路の構成を示す図であ
る。

【符号の説明】

１Ａ出力クランプ回路６Ｂセンス電流供給用ＮチャネルＭＯＳトランジスタ６Ｃデータ線６Ｄデータ線１１クランプ用ダイオード１２クランプ用ダイオード１３ＰＮＰバイポーラトランジスタ１４ＰＮＰバイポーラトランジスタ１５ＮチャネルＭＯＳトランジスタ１６ＮチャネルＭＯＳトランジスタ１８電流源１９電流源６０第１のセンスアンプ６３ビット線６４ビット線６１メモリセル６００Ａ第２のセンスアンプ６００Ｂ第２のセンスアンプ３１抵抗素子３２抵抗素子３５電圧増幅器６００Ｃ第２のセンスアンプ４１ダイオード６００Ｄ第２のセンスアンプ９１ダイオード９３ＰＮＰバイポーラトランジスタ９０データ線９２電流源６００Ｅ第２のセンスアンプ５１ＭＯＳダイオード５２ＭＯＳダイオード５３ＰチャネルＭＯＳトランジスタ５４ＰチャネルＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】各々が情報を記憶する複数のメモリセル
を有する半導体記憶装置において、前記複数のメモリセ
ルから選択されたメモリセルのデータを検知し増幅する
ための回路であって、データ線と、前記選択されたメモリセルのデータに応答して、前記デ
ータ線にセンス電流を生じさせる第１のセンス手段と、前記センス電流に応答して、前記データ線上のセンス電
流に対するカレントミラー動作により電位信号を発生す
るカレントミラー型センス手段とを備え、前記カレント
ミラー型センス手段は前記データ線の電位を所定電位に
クランプするためのクランプ手段をその構成要素として
含む、半導体記憶装置のセンスアンプ回路。
【請求項２】前記クランプ手段は第１の電源電位と前
記データ線との間に結合されるＰＮダイオードを備え、前記カレントミラー型センス手段は、前記ＰＮダイオー
ドと、前記ＰＮダイオードとカレントミラー態様で接続
されるＰＮＰバイポーラトランジスタとを含む、請求項
１記載の半導体記憶装置のセンスアンプ回路。
【請求項３】前記ＰＮＰバイポーラトランジスタはラ
テラル構造を備える、請求項２記載の半導体記憶装置の
センスアンプ回路。
【請求項４】前記カレントミラー型センス手段は、さ
らに、ｎチャネル絶縁ゲート型電界効果トランジスタを
構成要素とし、前記ＰＮＰバイポーラトランジスタが供
給する電流を受けてカレントミラー動作によりその受け
た電流を電圧信号に変換するカレントミラー回路を備え
る、請求項２記載の半導体記憶装置のセンスアンプ回
路。
【請求項５】前記カレントミラー型センス手段はさら
に前記ＰＮＰバイポーラトランジスタと第２の電源電位
との間に接合され、前記ＰＮＰバイポーラトランジスタ
が供給する電流を電圧信号に変換する抵抗手段を備え
る、請求項２記載の半導体記憶装置のセンスアンプ回
路。
【請求項６】前記カレントミラー型センス手段は、さ
らに、前記抵抗手段が発生する電圧信号の振幅を縮小す
る電圧振幅縮小手段を備える、請求項５記載の半導体記
憶装置のセンスアンプ回路。
【請求項７】前記電圧振幅縮小手段は、前記抵抗手段
と第２の電源電位との間に前記抵抗手段から順方向に接
続されるダイオードを備える、請求項６記載の半導体記
憶装置のセンスアンプ回路。
【請求項８】前記ＰＮＰバイポーラトランジスタの飽
和を防止するための飽和防止手段をさらに備える、請求
項４記載の半導体記憶装置のセンスアンプ回路。
【請求項９】前記飽和防止手段は、前記ＰＮＰバイポ
ーラトランジスタの電圧信号出力ノードとなるコレクタ
と第２の電源電位との間に設けられ、前記電圧信号出力
ノードの電位レベルを所定電位にクランプする第２のク
ランプ回路を備える、請求項８記載の半導体記憶装置の
センスアンプ回路。
【請求項１０】前記第２のクランプ手段は、前記電圧
信号出力ノードと前記第２の電源電位との間に直列に接
続される複数のダイオードを備える、請求項９記載の半
導体記憶装置のセンスアンプ回路。
【請求項１１】前記カレントミラー型センス手段は、
前記クランプ手段として機能するダイオード接続された
ｐチャネル絶縁ゲート型トランジスタと、前記ダイオー
ド接続されたｐチャネル絶縁ゲート型トランジスタとカ
レントミラー態様で接続される第２のｐチャネル絶縁ゲ
ート型トランジスタとを含む、請求項１記載の半導体記
憶装置のセンスアンプ回路。
【請求項１２】前記データ線は１本の信号線を備え
る、請求項１記載の半導体記憶装置のセンスアンプ回
路。
【請求項１３】前記クランプ手段と第２の電源電位と
の間に結合され、一定の電流を供給する電流源を含み、
前記定電流源が供給する電流は前記第１のセンス手段が
前記データ線に生じさせるセンス電流よりも十分小さく
される、請求項１記載の半導体記憶装置のセンスアンプ
回路。