JPH04200013A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の率ＩＩ用分野〕 この発明は、論理回路に関し、例えば、高速コンピュー
タを構成する高速論理集積回路装置等に搭載されるバイ
ポーラ・ＣｕＯ２（以下、Ｂ１・ＣｕＯ３と略称する）
論理回路に利用して特に有効な技術に関するものである
。

（従来の技術〕 トーテムポール形態とされる一対の出力ハイポーラトラ
ンジスタ（以下、トランジスタと略称する）と、これら
の出力トランジスタに所定の論理条件を与えるＣｕＯ２
（相補型ＭＯ５）回路とからなるＢｉ・ＣＭＯ３論理回
路がある。また、差動トランジスタを基本構成とする電
流スイッチ回路と、この電流スイッチ回路の非反転又は
反転出力信号を伝達するエミッタフォロア回路とからな
るＥＣＬ　（Ｅｓｉｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　Ｌ
ｏｇｉｃ＞回路がある。さらに、Ｂ１・ＣＭＯ３論理回
路又はＥＣＬ回路を基本構成とする高速論理集積回路装
置があり、これらの高速論理集積回路装置が組み合わさ
れてなる高速コンピュータかある。

Ｂｉ・ＣＭＯ３論理回路については、例えば、特開昭５
９−１１０３４号公報等に記載されている。また、ＥＣ
Ｌ回路については、例えば、１９８５年１１月発行の「
電子技術」第３２頁〜第３９頁に記載されている。

〔発明が解決しようとする課題〕

上記高速論理集積回路装置等では、その大規模化が進み
、論理回路を構成する回路素子がさらに微細化・高集積
化される傾向にある。このため、ホットキャリアによる
信頼性低下が問題となり、電源電圧の絶対値を小さくす
る必要にせまられている。ところが、亀＃電圧の絶対値
を小さくした場合、従来のＢｉ・ＣＭＯ３論理回路では
、通常のＣＭＯ３論理回路より伝播遅延時間が長くなる
とともに、出力信号の振幅が出力トランジスタのベース
・エミッタ電圧分だけ圧縮されるために、電源電圧の絶
対値を思うように小さくできない。

また、従来のＥＣＬ回路では、電源電圧の絶対値が約３
Ｖ以下になった場合、差動トランジスタが飽和状態とな
り、高速動作が阻害される。

これに対処するため、位相分割回路とその反転出力信号
を伝達する出カニミッタフォロア回路とを含むＮ　Ｔ　
Ｌ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉｃ）
回路や、ＮＴＬ回路の出力部をアクティブプルダウン回
路に置き換えたいわゆるＳＰＬ　（Ｓｕｐｅｒ　　Ｐｕ
５ｈ−ｐｕｌｌ　　Ｌｏｇｉｃ）回路が提案されている
。しかしながら、従来のＮＴＬ回路では、位相分割回路
及び出力エミッタフォロア回路に定常的に動作電流が流
されるために、高速論理集積回路装置の低消費重力化が
阻害され、ＳＰＬ回路では、回路素子数が多いために、
高速論理集積回路装置のチップ面積が増大する。さらに
、以上の各種論理回路では、実現しうる論理機能が制限
されるため、高速論理集積回路装置ひいては高速コンピ
ュータ等ノシステム構成が効率化できない。

この発明の目的は、動作電流と回路素子数が少なくかつ
低電源毛玉に対応しうる高速Ｂ１・ＣＭＯ８論理回路を
提供することにある。この発明の他の目的は、Ｂ１・Ｃ
ＭＯ３論理回路を基本構成とする高速論理集積回路装置
等の高速動作を阻害することなく、低消費電力化とチッ
プ面積の縮小を図り、その信頼性を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

Ｃ課題を解決するための手段〕 本頓において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、高速論理集積回路装置等に搭載されるＢ　ｉ
　−ＣＭＯ５＃６Ａ理回路を、入力信号を受ける入力ト
ランジスタと、入力トランジスタのコレクタ電位を受け
る出力トランジスタと、入力トランジスタのコレクタ側
に並列形態に設けられるグイオードならびに入力信号を
受けるＰチャンネルＭＯＳＦＥＴからなる可変インピー
ダンス手段と、入力トランジスタのエミッタ側に設けら
れ入力信号に従って選択的にオン状態とされるＮチャン
ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔからなる′電流源と、上記出
方トランジスタのエミッタ側に設けられ上記入方トラン
ジスタノエミフタ電位を受けるＮチャンネルＭＯＳＦＥ
Ｔからなるプルダウン手段とを基本として構成するもの
である。

０作　用〕 上記した手段によれば、定常的な動作電流と回路素子数
が少なくかつ低慰源電圧に対応しうる各種の高速Ｂｉ−
ＣＭＯ３論理回路を実現できる。

その結果、Ｂ１・ｃＭｏｓ８１！理回路を基本種回路す
る高速論理集積回路装置等の高速動作を損なうことなく
、低消費電力化とチップ面積の縮小を図りうるとともに
、その信頼性を高め、システム構成を効率化できる。

〔実施例〕

第１図には、この発明が適用されたハイポーラ・ｃＭｏ
ｓ＜８１・ＣＭＯ３）論理回路の第１の実施例の回路図
が示され、第２図には、その一実施例の信号波形図が示
されている。また、第３図には、第１図の８１・ＣＭＯ
Ｓ論理回路を構成するＮチャンネルＭＯＳＦＥＴの一実
施例のデバイス構造図が示され、第４図には、従来のＢ
１・ＣＭＯＳ論理回路を構成するＮチャンふルＭ　ＯＳ
　ＦＥＴのデバイス構造図の一例が示されている。これ
らの図をもとに、この実施例の８１・ＣＭ　ＯＳ論理回
路の構成と動作の概要ならびにその特徴について説明す
る。

なお、以下の実施例の８１・ＣＭＯＳ論理回路は、特に
制限されないが、同様な多数の８１・ＣＭＯＳ論理回路
とともに、高速コンピュータ等を構成する高速論理集積
回路装置に搭載される。Ｂｉ−ＣＭＯＳ論理回路を構成
する各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶ノリ
コンのような１　ｆｉｉのＰ型半導体基板上に形成され
る。以下の回路図において、そのチャンネル（ハックゲ
ート）部に矢印か付されるＭＯＳＦＥＴ　＜金属酸化物
半導体型電界効果トランジスタ。この明１ｌｉｌ書では
、ＭＯＳＦＥＴをして絶縁ゲーｉ型亀界効果トランジス
タの総称とする）は、特に１ｉｉＩＪ限されないが、Ｐ
チャンネルＭＯＳＦＥＴであって、矢印の付されないＮ
ナヤン不ルＭＯＳＦＥＴと区別して示される。また、図
示されるハ１′ポーラトランジスタは、特に制限されな
いが、すべてＮＰＮ型トランジスタである。

第１図において、この実施例の８１　ＣＭＯＳ論理回路
は、特に制限されないが、大刀端子に供給される入力信
号３１をそのベースに受ける入力ハイポーラトランジス
タＴｌと、この入力トランジスタのコレクタすなわち内
部ノートｎ２の電位を受ける出力トランジスタＴ２とを
含む。

入力トランジスタＴ１のコレクタは、特に制限されない
が、Ｐチー？　ン不ルＭＯＳ　Ｆ　ＥＴＱ　Ｌ　　（第
１のＭＯＳＦＥＴ＞のソース・ドレイン経路を介して回
路の接地電位ＧＮＤ　（第１の電源電圧）に結合される
。入力トランジスタＴｌのエミッタすなわち内部ノーｇ
ｎ１は、ＮチャンネルＭＯＳＦＥＴＱ２１（第２のＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　）のソース・ドレイン経路を介して
電源゛電圧ＶＥＥ　（第２の電源電圧）に結合される。

、ＭＯＳＦＥＴＱＩ及びＱ２１の各ゲートには、上記入
力信号ｓ＋が共通に供給される。

一方、出力バイポーラトランジスタＴ２のコレクタは、
特に制限されないが、回路の接地上位ＧＮＤに結合され
、そのエミッタは、回路の出力端子ＳＯに結合されると
ともに、出力ＮチャンネルＭＯＳＦＥＴＱ２２　［３の
ＭＯＳＦＥＴ）のソース・ドレイン経路を介して電源電
圧ＶＥＥに結合される。

ここで、′電源電圧ＶＥＥは、特に制限されないが、第
２図に示されるように、バイポーラトランジスタのベー
ス・エミッタ電圧ＶｅＥの約３倍つまり３ＶＢＥの絶対
値を持つ負の電源電圧とされる。

また、ＭＯＳＦＥＴＱＩのしきいイ直毛圧■丁ＨＰなら
びにＭＯＳＦＥＴＱ２１のしきい値電圧ＶＴＨＮＩは、
ともに上記ベース・エミッタ１圧ＶＢＦとばば同一の値
となるように設計され、ＭＯＳＦＥＴＱ２２のしきい値
電圧ＶＴＨＮ２は、上記ＭＯＳ　Ｆ　ＥＴＱ２１のしき
い値電圧ＶＴＨＮＩのほぼ半分の値となるように設計さ
れる。さらに、入力信号Ｓｌのハイレベルは、後述する
理山がら、その絶対値か上記ベース・エミッタ電圧ｖＢ
Ｅに相当する負のレベルすなわち−Ｖ［ｌＥとされ、そ
のロウレベルは、その絶対値かベース・エミッタ電圧■
Ｂεの２倍すなわち２■ＢＥに相当する負のレベルすな
わち一２■ＢＥとされる。この実施例において、上記ベ
ース・エミッタ′毛圧ＶＢＥならびにしきい４！に電圧
ＶＴＨＰ及びＶＴ）ＩＮ＋は、例えば約０，８ｖとされ
、しきい値電圧ＶＴＩ（Ｎ２は約０．４　Ｖとされる。

したがって、′電源電圧ＶＥＥは、−２，４Ｖとされる
。

この実施例の８１・ＣＭ　ＯＳ　論理回路は、さらに、
上記ＭＯＳＦＥＴＱＩと並列形態に設けられるダイオー
ドＤＩ（レベル設定手段）を含む。ここで、ダイオード
Ｄ１は、バイポーラトランジスタをもとに形成され、上
記ベース・エミッタ電圧ＶＢＥに相当する順方向電圧を
持つ。

これにより、ダイオードＤＩは、ＭＯＳＦＥＴＱｌとと
もに、入力トランジスタＴｌに対する可変インピーダン
ス手段として作用し、またそのコレクタ電位のロウレベ
ルをその順方向電圧ＶＢＥでクランプするクランプ素子
として作用する。さらに、ダイオードＤ１及びＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　１は、入力トランジスタＴ１及びＭ
ＯＳＦＥＴＱ２１とともに、このＢ１・ＣＭＯ３論理回
路の位相判定部を構成し、出力トランジスタＴ２及びＭ
ＯＳＦＥＴＱ２２は、その負荷駆動部を構成する。この
とき、ＭＯＳＦＥＴＱ２１は、それがオン状態とされる
ことを条件に電流源として作用し、ＭＯＳＦＥＴＱ２２
は、それがオン状態とされることを条件にプルダウン素
子として作用する。また、トランジスタＴｌのエミッタ
すなわち内部ノードｎｌの電位は、位相判定部の非反転
出力信号とされ、トランジスタＴ１のコレクタすなわち
内部ノードｎ２の電位は、その反転出力信号とされる。

入力信号Ｓ１が−ＶＢＥのようなハイレベルとされると
き、ＭＯＳＦＥＴＱＩはほぼオフ状態となり、ＭＯＳＦ
ＥＴＱ２１はオン状態となる。このため、入力トランジ
スタＴ１には、ダイオードＤ１及びＭ　ＯＳ　Ｆ　Ｅ　
”、　Ｑ　２　ｒを介して、ＭＯＳＦＥＴ　Ｑ　２１の
コンダクタンスに応じた所定の動作電流が流される。し
たが−て、位相判定部の非反転出力信号ｎ１は、第２図
に示されるように、入力信号Ｓｌのハイレベルより入力
トランジスタＴ］のベース・エミッタ電圧ＶＢＥ分だけ
低いハイレベルつまり一２ＶＢＥとされる。また、位相
判定部の反転出力信号ｎ２は、入カドラン、；スタＴｌ
に動作電流が流されることで低下するが、ダ１゛オード
Ｄ１のクランプ作用により、−ＶＢＨのようなロウレベ
ルとされる。その結果、Ｂｉ−ＣＭＯ３％ｌ理回路の出
力信号ＳＯは、上記反転出力信号ｎ２のロウレベルより
出力トランジスタＴＩのベース・エミッタ電圧ＶＢＥ分
だけ低いロウレベルつまり−２Ｖ８Ｅとされる。コノと
き、ＭＯ３Ｆ、ＥＴＱ２２は、位相判定部の非反転出力
信号ｎ１が一２ＶＢＥのようなハイレベルとされること
でオン状態となり、回路の出力端子ＳＯに結合される負
荷容量を急速にディスチャージする。

一力、入力信号Ｓ１が一２Ｖ８Ｈのようなロウレベルと
されると、ＭＯＳＦＥＴＱ２１はほぼオフ状態となり、
代わってＭＯＳＦＥＴＱＩがオン状態となるつこのため
、入力トランジスタＴ１にはわずかな動作電流しか流さ
れない。これにより、位相判定部の非反転出力信号ｎｌ
は、第２図に示されるように、入力信号Ｓ１より入力ト
ランジスタＴＩのベース・エミッタ電圧ＶＢＥ分だけ低
いロウレベルつまり一３ＶＢＥとされ、その反転出方１
′δ号ｎ２は、はぼ回路の接地電位のようなハイレベル
とされる。その結果、Ｂｉ−ＣＭＯ３論理回路の出力信
号ＳＯは、上記反転出力信号ｎ２のハイレベルより出力
トランジスタＴｌのベース・エミッタ電圧ＶＢＥ分だけ
低いハイレベルっまり−ＶＩＥとされる。このとき、Ｍ
ＯＳＦＥＴＱ２２は、位相判定部の非反転出力信号ｎ１
が一３ＶＢＨのようなロウレベルとされることでオフ状
態となり、ディスチャージ電流は流されない。

以上のように、この実施例のＢ　ｉ−ＣＭＯＳ論理回路
は、入力信号Ｓｌを受ける入力トランジスタＴ１と、こ
の入力トランジスタＴ、ｌのコレクタ毛位すなわち位相
判定部の反転出力信号ｎ２を受ける出力トランジスタＴ
２とを含み、さらに、回路の接地電位と入力トランジス
タＴ１のコレクタとの間に並列形態に設けられるＰナヤ
ンふルＭＯ３Ｆ　ＥＴＱ　ｌ及びダイオードＤ１と、入
力トランジスタＴｌのエミッタと電＃亀圧ＶＥＥとの間
に設けられるＮチセンネルＭＯＳＦＥＴＱ２１と、出力
トランジスタＴ２のエミッタと電源電圧ＶＥＥとの間に
設けられるＮチャノネルＭＯＳ　Ｆ　ＥＴＱ２２とを含
む。この実施例において、電源電圧ＶＥＲは、バイポー
ラトランジスタのベース・エミッタ電圧Ｖｅεの３倍に
相当する絶対値の負の電源電圧とされる。また、ＭＯＳ
ＦＥＴＱＩ及びＱ２１は、上記ベース・エミッタ電圧Ｖ
ＢＥに相当するしきい値電圧を持ち、ＭＯＳＦＥＴＱ２
２は、その約半分の値に相当するしきい値電圧を持つ。

そして、ＭＯＳＦＥＴＱＩ及びＱ２１のゲートには、入
力信号ＳＩが供給され、ＭＯＳＦＥＴＱ２２のゲートに
は、入力トランジスタＴ１のエミッタ電位つまり位相判
定部の非反転出力信号が供給される。これらのことから
、ＭＯＳＦＥＴＱＩは、ダイオードＤ１とともに可変イ
ンピーダンス手段として作用し７、入力信号Ｓｌがロウ
レベルとされることを条件に、選択的にプルア、・ブ素
子として作用する。また、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
２１は、入力信号Ｓ■がハイレベルとされることを条件
に、選択的に電流源として作用し、ＭＯＳＦＥＴＱ２２
は、位相判定部の非反転出力信号がハイレベルとされる
とき、言い換えるならば入力信号Ｓｌがハイレベルとさ
れることを条件に、選択的にプルダウン素子として作用
する。これにより、上記６個の回路素子をもって、定常
的な動作電流が少なくかつ高速動作しうるＢ１・ＣＭＯ
５論理回路を実現することができる。その結果、Ｂｉ　
・ＣＭＯ５論理回路を基本構成とする高速論理集積回路
装置のチップ面積を縮小できるとともに、その低消費電
力化及び高速化が図ることができる。さらに、電源電圧
ＶＥＥの絶対値が約２．４■のように小さくされること
で、ホットキャリアか抑制され、高速論理集積回路装置
の信頼性が高められることは言うまでもない。

ところで、この実施例のＢｉ　・ＣＭＯ３＃／！Ａ理回
路では、第２図から明らかなように、電源電圧■ＥＥの
絶対値に相当する電圧（２，４Ｖ）が各ＭＯＳＦＥＴの
ソース・ドレイン間にがかることがない。このため、こ
の実施例のＢｉ　・ＣＭＯ３論理回路を構成するＭＯＳ
ＦＥＴＱＩならびにＱ２１及びＱ２２等は、第３図のＮ
チャンネルＭ　ＯＳ　ＦＥＴに代表して示されるように
、ンリコン酸化膜からなるサイドウオール膜ＳＷや低濃
度Ｎ−ソース〈ドレイン）＠域を備えないデバイス構造
を４）って形成される。すなわち、従来のＢｉ　・ＣＭ
Ｏ８論理回路を構成するＮチャンスルＭＯＳＦＥＴ等は
、いわゆるＬ　Ｄ　Ｄ　（Ｌ　ｉｇｔｌｙ　Ｄｏｐｅｄ
　　Ｄｒａｉｎ）構造とされ、第４図に例示されるよう
に、ゲー１−　Ｇを構成するポリシリコン層ＰｏＳｉ＄
にそってサイドウオールＳＷが設けられ、その下層つま
りチ島ンスル部とソースＳ及びドレインＤを構成するＮ
４領域との間には所定のＮ−領域が設けられる。これに
より、ホットキャリアが抑制され、その信頼性が高めら
れる。しかしながら、このようなサイドウオールＳＷや
Ｎ−領域を設けた場合、高速論理集積回路装置等の製造
プロセスがさらに複雑化するとともに、ＭＯＳ　Ｆ　Ｅ
Ｔのコンダクタンスが低下するという問題点が生しる。

ところが、この実施例のＢ　ｌ−ＣＭ　ＯＳ論理回路で
は、Ｌｉ′ｉ４述のように、電源電圧ＶＥＥの絶対値に
相当する電圧が各ＭＯＳＦＥＴのソース・トレー１°ン
間にかかることがないため、これらのサイドウオールＳ
ＷやＮ−領域を設けなくて済む。その結果、高速論理集
積回路装置の製造プロセスが少なくとも２工程〜ＩＭさ
れるとともに、ＭＯＳ　Ｆ　ＥＴのコンダクタンス低下
を防ぎ、相応してその高集積化を雇進することができる
ものである。

第３図についてさらに詳しく述べる。なお、第３図の構
造のＮチャンネルＭＯＳＦＥＴ、ＰチャンネルＭＯＳＦ
ＥＴ及びＮＰＮバイポーラトランジスタは、第１図、第
５図ならびに＠７図ないし第２３図に示される。を発明
のＢ！・ＣＭＯ３論理回路に通用されるものである。

第３図に示されるように、本発明のＢｉ　・ＣＭＯ３論
理回路を構成するデバイスは、例えばＰ型半導体基板Ｐ
ＳＵＢ上に形成される。ＰチャンネルＭＯＳＦＥＴ　＜
ｐＭｏｓＦＥＴ）Ｑｌ及びバイポーラトランジスタ＜Ｂ
ｉｐｏｌａｒ＞Ｔ２は、Ｎ型埋込層ＮＢＬＩ及びＮＢＬ
２上に形成されたＮつ、ル領域ＮＷＥＬＬＩ及びＮＷＥ
　Ｌ　Ｌ　２内に形成すれる。ＰナヤンネルＭＯＳＦＥ
ＴＱｌは、上記Ｎウェル領域ＮＷＥＬＬＩ内に形成され
ソース・ドレイン領域となる一対のＰ＋領域と、ゲート
酸化膜Ｇｏｔならびに上記ゲート酸化膜Ｇｏｔ上に形成
されたタングステンソリサイド（ＷＳｉ２）及びポリシ
リコン（ＰｏｌｙＳｉ＞からなるゲート電極Ｇとを有す
る。また、バイポーラトランジスタＴ２は、コレクタ電
極引き出し用の高濃度Ｎ型頒域ＣＮと、Ｐ型ベース領域
Ｐならびに上記Ｐ型ベース領域Ｐ内に形成された高濃度
Ｎ型エミフタ領域Ｎ＋とを含む。

一方、ＮチャンネルＭＯＳＦＥＴ　（ＮＭＯＳＦＥＴ）
Ｑ２１は、Ｐ型埋込層ＰＢ、ＬＬ上に形成されたＰウェ
ル領域ＰＷＥＬＬＩ内に形成される。

ＮチャンネルＭＯＳＦＥＴＱ２１は、上記Ｐウェル領域
ＰＷＥＬＬＩ内に形成されソース・ドレイン領域となる
一対のＮ＋領領域、ゲート酸化膜Ｇ０２ならびに上記ゲ
ート酸化膜ＧＯ２上に形成されたタングステンソリサイ
ド（ＷＳｉ２）及びポリシリコン（Ｐｏ１．ｙＳｉ）か
らなるゲート電極Ｇとを有する。

上記バイポーラトランジスタＴ２とＰチャンネルＭＯＳ
ＦＥＴＱＩとの間には、両者を電気的に分離するための
アイソレーション層となるＰ型埋込層ＰＢＬ２及びＰウ
ェル領域ＰＷＥＬＬ２が形成される。また、半導体基体
ｌの主表面には、ＮチャンネルＭＯＳＦＥＴＱ２１、Ｐ
チャンネルＭＯＳＦＥＴＱｌ及びバイポーラトランジス
タＴ２を分離するため、ローカル・オキサイプ−ジョン
・オブ・シリコン（ＬＯＧＯ３）法によって形成された
フィールド酸化Ｗ！Ｌが設けられる。

第３図に示されるデバイスは、以下のような工程をもっ
て形成される。

まず、Ｐ型半導体基板ＰＳＵＢが準備され、Ｐ型埋込層
ＰＢＬ　！及びＰＢＬ２等か形成されるべき領域に、ナ
イトライド膜（３１ｓ　Ｎ４）のような耐酸化膜が選択
的に形成される。そして、これらの耐酸化膜を不純物導
入用のマスクとして用いて、Ｎ型埋込層ＮＢＬＩ及びＮ
ＢＬ２等を形成するための不純物（アンチモンＳｂ）を
半導体基板ＰＳＵＢに導入する。さらに、上記半導体基
板ＰＳＵＢの表面を熱酸化し、ナイトライド膜から露出
している部分に酸化膜を成長させる。次に、ナイトライ
ド膜を除去し、上記酸化膜を不純物導入用マスクとして
用いて、基板表面にボロンＢのイオン打ち込みが行われ
る。その後、基板表面上の酸化膜が除去され、Ｎ型のシ
リコンエピタキシャル層ＮＥＰが形成される。

次に、Ｎ型埋込層ＮＢＬＩ及びＮＢＬ２ならびにＰ型埋
込ｆｆ１ＰＢＬ１及びＰＢＬ２等を形成したのと同様な
工程を用いて、Ｎウェル領域ＮＷＥＬＬ１及びＮＷＥ　
Ｌ　Ｌ　２ならびにＰウェル領域ｐｗＥＬＬＩ及びＰＷ
ＥＬＬ２等が形成され、さらにフィールド酸化ｒｊＬが
基板表面に形成される。その後、ゲート酸化膜Ｇ０１及
びＧ　Ｏ２等が形成され、これらのゲート酸化％ＧＯ１
及びＧ　Ｏ２等の上に選択的にタングステンソリサイド
　（ＷＳｉ２）及びポリシリコン（ｐｏＬｙｓｉ）から
なるゲート電極が形成される。そしで、リンを導入する
ことによってコレクタ電極引き出し用の高濃度Ｎ型層Ｃ
Ｎが形成され、ボロンを導入することによって一＼−ス
領域Ｐが形成される。

さらに、上記ゲート酸化膜ＧＯ２上のゲート電ｆｉＧを
マスクとして、ＮチャンネルＭＯＳＦＥＴＱ２１等のソ
ース・ドレイン領域Ｎ＋を形成するためのヒ素ＡＳのイ
オン打ち込みが行われる。また、ゲート酸化膜Ｇ　ＯＬ
上のゲート電極Ｇをマスクとして、ＰチャンネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１等のソース・ドレイン領域Ｐ＋
を形成するためのボロンＢが導入される。そして、バイ
ポーラトランジスタのエミッタ領域Ｎ＋を形成するため
、上記ベース碩牧内に選択的にヒ素Ａ３が導入される。

このような工程を行うことにより１、一つの半導体基板
上にバイポーラトランジスタと、′ン゛グルトレー１゛
／のＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ及びＰチャンネ
ルＭＯＳＦＥＴとを形成す６二とができる。

第５図には、この発明が一用されたＢｉ−ＣＭＯ５論理
回路の他の実施例の回路図が示され、第６図には、その
一実施例の信号波形図が示されている。なお、以下に示
される複数の実施例は、ともに上記第１図の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いてのみ説明を追加する。

第５医において、この実ｈ％ｉのＢｉ−ＣＭＯ５論理回
路は、入力トランジスタＴＩとＭＯＳＦＥＴＱＩ及びＱ
２１ならびにダイオードＤＩからなる位相判定部を備え
、さらに出力トランジスタＴ２とＮチャンネルＭＯＳＦ
ＥＴＱ２３　＜第３のＭＯＳＦＥＴ）とからなる負荷駆
動部を備える。ＭＯ５ＦＥ−ＴＱ２．１のソースは、′
電源電圧ＶＥＥ　１〈第２の電源電圧）に結合される。

また、ＭＯＳＦＥＴＱ２３のケートは、入力トランジス
タＴ１のエミッタつまり位相判定部の非反転出力ノード
ｎ１に結合され、そのソースは、電〜電圧ＶＥＥ２　（
第３の電源電圧）に結合される。

ここで、電源′厖圧Ｖ’ＥＥＩは、特に制限されないか
、第６図に示さ羽るように、バイポーラトランジスタの
ベース・エミッタ電圧■８ビの３倍つまり３ｖＢＥに相
当する絶対値を有し、電源電圧ｖＢＥ２は、その４倍つ
まり４ＶＢＨに相当する絶対値を有するものとされる。

また、ＭＯＳＦＥＴＱＩ及びＱ２１は、上記ベース・エ
ミッタ電圧ＶＢＨに相当するしきい値電圧ＶＴＨＰ及び
ｖＴドＮ１をそれぞれ自し、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　２３も、同様なしきい値電圧ＶＴＨＮ３を有するもの
とされ乙７、ＶｉＯ８ＦＥｒＱ２３は、結果的に上記第
１図のＩ３　ｉ　・ＣＭ　Ｏｓ論理回路ＣａけるＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ２２と同様な作用をなし、これによ
って、上記第２図と同様な出力信号波形が得られ乙。し
かし、この実施例の場合、ＭＯＳＦＥＴＱ２３が低しき
い値電圧型ではなく通常のＭ　ＯＳ　Ｆ　Ｅ　Ｔとして
形成されるため、高速論理集積回路装置の製造工程が簡
素化されるとともに、電源電圧ＶＥＥ２の絶対値が大き
くされた分、Ｂ１・ＣＭＯ３ｆｉ理回路としての駆動能
力が大きくされる。

８７図には、この発明が通用されたＢ１・ＣＭａＳ論理
回路の他の実施例の回路図が示されている。

＠７図において、プルダウン素子となるＭＯＳＦＥＴＱ
２２のゲートは、入力１ランジスタＴ１の−・−スに共
通結合され、入力信号Ｓｌが直接供給される。したかっ
て、ＭＯＳＦＥＴＱ２２のゲートには、入力トランジス
タＴ】によってそのベース・エミッタ電Ｅ　Ｖ　ＦＩＩ
Ｅ分だけ低下されることのない入力信号Ｓｌが供給され
る。その結果、ＭＯＳＦＥＴＱ２２は、そのソースが電
源電圧ＶＥＥに結合されるにもかかわらず、ＭＯＳＦＥ
ＴＱ２１と同じしきい値電圧を持つ通常のＭＯＳ　Ｆ　
ＥＴとして形成できるものである。

第８図には、この発明が通用されたＢｉ−ＣＭＯ８論理
回路の他の実施例の回路図が示されてい第８図において
、回路の出力端子ＳＯと電源電圧ＶＥＥとの間に設けら
れるプルダウンＭＯＳＦＥＴは、ＰチセンネルＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　２に置き換えられる。このＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　２のゲートは、入力トランジスタＴ
ｉのコレクタ丁なわち位相判定部の反転出力ノートに結
合される。このため、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２は、
正記第１図のｋｌ　ＯＳＦ　Ｅ　Ｔ　Ｑ２２と相補的な
条件で選択的にオン状態とムリ、回路の出力端子ＳＯに
結合される負荷容量を選択的にディスチャージする。

＄９図には、この発明が通用されたＢｉ−ＣＭＯ８論理
回路の他の実施例の回路図が示されている。

第９図において、Ｂ１・ＣＭ　ＯＳ論理回路は、第１図
の回路素子に加えて、入カドランシスター゛１のコレク
タと電源電圧ＶＥＥとの間に設けられるＮチャンネルＭ
ＯＳＦＥＴＱ２４　＜第５のＭＯＳＦＥＴ）を含む。こ
のＭＯＳＦＥＴＱ２４のゲートは、入力トランジスタＴ
Ｉのエミッタすなわぢ位相判定部の非反転出力ノードに
結合される。

また、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２４は、Ｍ　ＯＳ　
ＦＥ　Ｔ　Ｑ　２２と同様に、バイポーラトランジスタ
のベース・工λフタ電圧〜ＢＥの半分の値に相当するし
きい値゛電圧を持つように設計される。

○れにより、ＭＯＳＦＥＴＱ２４は、位相判定部の非反
転ａ力信号がハイレベルとされるとき、言い換えるなら
ば、入力信号Ｓｌがハイレベルとされ出力信号ＳＯがロ
ウレベルとされるとき、プルダウンＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　２２と同時に万ン状態となり、出力トランジス
タＴ２のベース電荷を強制的に引き抜く。その結果、出
力トランジスタＴ２はほぼカットオフ状態となり、出力
信号ＳＯのロウレベル変化が高速化される。

第１０図には、この発明が適用されたＢｉ−ＣＭＯ３論
理回路の他の実施例の回路図が示されている。

＠ＩＯ図において、位相判定部を構成する入力トランジ
スタＴ１のベースならびにＰチャンネルＭＯＳ　Ｆ　Ｅ
ＴＱ　ｌのゲートには、入力信号Ｓｌが共通に供給され
、ＮチャンネルＭＯＳＦＥＴＱ２１のゲートには、高速
論理集積回路装置の図示されない電圧発生回路ＶＧＮか
ら、所定の定電圧■ＩＥＮが供給される。このため、Ｍ
ＯＳＦＥＴＱ１は、ダイオードＤｌとともに可変インピ
ーダンス手段として作用し、入力信号３１がロウレベル
とされることを条件に選択的にプルアンプ素子として作
用する。また、ＭＯＳＦＥＴＱ２１は、定常的に電流源
として動作状態とされ、入力トランジスタＴＩに対して
上記定電圧ＶＩＥＮに従った所定の動作電流ｉｃｓを定
常的に流す。

ここで、上記定電圧ＶＩＥＮを形成する電圧発生回路Ｖ
ＧＮは、特に制限されないが、第１４図に示されるよう
に、回路の接地電位と電源電圧■ＥＥとの間に直列形態
に設けられるＰチャンネルＭＯＳＦＥＴＱ４及びトラン
ジスタＴ３ならびに抵抗Ｒ１を含む、このうち、トラン
ジスタＴ３のベースには、高速論理集積回路装置の図示
されない定電圧発生回路から、所定の定電圧ＶＣＳが供
給される。この定電圧ＶＣＳは、高速論理集積回路装置
の製造プロセスや周辺温度等による変動を抑えた安定な
電源電圧とされる。

一方、ＭＯＳＦＥＴＱ４のゲートは、そのドレインに共
Ｊ　結合され、さらにＰナヤン不ルＭＯＳＦＥＴＱ５の
ゲートに結合される。このＭＯＳＦＥＴＱ５のソースは
回路の接地電位に結合され、そのドレインは、Ｎチャン
矛ルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２７を介して＠源電圧
ＶＥＲに結合される。ＭＯＳＦＥＴＱ２７のゲートは、
そのドレインに共通結合され、さらに定電圧ＶＩＥＮを
受ける複数のＮチャンネルＭＯＳＦＥＴのゲートに共通
結合される。これにより、ＭＯＳＦＥＴＱ４は、ＭＯＳ
ＦＥＴＱ５と電流ミラー形態とされ、ＭＯＳＦＥＴＱ２
７はダイオード形態とされる。このため、トランジスタ
Ｔ３を介してＭＯＳＦＥＴＱ４に流される電流ｌは、そ
のままＭＯＳＦＥＴＱ５のソース・ドレイン電流となり
、第１０図のＢｉ−ＣＭＯ３論理回路の位相判定部には
、上記ＭＯＳＦＥＴきゅ２１を介して、定電圧ＶＩＥＮ
に対応した動作電流ｉｃｓか流される。

周知のように、トランジスタＴ３のエミ−／　夕１！位
ＶＥ３は、はぼ、 Ｖ　Ｅ３−　Ｖ　ＣＳ　−Ｖ　ＢＥ であり、電流ｉは、 となる。また、定電圧ＶＩＥＮは、ＭＯＳ　Ｆ　ＥＴＱ
２７のゲート・ソース電圧をＶＧＳとするとき、Ｖ　Ｉ
　ＥＮ−ＶＥＥ＋Ｖｃｓ であり、ゲート・ソース電圧■Ｇｓと電流ｉは、キャリ
アのモビリティをμ、酸化膜容量をＣｏ、ゲート幅及び
ゲート長をそれぞれＷ及びＬとし、μＣｏ　　　　　Ｌ とするとき、 βＮ１ １＝　　　　（Ｖｃｓ　　ＶＴｓｓ’）２・・・−−・
−（２）なる関係にある。したがって、この（２）式か
ら、となり、定電圧ＶＩＥＮは、 となる。

一方、Ｂ　ｉ−ＣＭＯ３論理回路におイテ、ＭＯＳＦＥ
ＴＱ２１を介して流される電流ｉｃｓは、このＭＯＳ　
Ｆ　ＥＴのゲート・ソース電圧■Ｇｓが、Ｖｃｓ＝Ｖ　
Ｉ　ＥＮ−ＶＥＥ であることから、 であり、これに（３）式及び（１１式を順次代入して、
””　　　　　　（ＶＧＳ　　ＶＢＥ　　ＶＥＥ）　　
・・（４１βＮＩＲＩ となる。すでに明らかなように、この（４）式はＭＯＳ
ＦＥＴのしきい値電圧ＶＴＨＮの項を含まない。

したがって、ＭＯＳＦＥＴＱ２１を介して得られるＢ１
・ＣＭＯ３論理回路の位相判定部の動作電流ｉｃｓは、
ＭＯＳＦＥＴのしきい値電圧つまりは高速論理集積回路
装置の製造プロセスによる変動を補償しうるちのとされ
る。その結果、この実施例のＢｉ−ＣＭＯ５論理回路の
位相判定部には、上記（４）式により設定される安定し
た動作電流が与えられ、その動作も安定化される。

第１１図には、この発明が通用されたＢｉ−ＣＭＯ３論
理回路の他の実施例の回路図が示されている。

第１１図において、位相判定部を構成するダイオードＤ
１すなわちレベル設定手段は、ＰチャンネルＭＯＳＦＥ
ＴＱ３に置き換えられ、そのゲートには、高速論理集積
回路装置の図示されない電圧発生回路ＶＧＰから、所定
の定電圧ＶＩＥＰが供給される。このため、ＭＯＳＦＥ
ＴＱ３は、上記定電圧ＶＩＥＰに従った所定の電流ｉｃ
ｓを流すインピーダンスとして作用し、ＭＯＳＦＥＴＱ
Ｉとともに可変インピーダンス手段を構成する。このと
き、位相判定部の反転出力信号すなわちＢｉ・ＣＭＯ３
論理回路の出力信号ＳＯの振幅は、ＭＯＳＦＥＴＱ３の
抵抗値つまりは動作電流ｉｃｓの値によって任意に設定
される。

ここで、上記定電圧ＶＩＥＰを形成する電圧発生回路Ｖ
ＧＰは、特に間層されないか、第１４図に示されるよう
に、上記電圧発生回路ＶＧＮに加えて、回路の接地電位
及び電源電圧ＶＥＥ間に直列形態に設けられるＰチャノ
不ルＭＯＳＦＥＴＱ６及びＮチャンネルＭＯＳＦＥＴＱ
２８を含む。

このうち、ＭＯＳＦＥＴＱ２８は、そのゲートがＭＯＳ
ＦＥＴＱ２７のゲート及びドレインに共通結合されるこ
とで、このＭＯＳＦＥＴＱ２７と電流スラー形態とされ
る。また、ＭＯＳＦＥＴＱ６は、ダイオード形態とされ
る。これにより、トランジスタＴ３を介して流される電
流ｌは、電流ミラー形態とされるＭＯＳＦＥＴＱ４及び
Ｑ５を介してＭＯＳＦＥＴＱ２７に伝達され、さらに電
流（ラー形態とされるＭＯＳＦＥＴＱ２７及びＱ２８を
介してＭＯ３ＦＥ’ＴＱ６に伝達される。ＭＯＳＦＥＴ
Ｑ６のゲート及びドレインの電位は、定電圧ＶＩＥＰと
して、上記ＭＯＳＦＥＴＱ３等のゲートに供給され、こ
れによって所定の電流ｉｃｓが得られる。

周知のように、ＭＯＳＦＥＴＱ６のゲート・ソース電圧
ｖｃｓｒは・ βＰＩ であり、上記定電圧ＶＩＥＰは、 ＶＩＥＰ＝Ｖｃｓｒ となる。

一方、Ｂｉ−ＣＭＯ３論理回路のＭＯＳ　Ｆ　ＥＴＱ３
によって得られる電流ｉｃｓは、ＭＯＳ　Ｆ　ＥＴＱ３
のゲート・ソース電圧ＶＧＳＦが、ＶＧＳＰ＝ＶＩＥＰ であることから、 βＰ２ ｉｃｓ＝（ＶｒＥＰＶＴＨＦ〕２ であり、上記（５）式ならびに（１１式を順次代入して
、２　　βＰ１ となる。すでに明らかなように、この（６）式はＭＯＳ
ＦＥＴのしきい値電圧ＶＴＨＰの項を含まない。

したがって、ＭＯＳＦＥＴＱ３を介して得られる電流ｉ
ｃｓは、ＭＯＳＦＥＴのしきい値電圧つまりは高速論理
集積回路装置の製造プロセスによる変動を補償しうるち
のとされる。その結果、出力信号ＳＯの振幅を、（６）
式に従って任意にかつ安定した値に設定できるとともに
、Ｂ　ｉ　−ＣＭＯ３論理回路の動作を安定化すること
ができる。

第１２図には、この発明が通用されたＢｉ−ＣＭＯ３論
理回路の他の実施例の回路図が示されている。

第１２図において、Ｂｉ−ＣＭＯ５論理回路の負ｒｉＩ
駆動部に設けられるＮチャンネルＭＯＳＦＥＴＱ２２の
ゲートには、上記電圧発生回路ＶＧＮから定電圧ＶＩＥ
Ｎが供給される。このため、ＭＯＳＦＥＴＱ２２は、出
力トランジスタＴ２に対する負荷として作用するととも
に、上記定電圧■ＩＥＮに従った所定のプルダウン電流
を定常的に流し、出力端子ＳＯに結合される負荷容量を
ディスチャージする。

第１３図には、この発明が通用されたＢｉ−ＣＭＯ３ｉ
理回路の他回路施例の回路図が示されている。

第１３図において、Ｂｉ・ＣＭＯ３論理回路の可変イン
ピーダンス手段は、上記第１１図の実施例と同様に、そ
のゲートに入力信号Ｓｌを受けるＰチャンネルＭＯＳＦ
ＥＴＱＩと、そのゲートに上記定電圧ＶＩＥＰを受ける
ＰチャンネルＭＯＳＦＥＴＱ３とにより構成される。ま
た、Ｂｉ−ＣＭＯ３論理回路の位相判定部の電流源を構
成するＮチャンネルＭＯＳＦＥＴＱ２１のゲートには、
そのゲートに入力信号Ｓｌを受けるＮチャンネルＭＯＳ
ＦＥＴＱ２５　（第４のＭＯＳＦＥＴ＞を介して、上記
定電圧ＶＩＥＮが供給される。ＭＯＳＦＥＴＱ２　］の
ゲートと電源電圧ＶＥＥとの間には、そのゲートに入力
信号Ｓ■のインバータ回路Ｎ１による反転信号を受ける
Ｎチャンネル型のプルダウンＭＯＳＦＥＴＱ２６が設け
られる。

これらのことから、ＭＯＳＦＥＴＱ２１は、入力信号Ｓ
ｌがハイレベルとされＭＯＳＦＥＴＱ２５がオン状態と
されることで選択的にオン状態とされ、上記定電圧ＶＩ
ＥＮに従った所定の動作型　゛流ｉｃｓを流す。その結
果、第１０図の実施例のようにＭＯＳＦＥＴＱ２１が定
常的にオン状態とされる場合に比較して、位相判定部の
動作電流が削減され、Ｂ１・ＣＭＯ３論理回路の低消費
電力化が推進されるものとなる。

第１５図には、この発明が通用されたＢｉ−ＣＭＯ３論
理回路の他の実施例の回路図が示されている。

第１５図において、この実施例のＢｉ・ＣＭＯ８論理回
路は、特に制限されないか、並列形態とされる２個の入
力トランジスタＴ４及びＴ５を含む。これらの入力トラ
ンジスタの共通結合されたコレクタは、直列形、侘とさ
れる２個のＰチャンネルＭＯＳＦＥＴＱ７及びＱ８　（
第１のＭＯＳＦＥＴ）を介して回路の接地電位に結合さ
れ、その共通結合されたエミッタは、並列形態とされる
２１固（１）　Ｎ　チー？　７ネルＭｏ　Ｓ　Ｆ　ＥＴ
Ｑ　２９及びＱ３０（第２のＭＯＳＦＥＴ）を介して電
源電圧ＶＥＥに結合される。入力トランジスタＴ４のベ
ースならびにＭＯＳＦＥＴＱ７及びＱ２９のゲートは共
通結合され、入力信号ＳＩＬか供給される。また、入力
トランジスタＴ５のベースならびにＭＯＳＦＥＴＱ８及
びＱ３０のゲートは共通結合され、入力信号５１２が供
給される。

Ｂｉ−ＣＭＯ３論理回路は、さらに、ＭＯＳＦＥＴＱ７
及びＱ８と並列形態に設けられるダイオードＤ２（レベ
ル設定手段）を含む。このダイオードＤ２は、上記ＭＯ
ＳＦＥＴＱ７及びＱ８とともに、Ｂ１・ＣＭＯ３論理回
路の可変インピーダンス手段として作用し、さらに入力
トランジスタＴ４及びＴ５ならびにＭＯＳＦＥＴＱ２’
９及びＱ３０とともに、Ｂ１・ＣＭＯ３ｍ理回路の位相
判定部を構成する。

入力トランジスタＴ４及びＴ５の共通結合されたコレク
タの電位すなわち位相判定部の反転出力信号は、出力ト
ランジスタＴ６のベースに供給される。また、入力トラ
ンジスタＴ４及びＴ５の共通結合されたエミッタの電位
すなわち位相判定部の非反転出力信号は、特に制限され
ないが、Ｎチーｐ７不ＢｖＭＯＳＦＥＴＱ３１　　（第
３のＭＯＳＦＥＴ）のゲートに供給される。ＭＯＳＦＥ
ＴＱ７及びＱ８ならびにＱ２９及び。３ｏは、バイポー
ラトランジスタのベース・エミッタ電圧ＶＢＥに相当す
るしきい値電圧を持つように設計され、ＭＯＳＦＥＴＱ
３１は、その半分のイ＾に相当するしきい値電圧を持つ
ように設計される。

入力信号Ｓ１１又は５１２のいずれがが−ＶＢＥのよう
なハイレベルとされるとき、Ｂｉ　・ＣＭＯ８論理回路
では、対応するＭＯＳＦＥＴＱ？又はＱ８のいずれかが
オフ状態となり、ＭＯＳＦＥＴＱ２９及びＱ３０のいず
れがかオン状態となる。

このため、人力トランジスタＴ４及びＴ５の共通結合さ
れたコレクタの電位すなわち位相判定部の反転出力信号
は、　ＶＢＨのようなロウレベルとされ、出力信号ＳＯ
は一２ＶＢＨのようｔロウレベルとされる。このとき、
ＭＯＳＦＥＴＱ３１は、位相判定部の非反転出力信号が
一２ＶＢＥのようなハイレベルとされることでオン状態
となり、出力端子ＳＯに結合される負荷容量を急速にデ
ィスチャージする。

一方、入力信号３１１及びＳＩ２かともに一２ＶＢＨの
ようなロウレベルとされると、ＭＯＳＦＥＴＱ２９及び
Ｑ３０はともにオフ状態となり、代わってＭＯＳＦＥＴ
Ｑ７及びＱ８がオン状態となる。このため、位相判定部
の反転出方信号は、回路の接地電位のようなハイレベル
とされ、出力信号Ｓｏは−ＶＢＥのようなハイレベルと
される。このとき、ＭＯＳＦＥＴＱ３１は、位相判定部
の非反転出力信号が一３ＶＢＨのようなロウレベルとさ
れることでオフ状態となり、負荷容量のディスチャージ
動作を停止する。

つまり、出力信号ＳＯは、入力信号Ｓｌｌ又はＳＩ２の
いずれががハイレベルとされるとき選択的にロウレベル
とされ、これによってこの実施例のＢｉ−ＣＭＯ３論理
回路は、いわゆる２人力のノアゲート回路として機能す
る。

第１６図には、この発明が通用されたＢｉ−ＣＭＯ３論
理回路の他の実施例の回路図が示されている。

第１６図において、この実施例のＢｉ・ＣＭＯ８論理回
路は、特に制限されないが、入力トランジスタＴ７とＰ
チャ　ン２ルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　９０ｆ！■の
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　）及びＮチャンネルＭｏ５ＦＥ
ＴＱ３２（第２のＭＯＳＦＥＴ）ならびにダ・イオ−ｌ
’Ｄ３（レベル設定手段）とからなるＮＳ１の位相判定
部ＰＮＩと、入力トランジスタＴ８とＰチャンネルＭＯ
ＳＦＥＴＱＩ　Ｏ＜第りのＭＯＳＦＥＴ）及びＮチャ７
ネ／Ｉ、ＭＯＳＦＥＴＱ３３　（第２のＭＯＳＦＥＴ）
ならびにダイオードＤ４（レベル設定手段）とからなる
第２の位相判定部ＰＮ２とを備える。また、回路の接地
電位と出力端子ＳＯとの間に並列形態に設けられる２個
の出方トランジスタＴ９及びＴＬＯと、上記出力端子Ｓ
Ｏと電源電圧ＶＥＥとの闇に直列形態に設けられる２個
のＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３４及びＱ
３５（第３のＭＯＳＦＥＴ）とからなる負荷駆動部ＬＤ
を備える。ここで、ＭＯＳＦＥＴＱ９及びＱ１０ならび
にＱ３２及びＱ３３は、バイポーラトランジスタのベー
ス・エミッタ電圧ＶＢＥに相当するしきい値電圧を持つ
ように設計され、ＭＯＳＦＥＴＱ３４及びＱ３５は、そ
の重分の値に相当するしきい値電圧を持つように設計さ
れる。

出力トランジスタＴ９のベースには、位相判定部ＰＮＩ
の反転出力信号が供給され、出力トランジスタＴＩＯの
ベースには、位相判定部ＰＮ２の反転出力信号が供給さ
れる。また、ＭＯＳＦＥＴＱ３４のゲートには、位相判
定部ＰＮＩの非反転出力信号が供給され、ＭＯＳＦＥＴ
Ｑ３５のゲートには、位相判定部ＰＮ２の非反転出力信
号が供給される。出力トランジスタＴ９及びＴＩＯの共
通結合されたエミッタすなわちＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　３４のドレインの電位は、Ｂ１・ＣＭＯ３論理回路
の出力信号ＳＯとして、高速論理集積回路装置の図示さ
れない後段回路に供給される。

入力信号Ｓｌｌ又はＳＩ２のいずれかが一２■ＢＨのよ
うなロウレベルとされるとき、Ｂｉ−ｃＭＯ３論理回路
では、対応する位相判定部の反転出力信号が回路の接地
電位のようなハイレベルとされ、その非反転出力信号が
一３ＶＢＨのようなロウレベルとされる。したがって、
負荷駆ｉｌＪ部ＬＤでは、プルダウ：／ＭＯＳＦＥＴＱ
３４又（；！Ｑ３５（７）いずれかがオフ状態となり、
出力信号ｓｏは−■ＢＥのようなハ１ルヘルとされる。

一方、入力信号Ｓｌｌ及びＳＩ２がともに一■８Ｅのよ
うなハイレベルとされると、位相判定部ＰＮ１及びＰＮ
２の反転出方信号はともに−ＶＢＨのようなロウレベル
とされ、その非反転出方信号はともに一２ＶＢＥのよう
なハイレベルとされる。このため、Ｂｉ−ＣＭＯ８論理
回路の出力信号ｓ。

は、　　２ＶＢＨのようなロウレベルとされる。このと
き、ＭＯＳＦＥＴＱ３４及びＱ３５は、ともにオン状態
となり、出力端子ＳＯに結合される負荷容量を急速にデ
ィスチャージする。

つまり、出力信号ＳＯは、入力信号ＳＩｌ及びＳＩ２が
ともにハイレベルとされるとき選択的にロウレベルとさ
れ、これによってこの実施例のＢ１・ＣＭＯＳ論理回路
は、いわゆる２人力のナンドゲート回路として機能する
。

第１７図には、この発明が通用されたＢ１−ＣＭＯＳ論
理回路の他の実施例の回路図が示されている。

第１７図において、この実施例の８１・ＣＭＯＳ論理回
路は、特に制限されないが、並列形態とされる２個の入
力トランジスタＴ　ｌ　’ｌ及びＴ１２を含み、さらに
これらの入力トランジスタと差動形態とされるトランジ
スタＴ１３を含む。

入力トランジスタＴｌｌ及びＴ１２の共通結合されたコ
レクタは、直列形態とされる２個のＰチャ７ネルＭＯＳ
ＦＥＴＱＩＬ及びＱ１２（第１のＭＯＳＦＥＴ）を介し
て回路の接地電位に結合される。また、入力トランジス
タＴｌｌ及びＴ１２ならびにトランジスタＴＬ３の共通
結合されたエミッタは、ＮチャンネルＭＯＳＦＥＴＱ３
６　（第２のＭＯＳＦＥＴ）を介して電源電圧ＶＥＲに
結合される。トランジスタＴ１３のコレクタは、Ｐチャ
ンネルＭＯＳＦＥＴＱ１３　　（第１のＭＯＳＦＥＴ）
を介して回路の接地電位に結合され、そのベースには、
高速論理集積回路装置の図示されない定電圧発生回路か
ら所定の参照′電位ＶＲが供給される。入力トランジス
タＴｌｌのベースならびにＭＯＳＦＥＴＱＩ　ｌのゲー
トには、入力信号Ｓ１１が共通に供給され、入力トラン
ジスタＴ１２のベースならびにＭＯＳＦＥＴＱ１２のゲ
ートには、入力信号ＳＩ２が共通に供給される。また、
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３６のゲートには、高速論
理集積回路装置の図示されない電圧発生回路ＶＧＮから
所定の定電圧ＶＩＥＮが供給され、ＭＯＳ　Ｆ　ＥＴＱ
１３のゲートには、入力トランジスタＴｌｌ及びＴ１２
の共通結合されたコレクタの電位すなわち後述する電流
スイッチ回路の反転出力信号が供給される。

Ｂｌ−ＣＭＯＳ論理回路は、さらに、ＭＯＳＦＥＴＱｉ
ｌ及びＱ１０と並列形態に設けられるダイオードＤ５（
レベル設定手段）と、ＭＯＳＦＥＴＱ１３と並列形態に
設けられるダイオードＤ６（レベル設定手段）とを含む
。これらのダイオードは、対応するＭＯＳＦＥＴＱＩ　
１及びＱ１２あるいはＭＯＳＦＥＴＱ１３とともに、可
変インピーダンス手段として作用し、また対応するトラ
ンジスタＴｌｌ及びＴ１２あるいはＴ１３のコレクタ電
位のロウレベルを−ＶＢＨにクランプするためのクラン
プ素子として作用する。

これらのことから、入力トランジスタＴｌｌ及びＴ１２
ならびにＭＯＳＦＥＴＱＩ　Ｌ及びＱ１２は、２人力の
ノアゲート回路形態とされ、さらにトランジスタＴ１３
とともに、上記参照電位ＶＲを論理スレッソホルドレベ
ルとする電流スイッチ回路を構成する。また、ＭＯＳＦ
ＥＴＱ３６は、電流源として定常的に動作状態とされ、
上記定電圧ＶＩＥＮに従った所定の動作電流を上記電流
スイッチ回路に定常的に供給する。なお、参照゛電位Ｖ
Ｒは、入力信号３１１及び５１２のハイレベル及びロウ
レベルの中間レベルとされる。

入力トランジスタＴｌｌ及びＴＩ２の共通結合されたコ
レクタの亀位すなわち電流スイッチ回路の反転出力信号
は、上記ＭＯＳＦＥＴＱＩ　３のゲートに供給され、さ
らに、出力トランジスタＴ１５のベースとＮチャンネル
ＭＯＳＦＥＴＱ３７　Ｃ第３のＭＯＳＦＥＴ）のゲート
に供給される。また、トランジスタＴ１３のコレクタ電
位すなわち゛電流スイッチ回路の非反転出力信号は、出
力トランジスタＴ１４のベースとＮチャンネルＭＯＳＦ
ＥＴＱ３８　＜第３のＭＯＳＦＥＴ）のゲートに供給さ
れる。これにより、出力トランジスタＴ１４とＭＯＳＦ
ＥＴＱ３７ならびに出力トランジスタＴ１５とＭＯＳＦ
ＥＴＱ３　Ｂは、相補的に動作する一対の負荷駆動部を
それぞれ構成する。

出力トランジスタＴ１４のエミッタ電位は、Ｂ１・ＣＭ
　ＯＳ論理回路の非反転出力信号ＳＯＰとして、高速論
理集積回路装置の図示されない後段回路に供給される。

また、出力トランジスタＴ１５のエミンタ電位は、Ｂ１
・ＣＭＯ５ｉ理回路の反転出力信号Ｓ　ＯＳとして、高
速論理集積回路装置の図示されない後段回路に供給され
る。

入力信号Ｓｌｌ又はｓＩ２のいずれかが参照電位ＶＲよ
り高いハルレベルとされるとき、Ｂｉ　・ＣＭＯ５ｉｆ
ｔ理回路では、上流スイ７・子回路の非反転出力信号が
回路の接地電位のようなバー１“レベルとされ、その反
転出力信号が−ＶｓＥのようなロウレベルとされる。こ
のため、非反転出力信号ｓ。

Ｐは、−■ＢＥのようなハイレベルとされ、反転出力信
号Ｓ　ＯＮは、−２Ｖ　ＢＦのようなロウレベルとされ
る。このとき、負荷駆動部では、Ｍ　ＯＳ　Ｆ　ＥＴＱ
３８がオン状態となり、これによって反転出力端子ＳＯ
Ｎに結合される負荷容量が急速にディスチャージされる
。

一方、入力信号Ｓｒ１及びＳ、Ｉ２がともに参照電位Ｖ
Ｒより低いロウレベルとされると、Ｂｉ　・ＣＭ　ＯＳ
論理回路では、電流スイッチ回路の非反転出力信号が−
ＶＢＥのようなロウレー・ルとされ、その反転出力信号
が回路の接地電位のようなハイレベルとされる。このた
め、非反転出力信号ｓＯＰは、　　２ＶＢＨのようなロ
ウレベルとされ、反転出力信号ＳＯＮは、　ＶＦＩＥの
ようなハイレベルとされる。このとき、負荷駆動部では
、ＭＯＳＦＥＴＱ３７がオン状態となり、これによって
非反転出力端子ｓｏｐに結合される負荷容量が急速にデ
ィスチャージされる。

つまり、非反転出力信号ｓｏｐは、入力信号Ｓ１１又は
ＳＩ２のいずれかがハイしヘルとされるとき選択的にハ
イレベルとされ、反転出力信号ＳＯＮは、入力信号Ｓｌ
ｌ又は５１２のいずれががハイレベルとされるとき選択
的にロウレベルとされる。したがって、この実施例のｊ
３ｉ−ＣＭＯ３論理回路は、非反転出力端子ｓｏＰから
みると、いわゆる２人力のオアゲート回路として機能し
、反転出力端子ＳＯＮからみると、いわゆる２人力のノ
アゲート回路として機能する。

以上の第１５図ないし第１７図の実施例に示されるよう
に、この発明が通用されたＢｉ　−ＣＭＯ３論理回路は
、その位相判定部を構成する入力トランジスタと第１及
び第２のＭＯＳＦＥＴを直並列形態に組み合わせること
で、複数入力のノアゲート回路を構成することかでき、
その負荷駆動部を構成する出力トランジスタと第３のＭ
ＯＳＦＥＴを直並列形格に緬み台わせることで、複数入
力のナンドグー１回路を構成することができる。また、
さらに並列形感とされる入力トランジスタに差動形態の
トランジスタを追加して電流スイッチ回路を構成し、そ
の非反転及び反転出力信号を伝達する一対の負荷駆動部
を設けることで、オアゲート回路を構成することもでき
る。その結果、従来のＮＴＬ回路及びＳＰＬ回路がオア
ゲート回路又はノアゲート回路のみしか構成できず、ま
た従来の８１・ＣＭ　ＯＳ　論理回路がノアゲート回路
又はナンドゲート回路のみしか構成できないのに比較し
て、この発明が通用されたＢｉ−ＣＭＯ５論理回路は３
種の基本論理回路を構成することができ、高速論理集積
回路装置ひいては高速コンピュータのソステム構成が効
率化される。

第１８図には、この発明が通用されたＢ１・０ＭＯ３：
！！理理路路他の実施例の回路図が示されている。

第１８図において、この実施例のＢｉ　・ＣＭＯ８論理
回路は、差動形感とされる一対の入力トランジスタＴ１
６及び丁１７を含む。これらの入力トランジスタのコレ
クタは、対応するＰチャンネルＭｏ’ｓ　Ｆ　ＥＴＱ　
１４又はＱ１５　（第１のＭＯＳＦＥＴ）を介して回路
の接地電位に結合され、そのＡ通結合されたエミッタは
、Ｎ千ヤンネルＭＯＳＦＥＴＱ３９　　（第２のＭＯＳ
ＦＥＴ＞を介して電源電圧ＶＥＥに結合される。Ｂｉ−
ＣＭＯ５論理回路は、さらに、ＭＯＳＦＥＴＱＩ　４及
びＱ１５とそれぞれ並列形態に設けられるダイオードＤ
７及びＢ８（レベル設定手段）を含む。

入力トランジスタＴ１６のベースとＭＯＳＦＥＴＱ１４
のゲートには、非反転入力信号ｓＩＰが共通に形成され
、入力トランジスタＴ１７のベースとＭＯＳＦＥＴＱＩ
　５のゲートには、反転入力信号ＳＩＮが共通に供給さ
れる。また、ＭＯＳＦＥＴＱ３９のゲートには、高速論
理集積回路装置の図示されない電圧発生回路ＶＧＮから
、所定の定電圧ＶＩＥＮが供給される。これにより、Ｍ
ＯＳＦＥＴＱ１４及びＱ１５は、対応するダイオードＤ
７又はＢ８とともに、可変インピーダンス手段として作
用し、ＭＯＳＦＥＴＱ３９は、電流源として作用する。

そして、これらの入力トランジスタＴＬ６及びＴ１７と
ＭＯＳＦＥＴＱ１４及びＱ１５ならびにＱ３９は、一つ
の゛電流スイ・７チ回路として作用し、差動形態とされ
る一対の位相判定部を構成する。

人力トランジスタＴ１７のコレクタ電位すなわち電流ス
イッチ回路の非反転出力信号は、出力トランジスタＴ１
８及びＮチャンネルＭＯＳＦＥＴＱ４０からなる一方の
負荷駆動部に伝達され、さらにこのＢｉ−ｃＭｏｓ４Ｍ
理回路の非反転出力信号ｓｏｐとして、高速論理集積回
路装置の図示されない後段回路に伝達される。同様に、
入力トランジスタＴ１６のコレクタ電位すなわち電流ス
イッチ回路の非反転出力信号は、出力トランジスタＴ１
９及びＮチセンネルＭＯＳＦＥＴＱ４１からなる他方の
負荷駆動部に伝達され、さらにこのＢＩ・ＣＭＯ３−理
回路の反転出力信号ＳＯＳとして、高速論理集積回路装
置の図示されない後段回路に伝達される。

入力信号Ｓｌか論理“１”すなわち非反転入力信号ＳＩ
Ｐかハイレベルとされ反転入力信号ＳＩＮがロウレベル
とされるとき、電流スイッチ回路の非反転出力信号は回
路の接地電位のようなハルヘルドされ、その反転出力信
号が−ＶＩＨのようなロウレベルとされる。したがって
、回路の非反転出力信号ＳＯＰは−ＶＩＥのようなハイ
レベルとされ、回路の反転出力信号ＳＯＮが一２ＶＢＥ
のようなロウレベルとされる。このとき、ＭＯＳＦＥＴ
Ｑ４１は、電流スイッチ回路の非反転出力信号がハイレ
ベルとされることでオン状態となり、反転出力端子ＳＯ
Ｓに結合される負荷容量を急速にディスチャージする。

一方、入力信号Ｓｌか論理“０”すなわち非反転入力信
号ＳＩＰがロウレベルとされ反転入力信号ＳＩＮがハイ
レベルとされるとき、電流スイッチ回路の非反転出力信
号は−ｖＢεのようなロウレベルとされ、その反転出力
信号が回路の接地電位のようなハイレベルとさｎる。こ
のため、回路の非反転出力信号ＳＯＰが一２ＶＭのよう
なロウレベルとされ、回路の反転出力信号Ｓ　ＯＮか−
ＶＢＨのようなハイレベルとされる。このとき、ＭＯＳ
ＦＥＴＱ４０は、電流スイーノ千回路の反転出力信号が
ハイレベルとされる、−とでオン状態となり、非反転出
力端子ＳＯＰに結合される負荷容量を急速にディスチャ
ージする。

このように、Ｂ１・ＣＭＯ３論理回路を、電流スイッチ
回路形態とされる一対の位Ｓ判定部と、その非反転及び
反転出力信号を伝達する一対の負荷駆動部とにより構成
することで、より安定した論理動作を行いうる相補入出
力型のＢｉ−ＣＭＯ３論理回路を実現することができる
。

第１９図には、上記第１７図のＢｉ−ＣＭＯ３論理回路
の変形例が示されている。以下、第１７図と異なる部分
について説明を追加する。

第１９図において、第１７図の実施例に設けられた入力
ＭＯＳＦＥＴＱＩ　１及びＱ１２は削除され、代わって
１ノチ＋７．ｔルｙｏｓＦＥＴｑｉ　６が設けられる。

このＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌ　６は、そのゲート
が参照用バイポーラトランジスタＴ１３のコレクタに結
合されることから、ダイオードＤ５とともに一種の可変
インピーダ；ｙ　：ｔｆニー段を構成しているものとみ
なされる。したがって、第１９図のＢ　ｉ　　ＣＭＯ３
Ｍ理回路は、Ｅ　ＣＬλ、力信号Ｓ１１及びＳＩ２を受
けて動作すうＥＣＩ人カ人力１・Ｃ，Ｍ　ＯＳ論理回路
とされろ。

第２ｏ５には、上記第１９　ｉ、ＵノＢ　ｉ　・ＣＭ　
（−１５論理回路の変形例が示されてぃて）。

第２０図ニオイテ、Ｎ千−１−ｙＱルＭｏ　Ｓ　Ｆ　Ｅ
ＴＱ３７及びＱ１３８のゲートは、出力ハイポーラトラ
ンジスタＴ１５及びＴＩ４のエミ−７夕にそれぞれ結合
される。その結果、出力トランジスタＴ１４とＭＯＳＦ
ＥＴＱ３７ならびに出力トランジスタＴ１５とＭＯＳＦ
ＥＴＱ３８は、相補的に動作する一対の負荷駆動部をそ
れぞれ構成する。

第２Ｆ図は、第１７図のＢｉ　・ＣＭＯ３論理回路の出
力ＭＯＳＦＥＴＱ３７及びＱ３８１７）ゲートを、出力
；〜う／ジスタｒ１５及びＴＩ４のエミ５、夕にそれぞ
れ結合し、上記第２０図と同様な効果を得ようとし７た
ものである。

第２２図は、第１６図の８１・ＣＭＯ５論理回路の位相
判定部ＰＮＩを、第１９図のトランジスタＴｌｌ〜Ｔ１
３とＭＯＳＦＥＴＱＩ　６、Ｑ１３、Ｑ３６ならびにダ
イオードＤ５及びＤ６とからなる入力段回路ＰＮ３に置
き換え、位相判定部ＰＮ２を、同様なトランジスタＴ２
Ｏ−７２２とＭＯＳＦＥＴＱ１７〜Ｑ１８、Ｑ４２なら
びにダイオードＤ９及びＤ　１．　Ｏとからなる入力段
回路ＰＮ４に置き換えたものである。

さらに、第２３図には、第１９図のＢｉ−ＣＭＯ３論理
回路の他の変形例が示されている。

第２３図において、８１９図の実り例に設けられたダイ
オードＤ５及びＤ６は、ＰチャンネルＭＯＳＦＥＴＱＩ
　９及びＱ２０にそれぞれ置き換えられるとともに、出
力トランジスタＴ　ｉ　５及びＭＯＳＦＥＴＱ３８が削
除され、ざらにＭＯＳＦＥＴＱ３７のソースと電源電圧
ＶＥＥとの間に電圧源Ｅ１が設けられる。この電圧源Ｅ
ｌば、ＭＯＳＦＥＴＱ３７のソース電位がほぼ−１，６
Ｖとなるように設計される。上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　ｌ　９及びＱ２０のゲートには、第１４図に示さ
れる電圧発生回路ＶＧＰから定電圧ＶＩＥＰが共通に供
給され、ＭＯＳＦＥＴＱ３６のゲートには、第１４図に
示される電圧発生回路ＶＧＮから定電圧ＶＩＥＮが供給
される。

これらのことから、第２３図の８１・ＣＭＯＳ論理回路
では、第１３図のＢｉ　　ＣＭＯ３論理回路と同様に、
出力信号ＳＯの出力振幅ならびにＭＯＳＦＥＴＱ３６に
よって与えられる電流ｉｃｓの値がプロセスバラツキに
よるＭＯＳＦＥＴＱ６１及びＱ６２ならびにＱ３６のし
きい値電圧バラツキの影響を受けないものとされる。

ところで、出力段の電圧源Ｅ１は、出力信号ＳＯのハイ
レベルを一〇、８■としそのロウレベルを−１，６Ｖと
して、出力信号Ｓ○の振幅をＥＣＬレヘレベするために
設けられる。その結果、第２３図のＢｉ・ＣＭＯ３ｍ理
回路は、そのハイレベルを一〇、８■としロウレベルを
−１，６ＶとするＥＣＬレヘレベ入力信号Ｓｉｔ及びＳ
Ｉ２を受け、同しＥＣＬレヘレベ出力信号ＳＯを出力す
るＥＣＬ入出力のＢ　ｉ　　ＣＭＯＳ論理回路とムる。

第２４図及び第２５図は、第２３図のＢｉ−ＣＭ　ＯＳ
　論理回路の動作特性図を示している。このうち、第２
４図（ｃ）は、ＰチャンネルＭＯＳＦＥＴＱ１３のドレ
インｆｉ流１ｄｓｐとビレ１′ン・ソース間電圧Ｖｄ５
ｐとの関係を示している。第２４図（ａ）は、Ｐチャン
ぶルＭＯＳＦＥＴＱＩ３のゲート・ソース間電圧Ｖｇｓ
が一〇、８■とされドレイン・ソース間電圧ＶｄｓがＱ
Ｖとされる場合の模式図で、第２４図（Ｃ）のＡ点に対
応する。また、第２４図（ｂ）は、ＰチャンネルＭＯＳ
ＦＥＴＱ１３のゲート・ソース間電圧ＶｇｓがＯｖとさ
れドレイン・ソース間電圧Ｖｄｓが−０゜８■とされる
場合の模式図で、第２４図（Ｃ）のＢ点に対応する。出
力トランジスタＴ１４のへ一ス電圧及び電流は、第２４
図（ｃ）の矢印に従うべく変化されるものとなる。

一力、第２５図ＶＣ＞は、＼ナーー・′ネルＭＯ５ＦＦ
ＴＱ３７のトレ＜’　１．’　−ソース間電圧Ｖ　ｄ　
ｓ　ｒｒとビレ１゛ン電流１ｄｓｎとの関係を示してい
る。

第２５ｉ５＜ａ＞　は、Ｎチ＋　−”　ネルＭＯＳＦＥ
ＴＱＪ７のゲート・ソース間電圧Ｖｇｓ７）＜１．６ｖ
とされ１ニレイン・ソース間電圧ＶｄｓがＱＶとされる
場合の模式図で、第２５図（Ｃ）の０点に対応する。ま
た、第２５図（ｂ）は、＼ナヤンふルＭＯ３Ｆ　Ｅ　Ｔ
　Ｑ　３７のｙ゛−ト　ソース間電圧Ｖｇｓが０．８■
とされドレイ／パノ′−ス間電圧Ｖｄｓが０．８ｖとさ
れる場合の模式図で、８２５図＜ｃ＞の０点に対応する
。このように、ＮチャンふルＭＯＳＦＥＴＱ３７のドレ
イン・ソース間型圧Ｖｄ５ｎ及びドレイン・ソース間電
流１ｄｓｎは、第２５図（Ｃ）の矢印に従うように変化
される。

以上の本実施例に示されるように、この発明を高速コン
ビエータ等を構成する高速論理集積回路装置に搭載され
るＢｉ−ＣＭＯ３論理回路等の論理回路に通用すること
で、次のような作用効果が得られる。すなわち、 （１）高速コンピュータ等を構成する高速論理集積回路
装置に搭載されるＢｉ　・ＣＭ　ＯＳ論理回路を、入力
信号を受けろ入カド→−／シフ、：ケ七、入力ンランジ
スタのコＩ／クタ電位を受ける出力トランジスタと、入
力トランジスタのコレクタ例に並列形態に設けられるダ
、イオートならびに入力信号を受けるＰチャンネル型の
第１のＭＯＳ’ＥＴからなる可変インピーダンス手段と
、入力トランジスタのエミッタ側に設けられ入力信号に
従って選択的にオン状態とされるＮチ〒ンネル型の第２
のλ４０ＳＦＥＴからなる゛電流源と、出力トランジス
タのエミッタ側に設けられスカトラ・ンジスタのエミッ
タ電位を受けるトチャ、・ネル型の第３のＭ　ＯＳ　Ｆ
　ＥＴからなるプルダウン手段とを基本として構成する
ことで、定常的な動作電流と回路素子数か少なくかつ低
電源電圧に対応しうる高速バイポーラ論理回路を実現で
きるという効果が得られる。

（２）上記（１）項により、Ｂ１・ＣＭ　ＯＳ　ｇｉａ
理回路を基本構成とする高速論理集積回路装置等の高速
動作を損なうことなく、低消費電力化とチップ面積の縮
小を図り、その信頼性を高めることができるという効果
か得られる。

１′３１　、ｚ記（１）項において、上記ダイオードか
らなるレベル設定手段を、そのゲートに所定の定電圧を
受けるＰチャンネルＭＯＳＦＥＴに置き換え、上記定電
圧をＰチャンスルＭＯ３，ＦＥＴのしきいイ＾電圧の変
動を補償しうるべく形成することで、Ｂｉ・ＣＭＯ３論
理回路の出力信号の層幅を任意に設定できるとともに、
その動作を安定化できるといユ、妨果が得られる。

１４１圭記（１）項において、上記第３のＭＯＳＦＥＴ
のしきい４ＭＮ圧を上記第２のＭＯＳＦＥＴのしきい値
心圧より小さくし、あるいはそのソースに供給される電
源電圧の絶対値を上記第２のＭＯＳＦＥＴのソースに供
給される電源電圧の絶対値より大きくすることで、Ｂｉ
　・ＣＭＯ５論理回路の動作を安定化しつつ−その駆動
能力を大きくすることができるという効果が得られる。

；５）上記（１１項において、上記第２又は第３のＭＯ
３Ｆ’　Ｅ　Ｔのゲートに、そのしきい値亀■の変動を
補償しうる所定の定電圧を供給することで、Ｂｉ　・Ｃ
ＭＯ５論理回路の動作電流を制限しつつ、その動作を安
定化できるという効果が得られる。

（６）上記（５）項において、上記第２のＭＯＳＦＥＴ
のゲートに供給される定電圧を、入力信号に従っ一ζ選
択的にオン状態とされる第４のＭＯＳＦＥＴを介して供
給することで、Ｂ１・ＣＭＯ５論理回路の動作電流をさ
らに制附しつつ、その動作を安定化できるという効果が
得られる。

（７）上記ｆ１１項〜（６）項において、Ｂ１・ＣＭＯ
３論理回路の位相判定部を、直列形態とされる複数の第
１のＭＯＳ　Ｆ　ＥＴと、並列形態とされる複数の入力
トランジスタ及び第２のＭ　ＯＳ　Ｆ　Ｅ　Ｔとにより
構成することで、Ｂｉ−ＣＭＯ３論理回路からなる複数
入力のノアゲート回路を実現できるという効果が得られ
る。

（８）上記（７）項において、ノアゲート回路形態の位
相判定部と差動形感にそのベースに所定の参照電位を受
けるトランジスタを追加して電流スイッチ回路を構成し
、この−流スイッチ回路の非反転出力信号を伝達する負
荷駆動部を設けることで、Ｂ１・ＣＭＯ３論理回路から
なる複数入力のオアゲート回路を実現できるという効果
が得られる。

（９）上記（１１項〜（６）項において、Ｂｉ−ＣＭＯ
５論理回路に、複数の位相判定部を設け、また、並列形
態とされ対応する位相判定部の反転出力信号を受ける複
数の出力トランジスタと、直列形態とされ対応する位相
判定部の非反転出力信号を受ける複数のプルダウンＭ　
ＯＳ　Ｆ　Ｅ　Ｔとからなる負荷駆動部を設けることで
、Ｂ　ｌ−ＣＭ　ＯＳ　論理回路からなる複数入力のす
／トゲート回路を実現できるという効果が得られる。

α場上記（７）項〜（９）項により、複数種の８１・Ｃ
ＭＯ５論理回路を実現し、Ｂ＋−ＣＭＯ５論理回路を基
本構成とする高速論理集積回路装置ひいては高速コンビ
二一夕等のノステム構成を効率化できるという効果か得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に雇定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることシよいうまでもない。例えば、第１図及び
第２図において、Ｍ　ＵＳ　Ｆ　ＥＴＱ　１及びＱ２１
のＵ２きい値電圧は、バイポーラトランジスタのベース
・エミッタ電圧より小さくてもよいし、ＭＯＳＦＥＴＱ
２２のしきい値電圧が、特にベース・エミッタ電圧の半
分の値に相当するものである必要もない。第３図におい
て、Ｂ１・ＣＭ　ＯＳ　Ｓ！理回路を構成する各ＭＯＳ
ＦＥＴは、いわゆるＬＤＤ型ＭＯＳＦＥＴを用いてもよ
いし、そのデバイス構造に制限を受けるものではない。

第５図及び第６図にわいて、電ｆｐ毛圧ＶＥＥの絶対値
は、毛源心圧ＶＥＥより大きいものであることを条件に
、任意の値を採りうる。

第１２図において、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２２に
供給される定電圧ＶＩＥＮは、入力信号Ｓｌに従って選
択的にオン状態とされるＮチャンネルＭＯＳＦＥＴを介
して供給してもよい。第１４図において、電圧発生回路
Ｖ　Ｇ　Ｎ及びＶＧＰの具体的回路構成は、この実施例
による制約を受けない。第１５図において、ＭＯＳＦＥ
ＴＱ２９及びＱ３０は、例えば定電圧Ｖ　Ｉ　Ｅ　Ｎを
受ける１輌のペチャンネルＭＯＳＦＥＴに置き換えるこ
とができる。第１５図ないし第１７図において、各８１
・ＣＭＯ５論理回路は、同様な基本的回路構成をもとに
、３人力以上のノアゲート回路、ナンドデー１回路又は
オアゲート回路を実現することができる。各実施例の特
徴は、任意に組み合わせて用いることができる。各実施
例において、入力信号及び出力信号のレベル及び振幅な
らびに電源電圧の絶対値及び極性等、種々の実施形態を
採りうる。また、その変形例の組み合わせの中で、例え
ばノ＼イポーラトランジスタをＰ　Ｎ　Ｐ型トランジス
タに置き換え、ＰチャンネルＭＯＳＦＥＴとＮチャンネ
ルＭ　Ｏ５ＦＥＴとを置き換えることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速コンピュータ等
を構成する高速論理集積回路装置に搭載されるＢｉ　・
ＣＭＯ５論理回路に通用した場合について説明したが、
それに限定されるものではなく、例えば、ゲートアレイ
築積回路や各種の専用論理集積回路装置等を構成する同
様なり１・ＣＭＯ３論理回路にも通用できる。本発明は
、少なくともバイポーラトランジスタ及びＭＯＳＦＥＴ
が組み合わされてなる論理回路ならびにこのような＃に
理回路を基本構成とするディジタル集積回路装置に広く
通用できる。

Ｃ発明の効果〕 本願に８いて開示される発明のうち代表的なものによ、
って得らｎ７る幼果を簡単に説明すれば、゛ド記のとＢ
りである。すなわち、高速７ンピエータ等を構成する高
速論理集積回路装置に搭載されるＢ１・ＣＭＯ５論理回
路を、入力信号を受ける入力トランジスタと、入カドラ
ン・ゾスタのコレクタ４位を受ける出力ｌ−ランジスタ
と、人力トランシ“スタのコレクタ測に並列形態に設け
られるダイオード及び入力信号を受けるＰチャンネルＭ
　ＯＳ　ＦＥＴからなる可変インピーダンス手段と、入
力トランジスタのエミッタ側に設けられ入力信号に従っ
て選択的にオン状態とされるＮチャンネルＭＯＳＦＥＴ
からな、５電流源と、出力トランジスタのエミッタ側に
設けられ入力トランジスタのエミッタ電圧を受けるＮチ
ャンネルＭＯＳＦＥＴからなるプルダウン手段とを基本
に構成することで、定゛帛的な動作゛越流と回路素子数
が少なくかつ低電源電圧に対応しうる各種の高速バイポ
ーラ論理回路を実現できる。その結果、Ｂｉ−ＣＭＯ３
−理回路を基本構成とする高速論理Ｓ積回路装置等の高
速動作を損なうことなく、低消費電力化とチ、・プ面積
の縮小を図り、その信頼性を高めうるとともに、高速論
理集積回路装置ひいては高速コンピュータのシステム構
成を効率化できる。

【図面の簡単な説明】

第１図は、この発明が通用されたＢ１・ＣＭす・）論理
回路の一実施例を示す回路図、第２図は、第１図のＢｉ
　・ＣＭＯ３論理回路の一実施例を示す信号波形図、 第３図は、第１図のＢｉ−ＣＭＯ５論理回路に通用され
るデバイス構造図、 第４図は、従来のＢｉ・ＣＭＯ３論理回路に含まれるＮ
チャンネルＭＯＳＦＥＴの一例を示すデハイス構造図、 ｊ）！５図は、この発明が通用されたＢｉ−ＣＭＯ３Ｆ
！Ａ理回路の他の実回路を示す回路図、第６図は、第５
図のＢｉ−ＣＭＯＳ論理回路の一実施例を示す信号波形
図、 ＠７図は、この発明が通用されたＢｉ−ＣＭＯＳ論理回
路の伯の実施例を示す回路図、第８図は、この発明が通
用されたＢ１・ＣＭＯＳ論理回路の他の実施例を示す回
路図、第９図は、この発明が通用されたＢ１・Ｃ，Ｍ　
ＣＩＳ論理回路の他の実施例を示す回路図、第１０図は
、この発明か通用されたＢｌ　ＣＭＯＳ論理回路の他の
実施例を示す回路図、第１１図は、この発明が通用され
たＢ　ｉ−ＣＭＯＳ論理回路の他の実施例を示す回路図
、第１２図は、この発明が通用されたＢ１・ＣＭＯＳ論
理回路の他の実施例を示す回路図、第１３図は、この発
明が通用されたＢ１・ＣＭＯＳ論理回路の他の実施例を
示す回路図、第１４図は、この発明が通用されたＢ１・
ＣＭＯＳ論理回路に所定の定電圧を供給する電圧発生回
路の一実施例を示す回路図、 第１５図は、この発明が通用されたＢｉ−ＣＭＯＳ論理
回路の他の実施例を示す回路ス、第１６図は、この発明
か通用されたＢｉ　・ＣＭＯＳ論理回路の他の実施例を
示す回路図、第１７図は、この発明か通用されたＢ１・
ＣＭＯＳ論理回路の他の実施例を示す回路図、第１８図
は、この発明か通用されたＢｉ−ＣＭＯＳ論理回路の他
の実施例を示す回路ス、第１９図は、この発明か通用さ
れたＢ＋−ＣＭＯＳ論理回路の他の実施例を示す回路図
、第２０図は、この発明が通用されたＢｉ　　ＣＭＯＳ
論理回路の他の実施例を示す回路図、第２１図は、この
発明が通用されたＢ１・ＣＭＯＳ論理回路の他の実施例
を示す回路図、第２２図は、この発明が通用されたＢ　
１−ＣＭＯＳ論理回路の他の実施例を示す回路図、第２
３図は、この発明か通用されたＢ１・ＣＭＯＳ論理回路
の他の実施例を示す回路図、第２４図＜ａ＞〜（ｃ）な
らびに第２５図（ａ）　〜＜ｃ）は、第２３図のＢ　ｉ
−ＣＭ　ＯＳ　ｍ理回路の動作を説明するための特性図
である。 Ｔ　ｉ　〜Ｔ２２　・・・ＮＰＮ型バイポーラ［円７ジ
スタ、Ｑ１〜Ｑ２０・　　・ＰチャンネルＭ　ＣＩ　５
ＦＥＴ、、Ｑ２１〜Ｑ４２・・・Ｎナヤン不ルＭし５Ｆ
ＥＴＸ　Ｄｉ〜ＤＩＯ・　・　・ダイオード、Ｒ１・・
・砥抗、Ｎ１・・・インバータ回路。 Ｖ　Ｇ　Ｎ　、　　Ｖ　Ｇ　Ｐ・・・電圧発生回路。 ＰＮＩ〜Ｐ　Ｎ　４・・・位相判定部、ＬＤ・・・負荷
駆動部。

Claims (1)

1. 【特許請求の範囲】 １、そのベースに入力信号を受ける入力トランジスタと
   、第１の電源電圧と上記入力トランジスタのコレクタと
   の間に設けられる第１のＭＯＳＦＥＴと、上記入力トラ
   ンジスタのエミッタと第２の電源電圧との間に設けられ
   る第２のＭＯＳＦＥＴと、第１の電源電圧と回路の出力
   端子との間に設けられそのベースに上記入力トランジス
   タのコレクタ電位を受ける出力トランジスタと、上記出
   力端子と第２又は第３の電源電圧との間に設けられる第
   ３のＭＯＳＦＥＴとを含むことを特徴とする論理回路。 ２、上記論理回路は、上記第１のＭＯＳＦＥＴと並列形
   態に設けられるレベル設定手段を含むものであることを
   特徴とする特許請求の範囲第１項記載の論理回路。 ３、上記論理回路は、高速論理集積回路装置に搭載され
   るものであることを特徴とする特許請求の範囲第１項又
   は第２項記載の論理回路。 ４、上記第１のＭＯＳＦＥＴは、そのゲートに上記入力
   信号を受けるＰチャンネルＭＯＳＦＥＴであることを特
   徴とする特許請求の範囲第１項、第２項又は第３項記載
   の論理回路。 ５、上記レベル設定手段は、ダイオードであることを特
   徴とする特許請求の範囲第２項又は第３項記載の論理回
   路。 ６、上記レベル設定手段は、そのゲートに所定の定電圧
   を受けるＰチャンネルＭＯＳＦＥＴであって、上記定電
   圧は、上記ＰチャンネルＭＯＳＦＥＴのしきい値電圧の
   変動を補償しうるものであることを特徴とする特許請求
   の範囲第２項又は第３項記載の論理回路。 ７、上記第２のＭＯＳＦＥＴは、そのゲートに入力信号
   を受けるＮチャンネルＭＯＳＦＥＴであることを特徴と
   する特許請求の範囲第１項、第２項又は第３項記載の論
   理回路。 ８、上記第２のＭＯＳＦＥＴは、そのゲートに所定の定
   電圧を受けるＮチャンネルＭＯＳＦＥＴであって、上記
   定電圧は、上記ＮチャンネルＭＯＳＦＥＴのしきい値電
   圧の変動を補償しうるものであることを特徴とする特許
   請求の範囲第１項、第２項又は第３項記載の論理回路。 ９、上記定電圧は、上記入力信号に従って選択的にオン
   状態とされる第４のＭＯＳＦＥＴを介して選択的に供給
   されるものであることを特徴とする特許請求の範囲第８
   項記載の論理回路。 １０、上記第３のＭＯＳＦＥＴは、そのソースが第２の
   電源電圧に結合されかつそのゲートに上記入力トランジ
   スタのエミッタ電位を受けるＮチャンネルＭＯＳＦＥＴ
   であることを特徴とする特許請求の範囲第１項、第２項
   又は第３項記載の論理回路。 １１、上記ＮチャンネルＭＯＳＦＥＴは、上記第２のＭ
   ＯＳＦＥＴに比較して小さなしきい値電圧を持つもので
   あることを特徴とする特許請求の範囲第１０項記載の論
   理回路。 １２、上記論理回路は、上記出力トランジスタのベース
   と第２の電源電圧との間に設けられそのゲートに上記入
   力トランジスタのエミッタ電位を受ける第５のＭＯＳＦ
   ＥＴを含むものであることを特徴とする特許請求の範囲
   第１０項又は第１１項記載の論理回路。 １３、上記第３のＭＯＳＦＥＴは、そのソースが第２の
   電源電圧に結合されかつそのベースに所定の定電圧を受
   けるＮチャンネルＭＯＳＦＥＴであって、上記定電圧は
   、上記ＮチャンネルＭＯＳＦＥＴのしきい値電圧の変動
   を補償しうるものであることを特徴とする特許請求の範
   囲第１項、第２項又は第３項記載の論理回路。 １４、上記第３のＭＯＳＦＥＴは、そのソースが第３の
   電源電圧に結合されかつそのゲートに上記入力信号を受
   けるＮチャンネルＭＯＳＦＥＴであって、上記第３の電
   源電圧の絶対値は、上記第２の電源電圧の絶対値より大
   きくされるものであることを特徴とする特許請求の範囲
   第１項、第２項又は第３項記載の論理回路。 １５、上記第３のＭＯＳＦＥＴは、そのドレインが第２
   の電源電圧に結合されそのゲートに上記入力トランジス
   タのエミッタ電位を受けるＰチャンネルＭＯＳＦＥＴで
   あることを特徴とする特許請求の範囲第１項、第２項又
   は第３項記載の論理回路。 １６、上記論理回路は、直列結合される複数の上記第１
   のＭＯＳＦＥＴと、並列結合される複数の上記入力トラ
   ンジスタ及び第２のＭＯＳＦＥＴとを含み、複数の入力
   信号に対するノアゲート回路として機能するものである
   ことを特徴とする特許請求の範囲第１項、第２項又は第
   ３項記載の論理回路。 １７、上記入力トランジスタならびに第１及び第２のＭ
   ＯＳＦＥＴは、上記論理回路の位相判定部を構成し、上
   記出力トランジスタ及び第３のＭＯＳＦＥＴは、上記論
   理回路の負荷駆動部を構成するものであって、上記論理
   回路は、複数の上記位相判定部と、並列形態とされその
   ベースに対応する上記位相判定部の反転出力信号を受け
   る複数の上記出力トランジスタと、直列形態とされその
   ゲートに対応する上記位相判定部の非反転出力信号を受
   ける複数の上記第３のＭＯＳＦＥＴとを含み、複数の入
   力信号に対するナンドゲート回路として機能するもので
   あることを特徴とする特許請求の範囲第１項、第２項又
   は第３項記載の論理回路。