JP2002026720A - 低消費電力回路 - Google Patents
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Abstract
(57)【要約】
【課題】 ソース電圧生成にＭＩＳトランジスタのＶｔ
特性を使用することで、消費電力を少なくすること。 【解決手段】 インバータを構成しているＮチャネルト
ランジスタを縦積み構成（３２，４１）とする。Ｎチャ
ネルトランジスタソース電圧制御回路（５）は、下段の
Ｎチャネルトランジスタソース電圧バイアストランジス
タ（４）のゲート電圧を、Ｎチャネルトランジスタソー
ス電圧バイアストランジスタ（４）のドレイン電圧また
は電源電圧に繋ぎ換えるコントロールを行う。
特性を使用することで、消費電力を少なくすること。 【解決手段】 インバータを構成しているＮチャネルト
ランジスタを縦積み構成（３２，４１）とする。Ｎチャ
ネルトランジスタソース電圧制御回路（５）は、下段の
Ｎチャネルトランジスタソース電圧バイアストランジス
タ（４）のゲート電圧を、Ｎチャネルトランジスタソー
ス電圧バイアストランジスタ（４）のドレイン電圧また
は電源電圧に繋ぎ換えるコントロールを行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低スレッショルド
電圧を持つ相補型ＭＩＳ（metal insulator semiconduc
tor）電界効果トランジスタで構成された半導体集積回
路に関し、特に、待機（スタンバイモード）時の消費電
力低減を目的とした低消費電力回路に関する。
電圧を持つ相補型ＭＩＳ（metal insulator semiconduc
tor）電界効果トランジスタで構成された半導体集積回
路に関し、特に、待機（スタンバイモード）時の消費電
力低減を目的とした低消費電力回路に関する。
【０００２】
【従来の技術】この技術分野において周知のように、薄
い絶縁層を挟んだ半導体・絶縁体・金属の積層構造をＭ
ＩＳ（metal insulator semiconductor）構造と呼ぶ。
そして、ＭＩＳ電界効果トランジスタにおいて、絶縁体
としてシリコン酸化膜を用いたのがＭＯＳ（metal oxid
e semiconductor）電界効果トランジスタである。以下
の説明においては、電界効果トランジスタをＦＥＴと略
称したり、単にトランジスタと呼ぶことにする。ＭＩＳ
トランジスタは、スレッショルド電圧（以下、「Ｖｔ」
と略す。）を持つ。
い絶縁層を挟んだ半導体・絶縁体・金属の積層構造をＭ
ＩＳ（metal insulator semiconductor）構造と呼ぶ。
そして、ＭＩＳ電界効果トランジスタにおいて、絶縁体
としてシリコン酸化膜を用いたのがＭＯＳ（metal oxid
e semiconductor）電界効果トランジスタである。以下
の説明においては、電界効果トランジスタをＦＥＴと略
称したり、単にトランジスタと呼ぶことにする。ＭＩＳ
トランジスタは、スレッショルド電圧（以下、「Ｖｔ」
と略す。）を持つ。
【０００３】低電圧時において、ＭＩＳトランジスタを
高速に動作させるためには、そのＶｔを低下させること
で可能になる。しかしながら、図４に示すように、ＭＩ
Ｓトランジスタを低Ｖｔ化すると、エンハンスメント型
ＭＩＳトランジスタがオフ（ゲート電圧が０Ｖ）時に、
ドレイン−ソース間にサブスレッショルドリーク電流が
増大することが解っている。例えば、酸化膜厚が６０オ
ングストローム、温度が８５℃では、Ｖｔが１００ｍＶ
低下する度に、ドレイン電流は１０倍に増加する。
高速に動作させるためには、そのＶｔを低下させること
で可能になる。しかしながら、図４に示すように、ＭＩ
Ｓトランジスタを低Ｖｔ化すると、エンハンスメント型
ＭＩＳトランジスタがオフ（ゲート電圧が０Ｖ）時に、
ドレイン−ソース間にサブスレッショルドリーク電流が
増大することが解っている。例えば、酸化膜厚が６０オ
ングストローム、温度が８５℃では、Ｖｔが１００ｍＶ
低下する度に、ドレイン電流は１０倍に増加する。
【０００４】一方、Ｖｔを上昇させると、トランジスタ
ドレインリーク電流は、ドレイン−バックゲート間ジャ
ンクションリーク電流（ドレイン電圧に依存）が支配的
になり飽和する。
ドレインリーク電流は、ドレイン−バックゲート間ジャ
ンクションリーク電流（ドレイン電圧に依存）が支配的
になり飽和する。
【０００５】また、電源電圧を下げればジャンクション
リーク電流は低減するが、トランジスタ寸法などを変え
ずに電源電圧だけを下げれば、動作速度が低下する。こ
の電源電圧を下げた状態で速度を上げるには、トランジ
スタサイズを増大させることが必要となる。なお、トラ
ンジスタサイズを増大させると、寄生容量も増大するた
め、一概に速度が速くなるとは限らない。
リーク電流は低減するが、トランジスタ寸法などを変え
ずに電源電圧だけを下げれば、動作速度が低下する。こ
の電源電圧を下げた状態で速度を上げるには、トランジ
スタサイズを増大させることが必要となる。なお、トラ
ンジスタサイズを増大させると、寄生容量も増大するた
め、一概に速度が速くなるとは限らない。
【０００６】よって、トランジスタサイズを増大させる
こと無しに、低電圧時にトランジスタを高速に動作させ
るためには、ゲート酸化膜の膜厚を低減させるか、低Ｖ
ｔ化が有効である。しかしながら、リーク電流を低減さ
せるためには、高Ｖｔ化が必要となる。このため、同時
に低電圧時に高速動作でき、消費電力が少ない条件は、
Ｖｔに関して相容れないこととなる。
こと無しに、低電圧時にトランジスタを高速に動作させ
るためには、ゲート酸化膜の膜厚を低減させるか、低Ｖ
ｔ化が有効である。しかしながら、リーク電流を低減さ
せるためには、高Ｖｔ化が必要となる。このため、同時
に低電圧時に高速動作でき、消費電力が少ない条件は、
Ｖｔに関して相容れないこととなる。
【０００７】よって、高速動作モード（アクティブモー
ド）と低消費電力モード（スタンバイモード）とを時間
的に切り替えることで、総体的に消費電力を削減し、高
速動作も保証する方法が考えられる。これを実現するた
めに、Ｖｔを時間的に変化させる技術が必要となる。
ド）と低消費電力モード（スタンバイモード）とを時間
的に切り替えることで、総体的に消費電力を削減し、高
速動作も保証する方法が考えられる。これを実現するた
めに、Ｖｔを時間的に変化させる技術が必要となる。
【０００８】図５に従来の低消費電力回路を示す。図示
の低消費電力回路は、低スレッショルド論理回路３と、
Ｎチャネルトランジスタソース電圧生成回路８とを有す
る。
の低消費電力回路は、低スレッショルド論理回路３と、
Ｎチャネルトランジスタソース電圧生成回路８とを有す
る。
【０００９】図に示されるように低スレッショルド論理
回路３は、ＣＭＩＳ標準インバータ回路であって、Ｐチ
ャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトラ
ンジスタ３２とから成る。ＰチャネルＭＩＳトランジス
タ３１とＮチャネルＭＩＳトランジスタ３２のゲート同
士、またドレイン同士を接続し、ゲートは入力端子ＩＮ
に接続され、ドレインは出力端子ＯＵＴに接続されてい
る。
回路３は、ＣＭＩＳ標準インバータ回路であって、Ｐチ
ャネルＭＩＳトランジスタ３１とＮチャネルＭＩＳトラ
ンジスタ３２とから成る。ＰチャネルＭＩＳトランジス
タ３１とＮチャネルＭＩＳトランジスタ３２のゲート同
士、またドレイン同士を接続し、ゲートは入力端子ＩＮ
に接続され、ドレインは出力端子ＯＵＴに接続されてい
る。
【００１０】ＰチャネルＭＩＳトランジスタ３１のバッ
クゲートとソースとが接続され、ソースは電源端子ＶＤ
Ｄに接続されている。一方、ＮチャネルＭＩＳトランジ
スタ３２のソースは接地端子ＧＮＤに接続され、Ｎチャ
ネルＭＩＳトランジスタ３２のバックゲートは接地端子
ＧＮＤに接続されている。尚、電源端子ＶＤＤおよび接
地端子ＧＮＤは、それぞれ、最高電源および最低電源と
も呼ばれる。
クゲートとソースとが接続され、ソースは電源端子ＶＤ
Ｄに接続されている。一方、ＮチャネルＭＩＳトランジ
スタ３２のソースは接地端子ＧＮＤに接続され、Ｎチャ
ネルＭＩＳトランジスタ３２のバックゲートは接地端子
ＧＮＤに接続されている。尚、電源端子ＶＤＤおよび接
地端子ＧＮＤは、それぞれ、最高電源および最低電源と
も呼ばれる。
【００１１】一方、Ｎチャネルトランジスタソース電圧
生成回路８は、ＮチャネルＭＩＳトランジスタ８１と、
ダイオード８２とから成る。ＮチャネルＭＩＳトランジ
スタ８１はスイッチＮチャネルトランジスタとして働
く。ＮチャネルＭＩＳトランジスタ８１のドレインは電
源端子ＶＤＤに接続され、バックゲートは接地端子ＧＮ
Ｄに接続されている。ＮチャネルＭＩＳトランジスタ８
１のゲートは制御端子ＳＴＢに接続されている。Ｎチャ
ネルＭＩＳトランジスタ８１のソースはダイオード８２
のアノードに接続されている。ダイオード８２のカソー
ドは接地端子ＧＮＤに接続されている。
生成回路８は、ＮチャネルＭＩＳトランジスタ８１と、
ダイオード８２とから成る。ＮチャネルＭＩＳトランジ
スタ８１はスイッチＮチャネルトランジスタとして働
く。ＮチャネルＭＩＳトランジスタ８１のドレインは電
源端子ＶＤＤに接続され、バックゲートは接地端子ＧＮ
Ｄに接続されている。ＮチャネルＭＩＳトランジスタ８
１のゲートは制御端子ＳＴＢに接続されている。Ｎチャ
ネルＭＩＳトランジスタ８１のソースはダイオード８２
のアノードに接続されている。ダイオード８２のカソー
ドは接地端子ＧＮＤに接続されている。
【００１２】尚、低スレッショルド論理回路３内のＮチ
ャネルＭＩＳトランジスタ３２のソースは、Ｎチャネル
トランジスタソース電圧生成回路８内のダイオード８２
のアノードとＮチャネルＭＩＳトランジスタ８１のソー
スとに接続されている。
ャネルＭＩＳトランジスタ３２のソースは、Ｎチャネル
トランジスタソース電圧生成回路８内のダイオード８２
のアノードとＮチャネルＭＩＳトランジスタ８１のソー
スとに接続されている。
【００１３】また、本発明に関連する他の先行技術も知
られている。例えば、特開２０００−１３２１５号公報
（以下、「先行技術１」と呼ぶ）には、簡略な素子構成
で低スレッショルド相補型ＦＥＴを含む論理回路の待機
時のリーク電流低減を図ると共に待機時にも各ノードの
電位状態を保持するようにした「半導体集積回路」が開
示されている。この先行技術１では、２種のソース電圧
切り替えに、ダイオードや高抵抗素子或いはトランジス
タから成る電位クランプ回路と制御トランジスタをパラ
レル接続することで実現している。また、この先行技術
１では、２つの素子をパラレル接続した構成と、１つの
素子をシリーズに接続した構成で、素子を２モードに変
化させることで実現している。
られている。例えば、特開２０００−１３２１５号公報
（以下、「先行技術１」と呼ぶ）には、簡略な素子構成
で低スレッショルド相補型ＦＥＴを含む論理回路の待機
時のリーク電流低減を図ると共に待機時にも各ノードの
電位状態を保持するようにした「半導体集積回路」が開
示されている。この先行技術１では、２種のソース電圧
切り替えに、ダイオードや高抵抗素子或いはトランジス
タから成る電位クランプ回路と制御トランジスタをパラ
レル接続することで実現している。また、この先行技術
１では、２つの素子をパラレル接続した構成と、１つの
素子をシリーズに接続した構成で、素子を２モードに変
化させることで実現している。
【００１４】以下、図６を参照して、先行技術１に開示
された低消費電力回路について説明する。
された低消費電力回路について説明する。
【００１５】図示の低消費電力回路は、低スレッショル
ド論理回路３と、第１の電圧クランプダイオード（電位
クランプ回路）１０と、Ｐチャネルトランジスタ電圧切
り替えトランジスタ（制御トランジスタ）１１と、第２
の電圧クランプダイオード（電位クランプ回路）１２
と、Ｎチャネルトランジスタ電圧切り替えトランジスタ
（制御トランジスタ）１３とを有する。
ド論理回路３と、第１の電圧クランプダイオード（電位
クランプ回路）１０と、Ｐチャネルトランジスタ電圧切
り替えトランジスタ（制御トランジスタ）１１と、第２
の電圧クランプダイオード（電位クランプ回路）１２
と、Ｎチャネルトランジスタ電圧切り替えトランジスタ
（制御トランジスタ）１３とを有する。
【００１６】図６に示すように、低スレッショルド論理
回路３の各電源に接続するソース端子の内、Ｐチャネル
ＭＩＳトランジスタ３１には、電源端子ＶＤＤから順バ
イアスするように、第１の電圧クランプダイオード１０
とＰチャネルトランジスタ電圧切り替えトランジスタ１
１が並列に接続されている。詳述すると、第１の電圧ク
ランプダイオード１０のアノードは電源端子ＶＤＤに接
続され、カソードは低スレッショルド論理回路３内のＰ
チャネルＭＩＳトランジスタ３１のソースに接続されて
いる。Ｐチャネルトランジスタソース電圧切り替えトラ
ンジスタ１１はＰチャネルＭＩＳトランジスタ１１１か
ら成る。ＰチャネルＭＩＳトランジスタ１１１のバック
ゲートとソースとが接続され、ソースは電源端子ＶＤＤ
に接続されている。また、ＰチャネルＭＩＳトランジス
タ１１１のゲートは第１の制御端子ＳＴＢに接続され、
ドレインは低スレッショルド論理回路３内のＰチャネル
ＭＩＳトランジスタ３１のソースに接続されている。
回路３の各電源に接続するソース端子の内、Ｐチャネル
ＭＩＳトランジスタ３１には、電源端子ＶＤＤから順バ
イアスするように、第１の電圧クランプダイオード１０
とＰチャネルトランジスタ電圧切り替えトランジスタ１
１が並列に接続されている。詳述すると、第１の電圧ク
ランプダイオード１０のアノードは電源端子ＶＤＤに接
続され、カソードは低スレッショルド論理回路３内のＰ
チャネルＭＩＳトランジスタ３１のソースに接続されて
いる。Ｐチャネルトランジスタソース電圧切り替えトラ
ンジスタ１１はＰチャネルＭＩＳトランジスタ１１１か
ら成る。ＰチャネルＭＩＳトランジスタ１１１のバック
ゲートとソースとが接続され、ソースは電源端子ＶＤＤ
に接続されている。また、ＰチャネルＭＩＳトランジス
タ１１１のゲートは第１の制御端子ＳＴＢに接続され、
ドレインは低スレッショルド論理回路３内のＰチャネル
ＭＩＳトランジスタ３１のソースに接続されている。
【００１７】一方、低スレッショルド論理回路３の各電
源に接続するソース端子の内、ＮチャネルＭＩＳトラン
ジスタ３２には、接地端子ＧＮＤへ順バイアスするよう
に、第２の電圧クランプダイオード１２とＮチャネルト
ランジスタソース電圧切り替えトランジスタ１３が並列
に接続された構成をしている。詳述すると、第２の電圧
クランプダイオード１２のアノードは低スレッショルド
論理回路３内のＮチャネルＭＩＳトランジスタ３２のソ
ースに接続され、カソードは接地端子ＧＮＤに接続され
ている。Ｎチャネルトランジスタソース電圧切り替えト
ランジスタ１３はＮチャネルＭＩＳトランジスタ１３１
から成る。ＮチャネルＭＩＳトランジスタ１３１のバッ
クゲートとソースとが接続され、ソースは接地端子ＧＮ
Ｄに接続されている。また、ＮチャネルＭＩＳトランジ
スタ１３１のゲートは第２の制御端子／ＳＴＢに接続さ
れ、ドレインは低スレッショルド論理回路３内のＮチャ
ネルＭＩＳトランジスタ３２のソースに接続されてい
る。
源に接続するソース端子の内、ＮチャネルＭＩＳトラン
ジスタ３２には、接地端子ＧＮＤへ順バイアスするよう
に、第２の電圧クランプダイオード１２とＮチャネルト
ランジスタソース電圧切り替えトランジスタ１３が並列
に接続された構成をしている。詳述すると、第２の電圧
クランプダイオード１２のアノードは低スレッショルド
論理回路３内のＮチャネルＭＩＳトランジスタ３２のソ
ースに接続され、カソードは接地端子ＧＮＤに接続され
ている。Ｎチャネルトランジスタソース電圧切り替えト
ランジスタ１３はＮチャネルＭＩＳトランジスタ１３１
から成る。ＮチャネルＭＩＳトランジスタ１３１のバッ
クゲートとソースとが接続され、ソースは接地端子ＧＮ
Ｄに接続されている。また、ＮチャネルＭＩＳトランジ
スタ１３１のゲートは第２の制御端子／ＳＴＢに接続さ
れ、ドレインは低スレッショルド論理回路３内のＮチャ
ネルＭＩＳトランジスタ３２のソースに接続されてい
る。
【００１８】スタンバイモードのときには、第１の制御
端子ＳＴＢに論理ハイレベルの信号が供給され、第２の
制御端子／ＳＴＢに論理ロウレベルの信号が供給され
る。この場合、Ｐチャネルトランジスタソース電圧切り
替えトランジスタ１１のＰチャネルＭＩＳトランジスタ
１１１はオフ状態となり、Ｎチャネルトランジスタソー
ス電圧切り替えトランジスタ１３のＮチャネルＭＩＳト
ランジスタ１３１もオフ状態となる。
端子ＳＴＢに論理ハイレベルの信号が供給され、第２の
制御端子／ＳＴＢに論理ロウレベルの信号が供給され
る。この場合、Ｐチャネルトランジスタソース電圧切り
替えトランジスタ１１のＰチャネルＭＩＳトランジスタ
１１１はオフ状態となり、Ｎチャネルトランジスタソー
ス電圧切り替えトランジスタ１３のＮチャネルＭＩＳト
ランジスタ１３１もオフ状態となる。
【００１９】一方、アクティブモードのときには、第１
の制御端子ＳＴＢに論理ロウレベルの信号が供給され、
第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給
される。この場合、Ｐチャネルトランジスタソース電圧
切り替えトランジスタ１１のＰチャネルＭＩＳトランジ
スタ１１はオン状態となり、Ｎチャネルトランジスタソ
ース電圧切り替えトランジスタ１３のＮチャネルＭＩＳ
トランジスタ１３１もオン状態となる。
の制御端子ＳＴＢに論理ロウレベルの信号が供給され、
第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給
される。この場合、Ｐチャネルトランジスタソース電圧
切り替えトランジスタ１１のＰチャネルＭＩＳトランジ
スタ１１はオン状態となり、Ｎチャネルトランジスタソ
ース電圧切り替えトランジスタ１３のＮチャネルＭＩＳ
トランジスタ１３１もオン状態となる。
【００２０】このように、スタンバイモードの場合、ソ
ース電圧にダイオードのビルトイン電圧によりクランプ
された電圧を、低スレッショルド論理回路３のトランジ
スタ３１および３２のソース電圧にする。方法として
は、各切り替えトランジスタ１１および１３をオフ状態
として、電流をクランプダイオード１０および１２にて
流すことで実現する。そして、通常時は各切り替えトラ
ンジスタ１１および１３をオン状態とすることで、電流
をトランジスタに流すことで、低スレッショルド論理回
路３のトランジスタ３１および３２のソース電圧を各電
源とほぼ同じにすることが出来る。また、クランプダイ
オード１０の代りに高抵抗素子やトランジスタを用いる
構成も、同様な効果が得られる。
ース電圧にダイオードのビルトイン電圧によりクランプ
された電圧を、低スレッショルド論理回路３のトランジ
スタ３１および３２のソース電圧にする。方法として
は、各切り替えトランジスタ１１および１３をオフ状態
として、電流をクランプダイオード１０および１２にて
流すことで実現する。そして、通常時は各切り替えトラ
ンジスタ１１および１３をオン状態とすることで、電流
をトランジスタに流すことで、低スレッショルド論理回
路３のトランジスタ３１および３２のソース電圧を各電
源とほぼ同じにすることが出来る。また、クランプダイ
オード１０の代りに高抵抗素子やトランジスタを用いる
構成も、同様な効果が得られる。
【００２１】また、特開平９−５５４７０号公報（以
下、「先行技術２」と呼ぶ。）には、低電圧で作動させ
るために閾値電圧を下げたＭＯＳＦＥＴの待機時のリー
ク電流を削減できるようにした「半導体回路及び半導体
回路装置」が開示されている。この先行技術２でも、２
つの電位に対して、スイッチで切り替えるタイプで実現
している。すなわち、先行技術２に開示された半導体回
路は、ＭＯＳＦＥＴを備える半導体回路であって、ＭＯ
ＳＦＥＴへソース電位として与えるべき２つの異なる電
位をそれぞれ固定する２つの電位固定手段と、ＭＯＳＦ
ＥＴのソースを２つの電位固定手段の何れかに切り替え
接続するスイッチング手段とを備えている。
下、「先行技術２」と呼ぶ。）には、低電圧で作動させ
るために閾値電圧を下げたＭＯＳＦＥＴの待機時のリー
ク電流を削減できるようにした「半導体回路及び半導体
回路装置」が開示されている。この先行技術２でも、２
つの電位に対して、スイッチで切り替えるタイプで実現
している。すなわち、先行技術２に開示された半導体回
路は、ＭＯＳＦＥＴを備える半導体回路であって、ＭＯ
ＳＦＥＴへソース電位として与えるべき２つの異なる電
位をそれぞれ固定する２つの電位固定手段と、ＭＯＳＦ
ＥＴのソースを２つの電位固定手段の何れかに切り替え
接続するスイッチング手段とを備えている。
【００２２】
【発明が解決しようとする課題】上述した従来技術や先
行技術１、先行技術２には、それぞれ、次に述べるよう
な問題がある。
行技術１、先行技術２には、それぞれ、次に述べるよう
な問題がある。
【００２３】先ず、図５に図示した従来の低消費電力回
路は、スイッチＮチャネルトランジスタ８１がオン時
に、最高電源ＶＤＤと最低電源ＧＮＤと間に電流を流し
続ける。よって、低スレッショルド論理回路３のＮチャ
ネルＭＩＳトランジスタ３２のＶｔを上昇させることが
出来き、この低スレッショルド論理回路３のリーク電流
を減少させることが出来る。しかしながら、総合的なリ
ーク電流を減少させることは出来ない。その理由は、中
間電位を生成するために、スイッチＮチャネルトランジ
スタ８１のオン抵抗とダイオード８２の順方向抵抗の分
圧を利用して、中間の電圧を作成しているためである。
路は、スイッチＮチャネルトランジスタ８１がオン時
に、最高電源ＶＤＤと最低電源ＧＮＤと間に電流を流し
続ける。よって、低スレッショルド論理回路３のＮチャ
ネルＭＩＳトランジスタ３２のＶｔを上昇させることが
出来き、この低スレッショルド論理回路３のリーク電流
を減少させることが出来る。しかしながら、総合的なリ
ーク電流を減少させることは出来ない。その理由は、中
間電位を生成するために、スイッチＮチャネルトランジ
スタ８１のオン抵抗とダイオード８２の順方向抵抗の分
圧を利用して、中間の電圧を作成しているためである。
【００２４】一方、上述した先行技術１（図６）の構成
では、制御トランジスタ１１、１３に並列に接続され
た、ダイオード（アノードとカソードが電源と寄生回路
を形成しない構成のもの）または高抵抗素子等の電位ク
ランプ回路１０、１２が必要となる。これらを作るに
は、追加工程が必要となる。特に、ダイオードの場合は
寄生回路対策のため、ＳＯＩ（silicon on insulator）
基板以外の基板では大きな面積が必要となる。その理由
は、標準ＣＭＩＳ作製プロセスでは、高抵抗素子は作製
出来ないため、専用工程が追加となるからである。ま
た、ダイオードの場合は順バイアス動作を行うので、簡
単にＮＰＮ又はＰＮＰバイポーラ動作を起こし、誤動作
やラッチアップ等を引き起こすためダイオードの周辺に
は素子をレイアウト出来ないからである。一方、基板が
ＳＯＩ基板で有れば寄生回路を無視することができる
が、基板のコストが高いという欠点がある。電位クラン
プ回路としてトランジスタを使用した場合、動作抵抗自
体も小さい方が仮電源が安定するので、Ｗは大きくな
る。しかも、モードにより片方は使用されなくなるた
め、レイアウト面積は大きくなる。とにかく、先行技術
１では、制御トランジスタ１１、１３の他に電位クラン
プ回路１０、１２が必要となる。
では、制御トランジスタ１１、１３に並列に接続され
た、ダイオード（アノードとカソードが電源と寄生回路
を形成しない構成のもの）または高抵抗素子等の電位ク
ランプ回路１０、１２が必要となる。これらを作るに
は、追加工程が必要となる。特に、ダイオードの場合は
寄生回路対策のため、ＳＯＩ（silicon on insulator）
基板以外の基板では大きな面積が必要となる。その理由
は、標準ＣＭＩＳ作製プロセスでは、高抵抗素子は作製
出来ないため、専用工程が追加となるからである。ま
た、ダイオードの場合は順バイアス動作を行うので、簡
単にＮＰＮ又はＰＮＰバイポーラ動作を起こし、誤動作
やラッチアップ等を引き起こすためダイオードの周辺に
は素子をレイアウト出来ないからである。一方、基板が
ＳＯＩ基板で有れば寄生回路を無視することができる
が、基板のコストが高いという欠点がある。電位クラン
プ回路としてトランジスタを使用した場合、動作抵抗自
体も小さい方が仮電源が安定するので、Ｗは大きくな
る。しかも、モードにより片方は使用されなくなるた
め、レイアウト面積は大きくなる。とにかく、先行技術
１では、制御トランジスタ１１、１３の他に電位クラン
プ回路１０、１２が必要となる。
【００２５】一方、上述した先行技術２には、どの様に
して中間電位を作成するかについては何等記載されてお
らず、中間電位作成時の消費電力がどうなるのかが解ら
ない。
して中間電位を作成するかについては何等記載されてお
らず、中間電位作成時の消費電力がどうなるのかが解ら
ない。
【００２６】したがって、本発明の課題は、レイアウト
面積を大きくすることなく、スタンバイモード時の消費
電力を少なくすることができる低消費電力回路を提供す
ることにある。
面積を大きくすることなく、スタンバイモード時の消費
電力を少なくすることができる低消費電力回路を提供す
ることにある。
【００２７】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような技術的構成を採用する。すな
わち、本発明による低消費電力回路は、少なくとも互い
にゲート同士とドレイン同士とが接続されたＰチャネル
ＭＩＳトランジスタとＮチャネルＭＩＳトランジスタと
から成るインバータを含む論理回路を有し、該論理回路
をアクティブモードとスタンバイモードとで動作させる
ことが可能なＣＭＩＳトランジスタ回路における、前記
スタンバイモードにおいて、前記論理回路内トランジス
タのスレッショルド電圧（Ｖｔ）をソース電圧制御によ
るバックゲートバイアス効果により高くすることで、サ
ブスレッショルドリーク電流を低減する低消費電力回路
であって、前記スレッショルド電圧を高くするためにソ
ース電圧を上昇する回路を、前記スタンバイモード時に
ＭＩＳトランジスタのゲートとドレインを接続されるＭ
ＩＳトランジスタで作り、前記低消費電力回路をＣＭＩ
Ｓ回路のみで構成したことを特徴とする。
達成するために次のような技術的構成を採用する。すな
わち、本発明による低消費電力回路は、少なくとも互い
にゲート同士とドレイン同士とが接続されたＰチャネル
ＭＩＳトランジスタとＮチャネルＭＩＳトランジスタと
から成るインバータを含む論理回路を有し、該論理回路
をアクティブモードとスタンバイモードとで動作させる
ことが可能なＣＭＩＳトランジスタ回路における、前記
スタンバイモードにおいて、前記論理回路内トランジス
タのスレッショルド電圧（Ｖｔ）をソース電圧制御によ
るバックゲートバイアス効果により高くすることで、サ
ブスレッショルドリーク電流を低減する低消費電力回路
であって、前記スレッショルド電圧を高くするためにソ
ース電圧を上昇する回路を、前記スタンバイモード時に
ＭＩＳトランジスタのゲートとドレインを接続されるＭ
ＩＳトランジスタで作り、前記低消費電力回路をＣＭＩ
Ｓ回路のみで構成したことを特徴とする。
【００２８】
【作用】本発明では、エンハンス型ＭＩＳトランジスタ
のドレイン電圧（ゲート電圧と同電位接続）−ドレイン
電流特性によるトランジスタのオン・オフ特性を利用し
て、低消費電力で中間電位生成回路を構成している。こ
の中間電位生成回路で生成された中間電位をソース電圧
に適用することで、ＭＩＳトランジスタのＶｔをコント
ロールする。
のドレイン電圧（ゲート電圧と同電位接続）−ドレイン
電流特性によるトランジスタのオン・オフ特性を利用し
て、低消費電力で中間電位生成回路を構成している。こ
の中間電位生成回路で生成された中間電位をソース電圧
に適用することで、ＭＩＳトランジスタのＶｔをコント
ロールする。
【００２９】これによりＭＩＳトランジスタのＶｔが低
くても、サブスレッショルドリーク電流が少ない高Ｖｔ
に特性変更可能なＭＩＳトランジスタによりＣＭＩＳ回
路を構成する事で、低消費電力回路を実現する。
くても、サブスレッショルドリーク電流が少ない高Ｖｔ
に特性変更可能なＭＩＳトランジスタによりＣＭＩＳ回
路を構成する事で、低消費電力回路を実現する。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３１】図１を参照して、本発明の第１の実施の形
態による低消費電力回路について説明する。図示の低消
費電力回路は、被Ｖｔコントロール回路を低スレッショ
ルド論理回路３のＣＭＩＳ標準インバータ回路とした場
合の例を示している。
態による低消費電力回路について説明する。図示の低消
費電力回路は、被Ｖｔコントロール回路を低スレッショ
ルド論理回路３のＣＭＩＳ標準インバータ回路とした場
合の例を示している。
【００３２】低スレッショルド論理回路３は、Ｐチャネ
ルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジ
スタ３２とから成る。ＰチャネルＭＩＳトランジスタ３
１とＮチャネルＭＩＳトランジスタ３２のゲート同士、
またドレイン同士を接続し、ゲートは入力端子ＩＮに接
続され、ドレインは出力端子ＯＵＴに接続されている。
ルＭＩＳトランジスタ３１とＮチャネルＭＩＳトランジ
スタ３２とから成る。ＰチャネルＭＩＳトランジスタ３
１とＮチャネルＭＩＳトランジスタ３２のゲート同士、
またドレイン同士を接続し、ゲートは入力端子ＩＮに接
続され、ドレインは出力端子ＯＵＴに接続されている。
【００３３】ＰチャネルＭＩＳトランジスタ３１のバッ
クゲートとソースとが接続され、ソースは電源電圧（電
源電位）が印加される電源端子ＶＤＤに接続されてい
る。一方、ＮチャネルＭＩＳトランジスタ３２のバック
ゲートは接地電位を持つ接地端子ＧＮＤに接続されてい
る。
クゲートとソースとが接続され、ソースは電源電圧（電
源電位）が印加される電源端子ＶＤＤに接続されてい
る。一方、ＮチャネルＭＩＳトランジスタ３２のバック
ゲートは接地電位を持つ接地端子ＧＮＤに接続されてい
る。
【００３４】尚、電源端子ＶＤＤは最高電源とも呼ば
れ、接地端子ＧＮＤは最低電源とも呼ばれる。また、電
源電圧（電源電位）は最高電位とも呼ばれ、接地電位は
最低電位とも呼ばれる。
れ、接地端子ＧＮＤは最低電源とも呼ばれる。また、電
源電圧（電源電位）は最高電位とも呼ばれ、接地電位は
最低電位とも呼ばれる。
【００３５】低消費電力回路は、Ｎチャネルトランジス
タソース電圧バイアストランジスタ４と、Ｎチャネルト
ランジスタソース電圧制御回路５とを有する。
タソース電圧バイアストランジスタ４と、Ｎチャネルト
ランジスタソース電圧制御回路５とを有する。
【００３６】Ｎチャネルトランジスタソース電圧バイア
ストランジスタ４は、ＮチャネルＭＩＳトランジスタ４
１から成る。ＮチャネルＭＩＳトランジスタ４１のドレ
インは低スレッショルド論理回路３内のＮチャネルＭＩ
Ｓトランジスタ３２のソースに接続されている。Ｎチャ
ネルＭＩＳトランジスタ４１のバックゲートとソースと
が接続され、ソースは接地端子ＧＮＤに接続されてい
る。
ストランジスタ４は、ＮチャネルＭＩＳトランジスタ４
１から成る。ＮチャネルＭＩＳトランジスタ４１のドレ
インは低スレッショルド論理回路３内のＮチャネルＭＩ
Ｓトランジスタ３２のソースに接続されている。Ｎチャ
ネルＭＩＳトランジスタ４１のバックゲートとソースと
が接続され、ソースは接地端子ＧＮＤに接続されてい
る。
【００３７】ここで、低スレッショルド論理回路３内の
ＮチャネルＭＩＳトランジスタ３２のソースとＮチャネ
ルトランジスタソース電圧バイアストランジスタ４のＮ
チャネルＭＩＳトランジスタ４１のドレインとの接続点
を含む線は、可変最低電位線とも呼ばれる。
ＮチャネルＭＩＳトランジスタ３２のソースとＮチャネ
ルトランジスタソース電圧バイアストランジスタ４のＮ
チャネルＭＩＳトランジスタ４１のドレインとの接続点
を含む線は、可変最低電位線とも呼ばれる。
【００３８】一方、Ｎチャネルトランジスタソース電圧
制御回路５は、ＰチャネルＭＩＳトランジスタ５１とＮ
チャネルＭＩＳトランジスタ５２とから成る。Ｐチャネ
ルＭＩＳトランジスタ５１のバックゲートとソースとが
接続され、ソースは電源端子ＶＤＤに接続されている。
ＰチャネルＭＩＳトランジスタ５１のゲートは制御端子
ＳＴＢに接続されている。ＰチャネルＭＩＳトランジス
タ５１のドレインはＮチャネルＭＩＳトランジスタ５２
のドレインに接続されている。ＮチャネルＭＩＳトラン
ジスタ５２のソースは、低スレッショルド論理回路３の
ＮチャネルＭＩＳトランジスタのソースおよびＮチャネ
ルトランジスタソース電圧バイアストランジスタ４のＮ
チャネルＭＩＳトランジスタのドレインに接続されてい
る。すなわち、ＮチャネルＭＩＳトランジスタ５２のソ
ースは可変最低電位線に接続されている。ＮチャネルＭ
ＩＳトランジスタ５２のバックゲートは接地端子ＧＮＤ
に接続されている。ＮチャネルＭＩＳトランジスタ５２
のゲートは制御端子ＳＴＢに接続されている。
制御回路５は、ＰチャネルＭＩＳトランジスタ５１とＮ
チャネルＭＩＳトランジスタ５２とから成る。Ｐチャネ
ルＭＩＳトランジスタ５１のバックゲートとソースとが
接続され、ソースは電源端子ＶＤＤに接続されている。
ＰチャネルＭＩＳトランジスタ５１のゲートは制御端子
ＳＴＢに接続されている。ＰチャネルＭＩＳトランジス
タ５１のドレインはＮチャネルＭＩＳトランジスタ５２
のドレインに接続されている。ＮチャネルＭＩＳトラン
ジスタ５２のソースは、低スレッショルド論理回路３の
ＮチャネルＭＩＳトランジスタのソースおよびＮチャネ
ルトランジスタソース電圧バイアストランジスタ４のＮ
チャネルＭＩＳトランジスタのドレインに接続されてい
る。すなわち、ＮチャネルＭＩＳトランジスタ５２のソ
ースは可変最低電位線に接続されている。ＮチャネルＭ
ＩＳトランジスタ５２のバックゲートは接地端子ＧＮＤ
に接続されている。ＮチャネルＭＩＳトランジスタ５２
のゲートは制御端子ＳＴＢに接続されている。
【００３９】すなわち、本実施の形態では、インバータ
を構成しているＮチャネルトランジスタを縦積み構成と
している。そして、Ｎｃｈトランジスタソース電圧制御
回路５は、下段のＮチャネルトランジスタソース電圧バ
イアストランジスタ４のゲート電圧を、Ｎチャネルトラ
ンジスタソース電圧バイアストランジスタ４のドレイン
電圧または電源電圧に繋ぎ換えるコントロールを行う。
を構成しているＮチャネルトランジスタを縦積み構成と
している。そして、Ｎｃｈトランジスタソース電圧制御
回路５は、下段のＮチャネルトランジスタソース電圧バ
イアストランジスタ４のゲート電圧を、Ｎチャネルトラ
ンジスタソース電圧バイアストランジスタ４のドレイン
電圧または電源電圧に繋ぎ換えるコントロールを行う。
【００４０】スタンバイモードのときには、制御端子Ｓ
ＴＢに論理ハイレベルの信号が供給される。この場合、
Ｎチャネルトランジスタソース電圧制御回路５のＰチャ
ネルＭＩＳトランジスタ５１はオフ状態となり、Ｎチャ
ネルＭＩＳトランジスタ５２はオン状態となる。一方、
アクティブモードのときには、制御端子ＳＴＢに論理ロ
ウレベルの信号が供給される。この場合、Ｎチャネルト
ランジスタソース電圧制御回路５のＰチャネルＭＩＳト
ランジスタ５１はオン状態となり、ＮチャネルＭＩＳト
ランジスタ５２はオフ状態となる。
ＴＢに論理ハイレベルの信号が供給される。この場合、
Ｎチャネルトランジスタソース電圧制御回路５のＰチャ
ネルＭＩＳトランジスタ５１はオフ状態となり、Ｎチャ
ネルＭＩＳトランジスタ５２はオン状態となる。一方、
アクティブモードのときには、制御端子ＳＴＢに論理ロ
ウレベルの信号が供給される。この場合、Ｎチャネルト
ランジスタソース電圧制御回路５のＰチャネルＭＩＳト
ランジスタ５１はオン状態となり、ＮチャネルＭＩＳト
ランジスタ５２はオフ状態となる。
【００４１】スタンバイモードにする場合は、Ｎチャネ
ルトランジスタソース電圧バイアストランジスタ４のゲ
ート電位を同ドレインに接続し、同電位にすることでＶ
ｔ電圧分の電圧を低スレッショルド論理回路３のＮチャ
ネルＭＩＳトランジスタ３２のドレイン端に発生させ
る。これにより、インバータ回路のＮチャネルトランジ
スタはバックゲートバイアスを受け、Ｖｔ上昇を引き起
こし、標準時よりサブスレッショルドリーク電流を低減
することが可能となる。したがって、入力端子ＩＮに論
理ロウレベルの信号が供給され、ＮチャネルＭＩＳトラ
ンジスタ３２がオフ時のみ、回路のリーク電流を低減す
ることが可能となる。その為、Ｎチャネルランジスタが
多いＣＭＩＳ回路に有効である。
ルトランジスタソース電圧バイアストランジスタ４のゲ
ート電位を同ドレインに接続し、同電位にすることでＶ
ｔ電圧分の電圧を低スレッショルド論理回路３のＮチャ
ネルＭＩＳトランジスタ３２のドレイン端に発生させ
る。これにより、インバータ回路のＮチャネルトランジ
スタはバックゲートバイアスを受け、Ｖｔ上昇を引き起
こし、標準時よりサブスレッショルドリーク電流を低減
することが可能となる。したがって、入力端子ＩＮに論
理ロウレベルの信号が供給され、ＮチャネルＭＩＳトラ
ンジスタ３２がオフ時のみ、回路のリーク電流を低減す
ることが可能となる。その為、Ｎチャネルランジスタが
多いＣＭＩＳ回路に有効である。
【００４２】また、アクティブモード時は、Ｎチャネル
トランジスタソース電圧バイアストランジスタ４のゲー
ト電位を電源電圧に持ち上げ、Ｎチャネルトランジスタ
ソース電圧バイアストランジスタ４のドレイン電圧を接
地電位にする。これにより、通常のＶｔに低下するので
高速な動作が可能となる。
トランジスタソース電圧バイアストランジスタ４のゲー
ト電位を電源電圧に持ち上げ、Ｎチャネルトランジスタ
ソース電圧バイアストランジスタ４のドレイン電圧を接
地電位にする。これにより、通常のＶｔに低下するので
高速な動作が可能となる。
【００４３】図示の低消費電力回路では、中間電位生成
時に常時貫通電流を流す回路を用いないので、スタンバ
イ時にリーク電流が少ない回路を構成することができ
る。
時に常時貫通電流を流す回路を用いないので、スタンバ
イ時にリーク電流が少ない回路を構成することができ
る。
【００４４】高速化のためにＭＩＳトランジスタのＶｔ
を低下させると、ドレイン−ソース間にサブスレッショ
ルドリーク電流が流れ、消費電力が増大する。その為
に、本実施の形態では、ソース電圧をバックゲート電圧
より上昇させることで、内部回路のＶｔを上昇させ、ド
レイン−ソース間のサブスレッショルドリーク電流を低
減させている。よって、スタンバイモード時に回路のリ
ーク電流を低減させることができる。
を低下させると、ドレイン−ソース間にサブスレッショ
ルドリーク電流が流れ、消費電力が増大する。その為
に、本実施の形態では、ソース電圧をバックゲート電圧
より上昇させることで、内部回路のＶｔを上昇させ、ド
レイン−ソース間のサブスレッショルドリーク電流を低
減させている。よって、スタンバイモード時に回路のリ
ーク電流を低減させることができる。
【００４５】また、ソース電圧制御回路は一般に貫通電
流を必要とするので消費電力が大きい。その為、本実施
の形態では、このソース電圧生成にＭＩＳトランジスタ
のＶｔの特性を利用することで、消費電力を少なくする
ことが出来る。
流を必要とするので消費電力が大きい。その為、本実施
の形態では、このソース電圧生成にＭＩＳトランジスタ
のＶｔの特性を利用することで、消費電力を少なくする
ことが出来る。
【００４６】図２を参照して、本発明の第２の実施の形
態に係る低消費電力回路について説明する。本実施の形
態に係る低消費電力回路は、図１の場合と同様に、被Ｖ
ｔコントロール回路を低スレッショルド論理回路３のＣ
ＭＩＳ標準インバータ回路としたものである。
態に係る低消費電力回路について説明する。本実施の形
態に係る低消費電力回路は、図１の場合と同様に、被Ｖ
ｔコントロール回路を低スレッショルド論理回路３のＣ
ＭＩＳ標準インバータ回路としたものである。
【００４７】図１に示したものとの相違点は、図示の低
消費電力回路は、Ｐチャネルトランジスタ電圧バイアス
トランジスタ６とＰチャネルソース電圧制御回路７とを
更に有し、さらに別の制御端子／ＳＴＢをも附加されて
いることである。したがって、ここでは、制御端子ＳＴ
Ｂを第１の制御端子と呼び、制御端子／ＳＴＢを第２の
制御端子と呼ぶ。以下では、重複した記載を避けるため
に、図１のものと相違する点についてのみ説明する。
消費電力回路は、Ｐチャネルトランジスタ電圧バイアス
トランジスタ６とＰチャネルソース電圧制御回路７とを
更に有し、さらに別の制御端子／ＳＴＢをも附加されて
いることである。したがって、ここでは、制御端子ＳＴ
Ｂを第１の制御端子と呼び、制御端子／ＳＴＢを第２の
制御端子と呼ぶ。以下では、重複した記載を避けるため
に、図１のものと相違する点についてのみ説明する。
【００４８】Ｐチャネルトランジスタソース電圧バイア
ストランジスタ６はＰチャネルＭＩＳトランジスタ６１
から成る。ＰチャネルＭＩＳトランジスタ６１のバック
ゲートとソースとが接続され、ソースは電源端子ＶＤＤ
に接続されている。ＰチャネルＭＩＳトランジスタ６１
のドレインは、低スレッショルド論理回路３のＰチャネ
ルＭＩＳトランジスタ３１のドレインに接続されてい
る。尚、低スレッショルド論理回路３のＰチャネルＭＩ
Ｓトランジスタ３１のバックゲートは電源端子ＶＤＤに
接続されている。
ストランジスタ６はＰチャネルＭＩＳトランジスタ６１
から成る。ＰチャネルＭＩＳトランジスタ６１のバック
ゲートとソースとが接続され、ソースは電源端子ＶＤＤ
に接続されている。ＰチャネルＭＩＳトランジスタ６１
のドレインは、低スレッショルド論理回路３のＰチャネ
ルＭＩＳトランジスタ３１のドレインに接続されてい
る。尚、低スレッショルド論理回路３のＰチャネルＭＩ
Ｓトランジスタ３１のバックゲートは電源端子ＶＤＤに
接続されている。
【００４９】ここで、低スレッショルド論理回路３内の
ＰチャネルＭＩＳトランジスタ３１のソースとＰチャネ
ルトランジスタソース電圧バイアストランジスタ６のＰ
チャネルＭＩＳトランジスタ６１のドレインとの接続点
を含む線は、可変最高電位線とも呼ばれる。
ＰチャネルＭＩＳトランジスタ３１のソースとＰチャネ
ルトランジスタソース電圧バイアストランジスタ６のＰ
チャネルＭＩＳトランジスタ６１のドレインとの接続点
を含む線は、可変最高電位線とも呼ばれる。
【００５０】Ｐチャネルトランジスタソース電圧制御回
路７は、ＰチャネルＭＩＳトランジスタ７１とＮチャネ
ルＭＩＳトランジスタ７２とから構成されている。Ｐチ
ャネルＭＩＳトランジスタ７１のドレインはＰチャネル
トランジスタソース電圧バイアストランジスタ６のＰチ
ャネルＭＩＳトランジスタ６１のゲートに接続されてい
る。ＰチャネルＭＩＳトランジスタ７１のバックゲート
は電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳ
トランジスタ７１のゲートは第２の制御端子／ＳＴＢに
接続されている。ＰチャネルＭＩＳトランジスタ７１の
ソースは、低スレッショルド論理回路３のＰチャネルＭ
ＩＳトランジスタ３１のソースとＰチャネルトランジス
タソース電圧バイアストランジスタ６のＰチャネルＭＩ
Ｓトランジスタ６１のドレインとに接続されている。す
なわち、ＰチャネルＭＩＳトランジスタ７１のソース
は、可変最高電位線に接続されている。ＮチャネルＭＩ
Ｓトランジスタ７２のドレインはＰチャネルトランジス
タソース電圧バイアストランジスタのＰチャネルＭＩＳ
トランジスタ６１のゲートに接続されている。Ｎチャネ
ルＭＩＳトランジスタ７２のバックゲートとソースとが
接続され、ソースは接地端子ＧＮＤに接続されている。
ＮチャネルＭＩＳトランジスタ７２のゲートは第２の制
御端子／ＳＴＢに接続されている。
路７は、ＰチャネルＭＩＳトランジスタ７１とＮチャネ
ルＭＩＳトランジスタ７２とから構成されている。Ｐチ
ャネルＭＩＳトランジスタ７１のドレインはＰチャネル
トランジスタソース電圧バイアストランジスタ６のＰチ
ャネルＭＩＳトランジスタ６１のゲートに接続されてい
る。ＰチャネルＭＩＳトランジスタ７１のバックゲート
は電源端子ＶＤＤに接続されている。ＰチャネルＭＩＳ
トランジスタ７１のゲートは第２の制御端子／ＳＴＢに
接続されている。ＰチャネルＭＩＳトランジスタ７１の
ソースは、低スレッショルド論理回路３のＰチャネルＭ
ＩＳトランジスタ３１のソースとＰチャネルトランジス
タソース電圧バイアストランジスタ６のＰチャネルＭＩ
Ｓトランジスタ６１のドレインとに接続されている。す
なわち、ＰチャネルＭＩＳトランジスタ７１のソース
は、可変最高電位線に接続されている。ＮチャネルＭＩ
Ｓトランジスタ７２のドレインはＰチャネルトランジス
タソース電圧バイアストランジスタのＰチャネルＭＩＳ
トランジスタ６１のゲートに接続されている。Ｎチャネ
ルＭＩＳトランジスタ７２のバックゲートとソースとが
接続され、ソースは接地端子ＧＮＤに接続されている。
ＮチャネルＭＩＳトランジスタ７２のゲートは第２の制
御端子／ＳＴＢに接続されている。
【００５１】本実施の形態では、インバータを構成して
いるＮチャネルトランジスタを縦積み構成としている。
そして、Ｎチャネルトランジスタソース電圧制御回路５
は、下段のＮチャネルトランジスタソース電圧バイアス
トランジスタ４のゲート電圧を、同トランジスタ４のド
レイン電圧または電源電圧に繋ぎ換えるコントロールを
行う。
いるＮチャネルトランジスタを縦積み構成としている。
そして、Ｎチャネルトランジスタソース電圧制御回路５
は、下段のＮチャネルトランジスタソース電圧バイアス
トランジスタ４のゲート電圧を、同トランジスタ４のド
レイン電圧または電源電圧に繋ぎ換えるコントロールを
行う。
【００５２】同様にして、インバータを構成しているＰ
チャネルトランジスタを縦積み構成としている。そし
て、Ｐチャネルトランジスタソース電圧制御回路７は、
上段のＰチャネルトランジスタソース電圧バイアストラ
ンジスタ６のゲート電圧を、同トランジスタ６のドレイ
ン電圧または接地電位に繋ぎ換えるコントロールを行
う。
チャネルトランジスタを縦積み構成としている。そし
て、Ｐチャネルトランジスタソース電圧制御回路７は、
上段のＰチャネルトランジスタソース電圧バイアストラ
ンジスタ６のゲート電圧を、同トランジスタ６のドレイ
ン電圧または接地電位に繋ぎ換えるコントロールを行
う。
【００５３】スタンバイモードのときには、第１の制御
端子ＳＴＢに論理ハイレベルの信号が供給され、第２の
制御端子／ＳＴＢに論理ロウレベルの信号が供給され
る。この場合、Ｎチャネルトランジスタソース電圧制御
回路５のＰチャネルＭＩＳトランジスタ５１はオフ状態
となり、ＮチャネルＭＩＳトランジスタ５２はオン状態
となる。また、Ｐチャネルトランジスタソース電圧制御
回路７のＮチャネルＭＩＳトランジスタ７２はオフ状態
となり、ＰチャネルＭＩＳトランジスタ７２はオン状態
となる。
端子ＳＴＢに論理ハイレベルの信号が供給され、第２の
制御端子／ＳＴＢに論理ロウレベルの信号が供給され
る。この場合、Ｎチャネルトランジスタソース電圧制御
回路５のＰチャネルＭＩＳトランジスタ５１はオフ状態
となり、ＮチャネルＭＩＳトランジスタ５２はオン状態
となる。また、Ｐチャネルトランジスタソース電圧制御
回路７のＮチャネルＭＩＳトランジスタ７２はオフ状態
となり、ＰチャネルＭＩＳトランジスタ７２はオン状態
となる。
【００５４】一方、アクティブモードのときには、第１
の制御端子ＳＴＢに論理ロウレベルの信号が供給され、
第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給
される。この場合、Ｎチャネルトランジスタソース電圧
制御回路５のＰチャネルＭＩＳトランジスタ５１はオン
状態となり、ＮチャネルＭＩＳトランジスタ５２はオフ
状態となる。また、Ｐチャネルトランジスタソース電圧
制御回路７のＮチャネルＭＩＳトランジスタ７２はオン
状態となり、ＰチャネルＭＩＳトランジスタ７２はオフ
状態となる。
の制御端子ＳＴＢに論理ロウレベルの信号が供給され、
第２の制御端子／ＳＴＢに論理ハイレベルの信号が供給
される。この場合、Ｎチャネルトランジスタソース電圧
制御回路５のＰチャネルＭＩＳトランジスタ５１はオン
状態となり、ＮチャネルＭＩＳトランジスタ５２はオフ
状態となる。また、Ｐチャネルトランジスタソース電圧
制御回路７のＮチャネルＭＩＳトランジスタ７２はオン
状態となり、ＰチャネルＭＩＳトランジスタ７２はオフ
状態となる。
【００５５】スタンバイモードにする場合は、Ｎチャネ
ルトランジスタソース電圧バイアストランジスタ４のゲ
ート電位を同ドレインに接続し、同電位にすることでＶ
ｔ電圧分の電圧を、Ｎチャネルトランジスタソース電圧
バイアストランジスタ４のドレイン端に発生させる。と
同時に、Ｐチャネルトランジスタソース電圧バイアスト
ランジスタ６のゲート電位を同ドレインに接続し、同電
位にすることでＶｔ電圧分の電圧を、Ｐチャネルトラン
ジスタソース電圧バイアストランジスタ６のドレイン端
に発生させる。これにより、インバータ回路のＮチャネ
ルトランジスタ及び、Ｐチャネルトランジスタはバック
ゲートバイアスを受け、同時にＶｔ上昇を引き起こし、
標準時よりサブスレッショルドリーク電流を低減するこ
とが可能となる。従って、入力端子に供給される信号が
論理ロウレベルであるか、論理ハイレベルであるかに関
わらず、回路リーク電流を低減することが可能となる。
ルトランジスタソース電圧バイアストランジスタ４のゲ
ート電位を同ドレインに接続し、同電位にすることでＶ
ｔ電圧分の電圧を、Ｎチャネルトランジスタソース電圧
バイアストランジスタ４のドレイン端に発生させる。と
同時に、Ｐチャネルトランジスタソース電圧バイアスト
ランジスタ６のゲート電位を同ドレインに接続し、同電
位にすることでＶｔ電圧分の電圧を、Ｐチャネルトラン
ジスタソース電圧バイアストランジスタ６のドレイン端
に発生させる。これにより、インバータ回路のＮチャネ
ルトランジスタ及び、Ｐチャネルトランジスタはバック
ゲートバイアスを受け、同時にＶｔ上昇を引き起こし、
標準時よりサブスレッショルドリーク電流を低減するこ
とが可能となる。従って、入力端子に供給される信号が
論理ロウレベルであるか、論理ハイレベルであるかに関
わらず、回路リーク電流を低減することが可能となる。
【００５６】また、アクティブモード時は、Ｎチャネル
トランジスタソース電圧バイアストランジスタ４のゲー
ト電位を電源電圧に持ち上げ、Ｎチャネルトランジスタ
ソース電圧バイアストランジスタ４のドレイン電圧を接
地電位にする。これにより、通常のＶｔに低下するので
高速な動作が可能となる。
トランジスタソース電圧バイアストランジスタ４のゲー
ト電位を電源電圧に持ち上げ、Ｎチャネルトランジスタ
ソース電圧バイアストランジスタ４のドレイン電圧を接
地電位にする。これにより、通常のＶｔに低下するので
高速な動作が可能となる。
【００５７】本実施の形態でも、中間電位生成時に常時
貫通電流を流す回路を用いないので、スタンバイ時にリ
ーク電流が少ない回路を構成できる。
貫通電流を流す回路を用いないので、スタンバイ時にリ
ーク電流が少ない回路を構成できる。
【００５８】高速化のためにＭＩＳトランジスタのＶｔ
を低下させると、ドレイン−ソース間にサブスレッショ
ルドリーク電流が流れ、消費電力が増大する。その為、
本実施の形態では、ソース電圧をバックゲート電圧より
上昇させることで、内部回路のＶｔを上昇させ、ドレイ
ン−ソース間のサブスレッショルドリーク電流を低減さ
せている。これによってスタンバイモード時の回路リー
ク電流を低減させることができる。
を低下させると、ドレイン−ソース間にサブスレッショ
ルドリーク電流が流れ、消費電力が増大する。その為、
本実施の形態では、ソース電圧をバックゲート電圧より
上昇させることで、内部回路のＶｔを上昇させ、ドレイ
ン−ソース間のサブスレッショルドリーク電流を低減さ
せている。これによってスタンバイモード時の回路リー
ク電流を低減させることができる。
【００５９】また、ソース電圧制御回路は一般に貫通電
流を必要とするので消費電力が大きい。本実施の形態で
は、このソース電圧生成にＭＩＳトランジスタのＶｔを
用いることで、消費電力を少なくすることが出来る。
流を必要とするので消費電力が大きい。本実施の形態で
は、このソース電圧生成にＭＩＳトランジスタのＶｔを
用いることで、消費電力を少なくすることが出来る。
【００６０】図３を参照して、本発明の第３の実施の形
態に係る低消費電力回路について説明する。本実施の形
態に係る低消費電力回路は、被Ｖｔコントロール回路を
低スレッショルド論理回路３の代りに低スレッショルド
ＳＲＡＭ（static random access memory）回路９とし
た点を除いて、図２に示したものと同様の構成を有す
る。以下では、重複した記載を避けるために、図２のも
のと相違する点についてのみ説明する。
態に係る低消費電力回路について説明する。本実施の形
態に係る低消費電力回路は、被Ｖｔコントロール回路を
低スレッショルド論理回路３の代りに低スレッショルド
ＳＲＡＭ（static random access memory）回路９とし
た点を除いて、図２に示したものと同様の構成を有す
る。以下では、重複した記載を避けるために、図２のも
のと相違する点についてのみ説明する。
【００６１】低スレッショルドＳＲＡＭ回路９は、入力
用ＮチャネルＭＩＳトランジスタ９１と、第１のＰチャ
ネルＭＩＳトランジスタ９２と、第１のＮチャネルＭＩ
Ｓトランジスタ９３と、第２のＰチャネルＭＩＳトラン
ジスタ９４と、第２のＮチャネルＭＩＳトランジスタ９
５と、出力用ＮチャネルＭＩＳトランジスタ９６とから
構成されている。
用ＮチャネルＭＩＳトランジスタ９１と、第１のＰチャ
ネルＭＩＳトランジスタ９２と、第１のＮチャネルＭＩ
Ｓトランジスタ９３と、第２のＰチャネルＭＩＳトラン
ジスタ９４と、第２のＮチャネルＭＩＳトランジスタ９
５と、出力用ＮチャネルＭＩＳトランジスタ９６とから
構成されている。
【００６２】入力用ＮチャネルＭＩＳトランジスタ９１
のドレインは入力端子ＩＮに接続され、ゲートは書込み
制御端子ＷＲＩＴＥに接続され、バックゲートはＮチャ
ネルトランジスタソース電圧制御回路５内のＮチャネル
ＭＩＳトランジスタ５２のバックゲートに接続されてい
る。また、入力用ＮチャネルＭＩＳトランジスタ９１の
ソースは、第１のＰチャネルＭＩＳトランジスタ９２お
よび第１のＮチャネルＭＩＳトランジスタ９３のゲート
と、第２のＰチャネルＭＩＳトランジスタ９４および第
２のＮチャネルＭＩＳトランジスタのドレインと、出力
用ＮチャネルＭＩＳトランジスタ９６のソースとに接続
されている。
のドレインは入力端子ＩＮに接続され、ゲートは書込み
制御端子ＷＲＩＴＥに接続され、バックゲートはＮチャ
ネルトランジスタソース電圧制御回路５内のＮチャネル
ＭＩＳトランジスタ５２のバックゲートに接続されてい
る。また、入力用ＮチャネルＭＩＳトランジスタ９１の
ソースは、第１のＰチャネルＭＩＳトランジスタ９２お
よび第１のＮチャネルＭＩＳトランジスタ９３のゲート
と、第２のＰチャネルＭＩＳトランジスタ９４および第
２のＮチャネルＭＩＳトランジスタのドレインと、出力
用ＮチャネルＭＩＳトランジスタ９６のソースとに接続
されている。
【００６３】第１のＰチャネルＭＩＳトランジスタ９２
のソースは、第２のＰチャネルＭＩＳトランジスタ９４
のソースと、Ｐチャネルトランジスタソース電圧バイア
ストランジスタ６のＰチャネルＭＩＳトランジスタ６１
のドレインと、Ｐチャネルトランジスタソース電圧制御
回路７のＰチャネルＭＩＳトランジスタのソースとに接
続されている。第１のＰチャネルＭＩＳトランジスタ９
２のバックゲートは電源端子ＶＤＤに接続されている。
また、第１のＰチャネルＭＩＳトランジスタ９２のドレ
インは、第１のＮチャネルＭＩＳトランジスタ９３のド
レインと、第２のＰチャネルＭＩＳトランジスタ９４お
よび第２のＮチャネルＭＩＳトランジスタ９５のゲート
に接続されている。
のソースは、第２のＰチャネルＭＩＳトランジスタ９４
のソースと、Ｐチャネルトランジスタソース電圧バイア
ストランジスタ６のＰチャネルＭＩＳトランジスタ６１
のドレインと、Ｐチャネルトランジスタソース電圧制御
回路７のＰチャネルＭＩＳトランジスタのソースとに接
続されている。第１のＰチャネルＭＩＳトランジスタ９
２のバックゲートは電源端子ＶＤＤに接続されている。
また、第１のＰチャネルＭＩＳトランジスタ９２のドレ
インは、第１のＮチャネルＭＩＳトランジスタ９３のド
レインと、第２のＰチャネルＭＩＳトランジスタ９４お
よび第２のＮチャネルＭＩＳトランジスタ９５のゲート
に接続されている。
【００６４】第１のＮチャネルＭＩＳトランジスタ９３
のバックゲートは、接地端子ＧＮＤに接続され、ソース
は第２のＮチャネルＭＩＳトランジスタ９５のソース
と、Ｎチャネルソース電圧制御回路５内のＮチャネルＭ
ＩＳトランジスタ５２のソースと、Ｎチャネルトランジ
スタソース電圧バイアストランジスタ４のＮチャネルＭ
ＩＳトランジスタ４１のドレインに接続されている。
のバックゲートは、接地端子ＧＮＤに接続され、ソース
は第２のＮチャネルＭＩＳトランジスタ９５のソース
と、Ｎチャネルソース電圧制御回路５内のＮチャネルＭ
ＩＳトランジスタ５２のソースと、Ｎチャネルトランジ
スタソース電圧バイアストランジスタ４のＮチャネルＭ
ＩＳトランジスタ４１のドレインに接続されている。
【００６５】第２のＰチャネルＭＩＳトランジスタ９４
のバックゲートは電源端子ＶＤＤに接続され、第２のＮ
チャネルＭＩＳトランジスタ９５のバックゲートは接地
端子ＧＮＤに接続されている。
のバックゲートは電源端子ＶＤＤに接続され、第２のＮ
チャネルＭＩＳトランジスタ９５のバックゲートは接地
端子ＧＮＤに接続されている。
【００６６】出力用ＮチャネルＭＩＳトランジスタ９６
のドレインは出力端子ＯＵＴに接続され、ゲートは読出
し制御端子ＲＥＡＤに接続され、バックゲートは接地端
子ＧＮＤに接続されている。
のドレインは出力端子ＯＵＴに接続され、ゲートは読出
し制御端子ＲＥＡＤに接続され、バックゲートは接地端
子ＧＮＤに接続されている。
【００６７】本実施の形態では、ＳＲＡＭ入出力のＮチ
ャネルトランジスタ９１、９６を除くインバータを構成
しているＮチャネルトランジスタ９３、９５のソース側
を束ね縦積み構成としている。そして、Ｎチャネルトラ
ンジスタソース電圧制御回路５は、下段のＮチャネルト
ランジスタソース電圧バイアストランジスタ４のゲート
電圧を、同トランジスタ４のドレイン電圧または電源電
圧に繋ぎ換えるコントロールを行う。
ャネルトランジスタ９１、９６を除くインバータを構成
しているＮチャネルトランジスタ９３、９５のソース側
を束ね縦積み構成としている。そして、Ｎチャネルトラ
ンジスタソース電圧制御回路５は、下段のＮチャネルト
ランジスタソース電圧バイアストランジスタ４のゲート
電圧を、同トランジスタ４のドレイン電圧または電源電
圧に繋ぎ換えるコントロールを行う。
【００６８】同様にして、インバータを構成しているＰ
チャネルトランジスタ９２，９４のソース側を束ね縦積
みとしている。そして、Ｐチャネルトランジスタソース
電圧制御回路７は、上段のＰチャネルトランジスタソー
ス電圧バイアストランジスタ６のゲート電圧を、同トラ
ンジスタ６のドレイン電圧または接地電圧に繋ぎ換える
コントロールを行う。
チャネルトランジスタ９２，９４のソース側を束ね縦積
みとしている。そして、Ｐチャネルトランジスタソース
電圧制御回路７は、上段のＰチャネルトランジスタソー
ス電圧バイアストランジスタ６のゲート電圧を、同トラ
ンジスタ６のドレイン電圧または接地電圧に繋ぎ換える
コントロールを行う。
【００６９】また、ＳＲＡＭ回路９のインバータ対は相
互に入力と出力が繋ぎ合って、閉ループを形成すること
で状態保持機能を有している。
互に入力と出力が繋ぎ合って、閉ループを形成すること
で状態保持機能を有している。
【００７０】スタンバイモードにする場合は、Ｎチャネ
ルトランジスタソース電圧バイアストランジスタ４のゲ
ート電位を同ドレインに接続し、同電位にすることでＶ
ｔ電圧分の電圧をドレイン端に発生させる。同時に、Ｐ
チャネルトランジスタソース電圧バイアストランジスタ
６のゲート電位を同ドレインに接続し、同電位にするこ
とでＶｔ電圧分の電圧をドレイン端に発生させる。
ルトランジスタソース電圧バイアストランジスタ４のゲ
ート電位を同ドレインに接続し、同電位にすることでＶ
ｔ電圧分の電圧をドレイン端に発生させる。同時に、Ｐ
チャネルトランジスタソース電圧バイアストランジスタ
６のゲート電位を同ドレインに接続し、同電位にするこ
とでＶｔ電圧分の電圧をドレイン端に発生させる。
【００７１】これにより、インバータ回路のＮチャネル
トランジスタ９３，９５及び、Ｐチャネルトランジスタ
９２，９４はバックゲートバイアスを受け、同時にＶｔ
上昇を引き起こし、標準時よりサブスレッショルドリー
ク電流を低減することが可能となる。したがって、入力
端子に論理ロウレベルの信号または論理ハイレベルの信
号が供給され、また、メモリ内容に関わらず、回路のリ
ーク電流を低減させることが可能となる。
トランジスタ９３，９５及び、Ｐチャネルトランジスタ
９２，９４はバックゲートバイアスを受け、同時にＶｔ
上昇を引き起こし、標準時よりサブスレッショルドリー
ク電流を低減することが可能となる。したがって、入力
端子に論理ロウレベルの信号または論理ハイレベルの信
号が供給され、また、メモリ内容に関わらず、回路のリ
ーク電流を低減させることが可能となる。
【００７２】この方法では、電源は供給され続けるの
で、ＳＲＡＭ回路９のメモリの内容が消去されるような
ことは無い。
で、ＳＲＡＭ回路９のメモリの内容が消去されるような
ことは無い。
【００７３】また、アクティブモード時は、Ｎチャネル
トランジスタソース電圧バイアストランジスタ４のゲー
ト電位を電源電圧に持ち上げ、Ｎチャネルトランジスタ
ソース電圧バイアストランジスタ４のドレイン電圧を接
地電位にする。これにより、通常のＶｔに低下するので
高速な動作が可能となる。
トランジスタソース電圧バイアストランジスタ４のゲー
ト電位を電源電圧に持ち上げ、Ｎチャネルトランジスタ
ソース電圧バイアストランジスタ４のドレイン電圧を接
地電位にする。これにより、通常のＶｔに低下するので
高速な動作が可能となる。
【００７４】本実施の形態では、中間電位生成時に常時
貫通電流を流す回路を用いないので、スタンバイ時にリ
ーク電流が少ない回路を構成できる。
貫通電流を流す回路を用いないので、スタンバイ時にリ
ーク電流が少ない回路を構成できる。
【００７５】高速化のためにＭＩＳトランジスタＶｔを
低下させると、ドレイン−ソース間にサブスレッショル
ドリーク電流が流れ、消費電力が増大する。その為、本
実施の形態では、ソース電圧をバックゲート電圧より上
昇させることで、内部回路のＶｔを上昇させ、ドレイン
−ソース間のサブスレッショルドリーク電流を低減させ
る。よってスタンバイモード時の回路リーク電流は低減
される。
低下させると、ドレイン−ソース間にサブスレッショル
ドリーク電流が流れ、消費電力が増大する。その為、本
実施の形態では、ソース電圧をバックゲート電圧より上
昇させることで、内部回路のＶｔを上昇させ、ドレイン
−ソース間のサブスレッショルドリーク電流を低減させ
る。よってスタンバイモード時の回路リーク電流は低減
される。
【００７６】また、ソース電圧制御回路は一般に貫通電
流を必要とするので消費電力が大きい。本実施の形態で
は、このソース電圧生成にＭＩＳトランジスタのＶｔを
用いることで、消費電力を少なくすることが出来る。
流を必要とするので消費電力が大きい。本実施の形態で
は、このソース電圧生成にＭＩＳトランジスタのＶｔを
用いることで、消費電力を少なくすることが出来る。
【００７７】尚、本発明は、上述した実施の形態に限定
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。たとえば、本発明による
低消費電力回路は、アクティブ・スタンバイモードを持
たない回路と持つ回路が、同一チップ上に形成されてい
るものにも適用可能である。
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。たとえば、本発明による
低消費電力回路は、アクティブ・スタンバイモードを持
たない回路と持つ回路が、同一チップ上に形成されてい
るものにも適用可能である。
【００７８】
【発明の効果】以上説明したように、本発明では、スレ
ッショルド電圧を高くするためにソース電圧を上昇する
回路を、スタンバイモード時にＭＩＳトランジスタのゲ
ートとドレインを接続されるＭＩＳトランジスタで作
り、低消費電力回路をＣＭＩＳ回路のみで構成したの
で、レイアウト面積を大きくすることなく、スタンバイ
モード時の消費電力を少なくすることができるという効
果を奏する。
ッショルド電圧を高くするためにソース電圧を上昇する
回路を、スタンバイモード時にＭＩＳトランジスタのゲ
ートとドレインを接続されるＭＩＳトランジスタで作
り、低消費電力回路をＣＭＩＳ回路のみで構成したの
で、レイアウト面積を大きくすることなく、スタンバイ
モード時の消費電力を少なくすることができるという効
果を奏する。
【図１】本発明の第１の実施の形態による低消費電力回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】本発明の第２の実施の形態による低消費電力回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図３】本発明の第３の実施の形態による低消費電力回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図４】スレッショルド電圧（Ｖｔ）をパラメタとした
としたときのゲート電圧とドレイン電流の関係を示す特
性図である。
としたときのゲート電圧とドレイン電流の関係を示す特
性図である。
【図５】従来の低消費電力回路の構成を示す回路図であ
る。
る。
【図６】特開２０００−１３２１５号公報（先行技術
１）に開示されている低消費電力回路の構成を示す回路
図である。
１）に開示されている低消費電力回路の構成を示す回路
図である。
３ 低スレッショルド論理回路 ３１ ＰチャネルＭＩＳトランジスタ ３２ ＮチャネルＭＩＳトランジスタ ４ Ｎチャネルトランジスタソース電圧バイアストラ
ンジスタ ４１ ＰチャネルＭＩＳトランジスタ ５ Ｎチャネルトランジスタソース電圧制御回路 ５１ ＰチャネルＭＩＳトランジスタ ５２ ＮチャネルＭＩＳトランジスタ ６ Ｐチャネルトランジスタソース電圧バイアストラ
ンジスタ ６１ ＰチャネルＭＩＳトランジスタ ７ Ｐチャネルトランジスタソース電圧制御回路 ７１ ＰチャネルＭＩＳトランジスタ ７２ ＮチャネルＭＩＳトランジスタ ９ 低スレッショルドＳＲＡＭ回路 ９１ ＮチャネルＭＩＳトランジスタ ９２ ＰチャネルＭＩＳトランジスタ ９３ ＮチャネルＭＩＳトランジスタ ９４ ＰチャネルＭＩＳトランジスタ ９５ ＮチャネルＭＩＳトランジスタ ９６ ＮチャネルＭＩＳトランジスタ
ンジスタ ４１ ＰチャネルＭＩＳトランジスタ ５ Ｎチャネルトランジスタソース電圧制御回路 ５１ ＰチャネルＭＩＳトランジスタ ５２ ＮチャネルＭＩＳトランジスタ ６ Ｐチャネルトランジスタソース電圧バイアストラ
ンジスタ ６１ ＰチャネルＭＩＳトランジスタ ７ Ｐチャネルトランジスタソース電圧制御回路 ７１ ＰチャネルＭＩＳトランジスタ ７２ ＮチャネルＭＩＳトランジスタ ９ 低スレッショルドＳＲＡＭ回路 ９１ ＮチャネルＭＩＳトランジスタ ９２ ＰチャネルＭＩＳトランジスタ ９３ ＮチャネルＭＩＳトランジスタ ９４ ＰチャネルＭＩＳトランジスタ ９５ ＮチャネルＭＩＳトランジスタ ９６ ＮチャネルＭＩＳトランジスタ
Claims (10)
- 【請求項１】 少なくとも互いにゲート同士とドレイン
同士とが接続されたＰチャネルＭＩＳトランジスタとＮ
チャネルＭＩＳトランジスタとから成るインバータを含
む論理回路を有し、該論理回路をアクティブモードとス
タンバイモードとで動作させることが可能なＣＭＩＳト
ランジスタ回路における、前記スタンバイモードにおい
て、前記論理回路内トランジスタのスレッショルド電圧
（Ｖｔ）をソース電圧制御によるバックゲートバイアス
効果により高くすることで、サブスレッショルドリーク
電流を低減する低消費電力回路であって、 前記スレッショルド電圧を高くするためにソース電圧を
上昇する回路を、前記スタンバイモード時にＭＩＳトラ
ンジスタのゲートとドレインを接続されるＭＩＳトラン
ジスタで作り、 前記低消費電力回路をＣＭＩＳ回路のみで構成したこと
を特徴とする低消費電力回路。 - 【請求項２】 前記論理回路（３）内で最低電源に接続
されるＮチャネルＭＩＳトランジスタ（３２）のソース
は可変最低電位線に接続され、ゲートがドレイン又は最
高電源に接続切り替え可能なソース電圧バイアストラン
ジスタ（４）はＮチャネルＭＩＳトランジスタ（４１）
で構成されることを特徴とする請求項１に記載の低消費
電力回路。 - 【請求項３】 前記アクティブモード時に前記ソース電
圧バイアストランジスタのゲートを前記最高電源に接続
し、前記スタンバイモード時に前記ソース電圧バイアス
トランジスタのゲートをそのドレインに接続するＮチャ
ネルトランジスタソース電圧制御回路（５）を有する、
請求項２に記載の低消費電力回路。 - 【請求項４】 前記Ｎチャネルトランジスタソース電圧
制御回路（５）は、 バックゲートとソースが接続され、かつ該ソースが前記
最高電源に接続され、ゲートが制御端子（ＳＴＢ）に接
続され、ドレインが前記ソース電圧バイアストランジス
タのゲートに接続されたＰチャネルＭＩＳトランジスタ
（５１）と、 ゲートが前記制御端子（ＳＴＢ）に接続され、ドレイン
が前記ソース電圧バイアストランジスタに接続され、ゲ
ートが前記最低電源に接続され、ソースが前記可変最低
電位線に接続されたＮチャネルＭＩＳトランジスタ（５
２）とから構成されること特徴とする請求項３に記載の
低消費電力回路。 - 【請求項５】 前記論理回路（３）内で最低電源に接続
されるＮチャネルトランジスタ（３２）のソースは可変
最低電位線に接続され、ゲートがドレイン又は最高電源
に接続切り替え可能な第１のソース電圧バイアストラン
ジスタ（４）はＮチャネルトランジスタ（４１）で構成
され、 前記論理回路（３）内で最高電源に接続されるＰチャネ
ルトランジスタ（３１）のソースは可変最高電位線に接
続され、ゲートがドレイン又は最低電源に接続切り替え
可能な第２のソース電圧バイアストランジスタ（６）は
Ｐチャネルトランジスタ（６１）で構成されることを特
徴とする請求項１に記載の低消費電力回路。 - 【請求項６】 前記アクティブモード時に前記第１のソ
ース電圧バイアストランジスタのゲートを前記最高電源
に接続し、前記スタンバイモード時に前記第１のソース
電圧バイアストランジスタのゲートをそのドレインに接
続するＮチャネルトランジスタソース電圧制御回路
（５）と、 前記アクティブモード時に前記第２のソース電圧バイア
ストランジスタのゲートを前記最低電源に接続し、前記
スタンバイモード時に前記第２のソース電圧バイアスト
ランジスタのゲートをそのドレインに接続するＰチャネ
ルトランジスタソース電圧制御回路（７）とを有する、
請求項５に記載の低消費電力回路。 - 【請求項７】 前記Ｎチャネルトランジスタソース電圧
制御回路（５）は、 バックゲートとソースが接続され、かつ該ソースが前記
最高電源に接続され、ゲートが第１の制御端子（ＳＴ
Ｂ）に接続され、ドレインが前記第１のソース電圧バイ
アストランジスタのゲートに接続されたＰチャネルＭＩ
Ｓトランジスタ（５１）と、 ゲートが前記第１の制御端子（ＳＴＢ）に接続され、ド
レインが前記第１のソース電圧バイアストランジスタに
接続され、ゲートが前記最低電源に接続され、ソースが
前記可変最低電位線に接続されたＮチャネルＭＩＳトラ
ンジスタ（５２）とから構成され、 前記Ｐチャネルトランジスタソース電圧制御回路（７）
は、 バックゲートとソースが接続され、かつ該ソースが前記
最低電源に接続され、ゲートが第２の制御端子（／ＳＴ
Ｂ）に接続され、ドレインが前記第２のソース電圧バイ
アストランジスタのゲートに接続されたＮチャネルＭＩ
Ｓトランジスタ（７２）と、 ゲートが前記第２の制御端子（／ＳＴＢ）に接続され、
ドレインが前記第２のソース電圧バイアストランジスタ
に接続され、ゲートが前記最高電源に接続され、ソース
が前記可変最高電位線に接続されたＰチャネルＭＩＳト
ランジスタ（７１）とから構成されること特徴とする請
求項６に記載の低消費電力回路。 - 【請求項８】 前記論理回路がＣＭＩＳ標準インバータ
回路から成る、請求項１に記載の低消費電力回路。 - 【請求項９】 前記論理回路がＳＲＡＭ回路から成る、
請求項１に記載の低消費電力回路。 - 【請求項１０】 アクティブ・スタンバイモードを持た
ない回路と持つ回路が、同一チップ上に形成されている
ことを特徴とする、請求項１記載の低消費電力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200643A JP4463946B2 (ja) | 2000-07-03 | 2000-07-03 | 低消費電力回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200643A JP4463946B2 (ja) | 2000-07-03 | 2000-07-03 | 低消費電力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026720A true JP2002026720A (ja) | 2002-01-25 |
| JP4463946B2 JP4463946B2 (ja) | 2010-05-19 |
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ID=18698479
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000200643A Expired - Fee Related JP4463946B2 (ja) | 2000-07-03 | 2000-07-03 | 低消費電力回路 |
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|---|---|
| US (1) | US6476641B2 (ja) |
| JP (1) | JP4463946B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118133A (ja) * | 2008-11-12 | 2010-05-27 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| JP2015015072A (ja) * | 2013-07-09 | 2015-01-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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|---|---|---|---|---|
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