JP3609003B2 - Ｃｍｏｓ半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ半導体集積回路に関し、より詳細には、低消費電力型で、特に電池駆動の携帯機器に使用されるＣＭＯＳトランジスタを用いた低待機電力マイクロプロセッサ等の情報処理装置、ＡＶ装置、ゲーム機器に応用されるＣＭＯＳ半導体集積回路に関する。
【０００２】
【従来の技術】
携帯電話機、携帯情報端末、ＡＶ装置等の携帯機器を電池によって駆動する電子装置が普及するにしたがい、動作時の消費電力と待機時の消費電力との低減がより重要になってきている。
【０００３】
ＭＯＳトランジスタの閾値電圧を低く設定することにより、低電圧での高速動作が可能となる。また、消費電力は動作電圧の２乗に比例するため、動作時の消費電力を減少させることができる。
【０００４】
一方、待機時の消費電力は、閾値電圧を低く設定すると、サブスレショルド電流が流れるため逆に増加する。
【０００５】
上記のような課題を解決するために、特開平３−０８２１５１号公報に、ＭＯＳトランジスタの閾値電圧を低く設定して高速動作させ、かつ待機時にのみソース・基板間又はソース・ウエル間に逆バイアスをかけ、ＭＯＳトランジスタの閾値電圧を高くし、待機電流を減少させる方法が提案されている。
【０００６】
このようなソース・ウエル又は基板間に逆バイアスをかける方法は、ウエル又は基板バイアス発生回路を用いてチップ内部でウエル又は基板電位を発生させる方法と、２つのウエルバイアス印加のために電源を別に２つ設けた３電源の方法とがある。
【０００７】
また、特開平９−２１４３２１号公報に、ＣＭＯＳインバータの一方又は両方のトランジスタの閾値電圧をダイナミックに制御することにより、リーク電流を最小限に抑える方法が提案されている。
【０００８】
【発明が解決しようとする課題】
上記のウエル又は基板バイアス発生回路の１例としては、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３４， ＮＯ． １１ｎｏＶ． １９９９， ｐ１４９２−１５００に記載されているように、チャージポンプ回路が挙げられる。
【０００９】
しかし、このチャージポンプ回路を動作させるためには、約１１μＡの消費電力と約０．１４ｍｍ２の面積とが増大する。また、チャージポンプ回路の消費電力を考慮すると、待機時の消費電力の低減には限界がある。つまり、後述するように、４００万素子程度のマイクロプロセッサ本体の待機電流は、室温で１４μＡ程度である。また、テャージポンプ回路による逆バイアスをソース・ウエル間に１Ｖ印加してＭＯＳトランジスタの閾値電圧を０．２Ｖ高くすると、待機電流が２桁程度減少し、１μＡよりも小さくなる。よって、待機電流は、ほとんどチャージポンプ回路の消費電力で決定されることとなる。さらに、一般に、このチャージポンプ回路では、動作の安定化のために三重ウエル構造を必要とし、プロセスの複雑化やそれに伴う製造コストが増大する。
【００１０】
また、２つのウエルバイアスを印加する３電源の方法では、待機時の消費電力低減のために専用の電源を増やすこととなるため、電池駆動の携帯用機器の小型化、軽量化及び低コスト化に反することとなる。また、この方法においても、３電源のために三重ウエル構造を必要とする。
【００１１】
さらに、ＣＭＯＳインバータの一方又は両方のトランジスタの閾値電圧を制御ためには、上記と同様に、ＣＭＯＳインバータの電源とは別個に閾値電圧を制御するためのバイアス印加用のウェル又は基板バイアス発生回路が必要となり、上記と同様の問題が生じる。また、このような方法においては、バイアス印加により閾値電圧を変化させる前の両トランジスタの閾値電圧の調整については何も記載されておらず、ＣＭＯＳインバータのウエル又は基板へのバイアス印加前の両トランジスタのリーク電流が等しい場合には、一方のトランジスタのみにウエル又は基板バイアスを印加して閾値電圧を上げても、待機状態の消費電流の減少は十分ではない。
【００１２】
本発明は上記課題に鑑みなされたものであり、待機時の消費電力低減のために専用の電源数を増やさず、消費電力及びチップ面積の増大を招く基板バイアス発生回路を別途設けることなく、プロセスの複雑化の原因となる三重ウエル構造を形成することなく、待機時の消費電力を減少させることができるＣＭＯＳ半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、さらに、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されてなるＣＭＯＳ半導体集積回路が提供される。
また、本発明によれば、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、さらに、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなるＣＭＯＳ半導体集積回路が提供される。
また、本発明によれば、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、さらに、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定され、かつ、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなるＣＭＯＳ半導体集積回路が提供される。
【００１４】
【発明の実施の形態】
本発明は、内部回路の活性状態と待機状態とにおいて、異なるバイアス電圧が印加されることにより、高速動作と低消費電力との双方を実現し得るＣＭＯＳ半導体集積回路である。
【００１５】
本発明のＣＭＯＳ半導体集積回路は、少なくとも内部回路と外部回路とを有して構成される。
【００１６】
内部回路は、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能するものであれば、その構成及び作用／機能は特に限定されるものではなく、一般に、高速動作が要求されるような回路、低消費電力が要求されるような回路、特に低待機電流が要求されるような回路等が挙げられる。具体的には、ＣＭＯＳインバータ回路、待機モード機能を有するロジック回路、ＳＲＡＭ、レジスタで構成されるブロセッサ、携帯電話のベースバンド回路等が挙げられる。なお、活性状態と待機状態以外に、例えば、長い待ち状態であって活性状態に戻るためにある程度時間がかかるような中断状態、回路がターン・オフされているオフ状態等の機能を有するものであってもよい。
【００１７】
内部回路は、通常、半導体基板に形成されている。ここで半導体基板としては、例えば、シリコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等、種々の基板を用いることができる。なかでもシリコン基板が好ましい。半導体基板は、リン、砒素等のＮ型又はボロン等のＰ型の不純物のドーピングにより比較的低抵抗（例えば２０Ωｃｍ程度以下、好ましくは１０Ωｃｍ程度）であるものが適当である。また、半導体基板には、Ｎ型又はＰ型の１又は複数個の不純物拡散領域（ウェル）が形成されているシングルウェル構造、Ｎ型及びＰ型ウェルが複数個形成されているはダブルウェル構造、トリプルウェル構造のいずれであってもよい。ウェルの不純物の濃度は、トランジスタの性能等により適宜調整することができる。また、半導体基板上には、例えば、トランジスタ、キャパシタ、抵抗等の半導体素子や回路、絶縁膜、配線層等が組み合わせられて形成されていてもよい。
【００１８】
内部回路を構成するＣＭＯＳは、通常、Ｐ又はＮチャネルのＭＯＳトランジスタの一方又は双方が、それぞれ逆導電型のウェル内に形成されている。これらＭＯＳトランジスタは、ＣＭＯＳトランジスタのサイズ、性能等に応じてウェル又は基板表面の不純物濃度を調整すること等により、所定の閾値電圧に設定されていることが好ましい。例えば、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されてなることが好ましい。また、不純物濃度の調整の他に、待機状態に所定の逆バイアス電圧を印加する等により適宜調整することができる。例えば、０．２５〜０．３５μｍプロセスのＣＭＯＳに対して、±１Ｖ程度（ＰチャネルＭＯＳには＋１Ｖ程度又はＮチャネルＭＯＳには−１Ｖ程度）の逆バイアスを印加する場合には、ＰチャネルＭＯＳとＮチャネルＭＯＳの閾値電圧は、それぞれ＋０．２Ｖ程度、−０．２Ｖ程度変化し、リーク電流は２桁減少する。このように、特に、一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されている場合には、ソース・基板間又はソース・ウェル間に逆バイアスを印加しない場合の待機状態におけるリーク電流に比較して、例えば、内部回路全体の１／１０程度以下と著しくリーク電流を低下させることができる。
【００１９】
また、内部回路は、動作時の消費電力を低減するために比較的低電圧で動作するものであり、そのために内部回路用電源を備えているのが一般的である。内部回路用電源の電圧は特に限定されるものではなく、＋０．５〜＋５．０Ｖ程度が挙げられる。具体的には、内部回路を構成するＭＯＳトランジスタのゲート長が０．３５μｍ程度のプロセスでは＋３．３Ｖ程度、０．２５μｍ程度のプロセスでは＋２．５Ｖ程度、０．１８μｍ程度のプロセスでは＋１．８Ｖ程度の電圧を印加し得る電源が挙げられる。
【００２０】
外部回路は、その機能、構成等について特に限定されるものではないが、少なくとも、内部回路にウェル又は基板バイアス電圧を印加するためのみに構成されたバイアス発生回路とは異なるものである。また、ＣＭＯＳ半導体集積回路の本来の機能を発揮するために必要とされる回路であり、内部回路とは異なる回路である。例えば、液晶素子や不揮発性メモリ等を駆動させるための回路、比較的高い電圧を印加することを必要とする回路、高い動作電圧を有する回路と接続される入出力回路等が挙げられる。具体的には、マイコン機能を有する入出力回路、プロセッサ回路、携帯電話のベースバンドの入出力回路等が挙げられる。
【００２１】
外部回路は半導体基板上に形成されていることが好ましく、内部回路が形成されている基板とは異なる基板に形成されていてもよいが、内部回路が形成されている基板と同一基板上に形成されていることがより好ましい。なお、外部回路が形成されている基板上には、例えば、トランジスタ、キャパシタ、抵抗等の半導体素子や回路、絶縁膜、配線層等が組み合わせられて形成されていてもよい。
【００２２】
また、外部回路は、比較的高電圧で動作するものであり、そのために外部回路用電源を備えているのが一般的である。外部回路用電源の電圧は特に限定されるものではなく、例えば、＋２．５〜＋１５Ｖ程度が挙げられ、上述した内部回路用電源の電圧よりも絶対値が高く設定されていることが必要である。具体的には、外部回路を構成するトランジスタのゲート長が０．２５〜０．３５μｍ程度のプロセスでは±５Ｖ程度、０．１８μｍ程度のプロセスでは±３Ｖ程度の電圧を印加し得る電源が挙げられる。また、外部回路用の電源は、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタにソース・基板間又はソース・ウェル間に逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなることがより好ましい。
【００２３】
本発明のＣＭＯＳ半導体集積回路においては、上述したように、内部回路及び外部回路とともに、スイッチ回路が形成されていることが好ましい。スイッチ回路は、内部回路が待機状態以外の状態の時、例えば、活性状態の時には、内部回路に内部回路用電源が印加されるように作用し、内部回路が待機状態となったあるいは待機状態であることを示す信号に対応して、待機状態である間中、内部回路に外部回路用電源が印加されるように作用する、いわゆるスイッチング機能を有する回路を意味する。その構成は、通常、半導体装置の分野において、スイッチング機能を果たし得る回路であればどのようなものでも利用することができる。
【００２４】
上記のような構成を有する本発明のＣＭＯＳ半導体集積回路においては、内部回路は、活性状態においては、内部回路用電源から所定の電圧が印加されることにより、外部回路又はその他の回路、例えば、入出力回路を通してデータが入出力され得るように機能する。一方、待機状態においては、内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、スイッチ回路によって内部回路用の電源が外部回路用の電源に切り替えられて、外部回路用の電源を用いて逆バイアスが印加される。
【００２５】
このように、外部回路用の電源を利用することにより、内部回路にウエル又は基板に逆バイアスを印加するための電源を特別に設ける必要がなく、内部回路におけるＰチャネルトランジスタ用Ｎウェル又は基板あるいはＮチャネルトランジスタ用Ｐウェル又は基板に（特に、Ｐチャネルトランジスタ用Ｎウェル）、逆バイアスを印加することができ、ひいてはＰチャネルトランジスタ又はＮチャネルトランジスタ（特に、Ｐチャネルトランジスタ）の待機状態における消費電流の低減が可能になる。
【００２６】
なお、以下に、Ｐチャネルトランジスタのソース・Ｎウェル間の逆バイアス印加とＮチャネルの高閾値電圧化により、トランジスタの待機電流を減少させる例を具体的に示しているが、当該技術分野における公知の改変を加えることにより、同様に、Ｎチャネルトランジスタのソース・Ｐ基板（ウェル）間の逆バイアス印加とＰチャネルトランジスタの高閾値電圧化により、トランジスタの待機電流を減少させることも可能である。
【００２７】
以下、本発明のＣＭＯＳ半導体集積回路の実施の形態を図面に基づいて説明する。
【００２８】
本発明のＣＭＯＳ半導体集積回路１は、図１（ａ）及び（ｂ）に示したように、その内部に、内部回路２と外部回路として入出力回路３とスイッチ回路４とを有している。内部回路２は、例えば、Ｎ型ウェル及びＰ型ウエルに形成されたＣＭＯＳインバータ回路から構成されている。また、入出力回路３も、Ｎ型及びＰ型ウエルに形成されている。さらに、スイッチ回路２は、２個のＰチャネルトランジスタによって構成されている。
【００２９】
内部回路２及び入出力回路３は、それぞれ、内部回路用電源５及び入出力回路用電源６に接続されている。
【００３０】
内部回路２は、活性状態では、内部回路２のＮ型ウェルは１．６Ｖ、入出力回路３のＮ型ウエルは３Ｖが印加される。
【００３１】
待機状態では、入出力回路３のＮ型ウエルは３Ｖ印加されたままである。一方、内部回路２のＮ型ウエルは、スタンバイ信号に対応してスイッチ回路４によって入出力回路用電源６の３Ｖに切り替えられる。これにより、内部回路２において、Ｎ型ウエル中のＰチャネルトランジスタの閾値が上がり、待機電流が減少する。
【００３２】
一般に、ＬＳＩの最低動作電圧Ｖｄは、
Ｖｄ＝Ｋ（Ｖｔｎ＋｜Ｖｔｐ｜） （１）
で定義される。ここで、Ｋは使用回路、使用周波数等で決まる定数で、一般的にはＫ＝１〜６のＬＳＩが多く、待機時は動作しないのでＫは１以上、動作時は速度性能等でＫ＝２となるＬＳＩを例として考える。また、Ｖｔｎ、ＶｔｐはそれぞれＮチャネル、Ｐチャネルトランジスタの閾値電圧である。
【００３３】
また、図１のようなＬＳＩの内部回路（ＣＭＯＳインバータ）の待機電流Ｉｓｔｂは、
Ｉｓｔｂ＝α・Ｎｎ・Ｗｎ・Ｉｏｆｆｎ＋｜β・Ｎｐ・Ｗｐ・Ｉｏｆｆｐ｜ （２）
で示される。ここで、Ｎｎ、Ｎｐはそれぞれ内部回路において使用されているＮチャネル、Ｐチャネルトランジスタの数であり、Ｗｎ、Ｗｐはそれぞれ内部回路に使用されているＮチャネル、Ｐチャネルトランジスタの平均ゲート幅である。また、α、βはトランジスタのリーク電流が内部回路の待機電流にどのくらい影響するかの補正項であり、回路構成に依存する。
【００３４】
上記のように構成されたＣＭＯＳ半導体集積回路における待機電流を計算すると、式（１）から、Ｖｄ＝１．６Ｖでは、Ｖｔｎ＝０．３９Ｖ、動作時Ｋ＝２の場合、Ｖｔｐ＝−０．４１Ｖになる。
【００３５】
これらＶｔｎ及びＶｔｐの閾値を有するＮＭＯＳ及びＰＭＯＳにおいては、図２（ａ）、（ｂ）から、ゲート電圧０Ｖ時のサブスレショルド電流（ドレイン電流）Ｉｏｆｆｎ、Ｉｏｆｆｐはそれぞれ｜１．２ｐＡ／μｍ｜となる。なお、図２（ａ）、（ｂ）は、それぞれ、Ｎチャネル及びＰチャネルトランジスタの閾値電圧と単位ゲート幅あたりのサブスレショルド電流との関係を示す図である。
【００３６】
また、式（２）から、α、βを１、Ｎチャネル及びＰチャネルトランジスタの数をそれぞれ２００万個、トランジスタの平均ゲート幅を３μｍとすると、待機電流Ｉｓｔｂは、室温で１４μＡとなる。実際には高温時、閾値のバラツキ等を考慮する必要があり、さらに増加する。
【００３７】
一方、スイッチ回路の切り替えによって、待機状態において、内部回路のＮ型ウェルの印加電圧を１．６Ｖから３Ｖに切り替えると、内部回路におけるＰＭＯＳトランジスタのソース・ウェル間に１．４Ｖの逆バイアスが印加されることになる。これによって、図３（ｂ）から、ＰＭＯＳトランジスタの閾値電圧が約−０．２Ｖ下がり、約−０．６Ｖとなる。したがって、サブスレショルド電流Ｉｏｆｆｐは約−０．０１ｐＡ／μｍになり、式（２）から、内部回路の待機電流Ｉｓｔｂは約７μＡとなり、逆バイアスを印加しない場合に比べて半分になる。なお、図３（ａ）、（ｂ）は、それぞれ、Ｎチャネル及びＰチャネルトランジスタのウェル／基板バイアスを変えた場合の閾値電圧と単位ゲート幅あたりのサブスレショルド電流との関係を示す図である。
【００３８】
上述の説明においては、Ｐチャネルトランジスタの待機電流を逆バイアスの印加によって小さくしたのみであるが、さらに内部回路の待機電流を小さくするために、Ｎチャネルトランジスタの閾値電圧をＰチャネルトランジスタの閾値電圧よりも高く設定し、Ｎ型ウェルへのウェルバイアス印加後の両トランジスタのリーク電流値を等しくすることが有効である。
【００３９】
すなわち、Ｎチャネルトランジスタの閾値電圧Ｖｔｎ＝０．４８Ｖとすると、Ｖｄ＝１．６Ｖ、Ｋ＝２では、式（１）より、Ｖｔｐ＝−０．３２Ｖになる。これらＶｔｎ及びＶｔｐの閾値を有するＮＭＯＳ及びＰＭＯＳにおいては、図２（ａ）、（ｂ）から、ゲート電圧０Ｖ時のサブスレショルド電流Ｉｏｆｆｎは約０．１１ｐＡ／μｍとなる。また、Ｉｏｆｆｐは約−１０ｐＡ／μｍである。
【００４０】
一方、スイッチ回路の切り替えによって、待機状態において、内部回路のＮ型ウェルの印加電圧を１．６Ｖから３Ｖに切り替えて１．４Ｖの逆バイアスを印加すると、図３（ｂ）から、ＰＭＯＳトランジスタの閾値電圧が約−０．２Ｖ下がり、約−０．５２Ｖとなる。したがって、サブスレショルド電流Ｉｏｆｆｐは１桁減の−０．１１ｐＡ／μｍになり、式（２）から、内部回路の待機電流Ｉｓｔｂは約１．３μＡとなり、逆バイアスを印加しない場合に比べて約１／１１になる。
【００４１】
このように、Ｎチャネルトランジスタの閾値をわずかに上げるだけで、内部回路の待機電流をさらに小さくすることができる。また、逆バイアス印加時のＶｔｐは−０．５２Ｖになるが、Ｖｔｎ＝０．４８Ｖを（２）式に代入しても、Ｋ＝１．６になり、Ｋは１．０以上であるため、待機時では、十分情報の保持機能にマージンがあることがわかる。
【００４２】
なお、Ｎチャネルトランジスタの閾値電圧を上げる場合、動作スピードがわずかに低下することとなるが、Ｐチャネルトランジスタにおいて閾値電圧が低下することとなるために動作スピードが上がることになり、内部回路全体においては、動作スピードの変動は無視できる程度である。
【００４３】
【発明の効果】
本発明のＣＭＯＳ半導体集積回路によれば、待機状態において、内部回路に、外部回路用の電源を用いて逆バイアスが印加されてなるため、逆バイアスを印加するための特別な電源を設けることなく、内部回路に逆バイアスを印加することができるため、内部回路における待機電流を低減することができる。すなわち、ＣＭＯＳ半導体集積回路を構成する高耐圧の回路、例えば、液晶や不揮発性メモリと結合するための入出力回路等の電源を利用することにより、特別に電源を設けることなく、特別なチャージポンプ回路やバイアス発生回路等、三重ウエル構造等を用いることなく、内部回路の待機電流を低減することができ、高速動作を実現しつつ、低消費電圧をも実現することができるＣＭＯＳ半導体集積回路を提供することができる。
【００４４】
特に、外部回路用の電源が、内部回路用の電源の電圧よりも絶対値が高く設定されてなる場合、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなる場合、待機状態における逆バイアスの印加が待機信号の入力に対応するスイッチ回路を用いて行われる場合、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されてなる場合には、内部回路への逆バイアスの印加を容易に行うことができ、安価なＣＭＯＳ半導体集積回路を提供することができるとともに、待機電流の低下をさらに大きくすることが可能となる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ半導体集積回路を示すブロック図である。
【図２】Ｎチャネル及びＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈ−サブスレショルド電流Ｉｏｆｆ特性を示す図である。
【図３】Ｎチャネル及びＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈ、サブスレショルド電流Ｉｏｆｆ−ウェル／基板バイアス特性を示す図である。
【符号の説明】
１ ＣＭＯＳ半導体集積回路
２ 内部回路
３ 入出力回路
４ スイッチ回路
５ 内部回路用電源
６ 入出力回路用電源
【発明の属する技術分野】
本発明はＣＭＯＳ半導体集積回路に関し、より詳細には、低消費電力型で、特に電池駆動の携帯機器に使用されるＣＭＯＳトランジスタを用いた低待機電力マイクロプロセッサ等の情報処理装置、ＡＶ装置、ゲーム機器に応用されるＣＭＯＳ半導体集積回路に関する。
【０００２】
【従来の技術】
携帯電話機、携帯情報端末、ＡＶ装置等の携帯機器を電池によって駆動する電子装置が普及するにしたがい、動作時の消費電力と待機時の消費電力との低減がより重要になってきている。
【０００３】
ＭＯＳトランジスタの閾値電圧を低く設定することにより、低電圧での高速動作が可能となる。また、消費電力は動作電圧の２乗に比例するため、動作時の消費電力を減少させることができる。
【０００４】
一方、待機時の消費電力は、閾値電圧を低く設定すると、サブスレショルド電流が流れるため逆に増加する。
【０００５】
上記のような課題を解決するために、特開平３−０８２１５１号公報に、ＭＯＳトランジスタの閾値電圧を低く設定して高速動作させ、かつ待機時にのみソース・基板間又はソース・ウエル間に逆バイアスをかけ、ＭＯＳトランジスタの閾値電圧を高くし、待機電流を減少させる方法が提案されている。
【０００６】
このようなソース・ウエル又は基板間に逆バイアスをかける方法は、ウエル又は基板バイアス発生回路を用いてチップ内部でウエル又は基板電位を発生させる方法と、２つのウエルバイアス印加のために電源を別に２つ設けた３電源の方法とがある。
【０００７】
また、特開平９−２１４３２１号公報に、ＣＭＯＳインバータの一方又は両方のトランジスタの閾値電圧をダイナミックに制御することにより、リーク電流を最小限に抑える方法が提案されている。
【０００８】
【発明が解決しようとする課題】
上記のウエル又は基板バイアス発生回路の１例としては、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３４， ＮＯ． １１ｎｏＶ． １９９９， ｐ１４９２−１５００に記載されているように、チャージポンプ回路が挙げられる。
【０００９】
しかし、このチャージポンプ回路を動作させるためには、約１１μＡの消費電力と約０．１４ｍｍ２の面積とが増大する。また、チャージポンプ回路の消費電力を考慮すると、待機時の消費電力の低減には限界がある。つまり、後述するように、４００万素子程度のマイクロプロセッサ本体の待機電流は、室温で１４μＡ程度である。また、テャージポンプ回路による逆バイアスをソース・ウエル間に１Ｖ印加してＭＯＳトランジスタの閾値電圧を０．２Ｖ高くすると、待機電流が２桁程度減少し、１μＡよりも小さくなる。よって、待機電流は、ほとんどチャージポンプ回路の消費電力で決定されることとなる。さらに、一般に、このチャージポンプ回路では、動作の安定化のために三重ウエル構造を必要とし、プロセスの複雑化やそれに伴う製造コストが増大する。
【００１０】
また、２つのウエルバイアスを印加する３電源の方法では、待機時の消費電力低減のために専用の電源を増やすこととなるため、電池駆動の携帯用機器の小型化、軽量化及び低コスト化に反することとなる。また、この方法においても、３電源のために三重ウエル構造を必要とする。
【００１１】
さらに、ＣＭＯＳインバータの一方又は両方のトランジスタの閾値電圧を制御ためには、上記と同様に、ＣＭＯＳインバータの電源とは別個に閾値電圧を制御するためのバイアス印加用のウェル又は基板バイアス発生回路が必要となり、上記と同様の問題が生じる。また、このような方法においては、バイアス印加により閾値電圧を変化させる前の両トランジスタの閾値電圧の調整については何も記載されておらず、ＣＭＯＳインバータのウエル又は基板へのバイアス印加前の両トランジスタのリーク電流が等しい場合には、一方のトランジスタのみにウエル又は基板バイアスを印加して閾値電圧を上げても、待機状態の消費電流の減少は十分ではない。
【００１２】
本発明は上記課題に鑑みなされたものであり、待機時の消費電力低減のために専用の電源数を増やさず、消費電力及びチップ面積の増大を招く基板バイアス発生回路を別途設けることなく、プロセスの複雑化の原因となる三重ウエル構造を形成することなく、待機時の消費電力を減少させることができるＣＭＯＳ半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、さらに、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されてなるＣＭＯＳ半導体集積回路が提供される。
また、本発明によれば、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、さらに、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなるＣＭＯＳ半導体集積回路が提供される。
また、本発明によれば、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、さらに、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定され、かつ、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなるＣＭＯＳ半導体集積回路が提供される。
【００１４】
【発明の実施の形態】
本発明は、内部回路の活性状態と待機状態とにおいて、異なるバイアス電圧が印加されることにより、高速動作と低消費電力との双方を実現し得るＣＭＯＳ半導体集積回路である。
【００１５】
本発明のＣＭＯＳ半導体集積回路は、少なくとも内部回路と外部回路とを有して構成される。
【００１６】
内部回路は、ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能するものであれば、その構成及び作用／機能は特に限定されるものではなく、一般に、高速動作が要求されるような回路、低消費電力が要求されるような回路、特に低待機電流が要求されるような回路等が挙げられる。具体的には、ＣＭＯＳインバータ回路、待機モード機能を有するロジック回路、ＳＲＡＭ、レジスタで構成されるブロセッサ、携帯電話のベースバンド回路等が挙げられる。なお、活性状態と待機状態以外に、例えば、長い待ち状態であって活性状態に戻るためにある程度時間がかかるような中断状態、回路がターン・オフされているオフ状態等の機能を有するものであってもよい。
【００１７】
内部回路は、通常、半導体基板に形成されている。ここで半導体基板としては、例えば、シリコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等、種々の基板を用いることができる。なかでもシリコン基板が好ましい。半導体基板は、リン、砒素等のＮ型又はボロン等のＰ型の不純物のドーピングにより比較的低抵抗（例えば２０Ωｃｍ程度以下、好ましくは１０Ωｃｍ程度）であるものが適当である。また、半導体基板には、Ｎ型又はＰ型の１又は複数個の不純物拡散領域（ウェル）が形成されているシングルウェル構造、Ｎ型及びＰ型ウェルが複数個形成されているはダブルウェル構造、トリプルウェル構造のいずれであってもよい。ウェルの不純物の濃度は、トランジスタの性能等により適宜調整することができる。また、半導体基板上には、例えば、トランジスタ、キャパシタ、抵抗等の半導体素子や回路、絶縁膜、配線層等が組み合わせられて形成されていてもよい。
【００１８】
内部回路を構成するＣＭＯＳは、通常、Ｐ又はＮチャネルのＭＯＳトランジスタの一方又は双方が、それぞれ逆導電型のウェル内に形成されている。これらＭＯＳトランジスタは、ＣＭＯＳトランジスタのサイズ、性能等に応じてウェル又は基板表面の不純物濃度を調整すること等により、所定の閾値電圧に設定されていることが好ましい。例えば、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されてなることが好ましい。また、不純物濃度の調整の他に、待機状態に所定の逆バイアス電圧を印加する等により適宜調整することができる。例えば、０．２５〜０．３５μｍプロセスのＣＭＯＳに対して、±１Ｖ程度（ＰチャネルＭＯＳには＋１Ｖ程度又はＮチャネルＭＯＳには−１Ｖ程度）の逆バイアスを印加する場合には、ＰチャネルＭＯＳとＮチャネルＭＯＳの閾値電圧は、それぞれ＋０．２Ｖ程度、−０．２Ｖ程度変化し、リーク電流は２桁減少する。このように、特に、一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されている場合には、ソース・基板間又はソース・ウェル間に逆バイアスを印加しない場合の待機状態におけるリーク電流に比較して、例えば、内部回路全体の１／１０程度以下と著しくリーク電流を低下させることができる。
【００１９】
また、内部回路は、動作時の消費電力を低減するために比較的低電圧で動作するものであり、そのために内部回路用電源を備えているのが一般的である。内部回路用電源の電圧は特に限定されるものではなく、＋０．５〜＋５．０Ｖ程度が挙げられる。具体的には、内部回路を構成するＭＯＳトランジスタのゲート長が０．３５μｍ程度のプロセスでは＋３．３Ｖ程度、０．２５μｍ程度のプロセスでは＋２．５Ｖ程度、０．１８μｍ程度のプロセスでは＋１．８Ｖ程度の電圧を印加し得る電源が挙げられる。
【００２０】
外部回路は、その機能、構成等について特に限定されるものではないが、少なくとも、内部回路にウェル又は基板バイアス電圧を印加するためのみに構成されたバイアス発生回路とは異なるものである。また、ＣＭＯＳ半導体集積回路の本来の機能を発揮するために必要とされる回路であり、内部回路とは異なる回路である。例えば、液晶素子や不揮発性メモリ等を駆動させるための回路、比較的高い電圧を印加することを必要とする回路、高い動作電圧を有する回路と接続される入出力回路等が挙げられる。具体的には、マイコン機能を有する入出力回路、プロセッサ回路、携帯電話のベースバンドの入出力回路等が挙げられる。
【００２１】
外部回路は半導体基板上に形成されていることが好ましく、内部回路が形成されている基板とは異なる基板に形成されていてもよいが、内部回路が形成されている基板と同一基板上に形成されていることがより好ましい。なお、外部回路が形成されている基板上には、例えば、トランジスタ、キャパシタ、抵抗等の半導体素子や回路、絶縁膜、配線層等が組み合わせられて形成されていてもよい。
【００２２】
また、外部回路は、比較的高電圧で動作するものであり、そのために外部回路用電源を備えているのが一般的である。外部回路用電源の電圧は特に限定されるものではなく、例えば、＋２．５〜＋１５Ｖ程度が挙げられ、上述した内部回路用電源の電圧よりも絶対値が高く設定されていることが必要である。具体的には、外部回路を構成するトランジスタのゲート長が０．２５〜０．３５μｍ程度のプロセスでは±５Ｖ程度、０．１８μｍ程度のプロセスでは±３Ｖ程度の電圧を印加し得る電源が挙げられる。また、外部回路用の電源は、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタにソース・基板間又はソース・ウェル間に逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなることがより好ましい。
【００２３】
本発明のＣＭＯＳ半導体集積回路においては、上述したように、内部回路及び外部回路とともに、スイッチ回路が形成されていることが好ましい。スイッチ回路は、内部回路が待機状態以外の状態の時、例えば、活性状態の時には、内部回路に内部回路用電源が印加されるように作用し、内部回路が待機状態となったあるいは待機状態であることを示す信号に対応して、待機状態である間中、内部回路に外部回路用電源が印加されるように作用する、いわゆるスイッチング機能を有する回路を意味する。その構成は、通常、半導体装置の分野において、スイッチング機能を果たし得る回路であればどのようなものでも利用することができる。
【００２４】
上記のような構成を有する本発明のＣＭＯＳ半導体集積回路においては、内部回路は、活性状態においては、内部回路用電源から所定の電圧が印加されることにより、外部回路又はその他の回路、例えば、入出力回路を通してデータが入出力され得るように機能する。一方、待機状態においては、内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、スイッチ回路によって内部回路用の電源が外部回路用の電源に切り替えられて、外部回路用の電源を用いて逆バイアスが印加される。
【００２５】
このように、外部回路用の電源を利用することにより、内部回路にウエル又は基板に逆バイアスを印加するための電源を特別に設ける必要がなく、内部回路におけるＰチャネルトランジスタ用Ｎウェル又は基板あるいはＮチャネルトランジスタ用Ｐウェル又は基板に（特に、Ｐチャネルトランジスタ用Ｎウェル）、逆バイアスを印加することができ、ひいてはＰチャネルトランジスタ又はＮチャネルトランジスタ（特に、Ｐチャネルトランジスタ）の待機状態における消費電流の低減が可能になる。
【００２６】
なお、以下に、Ｐチャネルトランジスタのソース・Ｎウェル間の逆バイアス印加とＮチャネルの高閾値電圧化により、トランジスタの待機電流を減少させる例を具体的に示しているが、当該技術分野における公知の改変を加えることにより、同様に、Ｎチャネルトランジスタのソース・Ｐ基板（ウェル）間の逆バイアス印加とＰチャネルトランジスタの高閾値電圧化により、トランジスタの待機電流を減少させることも可能である。
【００２７】
以下、本発明のＣＭＯＳ半導体集積回路の実施の形態を図面に基づいて説明する。
【００２８】
本発明のＣＭＯＳ半導体集積回路１は、図１（ａ）及び（ｂ）に示したように、その内部に、内部回路２と外部回路として入出力回路３とスイッチ回路４とを有している。内部回路２は、例えば、Ｎ型ウェル及びＰ型ウエルに形成されたＣＭＯＳインバータ回路から構成されている。また、入出力回路３も、Ｎ型及びＰ型ウエルに形成されている。さらに、スイッチ回路２は、２個のＰチャネルトランジスタによって構成されている。
【００２９】
内部回路２及び入出力回路３は、それぞれ、内部回路用電源５及び入出力回路用電源６に接続されている。
【００３０】
内部回路２は、活性状態では、内部回路２のＮ型ウェルは１．６Ｖ、入出力回路３のＮ型ウエルは３Ｖが印加される。
【００３１】
待機状態では、入出力回路３のＮ型ウエルは３Ｖ印加されたままである。一方、内部回路２のＮ型ウエルは、スタンバイ信号に対応してスイッチ回路４によって入出力回路用電源６の３Ｖに切り替えられる。これにより、内部回路２において、Ｎ型ウエル中のＰチャネルトランジスタの閾値が上がり、待機電流が減少する。
【００３２】
一般に、ＬＳＩの最低動作電圧Ｖｄは、
Ｖｄ＝Ｋ（Ｖｔｎ＋｜Ｖｔｐ｜） （１）
で定義される。ここで、Ｋは使用回路、使用周波数等で決まる定数で、一般的にはＫ＝１〜６のＬＳＩが多く、待機時は動作しないのでＫは１以上、動作時は速度性能等でＫ＝２となるＬＳＩを例として考える。また、Ｖｔｎ、ＶｔｐはそれぞれＮチャネル、Ｐチャネルトランジスタの閾値電圧である。
【００３３】
また、図１のようなＬＳＩの内部回路（ＣＭＯＳインバータ）の待機電流Ｉｓｔｂは、
Ｉｓｔｂ＝α・Ｎｎ・Ｗｎ・Ｉｏｆｆｎ＋｜β・Ｎｐ・Ｗｐ・Ｉｏｆｆｐ｜ （２）
で示される。ここで、Ｎｎ、Ｎｐはそれぞれ内部回路において使用されているＮチャネル、Ｐチャネルトランジスタの数であり、Ｗｎ、Ｗｐはそれぞれ内部回路に使用されているＮチャネル、Ｐチャネルトランジスタの平均ゲート幅である。また、α、βはトランジスタのリーク電流が内部回路の待機電流にどのくらい影響するかの補正項であり、回路構成に依存する。
【００３４】
上記のように構成されたＣＭＯＳ半導体集積回路における待機電流を計算すると、式（１）から、Ｖｄ＝１．６Ｖでは、Ｖｔｎ＝０．３９Ｖ、動作時Ｋ＝２の場合、Ｖｔｐ＝−０．４１Ｖになる。
【００３５】
これらＶｔｎ及びＶｔｐの閾値を有するＮＭＯＳ及びＰＭＯＳにおいては、図２（ａ）、（ｂ）から、ゲート電圧０Ｖ時のサブスレショルド電流（ドレイン電流）Ｉｏｆｆｎ、Ｉｏｆｆｐはそれぞれ｜１．２ｐＡ／μｍ｜となる。なお、図２（ａ）、（ｂ）は、それぞれ、Ｎチャネル及びＰチャネルトランジスタの閾値電圧と単位ゲート幅あたりのサブスレショルド電流との関係を示す図である。
【００３６】
また、式（２）から、α、βを１、Ｎチャネル及びＰチャネルトランジスタの数をそれぞれ２００万個、トランジスタの平均ゲート幅を３μｍとすると、待機電流Ｉｓｔｂは、室温で１４μＡとなる。実際には高温時、閾値のバラツキ等を考慮する必要があり、さらに増加する。
【００３７】
一方、スイッチ回路の切り替えによって、待機状態において、内部回路のＮ型ウェルの印加電圧を１．６Ｖから３Ｖに切り替えると、内部回路におけるＰＭＯＳトランジスタのソース・ウェル間に１．４Ｖの逆バイアスが印加されることになる。これによって、図３（ｂ）から、ＰＭＯＳトランジスタの閾値電圧が約−０．２Ｖ下がり、約−０．６Ｖとなる。したがって、サブスレショルド電流Ｉｏｆｆｐは約−０．０１ｐＡ／μｍになり、式（２）から、内部回路の待機電流Ｉｓｔｂは約７μＡとなり、逆バイアスを印加しない場合に比べて半分になる。なお、図３（ａ）、（ｂ）は、それぞれ、Ｎチャネル及びＰチャネルトランジスタのウェル／基板バイアスを変えた場合の閾値電圧と単位ゲート幅あたりのサブスレショルド電流との関係を示す図である。
【００３８】
上述の説明においては、Ｐチャネルトランジスタの待機電流を逆バイアスの印加によって小さくしたのみであるが、さらに内部回路の待機電流を小さくするために、Ｎチャネルトランジスタの閾値電圧をＰチャネルトランジスタの閾値電圧よりも高く設定し、Ｎ型ウェルへのウェルバイアス印加後の両トランジスタのリーク電流値を等しくすることが有効である。
【００３９】
すなわち、Ｎチャネルトランジスタの閾値電圧Ｖｔｎ＝０．４８Ｖとすると、Ｖｄ＝１．６Ｖ、Ｋ＝２では、式（１）より、Ｖｔｐ＝−０．３２Ｖになる。これらＶｔｎ及びＶｔｐの閾値を有するＮＭＯＳ及びＰＭＯＳにおいては、図２（ａ）、（ｂ）から、ゲート電圧０Ｖ時のサブスレショルド電流Ｉｏｆｆｎは約０．１１ｐＡ／μｍとなる。また、Ｉｏｆｆｐは約−１０ｐＡ／μｍである。
【００４０】
一方、スイッチ回路の切り替えによって、待機状態において、内部回路のＮ型ウェルの印加電圧を１．６Ｖから３Ｖに切り替えて１．４Ｖの逆バイアスを印加すると、図３（ｂ）から、ＰＭＯＳトランジスタの閾値電圧が約−０．２Ｖ下がり、約−０．５２Ｖとなる。したがって、サブスレショルド電流Ｉｏｆｆｐは１桁減の−０．１１ｐＡ／μｍになり、式（２）から、内部回路の待機電流Ｉｓｔｂは約１．３μＡとなり、逆バイアスを印加しない場合に比べて約１／１１になる。
【００４１】
このように、Ｎチャネルトランジスタの閾値をわずかに上げるだけで、内部回路の待機電流をさらに小さくすることができる。また、逆バイアス印加時のＶｔｐは−０．５２Ｖになるが、Ｖｔｎ＝０．４８Ｖを（２）式に代入しても、Ｋ＝１．６になり、Ｋは１．０以上であるため、待機時では、十分情報の保持機能にマージンがあることがわかる。
【００４２】
なお、Ｎチャネルトランジスタの閾値電圧を上げる場合、動作スピードがわずかに低下することとなるが、Ｐチャネルトランジスタにおいて閾値電圧が低下することとなるために動作スピードが上がることになり、内部回路全体においては、動作スピードの変動は無視できる程度である。
【００４３】
【発明の効果】
本発明のＣＭＯＳ半導体集積回路によれば、待機状態において、内部回路に、外部回路用の電源を用いて逆バイアスが印加されてなるため、逆バイアスを印加するための特別な電源を設けることなく、内部回路に逆バイアスを印加することができるため、内部回路における待機電流を低減することができる。すなわち、ＣＭＯＳ半導体集積回路を構成する高耐圧の回路、例えば、液晶や不揮発性メモリと結合するための入出力回路等の電源を利用することにより、特別に電源を設けることなく、特別なチャージポンプ回路やバイアス発生回路等、三重ウエル構造等を用いることなく、内部回路の待機電流を低減することができ、高速動作を実現しつつ、低消費電圧をも実現することができるＣＭＯＳ半導体集積回路を提供することができる。
【００４４】
特に、外部回路用の電源が、内部回路用の電源の電圧よりも絶対値が高く設定されてなる場合、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなる場合、待機状態における逆バイアスの印加が待機信号の入力に対応するスイッチ回路を用いて行われる場合、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されてなる場合には、内部回路への逆バイアスの印加を容易に行うことができ、安価なＣＭＯＳ半導体集積回路を提供することができるとともに、待機電流の低下をさらに大きくすることが可能となる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ半導体集積回路を示すブロック図である。
【図２】Ｎチャネル及びＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈ−サブスレショルド電流Ｉｏｆｆ特性を示す図である。
【図３】Ｎチャネル及びＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈ、サブスレショルド電流Ｉｏｆｆ−ウェル／基板バイアス特性を示す図である。
【符号の説明】
１ ＣＭＯＳ半導体集積回路
２ 内部回路
３ 入出力回路
４ スイッチ回路
５ 内部回路用電源
６ 入出力回路用電源
Claims (6)
- ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、
前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、
さらに、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定されてなるＣＭＯＳ半導体集積回路。 - ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、
前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、
さらに、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなるＣＭＯＳ半導体集積回路。 - ＣＭＯＳトランジスタによって構成され、データが入出力される活性状態と内部状態が保持される待機状態との少なくとも２状態で機能する内部回路と、外部回路とを有し、
前記待機状態において、前記内部回路を構成するＰ又はＮチャネルトランジスタのいずれか一方のソース−ウェル又は基板間に、前記外部回路用の電源を用いて逆バイアスが印加されてなり、
さらに、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなるように両チャネルトランジスタの閾値電圧が設定され、かつ、外部回路用の電源が、内部回路の待機状態において、内部回路を構成する一方チャネルトランジスタの待機状態における総リーク電流和と、他方チャネルトランジスタに逆バイアスが印加された待機状態における総リーク電流和とが略等しくなる電圧に設定されてなるＣＭＯＳ半導体集積回路。 - 外部回路用の電源が、内部回路用の電源の電圧よりも絶対値が高く設定されてなる請求項１〜３のいずれか１つに記載のＣＭＯＳ半導体集積回路。
- 待機状態における逆バイアスの印加が、待機信号の入力に対応するスイッチ回路を用いて行われる請求項１〜４のいずれか１つに記載のＣＭＯＳ半導体集積回路。
- ＣＭＯＳ半導体集積回路が、シングル、ダブル又はトリプルウェル構造である請求項１〜５のいずれか１つに記載のＣＭＯＳ半導体集積回路。
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