JP2630289B2

JP2630289B2 - センス増幅器

Info

Publication number: JP2630289B2
Application number: JP788195A
Authority: JP
Inventors: 敏且神保
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-01-23
Filing date: 1995-01-23
Publication date: 1997-07-16
Anticipated expiration: 2012-07-16
Also published as: JPH08203285A; US5675535A; KR960030248A; KR0183488B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はセンス増幅器に関し、特
に半導体記憶装置に使用されるセンス増幅器に関する。

【０００２】

【従来の技術】半導体記憶装置の一種に、電気的に情報
の書込みが可能な浮遊ゲート電界効果トランジスタをメ
モリ素子とした不揮発性の半導体記憶装置が有る。この
メモリ素子は、図５に示すようにＰ型基板ＳＢ上にヒ素
等のイオン注入によりドレイン拡散層領域ＤＡとソース
拡散層領域ＳＡを形成し、さらにＰ型基板ＳＢ上に絶縁
膜ＩＮＳを介して浮遊ゲートＦＧと、制御ゲートＣＧと
を有し、さらにこのメモリ素子を覆うように絶縁膜ＩＮ
Ｓを成長させる構造となっている。

【０００３】このメモリ素子に情報を書込む場合は、制
御ゲートＣＧに１２Ｖ程度の高電圧を、ドレイン拡散層
領域ＤＡと接続するドレイン電極（以下、単にドレイン
という）に９Ｖ程度の高電圧をそれぞれ印加し、ソース
拡散層領域ＳＡと接続するソース電極（以下単にソース
という）を接地電位とし、ホットキャリア注入によって
浮遊ゲートＦＧに電子を注入し、制御ゲートＣＧから見
たしきい値電圧を初期状態より高くすることで行う。こ
のしきい値電圧の差により２値情報を記憶する。

【０００４】図６はこのメモリ素子の初期状態（以下、
非書込み状態という）および書込み状態を示す特性図で
あり、非書込み状態のメモリ素子は、実線ＮＷＲに示す
ように、２Ｖ程度の制御ゲート電圧で導通状態になり、
書込み状態のメモリ素子は、実線ＷＲに示すように、６
Ｖ以上の制御ゲート電圧で導通状態になる。従って、制
御ゲート電圧を５Ｖとすると、初期状態のメモリ素子は
導通状態であり、書込み状態のメモリ素子は非導通状態
となるので、この電流の差により情報を読出すことがで
きる。

【０００５】実際の半導体記憶装置では、このようなメ
モリ素子をアレイ状に複数配置し、これらメモリ素子に
対し選択的に情報の書込み，読出しを行う。図７はこの
ようなメモリ素子（メモリセル）を使用した半導体記憶
装置の一般的な構成を示す回路図である。この例では、
説明を簡明にするために、４つのメモリセルＭＣ１１，
ＭＣ１２，ＭＣ２１，ＭＣ２２によりメモリセルアレイ
１００を構成している。

【０００６】列線ＤＹ１，ＤＹ２は列デコーダ７００の
出力信号ＳＹ１，ＳＹ２により制御された列選択回路２
００のトランジスタＴ２０１，Ｔ２０２により選択的に
バイアス回路４００ａに接続され、メモリセルの制御ゲ
ートは行デコーダ６００により制御された行線ＳＸ１，
ＳＸ２に接続される。ここで例えばメモリセルＭＣ１１
を選択する場合は、行デコーダ６００により行線ＳＸ１
を選択レベルとし（例えば５Ｖを印加し）、列デコーダ
７００の出力信号ＳＹ１を選択レベルとして（例えば５
Ｖを印加し）トランジスタＴ２０１を導通状態とするこ
とで行線ＳＸ１と列線ＤＹ１の交点に配置されたメモリ
セルＭＣ１１が選択される。

【０００７】リファレンスセルＲＭＣはメモリセルＭＣ
１１〜ＭＣ２２と等価なメモリ素子により構成され、列
選択回路２００のトランジスタＴ２０１，Ｔ２０２と等
価なトランジスタＴ２００を介してバイアス回路４００
ｂに接続され、バイアス回路４００ｂは基準電位Ｖｒを
出力する。センス増幅器５００は、バイアス回路４００
ａからの出力Ｖｓとバイアス回路４００ｂからの基準電
位Ｖｒとを比較し、選択されたメモリセルに流れる電流
に応じて出力データＳＤＯを出力する。

【０００８】次に図８および図９（Ａ）〜（Ｃ）を用い
て回路構成をさらに詳細に説明する。

【０００９】図８ではメモリセルアレイ１００内の選択
されたメモリセルをＭＣｉｊとして示している。選択さ
れたメモリセルＭＣｉｊは列選択回路２００のトランジ
スタＴ２０ｉを介してバイアス回路４００ａの入力端に
接続される。バイアス回路４００ａの回路構成は図９
（Ａ）に示すように、電源電圧Ｖｃｃ供給端と入力端と
の間にＰ型のＭＯＳトランジスタＴ４０１とＮ型のＭＯ
ＳトランジスタＴ４０２とを直列接続し、インバータ回
路ＩＶ４０１の入力端をバイアス回路４００ａの入力端
に出力端をＭＯＳトランジスタＴ４０２のゲートに接続
し、ＭＯＳトランジスタＴ４０１のゲートはこのＭＯＳ
トランジスタＴ４０１のドレインとＭＯＳトランジスタ
Ｔ４０２のドレインとの接続点に接続し、この接続点を
バイアス回路４００ａの出力（Ｖｓ）としている。

【００１０】このバイアス回路４００ａは、選択したメ
モリセルＭＣｉｊが書込み状態であればメモリセルＭＣ
ｉｊは非導通状態であり、バイアス回路４００ａの入力
端はＭＯＳトランジスタＴ４０１，Ｔ４０２を介してチ
ャージアップされ、この入力端の電位がインバータ回路
ＩＶ４０１の論理しきい値以上になるとインバータ回路
ＩＶ４０１の出力は低レベルになり、ＭＣＳトランジス
タＴ４０２は非導通状態になって、バイアス回路４００
ａの出力（Ｖｓ）はＭＯＳトランジスタＴ４０１により
高レベルとなる。この時の高レベルの電位は例えば電源
電圧Ｖｃｃを５Ｖ、ＭＯＳトランジスタＴ４０１のしき
い値電圧Ｖｔｐを−１Ｖとすると、Ｖｃｃ−｜Ｖｔｐ｜
＝４Ｖとなる。

【００１１】選択したメモリセルＭＣｉｊが非書込み状
態であればメモリセルＭＣｉｊは導通状態であり、バイ
アス回路４００ａの入力端はメモリセルＭＣｉｊと列選
択回路２００のトランジスタＴ２０ｉを介して放電さ
れ、バイアス回路４００ａの出力（Ｖｓ）は低レベルと
なる。この時の低レベルの電位は電源電圧Ｖｃｃ供給端
と接地電位点との間に直列接続された、ＭＯＳトランジ
スタＴ４０１，Ｔ４０２、列選択回路２００のトランジ
スタＴ２０ｉ、メモリセルＭＣｉｊの抵抗分割により決
まる。以後の説明上、この場合のバイアス回路４００ａ
の出力（Ｖｓ）の電位は２Ｖとする。

【００１２】また、リファレンスセルＲＭＣはメモリセ
ルＭＣｉｊと等価の非書込み状態のトランジスタであ
り、列選択回路２００のトランジスタＴ２０ｉと等価な
Ｎ型のＭＯＳトランジスタＴ２００と共に基準電流発生
回路３００を形成し、このＭＯＳトランジスタＴ２００
を介してバイアス回路４００ｂの入力端に接続され、リ
ファレンスセルＲＭＣとＭＯＳトランジスタＴ２００の
ゲートには電源電圧Ｖｃｃが供給される。バイアス回路
４００ｂは図９（Ｂ）に示すように、バイアス回路４０
０ａと同様の回路構成を有しているが、バイアス回路４
００ｂ内のＭＯＳトランジスタＴ４０３のサイズを調整
し、バイアス回路４００ｂの出力（Ｖｒ）の電位は、バ
イアス回路４００ａの出力（Ｖｓ）の高レベル出力４Ｖ
と低レベル出力２Ｖの中間の、例えば３Ｖに設定され
る。

【００１３】２つのバイアス回路４００ａ，４００ｂの
出力Ｖｓ，Ｖｒは２つの差動増幅器１ａ，１ｂに接続さ
れる。これら差動増幅器１ａ，１ｂは、図９（Ｃ）に示
すように、電源電圧Ｖｃｃ供給端と接地電位点との間に
直列接続されたＰ型のＭＯＳトランジスタＴ１１、Ｎ型
のＭＯＳトランジスタＴ１２と、Ｐ型のＭＯＳトランジ
スタＴ１３，Ｎ型のＭＯＳトランジスタＴ１４とを有
し、ＭＯＳトランジスタＴ１２のドレインおよびゲート
とＭＯＳトランジスタＴ１４のゲートとを共通接続しこ
れらでカレントミラーを構成し、ＭＯＳトランジスタＴ
１１，Ｔ１３のゲートを差動増幅器の入力端ＩＮ１，Ｉ
Ｎ２とし、ＭＯＳトランジスタＴ１３，Ｔ１４の接続点
を差動増幅器の出力端ＯＵＴとしている。

【００１４】つぎに、これら差動増幅器１ａ，１ｂの動
作を図１０を参照して説明する。差動増幅器１ａの電圧
（ＯＵＴ）−電流特性図を図１０（Ａ）に示す。

【００１５】入力端ＩＮ２に接続された基準電位Ｖｒは
常時３Ｖであり、ＭＯＳトランジスタＴ１３に流れる電
流は実線Ｃ１１で示す特性となる。選択したメモリセル
が非書込み状態であればＩＮ１に接続されたＶｓは２Ｖ
であり、ＭＯＳトランジスタＴ１１は導通状態になり、
ＭＯＳトランジスタＴ１２にも電流が流れ、このＭＯＳ
トランジスタＴ１２とカレントミラーを構成するＭＯＳ
トランジスタＴ１４にも電流が流れ、このＭＯＳトラン
ジスタＴ１４に流れる電流は実線Ｃ１２で示され、この
時の差動増幅器１ａの出力端ＯＵＴ（ＶＡ１）には実線
Ｃ１１，Ｃ１２の交点であるＶ１１の低レベルが出力さ
れる。選択したメモリセルが書込み状態であれば入力端
ＩＮ１に接続されたＶｓは４Ｖであり、ＭＯＳトランジ
スタＴ１１は非導通状態になり、ＭＯＳトランジスタＴ
１２にも電流は流れず、このＭＯＳトランジスタＴ１２
とカレントミラー回路を構成するＭＯＳトランジスタＴ
１４にも電流が流れず、このＭＯＳトランジスタＴ１４
の電気特性は実線Ｃ１３（図１０（Ａ）では識別しやす
い様に有る程度の電流値があるように示している）で示
され、この時の差動増幅器１ａの出力端ＯＵＴ（ＶＡ
１）には実線Ｃ１１，Ｃ１３の交点であるＶ１２の高レ
ベルが出力される。

【００１６】差動増幅器１ｂの電圧（ＯＵＴ）−電流特
性図を図１０（Ｂ）に示す。入力端ＩＮ１に接続された
基準電位Ｖｒは常時３Ｖであり、ＭＯＳトランジスタＴ
１１は導通状態になり、ＭＯＳトランジスタＴ１２にも
電流が流れ、このＭＯＳトランジスタＴ１２とカレント
ミラー回路を構成するＭＯＳトランジスタＴ１４にも電
流が流れ、このＭＯＳトランジスタＴ１４に流れる電流
は実線Ｃ２１で示す特性となる。選択したメモリセルが
非書込み状態であればＩＮ２に接続されたＶｓは２Ｖで
あり、ＭＯＳトランジスタＴ１３は導通状態になり、こ
のＭＯＳトランジスタＴ１３に流れる電流は実線Ｃ２２
で示され、この時の差動増幅器１ｂの出力端ＯＵＴ（Ｖ
Ａ２）には実線Ｃ２１，Ｃ２２の交点であるＶ２１の高
レベルが出力される。選択したメモリセルが書込み状態
であればＩＮ２に接続されたＶｓは４Ｖであり、ＭＯＳ
トランジスタＴ１３は非導通状態になり、このＭＯＳト
ランジスタＴ１３の電流特性は実線Ｃ２３（図１０
（Ｂ）では識別しやすい様に有る程度の電流値があるよ
うに示している）で示され、この時の差動増幅器１ｂの
出力端ＯＵＴ（ＶＡ２）には実線Ｃ２１，Ｃ２３の交点
であるＶ２２の低レベルが出力される。

【００１７】このように、選択したメモリセルＭＣｉｊ
が非書込み状態であれば差動増幅器１ａの出力ＶＡ１は
低レベル、差動増幅器１ｂ出力ＶＡ２は高レベルとな
り、選択したメモリセルＭＣｉｊが書込み状態であれば
差動増幅器１ａの出力ＶＡ１は高レベル、差動増幅器１
ｂの出力ＶＡ２は低レベルとなる。

【００１８】この２つの差動増幅器１ａ，１ｂの出力Ｖ
Ａ１，ＶＡ２は、Ｐ型のＭＯＳトランジスタＴ５１，Ｔ
５３とＮ型のＭＯＳトランジスタＴ５２，５４により構
成された差動増幅器５に入力され、この差動増幅器５の
ＭＯＳトランジスタＴ５１，Ｔ５２の接続点が差動増幅
器５の出力端（ＤＡＯ）になる。

【００１９】選択されたメモリセル非書込み状態であれ
ばＶＡ１が低レベル、ＶＡ２は高レベルであるので、Ｖ
Ａ２がゲートに入力されたＭＯＳトランジスタＴ５４は
導通状態となり、このＭＯＳトランジスタＴ５４と直列
接続されたＭＯＳトランジスタＴ５３も導通状態に、さ
らにＭＯＳトランジスタＴ５３とカレントミラー回路を
構成するＭＯＳトランジスタＴ５１も導通状態となる。
一方、ＶＡ１がゲートに接続されたＭＯＳトランジスタ
Ｔ５２も非導通状態であるので、差動増幅器５の出力端
（ＤＡＯ）はＭＯＳトランジスタＴ５１により充電され
高レベルとなる。

【００２０】選択されたメモリセルが書込み状態であれ
ばＶＡ１は高レベル、ＶＡ２は低レベルであるので、Ｖ
Ａがゲートに入力されたＭＯＳトランジスタＴ５４は非
導通状態となり、このＭＯＳトランジスタＴ５４と直列
接続されたＭＯＳトランジスタＴ５３も非導通状態に、
さらにＭＯＳトランジスタＴ５３とカレントミラー回路
を構成するＭＯＳトランジスタＴ５１も非導通状態にな
る。一方、ＶＡ１がゲートに接続されたＭＯＳトランジ
スタＴ５２は導通状態になるので、差動増幅器５の出力
端（ＤＡＯ）はＭＯＳトランジスタＴ５２により放電さ
れ低レベルとなる。

【００２１】差動増幅器５の出力信号ＤＡＯはＣＭＯＳ
型のインバータ回路ＩＶ３１，ＩＶ３２、Ｐ型およびＮ
型のＭＯＳトランジスタから成る２つのトランスファゲ
ートＴＧ３１，ＴＧ３２により構成される周知のラッチ
回路３に入力され、このラッチ回路３の出力がセンス増
幅器のデータ出力ＳＤＯとなる。

【００２２】このラッチ回路３は制御信号ＢＣとその反
転信号により制御され制御信号ＢＣが低レベルの時は保
持動作が解除され、入力信号（ＡＯ）が取込まれてその
反転データが出力データＳＤＯとして出力され、ＢＣが
高レベルに変化すると、そのデータを保持する。

【００２３】ここでラッチ回路３を必要とする理由につ
いて説明する。差動増幅器５の入力信号（ＶＡ１，ＶＡ
２）を高レベル、低レベルの間で変化させると、高レベ
ル，低レベル間の遷移時間が長くなり、動作が遅くな
る。そこでこのセンス増幅器では、この差動増幅器５の
動作を高速化するために、データの読出しサイクルの初
期で入力信号（ＶＡ１，ＶＡ２）のレベルを均一化して
高レベルおよび低レベルの中間レベルに設定しておき、
この中間レベルから、読出し後の入力信号（ＶＡ１，Ｖ
Ａ２）に従って高レベル，低レベルへと変化するよう
に、均一化回路４ｘが設けられている。この均一化回路
４ｘは、制御信号ＢＣの高レベルで導通状態となり、差
動増幅器１ａ，１ｂの出力端間を接続してその出力信号
ＶＡ１，ＶＡ２を均一化する構成となっている。

【００２４】この均一化回路４ｘによる差動増幅器５の
入力信号（ＶＡ１，ＶＡ２）の均一化期間中（ＢＣ高レ
ベルの期間）は、差動増幅器５の出力信号ＤＡＯのレベ
ルが不定状態となるため、制御信号ＢＣが高レベルにな
るとその直前のデータを保持すると共に、この高レベル
の期間中の差動増幅器５の出力信号ＤＡＯを遮断する必
要がある。ラッチ回路３はこのためのものである。

【００２５】なお、センス増幅器５００は、図８に示さ
れた回路のうちの差動増幅器１ａ，１ｂ、均一化回路４
ｘ、差動増幅器５、及びラッチ回路３を含む。

【００２６】次に図１１に示されたタイミングチャート
を参照し、時間軸での回路動作を説明する。

【００２７】まず、時間ｔ１以前は書込み状態のメモリ
セルを選択している状態で、出力データＳＤＯは高レベ
ルである。時間ｔ１にアドレス信号ＡＤが変化し、非書
込み状態のメモリセルを選択すると、時間ｔ２からｔ３
の期間は制御信号ＢＣが高となり差動増幅器５の入力信
号（ＶＡ１，ＶＡ２）はイコライズ（均一化）される。
このイコライズ期間中に選択されたメモリセルにより列
線は放電されてバイアス回路４００ａの出力Ｖｓは４Ｖ
から２Ｖへと変化する。その後時間ｔ３で制御信号ＢＣ
が低レベルとなりイコライズを終了するとＶＡ１は低レ
ベルに、ＶＡ２は高レベルに変化し、差動増幅器５の出
力信号ＤＡＯは高レベルに、出力データＳＤＯは低レベ
ルに変化する。

【００２８】時間ｔ４にアドレス信号ＡＤが変化し、書
込み状態のメモリセルを選択すると、時間ｔ５からｔ６
の期間は制御信号ＢＣが高レベルとなり差動増幅器５の
入力信号（ＶＡ１，ＶＡ２）はイコライズされる。この
イコライズ期間中に選択されたメモリセルが接続される
列線は充電されてバイアス回路４００ａの出力Ｖｓは２
Ｖから４Ｖに変化する。その後時間ｔ６で制御信号ＢＣ
が低レベルとなりイコライズを終了すると、ＶＡ１は高
レベルに、ＶＡ２は低レベルに変化し、差動増幅器５の
出力信号ＤＡＯは低レベルに、出力データＳＤＯは高レ
ベルに変化する。

【００２９】

【発明が解決しようとする課題】この従来のセンス増幅
器は、３つの差動増幅器１ａ，１ｂおよび５と、差動増
幅器５の動作の高速化のための均一化回路４ｘと、ラッ
チ回路３とを備えた構成となっているが、イコライズ期
間中、差動増幅器５の入力信号（ＶＡ１，ＶＡ２）が高
レベル，低レベルの中間レベルとなっているためにその
出力信号ＤＡＯの電位の制御が困難となり、アドレスが
変化して選択するメモリセルが非書込み状態のメモリセ
ルから非書込み状態のメモリセルへと変化した場合、ま
たは書込み状態のメモリセルから書込み状態のメモリセ
ルへと変化した場合に、一時的に誤データを出力してし
まう問題点がある。

【００３０】この問題について図１２（Ａ），（Ｂ）を
参照して説明する。図１２（Ａ）は選択するメモリセル
が非書込み状態のメモリセルから非書込み状態のメモリ
セルへと変化した場合のイコライズ終了時付近を示すタ
イミングチャートである。図１２（Ａ），（Ｂ）におい
て、Ｖｉｖはラッチ回路３内のインバータ回路ＩＶ３１
の論理しきい値を示している。ここでイコライズ期間中
の差動増幅器５の出力信号ＤＡＯの電位がインバータ回
路ＩＶ３１の論理しきい値Ｖｉｖより低くなってしまっ
た場合には、制御信号ＢＣが時間ｔ７１で低レベルへと
変化し出力信号ＤＡＯが高レベルへと変化する過程で、
時間ｔ７１から時間ｔ７２の期間は出力信号ＤＡＯがイ
ンバータ回路ＩＶ３１の論理しきいＶｉｖよりも低いの
でラッチ回路３の出力データＳＤＯは一時的高レベルの
誤データを出力してしまう。

【００３１】また、図１２（Ｂ）は選択するメモリセル
が書込み状態のメモリセルから書込み状態のメモリセル
へ変化した場合のイコライズ終了時付近を示すタイミン
グチャートである。ここでイコライズ期間中の差動増幅
器５の出力信号ＤＡＯの電位がインバータ回路ＩＶ３１
の論理しきい値Ｖｉｖより高くなってしまった場合に
は、制御信号ＢＣが時間ｔ８１で低レベルへと変化し出
力信号ＤＡＯが低レベルへと変化する過程で、時間ｔ８
１から時間ｔ８２の期間は出力信号ＤＡＯがインバータ
回路ＩＶ３１の論理しきい値Ｖｉｖよりも高いので、ラ
ッチ回路３の出力データＳＤＯは一時的低レベルの誤デ
ータを出力してしまう。

【００３２】このように、イコライズ期間の差動増幅器
５の出力信号ＤＡＯのレベルとラッチ回路３内のインバ
ータ回路ＩＶ３１の論理しきい値Ｖｉｖとが異なること
で、出力データＳＤＯに一時的に誤データが出力され、
結果的にデータ読出し速度が低下する。

【００３３】また、この従来のセンス増幅器の回路構成
では、イコライズ期間中の差動増幅器５の出力信号ＤＡ
Ｏのレベルとラッチ回路３内のインバータ回路ＩＶ３１
の論理しきい値Ｖｉｖとを同一に設計しようとしても、
製造時におけるＭＯＳトランジスタのしきい値電圧のば
らつきまで考慮すると不可能であり、上述の誤データの
出力、およびデータ読出し速度の低下を回避するのは極
めて困難である。

【００３４】更に、この一時的な誤データ出力を回避す
るための一般的な手法として、均一化回路４ｘのＭＯＳ
トランジスタＴ４１を制御する制御信号ＢＣと、ラッチ
回路３に入力する制御信号ＢＣとを別々の制御信号と
し、均一化回路４ｘを制御する制御信号（ＢＣ）が変化
し差動増幅器５１の出力信号ＤＡＯが十分に高レベルま
たは低レベルに変化した後にラッチ回路３に入力する制
御信号（ＢＣ）を変化させる方法がある。この場合は誤
データ出力は防止できるが、均一化回路４ｘ用およびラ
ッチ回路３用の制御信号に時間差をつけるため、結果的
にデータ読出し速度が遅くなる欠点がある。

【００３５】また、差動増幅器５のＭＯＳトランジスタ
Ｔ５３は常時導通状態となっているため、差動増幅器１
ｂの出力信号ＶＡ２がＭＯＳトランジスタＴ５４のしき
い値電圧を超えさえすればこれらＭＯＳトランジスタを
介して電源電圧Ｖｃｃ供給端子から定常的に電流が流
れ、消費電力が増大するという欠点がある。

【００３６】本発明の目的は、回路を構成するＭＯＳト
ランジスタのしきい値電圧に製造ばらつきがあったとし
ても、誤データ出力の防止および動作速度の低下が防止
でき、かつ消費電力を低減することができるセンス増幅
器を提供することにある。

【００３７】

【課題を解決するための手段】本発明のセンス増幅器
は、選択されたメモリセルから読出された信号の電位と
基準電位とを差動増幅する第１の差動増幅器と、前記選
択されたメモリセルから読出された信号の電位と前記基
準電位とを前記第１の差動増幅器とは逆相で差動増幅す
る第２の差動増幅器と、一導電型の第１のＭＯＳトラン
ジスタおよび逆導電型の第２のＭＯＳトランジスタを備
え２値情報の２つの論理レベルの中間レベルと対応する
しきい値電圧をもち入力端に前記第２の差動増幅器の出
力信号を受けて反転増幅する第１のインバータ回路、並
びに前記第１のＭＯＳトランジスタと同一導電型で同程
度の特性、サイズをもちゲートに前記第１のインバータ
回路の出力信号を受けてオン，オフする第３のＭＯＳト
ランジスタおよび前記第２のＭＯＳトランジスタと同一
導電型で同程度の特性，サイズをもちドレインを前記第
３のＭＯＳトランジスタのドレインと接続しゲートに前
記第１の差動増幅器の出力信号を受けてオン，オフする
第４のＭＯＳトランジスタを備えた増幅器を含み前記第
３および第４のＭＯＳトランジスタのドレインを信号出
力端とする増幅回路と、前記第１のインバータ回路と同
一の回路構成およびしきい値電圧をもつ第２のインバー
タ回路、および制御信号のレベルに応答してオン，オフ
するトランスファゲートを含み前記制御信号が第１のレ
ベルのときに前記第２のインバータ回路の入力端に前記
増幅回路の出力信号を伝達し第２のレベルのときに伝達
された信号を保持して前記第２のインバータ回路の出力
端からセンス増幅信号を出力するラッチ回路と、前記制
御信号が第２のレベルのときに前記第１および第２の差
動増幅器の出力端、前記第１のインバータ回路の入力端
および出力端、並びに前記増幅回路の出力端の電位を均
一化する均一化回路とを有している。

【００３８】また、均一化回路が、ソースおよびドレイ
ンを第１および第２の差動増幅器の出力端間に接続しゲ
ートに制御信号を受ける第５のＭＯＳトランジスタと、
ソースおよびドレインを第１のインバータ回路の入力端
および出力端間に接続しゲートに前記制御信号を受ける
第６のＭＯＳトランジスタと、ソースおよびドレインを
前記第１のインバータ回路の出力端および増幅回路の出
力端間に接続しゲートに前記制御信号を受ける第７のＭ
ＯＳトランジスタとを含んで構成されるか、均一化回路
が、第１および第２の差動増幅器の出力端間、第１のイ
ンバータ回路の入力端および出力端間、並びに前記第１
のインバータ回路の出力端および増幅回路の出力端間そ
れぞれに、一導電型および逆導電型のＭＯＳトランジス
タを並列接続して制御信号の第２のレベルに応答してオ
ン状態となるトランスファゲートを備えて構成され、更
に、増幅回路に含まれる増幅器に、第３および第４のＭ
ＯＳトランジスタのソースと対応する電源電位供給端と
の間それぞれを、制御信号の第１のレベルのときはオン
状態、第２のレベルのときにオフ状態とする第８および
第９のＭＯＳトランジスタを設けて構成される。

【００３９】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００４０】図１は本発明の第１の実施例を示す回路図
である。

【００４１】この実施例が図８に示された従来のセンス
増幅器と相違する点は、差動増幅器５に代えて、Ｐ型の
ＭＯＳトランジスタＴ２３およびＮ型のＭＯＳトランジ
スタＴ２４を備え、ラッチ回路３のインバータ回路ＩＶ
３１と同一の回路構成およびしきい値電圧をもち入力端
に差動増幅器１ｂの出力信号ＶＡ２を受けて反転増幅す
るＣＭＯＳ型のインバータ回路２１と、ＭＯＳトランジ
スタＴ２３と同一導電型で同程度の特性，サイズをもち
ゲートにインバータ回路２１の出力を受けてオン，オフ
するＭＯＳトランジスタＴ２１およびＭＯＳトランジス
タＴ２４と同一導電型で同程度の特性，サイズをもちド
レインをＭＯＳトランジスタＴ２１のドレインと接続し
ゲートに差動増幅器１ａの出力信号ＶＡ１を受けてオ
ン，オフするＭＯＳトランジスタＴ２２を備えた増幅器
２２とを含み、ＭＯＳトランジスタＴ２１，Ｔ２２のド
レインを信号の出力端とする増幅回路２を設け、均一化
回路４ｘに代えて、ソースおよびドレインを差動増幅器
１ａ，１ｂの出力端間に接続しゲートに制御信号ＢＣを
受けてオン，オフするＮ型のＭＯＳトランジスタＴ４１
と、ソースおよびドレインをインバータ回路２１の入力
端および出力端間に接続しゲートに制御信号ＢＣを受け
てオン，オフするＮ型のＭＯＳトランジスタＴ４２と、
ソースおよびドレインをインバータ回路２１の出力端お
よび増幅回路２の出力端間に接続しゲートに制御信号Ｂ
Ｃを受けてオン，オフするＮ型のＭＯＳトランジスタＴ
４３とを備え、制御信号ＢＣが高レベル（第２のレベ
ル）のときに差動増幅器１ａ，１ｂの出力端、インバー
タ回路２１の入力端および出力端、並びに増幅回路２の
出力端の電位を均一化する均一化回路４を設けた点にあ
る。

【００４２】次に図２に示されたタイミングチャートを
併せて参照し、本実施例の回路動作について説明する。

【００４３】まず時間ｔ１以前は書込み状態のメモリセ
ルを選択している状態で、出力データＳＤＯは高レベル
である。

【００４４】時間ｔ１にアドレス信号ＡＤが変化し、非
書込み状態のメモリセルを選択すると、時間ｔ２からｔ
３の期間は制御信号ＢＣは高レベルとなり、均一化回路
４のＭＯＳトランジスタＴ４１〜Ｔ４３のそれぞれは導
通（オン）状態となって差動増幅器１ａ，１ｂの出力信
号ＶＡ１，ＶＡ２、インバータ回路２１の出力信号ＩＡ
Ｏおよび増幅回路２の出力信号ＡＯはイコライズ（均一
化）される。このときインバータ回路ＩＶ２１の入力端
および出力端の電圧がＭＯＳトランジスタＴ４２により
イコライズされるため、出力信号ＶＡ２，ＩＡＯはイン
バータ回路ＩＶ２１のしきい値電圧とほぼ等しい電圧で
安定する。さらに出力信号ＶＡ１およびＡＯについても
ＭＯＳトランジスタＴ４１，Ｔ４３によってそれぞれイ
ンバータ回路ＩＶ２１のしきい値電圧とほぼ等しい電圧
にイコライズされる。一方、このイコライズ期間中に選
択されたメモリセルにより列線は放電されてバイアス回
路４００ａの出力Ｖｓは従来例と同様に４Ｖから２Ｖへ
と変化する。その後時間ｔ３で制御信号ＢＣが低レベル
にとなりイコライズを終了すると、出力信号ＶＡ１は低
レベル、ＶＡ２は高レベルへと変化し、インバータ回路
ＩＶ２１の出力信号ＩＡＯは低レベルに変化する。する
と、ＭＯＳトランジスタＴ２１はそのゲートが低レベル
であるので導通状態に、ＭＯＳトランジスタＴ２２はそ
のゲートが低レベルであるので非導通状態となり、増幅
回路２の出力信号ＡＯはＭＯＳトランジスタＴ２１によ
り高レベルとなり、出力データＳＤＯは低レベルへと変
化する。

【００４５】時間ｔ４にアドレス信号ＡＤが変化し、書
込み状態のメモリセルを選択すると、時間ｔ５からｔ６
の期間は制御信号ＢＣが高レベルをとなり、ＭＯＳトラ
ンジスタＴ４１〜Ｔ４３のそれぞれは導通状態となって
出力信号ＶＡ１，ＶＡ２，ＩＡＯおよびＡＯはイコライ
ズされる。このときインバータ回路ＩＶ２１の入力端お
よび出力端の電圧がＭＯＳトランジスタＴ４２によりイ
コライズされるため、出力信号ＶＡ２，ＩＡＯはインバ
ータ回路ＩＶ２１のしきい値電圧とほぼ等しい電圧で安
定する。さらに出力信号ＶＡ１およびＡＯについてもＭ
ＯＳトランジスタＴ４１，Ｔ４３によってそれぞれイン
バータ回路ＩＶ２１のしきい値電圧とほぼ等しい電圧に
イコライズされる。一方、このイコライズ期間中に選択
されたメモリセルが接続される列線は充電されてバイア
ス回路４００ａの出力Ｖｓは従来例と同様に２Ｖから４
Ｖへと変化する。その後時間ｔ６で制御信号ＢＣが高レ
ベルとなりイコライズを終了すると、出力信号ＶＡ１は
高レベル、ＶＡ２は低レベルへと変化し、インバータ回
路ＩＶ２１の出力信号ＩＡＯは高レベルへと変化する。
すると、ＭＯＳトランジスタＴ２１はそのゲートが高レ
ベルであるので非導通状態に、ＭＯＳトランジスタＴ２
２はそのゲートが高レベルであるので導通状態となり、
増幅回路２の出力信号ＡＯはＭＯＳトランジスタ２２に
より低レベル、出力データＳＤＯは高レベルへと変化す
る。

【００４６】次に本実施例におけるイコライズ終了時付
近の動作について、図３（Ａ），（Ｂ）を併せて参照し
説明する。

【００４７】図３（Ａ）は選択するメモリセルが非書込
み状態のメモリセルから非書込み状態のメモリセルへと
変化した場合のイコライズ終了時付近を示すタイミング
チャートである。イコライズ期間中の増幅回路２の出力
信号ＡＯの電位は上記で説明した通りインバータ回路Ｉ
Ｖ２１のしきい値電圧とほぼ等しい電圧となっている。
一方、インバータ回路ＩＶ２１とラッチ回路３のインバ
ータ回路ＩＶ３１とは同一のしきい値電圧をもつように
設計・製造されているので、イコライズ期間中の増幅回
路２の出力信号ＡＯの電圧とインバータ回路ＩＶ３１の
しきい値Ｖｉｖとは等しくなる。従って、制御信号ＢＣ
が変化し出力信号ＡＯが高レベルへと変化する過程で、
制御信号ＢＣが時間ｔ７で変化すると同時に、出力信号
ＡＯの電圧はインバータ回路ＩＶ３１のしきい値電圧Ｖ
ｉｖから高レベルへと変化するので、ラッチ回路３の出
力、すなわち本実施例によるセンス増幅器の出力データ
ＳＤＯは低レベルを保持したままであり、従来例のよう
に一時的に誤データを出力することはなく、また動作速
度の低下もない。

【００４８】図３（Ｂ）は選択するメモリセルが書込み
状態のメモリセルから書込み状態のメモリセルへ変化し
た場合のイコライズ終了時付近を示すタイミングチャー
トである。ここでも図３（Ａ）と同様にイコライズ期間
中の増幅回路２の出力信号ＡＯの電圧はインバータ回路
ＩＶ３１のしきい値Ｖｉｖとほぼ等しい電圧となる。従
って、制御信号ＢＣが時間ｔ７で変化し出力信号ＡＯが
低レベルへと変化する過程で、制御信号ＢＣが変化する
と同時に出力信号ＡＯの電圧はインバータ回路ＩＶ３１
のしきい値電圧Ｖｉｖから低レベルへと変化するので、
ラッチ回路３の出力、すなわち本実施例によるセンス増
幅器の出力データＳＤＯは高レベルを保持したままであ
り、従来例のように一時的に誤データを出力することは
なく、また動作速度の低下もない。

【００４９】ここで、本実施例によるセンス増幅器を構
成するＭＯＳトランジスタのしきい値電圧等に製造ばら
つきがあったとしても、インバータ回路ＩＶ２１および
ＩＶ３１は同一の回路構成およびしきい値電圧をもつよ
うに設計，製造されているので、これらインバータ回路
のしきい値電圧は同じ値で変化する。従って製造ばらつ
きによる影響は現われない。

【００５０】また本実施例では、増幅回路２のインバー
タ回路２１がＣＭＯＳ型となっているので、イコライズ
期間以外の期間では入出力信号のレベル遷移時のみ電源
電流が流れるだけであり、消費電力を低減することがで
きる。具体例として、従来例の定常的な電源電流は５０
０μＡ程度となるので、１６ビット出力構成とすると、
約８ｍＡの電流削減となる。

【００５１】図４は本発明の第２の実施例を示す増幅回
路部分の回路図である。

【００５２】本実施例の増幅回路２ａは、図１に示され
た第１の実施例の増幅回路２の増幅器２２に、ＭＯＳト
ランジスタＴ２１のソースと電源電圧Ｖｃｃ供給端との
間を、制御信号ＢＣをゲートに受け制御信号ＢＣの低レ
ベル（第１のレベル）のときは導通状態、高レベル（第
２のレベル）のときは非導通状態とするＰ型のＭＯＳト
ランジスタＴ２５と、ＭＯＳトランジスタＴ２２のソー
スと接地電位供給端との間を、制御信号ＢＣのレベル反
転信号をゲートに受け制御信号ＢＣの低レベルのときは
導通状態、高レベルのときは非導通状態とするＮ型のＭ
ＯＳトランジスタＴ２６とを設けて増幅器２２ａとした
ものである。

【００５３】第１の実施例においては、イコライズ期間
中、インバータ回路２１および増幅器２２に電源電圧Ｖ
ｃｃ供給端から接地電位供給端へ電源電流が流れるが、
本実施例ではＭＯＳトランジスタＴ２５，Ｔ２６により
増幅器２２ａの電源電流路が遮断されるので、その分消
費電力を低減することができる。

【００５４】なお、本実施例においては、イコライズ期
間中、ＭＯＳトランジスタＴ２１，Ｔ２２に電流が流れ
ないので、これらＭＯＳトランジスタによるインバータ
回路２１のしきい値電圧への影響はなく、従って、これ
らＭＯＳトランジスタの特性，サイズ等がインバータ回
路２１のＭＯＳトランジスタＴ２３，Ｔ２４と相違して
いてもかまわない。

【００５５】以上の実施例では、均一化回路４にＮ型の
ＭＯＳトランジスタＴ４１〜Ｔ４３を用いたが、これら
ＭＯＳトランジスタに代えて、Ｐ型のＭＯＳトランジス
タを用いてもよく、またＮ型のＭＯＳトランジスタとＰ
型のＭＯＳトランジスタとを並列に接続したトランスフ
ァゲートを設けてもよい。

【００５６】

【発明の効果】以上説明したように本発明は、選択され
たメモリセルからの読出された信号の電位と基準電位と
を互いに逆相で差動増幅する第１および第２の差動増幅
器の一方の出力信号を入力端に受け、出力データを保持
し出力するラッチ回路のインバータ回路と同一の構成，
しきい値電圧をもつＣＭＯＳ型のインバータ回路と、こ
のインバータ回路の構成トランジスタと同程度の特性，
サイズをもつ２つのトランジスタの一方のゲートにこの
インバータ回路の出力信号を、他方のトランジスタのゲ
ートに上記差動増幅器の他方の出力信号を受けこれらト
ランジスタのドレイン接続点をラッチ回路への信号出力
端とする増幅器とを含む増幅回路を設け、上記第１およ
び差動増幅器の出力端、上記増幅回路のインバータ回路
の入力端および出力端、並びに増幅器の信号出力端の電
位を所定のタイミングでイコライズする均一化回路を設
けた構成とすることにより、構成トランジスタにしきい
値電圧等の製造ばらつきがあっても、イコライズ期間中
の増幅回路の出力信号の電位をラッチ回路のインバータ
回路のしきい値電圧に一致させることができるので、イ
コライズ期間終了時付近で誤データが出力されるのを防
止することができて動作の高速化をはかることができ、
かつ消費電力を低減することができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部信号のタイミングチャートである。

【図３】図１に示された実施例の動作および効果を説明
するためのイコライズ終了時付近のタイミングチャート
である。

【図４】本発明の第２の実施例の増幅回路部分の回路図
である。

【図５】従来のセンス増幅器を含む半導体記憶装置のメ
モリセルの断面図である。

【図６】図５に示されたメモリセルの制御ゲート電圧対
電流特性図である。

【図７】従来のセンス増幅器を含む半導体記憶装置のブ
ロック図である。

【図８】従来のセンス増幅器とその周辺の一例を示す回
路図である。

【図９】図８に示されたセンス増幅器とその周辺のバイ
アス回路および差動増幅器の具体例を示す回路図であ
る。

【図１０】図９に示された差動増幅器の電圧対電流特性
図である。

【図１１】図８に示されたセンス増幅器の動作を説明す
るための各部信号のタイミング図である。

【図１２】図８に示されたセンス増幅器の課題を説明す
るためのイコライズ終了時付近のタイミングチャートで
ある。

【符号の説明】

１ａ，１ｂ差動増幅器２，２ａ増幅回路３ラッチ回路４，４ｘ均一化回路５差動増幅器２１インバータ回路２２，２２ａ増幅器１００メモリセルアレイ２００列選択回路３００基準電流発生回路４００ａ，４００ｂバイアス回路５００センス増幅器ＩＶ３１，ＩＶ３２インバータ回路ＭＣｉｊメモリセルＲＭＣリファレンスセルＴ１１〜Ｔ１４，Ｔ２１〜Ｔ２６，Ｔ４１〜Ｔ４３，Ｔ
２００，Ｔ２０ｉＭＯＳトランジスタＴＧ３１，ＴＧ３２トランスファゲート

Claims

(57)【特許請求の範囲】

【請求項１】選択されたメモリセルから読出された信
号の電位と基準電位とを差動増幅する第１の差動増幅器
と、前記選択されたメモリセルから読出された信号の電
位と前記基準電位とを前記第１の差動増幅器とは逆相で
差動増幅する第２の差動増幅器と、一導電型の第１のＭ
ＯＳトランジスタおよび逆導電型の第２のＭＯＳトラン
ジスタを備え２値情報の２つの論理レベルの中間レベル
と対応するしきい値電圧をもち入力端に前記第２の差動
増幅器の出力信号を受けて反転増幅する第１のインバー
タ回路、並びに前記第１のＭＯＳトランジスタと同一導
電型で同程度の特性、サイズをもちゲートに前記第１の
インバータ回路の出力信号を受けてオン，オフする第３
のＭＯＳトランジスタおよび前記第２のＭＯＳトランジ
スタと同一導電型で同程度の特性，サイズをもちドレイ
ンを前記第３のＭＯＳトランジスタのドレインと接続し
ゲートに前記第１の差動増幅器の出力信号を受けてオ
ン，オフする第４のＭＯＳトランジスタを備えた増幅器
を含み前記第３および第４のＭＯＳトランジスタのドレ
インを信号出力端とする増幅回路と、前記第１のインバ
ータ回路と同一の回路構成およびしきい値電圧をもつ第
２のインバータ回路、および制御信号のレベルに応答し
てオン，オフするトランスファゲートを含み前記制御信
号が第１のレベルのときに前記第２のインバータ回路の
入力端に前記増幅回路の出力信号を伝達し第２のレベル
のときに伝達された信号を保持して前記第２のインバー
タ回路の出力端からセンス増幅信号を出力するラッチ回
路と、前記制御信号が第２のレベルのときに前記第１お
よび第２の差動増幅器の出力端、前記第１のインバータ
回路の入力端および出力端、並びに前記増幅回路の出力
端の電位を均一化する均一化回路とを有することを特徴
とするセンス増幅器。
【請求項２】均一化回路が、ソースおよびドレインを
第１および第２の差動増幅器の出力端間に接続しゲート
に制御信号を受ける第５のＭＯＳトランジスタと、ソー
スおよびドレインを第１のインバータ回路の入力端およ
び出力端間に接続しゲートに前記制御信号を受ける第６
のＭＯＳトランジスタと、ソースおよびドレインを前記
第１のインバータ回路の出力端および増幅回路の出力端
間に接続しゲートに前記制御信号を受ける第７のＭＯＳ
トランジスタとを含んで構成された請求項１記載のセン
ス増幅器。
【請求項３】均一化回路が、第１および第２の差動増
幅器の出力端間、第１のインバータ回路の入力端および
出力端間、並びに前記第１のインバータ回路の出力端お
よび増幅回路の出力端間それぞれに、一導電型および逆
導電型のＭＯＳトランジスタを並列接続して制御信号の
第２のレベルに応答してオン状態となるトランスファゲ
ートを備えて構成された請求項１記載のセンス増幅器。
【請求項４】増幅回路に含まれる増幅器に、第３およ
び第４のＭＯＳトランジスタのソースと対応する電源電
位供給端との間それぞれを、制御信号の第１のレベルの
ときはオン状態、第２のレベルのときにオフ状態とする
第８および第９のＭＯＳトランジスタを設けた請求項１
記載のセンス増幅器。