CN111724840B - 基于磁隧道结的电路及基于磁隧道结的器件 - Google Patents

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Abstract

本发明提供了一种基于磁隧道结的电路及基于磁隧道结的器件。该基于磁隧道结的电路包括存储阵列模块、多路位线选择器、自适应补偿模块及灵敏放大模块。该基于磁隧道结的电路能够根据一参考电压对灵敏放大模块的输入端所需的电压信号进行自适应补偿，以加快所述灵敏放大模块输出稳定的电压差或者比较结果的速度，缩短预充电的时间和数据读取周期，保证能正确地读取出存储阵列模块中相应的数据，提高器件数据读取速度，且进一步使得存储阵列模块能用于数据的逻辑运算，且能保证逻辑运算的正确进行，由此实现存算一体功能，还能提升器件的逻辑运算速度和数据吞吐量。

Description

基于磁隧道结的电路及基于磁隧道结的器件
技术领域
本发明涉及磁隧道结技术领域，特别涉及一种基于磁隧道结的电路及基于磁隧道结的器件。
背景技术
磁性隧道结(MTJ)在不同的工作条件下呈现出不同的组态：高阻态和低阻态，且断电会保持之前的状态，因此在灵敏放大器、读头、磁性随机存储器(MRAM)、磁性传感器等方面中具有良好的应用前景。
现有的一种基于磁性隧道结的灵敏放大器，如图1a所示，主要由存储阵列模块11、多路位线选择器12、灵敏放大模块15组成。其中，存储阵列模块11中的每个存储单元均具有一个磁隧道结，如磁隧道结M01等，每个磁隧道结有平行(Parallel)和反平行(Antiparallel)两种状态(平行记为P，反平行记为AP)，在用于读写数据时可以代表两种信息状态。存储阵列模块11将各个磁性隧道结的信息状态(高阻态或者低阻态)转换成相应的电压信号VBL或VBLB。多路位线选择器12选择开通存储阵列模块11的哪条位线来接入灵敏放大模块15中。灵敏放大模块15感应两边输入端的电压信号VBL、VBLB，并将感应到的小的电压信号VBL、VBLB放大至全摆幅的高低电平，最后输出结果OUT。
图1a所述的传统灵敏放大器的两种工作波形图1b和1c所示，所述的传统灵敏放大器的工作过程如下：
预充电阶段(T0～T1)：对包括BL、BLB在内的各条位线BL、BLB上的寄生电容充电，使得各位线上的电压充电为供电电压Vdd的一半(或者自己设定预充电电压为多少)。多路位线选择器12的用于选择开通哪根位线BL的开关，受控于一控制信号EN_read，控制信号EN_read在预充电阶段(即T0～T1)使得多路位线选择器12的用于选择开通哪根位线BL、BLB的开关关闭。由于各个存储单元的位线BL、BLB上的寄生电阻和电容比较大，所以T0～T1预充电阶段通常需要较长时间。
比较阶段(T1～T2)：控制信号EN_read在T1～T2阶段使得多路位线选择器12的用于选择开通哪根位线BL、BLB的开关导通，由此选择相应的位线BL和参考位线BLB，在相应的电压信号VBL和参考电压信号VBLB都达到稳定以后，VBL和VBLB之间会形成电压差，灵敏放大模块15比较VBL和VBLB的大小，最后输出相应的比较结果。
数据输出锁存(T2～T3)：灵敏放大模块15是锁存型的灵敏放大模块，只要供电电压Vdd不断开，就会保持输出的结果一段时间，足够下一步的处理。
虽然上述传统的方案能够实现对存储单元的读取功能，但是还是存在以下的缺点：1)上述方案读取的成功率不高，由于存内计算需要VBL和VBLB稳定，由此稳定的电压差才能被更可靠的读取出来，但是传统的灵敏放大器在进行存内计算操作的时候，位线BL和参考位线BLB上的寄生电阻和寄生电容的存在会导致VBL和VBLB不稳定，甚至不足以形成电压差，进而导致读取数据失败。2)由于VBL和VBLB不稳定，因此导致形成电压差的时间加长，即使能够读取数据，读取数据的速度也非常慢；3)由于VBL和VBLB不稳定，导致上述灵敏放大器无法实现存内计算。
发明内容
本发明的目的在于提供一种基于磁隧道结的电路及基于磁隧道结的器件，以能够保证读取结果的正确性，且进一步地还能够实现存算一体功能，并能提高读取和存内计算的速度。
为解决上述技术问题，本发明提供一种基于磁隧道结的电路，包括：
存储阵列模块，所述存储阵列模块包括多个阵列排布的信息位，每个所述信息位具有一个磁隧道结，同一列所述信息位连接同一条位线，同一行所述信息位连接同一条字线，所述存储阵列模块用于数据的读写和/或逻辑运算；
路位线选择器，连接所述存储阵列模块的每条位线，所述多路位线选择器用于选通所述存储阵列模块中相应的至少两条位线，以将所选通的位线上相应的信息位所对应的电信号分别传输至灵敏放大模块的相应的输入端；
自适应补偿模块，用于根据一参考电压对所述多路位线选择器传输至所述灵敏放大模块的相应的输入端的电信号分别进行自适应补偿，以使得各个所述电信号稳定；
灵敏放大模块，用于对所接收到的稳定后的所述电信号进行大小比较，并输出相应的比较结果。
可选地，当所述存储阵列模块用于数据的读取时，所述多路位线选择器所选通的两条位线中的一条位线作为参考位线，该参考位线所连接的信息位中的磁隧道结的信息状态已知。
可选地，每个所述信息位主要由一个晶体管和连接所述晶体管的漏端的一个磁隧道结组成，每行所述信息位上的晶体管的栅极连接同一条字线，同一列所述信息位上的晶体管的源端连接同一条位线，同一列所述信息位上的所述磁隧道结的另一端连接同一条源线。
可选地，当所述存储阵列模块用于数据的读取时，各条所述源线均接地。
可选地，当所述存储阵列模块用于逻辑运算时，各个所述信息位中的磁隧道结的信息状态均已知，且同一行字线上的两个信息状态相反的磁隧道结能用于实现“与”运算和“或”运算。
可选地，所述灵敏放大模块具有两个输入端，所述自适应补偿模块包括设置在所述灵敏放大模块的每个输入端和所述多路位线选择器的相应的输出端之间的自适应补偿电路，所述自适应补偿电路包括一开关管和一运算放大器；所述运算放大器的第一输入端接入所述参考电压，所述运算放大器的第二输入端连接所述多路位线选择器的相应的输出端，以接收相应的信息位所对应的电信号，所述运算放大器的输出端连接所述开关管的控制端，所述开关管的开关通路一端作为所述自适应补偿电路的输出端和反馈端，分别连接所述灵敏放大模块的相应的一个输入端和所述运算放大器的第二输入端。
可选地，所述开关管的开关通路的另一端通过一负载元件接入一供电电压，所述负载元件包括负载晶体管和/或负载电阻。
基于同一发明构思，本发明还提供一种基于磁隧道结的器件，包括本发明所述的基于磁隧道结的电路。
可选地，所述基于磁隧道结的器件用于组成读头、灵敏放大器、磁存储器、磁传感器或者存算一体式芯片。
可选地，当所述基于磁隧道结的器件用于组成磁存储器或存算一体芯片时，所述基于磁隧道结的器件包含但不仅含：
地址解码器，用于将输入地址解码为行地址和列地址，并基于行地址从所述存储阵列模块的所有字线中选择至少一条字线，并基于列地址产生用于使得多路位线选择器能从所述存储阵列模块中的所有位线中选通至少两条位线的位线选择信号；
控制电路，用于响应外部发送的命令或控制信号来控制所述基于磁隧道结的电路和所述地址解码器的操作，以实现所述基于磁隧道结的电路的存储阵列模块中的数据的读取、写入或计算。
与现有的技术相比，本发明的技术方案具有以下有益效果：
1、能够根据一参考电压对灵敏放大模块的输入端所需的电压信号进行自适应补偿，以使得输入到所述灵敏放大模块的电压信号稳定，由此所述灵敏放大模块能输出稳定的电压差或者比较结果，进而在存储阵列模块用于数据的读取时，保证能正确地读取出存储阵列模块中相应的数据，并进一步使得存储阵列模块能用于数据的逻辑运算，且能保证逻辑运算的正确进行，由此实现存算一体功能。
2、由于能够对输入到所述灵敏放大模块的电压信号进行自适应补偿，因此，能够加快所述灵敏放大模块输出稳定的电压差或者比较结果的速度，缩短预充电的时间，进而能够提升器件的读写和逻辑运算速度，缩短数据读取周期，进而提高器件的数据吞吐量。
3、自适应补偿模块的各个自适应补偿电路中均设有负载晶体管和/或负载电阻等负载元件，能够解决所述灵敏放大模块的两个输入端所连接的线路上的阻值不匹配的问题，进一步保证读取数据和逻辑运算的准确性。
附图说明
图1a是传统灵敏放大器的电路原理图。
图1b和图1c分别为图1a所示的传统灵敏放大器的两种工作波形示例。
图2a为本发明具体实施例的基于磁隧道结的电路的原理图。
图2b为图2a所示的基于磁隧道结的电路的一种工作波形。
图3为本发明具体实施例的基于磁隧道结的器件用于组成磁存储器或存算一体式芯片的电路结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[根据本发明实施例的基于磁隧道结的电路]
请参考图2a，本发明一实施例提供一种基于磁隧道结的电路，包括：存储阵列模块11、多路位线选择器(MUX)12、自适应补偿模块以及灵敏放大模块(SA)15。
[根据本发明实施例的基于磁隧道结的电路的存储阵列模块]
所述存储阵列模块11用于数据的读写和/或逻辑运算，即存储阵列模块11为非易失性存算一体模块，可以存储数据，也可以基于非易失的特性，实现“与”、“或”、“异或”、“同或”等逻辑运算，甚至还可以实现乘加累积运算(MAC)等。所述存储阵列模块11包括多个阵列排布的信息位，每个所述信息位具有一个磁隧道结和一个晶体管，同一列所述信息位连接同一条位线，同一行所述信息位连接同一条字线。作为一种示例，所述存储阵列模块11中，由NMOS晶体管101和磁隧道结M01组成第一个1Bit信息位，由NMOS晶体管102和磁隧道结M02组成第二个1Bit信息位，由NMOS晶体管111和磁隧道结M11组成第三个1Bit信息位，由NMOS晶体管112和磁隧道结M12组成第四个1Bit信息位，由NMOS晶体管121和磁隧道结M21组成第五个1Bit信息位，由NMOS晶体管122和磁隧道结M22组成第六给1Bit信息位。其中，第一、三、五个1Bit信息位位于同一列并连接同一条位线BL，第二、四、六个1Bit信息位位于同一列并连接同一条位线BLB，第一、二个1Bit信息位位于同一行并连接同一条字线WL0，第三、四个1Bit信息位位于同一行并连接同一条字线WL1，第五、六个1Bit信息位位于同一行并连接同一条字线WL2，具体地，NMOS晶体管101和NMOS晶体管102的栅极连接字线WL0,NMOS晶体管111和NMOS晶体管112的栅极连接字线WL1,NMOS晶体管121和NMOS晶体管122的栅极连接字线WL2,NMOS晶体管101的漏端连接磁隧道结M01的一端，NMOS晶体管102的漏端连接磁隧道结M02的一端，NMOS晶体管111的漏端连接磁隧道结M11的一端，NMOS晶体管112的漏端连接磁隧道结M12的一端，NMOS晶体管121的漏端连接磁隧道结M21的一端，NMOS晶体管122的漏端连接磁隧道结M22的一端，磁隧道结M01、M11和M21的另外一端连接源线SL(Source line)，NMOS晶体管101、111、121的源端连接BL(Bit line),磁隧道结M02、M12和M22的另外一端连接源线SL(Source line)，NMOS晶体管102、112、122的源端连接位线BLB。即每个所述信息位主要由一个晶体管和连接所述晶体管的漏端的一个磁隧道结组成，每行所述信息位上的晶体管的栅极连接同一条字线，同一列所述信息位上的晶体管的源端连接同一条位线，同一列所述信息位上的所述磁隧道结的另一端连接同一条源线。
在读取数据的时候，SL连接到GND，位线BLB为参考位线，磁隧道结M02、M12和M22的信息状态均已知，位线BLB上的电信号为参考信号。需要说明的是，位线BL和位线BLB的结构和形成工艺可以完全相同，且在读取存储阵列模块11中的各条位线BL所对应的磁隧道结的信息状态(在存储阵列模块11用于数据的读取时，位线BL所对应的信息状态是未知的，选取的位线BLB作为参考位线，其可以相对前次数据读取操作发生变化。
[根据本发明实施例的基于磁隧道结的电路的多路位线选择器]
多路位线选择器(MUX)12连接存储阵列模块11的每条位线BL、BLB，用于在控制信号(也称为读使能信号或者位线选通信号)EN_read的控制下选通所述存储阵列模块11中相应的至少两条位线BL、BLB，以将所选通的至少两条位线BL、BLB上相应的信息位所对应的电信号(可以是电流信号，也可以是电压信号)分别传输至灵敏放大模块15的相应的输入端。作为一种示例，灵敏放大模块15具有两个输入端，相应的选通电流流过位线BL(即图2a中的左边支路)后，会形成电压信号VBL，流过位线BLB(即图2a中的右边支路)形成电压信号VBLB，在存储阵列模块11用于数据的读取时，电压信号VBLB用作参考电压信号，进而能根据灵敏放大模块15对电压信号VBL和VBLB的比较结果以及电压信号VBLB所对应的已知磁隧道结的信息状态来得到电压信号VBL所对应的磁隧道结的信息状态，进而实现数据的读取。需要说明的是，多路位线选择器12中分别设置有用于选择开通哪根位线BL和BLB的开关，预充电阶段(如图2b中的T0～T1阶段)中各个开关受控制信号EN_read的控制而保持关闭。
[根据本发明实施例的基于磁隧道结的电路的自适应补偿模块]
自适应补偿模块用于根据一参考电压V1对所述多路位线选择器12传输至所述灵敏放大模块的各个输入端的电压信号VBL和VBLB分别进行自适应补偿，以使得各个电压信号VBL和VBLB稳定。本实施例中，灵敏放大模块15具有同相输入端“+”和反相输入端“一”，自适应补偿模块包括自适应补偿电路13、14，自适应补偿电路13设置在灵敏放大模块15的同相输入端“+”和多路位线选择器12的一个用于输出电压信号VBL的输出端之间，自适应补偿电路14设置在灵敏放大模块15的反相输入端“-”和多路位线选择器12的一个用于输出电压信号VBLB输出端之间。所述自适应补偿电路13和14的电路结构设计相同，均包括一开关管、一运算放大器AMP以及一负载元件。
具体地，自适应补偿电路13包括开关管132和运算放大器134和负载元件133。开关管132是NMOS晶体管，负载元件133是PMOS晶体管，所述运算放大器134的第一输入端(即图2a中的AMP 134的同相输入端“+”)接入所述参考电压V1，所述运算放大器的第二输入端(即图2a中的AMP 134的反相输入端“-”)连接所述多路位线选择器12用于输出VBL的输出端以及灵敏放大模块15的同相输入端“+”，以接收多路位线选择器12输出的电压信号VBL，所述运算放大器134的输出端连接所述开关管132的控制端(即NMOS晶体管的栅极)，所述开关管的开关通路一端(即NMOS晶体管的源极)作为所述自适应补偿电路12的输出端和反馈端，分别连接所述灵敏放大模块15的同相输入端“+”和所述运算放大器134的第二输入端(即图2a中的AMP 134的反相输入端“-”)，所述开关管132的开关通路的另一端(即NMOS晶体管的漏极)连接PMOS晶体管133的漏极，PMOS晶体管133的源极接入一供电电压Vdd，PMOS晶体管133的栅极连接PMOS晶体管133的漏极。运算放大器134对参考电压V1和位线BL的电压VBL进行比较，并输出V_11，V_11能在读写数据或者存内计算时打开开关管132，进而能使得电压VBL稳定。PMOS晶体管133作为负载管，能够在开关管132导通和关闭时提供相应的负载。
自适应补偿电路14包括开关管142和运算放大器144和负载元件143。开关管142是NMOS晶体管，负载元件143是PMOS晶体管，所述运算放大器144的第一输入端(即图2a中的AMP 144的同相输入端“+”)接入所述参考电压V1，所述运算放大器144的第二输入端(即图2a中的AMP 134的反相输入端“-”)连接所述多路位线选择器12用于输出VBLB的输出端以及灵敏放大模块15的反相输入端“-”，以接收多路位线选择器12输出的电压信号VBLB，所述运算放大器144的输出端连接所述开关管142的控制端(即NMOS晶体管的栅极)，所述开关管142的开关通路一端(即NMOS晶体管的源极)作为所述自适应补偿电路14的输出端和反馈端，分别连接所述灵敏放大模块15的反相输入端“-”和所述运算放大器144的第二输入端(即图2a中的AMP 144的反相输入端“-”)，所述开关管142的开关通路的另一端(即NMOS晶体管的漏极)连接PMOS晶体管143的漏极，PMOS晶体管143的源极接入一供电电压Vdd，PMOS晶体管143的栅极连接PMOS晶体管143的漏极。运算放大器134对参考电压V1和位线BLB的电压VBLB进行比较，并输出V_22，V_22能在读写数据或者存内计算时打开开关管142，进而能使得电压VBLB稳定。PMOS晶体管143作为负载管，能够在开关管142导通和关闭时提供相应的负载，能够解决灵敏放大模块15的两个输入端所连接的线路上的阻值不匹配的问题，进一步保证存储阵列模块11用于数据存储和逻辑运算的准确性。
在本发明其他实施例中，开关管132和142还可以被替换为三极管或PMOS晶体管，PMOS晶体管133、143还可以被替换为NMOS晶体管或电阻等负载元件。当然，在本发明的其他实施例中，也可以省去PMOS晶体管133、143等负载元件。
[根据本发明实施例的基于磁隧道结的电路的灵敏放大模块]
灵敏放大模块15用于对所接收到的稳定后的电压信号VBL和VBLB进行大小比较，并输出相应的比较结果。由此在后续可以对所述比较结果进行进一步处理，以实现数据的读取和逻辑计算。
本实施例的基于磁隧道结的电路的工作波形如图2b所示：
预充电阶段(T0～T1)：该预充电阶段对存储阵列模块11的包括BL、BLB在内的位线上的寄生电容充电，使得各条位线上的寄生电容的两端电压(即位线BL对应的电压为VBL，位线BLB对应的电压为VBLB)充电为供电电压Vdd的一半(或者自己设定预充电电压为多少)。控制信号EN_read控制多路位线选择器12的选择开通哪根位线BL和BLB的开关关闭。此时，由于各条位线上的寄生电阻、寄生电容比较大，该预充电阶段相对其他阶段需要较长时间。
比较阶段(T1～T2)：通过多路位线选择器12选通相应位线BL和BLB，并向相应的字线上施加读取电压或读取电流，自适应电路13对多路位线选择器12选通的位线BL上的VBL进行自适应补偿，即自适应电路13会将参考电压V1和位线电压VBL进行比较，输出的V_11打开开关管132，稳定住位线BL上的VBL，自适应电路14对多路位线选择器12选通的位线BLB上的VBLB进行自适应补偿，即自适应电路14会将参考电压V1和位线电压VBLB进行比较，输出的V_22打开开关管142，稳定住位线BLB上的VBLB，VBL和VBLB都达到稳定后，灵敏放大模块15会比较自身两个输入端所接受到的稳定后的VBL和VBLB得到稳定的电压差，最后输出相应的比较结果。
数据输出锁存(T2～T3)：灵敏放大模块15是锁存型的灵敏放大器，只要供电电压Vdd不断开，就会保持输出的结果一段时间，足够下一步的处理。
本实施例的基于磁隧道结的电路中，由于自适应电路13和14能够对多路位线选择器12输送的VBL、VBLB进行自适应补偿，使VBL、VBLB快速稳定下来，因此能够保证灵敏放大模块15中能够获得稳定的电压差，不仅实现对于相应的信息位的磁隧道结的信息状态的成功读取，保证能正确地读取出存储阵列模块中相应的数据，还能够缩短预充电的时间，进而缩短数据读取周期，提升存储器数据的吞吐量。请对比图1c和图2b或者对比图1b和图2b，可以看出本实施例的基于磁隧道结的电路能够将预充电时间(即T0～T1阶段)缩短为现有的一半，例如由现有的10ns缩短到5ns。
本实施例的基于磁隧道结的电路，在对存储阵列模块11中的相应信息位进行写入数据(即编程)或者擦除输出时，相应的位线BL和源线SL都接地，通过在相应的字线WL上施加相应的电压，就能实现对信息位的选定以及对选定的信息位进行擦除或编程。
当字线选通时，晶体管为打开状态，可以实现自旋磁存储器数据的读写或者计算，反之，则无法完成。
此外，本实施例的基于磁隧道结的电路中，存储阵列模块11中的各个磁隧道结有平行(Parallel，记为P)和反平行(Antiparallel，记为AP)两种状态。同一行上两个状态相反的磁隧道结作为一组逻辑门，该组逻辑门的不同状态组合可以分别表示逻辑“0”(即表示进行逻辑“与”的运算)和逻辑“1”即表示进行逻辑“或”的运算)，利用多行磁隧道结形成的多组逻辑门的不同状态组合还可以进一步实现异或逻辑运算、同或逻辑运算、乘加累积运算(MAC)等。也就是说，当所述存储阵列模块用于逻辑运算时，各个所述信息位中的磁隧道结的信息状态均已知，且同一行字线上的两个信息状态相反的磁隧道结能用于实现与运算和或运算。具体地，例如，当磁隧道结M01、M02状态为P和AP时，被记为0，表示逻辑“0”，进行逻辑“与”的运算；当M01、M02状态为AP和P时，记为1，表示逻辑“1”，进行逻辑“或”的运算。因此，当本实施例的基于磁隧道结的电路用于存内计算时，可以在相应的字线WL、位线BL和BLB以及源线SL上施加相应的电压，以使得相应的字线WL选通，来实现相应的逻辑计算。作为一种示例，选择字线WL0、WL1、WL2三条字线和BL、BLB两条位线控制的三组逻辑门(即M01、M02作为一组逻辑门、M11、M12作为一组逻辑门、M21、M22作为一组逻辑门)来实现相应的存内逻辑计算表，具体计算结果如下表1所示。
表1本实施例的磁隧道结用于存内计算的结果
Figure BDA0002474389140000101
Figure BDA0002474389140000111
由上所述可知，本实施例的基于磁隧道结的电路，不仅能用于组成单纯存储数据的磁存储器，还能用于组成存算一体式芯片(或者说存储一体器件)，能够将数据存储和逻辑计算融合在同一个芯片中，从而直接利用存储阵列模块进行数据存储和计算，由此能够降低相应器件的功耗与时延。
[根据本发明实施例的基于磁隧道结的器件]
基于同一发明构思，请参考图3，本实施例还提供一种基于磁隧道结的器件，包括本实施例所述的基于磁隧道结的电路。可选地，所述基于磁隧道结的器件用于组成读头、灵敏放大器、磁存储器、磁传感器或者存算一体式芯片。
请继续参考图3，当所述基于磁隧道结的器件用于组成磁存储器或存算一体式芯片时，包含但不仅含地址解码器16和控制电路17。地址解码器16用于将输入地址解码为行地址和列地址，并基于行地址从所述存储阵列模块11的所有字线中选择至少一条字线，并基于列地址产生用于使得多路位线选择器12能从所述存储阵列模块11中的所有位线中选通至少两条位线的位线选择信号，多路位线选择器12能基于该位线选择信号选择相应的位线BL、BLB，并在读数据时能将选通的其中一条位线BLB作为参考位线。地址解码器16可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。控制电路17用于响应外部发送的命令或控制信号来控制所述基于磁隧道结的电路和所述地址解码器16的操作，以实现所述基于磁隧道结的电路的存储阵列模块11中的数据的读取、写入或计算。控制电路17可以包括片选控制电路、读/写控制电路和输入/输出缓冲电路，片选控制电路可以确定磁存储器或存算一体式芯片是否工作，读/写控制电路可以确定数据传输方向，若是读指令，则将已被选通的信息位中的内容传送到数据总线上；若是写指令，则将数据总线上的数据传送到已被选通的信息位上，输入/输出缓冲电路用于数据缓冲和防止总线上数据竞争等。
本实施例的基于磁隧道结的器件，由于采用了本实施例的基于磁隧道结的电路，因此具有本实施例的基于磁隧道结的电路所能带来的全部效果。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种基于磁隧道结的电路，其特征在于，包括：
存储阵列模块，所述存储阵列模块包括多个阵列排布的信息位，每个所述信息位具有一个磁隧道结，同一列所述信息位连接同一条位线，同一行所述信息位连接同一条字线，所述存储阵列模块用于数据的读写和/或逻辑运算；
多路位线选择器，连接所述存储阵列模块的每条位线，所述多路位线选择器用于选通所述存储阵列模块中相应的至少两条位线，以将所选通的位线上相应的信息位所对应的电信号分别传输至灵敏放大模块的相应的输入端；
自适应补偿模块，用于根据一参考电压对所述多路位线选择器传输至所述灵敏放大模块的相应的输入端的电信号分别进行自适应补偿，以使得各个所述电信号稳定；
灵敏放大模块，用于对所接收到的稳定后的所述电信号进行大小比较，并输出相应的比较结果，所述灵敏放大模块具有两个输入端；其中，
所述自适应补偿模块包括设置在所述灵敏放大模块的每个输入端和所述多路位线选择器的相应的输出端之间的自适应补偿电路；
所述自适应补偿电路包括一开关管和一运算放大器；所述运算放大器的第一输入端接入所述参考电压，所述运算放大器的第二输入端连接所述多路位线选择器的相应的输出端，以接收相应的信息位所对应的电信号，所述运算放大器的输出端连接所述开关管的控制端，所述开关管的开关通路一端作为所述自适应补偿电路的输出端和反馈端，分别连接所述灵敏放大模块的相应的一个输入端和所述运算放大器的第二输入端。
2.如权利要求1所述的基于磁隧道结的电路，其特征在于，当所述存储阵列模块用于数据的读取时，所述多路位线选择器所选通的两条位线中的一条位线作为参考位线，该参考位线所连接的信息位中的磁隧道结的信息状态已知。
3.如权利要求1或2所述的基于磁隧道结的电路，其特征在于，每个所述信息位主要由一个晶体管和连接所述晶体管的漏端的一个磁隧道结组成，每行所述信息位上的晶体管的栅极连接同一条字线，同一列所述信息位上的晶体管的源端连接同一条位线，同一列所述信息位上的所述磁隧道结的另一端连接同一条源线。
4.如权利要求3所述的基于磁隧道结的电路，其特征在于，当所述存储阵列模块用于数据的读取时，各条所述源线均接地。
5.如权利要求1所述的基于磁隧道结的电路，其特征在于，当所述存储阵列模块用于逻辑运算时，各个所述信息位中的磁隧道结的信息状态均已知，且同一行字线上的两个信息状态相反的磁隧道结能用于实现“与”运算和“或”运算。
6.如权利要求1所述的基于磁隧道结的电路，其特征在于，所述开关管的开关通路的另一端通过一负载元件接入一供电电压，所述负载元件包括负载晶体管和/或负载电阻。
7.一种基于磁隧道结的器件，其特征在于，包括权利要求1~6中任一项所述的基于磁隧道结的电路。
8.如权利要求7所述的基于磁隧道结的器件，其特征在于，所述基于磁隧道结的器件用于组成读头、灵敏放大器、磁存储器、磁传感器或者存算一体式芯片。
9.如权利要求8所述的基于磁隧道结的器件，其特征在于，当所述基于磁隧道结的器件用于组成磁存储器或存算一体芯片时，所述基于磁隧道结的器件还包括：
地址解码器，用于将输入地址解码为行地址和列地址，并基于行地址从所述存储阵列模块的所有字线中选择至少一条字线，并基于列地址产生用于使得多路位线选择器能从所述存储阵列模块中的所有位线中选通至少两条位线的位线选择信号；
控制电路，用于响应外部发送的命令或控制信号来控制所述基于磁隧道结的电路和所述地址解码器的操作，以实现所述基于磁隧道结的电路的存储阵列模块中的数据的读取、写入或计算。
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