JP2004005950A - クロスカップルラッチ型センス増幅器を有する抵抗性クロスポイントメモリセルアレイ - Google Patents
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Abstract
【解決手段】メモリセル(12)の抵抗性クロスホ゜イントアレイ(10)と、複数のワート゛線(14)と、複数のヒ゛ット線(16)と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器(24)とを含むテ゛ータ記憶装置が開示される。一実施形態では、メモリセルは、単一のクロスホ゜イント(交点)とすることができる。別の実施形態では、メモリセルは、2つ又はそれより多いメモリセルの複数のク゛ルーフ゜(15)へと構成される。各ク゛ルーフ゜のメモリセルは、それぞれのワート゛線(14)とヒ゛ット線(16)に結合されている共通分離タ゛イオート゛(13)との間に接続される。
【選択図】図3a
Description
【発明の属する技術分野】
本発明は、概して、抵抗性クロスポイントメモリセルアレイに関し、より詳細には、クロスカップルラッチ型増幅器を有する抵抗性クロスポイントメモリセルアレイに関する。
【0002】
磁気トンネル接合(MTJ)素子、相変化メモリ素子、追記型(たとえば、ヒューズベースまたはアンチヒューズベース)抵抗性メモリ素子を有する抵抗性クロスポイントメモリセルアレイを含む、多くの異なる抵抗性クロスポイントメモリセルアレイが提案されてきた。
【0003】
たとえば、一般的なMRAM記憶装置は、メモリセルのアレイを含む。ワード線は、メモリセルの行に沿って延在でき、ビット線は、メモリセルの列に沿って延在できる。各メモリセルは、ワード線とビット線とのクロスポイント(交点)に配置される。各MRAMメモリセルは、1ビットの情報を磁化の向きとして格納する。特に、各メモリセルの磁化は、常に、2つの安定した向きのうちの1つをとる。これら2つの安定した向き、すなわち平行および反平行は、0と1との論理値を表す。磁化の向きは、メモリセルの抵抗に影響を及ぼす。たとえば、メモリセルの抵抗は、磁化の向きが平行である場合には、第1の値「R」とすることができ、磁化の向きが平行から反平行に変化した場合には、第2の値R+△Rまで増加することができる。
【0004】
概して、抵抗性クロスポイントメモリセルの論理状態は、選択されたメモリセルの抵抗状態をセンシングすることによって読取られることができる。しかしながら、一般に、抵抗性クロスポイントメモリセルアレイのメモリセルのすべてが多くの平行経路によって相互接続されているため、アレイの単一メモリセルの抵抗状態をセンシングすることは困難である。1つのクロスポイントにおいて見られる抵抗は、他のワード線およびビット線のメモリセルの抵抗と平行であるそのクロスポイントにおけるメモリセルの抵抗と等しい。さらに、センシングされるターゲットメモリセルは、格納された磁化によって異なる抵抗状態を有する場合、小さな差動電圧が生じ得る。この小さな差動電圧は、ターゲットメモリセルの抵抗状態のセンシングに干渉する可能性のある寄生電流または「スニークパス」電流を生じる可能性がある。
【0005】
このように、高密度および高速アクセス抵抗性クロスポイントメモリを開発することができる前に克服しなければならない1つの障害は、選択されたメモリセルに格納されたデータがセンシングされている間に、選択された抵抗性クロスポイントメモリセルを確実に分離することである。概して、かかるメモリセルを分離するための従来の技術は、3つのメモリセル分離カテゴリ、すなわち選択トランジスタ分離技術と、ダイオード分離技術と、等電位分離技術とのうちの1つになる。
【0006】
既知のトランジスタ分離技術は、一般に、各抵抗性クロスポイントメモリセルと直列に選択トランジスタを挿入することを含む。このアーキテクチャは、一般に、高速読出しアクセス時間により特徴付けられる。不都合なことに、かかる直列トランジスタアーキテクチャは、一般に、シリコン領域の利用が比較的不十分であるという特徴も有する。その理由は、抵抗性クロスポイントメモリセルアレイ下の領域が、一般に直列トランジスタのために確保され、したがって支援回路には利用不可能であるためである。さらに、この分離技術は、メモリセルレイアウト密度が比較的不十分である傾向もある。その理由は、基板においてメモリセルを直列トランジスタに接続するビアに対して、領域が各メモリセルに割り当てられなければならないためである。また、この分離技術は、概して、比較的高い書込み電流も必要とする。その理由は、読出し回路に並列に書込み回路を提供するために、分離された書込み導体をメモリセルに追加しなければならず、書込み用導体の配置により、所望の書込み磁界を生成するために高い書込み電流という結果になるためである。概して、この手法は、単一メモリプレーンに限定される。その理由は、直列トランジスタを基板に配置しなければならず、直列トランジスタを基板からメモリセルプレーン内に移動するための実用的な方法がないためである。
【0007】
ダイオード分離技術は、一般に、各抵抗性クロスポイントメモリ素子と直列にダイオードを挿入することを含む。このメモリセルアレイのアーキテクチャは、マルチレベル抵抗性クロスポイントメモリアレイが構成されるのを可能にする薄膜ダイオードで実現され得る(特許文献1参照)。このアーキテクチャは、高速動作の可能性を有する。しばしばこのアーキテクチャに関連する問題は、メモリセルアレイの潜在的な密度と一致する最小プロセス機能サイズを有する適切な薄膜ダイオードを提供することを含む。さらに、この手法は、メモリ素子毎に1つのダイオードを使用し、目下実用的なMRAM機能およびパラメータでは、たとえば、各ダイオードは、5〜15kA/cm2を導電することが要求される。かかる高電流密度は、概して、高密度MRAMアレイにおいて薄膜ダイオードを実装するためには実用的ではない。
【0008】
等電位分離技術は、一般に、直列ダイオードまたはトランジスタを使用せずに抵抗性クロスポイントメモリセルをセンシングすることを含む(特許文献2を参照)。この手法は、製作が比較的単純なメモリ素子のクロスポイントアレイによって実施され得る。このクロスポイントメモリセルアレイのアーキテクチャは、一般に、実施する回路技術の最小機能サイズによってのみ制限される密度を有し、一般に、比較的低い書込み電流を必要とする。さらに、この手法をマルチレベル抵抗性クロスポイントメモリセルアレイに拡張することにより非常に高密度のメモリを達成することは比較的簡単である。しかしながら、等電位分離は、しばしば、大型のアレイで実施することが困難な場合が多い。等電位分離技術を使用して大型MRAMアレイにおいてデータをセンシングするために、自動較正およびトリプルサンプル読出し技術が使用されてきたが、これらのセンシングプロセスは、一般に、読出しセンシング時間を数マイクロ秒に制限する。
【0009】
【特許文献1】
米国特許第5,793,697号明細書
【特許文献2】
米国特許第6,259,644号明細書
【0010】
【発明が解決しようとする課題】
本発明の目的は、クロスカップルラッチ型センス増幅器を有する抵抗性クロスポイントメモリアレイを提供することである。
【0011】
【課題を解決するための手段】
一態様では、本発明は、メモリセルの抵抗性クロスポイントアレイと、複数のワード線と、複数のビット線と、クロスカップルラッチ型センス回路を利用するセンス増幅器とを含むデータ記憶装置を特徴とする。一実施形態では、メモリセルは、単一のクロスポイント(交点)とすることができる。別の実施形態では、メモリセルは、2つまたはそれより多いメモリセルの複数のグループへと構成される。各グループのメモリセルは、それぞれのワード線とビット線に結合されている共通分離ダイオードとの間に接続される。
【0012】
本発明の他の特徴および利点は、図面および特許請求の範囲を含む以下の説明から明らかとなろう。
【0013】
【発明の実施の形態】
以下の説明では、同様の要素を識別するために同じ参照番号を使用する。さらに、図面は、例示的な実施形態の主な特徴を概略的に例示するように意図されている。図面は、実際の実施形態のすべての特徴、又は示される要素の相対的な寸法を示すことが意図されておらず、一定の縮尺に従わずに描かれている。
【0014】
図1を参照すると、一実施形態において、データ記憶装置8は、抵抗性クロスポイントメモリセルアレイ10と、クロスポイントメモリセルアレイ10の行に沿って延在する複数のワード線14と、クロスポイントメモリセルアレイ10の列に沿って延在する複数のビット線16とを含む。メモリセルアレイ10のメモリセル12は、磁気ランダムアクセスメモリ(MRAM)素子、相変化メモリ素子および追記型(たとえば、ヒューズベースまたはアンチヒューズベース)抵抗性メモリ素子を含む多種多様な従来の抵抗性メモリ素子のうちの任意の1つとして実施され得る。
【0015】
また、データ記憶装置8は、複数の読出し回路20も含み、それらの各々は、それぞれのビット線16によりメモリセル12の1つまたは複数の関連するセットに結合される。各読出し回路20は、メモリセル12の関連するグループ(単数または複数)のメモリセルを流れる電流をセンシングするように動作可能である。ステアリング回路22は、受取ったビット線アドレス(AY)に基づいて、関連する読出し回路20を選択されたビット線16に選択的に結合する。各ステアリング回路22は、各ビット線16を定電圧(VA)の電圧源か、または関連する読出し回路20に接続する1組のスイッチを含む。ワード線デコード回路18は、受取ったワード線アドレス(AX)に基づいて特定のワード線14を選択的に活性化する。読出し動作中、ワード線デコード回路18は、選択されたワード線14をアースに接続して、他の選択されていないワード線に定電圧(VA)を印加することにより、選択されたワード線14を活性化することができる。各読出し回路20の出力は、データ記憶装置8のそれぞれの入出力(I/O)パッドの入力に結合される。
【0016】
例示の実施形態では、抵抗性クロスポイントメモリセルアレイは、比較的わずかな数のメモリセル12を有するように示される。しかしながら、他の実施形態は、多数のメモリセルを含むことができる。たとえば、一実施形態では、抵抗性クロスポイントメモリセルアレイ10は、メモリセル12の1024×1024のアレイと、各々が4つのビット線16のピッチに適合する256個の読出し回路20とを含む。この実施形態では、合計4つのビット線16を各読出し回路20に多重化することができる。幾つかの実施形態は、多段のメモリセルアレイ12を含むことができる。これらの実施形態では、異なる段からのビット線16を読出し回路20に多重化することができる。
【0017】
幾つかの実施形態において、データ記憶装置8は、抵抗性クロスポイントメモリアレイ10のメモリセル12に情報を書込むための書込み回路(図示せず)も含むことができる。
【0018】
以下に詳述するように、抵抗性クロスポイントメモリセルアレイ10のアーキテクチャは、実用的な寸法と電流密度特性とを有する分離ダイオードにより高密度の製作および高速動作を可能にする。さらに、データ記憶装置8は、メモリセル12の抵抗状態のセンシングに干渉する可能性のある寄生電流を実質的に回避する、新規な等電位分離回路を含む。
【0019】
ここで、図面に示される例示的な実施形態を参照し、本明細書ではそれを説明するために特定の言語を使用する。しかしながら、それにより本発明の範囲の限定も意図されないことが理解されよう。関連する技術分野における当業者およびこの開示を所有する者には思いつくと考えられる、本明細書で例示される本発明の特徴の代替案およびさらなる修正案と、本明細書で例示されるような発明の原理のさらなる応用とは、本発明の範囲内にあるとみなされるべきである。
【0020】
例示の目的のために図面に示すように、本発明は、磁気ランダムアクセスメモリデバイスにおいて具現化される。MRAMデバイスは、メモリセルのアレイと、メモリセルからデータを読出すための読出し回路とを含む。読出し回路は、等電位印加装置と差動センシング増幅器とを含み、アレイ内の選択されたメモリセルの異なる抵抗状態を確実にセンシングすることができる。
【0021】
ここで図1を参照すると、図1は、メモリセル素子12aおよび12bの抵抗性クロスポイントアレイ10を含む情報記憶装置8を示す。メモリセル素子12aおよび12bは、行および列に配置されており、行はx方向に沿って延在し、列はy方向に沿って延在する。情報記憶装置8の例示を簡略化するために、比較的わずかな数のメモリセル素子12aおよび12bのみを示す。実際には、任意のサイズのアレイを使用できる。
【0022】
ワード線14として機能しているトレースは、メモリセルアレイ10の一方の側の平面においてx方向に沿って延在する。ビット線16aおよび16bとして機能しているトレースは、メモリセルアレイ10の隣接する側の平面においてy方向に沿って延在する。アレイ10の各行に1つのワード線14とアレイ10の各列に1つのビット線16aまたは16bとが存在できる。各メモリセル素子12a、12bは、ワード線14とビット線16aまたは16bとのクロスポイント(交点)に配置される。
【0023】
メモリセル素子12aおよび12bは、磁気トンネル接合(SDT接合は一種の磁気トンネル接合である)か、または相変化デバイス等の薄膜メモリ素子を含むことができる。概して、メモリセル12aおよび12bは、素子の公称抵抗の大きさに影響を与えることにより情報を格納または生成する任意の素子を含むことができる。かかる他のタイプの素子には、リードオンリメモリの一部としてのポリシリコン抵抗と、材料の状態を結晶からアモルファスにおよびその逆に変化させることにより抵抗状態を変化させるようにプログラムすることができる相変化デバイスとが含まれる。
【0024】
SDT接合の抵抗は、たとえば、その磁化の向きが平行である場合には第1の値(R)であり、磁化の向きが平行から反平行に変化した場合には第2の値(R+△R)に増大する。一般的な第1の抵抗値(R)は、約10kΩ〜1MΩとすることができ、抵抗(△R)の一般的な変化は、第1の抵抗値(R)の約30%とすることができる。
【0025】
各メモリセル素子12aおよび12bは、外部電源がない場合であってもその磁化の向きを保持する。したがって、メモリセル素子12aおよび12bは不揮発性である。
【0026】
データは、メモリセル素子12aおよび12bにビット・ビットバー方式で格納される。2つのメモリセル素子12aおよび12bがデータの各ビットに割当てられ、一方のメモリセル素子(「データ」素子)12aがビットの値を格納し、他方のメモリセル素子(「基準」素子)12bが値の補数を格納する。このため、データ素子12aが論理「1」を格納する場合、その対応する基準素子12bは論理「0」を格納する。データ素子12aの各列は、ビット線16aに接続され、基準素子12bの各列は、ビット線16bに接続される。
【0027】
メモリセル12は、いかなる特定のタイプのデバイスに限定されない。MRAM等のスピン依存トンネル効果(SDT)デバイスは、クロスポイントメモリによく適している。通常のSDTデバイスは、「ピン留め(pinned)」層と「フリー」層とを含む。ピン留め層は、平面内で配向されているが、対象となる範囲内に印加された磁界が存在する場合に固定されたままである磁界を有する。フリー層は、印加磁界によって回転させることができる磁化を有し、その向きは「磁化容易軸」に沿ってピン留め層の磁化と平行である。フリー層の磁化の向きは、それぞれ低抵抗状態と高抵抗状態とに対応するピン留め層の磁化に対して、図2aに示すように平行であるか、または図2bに示すように反平行である。
【0028】
図1に戻ると、情報記憶装置8は、読出しおよび書込み動作中にワード線14を選択するための行デコーダ18を含む。読出し動作中、選択されたワード線14は接地に接続され得る。書込み動作中、選択されたワード線14に対して書込み電流を印加することができる。
【0029】
情報記憶装置8は、読出し動作中に選択されたメモリセル素子12aおよび12bの抵抗状態をセンシングするための読出し回路と、書込み動作中に選択されたワード線14およびビット線16aおよび16bに電流を供給するための書込み回路とを含む。読出し回路を、概して20で示す。情報記憶装置8の例示を簡略化するために、書込み回路は示していない。
【0030】
読出し回路20は、複数のステアリング回路22とセンス増幅器24とを含む。複数のビット線16が各ステアリング回路22に接続される。各ステアリング回路22は、ビット線を選択するためのデコーダを含む。選択されたメモリセル素子12は、選択されたワード線14と選択されたビット線16との交差点にある。
【0031】
図5のフローチャートにも示す読出し動作中、ブロック504に示すように、選択された素子12aおよび12bは、選択されたワード線14によって接地に接続される。各ステアリング回路22は、データ素子12aの列と交差するビット線16aと、基準素子12bの対応する列と交差するビット線16bとを選択する。データ素子12aの列と交差する選択されたビット線16aは、ブロック502に示すように、それらの対応するセンス増幅器24のセンスノードS0に接続される。ブロック502および504のステップを逆にすることができ、それらの実施の順序は重要ではない。基準素子12bの列と交差する選択されたビット線16bは、それらの対応するセンス増幅器24の基準ノードR0に接続される。各センス増幅器24は、差動増幅器と、ビット線16aおよび16b上の信号を比較するためのクロスカップルラッチ型電流センス増幅器とを含む。比較は、選択されたデータ素子12aの抵抗状態、したがって選択されたデータ素子12aに格納された論理値を示す。センス増幅器24の出力はデータレジスタ26に供給され、データレジスタ26は、情報記憶装置8のI/Oパッド28に結合される。
【0032】
ブロック506に示すように、選択されていないワード線14のすべてが、アレイ電圧(VA)を供給する定電圧源に接続される。外部回路が定電圧源を提供することができる。センス増幅器24は、選択されていないワード線のサブセットに定電圧源が印加するものと同じ電位を、選択されたビット線16に印加する。かかる等電位分離をアレイ10に適用することにより、寄生電流が低減される。
【0033】
読出し回路20は、mビットワードでデータを読出すことができ、それにより、複数(m)のメモリセル素子12aおよび12bの抵抗状態が同時にセンシングされる。それを、ブロック508の電流測定ステップとして示す。m個の連続したセンス増幅器24を同時に動作させることにより、mビットワードを読出すことができる。
【0034】
図3aを参照すると、一実施形態では、抵抗性クロスポイントメモリセルアレイ10のメモリセル12は、2つまたはそれより多いメモリセル12の複数のグループ15に構成される。たとえば、例示の実施形態では、各グループ15は3つのメモリセル12を含む。各グループ15のメモリセル12は、それぞれのビット線16と、ワード線14に結合される共通グループ分離ダイオード13との間に接続される。抵抗性クロスポイントメモリセルアレイ10は、ダイオード分離アーキテクチャに関連する高速動作の利点と、実用的な寸法および電流密度特性を有する分離ダイオードで実施され得るアーキテクチャにおける等電位分離アーキテクチャの高密度の利点とを特徴とする。実施形態によっては、分離ダイオード13を、従来の薄膜ダイオード製作技術を使用してメモリセル12とともに製作することができ、それにより、マルチレベル抵抗性クロスポイントメモリアレイを構成することが可能になる。
【0035】
読出し動作の場合、抵抗性クロスポイントメモリアレイ10のターゲットセルにおいて、ターゲットメモリセルに対応するワード線14を選択し、それを接地電位に接続することにより、データがセンシングされる。同時に、ビット線16aおよび16bが、基準/センスのペアで読出し回路20に接続される。アレイ電位(VA)は、電圧源の出力から選択されたグループの選択されていないビット線16に印加される。また、アレイ電位(VA)は、センス増幅器24の入力に印加され、それによって選択されたビット線16aおよび16bに結合電圧(VA’)がもたらされる。結合電圧(VA’)は、実質的にアレイ電圧(VA)に等しい。選択されていないグループのビット線は、フローティングのままである。アレイの上記バイアス状態下では、選択されたグループ15のビットセルのみが、電位電圧VAおよび基準電流I_refにより順方向にバイアスされ、結果として、センス電流I_dataがそれぞれメモリセル12aおよび12bを流れている。それらが増幅器24によってセンシングされることにより、ビットセルの状態が判定される。また、電流は、選択されたグループの選択されていないビットセルにも流れているが、基準電流およびデータ電流に干渉しない。
【0036】
図3bは、図示するように各メモリセル12が単一の分離ダイオード13に直接的に結合される代替の実施形態を示す。増幅器24を介したアレイ10の動作は、図3aにおいて例示したものと同様であり以下に説明する。
【0037】
メモリアレイ10において、選択されたワード線14を接地電位に接続し、データ電流および基準電流に対する漏れ電流の影響を最小化するために、選択されていないワード線のすべてを電位(VA)に接続することにより、読出し動作が実行される。選択されたビット線16aおよび16bは、マルチプレクサ22およびノードR0およびS0を介してセンス増幅器24の入力に接続される。センス増幅器の他の入力は、選択されていないワード線と同じ電位(VA)に接続される。このため、選択されたビット線16aおよび16bは、他の選択されていないビット線がフローティングのままである一方で、実質的に(VA)と等しい電位(VA’)にバイアスされる。アレイに加えられた上記バイアス状態下では、選択されたメモリ12aおよび12bのみが電位電圧(VA)によって順方向にバイアスされ、その結果、基準電流I_refおよびセンス電流I_dataがメモリセル12aおよび12bを流れ、増幅器24によってセンシングされることにより、ビットセルの状態が判定される。
【0038】
さらに、図3cは、分離ダイオードがないメモリセル12を示す。増幅器24によるアレイ10の動作は、分離ダイオードとそれが通常回路全体に課す制限とがないことを除き、図3aのものと同じである。アレイ10において、磁気トンネル接合12は、アレイのビットのセンシングに干渉する多くの並列経路を介して結合される。この問題は、特許文献2に開示された「等電位」方法を使用することにより対処することができ、この等電位方法は、選択されたビット線16aおよび16bに電位を印加し、同じ電位を選択されていないビット線16と恐らくは選択されていないワード線14のサブセットに供給することを含む。選択されたワード線14は、接地電位に接続される。したがって、選択されたワード線14に接続された接合のみが、両端に電圧(VA)を有しており、このため、電流はこれらの接合を流れているが、互いに干渉しない。したがって、基準電流I_refおよびセンス電流I_dataを、センス増幅器によって正確にセンシングすることができ、これにより、格納されたデータビットの状態を判定することができる。
【0039】
センス増幅器24は、図3a、図3bおよび図3cの3つすべてに共通であり、その動作は各応用形態においてまったく同じである。センス増幅器24は、第1の入力ノードS1と第2の入力ノードR1とを有する増幅器30を含む。増幅器30は、クロスカップルラッチ型増幅器を形成するFET30a、30b、30c、および30dを含む。一実施形態では、トランジスタ30aおよび30cはPチャネルトランジスタであり、トランジスタ30bおよび30dはNチャネルトランジスタである。読出しイネーブルトランジスタ32は、読出し動作中にFET30をイネーブルにし、それにより相補的状態である出力OUTPUTおよびバーOUTPUTが平衡を保つことが可能になる。トランジスタ34aおよび34bは、ノードS1およびR1を接地電位近くにクランプするようにバイアスされる。トランジスタ32がオフとなると、クロスカップルラッチは、電流ISをIRと比較することにより、OUTPUTとバーOUTPUTとが対応する状態になるのを可能にする。これを、図4に示すセンス増幅器の読出しタイミング図において例示する。
【0040】
セル12bは、基準ビットとしての役割を果たし、セル12aは、データビットとしての役割を果たし、両方とも同じワード線14に配置される。選択されたワード線に、接地電位が印加される。前置増幅器36は、電圧源(VA)に接続する第1の入力と、トランジスタ36aのゲート入力に結合されるその出力とを有する。トランジスタ36aのソース端子と前置増幅器36の第2の入力とが、セル12aが配置されている選択されたビット線16aに結合される。同様に、前置増幅器38の第1の入力は電圧源VAに接続され、その出力はトランジスタ38aのゲート入力に接続される。トランジスタ38aのソース端子と前置増幅器38の第2の入力とは、セル12bが配置されている選択されたビット線16bに結合される。前置増幅器36および38は、ビット線16aおよび16bの電圧を、実質的に電圧(VA)に等しい電位(VA’)に調整する。このため、選択されたメモリ素子12aおよび12bの各々の両端に、電位(VA)がかかる。
【0041】
その結果、電流I_ref=(VA−Vd)/R12aが選択された素子12aを流れ、電流I_data=(VA−Vd)/R12bが選択された素子12bを流れる。ここで、R12aおよびR12bはメモリセル12の抵抗値であり、Vdはダイオード13の順方向ダイオード電圧であり、通常はおよそ0.7Vである。これらの電流は、トランジスタ36aおよび38aにも流れている。トランジスタ36bは、トランジスタ36aと同じであり、センス増幅器30の入力に送るように電流IRを伝える、36aに対するカレントミラーである。電流IRはI_refに等しい。同様に、トランジスタ38bは、トランジスタ38aと同じであり、センス増幅器30の他の入力に送られるべき電流ISを伝える、38aに対するカレントミラーである。電流ISはI_dataに等しい。
【0042】
最初に、図4に示すようにRead Enableがハイになると、トランジスタ32がオンとなる。これにより、OUTPUTおよびバーOUTPUTが強制的にVddと接地電位とのぼぼ中間点と同じになる。
【0043】
読出しイネーブルスイッチ32がオフとなると、クロスカップルラッチ型増幅器が、電流ISおよびIRの大きさの差をセンシングする。ISがIRより小さい場合、出力はハイであり、それは、R12bが平行状態でありR12aが反平行状態であることを意味する。ISがIRより大きい場合、出力はローであり、それは、R12bが反平行状態であり、R12aが平行状態であることを意味する。
【0044】
前置増幅器36および38は、好ましくは、それらのオフセット電圧(ofst1、ofst2)の差を最小化するように較正される。オフセット電圧(ofst1、ofst2)は、互いに等しくなるために非常に接近していなければならず、ほぼ0でなければならない。トランジスタ対36a、36bおよび38a、38bは、好ましくは、特性およびサイズが一致しており、そのためセンス信号ISおよびIRを劣化させる可能性が低い。
【0045】
センシングは、電流モードで行っても電圧モードで行ってもよい。電流モードでは、前置増幅器36および38は、センスノードS0および基準ノードR0における電圧をアレイ電圧VAに等しくなるように調整する。選択された素子12aおよび12bの両端の電圧降下によって生成されるセンス電流および基準電流(ISおよびIR)は、差動電流センス増幅器30の入力ノードS1、R1に流れる。
【0046】
電圧モードでは、センス電流(IS)は、電圧に変換されるか(たとえば、ある期間にわたってセンス電流を積分することにより)、または単純に一対の抵抗器でISおよびIRを終端する。ISがIRより小さい場合、ノードS1における電位はノードR1における電位より低い。
【0047】
クロスカップル増幅器30の出力において信頼性のある信号が発生すると、増幅器30の出力はデータレジスタ26にストローブされる。増幅器30の出力がデータレジスタ26にストローブされるようにするための信号STRを生成するために、オンチップコントローラ29(図1参照)を設けてよい。ストローブ信号STRは、最終アドレスか、または書込み/読出しコマンドによって生成される遅延パルスと同様に単純にすることができる。
【0048】
出力ノードにおける出力がハイである場合、それは、抵抗データ値がローであることを意味し、出力ノードにおける出力がローである場合、これは抵抗データ値がハイであることを表す。クロスカップルラッチ型増幅器を使用することにより、従来技術にまさる利点が提供される。1つの利点は、クロスカップルラッチ増幅を用いた差動センシングにより、コモンモードノイズ歪みが除去されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、クロスカップルラッチ型センス増幅器が電流信号のみを積分するため、増幅器はより優れた分解能を提供する。さらに、増幅器において分かるように、クロスカップルラッチおよびカレントミラー回路により、DC電流および漏れ電流が実際に相殺される。さらに、従来技術の設計で必要な破壊読出しとは対照的に、同じグループ内の基準MTJを使用することにより、非破壊読み出しが提供される。破壊読出し動作は、複数の読出しにわたり信号品質を劣化させる可能性がある。さらに、カレントミラーとクロスカップルラッチ型増幅器とを含む本発明による差動センス増幅器は、従来技術に比較して単純な設計を提供する。従来技術の解決法とは対照的に、選択ダイオード/トランジスタにおいて発生する性能のばらつきが、信号のセンシングに影響を与えることがない。これにより、製造コストが低下し、一般に従来のシステムに関連する表面積が低減される。
【0049】
上述の実施形態は本発明の代表例であるが、当業者には、この明細書および特許請求の範囲の検討から、または開示した発明の実施形態の実施から、他の実施形態が明らかとなろう。明細書とその中の実施形態とは、単なる例示としてみなされることが意図されており、本発明は、特許請求の範囲とそれらの等価物とによって規定される。
【0050】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
1.情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、前記メモリセルが2つまたはそれより多いメモリセルの複数のグループに構成され、各グループの前記メモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センシング増幅器とからなり、その差動センシング増幅器が、
第1および第2の入力ノードと、
前記第1の入力ノードに結合された第1の前置増幅器と、
前記第2の入力ノードに結合された第2の前置増幅器と、
前記第1の前置増幅器からの出力と前記第2の前置増幅器からの出力とに結合され、前記アレイ内のメモリセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、情報記憶装置。
2.メモリセルアレイ内の選択されたビットセルの抵抗状態をセンシングするための差動センシング増幅器であって、
前記選択されたビットセルに結合された第1の入力ノードと、
前記メモリセルアレイ内の基準セルに結合された第2の入力ノードと、
前記第1の入力ノードに結合された第1の前置増幅器と、
前記第2の入力ノードに結合された第2の前置増幅器と、
前記第1の前置増幅器からの出力と前記第2の前置増幅器からの出力とに結合され、前記メモリセルアレイ内の前記基準セルと比較して前記選択されたビットセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、差動センシング増幅器。
3.前記差動センシング増幅器が、前記第1および第2の前置増幅器に結合されたカレントミラーをさらに含む、上記1または2記載の発明。
4.前記クロスカップルラッチ型増幅器が、選択されたメモリセルを流れる電流を、1つまたは複数の基準セルを流れる電流と比較するように動作可能である、上記1または2記載の発明。
5.各々が、それぞれのビット線によりメモリセルの1つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の読出し回路をさらに含む、上記1または2記載の発明。
6.各々が、関連する読出し回路に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器回路をさらに含む、上記1または2記載の発明。
7.各メモリセルが、磁気ランダムアクセスメモリ素子からなる、上記1または2記載の発明。
8.前記選択されていないワード線および前記ビット線に接続され、前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、電源をさらに含む、上記1記載の情報記憶装置。
9.前置増幅器を介して前記選択されたビット線に結合され、アレイ内の前記選択された抵抗性クロスポイントメモリセルの両端の電圧レベルを、前記選択されたビットセルの状態をセンシングするための基準電流およびデータ電流を生成するように設定するよう動作可能である、第2の電源をさらに含む、上記8記載の情報記憶装置。
【0051】
【発明の効果】
本発明によれば、クロスカップルラッチ型増幅器を使用することにより、従来技術にまさる利点が提供される。1つの利点は、クロスカップルラッチ増幅を用いた差動センシングにより、コモンモードノイズ歪みが除去されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、クロスカップルラッチ型センス増幅器が電流信号のみを積分するため、増幅器はより優れた分解能を提供する。さらに、増幅器において分かるように、クロスカップルラッチおよびカレントミラー回路により、DC電流および漏れ電流が実際に相殺される。さらに、従来技術の設計で必要な破壊読出しとは対照的に、同じグループ内の基準MTJを使用することにより、非破壊読み出しが提供される。破壊読出し動作は、複数の読出しにわたり信号品質を劣化させる可能性がある。さらに、カレントミラーとクロスカップルラッチ型増幅器とを含む本発明による差動センス増幅器は、従来技術に比較して単純な設計を提供する。従来技術の解決法とは対照的に、選択ダイオード/トランジスタにおいて発生する性能のばらつきが、信号のセンシングに影響を与えることがない。これにより、製造コストが低下し、一般に従来のシステムに関連する表面積が低減される。
【図面の簡単な説明】
【図1】メモリセルの抵抗性クロスポイントアレイと、複数の読出し回路および関連するステアリング回路と、ワード線デコード回路とを含むデータ記憶装置の回路図である。
【図2a】磁気トンネル接合メモリセルの平行の磁化の向きを示す図である。
【図2b】磁気トンネル接合メモリセルの反平行の磁化の向きを示す図である。
【図3a】各々が、それぞれのワード線と共通グループ分離ダイオードとの間に接続された、3つのメモリセルの複数のグループを含む、図1の抵抗性クロスポイントメモリセルアレイの一部の回路図である。
【図3b】本発明による、分離ダイオードに結合されたメモリセルを流れる電流をセンシングするように動作可能であるセンス増幅器回路の回路図である。
【図3c】本発明による、メモリセルを流れる電流をセンシングするように動作可能であるセンス増幅器回路の回路図である。
【図4】図3のセンシング増幅器において実行される、データセルと基準セルとのセンシングおよび出力を示すタイミング図である。
【図5】本発明によるセンシング動作中に使用されるバイアス方式のフローチャートである。
【符号の説明】
8 データ記憶装置
10 抵抗性クロスポイントメモリセルアレイ
12 メモリセル
14 ワード線
16 ビット線
20 読出し回路
24 センス増幅器
30 クロスカップル増幅器
36、38 前置増幅器
Claims (1)
- 情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、前記メモリセルが2つまたはそれより多いメモリセルの複数のグループに構成され、各グループの前記メモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センシング増幅器とからなり、その差動センシング増幅器が、
第1および第2の入力ノードと、
前記第1の入力ノードに結合された第1の前置増幅器と、
前記第2の入力ノードに結合された第2の前置増幅器と、
前記第1の前置増幅器からの出力と前記第2の前置増幅器からの出力とに結合され、前記アレイ内のメモリセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、情報記憶装置。
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