KR100542159B1 - 고정도로 회로 소자 수가 적은 데이터 판독 구성을 구비한박막 자성체 기억 장치 - Google Patents

고정도로 회로 소자 수가 적은 데이터 판독 구성을 구비한박막 자성체 기억 장치 Download PDF

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Abstract

데이터 판독시에, 선택된 메모리셀(MC) 및 비교 셀(MC#)은 상보 관계의 제1 및 제2 비트선(BL, /BL)을 통해, 상보 관계의 제1 및 제2 데이터선(DIO, /DIO)과 각각 접속된다. 차동 증폭기(60)는 상보 관계의 제1 및 제2 데이터 버스(DB, /DB)에, 메모리 셀(MC) 및 비교 셀(MC#)의 통과 전류를 공급함과 함께, 메모리 셀(MC) 및 비교 셀(MC#)의 전기 저항차에 대응하여 생기는 제1 및 제2 데이터 버스(DB, /DB)의 통과 전류차를 증폭시켜 제1 및 제2 노드(No, /No) 사이에 선택 메모리 셀의 기억 데이터의 레벨에 따른 극성의 전압차(ΔV)를 발생시킨다.
메모리 셀, 통과 전류차, 기억 데이터, 데이터 버스, 비트선

Description

고정도로 회로 소자 수가 적은 데이터 판독 구성을 구비한 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE WITH HIGH ACCURACY DATA READ STRUCTURE HAVING A REDUCED NUMBER OF CIRCUIT ELEMENTS}
도 1은 본 발명의 실시예에 따른 MRAM 디바이스의 전체 구성을 도시한 개략 블록도.
도 2는 메모리 어레이 및 그 주변 회로의 실시예1에 따른 구성을 도시한 회로도.
도 3은 실시예1에 따른 MRAM 디바이스에서의 데이터 판독 동작을 설명하는 동작 파형도.
도 4는 메모리 어레이 및 그 주변 회로의 실시예2에 따른 구성을 도시한 회로도.
도 5는 실시예2에 따른 MRAM 디바이스에서의 데이터 판독 동작을 설명하는 동작 파형도.
도 6은 실시예3에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 7은 실시예3의 변형예1에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 8은 실시예3의 변형예2에 따른 데이터 판독 회로계의 구성을 도시한 회로 도.
도 9는 메모리 어레이 및 그 주변 회로의 실시예4에 따른 구성을 도시한 회로도.
도 10은 메모리 어레이 및 그 주변 회로의 실시예4의 변형예에 따른 구성을 도시한 회로도.
도 11은 실시예5에 따른 차동 증폭기의 구성을 도시한 회로도.
도 12a 내지 도 12c는 상보 관계의 데이터선에 의해 데이터 판독 동작을 행하기 위한 어레이 구성의 바리에이션을 설명하는 개념도.
도 13은 실시예6에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 14는 실시예6의 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 15는 MTJ 메모리 셀의 구성을 도시한 개략도.
도 16은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 17은 데이터 기입 시에서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도.
도 18은 MTJ 메모리 셀에서의 데이터 판독을 설명하는 개념도.
도 19는 종래의 기술에 따른 MRAM 디바이스의 데이터 판독 회로의 구성을 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : MRAM 디바이스
10 : 메모리 어레이
20 : 행 디코더
25 : 열 디코더
50 : EQG 이퀄라이즈 회로
/SEL0∼/SELn : 블록 선택 신호
DL : 디지트선
MC ： 메모리 셀
MC# ： 비교 셀
Nb, No, /No ： 노드
Nr : 기준 노드
RMC : 복제 메모리 셀
Rmax, Rmin : 전기 저항
SA : 감지 증폭기
TMR : 터널 자기 저항 소자
본 발명은, 박막 자성체 기억 장치에 관한 것으로, 특히 자기 터널 접합(MTJ : Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 박막 자성체 기억 장치에 관한 것이다.
저소비 전력으로 불휘발적인 데이터 기억이 가능한 기억 장치로서, MRAM 디바이스가 주목받고 있다. MRAM 디바이스는, 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여, 불휘발적인 데이터 기억을 행하고 박막 자성체의 각각을 메모리 셀로서, 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보되는 것이 발표되고 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000., "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000., 및 "A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001. 등의 기술 문헌에 개시되어 있다.
도 15는, 자기 터널 접합부를 갖는 메모리 셀(이하, 간단히「MTJ 메모리 셀」라고도 칭함)의 구성을 도시한 개략도이다.
도 15를 참조하면, MTJ 메모리 셀은 자기적으로 기입된 기억 데이터의 데이터 레벨에 따라 전기 저항이 변화하는 터널 자기 저항 소자 TMR과, 액세스 트랜지스터 ATR을 포함한다. 액세스 트랜지스터 ATR은, 비트선 BL 및 소스선 SRL 사이에, 터널 자기 저항 소자 TMR과 직렬로 접속된다. 대표적으로는, 액세스 트랜지스터 ATR로서, 반도체 기판 상에 형성된 전계 효과형 트랜지스터가 적용된다.
MTJ 메모리 셀에 대해서는, 데이터 기입 시에 다른 방향의 데이터 기입 전류를 각각 흘리기 위한 비트선 BL 및 디지트선 DL과, 데이터 판독을 지시하기 위한 워드선 WL과, 데이터 판독 시에 터널 자기 저항 소자 TMR을 접지 전압 Vss로 풀다운하기 위한 소스선 SRL이 형성된다. 데이터 판독 시에는, 액세스 트랜지스터 ATR의 턴 온에 응답하고, 터널 자기 저항 소자 TMR은 소스선 SRL(접지 전압 Vss) 및 비트선 BL 사이에 전기적으로 결합된다.
도 16은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 16을 참조하면, 터널 자기 저항 소자 TMR은 고정된 일정한 자화 방향을 갖는 강자성체층(이하, 단순히 「고정 자화층」) FL과, 외부로부터의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 단순히 「자유 자화층」) VL을 갖는다. 고정 자화층 FL 및 자유 자화층 VL 사이에는, 절연체막으로 형성되는 터널 배리어(터널막) TB가 형성된다. 자유 자화층 VL은 기입되는 기억 데이터의 레벨에 따라, 고정 자화층 FL과 동일한 방향 또는 고정 자화층 FL과 반대 방향으로 자화된다. 이들의 고정 자화층 FL, 터널 배리어 TB 및 자유 자화층 VL에 의해 자기 터널 접합이 형성된다.
터널 자기 저항 소자 TMR의 전기 저항은, 고정 자화층 FL 및 자유 자화층 VL 각각의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는, 터널 자기 저항 소자 TMR의 전기 저항은, 고정 자화층 FL의 자화 방향과 자유 자화층 VL의 자화 방향이 평행한 경우에 최소값 Rmin이 되고, 양자의 자화 방향이 반대(반평행) 방향인 경우에 최대값 Rmax가 된다.
데이터 기입 시에는, 워드선 WL이 비활성화되고, 엑세스 트랜지스터 ATR은 턴 오프된다. 이 상태에서, 자유 자화층 VL을 자화하기 위한 데이터 기입 전류는, 비트선 BL 및 디지트선 DL 각각에 있어서, 기입 데이터의 레벨에 따른 방향으로 흐른다.
도 17은, 데이터 기입 시의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도이다.
도 17을 참조하면, 횡축 H(EA)은 터널 자기 저항 소자 TMR 내의 자유 자화층 VL에서 자화 용이축(EA : Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)은 자유 자화층 VL에서 자화 곤란축(HA : Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는, 비트선 BL 및 디지트선 DL을 각각 흐르는 전류에 의해 생기는 두개의 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리 셀에서, 고정 자화층 FL의 고정된 자화 방향은, 자유 자화층 VL의 자화 용이축을 따르고, 자유 자화층 VL은 기억 데이터의 레벨("1" 및 "0" )에 따라, 자화 용이축 방향을 따라 고정 자화층 FL과 평행 혹은 반평행(반대) 방향으로 자화된다. MTJ 메모리 셀은, 자유 자화층 VL의 2가지의 자화 방향과 대응시켜, 1 비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유 자화층 VL의 자화 방향은 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면 에 도시한 아스테로이드 특성선의 외측 영역에 달하는 경우에만 새롭게 재기입할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측 영역에 상당하는 강도인 경우에는, 자유 자화층 VL의 자화 방향은 바뀌지 않는다.
아스테로이드 특성선으로 나타낸 바와 같이, 자유 자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축에 따른 자화 방향을 변화시키는 데 필요한 자화 임계치를 저하시킬 수 있다.
도 17에 도시한 예와 같이 데이터 기입 시의 동작점을 설계한 경우에는, 데이터 기입 대상인 MTJ 메모리 셀에서, 자화 용이축 방향의 데이터 기입 자계는, 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기입 자계 HWR을 얻을 수 있도록, 비트선 BL 또는 디지트선 DL을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계 HWR은 자화 방향의 전환에 필요한 스위칭 자계 HSW와, 마진분 ΔH와의 합으로 표현된다. 즉, HWR=HSW+ΔH로 표현된다.
MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자 TMR의 자화 방향을 재기입하기 위해서는, 디지트선 DL과 비트선 BL과의 양방에 소정 레벨 이상의 데이터 기입 전류를 흘릴 필요가 있다. 이에 따라, 터널 자기 저항 소자 TMR 중 자유 자화층 VL은, 자화 용이축(EA)에 따른 데이터 기입 자계의 방향을 따라, 고정 자화층 FL과 평행 혹은, 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기입이 실행되기까지 불휘발적으로 유지된다.
도 18은, MTJ 메모리 셀에서의 데이터 판독을 설명하는 개념도이다.
도 18을 참조하면, 데이터 판독 시에는 액세스 트랜지스터 ATR은 워드선 WL의 활성화에 응답하여 턴 온한다. 이에 따라, 터널 자기 저항 소자 TMR은, 접지 전압 Vss로 풀다운된 상태에서 비트선 BL과 전기적으로 결합된다.
이 상태에서, 비트선 BL을 소정 전압으로 풀업하면, 비트선 BL 및 터널 자기 저항 소자 TMR을 포함하는 전류 경로를, 터널 자기 저항 소자 TMR의 전기 저항에 따른, 즉 MTJ 메모리 셀의 기억 데이터의 레벨에 따른 메모리 셀 전류 Icell이 통과한다. 예를 들면, 이 메모리 셀 전류 Icell을 소정의 기준 전류와 비교함으로써, MTJ 메모리 셀로부터 기억 데이터를 판독할 수 있다.
이와 같이 터널 자기 저항 소자 TMR은 인가되는 데이터 기입 자계에 의해 재기입 가능한 자화 방향을 따라 그 전기 저항이 변화하므로, 터널 자기 저항 소자 TMR의 전기 저항 Rmax 및 Rmin과 기억 데이터의 레벨("1" 및 "0")을 각각 대응시킴으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
이와 같이, MRAM 디바이스에서는 기억 데이터 레벨의 차이에 대응한 터널 자기 저항 소자 TMR에서의 접합 저항차인 전기 저항차 ΔR=(Rmax-Rmin)을 이용하여 데이터 기억이 실행된다. 즉, 선택 메모리 셀의 통과 전류 Icell의 검지에 기초하여, 데이터 판독 동작이 실행된다.
예를 들면, 미국 특허 제6, 205, 073B1호(이하, 단순히 「종래의 기술」)에서는, 전류 전달 회로를 이용하여 메모리 셀 통과 전류를 추출하는 구성이 도시되어 있다.
도 19는 종래의 기술에 따른 데이터 판독 회로의 구성을 도시한 회로도이다.
도 19를 참조하여, 데이터 판독 시에 선택 메모리 셀(501)에서는 워드선 WL 의 활성화에 수반하여 액세스 트랜지스터 ATR이 턴 온한다. 또한, 컬럼 디코더에 의해 온 상태가 된 트랜지스터 스위치(502)를 통해 데이터 판독선(503)과 접지 전압 Vss 사이에, 선택 메모리 셀(501)의 터널 자기 저항 소자 TMR(전기 저항 Rmtj)이 접속된다.
종래의 기술에 따른 데이터 판독 회로는, 데이터 판독선(503)에 대하여 2 단계로 형성된 전류 전달 회로(505 및 510)를 포함한다.
전류 전달 회로(505)는 데이터 판독선(503)과 접점(508) 사이에 형성되고, 감지 증폭기(506) 및 트랜지스터(507)를 갖는다. 트랜지스터(507)는, 데이터 판독선(503)과 접점(508) 사이에 접속된다. 감지 증폭기(506)는 소정의 바이어스 전압 Vb1과 데이터 판독선(503)과의 전압차를 증폭시켜, 트랜지스터(507)의 게이트에 출력한다. 접점(508)에는, 전류원(509)에 의해 일정 전류 Is가 공급된다.
전류 전달 회로(510)는 접점(508)과 접지 전압 Vss 사이에 형성되고, 감지 증폭기(511) 및 트랜지스터(512)를 갖는다. 트랜지스터(512)는, 접점(508)과 접지 전압 Vss 사이에 접속된다. 감지 증폭기(511)는 소정의 바이어스 전압 Vb2와 접점(508)과의 전압차를 증폭시켜, 출력 노드(513)에 출력한다. 출력 노드(513)는 트랜지스터(512)의 게이트와 접속된다.
전류 전달 회로(505 및 510)는, 부귀환 동작에 의해 데이터 판독선(503) 및 접점(508)의 전압을, 제1 바이어스 전압 Vb1 및 제2 바이어스 전압 Vb2로 유지함과 함께, 선택 메모리 셀(501)의 통과 전류 Icell에 따른 전압 Vo를, 출력 노드(513)에 생성할 수 있다. 즉, 터널 자기 저항 소자 TMR로의 인가 전압을 바이어스 전압 Vb1로 유지하고, 터널 자기 저항 소자 TMR에서의 전기 저항 특성을 안정화시킨 후에, 선택 메모리 셀(501)의 통과 전류 Icell을 검지할 수 있다.
그러나, 종래의 기술의 데이터 판독 회로에서는, 감지 증폭기(506 및 511)가 필요해지는 등, 비교적 많은 회로 소자가 배치된다. 실제로는, 상보적인 비교 동작에 기초하여 데이터 판독을 행하기 위해, 동일한 데이터 판독 회로를 2계통 배치할 필요가 있으므로, 그 회로 소자 수는 더 증대한다. 이 때문에, 제조 프로세스에서 생긴 회로 소자간의 특성 변동에 의해, 데이터 판독 정밀도에 영향을 끼칠 우려가 있다.
또한, 도 19에 도시한 회로 구성을 고려하면, 출력 노드(513)에 얻어지는 출력 전압 Vo는 그만큼 높은 레벨이 되지 않는다. 따라서, 출력 전압 Vo를 고정밀도로 검출하는 것이 필요하게 된다.
또한, 부귀환 회로에서는 전원 투입 직후 동작이 불안정해지기 때문에, 감지 증폭기(506 및 511)에 대하여 동작 전류를 항상 공급할 필요가 있다. 따라서, 데이터 판독 회로에서의 스탠바이 전류가 커져, 소비 전력이 증가한다.
한편, 노드 No에서 얻어지는 출력 전압 Vo는, MTJ 메모리 셀의 제조 변동에 기인하는, 터널 자기 저항 소자 TMR의 저항치(Rmtj)의 변동을 포함하고 있다. 즉, 데이터 판독을 고정밀도화하기 위해서는, 제조 프로세스 변동에 기인하는 MTJ 메모리 셀의 전기 저항 특성의 변동에 따라, 데이터 판독 정밀도를 보상하기 위한 구성을 고려하는 것이 필요하다.
본 발명의 목적은, 간이한 회로 구성으로, 고정밀도의 데이터 판독이 실행 가능한 박막 자성체 기억 장치의 구성을 제공하는 것이다.
본 발명은 요약하면, 박막 자성체 기억 장치로서, 복수의 메모리 셀과, 상보 관계의 제1 및 제2 데이터선과, 차동 증폭부를 포함한다. 복수의 메모리 셀의 각각은 자기적으로 기입된 기억 데이터에 따른 전기 저항을 갖는다. 차동 증폭부는, 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 행한다. 데이터 판독시에, 제1 및 제2 데이터 선의 하나씩은, 복수의 메모리 셀 중 선택 메모리 셀, 및 선택 메모리 셀의 비교 대상으로서 형성된 비교 셀을 각각 개재하여 고정 전압과 전기적으로 결합된다. 차동 증폭부는 전원 전압과 제1 및 제2 노드 사이에 형성되고, 적어도 데이터 판독 시에 제1 및 제2 노드로 동일한 동작 전류를 공급하기 위한 전류 공급 회로와, 제1 및 제2 노드와 제1 및 제2 데이터선 사이를 전기적으로 결합함과 함께, 제1 및 제2 데이터선의 각각을 기준 전압 이하의 소정 전압으로 유지하도록, 제1 및 제2 데이터선 사이에 생기는 통과 전류차를 제1 및 제2 노드의 전압차로 변환하는 전류 증폭 회로를 포함한다.
바람직하게는, 차동 증폭부는 전원 전압과 내부 노드 사이에 전기적으로 결합되어, 데이터 판독 시에 온 상태가 되어 동작 전류를 공급하는 전류 공급 트랜지스터를 더 포함한다. 전류 공급 회로는, 내부 노드와 제1 및 제2 노드 사이에 전기적으로 각각 결합되고, 각각이 제1 노드와 접속된 게이트를 갖는 제1 및 제2 트랜지스터를 갖는다. 전류 증폭 회로는, 제1 노드 및 제1 데이터선 사이에 전기적으로 결합되고, 기준 전압을 게이트에 받는 제3 트랜지스터와, 제2 노드 및 제2 데 이터선 사이에 전기적으로 결합되며, 기준 전압을 게이트에 받는 제4 트랜지스터를 갖는다.
따라서, 본 발명의 주된 이점은 차동 증폭부의 동작 전류를 선택 메모리 셀 및 비교 메모리 셀의 통과 전류로서 이용하므로, 데이터 판독 회로계의 회로 소자 수를 삭감시킬 수 있다는 점에 있다. 또한, 선택 메모리 셀 및 비교 메모리 셀의 통과 전류 차를 증폭시켜 전압차로 변환하므로, 고정밀도의 데이터 판독을 행할 수 있다.
더 바람직하게는, 전류 공급 회로는 제1 노드 및 제3 노드 각각에 동일한 전류를 공급하기 위한 제1 전류 미러 회로와, 제2 노드 및 제4 노드 각각에 동일한 전류를 공급하기 위한 제2 전류 미러 회로를 갖는다. 전류 증폭 회로는, 제1 및 제4 노드와 제1 데이터선 사이에 형성되고, 제1 데이터선의 통과 전류 차에 따른 전압을 제1 노드에 생성하기 위한 제1 변환 회로와, 제2 및 제3 노드와 제2 데이터선 사이에 형성되며, 제1 데이터선의 통과 전류차에 따른 전압을 제2 노드에 생성하기 위한 제2 변환 회로를 갖는다.
이러한 구성으로 하면, 상보 관계의 2개의 전류 미러 회로로 구성된 차동 증폭부에 의해, 제1 및 제2 노드의 부하 용량을 균형시켜 차동 증폭 동작을 행할 수 있다. 따라서, 판독 데이터의 레벨과 무관하게 데이터 판독 시간을 일정하게 할 수 있다. 또한, 차동 증폭 동작에서의 직류 게인도 커지므로, 안정된 데이터 판독 동작을 실현할 수 있다.
본 발명의 다른 국면에 따르면, 박막 자성체 기억 장치로서, 복수의 메모리 셀과, 기준 셀과, 제1 데이터선과, 데이터 판독 회로를 포함한다. 복수의 메모리 셀의 각각은, 자기적으로 기입된 기억 데이터에 따라 제1 및 제2 전기 저항의 한쪽을 갖는다. 기준 셀은, 제1 및 제2 전기 저항의 중간적인 전기 저항을 갖고, 적어도 데이터 판독 시에, 제1 및 제2 전압 사이로 전기적으로 결합된다. 제1 데이터선은, 데이터 판독 시에, 선택된 어드레스에 대응하는 선택 메모리 셀을 통해 제1 및 제2 전압 사이로 전기적으로 결합된다. 데이터 판독 회로는, 선택 메모리 셀 및 기준 셀의 통과 전류 차에 따른 데이터 판독을 행하기 위해 형성되며, 데이터선 전압 클램프부를 포함한다. 데이터선 전압 클램프부는, 데이터 판독 시에, 기준 셀의 통과 전류에 기초하여, 제1 데이터선을 소정 전압으로 클램프한다.
이러한 박막 자성체 기억 장치는, 선택 메모리 셀과 접속되는 데이터선의 전압을 클램프한 후에 데이터 판독 동작을 실행할 수 있으므로, 비교적 큰 기생 용량을 갖는 이들 데이터선의 충방전을 수반하지 않고, 고속으로 데이터 판독을 실행할 수 있다. 또한, 데이터선 전압의 클램프 동작을 기준 셀의 통과 전류, 즉 실제의 전기 저항에 기초하여 실행할 수 있으므로, 제조 프로세스 변동에 기인하는 전기 저항 특성의 변동에 따라, 데이터 판독 정밀도를 확보할 수 있다.
바람직하게는, 데이터선 전압 클램프부는 데이터 판독에 앞서 제1 데이터선을 소정 전압으로 클램프한다.
이에 따라, 데이터 판독 전에도, 데이터선을 데이터 판독 시와 마찬가지의 소정 전압으로 클램프하므로, 데이터 판독 개시 시에도 데이터선의 충방전이 불필요하다. 그 결과, 데이터 판독 동작을 더 고속화할 수 있다.
<발명의 실시예>
이하에서, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또, 도면 내에서의 동일 부호는 동일하거나 그에 상당하는 부분을 나타내는 것으로 한다.
[실시예1]
도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는, 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.
MRAM 디바이스(1)는, 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬 형상으로 배치된 MTJ 메모리 셀 MC를 포함하는 메모리 어레이(10)를 구비한다.
메모리 어레이(10)에서는, MTJ 메모리 셀의 행에 각각 대응하여 워드선 WL 및 디지트선 DL이 배치되고, MTJ 메모리 셀의 열에 각각 대응하여 상보 관계의 비트선 BL 및 /BL로 구성되는 비트선 쌍 BLP가 배치된다. 도 1에서는, 대표적으로 도시한 1개의 MTJ 메모리 셀 MC와, 이것에 대응하는 워드선 WL, 디지트선 DL, 및 비트선 쌍 BLP의 배치가 도시된다.
MRAM 디바이스(1)는 어드레스 신호에 의해 나타나는 로우 어드레스 RA를 디코드하여 메모리 어레이(10)에서의 행 선택을 실행하기 위한 행 디코더(20)와, 어드레스 신호 ADD에 의해 나타나는 컬럼 어드레스 CA를 디코드하여 메모리 어레이(10)에서의 열 선택을 실행하기 위한 열 디코더(25)와, 판독/기입 제어 회로(30 및 35)를 더 구비한다.
판독/기입 제어 회로(30 및 35)는, 메모리 어레이(10)에 데이터 기입 동작을 행하기 위한 회로군, 및 메모리 어레이(10)로부터 데이터 판독을 행하기 위한 회로군(이하, 「데이터 판독 회로계」)을 총칭한 것이다.
디지트선 DL은, 메모리 어레이(10)를 사이에 두고 행 디코더(20)와 반대측 영역에서 접지 전압 Vss와 결합된다.
도 2를 참조하면, 실시예1에 따른 구성에 있어서, 메모리 어레이(10)는 각 메모리 셀행에서 비트선 BL 및 /BL의 각각과의 교점에 대응하여 각각 배치되는 MTJ 메모리 셀을 갖는다. 즉, 행 어드레스 및 열 어드레스의 조합으로 표현되는 하나의 어드레스에 대응하여 2개의 MTJ 메모리 셀이 배치된다. MTJ 메모리 셀의 각각은, 도 15에 도시한 바와 같은 구성을 구비하며, 대응하는 비트선 BL 또는 /BL과 접지 전압 Vss 사이에 직렬로 접속된, 터널 자기 저항 소자 TMR 및 액세스 소자(액세스 트랜지스터) ATR을 갖는다. 액세스 트랜지스터 ATR의 게이트는 대응하는 워드선 WL과 접속된다.
이하에서는, 동일 어드레스에 대응하는 2개의 MTJ 메모리 셀 중 비트선 BL과 접속되는 한쪽을 단순히 메모리 셀 MC라고도 칭하며, 비트선/BL과 접속되는 다른 쪽을 비교 셀 MC#라고도 칭한다. 동일한 어드레스에 대응하는 메모리 셀 MC 및 비교 셀 MC#에 의해 1 비트의 데이터 기억이 실행된다. 구체적으로는, 메모리 셀 MC에는 해당하는 어드레스로의 기억 데이터가 기입되고, 비교 셀 MC#에는 메모리 셀 MC과 상보 관계의 데이터가 기입된다.
도 2에서는, 제i 번째(i: 자연수) 메모리 셀 행 및 제j 번째(j: 자연수)에 대응하는, 워드선 WLi, 디지트선 DLi, 비트선 BLj, /BLj, 및 대응하는 메모리 셀 MC 및 비교 셀 MC#이 대표적으로 도시된다.
또, 이하에서는 신호, 신호선 및 데이터 등의 2치 고전압 상태(예를 들면, 전원 전압 Vcc) 및 저전압 상태(예를 들면, 접지 전압 Vss)를 각각 「H 레벨」 및 「L 레벨」이라고도 칭한다.
판독/기입 제어 회로(35)는 각 메모리 셀 열에서, 비트선 BL 및 /BL의 일단끼리 배치된 라이트 컬럼 선택 게이트 WCSG를 갖는다. 라이트 컬럼 선택 게이트 WCSG는, 대응하는 라이트 컬럼 선택선 WCSL의 활성화(H 레벨)에 응답하여 온 상태로 한다. 라이트 컬럼 선택선 WCSL은, 데이터 기입 시에 선택 열에서 활성화(H 레벨)된다. 도 2에는, 비트선 BLj 및 /BLj에 대응하여 형성되는, 라이트 컬럼 선택선 WCSLj 및 라이트 컬럼 선택 게이트 WCSGj가 대표적으로 도시된다.
또한, 메모리 어레이(10)에 인접하여, 판독 데이터 및 기입 데이터를 전달하기 위한 상보 관계의 데이터선 LIO 및 /LIO가 배치된다. 데이터선 LIO 및 /LIO는 데이터선 쌍 LIOP를 구성한다.
각 메모리 셀 열에서, 비트선 BL 및 /BL의 타단과, 데이터선 LIO 및 /LIO 사이에 컬럼 선택 게이트 CSG가 배치된다. 컬럼 선택 게이트 CSG는, 대응하는 컬럼 선택선 CSL의 활성화(H 레벨)에 응답하여 온 상태가 된다. 컬럼 선택선 CSL은 데이터 기입 시 및 데이터 판독 시의 쌍방에서, 선택 열로 활성화(H 레벨)된다. 도 2에는, 비트선 BLj 및 /BLj에 대응하여 배치되는 컬럼 선택선 CSLj 및 컬럼 선택 게이트 CSGj가 대표적으로 도시된다.
우선, MTJ 메모리 셀에의 데이터 기입 동작에 대하여 간단히 설명한다. 여기서는, 일례로서 제i 행 제j 열이 데이터 기입 대상으로 선택된 경우에 대해 설명한다.
행 디코더(20)는 데이터 기입 시에, 선택 행의 디지트선 DLi를 활성화하기 위해 전원 전압 Vcc와 결합한다. 이에 따라, 활성화된 디지트선 DLi는 그 양단이 전원 전압 Vcc 및 접지 전압 Vss와 각각 접속된다. 따라서, 활성화된 디지트선 DLi에, 행 방향의 데이터 기입 전류 Ip를 흘릴 수 있다. 행 방향의 데이터 기입 전류 Ip는 기입 데이터의 레벨과 무관하게 일정하다.
한편, 행 디코더(20)는 비선택 행의 디지트선 DL에 대해서는 접지 전압 Vss로 고정한다. 이에 따라, 비선택 디지트선 DL에 행 방향의 데이터 기입 전류 Ip는 흐르지 않는다.
판독/기입 제어 회로(30)는 데이터 기입 전류 공급 회로(40)를 더 포함한다. 데이터 기입 전류 공급 회로(40)는 기입 데이터 DIN에 따라, 데이터선 LIO 및 /LIO를, 전원 전압 Vcc(H 레벨) 및 접지 전압 Vss(L 레벨)의 한쪽씩 설정한다. 예를 들면, 기입 데이터 DIN="1"인 경우에는, 데이터 기입 전류 공급 회로(40)는 데이터선 LIO를 H 레벨, /LIO를 L 레벨로 설정한다. 반대로, 기입 데이터 DIN="0"인 경우에는, 데이터 기입 전류 공급 회로(40)는 데이터선 LIO를 L 레벨, /LIO를 H 레벨로 설정한다.
이에 따라, 라이트 컬럼 선택 게이트 WCSGj에 의해 일단측끼리 접속된 선택 열의 비트선 BLj 및 /BLj에 기입 데이터 DIN의 레벨에 따라, 상호 역방향의 전류를 흘릴 수 있다. 그 결과, 선택 어드레스에 대응하는 메모리 셀 MC 및 비교 셀 MC#에 기입 데이터 DIN 및 그 상보 데이터를 병렬로 기입할 수 있다.
이어서, MTJ 메모리 셀에서의 데이터 판독 동작에 대하여 설명한다.
판독/기입 제어 회로(30)는 메모리 셀 열마다 배치된 이퀄라이즈 회로 EQG를 갖는다. 도 2에서는, 제j 번째의 메모리 셀 열에 대응하는 이퀄라이즈 회로 EQGj가 대표적으로 표현된다.
이퀄라이즈 회로 EQGj는 대응하는 비트선 BLj, /BLj 사이에 접속되는 트랜지스터 스위치(31)와, 비트선 BLj 및 접지 전압 Vss 사이에 접속되는 트랜지스터 스위치(32)와, 비트선 /BLj 및 접지 전압 Vss 사이에 접속되는 트랜지스터 스위치(33)를 갖는다. 트랜지스터 스위치(31, 32 및 33) 각각은, 예를 들면 N 채널 MOS 트랜지스터로 구성된다.
트랜지스터 스위치(31∼33) 각각의 게이트에는, 행 디코더(20)에 의해 생성되는, 메모리 어레이(10) 내의 메모리 셀 열에 공통된 비트선 이퀄라이즈 신호 BLEQ가 입력된다. 비트선 이퀄라이즈 신호 BLEQ는 적어도 데이터 판독 동작 전의 소정 기간에서 H 레벨로 활성화된다.
도시하지는 않았지만, 다른 메모리 셀 열에 대응하여 배치되는 이퀄라이즈 회로도 마찬가지의 구성을 구비하며, 비트선 이퀄라이즈 신호 BLEQ에 응답하여 동작한다. 비트선 이퀄라이즈 신호 BLEQ의 활성화에 응답한 프리차지 및 이퀄라이즈 동작에 의해, 각 메모리 셀 열에서 비트선 BL 및 /BL의 각각은 접지 전압 Vss로 설 정된다.
판독/기입 제어 회로(30)는, 또한 데이터선 쌍 LIOP를 이퀄라이즈하기 위한 데이터선 이퀄라이즈 회로(50)와 차동 증폭기(60)를 갖는다.
데이터선 이퀄라이즈 회로(50)는 데이터선 LIO 및 /LIO 사이에 접속되는 트랜지스터 스위치(51)와, 데이터선 LIO 및 접지 전압 Vss 사이에 접속되는 트랜지스터 스위치(52)와, 데이터선 /LIO 및 접지 전압 Vss 사이에 접속되는 트랜지스터 스위치(53)를 갖는다. 트랜지스터 스위치(51, 52 및 53)의 각각은, 예를 들면 N 채널 MOS 트랜지스터로 구성된다.
트랜지스터 스위치(51∼53) 각각의 게이트에는, 행 디코더(20)에 의해 생성되는 데이터선 이퀄라이즈 신호 LIOEQ가 입력된다. 데이터선 이퀄라이즈 신호 LIOEQ는, 적어도 데이터 판독 동작 전의 소정 기간에서 H 레벨로 활성화된다. 이것에 응답한 프리차지 및 이퀄라이즈 동작에 의해, 데이터선 LIO 및 /LIO 각각은 접지 전압 Vss로 설정된다.
차동 증폭기(60)는 노드 No 및 데이터선 LIO 사이에 접속된 N 채널 MOS 트랜지스터(61)와, 노드/No와 데이터선 /LIO 사이에 접속된 N 채널 MOS 트랜지스터(62)와, 노드 Nsp 및 노드 No 사이에 접속되는 P 채널 MOS 트랜지스터(63)와, 노드 Nsp 및 노드/No 사이에 접속되는 P 채널 MOS 트랜지스터(64)와, 전원 전압 Vcc 및 노드 Nsp 사이에 접속되는 P 채널 MOS 트랜지스터(65)를 갖는다.
트랜지스터(63 및 64) 각각의 게이트는 노드 No와 접속된다. 트랜지스터(63 및 64)는 전류 미러 회로를 구성하고, 노드 No 및 /No의 각각에 동일한 전류를 공 급하려고 한다.
트랜지스터(61 및 62) 각각의 게이트에는, Vref 발생 회로(55)에 의해 생성되는 고정된 기준 전압 Vref가 입력된다. 트랜지스터(61 및 62)는 데이터선 LIO 및 /LIO를 기준 전압 Vref 이하로 유지함과 함께, 데이터선 LIO 및 /LIO의 통과 전류차를 증폭시켜, 노드 No 및 /No 사이의 전압차로 변환시킨다.
트랜지스터(65)의 게이트에는, 행 디코더(20)에 의해 데이터 판독 동작 시에 L 레벨로 활성화되는 감지 인에이블 신호 /SE가 입력된다. 트랜지스터(65)는, 감지 인에이블 신호 /SE의 활성화(L 레벨)에 응답하여 동작 전류를 공급하여, 차동 증폭기(60)를 동작시킨다.
이어서, 도 3을 이용하여, 실시예1에 따른 MRAM 디바이스에서의 데이터 판독 동작을 설명한다. 도 3에서도, 제i 행 제j 열이 데이터 판독 대상으로 선택된 경우의 동작에 대하여 대표적으로 설명한다.
도 3을 참조하여, 데이터 판독 실행 전의, 시각 t1 이전에, 데이터선 이퀄라이즈 신호 LIOEQ 및 비트선 이퀄라이즈 신호 BLEQ는 H 레벨로 활성화되어 있다. 이에 따라, 각 메모리 셀 열에서 비트선 BL 및 /BL은 접지 전압 Vss으로 프리차지되고, 데이터선 LIO, /LIO도 접지 전압 Vss으로 프리차지된다.
시각 t1에서 데이터 판독 동작이 개시되면, 우선 데이터선 이퀄라이즈 신호 LIOEQ 및 비트선 이퀄라이즈 신호 BLEQ가 L 레벨로 비활성화되고, 각 비트선 BL, /BL 및 데이터선 LIO, /LIO는 접지 전압 Vss로부터 분리된다. 이에 따라, 데이터 판독을 개시하는 준비가 갖추어진다.
또한, 시각 t2에서 감지 인에이블 신호 /SE가 L 레벨로 활성화되어, 차동 증폭기(60)의 동작이 개시된다. 이에 따라, 데이터선 LIO 및 /LIO 각각에 전류 공급이 개시된다. 또한, 마찬가지의 타이밍에서 선택 행의 워드선 WLi 및 선택 열의 컬럼 선택선 CSLj가 각각 H 레벨로 활성화된다.
선택 행의 워드선 WLi 및 선택 열의 컬럼 선택선 CSLj의 활성화에 응답하여, 데이터선 LIO은 비트선 BLj 및 메모리 셀 MC를 통해 접지 전압 Vss로 풀다운되고, 데이터선 /LIO는 비트선 /BLj 및 비교 셀 MC#을 통해 접지 전압 Vss로 풀다운된다. 이미 설명한 바와 같이, 메모리 셀 MC 및 비교 셀 MC#에는 상호 상보 관계의 데이터가 기입되어 있으므로, 각각의 전기 저항은 Rmax 및 Rmin이다.
감지 인에이블 신호 /SE의 활성화에 응답하여, 트랜지스터(65)에 의해 공급되는 동작 전류는 데이터선 LIO, /LIO와, 비트선 BLj, /BLj와, 메모리 셀 MC 및 비교 셀 MC#의 터널 자기 저항 소자 TMR을 통과하여 접지 전압 Vss에 이르는 경로를 흐른다.
차동 증폭기(60)에서, 트랜지스터(63 및 64)로 구성된 전류 미러 회로는 데이터선 LIO 및 /LIO 각각에 동일한 전류를 공급하려고 한다. 그러나, 선택 어드레스에 대응하는 메모리 셀 MC 및 비교 셀 MC# 사이에는 전기 저항차 ΔR가 존재하므로, 양자의 통과 전류에는 전류차가 생기게 된다. 이 전류차에 의해 발생할 비트선 BLj 및 /BLj 사이, 즉 데이터선 LIO 및 /LIO 사이의 전압차는 차동 증폭기(60) 내의 트랜지스터(61 및 62)에서의 소스 드레인 전압의 차에 상당하므로, 상기한 전기 저항차 ΔR은 트랜지스터(61 및 62)의 통과 전류(소스 드레인 전류)차 ΔI로 변 환된다. 즉, 이 전류차 ΔI가 비트선 BLj 및 /BLj 사이, 및 데이터선 LIO 및 /LIO 사이의 전류차로서 나타난다. 트랜지스터(61 및 62)는 전류차 ΔI를 증폭시킨 전압차 ΔV를, 노드 No 및 /No 사이에 발생시킨다. 전압차 ΔV의 극성, 즉 노드 No 및 /No의 전압의 고저는 선택된 메모리 셀 MC의 기억 데이터에 따라 다르다.
한편, 비트선 BLj 및 /BLj 사이, 및 데이터선 LIO 및 /LIO 사이에는 전압차는 생기지 않아, 데이터선 LIO, /LIO 및 비트선 BLj, /BLj 각각의 전압은 "Vref-Vth-Vmc"로 안정된다. 여기서, Vth는 트랜지스터(61, 62)의 임계치 전압에 상당하며, Vmc는 메모리 셀 MC 및 비교 셀 MC#에서 발생하는 전압 강하에 상당한다.
기준 전압 Vref는 터널 자기 저항 소자 내의 터널 배리어인 절연막의 신뢰성 등을 고려하여, 상기한 전압 "Vref-Vth-Vmc"이 예를 들면 약 400㎷ 정도가 되도록 설정된다. 이에 따라, 과전압 인가에 의한 메모리 셀 파괴를 피하여, 동작 신뢰성을 향상시킬 수 있다.
이러한 노드 No 및 /No 사이에서의 전압차 ΔV의 극성에 따라, 선택 어드레스의 기억 데이터를 판독할 수 있다. 예를 들면, 노드 No 및 /No의 전압차를 증폭시키는 증폭기를 후단에 더 배치함으로써, 메모리 어레이(10)로부터의 판독 데이터 DOUT를 생성할 수 있다.
데이터 판독 종료시에는, 시각 t4에서 감지 인에이블 신호 /SE, 선택 행의 워드선 WLi 및 선택 열의 컬럼 선택선 CSLj가 비활성화된다. 또한, 시각 t5에서 데이터선 이퀄라이즈 신호 LIOEQ 및 비트선 이퀄라이즈 신호 BLEQ가 H 레벨로 활성화되고, 각 비트선 BL, /BL 및 데이터선 LIO, /LIO가 프리차지되어, 데이터 판독 전의 회로 상태가 재현된다.
이상 설명한 바와 같이, 실시예1에 따른 구성에서는 차동 증폭기(60)의 동작 전류를 메모리 셀의 통과 전류로서 이용하므로, 데이터 판독 회로계의 회로 소자 수를 삭감시킬 수 있다. 또한, 전기 저항차 ΔR에 기인하는 전류차 ΔI를, 트랜지스터의 증폭 작용에 의해 전압차 ΔV로 변환하므로, 고정밀도의 데이터 판독을 행할 수 있다.
또한, 데이터 판독 시에, 터널 자기 저항 소자 TMR에의 인가 전압이 일정하게 유지되므로, 터널 자기 저항 소자의 전기 저항 특성의 변동을 억제하여 데이터 판독을 고정밀도화할 수 있다.
[실시예2]
도 4를 참조하면, 실시예2에 따른 구성에서는 도 2에 도시한 구성과 비교하여, 차동 증폭기(60)를 대신하여 차동 증폭기(60')가 배치되는 점과, 데이터선 이퀄라이즈 회로(50)의 배치가 생략되는 점이 다르다.
차동 증폭기(60')는 도 2에 도시한 차동 증폭기(60)와 비교하여, 전류원으로서 동작하는 P 채널 MOS 트랜지스터(65)의 배치가 생략되는 점에서 다르다. 즉, 차동 증폭기(60')에서는 P 채널 MOS 트랜지스터(63 및 64)의 소스는, 전원 전압 Vcc과 항상 전기적으로 결합된다.
실시예2에 따른 MRAM 디바이스의 그 밖의 부분의 구성은, 실시예1과 마찬가지이므로 상세한 설명은 반복하지 않는다.
이어서, 도 5를 이용하여, 실시예2에 따른 MRAM 디바이스에서의 데이터 판독 동작을 설명한다. 도 5에서도, 제i 행 제j 열이 데이터 판독 대상으로 선택된 경우의 동작에 대하여 대표적으로 설명한다.
도 5를 참조하여, 데이터 판독 동작이 개시되는 시각 t1 이전에는, 비트선 이퀄라이즈 신호 BLEQ가 H 레벨로 활성화되므로, 각 메모리 셀 열에서 비트선 BL 및 /BL은 접지 전압 Vss로 프리차지된다.
차동 증폭기(60')의 동작 전류가 데이터 판독 동작 전에도 항상 공급되므로, 데이터선 LIO 및 /LIO 각각은 기준 전압 Vref에 따라 "Vref-Vth"로 클램프된다. 마찬가지로, 노드 No 및 /No의 각각의 전압도 "Vcc-Vth"로 고정되어 있다.
시각 t2에서, 선택 행의 워드선 WLi 및 선택 열의 컬럼 선택선 CSLj가 각각 H 레벨로 활성화되면, 선택 어드레스에서의 메모리 셀 MC 및 비교 셀 MC#의 전기 저항차 ΔR에 따른, 실시예1과 마찬가지의 전류차 ΔI가, 비트선 BLj 및 /BLj 사이, 및 데이터선 LIO 및 /LIO 사이에 발생한다. 이 전류차 ΔI는 트랜지스터(61 및 62)에 의해, 실시예1과 마찬가지로 노드 No 및 /No 사이의 전압차 ΔV로 변환된다.
한편, 비트선 BLj 및 /BLj 사이 및 데이터선 LIO 및 /LIO 사이에는 전압차는 발생하지 않고, 각각의 전압은 도 3에 도시한 바와 같이 "Vref-Vth-Vmc"로 안정된다.
이와 같이, 실시예2에 따른 구성에서는 데이터 판독 회로계를 구성하는 차동 증폭기의 회로 구성을 더 간이화하고, 실시예1과 마찬가지의 고정밀도의 데이터 판독 동작을 실행할 수 있다. 또한, 기생 용량의 비교적 큰 데이터선 LIO 및 /LIO에 대하여, 데이터 판독 동작 전과 데이터 판독시 사이에서의 전압 변화를 작게 할 수 있으므로, 데이터 판독 동작을 고속화할 수 있다.
[실시예3]
실시예3에서는, 메모리 어레이(10)가 복수의 소정 단위로 분할되고, 소정 단위마다 실시예1 또는 2에 따른 데이터 판독 회로계가 배치되는 구성에 대하여 설명한다.
도 6을 참조하면, 실시예3에 따른 구성에서 메모리 어레이(10)는 (n+1)개(n : 자연수)의 메모리 블록 MB(0)∼MB(n)으로 분할된다. 메모리 블록 MB(0)∼MB(n)에는 데이터선 LIO0, /LIO0∼LIOn, /LIOn이 각각 배치된다. 메모리 블록 MB(0)∼MB(n)로부터의 데이터 판독은 감지 증폭기 SA(0)∼SA(n)에 의해 각각 실행된다.
또, 이하에서는 메모리 블록 MB(0)∼MB(n)를 총칭하는 경우에는, 단순히 메모리 블록 MB라고도 칭하며, 감지 증폭기 SA(0)∼SA(n)를 총칭하는 경우에는, 단순히 감지 증폭기 SA라고도 칭한다. 마찬가지로, 데이터선 LIO0∼LIOn을 총칭하는 경우에는, 단순히 데이터선 LIO라고도 칭하며, 데이터선 /LIO0∼/LIOn을 총칭하는 경우에는, 단순히 데이터선 /LIO라고도 칭한다.
메모리 블록 MB(0)∼MB(n)에 공통으로, 상보 관계의 글로벌 데이터선 GIO 및 /GIO와, 메인 증폭기(90)가 더 배치된다. 글로벌 데이터선 GIO 및 /GIO는 글로벌 데이터선 쌍 GIOP를 구성한다.
메인 증폭기(90)는 글로벌 데이터선 GIO 및 /GIO 각각에 동일한 전류를 공급 하기 위한 전류 미러 회로(91)와, 글로벌 데이터선 GIO 및 /GIO 사이의 전압차를 증폭시켜 판독 데이터 DOUT를 생성하는 차동 증폭기(92)를 포함한다.
전류 미러 회로(91)는 글로벌 데이터선 GIO 및 /GIO와 접지 전압 Vss 사이에 각각 접속된 트랜지스터(93 및 94)를 갖는다. 트랜지스터(93 및 94)는, N 채널 MOS 트랜지스터로 구성된다. 트랜지스터(93 및 94) 각각의 게이트는 글로벌 데이터선 GIO와 접속된다.
각 감지 증폭기 SA는 대응하는 메모리 블록 MB로부터의 1 비트의 데이터 판독을 실행한다. 이하에서는 감지 증폭기 SA(0)의 구성에 대하여 대표적으로 설명한다.
감지 증폭기 SA(0)는 도 2에 도시한 차동 증폭기(60) 외에 데이터 전달 회로(80 및 85)를 포함한다.
데이터 전달 회로(80)는 전원 전압 Vcc 및 글로벌 데이터선 GIO 사이에 직렬로 접속된 트랜지스터(81 및 82)를 갖는다. 마찬가지로, 데이터 전달 회로(85)는 전원 전압 Vcc 및 글로벌 데이터선 /GIO 사이에 직렬로 접속된 트랜지스터(86 및 87)를 갖는다. 트랜지스터(81 및 86)의 게이트는 차동 증폭기(60)의 노드 No 및 /No와 각각 접속된다. 트랜지스터(82 및 87) 게이트에는, 차동 증폭기(60) 내의 트랜지스터(65)와 마찬가지로 감지 인에이블 신호 /SE0이 입력된다.
감지 인에이블 신호 /SE0∼/SEn은 메모리 블록 MB(0)∼MB(n)에 각각 대응하여 형성된다. 감지 인에이블 신호 /SE0∼/SEn 각각은, 대응하는 메모리 블록이 데이터 판독 대상으로 선택된 경우에 L 레벨로 활성화된다. 예를 들면, 메모리 블록 MB(0)가 데이터 판독 대상으로서 선택된 경우에는, 감지 인에이블 신호 /SE0만이 L 레벨로 활성화되고, 그 밖의 감지 인에이블 신호 /SE1∼/SEn은 H 레벨로 비활성화된다.
데이터 전달 회로(80)는 감지 인에이블 신호 /SE0의 활성화에 응답하여 동작하고, 노드 No의 전압에 따른 전류(트랜지스터(86)의 소스 드레인 사이 전류)로 글로벌 데이터선 GIO를 구동시킨다. 마찬가지로, 데이터 전달 회로(85)는 감지 인에이블 신호 /SE0의 활성화에 응답하여 동작하고 노드/No의 전압에 따른 전류(트랜지스터(81)의 소스 드레인간 전류)로 글로벌 데이터선 /GIO를 구동한다.
이와 같이, 데이터 전달 회로(80, 85)는 글로벌 데이터선 GIO, /GIO를 전원 전압 Vcc로 구동하므로, 트랜지스터(81, 82, 86, 87) 각각은 P 채널 MOS 트랜지스터로 구성된다.
이미 설명한 바와 같이, 감지 증폭기 SA(0)에서 차동 증폭기(60)는 대응하는 메모리 블록 MB(0)에서의 선택 어드레스로부터의 판독 데이터에 따라, 노드 No 및 /No 사이에 전압차 ΔV를 발생시킨다. 데이터 전달 회로(80 및 85)는, 이 전압차 ΔV를 글로벌 데이터선 GIO 및 /GIO의 통과 전류차로 변환하여, 글로벌 데이터선 GIO 및 /GIO로 전달한다.
이와 같이, 데이터 전달 회로(80 및 85)와 전류 미러 회로(91)로 구성되는 차동 증폭기에 의해, 메모리 블록 MB(0)에서의 노드 No 및 /No 사이의 전압차 ΔV는 글로벌 데이터선 GIO 및 /GIO 사이의 전압차로 증폭되며, 차동 증폭기(92)에 의해 더 증폭되어, 판독 데이터 DOUT가 생성된다. 다른 메모리 블록에 대응하여 각 각 형성되는 감지 증폭기 SA도 감지 증폭기 SA(0)와 마찬가지의 구성을 갖는다.
이러한 구성으로 함으로써, 선택된 메모리 블록 MB로부터의 판독 데이터에 따른 전압차를, 글로벌 데이터선 GIO 및 /GIO에 발생시키게 할 수 있다. 그 결과, 메모리 블록 MB(0)∼MB(n)에 의해 공유되는, 글로벌 데이터선 쌍 GIOP 및 메인 증폭기(90)에 의해, 데이터 판독 대상으로 선택된 메모리 블록 MB로부터의 데이터 판독을 실행할 수 있다.
이와 같이, 실시예3에 따른 구성에 따르면, 선택 메모리 셀로의 통과 전류 공급을 행하는 차동 증폭기(60)와, 글로벌 데이터선 쌍 GIOP에서의 전압 증폭을 행하는 데이터 전달 회로(80, 85) 및 메인 증폭기(90)의 2 단계의 차동 증폭 동작에 의해, MRAM 디바이스로부터의 데이터 판독을 실행한다. 이와 같이, 글로벌 데이터선 GIO, /GIO는 선택된 메모리 셀 MC 및 대응하는 비교 셀 MC#의 통과 전류 경로로부터는 분리되므로, 어레이의 대용량화에 수반하여 기생 용량이 증대하는 글로벌 데이터선 GIO, /GIO를 이용해도 고속으로 데이터 판독을 실행할 수 있다.
또한, 감지 인에이블 신호 /SE0∼/SEn은 데이터 판독 동작 타이밍의 지시(실시예1 및 2에서의 감지 인에이블 신호 /SE에 상당)와, 메모리 블록 MB(0)∼MB(n)의 선택 정보를 포함하고 있으므로, 양자에게 각각 대응하여 독립한 신호를 형성하는 경우와 비교하여, 신호 배선 수를 삭감시킬 수 있다.
[실시예3의 변형예1]
도 7을 참조하여, 실시예3의 변형예1에 따른 구성에서는, 실시예3에 따른 구성과 비교하여, 감지 인에이블 신호 /SE와, 블록 선택 신호 /SEL0∼/SELn이 독립하 여 배치되는 점이 다르다.
감지 인에이블 신호 /SE는, 실시예1 및 2와 마찬가지로, 데이터 판독 시(도 3에서의 시각 t2∼t5 사이)에 L 레벨로 활성화되며, 메모리 블록 MB(0)∼MB(n)에 공통된 신호로서, 감지 증폭기 SA(0)∼SA(n) 각각으로 공급된다.
이것에 비하여, 블록 선택 신호 /SEL0∼/SELn은 메모리 블록 MB(0)∼MB(n)에 각각 대응하여 형성되고, 어드레스 정보에 따라 대응하는 메모리 블록 MB가 활성화된 경우에 L 레벨로 활성화된다.
각 감지 증폭기 SA에서, 차동 증폭기(60) 내의 트랜지스터(65)의 게이트에는 감지 인에이블 신호 /SE가 입력된다. 한편, 데이터 전달 회로(80 및 85) 내의 트랜지스터(82 및 87)의 게이트에는, 블록 선택 신호 /SEL0∼/SELn 중의 대응하는 하나가 입력된다. 예를 들면, 감지 증폭기 SA(0)에서는, 트랜지스터(82 및 87)의 각 게이트에는 블록 선택 신호 /SEL0가 입력된다. 그 밖의 부분의 구성 및 동작은 실시예3과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
따라서, 데이터 판독 동작에서는, 우선 감지 인에이블 신호 /SE의 활성화에 따라 메모리 블록 MB(0)∼MB(n) 각각에서 병렬로 데이터 판독이 실행된다. 이에 따라, 감지 증폭기 SA(0)∼SA(n) 각각에서, 차동 증폭기(60)의 노드 No 및 /No에 충분한 전압차가 생긴 타이밍에서, 블록 선택 신호 /SEL0∼/SELn의 각각을 순서대로 활성화하여, 메모리 블록 MB(0)∼MB(n)의 하나를 순서대로 선택한다. 이에 따라, 실시예3에 따른 데이터 판독과 마찬가지로, 선택된 메모리 블록으로부터의 판독 데이터에 따른 전압차를 글로벌 데이터선 GIO 및 /GIO 사이에 발생시켜, 판독 데이터 DOUT를 생성할 수 있다.
그 결과, 메모리 블록 MB(0)∼MB(n)의 각각으로부터의 (n+1)비트의 판독 데이터를 연속적으로 고속 판독할 수 있다. 즉, 버스트 동작에 적합한 구성의 MRAM 디바이스를 제공할 수 있다.
[실시예3의 변형예2]
도 8을 참조하면, 실시예3의 변형예2에 따른 구성에서는, 도 7에 도시한 실시예3의 변형예1에 따른 구성과 비교하여, 데이터 전달 회로(80, 85)가 접지 전압 Vss와 글로벌 데이터선 GIO 및 /GIO 사이에 형성된다는 점이 다르다. 이것에 대응하여, 전류 미러 회로(91)는 전원 전압 Vcc과 글로벌 데이터선 GIO 및 /GIO 사이에 형성된다.
실시예3의 변형예2에 따른 구성에서는, 데이터 전달 회로(80, 85)는 글로벌 데이터선 GIO, /GIO를 접지 전압 Vss으로 구동하므로, 트랜지스터(81, 82, 86, 87)의 각각은 N 채널 MOS 트랜지스터로 구성된다. 또한, 전류 미러 회로(91)를 구성하는 트랜지스터(93 및 94)는 P 채널 MOS 트랜지스터로 구성된다. 또한, 블록 선택 신호 /SEL0∼/SELn을 대신하여 대응하는 메모리 블록 MB가 활성화된 경우에 H 레벨로 활성화되는 블록 선택 신호 SEL0∼SELn이 형성되어, 대응하는 감지 증폭기 SA에의 트랜지스터(82 및 87)의 각 게이트에 입력된다. 그 밖의 부분의 구성 및 동작은 실시예3의 변형예1과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
이러한 구성에서도, 전압 증폭에서의 극성은 반전되지만, 실시예3의 변형예1과 마찬가지의 데이터 판독을 실행할 수 있다. 특히, 데이터 전달 회로(80 및 85) 를 보다 큰 소스 드레인 전류를 확보하기 쉬운 N 채널 M0S 트랜지스터로 구성함으로써, 이들 트랜지스터의 사이즈를 소형화하는 것이 가능해진다.
또, 도 6에 도시한 실시예3에 따른 감지 증폭기에 대해서도 마찬가지의 구성을 적용하여, 데이터 전달 회로(80, 85)를 구성하는 트랜지스터군의 소형화를 도모하는 것이 가능하다.
[실시예4]
실시예4에서는, 실시예3 및 그 변형예에 나타낸 감지 증폭기를 메모리 셀 열마다 배치한 메모리 어레이(10)로부터의 데이터 판독 회로계의 구성에 대하여 설명한다.
도 9를 참조하면, 실시예4에 따른 구성에서, 메모리 어레이(10)의 구성 및 메모리 셀 열에 각각 대응하여 형성된 이퀄라이즈 회로 EQG 및 라이트 컬럼 선택 게이트 WCSG의 구성은 실시예1과 마찬가지이다. 글로벌 데이터선 쌍 GIOP를 구성하는 상보 관계의 글로벌 데이터선 GIO 및 /GIO는 메모리 어레이(10)로부터의 1 비트의 데이터 판독 및 데이터 기입을 위해 형성된다. 또한, 메인 증폭기(90)의 구성은, 실시예3과 마찬가지이므로 상세한 설명은 반복하지 않는다.
실시예4에 따른 구성에서는, 메모리 셀 열에 각각 대응하여, 감지 증폭기 SA(0)∼SA(n)가 형성된다. 감지 증폭기 SA(0)∼SA(n)의 각각의 구성은 도 8에 도시한 실시예3의 변형예2에 따른 구성과 마찬가지이므로 상세한 설명은 반복하지 않는다.
각 메모리 셀 열에서, 감지 증폭기 SA에 포함되는 차동 증폭기(60)는, 감지 인에이블 신호 /SE의 활성화에 응답하여 대응하는 비트선 BL 및 /BL을 통해 선택 행의 메모리 셀 MC 및 비교 셀 MC#의 통과 전류를 공급한다. 또한, 차동 증폭기(60)는, 비트선 BL 및 /BL 사이에 발생한, 선택된 메모리 셀 MC의 기억 데이터에 따른 극성을 갖는 전류차 ΔI를, 노드 No 및 /No 사이의 전압차 ΔV로 증폭시킨다. 이와 같이 하여, 각 메모리 셀 열에서 데이터 판독 동작은 병렬로 개시된다.
각 감지 증폭기 SA에서, 데이터 전달 회로(80 및 85)는, 대응하는 컬럼 선택선 CSL의 활성화(H 레벨)에 응답하여 동작하여, 대응하는 노드 No 및 /No 사이의 전압차 ΔV에 따른 전류차를 글로벌 데이터선 GIO 및 /GIO 사이에 발생시킨다. 즉, 대응하는 컬럼 선택선 CSL이 H 레벨로 활성화된 선택 열에서, 차동 증폭기(60)의 노드 No 및 /No 사이에 생긴 전압차 ΔV가, 전류 미러 회로(91) 및 데이터 전달 회로(80, 85)에 의한 차동 증폭 동작에 의해 글로벌 데이터선 GIO 및 /GIO 사이의 전압차로 증폭된다. 차동 증폭기(92)는, 글로벌 데이터선 GIO 및 /GIO 사이의 전압차를 더 증폭시키고, 메모리 어레이(10)로부터의 판독 데이터 DOUT 를 생성한다.
이러한 구성으로 함으로써, 각 메모리 셀 열에서 병렬로 데이터 판독을 개시한 후에, 열 선택을 순차 전환하여, 복수 비트의 판독 데이터를 연속적으로 고속 출력할 수 있다. 특히, 각 차동 증폭기(60)에 의해, 비트선 쌍 BLP를 직접 구동하는 구성으로 하므로, 데이터 판독 동작을 더 고속화할 수 있다.
또한, 글로벌 데이터선 GIO 및 /GIO를 비트선 BL 및 /BL과 동일한 방향으로 형성함에 따라, 다수 비트의 병렬 출력에 적합한 구성의 MRAM 디바이스로 할 수 있 다.
[실시예4의 변형예]
도 10을 참조하여, 실시예4의 변형예에 따른 구성에서는 실시예4에 따른 구성 외에, 추가로 소위 「공유 감지 구성」이 적용된다.
즉, 메모리 어레이(10)는 감지 증폭기 SA(0)∼SA(m)가 배치되는 영역을 사이에 두고, 좌측 영역(10L) 및 우측 영역(10R)으로 분할된다. 좌측 영역(10L) 및 우측 영역(10R) 각각의 구성은 지금까지 설명한 메모리 어레이(10)와 실질적으로 동일하다. 이하에서는, 좌측 영역(10L) 및 우측 영역(10R)을 메모리 어레이(10L 및 10R)라고도 각각 칭한다.
또, 도 10에서는, 메모리 어레이(10L 및 10R)에 각각 배치되는 신호선을 구별하기 위해, 메모리 어레이(10L)에 배치되는 워드선, 디지트선 및 비트선을 WLL, DLL, BLL, /BLL로 표기하고, 메모리 어레이(10R)에 배치되는, 워드선, 디지트선 및 비트선을 WLR, DLR, BLR, /BLR로 표기한다. 또한, 도시하지 않았지만, 메모리 어레이(10L 및 10R) 각각에서, 도 2에 도시한 라이트 컬럼 선택 게이트 WCSG가 각 메모리 셀 열에 대응하여 배치된다.
감지 증폭기 SA(0)∼SA(m) 각각은, 메모리 어레이(10L 및 10R)에 의해 공유되어, 감지 노드 Ns(0)∼Ns(m) 중 대응하는 하나와, 감지 노드 /Ns(0)∼/Ns(m) 중 대응하는 하나와의 통과 전류차를, 대응하는 노드 No 및 /No 사이의 전압차로 증폭시킨다. 이하에서는, 감지 노드 Ns(0)∼Ns(m)를 총칭하여 감지 노드 Ns라고도 칭하며, 감지 노드 /Ns(0)∼/Ns(m)를 총칭하여 감지 노드/Ns라고도 칭한다.
메모리 셀 열에 각각 대응하여, 감지 노드 Ns 및 /Ns와, 메모리 어레이(10R 및 10L) 사이의 접속을 제어하기 위한, 비트선 접속 스위치 BSWL(O), BSWR(O)∼BSWL(m), BSWR(m)이 각각 배치된다. 이하에서는, 비트선 접속 스위치 BSWL(0)∼BSWL(m)을 총칭하는 경우에는, 비트선 접속 스위치 BSWL라고도 칭하며, 비트선 접속 스위치 BSWR(0)∼BSWR(m)을 총칭하는 경우에는, 비트선 접속 스위치 BSWR라고도 칭한다.
예를 들면, 비트선 접속 스위치 BSWL(0)은, 제어 신호 BLIL의 활성화에 응답하여, 비트선 BLL0 및 /BLL0을 감지 노드 Ns(0) 및 /Ns(0)에 각각 접속한다. 마찬가지로, 비트선 접속 스위치 BSWR(0)은, 제어 신호 BLIR의 활성화에 응답하여, 비트선 BLR0 및 /BLR0을, 감지 노드 Ns(0) 및 /Ns(0)에 각각 접속한다.
그 밖의 메모리 셀 열에 대응하여 형성된 비트선 접속 스위치 BSWL 및 BSWR도 마찬가지로 동작한다. 따라서, 제어 신호 BLIL이 활성화되어 있는 기간에서는, 감지 노드 Ns(0), /Ns(0)∼Ns(m), /Ns(m)는 메모리 어레이(10L)의 비트선 BLL0, /BLL0∼BLLm, /BLLm과 각각 접속된다. 반대로, 제어 신호 BLIR가 활성화된 기간에서는, 감지 노드 Ns(0), /Ns(0)∼Ns(m), /Ns(m)는 메모리 어레이(10L)의 비트선 BLR0, /BLR0∼BLRm, /BLRm과 각각 접속된다.
메모리 셀 열에 각각 대응하여 형성되는 이퀄라이즈 회로 EQG0∼EQGm은 비트선 이퀄라이즈 신호 BLEQ의 활성화에 응답하여, 이퀄라이즈, 프리차지 동작을 실행한다. 예를 들면, 이퀄라이즈 회로 EQG0는 비트선 이퀄라이즈 신호 BLEQ에 응답하여, 감지 노드 Ns(0) 및 /Ns(0)의 각각을, 접지 전압 Vss로 설정한다. 이와 같이, 비트선 이퀄라이즈 신호 BLEQ의 활성화에 응답하여, 감지 노드 Ns(0), /Ns(0)∼Ns(m), /Ns(m)의 각각은 접지 전압 Vss로 설정된다.
데이터 판독 시에는, 비트선 이퀄라이즈 신호 BLEQ가 H 레벨로부터 L 레벨로 변화하여, 감지 노드 Ns(0), /Ns(0)∼Ns(m), /Ns(m) 각각이 접지 전압 Vss로부터 분리된다. 또한, 제어 신호 BLIL 및 BLIR 중 어느 한쪽만이 H 레벨로 활성화된다. 이에 따라, 메모리 어레이(10L 및 10R)의 비선택인 한쪽에 배치된 비트선 BL, /BL은 대응하는 감지 노드 Ns 및 /Ns로부터 전기적으로 분리된다.
그 결과, 감지 증폭기 SA(0)∼SA(m) 각각은, 대응하는 감지 노드 Ns, /Ns와 접속된, 선택된 메모리 어레이의 비트선 사이에 생긴 전류차에 기초하여, 실시예4와 마찬가지의 데이터 판독 동작을 실행한다.
실시예4의 변형예에 따른 구성에 따르면, 공유 감지 구성에 기초하여, 감지 증폭기 SA를 배치하므로, 데이터 판독 시에서의 비트선이 실질적인 배선 길이를 억제하여, 데이터 판독을 더 고속화할 수 있다.
[실시예5]
실시예5에서는, 실시예1로부터 실시예4 및 이들 변형예에 이용되는 차동 증폭기(60, 60')를 대신하여 적용 가능한 보다 안정적으로 동작하는 차동 증폭기의 구성에 대하여 설명한다.
도 11을 참조하면, 실시예5에 따른 차동 증폭기(60#)는, 데이터선 LIO(또는 비트선 BL) 및 노드 Nsp 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터(61 및 63)와, 트랜지스터(61 및 63)와 병렬로 접속되는 N 채널 MOS 트랜지스터(61# 및 63#) 를 갖는다. 차동 증폭기(60#)는, 또한 데이터선 /LIO(또는 비트선/BL) 및 노드 Nsp 사이에 직렬로 접속되는, P 채널 MOS 트랜지스터(62 및 64)와, 트랜지스터(62 및 64)와 병렬로 접속되는 P 채널 MOS 트랜지스터(62# 및 64#)를 갖는다.
트랜지스터(63 및 64)의 각 게이트는 트랜지스터(62 및 64)의 접속 노드와 접속되고, 트랜지스터(63# 및 64#)의 각 게이트는 트랜지스터(61# 및 63#)의 접속 노드와 접속된다. 트랜지스터(61, 62, 61#, 62#)의 각 게이트에는 기준 전압 Vref가 입력된다.
차동 증폭기(60#)는 전원 전압 Vcc 및 노드 Nsp 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(65)를 더 갖는다. 트랜지스터(65)의 게이트에는, 감지 인에이블 신호 /SE가 입력된다. 또, 도 4에 도시한 차동 증폭기(60')와 마찬가지로 트랜지스터(65)의 배치를 생략할 수도 있다.
이러한 구성으로 함으로써, 차동 증폭기(60#)에서는 노드 No 및 /No의 부하 용량을 균형있게 할 수 있다. 차동 증폭기(60, 60')와 같이, 노드 No 및 /No 사이에서 부하 용량이 불균형한 구성에서는, 노드 No 및 /No 사이에 충분한 전압차 ΔV가 발생할 때까지 필요한 시간(감지 시간)이 판독 데이터의 레벨에 의해 변화하는 데 비하여, 상보형으로 구성된 차동 증폭기(60#)에서는 판독 데이터의 레벨에 상관없이 감지 시간을 일정하게 할 수 있다. 또한, 차동 증폭 동작에서의 직류 게인도 커지므로, 안정된 데이터 판독 동작을 실현할 수 있다.
또한, 실시예1로부터 실시예4 및 이들 변형예에 따른, 도 2, 도 4, 도 6, 도 7, 도 8, 도 9 및 도 10에 각각 도시한 데이터 판독 회로계에서, 차동 증폭기(60, 60' 및 60#) 중 어느 하나를 적용하는 것도 가능하다.
또한, 실시예1로부터 실시예4 및 이들 변형예에서는, 상보 관계의 데이터선을 이용한 데이터 판독 동작을 전제로 하고 있지만, 메모리 어레이(10)의 구성에 대해서는, 지금까지 설명한 바와 같이 2개의 MTJ 메모리 셀에 의해 1 비트를 기억하는 메모리 셀 배치에 한정되는 것은 아니다.
이어서, 도 12a 내지 도 12c를 이용하여, 상보 관계의 데이터선에 의해 데이터 판독 동작을 행하기 위한 어레이 구성의 바리에이션을 설명한다.
도 12a에는, 실시예1로부터 실시예4 및 이들 변형예로 나타낸, 2개의 MTJ 메모리 셀에 의해 1 비트를 기억하는 메모리 셀 배치가 도시되어 있다. 이 배치에서는, 동일 어드레스에 대응하는 2개의 메모리 셀 MC 및 MC#이 상보 데이터선 LIO (BL) 및 /LIO(/BL)와 각각 접속되고, 상보 데이터선 사이의 통과 전류차에 기초를 둔 데이터 판독이 실행된다.
도 12a에 도시한 메모리 셀 배치에서는 기억 비트 수의 2배의 MTJ 메모리 셀이 필요하지만, 실제로 상보 데이터를 기억하고 있는 MTJ 메모리 셀 사이의 통과 전류차에 따라 데이터 판독을 실행하기 위해, 터널 자기 저항 소자의 제조 특성의 변동에 따라, 고정밀도의 데이터 판독을 실행할 수 있다.
도 12b 및 도 12c에는, 중간적인 전기 저항을 갖는 더미 메모리 셀을 이용한 메모리 셀 배치가 도시된다. 더미 메모리 셀 DMC는 메모리 셀 MC의 2 종류의 기억 데이터 레벨("1", "0")에 각각 대응한 전기 저항 Rmax 및 Rmin의 중간값인 전기 저항 Rm을 갖는다. 바람직하게는, Rm= Rmin+ ΔR/2(ΔR=Rmax-Rmin)로 설계된다. 통 상, 더미 메모리 셀 DMC는 정규의 MTJ 메모리 셀 MC와 마찬가지의 터널 자기 저항 소자 TMR을 포함하도록 설계된다.
더미 메모리 셀 DMC를 배치하는 구성에서는, 1개의 MTJ 메모리 셀마다 1비트의 데이터 기억을 실행하므로, 메모리 셀의 배치 개수를 삭감할 수 있게 된다.
도 12b에는, 더미 메모리 셀 DMC가 더미 행을 형성하는 배치예가 도시되어 있다.
이 배치에서는, 각 메모리 셀 행에서 메모리 셀 MC는 비트선 BL 또는 /BL 중 어느 하나와 접속된다. 예를 들면, 홀수 행에서 비트선 BL과 접속되고, 짝수 행에서 비트선 /BL과 접속되도록, 메모리 셀 MC는 교대 배치된다.
상세하게는 도시하지 않았지만, 더미 메모리 셀 DMC는 두개의 더미 행에 걸쳐, 정규의 메모리 셀 MC과 메모리 셀 열을 공유하도록 배치된다. 또한, 더미 행에 각각 대응하여 더미 워드선 DWL1 및 DWL2가 배치된다. 더미 메모리 셀 DMC는 각각의 더미 행에서 비트선 BL 또는 /BL의 한쪽과 접속된다.
이러한 배치로 함으로써, 워드선 WL 및 더미 워드선 DWL1, DWL2의 선택적인 활성화에 의해, 상보 관계의 데이터선 LIO(BL) 및 /LIO(/BL)의 한쪽씩에, 선택된 메모리 셀 MC 및 더미 메모리 셀 DMC를 각각 접속할 수 있으므로, 상보 데이터선 사이의 통과 전류차에 기초를 둔 데이터 판독이 가능해진다.
또한, 도 12c에 도시한 바와 같이, 더미 열을 형성하도록 더미 메모리 셀 DMC를 배치할 수도 있다. 더미 메모리 셀 DMC는, 정규의 메모리 셀 MC과 메모리 셀 행을 공유하도록 배치되고, 또한 더미 열에 대응하여 더미 비트선 DBL이 형성된 다. 데이터선 LIO 및 /LIO는 선택 열의 비트선 및 더미 비트선 DBL과 접속된다.
이러한 배치로 함으로써, 워드선 WL의 선택적인 활성화에 의해, 상보 관계의 데이터선 LIO(BL) 및 /LIO(DBL)에, 선택된 메모리 셀 MC 및 더미 메모리 셀 DMC를 각각 접속할 수 있으므로, 상보 데이터선 사이의 통과 전류차에 기초를 둔 데이터 판독이 가능해진다.
즉, 더미 메모리 셀 DMC을 배치하고, 1개의 MTJ 메모리 셀마다 1 비트의 데이터 기억을 실행하는 구성으로 해도, 실시예1로부터 실시예5 및 이들 변형예에 따른 데이터 판독 회로계의 구성에서, 비교 셀 MC#를 대신하여 더미 메모리 셀 DMC를 선택 메모리 셀의 비교 대상으로서 적용해도, 마찬가지의 데이터 판독 동작을 실행하는 것이 가능하다.
[실시예6]
실시예6에서는, 중간적인 전기 저항을 갖는 기준 셀, 즉 도 12b, 도 12c에 도시한 더미 메모리 셀 DMC의 배치를 전제로 한 데이터 판독 회로계의 구성에 대하여 설명한다.
도 13을 참조하면, 실시예6에 따른 구성에서, 메모리 어레이(10)에는 도 12b와 마찬가지로, 메모리 셀 MC 및 더미 메모리 셀 DMC가 배치된다. 즉, 더미 메모리 셀 DMC는 2 행에 걸쳐, 정규의 메모리 셀 MC과 메모리 셀 열을 공유하도록 배치된다.
각 메모리 셀 열에 대응하여, 상호 상보 관계의 비트선 BL 및 /BL에 의해 구성되는 비트선 쌍 BLPj가 배치된다. 각 비트선 BL 및 /BL에 각각 대응하여, 프리 차지 게이트 PG 및 /PG가 배치된다. 각 프리차지 게이트 PG 및 /PG는 비트선 프리차지 신호 BLPR에 응답하여, 대응하는 비트선 BL 및 /BL의 일단측을 접지 전압 Vs s와 결합한다.
메모리 셀 MC는 홀수 행에서 비트선 BL과 접속되고, 짝수 행에서 비트선/BL과 접속되도록, 1 행 간격으로 교대로 배치된다. 메모리 셀 MC는, 대응하는 비트선 BL 또는 /BL과 접지 전압 Vss 사이에 접속되는 터널 자기 저항 소자 TMR 및 액세스 소자(액세스 트랜지스터) ATR을 갖는다. 액세스 트랜지스터 ATR은, 대응하는 워드선 WL의 활성화에 응답하여 온 상태가 된다.
더미 메모리 셀의 행에 각각 대응하여, 더미 워드선 DWL1 및 DWL2가 배치된다. 더미 워드선 DWL1에 대응하는 더미 메모리 셀군은, 대응하는 비트선 /BL과 접지 전압 Vss 사이에 접속되는, 더미 자기 저항 소자 TMRd 및 더미 액세스 소자(액세스 트랜지스터) ATRd를 갖는다. 더미 액세스 소자 ATRd는 홀수 행의 선택 시에 활성화되는 더미 워드선 DWL1에 따라 온 상태가 된다.
이것에 비하여, 더미 워드선 DWL2에 대응하는 더미 메모리 셀군은, 대응하는 비트선 BL과 접지 전압 Vss 사이에 접속되는 더미 자기 저항 소자 TMRd 및 더미 액세스 소자(액세스 트랜지스터) ATRd를 갖는다. 더미 액세스 소자 ATRd는 짝수 행의 선택 시에 활성화되는 더미 워드선 DWL2에 따라 온 상태가 된다.
각 더미 메모리 셀 DMC의 전기 저항 Rm은 Rm=Rmin+(ΔR/2)에 설계된다. 예를 들면, 전기 저항 Rmin에 대응하는 데이터를 기억한 메모리 셀 MC와 마찬가지의 터널 자기 저항 소자 TMR에 의해 더미 자기 저항 소자 TMRd를 구성하고, 또한 더미 액세스 소자 ATRd의 온 저항을 액세스 트랜지스터 ATR보다도 ΔR/2 크게 설정함으로써, 더미 메모리 셀 DMC가 구성된다. 혹은, 더미 액세스 소자 ATRd와 액세스 트랜지스터 ATR의 온 저항을 마찬가지로 설계하고, 더미 자기 저항 소자 TMRd를 전기 저항 Rmin에 대응하는 데이터를 기억하는 터널 자기 저항 소자 TMR과 전기 저항이 ΔR/2의 고정 저항과의 직렬 접속에 의해, 더미 메모리 셀 DMC를 구성할 수도 있다.
도 13에서는 제1번째 및 제2번째의 메모리 셀 열에 대응하는 워드선 WL1, WL2 및 디지트선 DL1, DL2와, 제j 번째의 메모리 셀 열에 대응하는 비트선 BLj 및 /BLj와, 이들에 대응하는 메모리 셀 MC 및 더미 메모리 셀 DMC가 대표적으로 도시된다.
실시예6에 따른 구성에서는, 각 메모리 셀 열에 대응하여 배치되는 컬럼 선택 게이트 CSG와, 메모리 어레이(10)에 인접하여 배치되는 상보 관계의 데이터 버스 DB 및 /DB가 더 배치된다. 데이터 버스 DB 및 /DB는 데이터 버스 쌍 DBP를 구성한다.
컬럼 선택 게이트 CSG는 비트선 BL 및 /BL의 타단측과, 데이터 버스 DB 및 /DB 사이에 접속되고, 대응하는 컬럼 선택선 CSL의 활성화에 응답하여 온 상태가 된다. 예를 들면, 컬럼 선택 게이트 CSGj는 컬럼 선택선 CSLj의 활성화에 응답하여, 대응하는 비트선 BLj 및 /BLj의 타단측을 데이터 버스 DB 및 /DB와 각각 접속한다.
실시예6에 따른 데이터 판독 회로(110)는 전원 전압 Vcc 및 노드/No 사이에 배치되어 일정 전류 Is를 노드/No로 공급하는 전류원(120)과, 노드/No 및 데이터 버스/DB 사이에 전기적으로 결합되는 트랜지스터(122)와, 노드/No와 접지 전압 Vss 사이에 접속되는 전류 검출 저항(124)을 포함한다.
데이터 판독 회로(110)는, 또한 전원 전압 Vcc 및 노드 No 사이에 배치되어 일정 전류 Is를 노드 No로 공급하는 전류원(125)과, 노드 No 및 데이터 버스 DB 사이에 전기적으로 결합되는 트랜지스터(127)와, 노드 No와 접지 전압 Vss 사이에 접속되는 전류 검출 저항(129)을 더 포함한다. 전류 검출 저항(124 및 129)의 전기 저항은 동일값 RL로 설정된다.
데이터 판독 회로(110)는 데이터 버스 DB 및 /DB의 소정의 한쪽과, 소정의 기준 전압 Vr과의 전압차를 증폭시켜 귀환 전압 Vfb를 생성하는 전압 증폭기(130)와, 노드 No 및 /No 사이의 전압차를 증폭시켜 판독 데이터 DOUT를 생성하는 전압 증폭기(140)를 더 포함한다. 도 13에서는, 전압 증폭기(130)의 입력측과 데이터 버스 /DB가 접속되는 회로 구성예를 도시했지만, 다른 쪽 데이터 버스 DB를 전압 증폭기(130)의 입력측으로 할 수도 있다. 전압 증폭기(130)가 출력하는 귀환 전압 Vfb는 트랜지스터(122 및 127)의 각 게이트에 입력된다. 기준 전압 Vr은 실시예1에서의 기준 전압 Vref 와 마찬가지로 설정된다.
데이터 판독 전에는, 각 워드선 WL은 비활성화되어 있으므로, 비트선 BL 및 /BL과, 메모리 셀 MC 및 더미 메모리 셀 DMC 사이는 분리된다. 또한, 비트선 프리차지 신호 BLPR이 활성화되어 있으므로, 비트선 BL 및 /BL의 각각은 접지 전압 Vss으로 프리차지된다.
또한, 각 컬럼 선택선 CSL도 비활성화되어 있으므로, 데이터 버스 DB 및 /DB는 각 비트선 BL 및 /BL로부터 분리되어 있다. 따라서, 전압 증폭기(130), 트랜지스터(122, 127)에 의해 구성되는 데이터선 전압 클램프부에 의해, 데이터 버스 DB 및 /DB 각각은 데이터 판독에 앞서 소정 전압 Vr으로 클램프된다.
데이터 판독 시에는, 비트선 프리차지 신호 BLPR은 비활성화되고, 각 비트선 BL, /BL은 접지 전압 Vss로부터 분리된다. 또한, 어드레스 선택에 따라, 선택 행의 워드선, 선택 열의 컬럼 선택선 및 더미 워드선 DWL1 및 DWL2의 한쪽이 선택적으로 활성화된다.
이에 따라, 데이터 버스 DB 및 선택 열의 비트선 BL은 선택된 메모리 셀 MC 및 더미 메모리 셀 DMC의 한쪽을 통해, 전원 전압 Vcc 및 접지 전압 Vss 사이에 전기적으로 결합된다. 마찬가지로, 데이터 버스 /DB 및 선택 열의 비트선 /BL은 선택된 메모리 셀 MC 및 더미 메모리 셀 DMC의 다른 쪽을 통해 전원 전압 Vcc 및 접지 전압 Vss 사이에 전기적으로 결합된다.
데이터 판독 시에도, 전압 증폭기(130), 트랜지스터(122, 127)에 의해 구성되는 데이터선 전압 클램프부는 데이터 판독 전과 마찬가지로, 데이터 버스 DB 및 /DB의 각각을 소정 전압 Vr로 클램프한다. 특히, 데이터 버스 /DB가 더미 메모리 셀 DMC와 접속되는 경우에는, 더미 메모리 셀 DMC의 통과 전류에 기초하여, 데이터 버스 DB 및 /DB의 클램프 동작을 실행할 수 있다.
따라서, 데이터 판독 회로(110)는 데이터 버스 DB, /DB 및 선택 열의 비트선 BL, /BL이 상기한 소정 전압으로 클램프된 상태에서, 선택된 메모리 셀 MC 및 더미 메모리 셀 DMC의 전기 저항차(ΔR/2)에 따른 전류차를, 데이터 버스 DB 및 /DB의 통과 전류 사이에 발생시킨다.
데이터 버스 DB 및 /DB의 통과 전류차에 따라, 동일한 전기 저항 RL을 갖는 전류 검출 저항(124 및 129) 사이에도 통과 전류차가 발생하고, 그에 따라 노드 No 및 /No 사이에 선택된 메모리 셀 MC의 기억 데이터에 따른 전압차가 발생한다. 그 결과, 전압 증폭기(130)는 선택된 메모리 셀 MC의 기억 데이터의 레벨을 반영한 판독 데이터 DOUT를 생성할 수 있다.
또, 데이터 버스 DB와 더미 메모리 셀 DMC가 접속된 경우라도, 전압 증폭기(130)의 입력측과 데이터 버스 DB 및 /DB 사이의 접속을 특히 전환하지 않아도, 선택된 메모리 셀 MC 및 더미 메모리 셀 DMC의 통과 전류차에 기초를 둔 마찬가지의 데이터 판독 동작을 실행할 수 있다. 그러나, 데이터 버스 DB, /DB의 전압 클램프 동작을 더미 메모리 셀 DMC의 통과 전류에 기초하여 엄격하게 실행하고 싶은 경우에는, 더미 워드선 DWL1, DWL2의 선택과 연동시켜, 전압 증폭기(130)의 입력측과 데이터 버스 DB 및 /DB 사이의 접속을 전환하는 구성으로 해도 된다.
이상 설명한 바와 같이, 이와 같이 실시예6에 따른 구성에서는, 기본적으로 데이터 버스 DB, /DB 및 선택 열의 비트선 BL 및 /BL의 전압을 일정 레벨로 유지한 후에 데이터 판독 동작을 실행할 수 있다. 따라서, 비교적 큰 기생 용량을 갖는 이들 데이터선의 충방전을 수반하지 않고 고속으로 데이터 판독을 실행할 수 있다.
특히, 데이터 판독 전에도, 기생 용량이 큰 데이터 버스 DB 및 /DB를 데이터 판독 시와 마찬가지의 소정 전압으로 클램프하고 있기 때문에, 데이터 판독 개시 시에도 데이터 버스 DB 및 /DB의 충방전이 불필요하다. 그 결과, 데이터 판독 동작을 더 고속화할 수 있다.
또한, 데이터 버스 DB, /DB의 전압 클램프 동작을, 더미 메모리 셀 DMC의 통과 전류, 즉 실제의 전기 저항에 기초하여 실행할 수 있으므로, 제조 프로세스 변동에 기인하는 MTJ 메모리 셀의 전기 저항 특성의 변동에 추종하여, 데이터 판독 동작점(최대 전압 진폭을 얻을 수 있는 점)을 확보할 수 있다.
[실시예6의 변형예]
실시예6에서는, 정규의 MTJ 메모리 셀과 동일 어레이 내에 기준 셀(더미 메모리 셀)을 행렬 형상으로 배치하는 구성을 나타내었지만, 실시예6의 변형예에서는 기준 셀을 메모리 어레이 밖에 배치하는 경우의 데이터 판독 회로계의 구성에 대하여 설명한다.
도 14는, 실시예6의 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도이다.
도 14를 참조하면, 실시예6의 변형예에 따른 구성에서는 메모리 어레이(10) 내에는 데이터 기억을 실행하기 위한 정규의 메모리 셀 MC가 행렬 형상으로 배치되어 있다.
각 메모리 셀 열에 대응하여, 비트선 BL이 배치된다. 각 비트선 BL에 대응하여 프리차지 게이트 PG가 배치된다. 각 프리차지 게이트 PG는 비트선 프리차지 신호 BLPR에 응답하여, 대응하는 비트선 BL의 일단측을 접지 전압 Vss와 결합한다. 메모리 셀 MC는 워드선 WL과 비트선 BL의 교점에 각각 대응하여 배치된다. 도 14 에서는, 제1번째 및 제2번째의 메모리 셀 행과, 제1번째 및 제2번째의 메모리 셀 열에 대응하는 4개의 메모리 셀 열과, 이들에 대응하는 신호선군이 대표적으로 도시되어 있다.
실시예6의 변형예에 따른 구성에서는, 2개의 데이터 버스 DB1 및 DB2가 배치된다. 데이터 버스 DB1 및 DB2에 각각 대응하여 프리차지 게이트 DPG1 및 DPG2가 배치된다. 프리차지 게이트 DPG1 및 DPG2는 비트선 프리차지 신호 BLPR에 응답하여 데이터 버스 DB1 및 DB2를 접지 전압 Vss으로 프리차지한다.
컬럼 선택선 CSL은 데이터 버스 DB의 배치 개수에 맞추어, 2개의 메모리 셀 열마다 배치된다. 예를 들면, 도 14에 도시한 컬럼 선택선 CSL1은 제1번째 및 제2번째 메모리 셀 열에 공통으로 배치되고, 제1번째 혹은 제2번째의 메모리 셀 열이 선택된 경우에 H 레벨로 활성화된다.
메모리 셀 열에 각각 대응하여 배치되는 컬럼 선택 게이트 CG(1), CG(2), …에 의해, 홀수 열의 비트선의 타단측은 데이터 버스 DB1과 접속되며, 짝수 열의 비트선의 타단측은 데이터 버스 DB2와 전기적으로 결합된다. 예를 들면, 비트선 BL1은 컬럼 선택 게이트 CG(1)를 통해 데이터 버스 DB1과 전기적으로 결합되고, 비트선 BL2는 컬럼 선택 게이트 CG(2)를 통해 데이터 버스 DB2와 전기적으로 결합된다. 컬럼 선택 게이트 CG(1), CG(2), …의 각각은 예를 들면 N 채널 MOS 트랜지스터로 구성된다. 이하에서는, 컬럼 선택 게이트 CG(1), CG(2), …를 총칭하는 경우에는 컬럼 선택 게이트 CG라고도 칭한다.
또한, 동일한 컬럼 선택선 CSL을 공유하는 메모리 셀 열마다, 리드 선택 게 이트 RCSG가 배치된다. 리드 선택 게이트 RCSG는, 대응하는 컬럼 선택선이 활성화된 경우에, 컬럼 선택 게이트 CG의 게이트를 노드 Nb와 접속한다. 예를 들면, 컬럼 선택선 CSL1의 활성화에 응답하여, 리드 선택 게이트 RCSG1은 컬럼 선택 게이트 CG(1) 및 CG(2)의 각 게이트를 노드 Nb와 접속된다.
한편, 리드 선택 게이트 RCSG는 대응하는 컬럼 선택선이 비활성화되는 경우에는, 대응하는 컬럼 선택 게이트 CG의 게이트를 접지 전압 Vss와 접속한다. 이에 따라, 비선택의 컬럼 선택선에 대응하는 컬럼 선택 게이트 CG의 각각은 오프 상태가 된다.
메모리 어레이(10) 밖에 기준 셀로서 배치되는 복제 메모리 셀 RMC는, 기준 노드 Nr와 접지 전압 Vss 사이에 접속된다. 복제 메모리 셀 RMC는 도 13에 도시한 더미 메모리 셀 DMC와 마찬가지의 전기 저항 Rm을 구비하며, 직렬로 접속된 복제 자기 저항 소자 TMRr과, 복제 액세스 소자 ATRr을 갖는다. 복제 자기 저항 소자 TMRr 및 복제 액세스 소자 ATRr은 더미 메모리 셀 DMC 내의 더미 자기 저항 소자 TMRd 및 더미 액세스 소자 ATRd의 각각과 마찬가지로 설계된다. 복제 액세스 소자 ATRr의 게이트는 전원 전압 Vcc로 고정되어, 항상 온 상태로 설정된다.
실시예6의 변형예에 따른 데이터 판독 회로(150)는 전류원(120)과, 트랜지스터(122)와, 전류 검출 저항(124)과, 전압 증폭기(130, 140)를 포함한다. 전압 증폭기(130)는, 복제 메모리 셀 RMC를 통해 접지 전압 Vss와 결합된 기준 노드 Nr와 소정의 기준 전압 Vr와의 전압차를 증폭시키고, 귀환 전압 Vfb를 노드 Nb로 출력한다. 트랜지스터(122)는, 기준 노드 Nr와 노드 No 사이에 전기적으로 결합되어, 게 이트에 귀환 전압 Vfb를 받는다.
데이터 판독 회로(150)는, 또한 전원 전압 Vcc 및 노드 No 사이에 배치되어 일정 전류 Is를 노드/No로 공급하는 전류원(165)과, 데이터 버스 DB1 및 DB2와 노드 No 사이의 접속을 전환하기 위한 선택 스위치(167)와, 노드 No와 접지 전압 Vss 사이에 접속되는 전류 검출 저항(169)을 더 포함한다. 전류 검출 저항(124 및 169)의 전기 저항은 동일값 RL로 설정된다.
선택 스위치(167)는 제어 신호 SWG에 응답하여, 데이터 버스 DB1 및 DB2 중 선택 메모리 셀과 결합되는 한쪽을 노드 No와 접속한다. 예를 들면, 제어 신호 SWG는 선택 메모리 셀이 짝수 열 및 홀수 열 중 어디에 속하는지 나타내는 1 비트 신호로 구성할 수 있다.
데이터 판독 전에는, 각 워드선 WL 및 각 컬럼 선택선은 비활성화되고, 또한 비트선 프리차지 신호 BLPR가 활성화된다. 따라서, 각 비트선 BL은 메모리 셀 MC과 분리되어, 접지 전압 Vss으로 프리차지된다. 또한, 데이터 버스 DB 및 /DB도 접지 전압 Vss으로 프리차지된다.
데이터 판독 시에는, 비트선 프리차지 신호 BLPR은 비활성화되어, 각 비트선 BL, /BL 및 데이터 버스 DB1, DB2의 각각은 접지 전압 Vss로부터 분리된다. 또한, 어드레스 선택에 따라, 선택 행의 워드선 및 선택 열의 컬럼 선택선이 선택적으로 활성화된다. 또한, 선택 스위치(167)에 의해 데이터 버스 DB1 및 DB2의 한쪽이 노드 No와 접속된다.
이에 따라, 선택 열의 컬럼 선택 게이트 CG를 구성하는 MOS 트랜지스터의 게 이트에는, 트랜지스터(122)의 게이트와 마찬가지로, 기준 노드 Nr을 기준 전압 Vr로 유지하기 위한 귀환 전압 Vfb가 입력된다. 따라서, 전압 증폭기(130), 트랜지스터(122) 및 선택 열의 컬럼 선택 게이트 CG에 의해 구성되는 데이터선 전압 클램프부에 의해, 선택 열의 비트선은 복제 메모리 셀 RMC의 통과 전류에 기초하여, 소정 전압 Vr으로 클램프된다.
그에 따라, 데이터 버스 DB1 및 DB2의 선택된 한쪽 및 선택 열의 비트선 BL은, 선택된 메모리 셀 MC를 통해 전원 전압 Vcc 및 접지 전압 Vss 사이에 전기적으로 결합된다. 마찬가지로, 기준 노드는 복제 메모리 셀 RMC를 통해 전원 전압 Vcc 및 접지 전압 Vss 사이에 전기적으로 결합된다.
따라서, 데이터 판독 회로(110)는 기준 노드 Nr 및 선택 열의 비트선 BL이 상기한 소정 전압으로 클램프된 상태에서, 선택된 메모리 셀 MC 및 복제 메모리 셀 RMC의 전기 저항차(ΔR/2)에 따른 전류차를 선택된 데이터 버스 및 기준 노드 Nr의 통과 전류 사이에 발생시킨다.
그에 따라, 동일한 전기 저항 RL을 갖는 전류 검출 저항(124 및 159)에 의해, 노드 No 및 /No 사이에, 선택된 메모리 셀 MC의 기억 데이터에 따른 전압차가 발생된다. 그 결과, 전압 증폭기(130)는 실시예6과 마찬가지로 판독 데이터 DOUT를 생성할 수 있다.
이러한 구성으로 함으로써, 실시예6에 따른 데이터 판독 동작과 마찬가지로, 고속이며 고정밀도로 데이터 판독을 실행할 수 있다. 또한, 행렬 형상으로 배치된 더미 메모리 셀 DMC를 대신하여 하나의 복제 메모리 셀 RMC를 배치하면 되므로, 실 시예6에 따른 구성과 비교하여, 메모리 어레이(10)의 면적을 소형화할 수 있다.
이상, 본 발명은 간이한 회로 구성으로 고정밀도의 데이터 판독이 실행 가능한 박막 자성체 기억 장치를 제공할 수 있다.

Claims (3)

  1. 각각이 자기적으로 기입된 기억 데이터에 따른 전기 저항을 갖는 복수의 메모리 셀과,
    어드레스 신호에 응답하여, 상기 복수의 메모리 셀로부터 선택 메모리 셀을 선택하는 디코더부와,
    상보 관계의 제1 및 제2 데이터선과,
    데이터 판독 시에, 상기 디코더부에서의 선택에 응답하여, 상기 제1 및 제2 데이터선의 한쪽씩을, 상기 선택 메모리 셀 및 상기 선택 메모리 셀의 비교 대상으로서 배치된 비교 셀을 각각 통해 고정 전압과 전기적으로 결합하는 선택부와,
    상기 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 행하기 위한 차동 증폭부를 구비하고,
    상기 차동 증폭부는,
    전원 전압과 제1 및 제2 노드 사이에 배치되고, 적어도 상기 데이터 판독 시에 상기 제1 및 제2 노드로 동작 전류를 공급하기 위한 전류 미러 회로와,
    상기 제1 및 제2 노드와 상기 제1 및 제2 데이터선 사이를 전기적으로 접속하고, 상기 제1 및 제2 데이터선의 각각을 기준 전압 이하의 소정 전압으로 유지하도록, 상기 제1 및 제2 데이터선 사이에 생기는 통과 전류차를 상기 제1 및 제2 노드의 전압차로 변환하는 전류 증폭 회로를 포함하는 박막 자성체 기억 장치.
  2. 제1항에 있어서,
    상기 차동 증폭부는,
    상기 전원 전압과 내부 노드 사이에 전기적으로 결합되어, 데이터 판독 시에 온 상태로 하여 상기 동작 전류를 공급하는 전류 공급 트랜지스터를 더 포함하고,
    상기 전류 미러 회로는,
    상기 내부 노드와 상기 제1 및 제2 노드 사이에 전기적으로 각각 결합되고, 각각이 상기 제1 노드와 접속된 게이트를 갖는 제1 및 제2 트랜지스터를 구비하며,
    상기 전류 증폭 회로는,
    상기 제1 노드 및 상기 제1 데이터선 사이에 전기적으로 결합되고, 상기 기준 전압을 게이트에 받는 제3 트랜지스터와,
    상기 제2 노드 및 상기 제2 데이터선 사이에 전기적으로 결합되고, 상기 기준 전압을 게이트에 받는 제4 트랜지스터를 갖는 박막 자성체 기억 장치.
  3. 각각이, 자기적으로 기입된 기억 데이터에 따라 제1 및 제2 전기 저항의 한쪽을 갖는 복수의 메모리 셀과,
    상기 제1 및 제2 전기 저항의 중간적인 전기 저항을 가지며, 적어도 상기 데이터 판독 시에, 제1 및 제2 전압 사이에 전기적으로 접속되는 기준 셀과,
    데이터선과,
    어드레스 신호에 응답하여, 상기 복수의 메모리 셀로부터 선택 메모리 셀을 선택하는 디코더부와,
    데이터 판독 시에, 상기 디코더부에서의 선택에 응답하여, 상기 제1 및 제2 전압 사이에, 상기 데이터선과 직렬로 상기 선택 메모리 셀을 전기적으로 접속하는 선택부와,
    상기 선택 메모리 셀로부터의 데이터 판독을 행하기 위한 데이터 판독 회로를 구비하고,
    상기 데이터 판독 회로는,
    상기 기준 셀로 전류를 공급하는 제1 전류원과,
    상기 선택 메모리 셀과 접속되는 상기 데이터선으로 전류를 공급하는 제2 전류원과,
    상기 기준 셀의 통과 전류에 기초하여, 상기 데이터선을 소정 전압으로 클램프하기 위한 데이터선 전압 클램프부와,
    상기 데이터선 및 상기 기준 셀의 통과 전류차에 응답하여 판독 데이터를 생성하는 증폭부를 포함하는 박막 자성체 기억 장치.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP2004013961A (ja) * 2002-06-04 2004-01-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2004164766A (ja) * 2002-11-14 2004-06-10 Renesas Technology Corp 不揮発性記憶装置
US6768677B2 (en) * 2002-11-22 2004-07-27 Advanced Micro Devices, Inc. Cascode amplifier circuit for producing a fast, stable and accurate bit line voltage
US6784510B1 (en) * 2003-04-16 2004-08-31 Freescale Semiconductor, Inc. Magnetoresistive random access memory device structures
US20080279025A1 (en) * 2004-04-22 2008-11-13 Koninklijke Philips Electronics, N.V. Electronic Circuit with Memory for Which a Threshold Level is Selected
JP4472449B2 (ja) * 2004-07-12 2010-06-02 富士通マイクロエレクトロニクス株式会社 半導体記憶装置および半導体記憶装置の制御方法
JP4517842B2 (ja) * 2004-12-08 2010-08-04 Ｔｄｋ株式会社 磁気メモリデバイス
WO2006064559A1 (ja) * 2004-12-15 2006-06-22 Fujitsu Limited 磁気メモリ装置及びその読み出し方法
JP4897225B2 (ja) * 2005-02-17 2012-03-14 株式会社 日立ディスプレイズ 画像表示装置
KR100735748B1 (ko) * 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
KR100868035B1 (ko) 2006-03-13 2008-11-10 키몬다 아게 메모리 회로, 메모리 회로를 동작시키는 방법, 메모리디바이스 및 메모리 디바이스를 생성하는 방법
WO2008050398A1 (fr) * 2006-10-24 2008-05-02 Fujitsu Limited Mémoire à changement de résistance
JP5002401B2 (ja) * 2007-10-03 2012-08-15 株式会社東芝 抵抗変化メモリ
US7839673B2 (en) * 2008-06-06 2010-11-23 Ovonyx, Inc. Thin-film memory system having thin-film peripheral circuit and memory controller for interfacing with a standalone thin-film memory
US8363458B2 (en) * 2008-06-06 2013-01-29 Ovonyx, Inc. Memory controller
JP5328386B2 (ja) * 2009-01-15 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその動作方法
US7929334B2 (en) * 2009-01-29 2011-04-19 Qualcomm Incorporated In-situ resistance measurement for magnetic random access memory (MRAM)
US20110147867A1 (en) * 2009-12-23 2011-06-23 Everspin Technologies, Inc. Method of vertically mounting an integrated circuit
JP5190499B2 (ja) 2010-09-17 2013-04-24 株式会社東芝 半導体記憶装置
JP2012128895A (ja) * 2010-12-13 2012-07-05 Toshiba Corp 半導体記憶装置
US9047965B2 (en) 2011-12-20 2015-06-02 Everspin Technologies, Inc. Circuit and method for spin-torque MRAM bit line and source line voltage regulation
US8942041B1 (en) * 2013-10-31 2015-01-27 Windbond Electronics Corp. Memory device and column decoder for reducing capacitive coupling effect on adjacent memory cells
CN105741874B (zh) 2014-12-08 2019-10-25 中芯国际集成电路制造(上海)有限公司 用于快闪存储器的双位线读出电路和读出方法
WO2016114718A1 (en) * 2015-01-15 2016-07-21 Agency for Science,Technology and Research Memory device and method for operating thereof
JP2021047969A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 メモリデバイス

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000035578A (ko) * 1998-11-19 2000-06-26 인피니언 테크놀로지스 아게 자기 기억 장치
JP2001273756A (ja) * 2000-02-04 2001-10-05 Hewlett Packard Co <Hp> Ｍｒａｍ装置
JP2001325791A (ja) * 2000-05-15 2001-11-22 Nec Corp 磁気ランダムアクセスメモリ回路
US6324093B1 (en) * 2000-09-15 2001-11-27 Hewlett-Packard Company Write-once thin-film memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1069595A (zh) * 1991-08-15 1993-03-03 马格涅斯公司 薄膜磁芯存储器及其制造方法
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
US6205073B1 (en) * 2000-03-31 2001-03-20 Motorola, Inc. Current conveyor and method for readout of MTJ memories
US6512689B1 (en) * 2002-01-18 2003-01-28 Motorola, Inc. MRAM without isolation devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000035578A (ko) * 1998-11-19 2000-06-26 인피니언 테크놀로지스 아게 자기 기억 장치
JP2001273756A (ja) * 2000-02-04 2001-10-05 Hewlett Packard Co <Hp> Ｍｒａｍ装置
JP2001325791A (ja) * 2000-05-15 2001-11-22 Nec Corp 磁気ランダムアクセスメモリ回路
US6324093B1 (en) * 2000-09-15 2001-11-27 Hewlett-Packard Company Write-once thin-film memory

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