TW569215B

TW569215B - Thin film magnetic memory device

Info

Publication number: TW569215B
Application number: TW091119946A
Authority: TW
Inventors: Hiroaki Tanizaki; Hideto Hidaka; Tsukasa Ooishi
Original assignee: Mitsubishi Electric Corp; Mitsubishi Electric Eng
Priority date: 2002-01-30
Filing date: 2002-09-02
Publication date: 2004-01-01
Also published as: JP4046513B2; KR20030065278A; CN1435842A; CN1295708C; KR100542159B1; US6738285B2; JP2003228974A; US20030142540A1; DE10235459A1

Description

569215 五、發明說明（l) '一— [發明之背景] 發明之領城本發明有關於薄膜磁性體記憶裝置，特別有關於具備設有磁隧道接面（MTJ:Magnetic Tunnel Junction)之記憶單元之薄膜磁性體記憶裝置。背景技術之說明 MR AM裝置是可以作為以低消耗電力進行非揮發性之資料汜憶之記憶裝置’所以受到重視。MR AM裝置是可隨機存取之記憶裝置，使用形成在半導體積體電路之多個薄膜磁性體，進行非揮發性之資料記憶，以各個薄膜磁性體作為記憶單元。特別是在近年來由於以使用有磁性隧道接面之薄膜磁性體作為記憶單元，所以M R A Μ裝置之性能大幅的進步。有關於具備設有磁性隧道接面之記憶單元之MRAM裝置，被揭示在 A 1 0 n s R e a d a n d W r i t e Ν ο η - V ο 1 a t i 1 e M e m 〇 r y A r r a y Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2，Feb· 2000·、丨丨 Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers，TA7· 3，Feb, 2 0 0 0·、和’’A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM" 5 ISSCC D igest of Technical Papers， TA7·6， Feb· 20 0 1·等之技術文獻。圖1 5是概略圖，用來表示具有磁隧道接面部之記憶單元

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569215 五、發明說明（3) 化層VL之各個之磁化方向之相對關係，進行變化。實質上，隧道磁阻元件TMR之電阻，在固定磁化層FL之磁化方向和自由磁化層VL之磁化方向為平行之情況時，成為最小值Rm i η，在兩者之磁化方向為相反（反平行）方向之情況時，成為最大值Rmax。在資料寫入時，字線WL被非活性化，存取電晶體ATR變成0 F F。在此種狀態，用以磁化該自由磁化層v L之資料寫入電流，在位元線BL和數位線DL之各個，以與寫入資料之位準對應之方向流動。圖1 7是概念圖，用來說明資料寫入時之資料寫入電流和隧道磁阻元件之磁化方向之關係。參照圖1 7，橫軸Η(EA)表示在隧道磁阻元件TMR内之自由磁化層V L之磁化容易軸（E A : E a s y A X i s )方向施加之磁場。另外一方面，縱軸Η (HA)表示在自由磁化層VL之磁化困難軸（HA:Hard Axis)方向產生作用之磁場。磁場H(EA)和 Η ( Η A )分別對應到使電流在位元線B L和數位線D L流動所產生2個磁場之一方。在Μ T J記憶單元中，固定磁化層F L之被固定之磁化方向是沿著自由磁化層VL之磁化容易軸，自由磁化層VL依照記憶資料之位準（π Γ和” Οπ )，沿著磁化容易軸方向被磁化成為與固定磁化層FL平行或反平行（相反）之方向。MTJ記憶單元可以與自由磁化層V L之2個磁化方向對應的記憶1個位元之資料（"Γ和π 〇π )。自由磁化層VL之磁化方向是只有在被施加之磁場Η (ΕΑ)

C:\2D-CODE\9MO\91119946.ptd 第7頁 569215 五、發明說明（4) 和Η ( Η A )之和達到圖中所示之星形特性線之外側區域之情況時，才可以進行新的重寫。亦即，當被施加之資料寫入磁場之強度與星形特性線之内側之區域相當之情況時，自由磁化層VL之礤化方向不變。如星形特性線所示，經由對自由磁化層VL施加磁化困難軸方向之磁場’可以使沿著磁化容易軸之磁化方向變化所需要之磁化限值降低。如圖1 7所示之實例之方式，在設計資料寫入時之動作點之情況時’在資料寫入對象之MTJ記憶單元中，磁化容易軸方向之資料寫入磁場被設計成使其強度成為I。亦即，以獲得該資料寫入磁場Hwr之方式，設計在位元線队或數位線DL流動之資料寫入電流之值。一般之資料寫入磁場^以磁化方向之變換所需要之開關磁場HSW和餘裕部份ΔΗ之和表示。亦即，以H+AH表示。要重寫MT J $憶單元之記憶資料，亦即要重寫隧道磁阻元件TMR之磁化方向時，需要使指定位準以上之資料寫入電流在數位線DL和位元線孔之雙方流動。利用此種方隧道磁阻π件TMR中之自由磁化層VL，依照沿著磁化容軸（EA)之，資料寫入礤場之方向，以與固定磁化層几平行或相反（反平行）之方向被磁化。被暫時寫入到隧道磁阻 TMR之磁化方向’亦即MTJ記憶單元之記憶資料性的保，直至實行“資料寫人。揮^ 圖1 8疋概念圖’用來說明來自MT J記憶單元之資料續出。

569215 五、發明說明（5) 〜爹照圖18 ’在資料讀出時，存取電晶體ATR變成⑽藉以回應字線WL之活性化。利用此種方式，隧道磁阻元件了㈣在被降低至接地電壓Vss之狀態，形成與位元線bl電結合。在此種狀態，假如使位元線BL升壓到指定電壓時，使依照隨道磁阻元件TMR之電阻，亦即依照MTJ記憶單元之記憶資料之位準之記憶單元電流Icell，通過包含位元線儿和~ 隧道磁阻元件TMR之電流路徑。例如，經由使該記情單電流Iceii與指定之基準電流進行比較，可以從二早; 元讀出記憶資料。此種方式之隨道磁阻元件TMR因為利用被施加之資料寫入磁場，依照可以重寫之磁化方向變化電阻，所以經由'使隨道磁阻元件TMR之電阻Rmax和Rmi n與記憶資料之位準 (’ Γ和” 0”）分別具有對應之關係，可以實行非揮發性之料記憶。、在此種MRAM裝置中，利用記憶資料位準不同之對應之道磁阻元件TMR之接面電阻差之電阻差可以實行資料記憶。亦即，根據選擇記憶單元之通過 I ce 1 1之檢測，實行資料讀出動作。机例如，在美國專利案Us Patent N〇. 6,205^^ 簡稱為「習知技術」）+，揭示有使用電流傳達記憶單元通過電流之構造。 H出圖1 9是電路圖，用來表示習知技術之資造。貝才寸項出電路之構

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參照圖1 9 ’當資料讀出時，在選擇記憶單元5 〇 1，隨著字線WL之活性化使存取電晶體ATR變成〇N。然後，經由利用行解碼器進行ON之電晶體開關5 0 2，使選擇記憶單元5 〇 j 之隨道磁阻元件TMR (電阻Rmt j)連接在資料讀出線5〇3和接地電壓V s s之間。習知技術之資料讀出電路包含有電流傳達電路5〇5和51〇分2個階段的被設在資料讀出線5 〇 3。電流傳達電路50 5具有感測放大器5 0 6和電晶體5〇7被設在資料頃出線5 0 3和接點5 〇 8之間。電晶體5 0 7連接在資料讀出線5 0 3和接點508之間。感測放大器5〇6對指定之偏壓電壓V b 1和資料櫝出線5 〇 3之電壓差進行放大，然後輸出到電晶體5 0 7之閘極。利用電流源5〇9將一定之電流Is供給到接點 5 0 8。電流傳達電路5 1 0具有感測放大器5丨1和電晶體5丨2被設在接點5 0 8和接地電壓Vss之間。電晶體512連接在接點5〇8 和接地電壓V s s之間。感測放大器5 11對指定之偏壓電壓 Vb2和接點5 08之電壓差進行放大，將其輸出到輸出節= 5 1 3。輸出節點5 1 3形成與電晶體5 1 2之閘極連接。電k傳達電路5 〇 5和5 1 0利用負回饋動作，使資料讀出線 5 03和接點508之電壓維持在第1偏壓電壓Vbl和第2偏壓電壓Vb2，和可以在輸出節點513產生與選擇記憶單元5〇1之通過電I c e 1 1對應之電壓v 〇。亦即，對隧道磁阻元件τ % r 之施加電壓維持在偏壓電壓Vbl，除了可以使隧道磁阻元件丁MR之電阻特性穩定外，亦可以選擇記憶單元5 j之通過

569215 ^ 五、發明說明（7) 電流I c e 1 1。但是，在習知技術之資料讀出電路中，因為感測放大器 5 0 6和5 1 1之需要，配置較多之電路元件。實際上，因為根據互補之比較動作進行資料讀出，所以相同之資料讀出電路需要配置2個系統，其電路元件數會更進一步的增大。因此，由於製造處理所產生之電路元件間之特性之不規則性，會使資料讀出精確度受到影響。另外，當考慮到圖1 9所示之電路構造時，在輸出節點 5 1 3獲得之輸出電壓不能成為如所希望的高。因此，需要以高精確度檢測輸出電壓V〇。另外，在負回饋電路中，因為電源投入後之動作之不穩定，所以需要經常對感測放大器5 0 6和5 1 1供給動作電流。因此，會使資料讀出電路之待用電流變大，和使消耗電力增力口。另外一方面，在節點No所獲得之輸出電壓Vo包含由於 MTJ記憶單元之製造不規則性所引起之隧道磁阻元件TMR之電阻值（Rmt j)之變動。亦即，要使資料讀出高精確度化時，需要因應製造處理變動所引起之MTJ記憶單元之電阻特性之不規則性，藉以補償資料讀出精確度，需要使用具有此種功能之構造。 [發明之概要] 本發明之目的是提供可以以簡單之電路構造實行高精確度之資料讀出之薄膜磁性體記憶裝置之構造。本發明主要的是一種薄膜磁性體記憶裝置，包含有多個

C:\2D-CODE\91-10\91119946.ptd 第11 1 569215 五、發明說明（8) 記憶單元，互補之第1和第2資料線，和差動放大部。多個記憶單元之各個具有與磁性寫入之記憶資料對應之電阻。差動放大部依照第1和第2資料線之通過電流差進行資料讀出。在資料讀出時，第1和第2資料線之一方，分別經由多個記憶單元中之選擇記憶單元，和被設置作為選擇記憶單元之比較對象之比較單元，形成與固定電壓電結合。差動放大部包含有：電流供給電路，被設在電源電壓與第1和第 2節點之間，至少在資料讀出時，對第1和第2節點供給相同之動作電流；和電流放大電路，電結合在第1和第2節點與第1和第2資料線之間，用來將第1和第2資料線間所產生之通過電流差變換成為第1和第2節點之電壓差，藉以將第 1和第2資料線之各個維持在基準電壓以下之指定電壓。最好使差動放大部更包含有電流供給電晶體，電結合在電源電壓和内部節點之間，在資料讀出時進行ON，藉以供給動作電流。電流供給電路具有第1和第2電晶體，分別電結合在内部節點與第1和第2節點之間，分別具有與第1節點連接之閘極。電流放大電路具有：第3電晶體，電結合在第1節點和第1資料線之間，以其閘極接受基準電壓；和第 4電晶體，電結合在第2節點和第2資料線之間，以其閘極接受基準電壓。因此，本發明之主要優點是使用差動放大部之動作電流作為選擇記憶單元和比較記憶單元之通過電流，所以可以減少資料讀出電路系之電路元件數。另外，因為對選擇記憶單元和比較記憶單元之通過電流進行放大，將其變換成

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569215 五、發明說明（11) Μτ在°己丨思陣列10配置有字線WL和數位線DL分別對應到 J記憶單元之列，和配置有由互補之位元線BL和/BL構之位元線對偶BLP分別對應到MTJ記憶單元之行。在圖】中，代表性的顯示1個之MTJ記憶單元亂，和與其線WL，數位線DL，和位元線對偶BLp之配置。 ‘ MRAM裝置1更具備有：列解碼器2〇，用來對位址信號所示 ^列位址RA進行解碼’藉以實行記憶器陣列1〇之列選擇；仃解碼器25 ’用來對位址信號所示之行位址α進行石^ ’藉以實行記憶器陣列10之行選擇；和讀出電路30和35。讀出/寫入控制電路30和35是電路群之總稱，所包含之電路群有：用以對記憶器陣列1 〇進行資料寫入動作之電路群；和從記憶器陣列10進行資料讀出用之電路群（以下稱為「資料讀出電路系」）。數位線DL在包夾記憶器陣列10之與列解碼器2〇相反側之區域’形成與接地電壓Vss結合。苓照圖2，在實施例1之構造中，記憶器陣列丨〇在各個記憶益列，與位元線BL和/BL之各個交點對應的，分別被配置有ΜΉ記憶單元。亦gP ’與表示列位址和行位址之组八之1個位址對應的，配置2個之MTJ記憶單元。MTJ恨口之” 有與，所示之構造相同之隨道；早和存取元件（存取電晶體）ATR ’串聯連接在對應 BL或/BL與接·地電壓Vss之間。存取電曰舻471：) 與對應之字線WL連接。〖取電曰曰體咖之閘極形成

C: \2D-CODE\9M0\91119946. pid 第15頁 569215 五、發明說明（12) f以下m中’與同—位址對應之2個⑽】記憶單元中 /U立：線乩連接之一方’稱為記憶單元mc，與位元線連接之另外-方稱為比較單元MC#。利用與同一位址對 in，mc和比較單元mc#，用來實行1個位元之資料 :卜二λ二上仓’在记憶單元mc寫入該位址之記憶資料，在比較早疋MC#寫入與記憶單元贶互補之資料。列ί Π.代表性的顯*與第i#ai: ^然數）之記憶單元山：自然數）對應之字線wu，數位線DLi，位元 "]/BLj，以及對應之記憶單元MC和比較單元MC#。制f u以：之說明信號、信號線和資料等之2進 4 = 1監,悲'(例士° ’電源、電壓Vcc)和低電壓狀態（例如丄接地電壓VSS)分別稱為「H位準」和「L位準」。項出/寫入控制電路35在各個記憶選擇閘WCSG被配置在位元绩Ri 4 /βτ ”屬馬入灯線和/Βί之一端之間。寫入行 =擇士閘WCSG在回應對應之寫入行選擇線咖之活性化⑴立 ϋ進行ON。寫入行選擇線魏在資料寫入時於選擇行二性化(H位準）。在圖2中代表性的顯示寫入行選擇線 Λ 選擇問露]，被設置成為與位元線叫和 / β L· J對應。另外，鄰接記憶器陣列10的配置互補之資料線LI〇和 :J t傳達讀出資料和寫入資料。資料線LI〇和/LI〇構成育料線對偶LI OP。 -ΐ 憶單元行’於位元線BL #〇/bl之另外—端，和

貝，〇/LI0之間’设有行選擇閘CSG。行選擇閘CSG

第16頁 569215 五、發明說明（13) 在回應對應之行選擇線CSL之活性化（H位準）時進行⑽。行選擇線CSL在資料寫入時和資料讀出時之雙方，以選擇行被活性化（Η位準）。在圖2中代表性的顯示有行選擇線CSL〕· 和行選擇閘CSG j·，被設置成為與位元線BL j和/BL j對應。首先簡單的說明對MTJ記憶單元之資料寫入動作。^處所說明之一實例是選擇第i列，第j行作為資料情況。列解碼器20在資料寫入時，形成與電源電壓Vcc結合，用來使選擇列之數位線DLi活性化。利用此種方式，被活性$之數位線DLi使其兩端分別形成與電源電壓Re和接地電壓Vss連接。因此，對於被活性化之數位線心，可以使歹向，資料寫入電流1?流動。歹，】方向之資料寫入電與寫入貧料之位準無關的成為一定。另外一方面，列解碼器2〇對於非選接地電壓Vss。利用此種方式，在非選擇之數位線DL不k有列方向之資料寫入電流Ip流動。讀：=/寫A控制t路30更包含有資料寫入電流供給電 4〇。貝料寫入電流供給電路4〇依照入線LIO和/LIO分別設定在電 : 將貝科 VSS(L位準）之一方。例如产電/ C(H位準）和接地電壓 * 一」— 例如，在寫入資料DIN = " 1"之情況㈣。設定在Η位準，時，資料寫入電流供給電^ η，Λ 資料〇,，之情況將/UO設^刻位準。將㈣㈣〇設定在^位準，第17頁 C:\2D-C0DE\9M0\91119946.ptd 五、發明說明（14) 利用此種方式，對於經由寫入行選擇閘WCSG ]•連接—端之選擇行之位元線BLj和/BLj，可以依照寫入資料DiN之^立準，使互反方向之電流流動。其結果是對於與選擇位址辦應之記憶單元MC和比較單元MC#，可以並行的寫入該寫入、資料D I N和其互補之資料。下面將說明從MTJ記憶單元讀出資料之動作。讀出/寫入控制電路30具有被配置在每一個記憶單元疒之等化電路EQG。在圖2中代表性的顯示與第]•號之記憶元行對應之等化電路EQG j。 “

等化電路EQGj具有··電晶體開關31，連接線叫，/叫之間；電晶體開關32,連接在位在元地電屋Vss之間；和電晶體開關33，連接在位元線/BLj和接地電壓Vss之間。電晶體開關31、以和⑶之各個由N通道MOS電晶體構成。 M 在電晶體開關3 1〜3 3之各個夕pa ^ 器2。產生之記憶器陣= 化信號_至少在:㈣

之晶疋期間，被活性化成為Η位準。月J 化樣：=成；=之記憶單元行對應之等電.等化動作’用來將 “ EQ之活性化之預充之各m在接地„Vss f早^之位元祕和/bl 讀出/寫入控制電路3〇〇更具有用來對資料線對偶LIOP進 569215

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之電壓差。在電晶體6 5之閘極，被輸入有以列解碼器2 〇進行資料讀出動作時被活性化成為L位準之感測賦能信號/SE。電晶^ 6 5在回應感測賦能信號/ g e之活性化（L位準）時，供給動作電流，用來使差動放大器6 0進行動作。下面將使用圖3用來說明實施例1之MR AM裝置之資料讀出動作。在圖3中代表性的說明選擇第i列，第]·行作為資料讀出對象時之動作。 ' 參照圖3，在實行資料讀出前之時刻t丨前，資料線等化信號LIOEQ和位元線等化信號BLEQ被活性化成為η位準。利用此種方式，使各個記憶單元行之位元線BL和/BL被預充電成為接地電壓Vss，資料線LIO, /LIO亦被預充電成為接地電壓Vss。在時刻11當開始資料讀出動作時，首先，資料線等化信號UOEQ和位元線等化信號BLEQ被非活性化成為^位準，^ 個位元線BL，/BL和資料線LIO, /LIO與接地電壓Vss分離。利用此種方式準備好開始資料讀出。、然後’在時刻t2，感測賦能信號/SE被活性化成為[位準，開始差動放大器6 〇之動作。利用此種方式，開始對資，線LIO和/LIO之各個供給電流。另外，以同樣之時序使、選擇列之字線WL i和選擇行之行選擇線CSL ]·分別被活性化成為Η位準。在回應f擇列之字線WLi和選擇行之行選擇線cSLj之活性化時’資料線L I 〇經由位元線BL ]•和記憶單元MC被降壓為

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接地電麼Vss ’資料線/LIO經由位元線/BLj和比較單元MC# 被降壓為接地電壓Vss。如上所述，因為記憶單元…和比較單元MC#被寫入互補之資料，所以各個之電阻分別成為 Rmax 和Rmin 之一方。在回應感測賦能信號/ S E之活性化時，由電晶體β 5供給之動作電流，經由資料線LI〇, /LI〇，位元線BL】，/BL〗，記憶單元MC和比較單元mc#之隧道磁阻元件HR之路徑，流到接地電壓V s s。在差動放大器6 〇，由電晶體6 3和6 4構成之電流鏡電路將相同之電流供給到資料線L丨〇和/L丨〇之各個。但是，在與 4擇位址對應之記憶單元MC和比較單元MC#之間，因為存在有電阻差AR，所以兩者之通過電流產生電流差。由於孩電流差之產生，在位元線β L j和/ b l j之間，亦即在資料線LI0和/LI0之間之電壓差，因為相當於差動放大器6〇中之電晶體6 1和6 2中之源極·汲極電壓之差，所以上述之電阻差AR被變換成為電晶體6 1和6 2之通過電流（源極·汲極電流）差△ I。亦即，該電流差△ I成為位元線BL ]•和/BL ]· 間’和資料線LI0和/LI0間之電流差。電晶體61和62在節點No和/No間產生將電流差ΔΙ放大後之電壓差。電壓差Δν之極性，亦即節點Ν〇和/No之電壓之高低，依照被選擇之記憶單元MC之記憶資料而不同。另外一方面，在位元線BLj和/BL j間，以及資料線LI〇和 /LI0間不產生電壓差，資料線110，几1〇和位元線虬〗，/61^· 之各個之電壓，降低為” Vref-Vth-Vmc"。此處之Vth相當

C:\2D-CODE\91-10\91119946.pid 第21頁 569215 五、發明說明（18) ^ ^晶體61，62之臨限值電壓，Vmc相當於由記憶單元MC和比較單元MC#所產生之電壓降。 r ΐ準電壓^e f在考慮到隨道磁阻元件中t隧道隔離膜之】二膜之可罪度等時’上述之電壓"he卜被設定渦Φ ^大、力4 〇〇 mV耘度。利用此種方式可以避免因為施加 k 而造成記憶單元破壞，可以提高動作可靠度。 :照節點No和/No間之電壓差Δν之極性，可以讀出選擇 #之記憶貢料。例如，將用以放大節點No和/No之電壓以=置在後段’可以產生來自記憶器陣列1〇之讀在資料讀出完成時，為日本办丨^ ^ ,, ^ ^ ^ ^ ^ 在％刻t4，使感測賦能信號/別，列之子線WLl和選擇行之行選擇線csLj非活性，在時㈣’資料料化信犯位 a Q被活性化成為Η位準，各個位元線bl，/bl = = O’/LIO被預充電’再度成為資料讀出前之能如上所述，在實施例！之構造中，因為使路n 6之動作電流作為記憶單元之通過電流，動放大' :斗讀出！路系之電路元件數。另外，由於電阻差起之電流差△ I，因為利用電晶體壓差Μ，可以進行高精確度換成為電另外、’在貝料碩出時因為對隧道磁阻元件丁MR 壓維持為-定，所以可以抑制隨道磁阻元件之^口喊變動，可以使資料之讀出高精確度化。電阻特性之實施例2

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麥照圖4，貫施例2之構造，當與圖2所示之構造比較時’其不同部份是配置有差動放大器6 〇，用以代替差動放大器60，和省略資料線等化電路5〇之配置。差動放大器60，，當與圖2所示之差動放大器6〇進行比較犄，其不同部份疋省略作為電流源進行動作之p通道M〇s電晶體65之配置。亦即，在差動放大器6〇，，p通道顧電晶體63和64源極在正常時與電源電壓Vcc結合。實施例2之MKAM裝置之其他部份之構造，因為與實施例2 相同，所以不再重複其詳細之說明。下面將使用圖5用來說明實施例2之龍錢裝置之資料讀出動作。在圖5中代表性的說明幻列，第“于被選擇作為資料讀出對象時之動作。芩照圖5，在開始資料讀出動作之時刻t丨之前，因為位元線等化化號BLEQ被活性化成為η位準，所以在各個記憶單元行，位元線BL和/BL被預充電成為接地電壓“3。差動放大裔6 0之動作電流因為在資料讀出動作前經常供給’所以資料線LIO和/LIO之各個依照基準電壓Vre\被欲位在nVref-Vth”。同樣的，節點Νο*/Ν〇之各亦被固定在”Vcc-Vth”。在時刻t2，當選擇列之字線WLi和選擇行之行選擇線 CSL j分別被活性化成為Η位準時，依照選擇位址之記情單元MC和比較單元MC#之電阻差AR之與實施例}相同^ ^流差ΔΙ，產生在位元線BL j和/BL j之間，和產生在資料線^ L I 0和/ L I 0之間。該電流差△ I，與實施例1同樣的，’被電

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晶體61和62變換成為節點No和/No之間之電壓差Λν。另外一方面，在位元線BLj和/BL j間，以及在資料線u〇和/ LI0間不產生電壓差，各個之電壓與圖3所示者同樣的，降低為” Vref-Vth-Vmc”。 7 在此種方式之實施例2之構造中，可以使構成資料讀出電路系之差動放大器之電路構造更進一步的簡化，可以實行與實施例1同樣之高精確度之資料讀出動作。另外，對於寄生電容較大之資料線L丨〇和/L丨〇，因為可以使資料讀出動作前和資料讀出時之間之電壓變化變小，所以可以使資料讀出動作高速化。實施例3 在實施例3所說明之構造是將記憶器陣列丨〇分割成為多個指定單位，在每一個指定單位配置實施例i或2之資料讀出電路系。、/靖參照圖6，實施例3之記憶器陣列1〇被分割成為（η + 1)個 (η ·自然數）之§己憶塊μ Β ( 0 )〜Μ Β ( η)。在記憶器塊μ β ( 〇 ) 〜％8(1〇分別配置有資料線11〇〇，几1〇〇〜[1〇11，/11〇11。利用感測放大器SA(0)〜SA(n)分別實行來自記憶器塊μβ(〇) 〜ΜΒ(η)之資料讀出。另外’在以下之說明中，當總稱記憶器塊ΜΒ(〇)〜ΜΒ(η) 時’亦簡稱為記憶器塊MB，當總稱感測放大器sA ( 0 )〜 S A ( η )之情況時，亦簡稱為感測放大器SA。同樣的，當總稱資料線L I 0 〇〜L I On之情況時，亦簡稱為資料線L I 0，當總稱資料線/L 100〜/LI On之情況時，亦簡稱為資料線

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/LIO。在記憶器塊MB(〇)〜MB(n)更配置有共用之互補之全局資 ^ ^ " 9 0 0 t ^ilGIO^/GIO^ 成全局貢料線對偶G I OP。二放「1。器9°Z含有:電流鏡電路91 ’用來對全局資料線 G I 0和/ G I 0之各個供給相同之電流· 來對全局資料線G 10和/G 10之間之電芦菩放大益92 ’用產生讀出資料D0UT。進行放大’藉以電流鏡電糊具有電晶體93和94分別連接在全局資料線二/G:/^地電壓b之間。電晶體93和9“N通綱電晶體構成。電晶體93和94之各個之„托π上七 ^ 線GI0連接。個之閘極形成與全局資料各：=放大器SA用來實行來自對應之記憶器塊Μ之！貝料之讀出。下面代表性的說明感測放大器sa(〇) 之構造。 =放大器SA(0) ’除了圖2所示之差動放大器6〇外，更包含有貧料傳達電路8〇和85。資料傳入達'路80具，電晶體81和82，串聯連接在電源電 fVcc和王局_貝料線GI〇之間。同樣的，資料傳達電路且有電晶體86和87，串聯連接在電源電壓Vcc和全局資料線、 ’二0 Γ/: ?晶體81和86之閘極分別與差動放大器60之節 JNo和/No連接。在電晶體82和87之問極，與差動放 6〇内之電晶體65同樣的，被輸入有感測賦能信號/SE0 / 感測賦能信號/SE0〜/SEn被設置成分別與記憶器塊Μβ

C:\2D-CX)DE\9M0\91119946.ptd 第25頁 569215 五、發明說明（22) (0)〜MB(n)對應。感測賦能信號/SEO〜/SEn之各個，在對應之記憶器塊被選擇成為資料讀出對象之情況時，被活性化成為L位準。例如，當記憶器塊MB( 0 )被選擇為資料讀出對象之情況時，只有感測赋能信號/SE0被活性化成為L位準’其他感測赋能信號/ S E1〜S Ε η被非活性化成為Η位準。資料傳達電路80在回應感測賦能信號/SE0之活性化時進行動作，利用與節點Ν〇之電壓對應之電流（電晶體86之源極·汲極間電流）用來驅動全局資料線G丨〇。同樣的，資料傳達電路8 5在回應感測賦能信號/ s E 〇之活性化時進行動作，利用與節點/No之電壓對應之電流（電晶體81之源極· 汲極間電流）用來驅動全局資料線/ G丨〇。依照此種方式，因為資料傳達電路8 〇，8 5將全局資料線 GIO，/GIO驅動成為電源電壓vcc，所以電晶體8l，82,86 87 之各個由P通道M0S電晶體構成。在以上所說明之感測放大器SA(0)，差動放大器6〇依昭對應之記憶器塊ΜΒ(0)之選擇位址之讀出資料’在節？iN〇和/No之間產生電壓差。資料傳達電路8〇和“將該電壓差AV變換成為通過全局資料線GI〇和/GI〇之電流差，傳達到全局資料線GI0和/GI0。 ’、依照此種方式二《 n運I路8G和85與電流鏡電路 91所構?之差動放大器’將記憶器塊MB(〇)之節點N〇和/n〇間之電壓差AV ’纟大成為全局f料線㈣和/㈣間之電壓差’利用差動放大器92更進—步的放大，用料麵。被設置成分別與其他之記憶器塊對應之感測放：

C:\2D-CODE\91-10\91119946.ptd 第26頁 569215 五、發明說明（23) 器S A具有與感測放大器s A ( 0 )相同之構造。利用此種構造，可以在全局資料線GI〇和/GI〇產生與來自被遠擇之ό己憶器塊MB之Ί買出資料對庫之雷壓差。复是由記憶器獅⑷〜〇⑷共用，料線對：果 G I 0P和主放大器9 0，可以用來實行被選擇作為資料讀出象之記憶器塊MB之資料讀出。 f 依照此種方式之實施例3之構造時，以差動放大器6〇仃對選擇記憶單70供給通過電流，和利用資料傳達電路 80,85和主放大器90進行全局資料線對偶61〇15之電壓玫大’利用2個階段之差動放大動作，用來實行來自⑽蝻置之資料讀出。依照此種方式，因為全局資料線GI〇，/Gj 與被選擇之記憶單元MC和對應之比較單元MC#之通過電、土路徑分離’所以即使使用隨著位址之大容量化而使寄生〜 $增大之全局資料線GI0，/GI0時，亦可以高速的實行資= 讀出。 4 另外，感測賦能信號/SE0〜/SEn因為包含有資料讀出作時序之指示（相當於實施例}和2之感測賦能信號/SE)，和記憶器塊ΜΒ(0)〜MB(n)之選擇資訊，所以當與在兩者八別設置對應之獨立信號之情況比較時，可以減少信號刀數。、、展實施例3之變化例1 參照圖7，在實施例3之變化例1之構造中，當與實施之構造進行比較時，其不同部份是镯立的配置有感測信號/SE和塊選擇信號/SEL0〜/SELn。

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569215 五、發明說明（24) 感測賦能信號/ S E，與實施例1和2同樣的，在資料讀出時（圖3之時刻t2〜t5間）被活性化成為L位準，作為記憶器塊MB(O)〜MB(n)之共同信號，供給到感測放大器SA(〇)〜 SA(n)之各個。與此相對的，塊選擇信號/SELO〜/SELn分別被設置成與記憶器塊MB ( 0 )〜MB (η)對應，在依照位址資訊使對應之記憶器塊MB活性化時，被活性化成為L位準。在各個感測放大器S A，差動放大器6 0内之電晶體6 5之閘極被輸入有感測賦能信號/SE。另外一方面，在資料傳達電路8 0和85内之電晶體82和87之閘極，被輸入有塊選擇信號/SEL0〜/SELn之對應之1個。例如，在感測放大器sa (〇)，對電晶體82和87之各個之閘極輸入塊選擇信號/SEL0 。其他部份之構造和動作因為與實施例3相同，所以不再重複其詳細之說明。因此，在資料讀出動作時，首先，在回應感測賦能信號 /SE之活性化時，在記憶器塊ΜΒ(0)〜MB (η)之各個並行的實行資料讀出。利用此種方式，在感測放大器S A ( 0 )〜S A (η )之各個’以在差動放大器6 〇之節點n 0和/ n 〇可以產生充分之電壓差之時序，使塊選擇信號/SEL〇〜/SELn之各個順序的活性化。利用此種方式，與實施例3之資料讀出同樣的’在全局資料線G I 〇和/ G I 0間產生與來自被選擇之記憶器塊之讀出資料對應之電位差，可以用來產生讀出資料 _丁。其結果是可以從記憶器塊ΜΒ(0)〜MB(n)之各個，連續的

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高速讀出（η + 1 )位元之讀出資料。亦即，可以提供適於叢發動作之構造之MRAM裝置。 1施例3之轡彳h你丨2 參照圖8，在實施例3之變化例之構造中，當與圖7所示之實施例3之變化例1之構造進行比較時，其不同部份是資料傳達電路80, 85被設在接地電壓Vss和全局資料線G 10及 / G I 0之間。與此對應的，電流鏡電路9丨被設在電源電壓 Vcc和全局資料線GI0和/GI0之間。在實施例3之變化例2之構造中，因為資料傳達電路 8 0，8 5將全局資料線g I 〇，/ GI 0驅動成為接地電壓V s s，所以電晶體81，82, 86, 87之各個由N通道MOS電晶體構成。另外’構成電流鏡91之電晶體93和94由P通道MOS電晶體構成。另外，代替塊選擇信號/SEL0〜/SELn者，設有塊選擇信號SEL0〜SELn，在對應之記憶器塊MB之活性化時，被活性化成為Η位準，在對應之感測放大器s a，被輸入到電晶體8 2和8 7之各個之閘極。其他部份之構造和動作因為與實施例3之變化例1相同，所以不再重複其詳細之說明。採用此種構造時，可以實行電壓放大之極性反轉之與實施例3之變化例1同樣之資料讀出。特別是經由以易於確保更大之源極·汲極電流之N通道M〇s電晶體構成資料傳達電路8 0和8 5，可以使該等之電晶體之尺寸小型化。另外，對於圖6所示之實施例3之感測放大器，亦可以使用同樣之構造，可以使構成資料傳達電路8〇, 85之電晶體群小型化。

C:\2D-OODE\91-10\9]119946.ptd 第29頁 569215 五、發明說明（26) ·~ ---- 實施例4 在貝加例4中所說明之構造是將實施例3和其變化例所示之感測放大器配置在每一個記憶單元行之記憶器陣列ι〇之資料讀出電路系之構造。、f照圖9，在實施例4之構造中，記憶器陣列丨〇之構造和被设置成分別與記憶單元行對應之等化電路EQG和寫入行選擇閘WCSG之構造，與實施例"目同。構成全局資料線對偶GIOP之互補之全局資料線GI〇和/GI〇被設置成用來對記憶器，列1 0進行i位元之資料讀出和資料寫入。另外，主放大裔9 0之構造因為與實施例3相同，所以不再重複直詳細之說明。 a 、在貫，例4之構造中，在記憶單元行分別設置對應之感測放大器SA(0)〜SA(n)。感測放大器SA(O)〜SA(n)之各個之構造，因為與圖8所示之實施例3之變化例2相同，所以不再重複其詳細之說明。在各個記憶單元行中，感測放大器SA所含之差動放大器 60在回應感測賦能信號/SE之活性化時，經由對應之位元線BL和/BL供給選擇列之記憶單元訧和比較單元之通過電流。另外，差動放大器6 〇將電流差△丨（產生在位元線虬和/BI^之間，所具有之極性對應到被選擇之記憶單元仳之。己隐資料）放大成為郎點N 0和/ n 〇之間之電壓差△ v。如此來，在各個冗憶單元行並行的開始資料讀出動作。在各個感測放大器SA，資料傳達電路8〇和85在回應對應之行選擇線CSL之活性化（H位準）時進行動作，在全局資料

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線GIO和/GIO之間產生盥相 v ^ m ^ ^ ^ ^ 王^相關之即點No和/No間之電壓差△ V對應之電流差。亦即，. 兔Η你渔夕w挪在對應之行選擇線CSL被活性化成冯Η位準之選擇杆，於至舌丄^ ，之雷豚罢Λν 放大器60之節點Νο和/Νο間產生之電二差△ V，經由電流镑雷茬私# 士 h Α 电L鏡電路91和貨料傳達電路8 0, 85之 η ^ . 文大成為王局資料線G 10和/G 10間之電 Μ是0差動放大ρ (^脾厶民-欠Μ丄审、佳 .Λ. ^ Ζ將王局— 貝料線G I 0和/G I 0間之電壓差更進一步的放大，產生夾。 D〇UT 座生木自冗憶裔陣列1 0之讀出資料利用此種構造，在各個0陰。σ 一 ^ Φ ,, ns t 隹谷個5己隐早兀行，在開始並行之資料 5貝出後’川貝序的—拖；f子裡元之择中-I。=曰擇，可以連續的高速輸出多個位 ^ 、別疋因為構建成利用各個差動放大器6 0

直接驅動位元線斜彳黑P -步的高速化戶“可以使資料讀出動作更進 /RT另絰由將全局貪料線GI0和/GI0設在與位元線儿和 /BL相同之方向，可以&皂、奋狄々 ^MPAM ^ 了乂成為適於多個位元並行輸出之構造之MRAM裝置。實施例4之變化例圖10 ’在實施例4之變化例之構造中，除了實施例4 之構迻外，另使用有所謂之「共享感測構造」。亦即η己It益陣列1 〇被分割成為左側區域i L和右側區域10R，在其間包夾配置有感測放大器^(〇)〜^(“之區域。左側區域10L和右侧區域10R之各個之構造，實質上與至目前所說明之記憶器陣列丨〇相同。在以下之說明中，^ 側區域10L和右側區域10R分別稱為記憶器陣列i〇l *i〇r。

569215 五、發明說明（28) 另外，在圖1 0中，為著區別分別被配置在記憶器陣列 1 0 L和1 0 R之信號線，所以對於被配置在記憶器陣列1 〇 [之字線，數位線和位元線，以乳1，01^，61^，/61^表示，對於被配置在記憶器陣列1 OR之字線，數位線和位元線，以 WLR，DLR，BLR，/BLR表示。另外，圖中未顯示者，對於記憶器陣列1 0 L和1 〇 R之各個，將圖2所示之寫入行選擇閘⑺c S G 配置成與各個記憶單元行對應。感測放大器S A ( 0 )〜S A (m)之各個被記憶器陣列1 〇 l和1 0 R 共用，感測節點Ns(0)〜Ns (m)中之對應的1個，和感測節點/Ns(0)〜/Ns (m)中之對應的1個之通過電流差，被放大成為對應之節點N 〇和/ N 〇間之電壓差。在以下之說明中，當總稱感測節點N s ( 0 )〜N s (m )時亦稱為感測節點n s，當總稱感測節點/ N s ( 0 )〜/ N s (m)時亦稱為感測節點/ n s。與s己憶為單元行分別對應的配置有位元線連接開關 BSWL(O)，BSWR(〇)〜BSWL(m)，BSWR(m)，用來控制感測節點 Ns和/Ns，與記憶器陣列1〇R和1〇[之間之連接。在以下之 =明中’當總稱位元線連接開關BSWL(〇)〜BSWL(m)之情況打亦柄為位tl線連接開關bSWL，當總稱位元線連接開關 BSWR(O)〜BSWR(m)之情況時亦稱為位元線連接開關BSWR。、例如’位元線連接開關BsWL ( 〇 )在回應控制信號儿IL之活性化時，使位兀線BLL〇和/BLL〇分別與感測節點和 /NsjO)連接。同樣的，位元線連接開關bswr(㈠在回應控制=號BLIR之活性化時，使位元線blr〇*/blr〇*別與感測郎點N s ( 0 )和/ n s ( 〇 )連接。

第32頁 569215 五、發明說明（29) 被設置成與其他之記憶單元行對應之位元線連接開關 B S W L和B S W R亦同樣的進行動作。因此，在控制信號β l I L被活性化之期間，感測節點Ns(0)，/Ns(0)〜Ns(m)，/Ns(m)，分別與記憶器陣列10L之位元線BLLO, / BLLO〜BLLm，/BLLm 連接。相反的，在控制信號BL I R被活性化之期間，感測節點N s ( 0 )，/ N s ( 0 )〜N s (m)，/ N s (m)，分別與記憶器陣列1 〇 l 之位元線BLRO, /BLRO〜BLRm，/BLRm連接。被設置成分別與記憶單元列對應之等化電路EqG〇〜EgGm ’在回應位元線等化信號BLEQ之活性化時，實行等化·預充電動作。例如，等化電路EQGO在回應位元線等化信號 BLEQ時，將感測節點Ns(0)和/Ns(〇)之各個設定在接地電壓V s s。依照此種方式，在回應位元線等化信號儿印之活性化時，將感測節點Ns(〇)，/Ns(0)〜Ns(m)，/Ns(m)之各個設定在接地電壓V s s。在資料讀出時，位元線等化信號BLEQ從Η位準變化成為l 位準，用來使感測節點Ns(0)，/Ns(0)〜Ns(m)，/Ns(m)之各個成為與接地電壓Vss分離。另外，控制信號儿几和儿… 只有其中之一方被活性化成為Η位準。利用此種方式，被配置在記憶器陣列1 0L和1 OR之非選擇之一方之位元線 BL，/BL成為與對應之感測節點ns和/Ns電分離。其結果是感測放大器SA(0)〜SA(m)之各個，根據盥對應之感測節點Ns，/Ns連接之被選擇記憶器陣列之位元線間戶^ 產生之電流差，實行與實施例4同樣之資料讀出動作。依照實施例4之變化例之構造時，因為根據共享感測構

569215 五、發明說明（30) 造配置感測放大器SA，所以在資料讀之實質上之脱Μ ε — 、 t可以抑制位元線化。、'線長度，可以使資料讀出更進一步的高速，，貫施例!5 在實施例5中所說明之差動放大器之構例1至4和其變化你|r丄 ° 了代#貫施的進行料利之差動放大器60，60，，可以更穩定曰：施例5之差動放大器6〇#具有:N通道M〇S電曰曰體6!和63 ’串聯連接在資料線u〇(或位元線叫和節點垃；！放大器6°#更具有:p通賴電晶體62 1 P、雨首It 線/U〇(或位元線/BL)和節點㈣之 =接P。通道MOS電晶體62#和64#，形成與電晶體“和“並聯電晶體63和64之各個閘極形成與電晶體62和64之連接節 •，”占連接，電Ba體6 3 #和6 4 #之各個閘極形成與電晶體6〗#和 63#之連接節點連接。在電晶體61，以，61#，62#之各個之閘極，被輸入有基準電壓Vref。差動放大器60#更具有p通道M〇s電晶體65，電結合之電壓Vcc和節點Nsp之間。對電晶體62之閘極輸入感測賦能信號/SE。另外，與圖4所示之差動放大器6〇，同樣的，可以省略電晶體65之配置。利用此種構造’在差動放大器6〇 #可以均衡節點…和/N〇之負載容量。在如同差動放大器6 0, 6 0,之節點N〇*/N〇間 C:\2D-CODE\91-10\91119946.ptd 第34頁 569215

負載容量不均衡之；I：签1 i 壓差Δν所需要之時門H，節點N〇*/N〇間產生充分之電進行變化，相對的在=測時間)隨著讀出資料可以與讀出資料之杨、、隹補型構成之差動放大器60#中，外，^為差翻姑女^準無關的使存取時間成為一定。另穩定之資料讀出動：作之直流增益亦變大，所以可以實現另外，依照實施例i至4及該等之變化例，在圖2、4、用、莫動：士9和1〇所分別顯示之資料讀出電路系中，均可應用差動放大器6 0,60,和60#之任何一個。次另外，ΐ實施例1至4及該等之變化例中，以使用互補之資料、农之資料項出動作作為前提，但是對於記憶器陣列玉〇，構=’如至目前所說明之方式，不只限於利用2個之MTJ 吕己憶單兀用來記憶丨個位元之記憶單元配置。下面將使用圖1 2A〜1 2C用來說明利用互補之資料線進行資料讀出動之陣列構造之變化。在圖1 2 A中顯示記憶單元配置，利用實施例1至4及該等之變化例所示之2個之MT J記憶單元，用來記憶1個位元。在該配置中，與同一個位址對應之2個記憶單元MC和…#分別形成與互補之資料線LIO(BL)和/LIO(/BL)連接，根據互補資料線間之通過電流差實行資料讀出。圖1 2 A所示之記憶單元配置需要記憶位元數之2倍之Μ T J δ己憶單元’因為依照實際記憶互補資料之M T J記憶單元間之通過電流差，用來實行資料讀出，所以可以因應隧道磁阻元件之製造特性之不規則性，可以實行高精確度之資料

C:\2D-OODE\9MO\91119946.ptd 第35頁 569215 五、發明說明（32) 讀出。在圖1 2 B和1 2 C顯示使用具有中間電阻之虛擬記憶單元之 A憶單元配置。虛擬記憶單元DMC具有電阻^” *Rmin(分別對應到記憶單元MC之2種記憶資料位準（"1"，" 〇"))之中間值之電阻Rm。最好設計成Rm = Rmin+AR/2(AR = Rmax_ Rmin)。通常，虛擬記憶單元⑽^被設計成包含有與正常之 Μ T J ό己憶早元M C同樣之隨道磁阻元件τ μ R。在配置有虛擬記憶單元DMC之構造中，因為在每一個MTJ 記憶單元實行1個位元之資料記憶，所以可以減少記憶單元之配置個數。在圖1 2Β顯示虛擬記憶單元DMC形成虛擬列之配置例。在該配置中’在各個記憶單元列，記憶單元形成與位元線B L或/ B L之任何一個連接。例如，在奇數列與位元線 BL連接’在偶數列與位元線/儿連接，以此方式交替的配置記憶單元MC。圖中未詳示之虛擬記憶單元DMC被配置成為跨越2個虛擬列’共用正常記憶單元MC和記憶單元行。另外配置有虛擬子線D W L 1和D W L 2分別對應到虛擬列。虛擬記憶單元在各個虛擬列，形成與位元線BL或/BL之一方連接。利用此種配置，經由字線WL和虛擬字線DWL1，DWL2之選擇性活性化，可以使被選擇之記憶單元MC和虛擬記憶單元 DMC，分別連接到互補之資料線li〇(BL)和/LICK/BL)之一方，所以可以進行根據互補資料線間之通過電流差之資料讀出。、、

569215 五、發明說明（33) 另外，亦可以如圖1 2 C所示，以形成虛擬行之方式配置虛擬記憶單元DMC。虚擬記憶單元DMC被配置成共用正常之記憶單元MC和記憶單元列，另外，與虛擬列對應的設有虛擬位元線DBL。資料線LIO和/LIO形成與選擇行之位元線和虛擬位元線DBL連接。利用此種配置，利用字線WL之選擇性之活性化，可以在互補之資料線LIO(BL)和/LIO(DBL)，分別連接被選擇之記憶單元MC和虛擬記憶單元DMC，所以可以進行根據互補資料線間之通過電流差之資料讀出。亦即’構建成配置虛擬A憶早元D M C，在每一個之μ τ j記，單元實行1個位元之資料記憶，在依照實施例丨至5和該專之變化例之資料讀出電路系之構造中，代替比較單元 MC#者，亦可以以虛擬記憶單元DMC作為選擇記憶單元之比較對象，可以實行同樣之資料讀出動作。〜實施例fi 在實施例6中所說明之資料讀出電路系之構造以且有中間電阻之基準單元，亦即圖12B、12C所示之虛擬記憶單 tlDMC之配置作為前提。 =圖13，在實施例6之構造中，在記憶器陣㈣，與圖⑽同樣的’配置有記憶單元_虛擬記霞。亦即，虛擬記憶單元DMC被配置成A昧办π ^ ^ UP . , 夏成為跨越2列，共用正常之記憶早兀M C和記憶單元行。與各個記憶單元行對應的，配署古7 ^ ^ β ^ 此置有位元線對偶BLPj由互補之位元線B L和/ B L構成。座久彳田a 再风”各個位元線BL和/BL對應的，

第37頁 569215 五、發明說明（34) 設有預充電閘PG和/PG。各個預充電閘PG和/PG在回應位元線預充電信號B L P R時，使對應之位元線B L和/ B L之一端形成與接地電壓V s s結合。

記憶單元MC每隔1列的交替配置，在奇數列與位元線BL 連接’在偶數列與位元線/BL連接。記憶單元MC具有隧道磁阻元件TMR和存取元件（存取電晶體）ATR。存取電晶體 ATR在回應對應之字線WL之活性化時進行〇N。分別與虛擬記憶單元之列對應的，配置有虛擬字線DWLi 和DWL2。與虛擬字線])WL1對應之虛擬記憶單元群具有虛擬磁阻元件TMRd和虛擬存取元件（存取電晶體）ATRd，連接在對應之位元線/BL和接地電壓Vss之間。虛擬存取元件ATRd 依照當選擇奇數列時被活性化之虛擬字線DWL1進行on。與此相對的，與虛擬字線DWL2對應之虛擬記憶單元群具有虛擬磁阻元件TMRd和虛擬存取元件（存取電晶體）ATRd，連接在對應之位元線BL和接地電壓Vss之間。虛擬存取元件ATRd依照當選擇偶數列時被活性化之虛擬字線DWL2 ON。各個虛擬記憶單元DMC之電阻Rm被設計成為Rm = Rmin + ( △ R/2)。例如，記憶與電阻Rmin對應之資料，利用與記憶單元MC同樣之隧道磁阻元件TMR用來構成虛擬磁阻元件〜 TMRd，和經由將虛擬存取元件人了“之⑽電阻設定成為比存取電晶體ATR大AR/2，用來構成虛擬記憶單元DMC。或是將虛擬存取元件ATDd和存取電晶體ATR之⑽電阻設計成相同，使虛擬磁阻元件TMRd成為記憶與電&Rmin對應之資料

C:\2D-C0DE\9]-l〇\9i119946.ptd 第38頁 569215 五、發明說明（35) 之隧道磁阻元件TMR，和電阻為AR/2之固定電阻之串聯連接’可以用來構成虛擬記憶單元DMC。在圖1 3中，代表性的顯示與第1號和第2號之記憶單元行對應之字線WL1，WL2和數位線DL1，DL2，與第j號之記憶單元行對應之位元線BL j和/BL j，和與該等對應之記憶單元 MC和虛擬記憶單元DMC。在實施例6之構造中，更設有被配置成與各個記憶單元行對應之行選擇閘CSG，和被配置成與記憶器陣列1 〇鄰接之互補之資料匯流排DB和/DB。資料匯流排DB和/DB構成資料匯流排對偶DBP。 ' 行選擇閘CSG連接在位元線BL和/BL之另外一端與資料匯流排DB和/DB之間，在回應對應之行選擇線CSL之活性化時進行ON。例如，行選擇閘CSG j在回應行選擇線CSL j之活性化時，使對應之位元線BL j和/BL j之另外一端，分別與資料匯流排D B和/ D B連接。實施例6之資料讀出電路ι10包含有：電流源丨2〇，被設在電源電壓Vcc和節點/No之間，用來對節點/N〇供給一定電流I s ;電晶體1 2 2，電結合在節點/ N〇和資料匯流排/DB之間，和電流檢測電阻1 2 4，連接在節點/ n 〇和接地電壓v s s 之間。資料讀出電路1 10更包含有：電流源丨25，被設在電源電壓Vcc和節點No之間，用來對節點“供給一定電流Is ;電晶體1 27 ’電結合在節點n〇和資料匯流排DB之間；和電流檢測電阻1 2 9 ’連接在節點n 〇和接地電壓v s s之間。電流檢

C: \2D-OTDE\91-10\91119946.ptd 第39頁 569215 五〈發明說明（36) -- 測電阻124和129之電阻被設定在相同之值RL。貧料讀出電路11 0更包含有：電壓放大器丨3 〇，用來對資料，流排DB和/DB之指定之一方，和指定之基準電壓”之電壓差進行放大，藉以產生回饋電壓Vfb ;和電壓放大器 140，用來對節點No和/N〇間之電壓差進行放大，藉以產生頃出貢料D0UT。在圖1 3中所示者是電壓放大器丨3〇之輸入側和資料匯流排/DB連接之電路構造例，但是亦可以以另夕β卜一方之資料匯流排DB作為電壓放大器1 30之輸入側。電壓放大裔1 3 0所輸出之回饋電壓v f b被輸入到電晶體1 2 2和 1 2 7之各個閘極。基準電壓v r被設定為與實施例1之基準電壓V r e f相同。在資料讀出前，因為各個字線WL被非活性化，所以使位元線BL和/BL，及記憶單元MC和虛擬記憶單元DMC之間分離。另外，因為位元線預充電信號BLpR被活性化，所以位元線BL和/BL之各個被預充電成為接地電壓乂^。另外’因為各個行選擇線CSL亦被非活性化，所以資料匯流排DB和/DB，形成與各個位元線bl和/BL分離。因此，利用由電壓放大器1 3 0和電晶體1 2 2，1 2 7構成之資料線電壓嵌位部，可以在資料讀出前將各個資料匯流排DB和/DB嵌位在指定電壓Vr。在資料讀出時，位元線預充電信號BLPR被非活性化，各個位元線BL，/BL形成與接地電壓Vss分離。然後，依照位址選擇，使選擇列之字線，選擇列之行選擇線和虛擬字線 DWL1和DWL2之一方，被選擇性的活性化。

llli

C:\2D-CODE\91-10\91119946.ptd 第40頁 569215

、士 =對應U料匯流觸和選擇行之位元祕，經由被k擇之圯fe早7LMC和虛擬記憶單元DMC之一方，電結合在電源電壓Vee和接地電壓Vss之間。同樣的 /DHj擇行之位元線/BL，、經由被選擇之記憶單元mc和』擬，己fe早兀DMC之另外一方，電結合在電源電壓v 電壓Vss之間。在資料讀出時，由電壓放大器13〇，電晶體1 22, 1 27構成之資料線電壓嵌位部，與資料讀出前同樣的，將資料匯流排DB和/DB之各個嵌位在指定電壓訐。特別是在資料匯流排/DB與虛擬記憶單元DMC連接之情況時，根據虛擬記憶單兀DMC之通過電流，實行資料匯流排DB */Db之嵌位動作。因此，資料讀出電路110，在資料匯流排DB，/DB和選擇行之位元線B L，/ B L被嵌位在上述之指定電塵之狀態，在資料匯流排DB和/DB之通過電流間，產生與被選擇之記憶單元M C和虛擬記憶單元d M C之電阻差（△ R / 2 )對應之電流差。依照資料匯流排DB和/DB之通過電流差，於具有相同之電阻RL之電流檢測電阻124和129之間亦產生通過電流差，與此對應的，在節點No和/No之間，產生與被選擇之記憶單元MC之記憶資料對應之電壓差。其結果是電壓放大器 130可以產生讀出資料d〇UT用以反映被選擇之記憶單元MC 之記憶資料之位準。另外，在資料匯流排DB和虛擬記憶單元DMC連接之情況，電壓放大器1 30之輸入側和資料匯流排DB和/DB之間之連接即使不特別的變換，亦可以與根據被選擇之記憶單元

C:\2D-CODE\91-10\91119946.ptd 第41頁 569215 五、發明說明（38) MC和虛擬記憶單元DMC之通過電流差同樣，實行資料讀出動作。但是，亦可以構建成在根據虛擬記憶單元DMC之通過電流’嚴密實行資料匯流排DB, /DB之電壓嵌位動作之情況時，與虛擬字線DWL1，DWL2之選擇連動的，變換電壓放大器1 30之輸入側與資料匯流排DB和/db之間之連接。如上所述，在此種實施例6之構造中，基本上可以將資料匯流排DB, /DB和選擇行之位元線BL和/BL之電壓維持在一定位準的實行資料讀出動作。因此，該等具有較大寄生電容之貪料線不會產生充放電，可以高速的實行資料讀出0 特別是在資料讀出前，因為將大寄生電容之資料匯沆 DB和/DB嵌位在與資料讀出時同樣之指定電壓，所以在"· 始資料讀出時，不需要資料匯流排汕和/別之充放電。; 結果是可使資料讀出動作更進一步的高速化。 /、 ^外，因為根據虛擬記憶單元DMC之通過電流，亦據貫際之電阻實行資料匯流排DB，/DB之電壓嵌位動作，以可以因應由於製造處理變動所引起之mtj記 =。不規則性’可以確保資料讀出動作(獲得最= f施例6之轡^[丨^ 實施例6中所示之構造是在與正常之MTJ圮# i 陣列内，將基準單元吊、之MTJ °己憶早70相同之县/與#如R (虛擬憶早70配置成為行列狀，作之广匕例中所說明之資料讀出電路系之構造疋將基準早7L配置在記憶器陣列外。傅k 569215

569215 五、發明說明（40) 排D B 2電結合。例如，位元線B L1經由行選擇閘C G (1)形成與資料匯流排DB1電結合，位元線BL2經由行選擇閘CG(2) 形成與資料匯流排DB2電結合。行選擇閘CG(1)，CG(2)，. . · 之各個例如由N通道MOS電晶體構成。以下在總稱行選擇閘 CG( 1 )，CG(2)，· . ·之情況時，亦稱為行選擇閘CG。另外，在共用同一個行選擇線CSL之每一個記憶單元行’配置引線選擇閘RCSG。讀出選擇閘RCSG在對應之行選擇線被活性化之情況時，用來使行選擇閘CG之閘極形成與節點Nb連接。例如，在回應行選擇線CSL1之活性化時，讀取選擇閘RCSG1使行選擇閘CG( 1 )和CG(2)之各個閘極形成與節點Nb連接。另外一方面，讀取選擇閘RCSG在對應之行選擇線被非活性化之情況時，使對應之行選擇閘CG之閘極形成與接地電 V s s連接。利用此種方式，使與非選擇之行選擇線對應之行選擇閘CG之各個成為〇FF。被配置在記憶器陣列丨〇外作為基準單元之複製 =基準節點計和接地電壓Vss之間。複製：憶單 -ΓΛ Λ ,13Λ" ^ ^M m # ^DMC ^ ^ ^串聯連接之歿製磁阻元件TMRr和複製存取 ==件：和複製存取哪 ATRd ； ^ ^ #™Rd ^ ^ / Λΐ ▲存取^件^1^之閘極被固定在電湄雪颅 Vcc，正常時被設定為⑽狀態。電源電£ μ把例6之k化例之資料讀出電路1 5 〇包含有電流源

569215 五、發明說明（41) 1 2 〇 ’電晶體1 2 2，電流檢測電阻1 2 4，和電壓放大器1 3 〇、 140。電壓放大器13〇對經由複製記憶單元RMC形成與接地電壓Vss結合之基準節點Nr和指定之基準電壓Vr之電壓差進行放大，將回饋電壓V f b輸出到節點N b。電晶體1 2 2電結合在基準節點N r和節點N 〇之間，以其閘極接受回饋電壓 Vfb 〇資料讀出電路150更包含有：電流源165，被設在電源電壓V c c和郎點N 〇之間，用來將一定電流I s供給到節點/ n 〇 ; 選擇開關1 67，用來變換資料匯流排DB1和DB2與節點No之間之連接；和電流檢測電阻1 6 9，連接在節點n 〇和接地電壓Vss之間。電流檢測電阻1 24和1 69之電阻被設定在相同之值RL。述擇開關1 6 7在回應控制信號S W G時，使與資料匯流排 DB1和DB2中之選擇記憶單元結合之一方，形成與節點N〇連接。例如，控制信號SWG可以由1位元信號構成，用來表示選擇記憶單元是屬於偶數行和奇數行之那一個。在資料讀出前，各個字線WL和各個行選擇線被非活性化’和位元線預充電信號BLPR被活性化。因此，各個位元線B L形成與記憶單元M C分離，被充電成為接地電壓v s s。另外，資料匯流排DB和/DB亦被充電成為接地電壓。5。在資料讀出時，位元線預充電信號BLPR被非活性化，各個位元線BL，/BL和資料匯流排DB1, DB2之各個形成與接地電壓Vss分離。另外，依照位址選擇，使選擇列之字線和選擇行之行選擇線，選擇性的被活性化。另外，利用選擇

C:\2D-CODE\91-10\91119946.ptd 第45頁 569215 五、發明說明（42) 開關1 6 7使資料匯流排D B1和D B 2之一方，形成與節點n 〇連與此對應的，在用以構成選擇行之行選擇閘CG之㈣^電晶體之閘極，與電晶體1 2 2之閘極同樣的，被輸入有回饋電壓Vfb用來將基準節點Nr維持在基準電壓vr。因此，利用以電壓放大1 3 0，電晶體1 2 2和選擇行之行選擇閘CG構成之資料線電壓嵌位部，選擇行之位元線根據複製記憶單元R M C之通過電流，被嵌位在指定電壓v r。與此對應的，資料匯流排DB1和DB2之被選擇之一方和選擇行之位元線BL，經由被選擇之記憶單元眈，電結合在電源電壓Vcc和接地電壓Vss之間。同樣的，基準節點經由複製記憶單元RMC，電結合在電源電壓Vcc和接地電壓Vss之間。因此，資料讀出電路1 1 0，在基準節點Ν Γ和選擇行之位元線被欲位在上述之指定電壓之狀態，使與被選擇之記憶單元，和複製記憶單元RMC之電阻差（ar/2)對應之電流差，產生在被選擇之資料匯流排和基準節點Nr之通過電流間。與此對應的，利用具有相同電阻RL之電流檢測電阻丨24 和1 59，在節點No和/No之間，產生與被選擇之記憶單元μ[ 之記憶資料對應之電壓差。其結果是電壓放大器丨3〇可以與實施例6同樣的產生讀出資料D〇UT。利用此種構造，與實施例6之資料讀出動作同樣的，可

C:\2D-CODE\91-10\91119946.ptd 第46頁 569215 五、發明說明（43) 行列狀之虛擬記憶單元DMC者，因為可以配置1個之複製記憶單元，所以當與實施例6之構造比較時，可以使記憶器陣列1 0之面積小型化。元件編號之說明 1 MRAM 裝置 10 ^ 10L、 10R 記憶器陣列 20 列解碼器 25 行解碼器 50 ^ EQG 等化電路 60 > 60，> 60# 、 92 差動放大器 80 ^ 85 資料傳達電硌 90 主放大器 110 ^ 150 資料讀出電路 120 ^ 125 > 155 電流源 124 > 129 電流檢測電阻 127 > 122 電晶體 130 ^ 140 電壓放大器

C:\2D-CODE\9MO\91119946.ptd 第47頁 569215 圖式簡單說明圖1是概略方塊圖，用來表示本發明之實施例之MRAM裝置之全體構造。圖2是電路圖，用來表示記憶器陣列和其周邊電路之實施例1之構造。圖3是動作波形圖，用來說明實施例1之MR AM裝置之資料讀出動作。圖4是電路圖，用來表示記憶器陣列及其周邊電路之實施例2之構造。

圖5是動作波形圖，用來說明實施例2之MR AM裝置之資料讀出動作。圖6是電路圖，用來表示實施例3之資料讀出電路系之構造。圖7是電路圖，用來表示實施例3之變化例1之資料讀出電路系之構造。圖8是電路圖，用來表示實施例3之變化例2之資料讀出電路系之構造。圖9是電路圖，用來表示記憶器陣列和其周邊電路之實施例4之構造。

圖1 0是電路圖，用來表示記憶器陣列和其周邊電路之實施例4之變化例之構造。圖11是電路圖，用來表示實施例5之差動放大器之構造。圖1 2A〜1 2C是概念圖，用來說明利用互補之資料線進行資料讀出動作時之陣列構造之變化。

»1111

m C:\2D-CODE\91-10\91119946.ptd 第48頁 569215 圖式簡單說明圖1 3是電路圖，用來表示實施例6之資料讀出電路系之構造。圖1 4是電路圖，用來表示實施例6之變化例之資料讀出電路系之構造。圖1 5是概略圖，用來表示MTJ記憶單元之構造。圖1 6是概念圖，用來說明對MTJ記憶單元之資料寫入動作。圖1 7是概念圖，用來說明資料寫入時之資料寫入電流和隧道磁阻元件之磁化方向之關係。

圖1 8是概念圖，用來說明來自MT J記憶單元之資料讀出。圖1 9是電路圖，用來表示習知技術之MR AM裝置之資料讀出電路之構造。

C:\2D-CDDE\91-10\91119946.ptd 第49頁

Claims

569215 六、申請專利範圍 1 · '一種缚膜磁性~ 多個記憶單元，=記憶裝置，其特徵是具備有： • >、有電阻對應到被磁性耷 , 馬入之記憶資互補之第1和第2資料線；、差動放大部，依职… 差，用來進行資料^述之第1和第2資料線之通過電流在資料讀出時，上、、’ 由上述多個記憶單元f之第1和第2資料線之—方，分別經述選擇記憶單元之比軔之選擇記憶單元，和被設置作為上料 —軔a ,, 队自又罝tF马上雷έ士合；射象之比較單元，形士咖门 %、，、口口心成與固定電壓上述之差動放大外 ^ 包各士' 電流供給電路，被％ 3有·· 至少在上述之資料讀：$電源電壓與第1和第2節點之間，同之動作電流；和守，對上述之第1和第2節點供給相電流放大電路，$ _ 第1和第2資料線之間結^在上述之第1和第2節點與上述之產生之通過電流差變換將上述之第1和第2資料線間所差，藉以將上述之第丨知成為上述之第1和第2節點之電壓以下之指定電壓。 ϋ ^ 2資料線之各個維持在基準電壓 2.如申請專利範團 & 上述之差動放大部1項之薄膜磁性體記憶裝置，其中上述之電源電壓和内& f含有電流供給電晶體，電結合在藉以供給上述之動 °卩節點之間，在資料讀出時進行ON，上述之電流供給具有第1和第2電晶體，分別電結合

C:\2D-C0DE\91-10\91119946. ptd 第50頁 569215 六、申請專利範圍在上述之内部節點與上述之第1和第2節點之間，分別具有與上述之第1節點連接之閘極；上述之電流放大電路具有：第3電晶體，電結合在上述之第1節點和上述之第1資料線之間，以其閘極接受上述之基準電壓；和第4電晶體，電結合在上述之第2節點和上述之第2資料線之間，以其閘極接受上述之基準電壓。 3. 如申請專利範圍第2項之薄膜磁性體記憶裝置，其中上述之基準電壓低於上述之電源電壓。 4. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其中上述之電流供給電路在資料讀出前亦對上述之第1和第2 節點供給上述之動作電流。 5. 如申請專利範圍第4項之薄膜磁性體記憶裝置，其中上述之電流供給電路具有第1和第2電晶體，分別電結合在上述之電源電壓與上述之第1和第2節點之間，分別具有與上述之第1節點連接之閘極；上述之電流放大電路具有：第3電晶體，電結合在上述之第1節點和上述之第1資料線之間，以其閘極接受上述之基準電壓；和第4電晶體，電結合在上述之第2節點和上述之第2資料線之間，以其閘極接受上述之基準電壓。 6. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其中上述之多個記憶單元被配置成分割為多個記憶器塊；上述之差動放大部，與上述之第1和第2資料線被設置在

C:\2D-CODE\91-10\91119946.ptd 第51頁 569215 六、申請專利範圍上述之每一個記憶器塊；上述之薄膜磁性體記憶裝置更具備有：互補之第1和第2全局資料線，被共同的設置在上述之多個記憶器塊；全局電流供給部，被設在第1電壓與上述之第1和第2全局資料線之間，用來對上述之第1和第2全局資料線之各個供給相同之電流；多個第1資料傳達電路，被設置成分別與上述之多個記憶器塊對應，分別利用與相關差動放大部之上述第1節點之電壓對應之電流，用來將上述之第1全局資料線驅動成為第2電壓；多個第2資料傳達電路，被設置成分別與上述之多個記憶器塊對應，分別利用與相關差動放大部之上述第2節點之電壓對應之電流，用來將上述之第2全局資料線驅動成為上述之第2電壓；和電壓放大器，用來對上述之第1和第2全局資料線間之電壓差進行放大，藉以產生讀出資料。 7.如申請專利範圍第6項之薄膜磁性體記憶裝置，其中，上述之第1和第2電壓分別相當於上述之電源電壓和接地電壓；上述之各個第1資料傳達電路具有第1 N通道場效型電晶體，電結合在上述之第1全局資料線和上述之接地電壓之間，具有與對應之第1節點連接之閘極；和

C:\2D-O0DE\91-10\91119946.ptd 第52頁 569215 六、申請專利範圍上迷之各個第2資料傳達電路具有第2N通道場效型電晶體’電結合在上述之第2全局資料線和上述之接地電壓之間’具有與對應之第2節點連接之閘極。 8 ·如申請專利範圍第1項之薄膜磁性體記憶裝置，其中上述之多個記憶單元（MC)被配置成為行列狀； %上述之第1和第2資料線分別對應到被配置在每一個記憶單兀行之互補之位元線；上述之差動放大部被設置在上述之每一個記憶單元行作為感〉則放大哭；上迷之薄膜磁性體記憶裝置更具備有： f補之第丨和第2全局資料線，被共同設在上述之多個記憶早元； =j電流供給部，被設在第1電壓與上述之第1和第2全枇岭知、、’之間’用來對上述之第1和第2全局資料線之各個仏^相同之電流；多 4固元二對Ϊ \ #八料傳達電路’被設置成分別與上述之記憶單動放大部之刀別依照行遠擇結果進行動作’利用與相關差之第1八艮之-上述第1節點之電壓對應之電流，用來將上述多：第以為第2電壓；元行對号15 ¥路’被設置成分別與上述之記憶單儿〜打應，分別依昭關差動放大部之上^ 迷仃選擇結果進打動作’利用與相上述之篦？入& 一述第2節點之電壓對應之電流，用來將電麼放大線驅動成為上述之第2電遂；和來對上述之第1和第2全局資料線間之電

第53頁 569215 六、申請專利範圍壓差進行放大，藉以產生讀出資料。 9.如申請專利範圍第1項之薄膜磁性體記憶裝置，其中上述之電流供給電路具有：第1電流鏡電路，用來對上述之第1節點和第3節點之各個供給上述之相同電流；和第2電流鏡電路，用來對上述之第2節點和第4節點之各個供給上述之相同電流；上述之電流放大電路具有：第1變換電路，被設在上述之第1和第4節點與上述之第1 資料線之間，用來在上述之第1節點，產生與上述第1資料線之上述通過電流對應之電壓；和第2變換電路，被設在上述之第2和第3節點與上述第2資料線之間，用來在上述之第2節點，產生與上述第2資料線之上述通過電流對應之電壓。 1 0.如申請專利範圍第9項之薄膜磁性體記憶裝置，其中上述之第1電流鏡電路具有第1和第2電晶體，分別電結合在上述之電源電壓與上述之第1和第3節點之間，各個之閘極形成與上述之第3節點連接；上述之第2電流鏡電路具有第3和第4電晶體，分別電結合在上述之電源電壓與上述之第2和第4節點之間，各個之閘極形成與上述之第4節點連接；上述之第1變換電路具有第5和第6電晶體，分別電結合在上述之第1和第4節點與上述之第1資料線之間，以各個之閘極接受上述之基準電壓；和

C:\2D-C0DE\91-10\91119946.ptd 第54頁 569215 六、申請專利範圍上述之第2變換電路具有第7和第8電晶體，分別電結合在上述之第2和第3節點與上述之第2資料線之間，以各個之閘極接受上述之基準電壓。 1 1. 一種薄膜磁性體記憶裝置，其特徵是具備有：多個記憶單元，分別依照被磁性寫入之記憶資料，成為具有第1和第2電阻之一方；基準單元，具有上述之第1和第2電阻之中間之電阻，至少在上述之資料讀出時，電結合在第1和第2電壓之間；第1資料線，在資料讀出時，經由與被選擇之位址對應之選擇記憶單元，電結合在第1和第2電壓之間；和資料讀出電路，用來進行與上述選擇記憶單元和上述基準單元之通過電流差對應之資料讀出；上述之資料讀出電路包含有資料線電壓嵌位部/在上述之資料讀出時，根據上述基準單元之通過電流，用來將上述之第1資料線嵌位在指定電壓。 1 2.如申請專利範圍第1 1項之薄膜磁性體記憶裝置，其中上述之資料線電壓嵌位部在上述之資料讀出之前，將上述之第1資料線嵌位在上述之指定電壓。 1 3.如申請專利範圍第11項之薄膜磁性體記憶裝置，其中更具備有第2資料線，形成與上述之第1資料線互補，用來傳達資料；上述之第2資料線在上述之資料讀出時，經由上述之基

C:\2D-CODE\91-10\91119946.ptd 第55頁 569215 六、申請專利範圍準單元電結合在第1和第2電壓之間；上述之資料讀出電路包含有：第1電流供給部，被設在上述之第1電壓和第1節點之間，用來對上述之第1節點供給一定電流；和第2電流供給部，被設在上述之第1電壓和第2節點之間，用來對上述之第2節點供給一定電流；上述之資料線電壓嵌合部包含有：第1電流控制部，被設在上述之第1節點與上述之第1和第2資料線之指定之一方之間，用來控制上述之一方之資料線之通過電流，藉以使上述一方之資料線之電壓維持在上述之指定電壓；和第2電流控制部，被設在上述之第2節點與上述之第1和第2資料線之指定之另外一方之間，用來控制上述之另外一方之資料線之通過電流，藉以使上述一方之資料線之電壓維持在上述之指定電壓；上述之資料讀出電路更包含有電壓變換部，用來將上述之第1和第2資料線之通過電流差變換成為電壓差。 1 4.如申請專利範圍第1 1項之薄膜磁性體記憶裝置，其中資料讀出電路更包含有：第1電流供給部，被設在上述之第1電壓和第1節點之間，用來對上述之第1節點供給一定電流；和第2電流供給部，被設在上述之第1電壓和第2節點之間，用來對上述之第2節點供給上述之一定電流；

C: \2MDDE\91 -10\91119946 .ptd 第56頁 569215 六、申請專利範圍上述之資料線電壓嵌位部具有：基準節點，經由上述之基準單元形成與上述之第2電壓連接；第1電流控制部，被設在上述之第1節點和上述之基準節點之間，用來控制上述之基準節點之通過電流，藉以使上述基準節點之電壓維持在上述之指定電壓；和第2電流控制部，被設在上述之第2節點和上述之第1資料線之間，用來控制上述之第1資料線之通過電流，藉以使上述之基準節點之電壓維持在上述之指定電壓；上述之資料讀出電路更包含有電流差檢測部，用來將上述之第1資料線和上述之基準節點之通過電流差變換成為電壓差。 1 5.如申請專利範圍第1 4項之薄膜磁性體記憶裝置，其中上述之資料線電壓嵌位部更具有電壓放大器，用來使依照上述基準節點之電壓和上述指定電壓之電壓差之回饋電壓，產生在第3節點；上述之第1電流控制部具有第1電晶體，電結合在上述之第1節點和上述之基準節點之間，以其閘極接受上述之回饋電壓；上述之第2電流控制部具有第2電晶體，依照位址選擇結果，用來電結合上述之第1資料線和上述之選擇記憶單元；上述之回饋電壓輸入到上述之第2電晶體之閘極。

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