JP2002197853A - 磁気ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】 【課題】 センス時のリファレンス電位を正確に生成す
る。 【解決手段】 バイアス電圧発生回路２１は、メモリセ
ルを模した磁気抵抗素子ＲｒｅｆとＭＯＳトランジスタ
ＱＮ３からなる直列回路を有する。磁気抵抗素子Ｒｒｅ
ｆのＭＲ比は、メモリセル内の磁気抵抗素子のＭＲ比の
半分に設定されている。調整用抵抗ｒは、ビット線の配
線抵抗の半分の抵抗値を有する。降圧用ＭＯＳトランジ
スタＱＰ１のゲートは、ビット線に対するセンス電流源
としてのＭＯＳトランジスタのゲートに接続され、両Ｍ
ＯＳトランジスタによりカレントミラー回路が構成され
ている。Ｖｂｉａｓが出力され、バイアス電圧発生回路
２１に定電流が流れると、ビット線にも、この定電流に
等しいセンス電流が流れる。ビット線の電位は、メモリ
セル内の磁気抵抗素子の状態により変化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気ランダムアク
セスメモリ（ Ｍagnetic ＲＡＭ ）に関し、特に、メモ
リセルの情報を増幅するセンスアンプに関する。

【０００２】

【従来の技術】近年、強磁性トンネル接合（ Magnetic
Tunnel Junction : MTJ ）が室温で大きな磁気抵抗比
（ＭＲ比）を持ち得ることが報告され、トンネル磁気抵
抗（ Tunneling Magneto-Resistive : TMR ）効果のＭ
ＲＡＭへの応用が研究されている。

【０００３】ＴＭＲ効果をＭＲＡＭに応用する以前にお
いても、巨大磁気抵抗（ Giant Magneto-Resistance :
GMR ）効果を応用したＭＲＡＭが知られていたが、ＧＭ
Ｒ効果を応用したＭＲＡＭは、そのＭＲ比が数％から１
０％と小さく、また、低抵抗の金属薄膜に電流が流れ、
信号量が数ｍＶと極めて小さくなるという問題を有して
いる。

【０００４】また、ＧＭＲ効果を応用したＭＲＡＭで
は、信号量が極めて小さいため、誤ったデータを読み出
さないように、磁気抵抗素子（メモリセル）間の特性の
ばらつきを相殺するための手段が必要となる。例えば、
従来では、同一のメモリセルに対して２回のデータ読み
出し動作を行い、磁気抵抗素子間の特性のばらつきを相
殺している。このため、ＧＭＲ効果を応用したＭＲＡＭ
では、読み出し動作の高速化が困難であった。

【０００５】また、磁気抵抗素子とＭＯＳトランジスタ
を組み合わせて１つのメモリセルを構成する場合、ＭＯ
Ｓトランジスタのオン抵抗を十分に小さくしないと、Ｍ
ＯＳトランジスタの特性のばらつきによってデータを正
確に読み出せなくなる。

【０００６】そこで、ＭＯＳトランジスタのオン抵抗を
ＧＭＲ素子のそれと同等程度に小さくする必要がある
が、そのためには、ＭＯＳトランジスタのサイズをかな
り大きくしなければならない。つまり、読み出し動作を
正確に行うために、トランスファゲートとしてのＭＯＳ
トランジスタのサイズを大きくしなければならず、メモ
リセルが大きくなり、メモリ容量の大容量化が困難であ
った。

【０００７】このように、ＧＭＲ効果を応用したＭＲＡ
Ｍは、読み出し動作の高速化、メモリ容量の大容量化に
関して大きな問題があるため、現在では、優れた放射線
耐性を有するというＭＲＡＭの特徴を生かし、宇宙、原
子炉などの特殊な環境下でのみ使用されているに過ぎ
ず、一般には、あまり普及していない。

【０００８】ＴＭＲ効果を利用したＭＲＡＭに話を戻
す。ＴＭＲ素子の基本構造は、絶縁層を２つの強磁性層
で挟み込んだＭＴＪ構造である。ＴＭＲ素子の抵抗は、
この２つの強磁性層の磁化の方向が平行（向きが同じ）
か又は反平行（向きが逆）かによって変化する。これ
は、トンネル確率のスピン依存性に起因しているものと
考えられている。

【０００９】このようなＴＭＲ素子の性質を利用し、Ｔ
ＭＲ効果を利用したＭＲＡＭでは、２つの強磁性層の磁
化の方向（平行、反平行）によりデータを記憶する。ま
た、データの読み出しは、２つの強磁性層の磁化の方向
に依存するＴＭＲ素子の抵抗の変化を利用して行う。

【００１０】ＴＭＲ効果を利用したＭＲＡＭのＭＲ比
は、数十％にも達し、また、そのＴＭＲ素子の抵抗も、
２つの磁性層に挟まれた絶縁層（トンネル絶縁膜）の厚
さを変化させることにより、広範囲に設定できる。ま
た、ＴＭＲ効果を利用したＭＲＡＭでは、読み出し時の
信号量がＤＲＡＭにおける信号量と同程度又はそれ以上
になる可能性がある。

【００１１】ＴＭＲ効果を利用したＭＲＡＭでは、書き
込みは、互いに直交する２つの配線（ライトワード線及
びビット線）に流れる電流により発生する磁場を用い、
ＴＭＲ素子の磁化の方向を変える（平行又は反平行にす
る）ことにより行う。

【００１２】具体的には、２つの強磁性層の厚さを異な
らしめ、両磁性層に保磁力の差を設ければ、厚さの薄い
磁性層（保磁力の弱い磁性層）の磁化のみを自由に反転
し、２つの強磁性層の磁化の相対的な方向を、平行又は
反平行にすることができる。また、２つの強磁性層のう
ちの１つに反磁性層を付加し、交換結合により反磁性層
が付加された磁性層の磁化の向きを固定すれば、反磁性
層が付加されていない磁性層の磁化のみを自由に反転
し、２つの強磁性層の磁化の相対的な方向を、平行又は
反平行にすることができる。

【００１３】ところで、磁性層は、磁性層の磁化方向に
対して反対方向の磁場を印加して磁性層の磁化を反転さ
せようとする場合、予め、磁化に直交する方向に磁場を
印加しておくと、磁性層の磁化の反転に必要な磁場（反
転磁場）の大きさを小さくできる、という性質を有して
いる。

【００１４】従って、互いに直交する２本の配線を使
い、互いに直交する２方向の磁場を印加することによ
り、その配線の交点にあるメモリセルの磁化だけを選択
的に反転させることができる。

【００１５】ＴＭＲ素子を用いたメモリセルの構成とし
ては、幾つかの候補が考えられている。例えば、図２２
に示すような、ＴＭＲ素子とＭＯＳトランジスタを組み
合わせたメモリセルや、図２３に示すような、ＴＭＲ素
子とダイオードを組み合わせたメモリセルが有力視され
ている。なお、図２２及び図２３では、ＴＭＲ素子を抵
抗素子として表している。

【００１６】ＴＭＲ素子（メモリセル）に記憶されたデ
ータを読み出すには、ＴＭＲ素子に電流を流したり、又
は、電圧を加えたりして、データ（ＴＭＲ素子の磁化の
方向）を、電流又は電圧に変換する必要がある。

【００１７】例えば、ＴＭＲ素子（メモリセル）に、セ
ンス電流としての定電流を流した場合、そのＴＭＲ素子
に接続されるビット線の電位は、ＴＭＲ素子に記憶され
ているデータ（磁化の方向）によって異なる。即ち、Ｔ
ＭＲ素子の抵抗は、磁化の方向が平行のときよりも反平
行のときの方が大きくなる。つまり、ビット線の電位
は、磁化の方向が平行のときよりも反平行のときの方が
高くなる。

【００１８】

【発明が解決しようとする課題】以下では、電圧センス
による読み出しを念頭に説明すると共に、ＴＭＲ素子が
高抵抗状態のときを、メモリセルに“１”が記憶されて
いる状態とし、ＴＭＲ素子が低抵抗状態のときを、メモ
リセルに“０”が記憶されている状態と仮定して説明す
る。

【００１９】データ読み出しに際しては、メモリセルに
記憶されたデータに応じてビット線の電位を変化させ、
かつ、この電位変化を増幅する必要がある。ビット線の
電位変化を検出するためには、例えば、２本のビット線
を用意し、一方のビット線にメモリセルのデータを読み
出し、他方のビット線にメモリセルのデータと反対のデ
ータを読み出せばよい。

【００２０】この場合、１ビットデータを記憶するため
に、そのデータを記憶するメモリセルとそのデータの値
と反対の値を持つデータを記憶するメモリセルの合計、
２個のメモリセルが必要となる。また、２個のメモリセ
ルに相補データを記憶することとなるため、読み出し信
号は、差動センス方式により自動的に検出することがで
き、信号量についても、１つのメモリセルのみにデータ
を記憶する場合に比べて２倍になる。

【００２１】また、相補データを記憶する２個のメモリ
セルを近接して配置すれば、メモリセル（ＴＭＲ素子）
間の特性のばらつきも大きな問題とはならない。このた
め、このような１ビットデータを相補データとして２個
のメモリセルに記憶させる方式は、現在のＭＲＡＭの開
発において多く採用されている。

【００２２】しかし、２個のメモリセルを用いて１ビッ
トデータを記憶する方式では、１個のメモリセルを用い
て１ビットデータを記憶する方式に比べて、当然に、１
ビット当たりのメモリセル面積は、２倍となる。つま
り、２個のメモリセルを用いて１ビットデータを記憶す
る方式は、メモリ容量の大容量化には向いていない。

【００２３】従って、製品化に際しては、磁性層の材料
開発を進め、信号量の増大を実現した上で、１つの磁気
抵抗素子と１つのスイッチ素子からなる１つのメモリセ
ルにより１ビットデータを記憶するような仕様にした
い、という強い要求がある。

【００２４】１つの磁気抵抗素子と１つのスイッチ素子
からなる１つのメモリセルを用いて１ビットデータを記
憶し、かつ、この１つのメモリセルから正確にデータを
読み出すためには、そのための特別な読み出し回路が必
要となるが、現在のところ、このような読み出し回路に
ついては、ＤＲＡＭのように、十分に、検討、洗練さ
れ、かつ、収束されるに至っていない、というのが現状
である。

【００２５】特に、ＭＲＡＭの場合、ＤＲＡＭのよう
に、センス時のリファレンス電位を自動的に作ることが
できない、という問題を有している。

【００２６】リファレンス電位を作るための最も単純な
手法としては、固定電位をリファレンス電位として用い
るという手法があるが、この場合、センスを開始するタ
イミングによって、読み出し電位（“０”又は“１”）
とリファレンス電位との電位差にばらつきが生じる。そ
の結果、広い動作条件の中で、正しくデータをセンスす
ることができなくなる、という問題が生じる。

【００２７】本発明は、上述の問題を解決するためにな
されたもので、その目的は、１つの磁気抵抗素子と１つ
のスイッチ素子からなる１つのメモリセルにより１ビッ
トデータを記憶するＭＲＡＭにおいて、適切なリファレ
ンス電位を生成し、かつ、このリファレンス電位を用い
てセンス動作を行うことにある。

【００２８】

【課題を解決するための手段】（１） 本発明の磁気ラ
ンダムアクセスメモリは、絶縁層により分離された複数
の磁性層から構成され、前記複数の磁性層の磁化の状態
に応じた２つの抵抗値が得られる磁気抵抗素子を有する
メモリセルと、前記メモリセルに接続されるビット線
と、前記ビット線及び前記メモリセルにセンス電流を流
すためのセンス電流源と、前記ビット線及び前記メモリ
セルに前記センス電流を流したときの前記ビット線の電
位をリファレンス電位と比較して、前記メモリセルのデ
ータを検出するセンスアンプと、前記リファレンス電位
を生成するためのリファレンスセルを有するバイアス電
圧発生回路とを備え、前記リファレンスセルは、前記磁
気抵抗素子が持つ前記２つの抵抗値の中間の抵抗値を有
している。

【００２９】本発明の磁気ランダムアクセスメモリは、
絶縁層により分離された複数の磁性層から構成され、前
記複数の磁性層の磁化の状態に応じた２つの抵抗値が得
られる磁気抵抗素子を有するメモリセルと、前記メモリ
セルに接続されるビット線と、前記ビット線及び前記メ
モリセルにセンス電流を流すセンス電流源としての第１
ＭＯＳトランジスタと、前記ビット線及び前記メモリセ
ルに前記センス電流を流したときの前記ビット線の電位
をリファレンス電位と比較して、前記メモリセルのデー
タを検出するセンスアンプと、前記リファレンス電位を
生成するためのリファレンスセルを有するバイアス電圧
発生回路とを備える。

【００３０】前記バイアス電圧発生回路は、ゲートが前
記第１ＭＯＳトランジスタのゲートに接続される第２Ｍ
ＯＳトランジスタと、前記第２ＭＯＳトランジスタに直
列接続される前記リファレンスセルとから構成され、前
記リファレンスセルは、前記磁気抵抗素子が持つ前記２
つの抵抗値の中間の抵抗値を有している。

【００３１】前記リファレンスセルは、前記メモリセル
内の前記磁気抵抗素子と同じ構造を有する複数の磁気抵
抗素子から構成される。

【００３２】前記リファレンスセルは、磁化の状態が平
行である並列接続された２つの磁気抵抗素子と磁化の状
態が反平行である並列接続された２つの磁気抵抗素子と
を、互いに直列接続した構造を有する。

【００３３】前記メモリセルは、前記磁気抵抗素子に流
れる前記センス電流を遮断し得る第１スイッチ素子を有
し、前記バイアス電圧発生回路は、前記リファレンスセ
ルに流れる定電流を遮断し得る第２スイッチ素子を有
し、前記第１及び第２スイッチ素子は、互いに同じ構造
を有する。

【００３４】前記第１及び第２スイッチ素子は、ゲート
電位によりスイッチング制御されるＭＯＳトランジスタ
である。

【００３５】前記第１及び第２スイッチ素子は、カソー
ド電位によりスイッチング制御されるダイオードであ
る。

【００３６】前記定電流の電流値と前記センス電流の電
流値は、互いに等しく、前記リファレンスセルの一端の
電位が前記リファレンス電位に等しくなる。

【００３７】前記リファレンスセルに調整用抵抗が直列
接続され、前記調整用抵抗は、前記ビット線の抵抗値の
半分の抵抗値を有し、前記調整用抵抗の一端又は前記リ
ファレンスセルの一端の電位が前記リファレンス電位に
等しくなる。

【００３８】本発明の磁気ランダムアクセスメモリは、
さらに、リード時に、前記ビット線をプリチャージ電位
に設定するプリチャージ回路を備え、前記プリチャージ
電位は、前記リファレンス電位に等しい。

【００３９】（２） 本発明の磁気ランダムアクセスメ
モリは、絶縁層により分離された複数の磁性層から構成
され、前記複数の磁性層の磁化の状態に応じた第１及び
第２抵抗値が得られる磁気抵抗素子を有する複数のメモ
リセルを有し、複数のビット線対と、前記複数のビット
線対に対応して設けられる複数のセンスアンプと、前記
複数のビット線対にセンス電流を流すためのセンス電流
源と、前記複数のビット線対の一方側の複数のビット線
に前記複数のメモリセルのデータを読み出す場合に、前
記複数のビット線対の他方側の複数のビット線のうちの
少なくとも２つのビット線を短絡するイコライズ回路
と、前記少なくとも２つのビット線にそれぞれ接続され
るダミーセルとを備える。

【００４０】前記ダミーセルは、前記複数のメモリセル
の構造と同じ構造を有し、前記ダミーセルのうちの半分
は、前記第１抵抗値を有する磁気抵抗素子を有し、前記
ダミーセルのうちの残りの半分は、前記第２抵抗値を有
する磁気抵抗素子を有する。

【００４１】前記イコライズ回路は、前記複数のビット
線対に前記センス電流を流したときの前記少なくとも２
つのビット線の電位をイコライズしてリファレンス電位
を生成し、前記複数のセンスアンプは、前記複数のビッ
ト線対の一方側の前記複数のビット線に読み出された前
記複数のメモリセルのデータを前記リファレンス電位と
比較して、前記複数のメモリセルのデータを検出する。

【００４２】本発明の磁気ランダムアクセスメモリは、
さらに、前記複数のビット線対に接続される分離回路を
備え、前記分離回路は、前記少なくとも２つのビット線
の電位をイコライズする際に、前記複数のセンスアンプ
及び前記イコライズ回路を前記複数のビット線対から切
り離す。

【００４３】前記メモリセルは、前記磁気抵抗素子に流
れる前記センス電流を遮断し得る第１スイッチ素子を有
し、前記バイアス電圧発生回路は、前記リファレンスセ
ルに流れる定電流を遮断し得る第２スイッチ素子を有
し、前記第１及び第２スイッチ素子は、互いに同じ構造
を有する。

【００４４】前記第１及び第２スイッチ素子は、ゲート
電位によりスイッチング制御されるＭＯＳトランジスタ
である。

【００４５】前記第１及び第２スイッチ素子は、カソー
ド電位によりスイッチング制御されるダイオードであ
る。

【００４６】本発明の磁気ランダムアクセスメモリは、
さらに、リード時に、前記複数のビット線対をプリチャ
ージ電位に設定するプリチャージ回路を備える。

【００４７】前記プリチャージ電位は、前記リファレン
ス電位に等しい。

【００４８】前記少なくとも２つのビット線は、隣り合
う２つのビット線対の他方側の２つのビット線である。

【００４９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の磁気ランダムアクセスメモリについて詳細に説明す
る。

【００５０】（１） 第１発明 本発明の磁気ランダムアクセスメモリは、複数の磁気抵
抗素子を用いて、メモリセルのＭＲ比の半分のＭＲ比を
持つリファレンスセルを作成するものである。即ち、リ
ファレンスセルに定電流を流したときに、このリファレ
ンスセルにより生成される電位が所定の定電位となるよ
うにする。

【００５１】そして、プリチャージ時に、このリファレ
ンスセルにより生成される定電位と同じ電位をプリチャ
ージ電位としてビット線に与える。また、センス時に
は、リファレンスセルに定電流を流すと共に、カレント
ミラー回路を用いて、ビット線（メモリセル）にも定電
流を流す。

【００５２】この時、例えば、メモリセルに記憶される
データが“０”であるとすると、ビット線の電位は、プ
リチャージ電位から低下する。一方、メモリセルに記憶
されるデータが“１”であるとすると、ビット線の電位
は、プリチャージ電位から上昇する。また、このビット
線の電位変化を、センスアンプによりセンスする。

【００５３】このように、本発明の磁気ランダムアクセ
スメモリでは、ＤＲＡＭと同様の動作により、リード動
作を行うことができるものである。

【００５４】以下、本発明の磁気ランダムアクセスメモ
リの実施の形態について説明する。

【００５５】［第１実施の形態］図１は、本発明の第１
実施の形態に関わる磁気ランダムアクセスメモリの主要
部を示している。

【００５６】メモリセルＭＣは、１つの磁気抵抗素子１
１と１つのＭＯＳトランジスタ１２とから構成される。
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリード
ワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延
び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・は、カラム方向に延びている。

【００５７】ライトワード線ＷＷＬ１，ＷＷＬ２，・・
・は、メモリセルアレイ上においては接続点を持たず、
磁気抵抗素子１１の近傍を通るように配置される。即
ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，
・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・に流れる電流により作られる磁場を用いて、
磁気抵抗素子１１の磁化の方向（平行、反平行）を変え
る。

【００５８】リードワード線ＲＷＬ１，ＲＷＬ２，・・
・は、メモリセルＭＣを構成するＭＯＳトランジスタ１
２のゲートに接続される。リード時には、選択されたメ
モリセルＭＣのＭＯＳトランジスタ１２をオン状態に
し、選択されたメモリセルＭＣの磁気抵抗素子１１に定
電流を流して、磁気抵抗素子１１の状態に応じてビット
線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位
を変化させる。

【００５９】センスアンプ（Ｓ／Ａ）２４は、１組のビ
ット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対
して１つだけ設けられる。

【００６０】本実施の形態では、センスアンプ２４は、
メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬ
ｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式
を前提としている。また、メモリセルアレイは、フォー
ルデッドビット線（ Folded Bit Line ）方式を採用し
ている。

【００６１】但し、図１のメモリセルアレイ構成は、一
例であり、本発明は、これ以外のメモリセルアレイ構成
を有する磁気ランダムアクセスメモリにも適用できるこ
とは言うまでもない。

【００６２】センスアンプ２４は、選択されたメモリセ
ルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方
の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位
（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅す
る。

【００６３】ここで、リファレンス電位Ｖｒｅｆは、
“０”−リードと“１”−リードとの間でセンスマージ
ンを均等化するため、“０”−リード時におけるビット
線の電位Ｖ０と“１”−リード時におけるビット線の電
位Ｖ１とのちょうど中間値（Ｖ０＋Ｖ１）／２に設定す
ることが望ましい。

【００６４】メモリセルＭＣの磁気抵抗素子１１がＴＭ
Ｒ素子の場合、磁性層の磁化の状態が反平行のときのＴ
ＭＲ素子の抵抗をＲａ、磁性層の磁化の状態が平行のと
きのＴＭＲ素子の抵抗をＲｐとすると、その磁気抵抗変
化率ＭＲは、 ＭＲ ＝ （Ｒａ−Ｒｐ）／Ｒｐ ・・・（１） で定義される。

【００６５】上記（１）式を変形し、かつ、Ｒｐ＝Ｒと
すると、 Ｒａ ＝ Ｒ（１＋ＭＲ） ・・・（２） を得ることができる。

【００６６】ここで、ＭＲ比がメモリセルの半分である
リファレンスセルを作ることができれば、センス電流Ｉ
ｓをリファレンスセルに流すことにより、リファレンス
電位Ｖｒｅｆ＝（Ｖ０＋Ｖ１）／２を得ることができ
る。

【００６７】リファレンスセルの構成例について、図２
を参照しつつ説明する。なお、図２では、各磁気抵抗素
子の磁化の状態を一目で直ちに分かるようにするため、
各磁性層の磁化の向きを矢印で示している。

【００６８】リファレンスセルは、４つのＴＭＲ素子か
ら構成される。各ＴＭＲ素子は、メモリセルＭＣを構成
するＴＭＲ素子と同じ構造を有している。

【００６９】磁化の方向が平行（向きが同じ）である２
つのＴＭＲ素子（“０”−状態）を互いに並列接続し、
かつ、磁化の方向が反平行（向きが逆）である２つのＴ
ＭＲ素子（“１”−状態）を互いに並列接続する。ま
た、“０”−状態の２つのＴＭＲ素子と“１”−状態の
２つのＴＭＲ素子を直列接続する。これにより、リファ
レンスセルの抵抗値は、Ｒ（１＋ＭＲ／２）となる。

【００７０】本実施の形態においては、センス電流Ｉｓ
をリファレンスセルに流したとき、リファレンスセルに
より生成される電位がＶｒｅｆになるように設定され
る。この電位Ｖｒｅｆは、ＴＭＲ素子の耐圧、磁気抵抗
変化率ＭＲのバイアス依存性、ＭＯＳトランジスタの抵
抗などを考慮して、信頼性の許す範囲内で、最大の信号
が出力されるように決められる。

【００７１】リード時には、リードワード線イネーブル
信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、Ｎチャ
ネルＭＯＳトランジスタＱＮ４がオン状態となり、Ｎチ
ャネルＭＯＳトランジスタＱＮ５がオフ状態となる。

【００７２】また、例えば、ロウアドレス信号の最下位
ビットとしてのＲＡ０が“Ｈ”レベル、ｂＲＡ０が
“Ｌ”レベルとなると、バイアス電圧発生回路２１の出
力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタｂ
ＱＰ２のゲートに伝達される。

【００７３】従って、この場合には、ビット線ｂＢＬ
１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット
線ｂＢＬ１，ｂＢＬ２，・・・の電位は、選択されたメ
モリセルＭＣのデータに応じて変化する。また、ビット
線ＢＬ１，ＢＬ２，・・・は、プリチャージ電位Ｖｒｅ
ｆを維持する。

【００７４】また、例えば、ロウアドレス信号の最下位
ビットとしてのＲＡ０が“Ｌ”レベル、ｂＲＡ０が
“Ｈ”レベルとなると、バイアス電圧発生回路２１の出
力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱ
Ｐ２のゲートに伝達される。

【００７５】従って、この場合には、ビット線ＢＬ１，
ＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ＢＬ
１，ＢＬ２，・・・の電位は、選択されたメモリセルＭ
Ｃのデータに応じて変化する。また、ビット線ｂＢＬ
１，ｂＢＬ２，・・・は、プリチャージ電位Ｖｒｅｆを
維持する。

【００７６】図３は、図２のリファレンスセルを用いた
バイアス電圧発生回路の一例を示している。

【００７７】Ｒｒｅｆは、図２に示すように、４つの磁
気抵抗素子から構成され、抵抗変化率がＭＲ／２となる
ように設定される。また、ゲートに差動アンプ２５の出
力信号Ｖｂｉａｓが入力されるＰチャネルＭＯＳトラン
ジスタＱＰ１のサイズは、センス電流源２２のＰチャネ
ルＭＯＳトランジスタＱＰ２，ｂＱＰ２及びメモリセル
ＭＣのＮチャネルＭＯＳトランジスタ１２のサイズと実
質的に同じに設定される。

【００７８】なお、バイアス電圧発生回路内のＰチャネ
ルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチ
ャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレン
トミラー回路を構成している。

【００７９】ところで、リード時、Ｒｒｅｆにセンス電
流Ｉｓが流れると共に、ビット線対ＢＬｉ，ｂＢＬｉ
（ｉ＝１，２，・・・）のいずれか一方にもセンス電流
Ｉｓが流れる。この時、ビット線ＢＬｉ，ｂＢＬｉに
は、配線抵抗が存在するため、この配線抵抗による電位
降下により、センスアンプノードＮ１，ｂＮ１，Ｎ２，
ｂＮ２，・・・の電位差は、選択されたメモリセルＭＣ
の位置によって異なるものとなる。

【００８０】例えば、センスアンプ（Ｓ／Ａ）２４に最
も近いメモリセルＭＣがアクセスされたときには、ビッ
ト線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さく
なるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリ
セルＭＣがアクセスされたときには、ビット線ＢＬｉ，
ｂＢＬｉの配線抵抗の影響は、最も大きくなる。

【００８１】このような選択されるメモリセルの位置、
即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセン
スアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の
電位差の変化は、メモリセルＭＣのデータをセンスする
際のノイズとなる。

【００８２】このようなセンス時のノイズを低減するた
めに、本発明では、図３に示すように、ＰチャネルＭＯ
ＳトランジスタＱＰ１と磁気抵抗素子Ｒｒｅｆの間に、
ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を
有する調整用抵抗ｒを接続している。この調整用抵抗ｒ
を作る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと
同じ配線層で、同じ断面積、半分の長さを有する配線を
形成するというものである。

【００８３】なお、ロウアクセスがないとき、即ち、リ
ードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されて
いないときに、バイアス電流発生回路に電流を流すこと
は、無駄な電流を消費することになり、低消費電流化に
不都合である。

【００８４】そこで、ロウアクセスが行われている期間
だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レ
ベル（例えば、選択されたリードワード線に与える電位
と同じ電位）に設定し、それ以外の期間においては、バ
イアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル
（例えば、接地電位）に設定する。

【００８５】これにより、ＮチャネルＭＯＳトランジス
タＱＮ３は、ロウアクセスが行われている期間だけ、オ
ン状態となるため、バイアス発生回路における無駄な電
流の垂れ流しを防止でき、低消費電流化に貢献すること
ができる。

【００８６】図４は、図１のセンスアンプの一例を示し
ている。

【００８７】本例のセンスアンプ２４は、ＤＲＡＭによ
く用いられているセンスアンプと同様に、予め制御信号
ＳＡＰ，ＳＡＮをＶｄｄ／２にプリチャージしておき、
この後、制御信号ＳＡＰをＶｄｄ（内部電源電位）、制
御信号ＳＡＮをＶｓｓ（接地電位）に設定することによ
り活性化される。

【００８８】センスアンプ２４は、ビット線対ＢＬｉ，
ｂＢＬｉの間の電位差をセンスし、かつ、増幅する。即
ち、選択されたメモリセルＭＣのデータは、センスアン
プ２４によりセンスされた後、データ線対（ＤＱ線対）
ＤＱ，ｂＤＱに転送される。

【００８９】なお、カラムの選択、即ち、センスアンプ
２４とデータ線対ＤＱ，ｂＤＱの電気的接続は、カラム
選択信号ＣＳＬによりカラム選択スイッチ２８のオン／
オフを制御することにより行われる。

【００９０】次に、上述した図１乃至図４の磁気ランダ
ムアクセスメモリに関し、図５の波形図を参照しつつ、
リード時のセンス動作について説明する。

【００９１】なお、以下の説明では、簡単のため、リー
ドワード線ＲＷＬ１が選択され、メモリセルＭＣのデー
タがビット線ＢＬ１に読み出される場合を考える。

【００９２】まず、センス動作開始前にビット線対ＢＬ
ｉ，ｂＢＬｉに対するプリチャージ動作が実行される。
プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”
レベル（例えば、接地電位）に設定されるため、全ての
ビット線対ＢＬｉ，ｂＢＬｉは、Ｖｒｅｆにプリチャー
ジされる。

【００９３】この後、プリチャージ信号ＰＣが“Ｈ”レ
ベル（例えば、内部電源電位）に設定されると、ビット
線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。

【００９４】そして、リードワード線イネーブル信号Ｒ
ＷＬＥＮが“Ｈ”レベルになると、リードワード線ドラ
イバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設
定される。これと同時に、図１のＮチャネルＭＯＳトラ
ンジスタＱＮ４がオン状態となるため、バイアス電圧発
生回路２１から出力されるバイアス電位Ｖｂｉａｓは、
ＰチャネルＭＯＳトランジスタＱＰ２又はＰチャネルＭ
ＯＳトランジスタｂＱＰ２に伝達される。

【００９５】即ち、ロウアドレス信号の最下位ビットＲ
Ａ０とその相補信号ｂＲＡ０により選択されるメモリセ
ルＭＣが接続されるビット線ＢＬ１，ＢＬ２，・・・に
センス電流Ｉｓが流れる。

【００９６】具体的には、ロウアドレス信号の最下位ビ
ットＲＡ０が“０（＝Ｌ）”であるとき、例えば、リー
ドワード線ＲＷＬ１が“Ｈ”レベルとなり、かつ、Ｐチ
ャネルＭＯＳトランジスタＱＰ２がオン状態となるた
め、カレントミラーによりビット線ＢＬ１，ＢＬ２，・
・・にセンス電流Ｉｓが流れる。

【００９７】なお、ロウアドレス信号の最下位ビットＲ
Ａ０が“１（＝Ｈ）”であるときには、例えば、リード
ワード線ＲＷＬ２が“Ｈ”レベルとなり、かつ、Ｐチャ
ネルＭＯＳトランジスタｂＱＰ２がオン状態となるた
め、カレントミラーによりビット線ｂＢＬ１，ｂＢＬ
２，・・・にセンス電流Ｉｓが流れる。

【００９８】その結果、選択されたメモリセルＭＣに記
憶されているデータが“０”のときには、ビット線ＢＬ
１の電位は、プリチャージ電位Ｖｒｅｆから低下し、選
択されたメモリセルＭＣに記憶されているデータが
“１”のときには、ビット線ＢＬ１の電位は、プリチャ
ージ電位Ｖｒｅｆから上昇する。

【００９９】一方、ロウアドレス信号の最下位ビットＲ
Ａ０が“０（＝Ｌ）”であるため、ＰチャネルＭＯＳト
ランジスタｂＱＰ２は、オフ状態であり、ビット線ｂＢ
Ｌ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れること
はない。従って、選択されたメモリセルが接続されてい
ないビット線ｂＢＬ１，ｂＢＬ２，・・・は、フローテ
ィング状態で、かつ、プリチャージ電位Ｖｒｅｆを維持
している。

【０１００】この後、センスアンプ２４を活性化し、ビ
ット線対ＢＬ１，ｂＢＬ１の間の電位差をセンスする。

【０１０１】ここで、センス時、ビット線ＢＬ１の電位
が上昇する場合又は低下する場合のいずれにおいても、
ビット線ＢＬ１の電位の時間的変化は、同じとなる。従
って、センスアンプ２４を動作させるタイミングによ
り、“０”−リードと“１”−リードとの間で、ビット
線対ＢＬ１，ｂＢＬ１に生じる電位差が互いに異なるこ
とはない。

【０１０２】本例では、ビット線対ＢＬ１，ｂＢＬ１の
電位は、センスアンプ２４内のＮチャネルＭＯＳトラン
ジスタＱＮ６，ＱＮ７のゲートに入力される。つまり、
ビット線対ＢＬ１，ｂＢＬ１の間の電位差は、センスア
ンプ２４内のＮチャネルＭＯＳトランジスタＱＮ６，Ｑ
Ｎ７の電流駆動能力の差として表れる。

【０１０３】従って、センスアンプ活性化信号ＳＡＰを
Ｖｄｄ／２からＶｄｄに設定し、また、センスアンプ活
性化信号ＳＡＮをＶｄｄ／２からＶｓｓに設定すること
により、センスアンプ２４は、活性化され、メモリセル
ＭＣのデータがセンスアンプ２４にラッチされる。

【０１０４】具体的には、“０”−リードの場合には、
センスアンプ２４の出力ノードＳＡ１がＶｓｓ（＝ｇｎ
ｄ）となり、センスアンプ２４の出力ノードｂＳＡ１が
Ｖｄｄとなる。また、“１”−リードの場合には、セン
スアンプ２４の出力ノードＳＡ１がＶｄｄとなり、セン
スアンプ２４の出力ノードｂＳＡ１がＶｓｓとなる。

【０１０５】この後、カラム選択信号ＣＳＬを“Ｈ”レ
ベルに設定し、センスアンプ２４にラッチされたデータ
をデータ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出
力回路に転送する。

【０１０６】上述のセンス動作においては、ＤＲＡＭで
行われるようなリストア動作は、行われない。その理由
は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破
壊読み出しによりデータを読み出すことができるため、
データを再びメモリセルに書き込む必要がないためであ
る。従って、データリストアのために、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要はない。

【０１０７】また、データセンス後、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要がないた
め、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷
量が減り、低消費電力化に貢献できる。また、磁気抵抗
素子（ＴＭＲ素子）に高い電圧が加わることを防止でき
るため、磁気抵抗素子の信頼性を向上させることができ
る。

【０１０８】さらに、リストア動作が不要なため、メモ
リセルＭＣのデータがビット線ＢＬ１に十分に出力され
た後には、直ちに、選択されたリードワード線ＲＷＬ１
のレベルを“Ｈ”から“Ｌ”に低下させることができ
る。つまり、データリストアのために、リードワード線
ＲＷＬ１の電位レベルを立ち上げておく必要がないた
め、データをビット線ＢＬ１に出力した後、直ちに、リ
ードワード線ＲＷＬ１の電位レベルを立ち下げて、ビッ
ト線ＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な
消費電をなくし、低消費電流化を実現できる。

【０１０９】また、メモリセルＭＣのデータをセンスア
ンプ２４にラッチした後には、次のリードサイクルに備
えて、直ちに、全てのビット線対ＢＬｉ，ｂＢＬｉのプ
リチャージすることができるため、高速読み出しを実現
できる。

【０１１０】このように、磁気ランダムアクセスメモリ
（ＭＲＡＭ）では、非破壊読み出しが行われるため、リ
ストア動作が不要であり、ビット線対の電位をフルスイ
ングさせる必要がなく、ビット線とセンスアンプを独立
にプリチャージできる。従って、磁気ランダムアクセス
メモリは、リードに関しては、ＤＲＡＭに比べ、低消費
電力で、高速なランダムアクセスを実現できる。

【０１１１】［第２実施の形態］本実施の形態に関わる
磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、セ
ンスアンプの構成にある。即ち、本実施の形態に関わる
磁気ランダムアクセスメモリは、上述の第１実施の形態
に関わる磁気ランダムアクセスメモリと比べると、セン
スアンプの構成のみにおいて相違し、その他の構成につ
いては、全く同じとなる。

【０１１２】従って、以下では、本実施の形態に関わる
センスアンプの構成についてのみ説明する。

【０１１３】図６は、本発明の第２実施の形態に関わる
磁気ランダムアクセスメモリのセンスアンプを示してい
る。

【０１１４】このセンスアンプは、通常のＤＲＡＭに用
いられるフリップフロップ型センスアンプである。

【０１１５】ビット線対ＢＬｉ，ｂＢＬｉとフリップフ
ロップ回路の間には、分離ゲートとしてのＮチャネルＭ
ＯＳトランジスタＱＮ８，ＱＮ９が接続される。そし
て、ビット線対ＢＬｉ，ｂＢＬｉの電位をフリップフロ
ップ回路のノードＳＡ１，ｂＳＡ１に導いた後、分離ゲ
ートをオフ状態にし、ビット線対ＢＬｉ，ｂＢＬｉとフ
リップフロップ回路を分離した状態でセンスアンプ２４
を活性化する。

【０１１６】次に、図７の波形図を参照しながら、本発
明の第２実施の形態に関わる磁気ランダムアクセスメモ
リのセンス動作について説明する。

【０１１７】なお、磁気ランダムアクセスメモリ主要部
の構成は、センスアンプを除き、第１実施の形態に関わ
る磁気ランダムアクセスメモリ（図１、図２及び図３参
照）と同じであるとする。また、簡単のため、リードワ
ード線ＲＷＬ１が選択され、メモリセルＭＣのデータが
ビット線ＢＬ１に読み出される場合を考える。

【０１１８】まず、センス動作開始前にビット線対ＢＬ
ｉ，ｂＢＬｉに対するプリチャージ動作が実行される。
プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”
レベル（例えば、接地電位）に設定されるため、全ての
ビット線対ＢＬｉ，ｂＢＬｉは、Ｖｒｅｆにプリチャー
ジされる。

【０１１９】また、この時、制御信号ＩＳＯは、“Ｈ”
レベル（例えば、内部電源電位Ｖｄｄ）に設定されてい
るため、センスアンプノードＳＡ１，ｂＳＡ１も、Ｖｒ
ｅｆにプリチャージされる。また、センスアンプ活性化
信号ＳＡＰ，ＳＡＮも、Ｖｒｅｆに設定されている。

【０１２０】この後、プリチャージ信号ＰＣが“Ｈ”レ
ベル（例えば、内部電源電位）に設定されると、ビット
線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。

【０１２１】そして、リードワード線イネーブル信号Ｒ
ＷＬＥＮが“Ｈ”レベルになると、リードワード線ドラ
イバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設
定される。これと同時に、図１のＮチャネルＭＯＳトラ
ンジスタＱＮ４がオン状態となるため、バイアス電圧発
生回路２１から出力されるバイアス電位Ｖｂｉａｓは、
ＰチャネルＭＯＳトランジスタＱＰ２又はＰチャネルＭ
ＯＳトランジスタｂＱＰ２に伝達される。

【０１２２】即ち、ロウアドレス信号の最下位ビットＲ
Ａ０とその相補信号ｂＲＡ０により選択されるメモリセ
ルＭＣが接続されるビット線ＢＬ１，ＢＬ２，・・・に
センス電流Ｉｓが流れる。

【０１２３】具体的には、ロウアドレス信号の最下位ビ
ットＲＡ０が“０（＝Ｌ）”であるとき、例えば、リー
ドワード線ＲＷＬ１が“Ｈ”レベルとなり、かつ、Ｐチ
ャネルＭＯＳトランジスタＱＰ２がオン状態となるた
め、カレントミラーによりビット線ＢＬ１，ＢＬ２，・
・・にセンス電流Ｉｓが流れる。

【０１２４】なお、ロウアドレス信号の最下位ビットＲ
Ａ０が“１（＝Ｈ）”であるときには、例えば、リード
ワード線ＲＷＬ２が“Ｈ”レベルとなり、かつ、Ｐチャ
ネルＭＯＳトランジスタｂＱＰ２がオン状態となるた
め、カレントミラーによりビット線ｂＢＬ１，ｂＢＬ
２，・・・にセンス電流Ｉｓが流れる。

【０１２５】その結果、選択されたメモリセルＭＣに記
憶されているデータが“０”のときには、ビット線ＢＬ
１の電位は、プリチャージ電位Ｖｒｅｆから低下し、選
択されたメモリセルＭＣに記憶されているデータが
“１”のときには、ビット線ＢＬ１の電位は、プリチャ
ージ電位Ｖｒｅｆから上昇する。

【０１２６】一方、ロウアドレス信号の最下位ビットＲ
Ａ０が“０（＝Ｌ）”であるため、ＰチャネルＭＯＳト
ランジスタｂＱＰ２は、オフ状態であり、ビット線ｂＢ
Ｌ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れること
はない。従って、選択されたメモリセルが接続されてい
ないビット線ｂＢＬ１，ｂＢＬ２，・・・は、フローテ
ィング状態で、かつ、プリチャージ電位Ｖｒｅｆを維持
している。

【０１２７】この後、センスアンプ２４を活性化し、ビ
ット線対ＢＬ１，ｂＢＬ１の間の電位差をセンスする。

【０１２８】ここで、センス時、ビット線ＢＬ１の電位
が上昇する場合又は低下する場合のいずれにおいても、
ビット線ＢＬ１の電位の時間的変化は、同じとなる。従
って、センスアンプ２４を動作させるタイミングによ
り、“０”−リードと“１”−リードとの間で、ビット
線対ＢＬ１，ｂＢＬ１に生じる電位差が互いに異なるこ
とはない。

【０１２９】本例では、ビット線対ＢＬ１，ｂＢＬ１
は、分離ゲートとしてのＮチャネルＭＯＳトランジスタ
ＱＮ８，ＱＮ９を経由して、フリップフロップ回路のノ
ード（センスアンプノード）ＳＡ１，ｂＳＡ１に接続さ
れる。

【０１３０】即ち、センス時、メモリセルからビット線
対ＢＬｉ，ｂＢＬｉにデータが十分に出力され、かつ、
センスアンプノードＳＡ１，ｂＳＡ１に、ビット線対Ｂ
Ｌｉ，ｂＢＬｉの微小な電位差が伝わった時点で、制御
信号ＩＳＯを“Ｌ”レベル（例えば、接地電位）に設定
する。その結果、分離ゲートとしてのＮチャネルＭＯＳ
トランジスタＱＮ８，ＱＮ９は、オフ状態となり、ビッ
ト線対ＢＬｉ，ｂＢＬｉとフリップフロップ回路は、電
気的に分離される。

【０１３１】この後、センスアンプ活性化信号ＳＡＰを
Ｖｄｄ／２からＶｄｄに設定し、また、センスアンプ活
性化信号ＳＡＮをＶｄｄ／２からＶｓｓに設定すること
により、センスアンプ２４は、活性化され、メモリセル
ＭＣのデータがセンスアンプ２４にラッチされる。

【０１３２】具体的には、“０”−リードの場合には、
センスアンプ２４の出力ノードＳＡ１がＶｓｓ（＝ｇｎ
ｄ）となり、センスアンプ２４の出力ノードｂＳＡ１が
Ｖｄｄとなる。また、“１”−リードの場合には、セン
スアンプ２４の出力ノードＳＡ１がＶｄｄとなり、セン
スアンプ２４の出力ノードｂＳＡ１がＶｓｓとなる。

【０１３３】ここで、データの増幅時、センスアンプ
（フリップフロップ回路）は、ビット線対ＢＬｉ，ｂＢ
Ｌｉから電気的に切断されている。つまり、ビット線対
ＢＬｉ，ｂＢＬｉに生じる寄生容量がセンスアンプノー
ドＳＡ１，ｂＳＡ１に接続されることがないため、高速
に、データを増幅することができる。

【０１３４】この後、カラム選択信号ＣＳＬを“Ｈ”レ
ベルに設定し、センスアンプ２４にラッチされたデータ
をデータ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出
力回路に転送する。

【０１３５】ところで、磁気ランダムアクセスメモリ
（ＭＲＡＭ）は、非破壊読み出しによりデータを読み出
すことができるため、上述のセンス動作においても、第
１実施の形態と同様に、データリストア動作が必要な
い。つまり、データリストアのために、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要はない。

【０１３６】また、データセンス後、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要がないた
め、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷
量が減り、低消費電力化に貢献できる。また、磁気抵抗
素子（ＴＭＲ素子）に高い電圧が加わることを防止でき
るため、磁気抵抗素子の信頼性を向上させることができ
る。

【０１３７】さらに、リストア動作が不要なため、メモ
リセルＭＣのデータがビット線ＢＬ１に十分に出力され
た後には、直ちに、選択されたリードワード線ＲＷＬ１
のレベルを“Ｈ”から“Ｌ”に低下させることができ
る。つまり、データリストアのために、リードワード線
ＲＷＬ１の電位レベルを立ち上げておく必要がないた
め、データをビット線ＢＬ１に出力した後、直ちに、リ
ードワード線ＲＷＬ１の電位レベルを立ち下げて、ビッ
ト線ＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な
消費電をなくし、低消費電流化を実現できる。

【０１３８】また、メモリセルＭＣのデータをセンスア
ンプ２４にラッチした後には、次のリードサイクルに備
えて、直ちに、全てのビット線対ＢＬｉ，ｂＢＬｉのプ
リチャージすることができるため、高速読み出しを実現
できる。

【０１３９】このように、磁気ランダムアクセスメモリ
（ＭＲＡＭ）では、非破壊読み出しが行われるため、リ
ストア動作が不要であり、ビット線対の電位をフルスイ
ングさせる必要がなく、ビット線とセンスアンプを独立
にプリチャージできる。従って、磁気ランダムアクセス
メモリは、リードに関しては、ＤＲＡＭに比べ、低消費
電力で、高速なランダムアクセスを実現できる。

【０１４０】なお、本実施の形態では、第１実施の形態
に比べて、分離ゲートのオン／オフを制御するための制
御信号ＩＳＯが必要となる。このように、本実施の形態
では、制御信号ＩＳＯが１つ増えるが、その代わりに、
ビット線対ＢＬｉ，ｂＢＬｉの電位をゲートに受けるト
ランジスタの特性のばらつきの影響をなくすことができ
るという利点を得ることができる。

【０１４１】［第３実施の形態］本実施の形態に関わる
磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、メ
モリセルが、磁気抵抗素子（例えば、ＴＭＲ素子）とダ
イオードから構成される点にある。以下、本実施の形態
に関わる磁気ランダムアクセスメモリについて詳細に説
明する。

【０１４２】図８は、本発明の第３実施の形態に関わる
磁気ランダムアクセスメモリの主要部を示している。

【０１４３】メモリセルＭＣは、１つの磁気抵抗素子１
１と１つのダイオード１３とから構成される。ライトワ
ード線ＷＷＬ１，ＷＷＬ２，・・・及びリードワード線
ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延び、ビッ
ト線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、
カラム方向に延びている。

【０１４４】ライトワード線ＷＷＬ１，ＷＷＬ２，・・
・は、メモリセルアレイ上においては接続点を持たず、
磁気抵抗素子１１の近傍を通るように配置される。即
ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，
・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・に流れる電流により作られる磁場を用いて、
磁気抵抗素子１１の磁化の方向（平行、反平行）を変え
る。

【０１４５】リードワード線ＲＷＬ１，ＲＷＬ２，・・
・は、メモリセルＭＣを構成するダイオード１３のカソ
ードに接続される。リード時には、選択されたメモリセ
ルＭＣのダイオード１３のカソードを接地電位にし、選
択されたメモリセルＭＣの磁気抵抗素子１１に定電流を
流して、磁気抵抗素子１１の状態に応じてビット線ＢＬ
１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化
させる。

【０１４６】センスアンプ（Ｓ／Ａ）２４は、１組のビ
ット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対
して１つだけ設けられる。

【０１４７】本実施の形態では、センスアンプ２４は、
メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬ
ｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式
を前提としている。また、メモリセルアレイは、フォー
ルデッドビット線（ Folded Bit Line ）方式を採用し
ている。

【０１４８】但し、図８のメモリセルアレイ構成は、一
例であり、本発明は、これ以外のメモリセルアレイ構成
を有する磁気ランダムアクセスメモリにも適用できるこ
とは言うまでもない。

【０１４９】センスアンプ２４は、選択されたメモリセ
ルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方
の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位
（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅す
る。

【０１５０】ここで、リファレンス電位Ｖｒｅｆは、
“０”−リードと“１”−リードとの間でセンスマージ
ンを均等化するため、“０”−リード時におけるビット
線の電位Ｖ０と“１”−リード時におけるビット線の電
位Ｖ１とのちょうど中間値（Ｖ０＋Ｖ１）／２に設定す
ることが望ましい。

【０１５１】なお、リファレンスセルは、第１実施の形
態と同様に、図２に示すような４つのＴＭＲ素子から構
成することができる。

【０１５２】本実施の形態においても、センス電流Ｉｓ
をリファレンスセルに流したとき、リファレンスセルに
より生成される電位がＶｒｅｆになるように設定され
る。この電位Ｖｒｅｆは、ＴＭＲ素子の耐圧、磁気抵抗
変化率ＭＲのバイアス依存性、ＭＯＳトランジスタの抵
抗などを考慮して、信頼性の許す範囲内で、最大の信号
が出力されるように決められる。

【０１５３】リード時には、リードワード線イネーブル
信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、Ｎチャ
ネルＭＯＳトランジスタＱＮ４がオン状態となり、Ｎチ
ャネルＭＯＳトランジスタＱＮ５がオフ状態となる。

【０１５４】また、例えば、ロウアドレス信号の最下位
ビットとしてのＲＡ０が“Ｈ”レベル、ｂＲＡ０が
“Ｌ”レベルとなると、バイアス電圧発生回路２１の出
力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタｂ
ＱＰ２のゲートに伝達される。

【０１５５】従って、この場合には、ビット線ｂＢＬ
１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット
線ｂＢＬ１，ｂＢＬ２，・・・の電位は、選択されたメ
モリセルＭＣのデータに応じて変化する。また、ビット
線ＢＬ１，ＢＬ２，・・・は、プリチャージ電位Ｖｒｅ
ｆを維持する。

【０１５６】また、例えば、ロウアドレス信号の最下位
ビットとしてのＲＡ０が“Ｌ”レベル、ｂＲＡ０が
“Ｈ”レベルとなると、バイアス電圧発生回路２１の出
力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱ
Ｐ２のゲートに伝達される。

【０１５７】従って、この場合には、ビット線ＢＬ１，
ＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ＢＬ
１，ＢＬ２，・・・の電位は、選択されたメモリセルＭ
Ｃのデータに応じて変化する。また、ビット線ｂＢＬ
１，ｂＢＬ２，・・・は、プリチャージ電位Ｖｒｅｆを
維持する。

【０１５８】図９は、図８のバイアス電圧発生回路の一
例を示している。

【０１５９】Ｒｒｅｆは、図２に示すように、４つの磁
気抵抗素子から構成され、抵抗変化率がＭＲ／２となる
ように設定される。また、ゲートに差動アンプ２５の出
力信号Ｖｂｉａｓが入力されるＰチャネルＭＯＳトラン
ジスタＱＰ１のサイズは、センス電流源２２のＰチャネ
ルＭＯＳトランジスタＱＰ２，ｂＱＰ２及びメモリセル
ＭＣのＮチャネルＭＯＳトランジスタ１２のサイズと実
質的に同じに設定される。

【０１６０】なお、バイアス電圧発生回路内のＰチャネ
ルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチ
ャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレン
トミラー回路を構成している。

【０１６１】ところで、リード時、Ｒｒｅｆにセンス電
流Ｉｓが流れると共に、ビット線対ＢＬｉ，ｂＢＬｉ
（ｉ＝１，２，・・・）のいずれか一方にもセンス電流
Ｉｓが流れる。この時、ビット線ＢＬｉ，ｂＢＬｉに
は、配線抵抗が存在するため、この配線抵抗による電位
降下により、センスアンプノードＮ１，ｂＮ１，Ｎ２，
ｂＮ２，・・・の電位差は、選択されたメモリセルＭＣ
の位置によって異なるものとなる。

【０１６２】例えば、センスアンプ（Ｓ／Ａ）２４に最
も近いメモリセルＭＣがアクセスされたときには、ビッ
ト線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さく
なるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリ
セルＭＣがアクセスされたときには、ビット線ＢＬｉ，
ｂＢＬｉの配線抵抗の影響は、最も大きくなる。

【０１６３】このような選択されるメモリセルの位置、
即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセン
スアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の
電位差の変化は、メモリセルＭＣのデータをセンスする
際のノイズとなる。

【０１６４】このようなセンス時のノイズを低減するた
めに、本発明では、図９に示すように、ＰチャネルＭＯ
ＳトランジスタＱＰ１と磁気抵抗素子Ｒｒｅｆの間に、
ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を
有する調整用抵抗ｒを接続している。この調整用抵抗ｒ
を作る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと
同じ配線層で、同じ断面積、半分の長さを有する配線を
形成するというものである。

【０１６５】なお、ロウアクセスがないとき、即ち、リ
ードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されて
いないときに、バイアス電流発生回路に電流を流すこと
は、無駄な電流を消費することになり、低消費電流化に
不都合である。

【０１６６】そこで、ロウアクセスが行われている期間
だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レ
ベル（例えば、選択されたリードワード線に与える電位
と同じ電位）に設定し、それ以外の期間においては、バ
イアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル
（例えば、接地電位）に設定する。

【０１６７】これにより、ＮチャネルＭＯＳトランジス
タＱＮ３は、ロウアクセスが行われている期間だけ、オ
ン状態となるため、バイアス発生回路における無駄な電
流の垂れ流しを防止でき、低消費電流化に貢献すること
ができる。

【０１６８】本実施の形態におけるバイアス電圧発生回
路は、図３のバイアス電圧発生回路に比べて、磁気抵抗
素子ＲｒｅｆとＮチャネルＭＯＳトランジスタＱＮ３の
間にダイオード１４が接続されている点、及び、Ｎチャ
ネル型ＭＯＳトランジスタＱＮ３のソースに制御信号Ｖ
ＷＬＬが入力されている点において相違している。

【０１６９】制御信号ＶＷＬＬは、リードワード線ＲＷ
Ｌｉに与える電位のうち“Ｌ”レベルの電位を意味し、
選択されたリードワード線に与える電位と同じ電位、即
ち、接地電位となる。ＮチャネルＭＯＳトランジスタＱ
Ｎ３のサイズは、リードワード線ＲＷＬｉにＶＷＬＬ
(接地電位）を与えるＮチャネルＭＯＳトランジスタの
サイズと同じに設定される。

【０１７０】ｒは、ビット線の配線抵抗を模したもので
あるが、これと同様に、ワード線の配線抵抗を模した抵
抗を、ＰチャネルＭＯＳトランジスタＱＰ１と磁気抵抗
素子(リファレンスセル）Ｒｒｅｆの間に接続してもよ
い。

【０１７１】なお、センスアンプ２４に関しては、例え
ば、第１実施の形態で使用したもの（図４参照）をその
まま使うことができるし、また、第２実施の形態で使用
したもの（図６参照）をそのまま使うこともできる。

【０１７２】次に、図８及び図９の磁気ランダムアクセ
スメモリに関し、図１０の波形図を参照しつつ、リード
時のセンス動作について説明する。

【０１７３】なお、センスアンプは、第１実施の形態と
同じもの（図４）を使用する。また、説明を簡単にする
ため、リードワード線ＲＷＬ１が選択され、メモリセル
ＭＣのデータがビット線ＢＬ１に読み出されることを前
提とする。

【０１７４】まず、センス動作開始前にビット線対ＢＬ
ｉ，ｂＢＬｉに対するプリチャージ動作が実行される。
プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”
レベル（例えば、接地電位）に設定されるため、全ての
ビット線対ＢＬｉ，ｂＢＬｉは、Ｖｒｅｆにプリチャー
ジされる。

【０１７５】この時、リードワード線ＲＷＬ１は、
“Ｈ”レベル、即ち、ＶＷＬＨに設定されている。ＶＷ
ＬＨは、Ｖｒｅｆよりも高い電位であるため、メモリセ
ルＭＣ内のダイオード１３は、逆バイアス状態になって
いる。従って、理想的には、メモリセルＭＣには、電流
が流れない。

【０１７６】この後、プリチャージ信号ＰＣが“Ｈ”レ
ベル（例えば、内部電源電位）に設定されると、ビット
線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。

【０１７７】そして、リードワード線イネーブル信号Ｒ
ＷＬＥＮが“Ｈ”レベルになると、リードワード線ドラ
イバにより、選択されたリードワード線ＲＷＬ１が
“Ｈ”レベルから“Ｌ”レベル、即ち、ＶＷＬＨからＶ
ＷＬＬに変化する。従って、選択されたリードワード線
ＲＷＬ１に接続されるメモリセルＭＣ内のダイオード１
３は、順バイアス状態となる。

【０１７８】なお、ＶＷＬＨが“０”−リード時のビッ
ト線電位よりも低ければ、非選択のメモリセルＭＣ内の
ダイオード１３は、逆バイアス状態のままであるため、
メモリセルＭＣに電流が流れることはない。

【０１７９】これと同時に、図８のＮチャネルＭＯＳト
ランジスタＱＮ４がオン状態となるため、バイアス電圧
発生回路２１から出力されるバイアス電位Ｖｂｉａｓ
は、ＰチャネルＭＯＳトランジスタＱＰ２又はＰチャネ
ルＭＯＳトランジスタｂＱＰ２に伝達される。

【０１８０】即ち、ロウアドレス信号の最下位ビットＲ
Ａ０とその相補信号ｂＲＡ０により選択されるメモリセ
ルＭＣが接続されるビット線ＢＬ１，ＢＬ２，・・・に
センス電流Ｉｓが流れる。

【０１８１】本例では、ロウアドレス信号の最下位ビッ
トＲＡ０が“０（＝Ｌ）”であることを前提としている
ため、リードワード線ＲＷＬ１が“Ｌ”レベルとなり、
かつ、ＰチャネルＭＯＳトランジスタＱＰ２がオン状態
となるため、カレントミラーによりビット線ＢＬ１，Ｂ
Ｌ２，・・・にセンス電流Ｉｓが流れる。

【０１８２】その結果、選択されたメモリセルＭＣに記
憶されているデータが“０”のときには、ビット線ＢＬ
１の電位は、プリチャージ電位Ｖｒｅｆから低下し、選
択されたメモリセルＭＣに記憶されているデータが
“１”のときには、ビット線ＢＬ１の電位は、プリチャ
ージ電位Ｖｒｅｆから上昇する。

【０１８３】なお、ロウアドレス信号の最下位ビットＲ
Ａ０が“０（＝Ｌ）”であるため、ＰチャネルＭＯＳト
ランジスタｂＱＰ２は、オフ状態であり、ビット線ｂＢ
Ｌ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れること
はない。従って、選択されたメモリセルが接続されてい
ないビット線ｂＢＬ１，ｂＢＬ２，・・・は、フローテ
ィング状態で、かつ、プリチャージ電位Ｖｒｅｆを維持
している。

【０１８４】このように、センス電流Ｉｓがメモリセル
ＭＣに流れることにより、磁気抵抗素子の磁化の状態が
ビット線対ＢＬ１，ｂＢＬ１の間の電位差として表れ
る。この後、センスアンプ２４を活性化し、ビット線対
ＢＬ１，ｂＢＬ１の間の電位差をセンスする。

【０１８５】ここで、センス時、ビット線ＢＬ１の電位
が上昇する場合又は低下する場合のいずれにおいても、
ビット線ＢＬ１の電位の時間的変化は、同じとなる。従
って、センスアンプ２４を動作させるタイミングによ
り、“０”−リードと“１”−リードとの間で、ビット
線対ＢＬ１，ｂＢＬ１に生じる電位差が互いに異なるこ
とはない。

【０１８６】本例では、ビット線対ＢＬ１，ｂＢＬ１の
電位は、センスアンプ２４内のＮチャネルＭＯＳトラン
ジスタＱＮ６，ＱＮ７のゲートに入力される。つまり、
ビット線対ＢＬ１，ｂＢＬ１の間の電位差は、センスア
ンプ２４内のＮチャネルＭＯＳトランジスタＱＮ６，Ｑ
Ｎ７の電流駆動能力の差として表れる。

【０１８７】従って、センスアンプ活性化信号ＳＡＰを
Ｖｄｄ／２からＶｄｄに設定し、また、センスアンプ活
性化信号ＳＡＮをＶｄｄ／２からＶｓｓに設定すること
により、センスアンプ２４は、活性化され、メモリセル
ＭＣのデータがセンスアンプ２４にラッチされる。

【０１８８】具体的には、“０”−リードの場合には、
センスアンプ２４の出力ノードＳＡ１がＶｓｓ（＝ｇｎ
ｄ）となり、センスアンプ２４の出力ノードｂＳＡ１が
Ｖｄｄとなる。また、“１”−リードの場合には、セン
スアンプ２４の出力ノードＳＡ１がＶｄｄとなり、セン
スアンプ２４の出力ノードｂＳＡ１がＶｓｓとなる。

【０１８９】この後、カラム選択信号ＣＳＬを“Ｈ”レ
ベルに設定し、センスアンプ２４にラッチされたデータ
をデータ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出
力回路に転送する。

【０１９０】なお、上述のセンス動作に関し、データを
センスアンプ２４にラッチした後、直ちに、リードワー
ド線ＲＷＬ１をＶＷＬＬからＶＷＬＨに戻し、次のリー
ドサイクルに備えて、ビット線のプリチャージ動作を行
ってもよい。

【０１９１】上述のセンス動作においては、ＤＲＡＭで
行われるようなリストア動作は、行われない。その理由
は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破
壊読み出しによりデータを読み出すことができるため、
データを再びメモリセルに書き込む必要がないためであ
る。従って、データリストアのために、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要はない。

【０１９２】また、データセンス後、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要がないた
め、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷
量が減り、低消費電力化に貢献できる。また、磁気抵抗
素子（ＴＭＲ素子）に高い電圧が加わることを防止でき
るため、磁気抵抗素子の信頼性を向上させることができ
る。

【０１９３】さらに、リストア動作が不要なため、メモ
リセルＭＣのデータがビット線ＢＬ１に十分に出力され
た後には、直ちに、選択されたリードワード線ＲＷＬ１
のレベルを“Ｈ”から“Ｌ”に低下させることができ
る。つまり、データリストアのために、リードワード線
ＲＷＬ１の電位レベルを立ち上げておく必要がないた
め、データをビット線ＢＬ１に出力した後、直ちに、リ
ードワード線ＲＷＬ１の電位レベルを立ち下げて、ビッ
ト線ＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な
消費電をなくし、低消費電流化を実現できる。

【０１９４】また、メモリセルＭＣのデータをセンスア
ンプ２４にラッチした後には、次のリードサイクルに備
えて、直ちに、全てのビット線対ＢＬｉ，ｂＢＬｉのプ
リチャージすることができるため、高速読み出しを実現
できる。

【０１９５】このように、磁気ランダムアクセスメモリ
（ＭＲＡＭ）では、非破壊読み出しが行われるため、リ
ストア動作が不要であり、ビット線対の電位をフルスイ
ングさせる必要がなく、ビット線とセンスアンプを独立
にプリチャージできる。従って、磁気ランダムアクセス
メモリは、リードに関しては、ＤＲＡＭに比べ、低消費
電力で、高速なランダムアクセスを実現できる。

【０１９６】［まとめ］本発明によれば、複数の磁気抵
抗素子を用いて、メモリセルのＭＲ比の半分のＭＲ比を
持つリファレンスセルを作成している。そして、プリチ
ャージ時に、このリファレンスセルにより生成される定
電位と同じ電位をプリチャージ電位としてビット線に与
える。また、センス時には、リファレンスセルに定電流
を流すと共に、カレントミラー回路を用いて、ビット線
（メモリセル）にも定電流を流す。これにより、ＤＲＡ
Ｍと同様の動作により、リード動作を行うことができ、
ＤＲＡＭの置き替え用途としてＭＲＡＭを開発する場合
に、ＤＲＡＭとの互換性を高くすることができる。

【０１９７】（２） 第２発明 上述の第１の発明では、複数の磁気抵抗素子を用いて、
メモリセルのＭＲ比の半分のＭＲ比を持つリファレンス
セルを作成し、このリファレンスセルに定電流を流し
て、センス時に用いるリファレンス電位Ｖｒｅｆを生成
する手法を提案した。ここで、各々の磁気抵抗素子は、
基本的には、メモリセルに用いる磁気抵抗素子と同じス
テップ及び同じレイアウトで形成される。

【０１９８】しかし、リファレンスセルは、複数の磁気
抵抗素子を組み合わせることにより形成されるため、各
々の磁気抵抗素子を接続するための配線などが必要とな
り、全体としては、メモリセルの磁気抵抗素子とは異な
る構造となる。また、メモリセルアレイや周辺回路など
のレイアウトを考慮すると、リファレンスセルをメモリ
セル内の磁気抵抗素子と完全に同じ環境下に配置するこ
とが難しい。

【０１９９】従って、リファレンスセルを形成するに当
たり、メモリセル内の磁気抵抗素子の特性のばらつきの
範囲内で、リファレンスセルを形成できない場合があ
る。

【０２００】本発明は、上記事情に鑑みてなされたもの
で、リファレンス電位Ｖｒｅｆを、メモリセルアレイ内
のメモリセル（ダミーセル）を用いて生成する点に特徴
を有する。具体的には、“０”−データを記憶するメモ
リセル（“０”−セル）と“１”−データを記憶するメ
モリセル（“１”−セル）に、それぞれセンス電流を流
す。

【０２０１】ここで、各メモリセルにセンス電流を流し
たときの“０”−セルに接続されるビット線の電位をＶ
０とし、“１”−セルに接続されるビット線の電位をＶ
１とすると、各ビット線を短絡することにより、リファ
レンス電位Ｖｒｅｆに最も適した中間電位（Ｖ０＋Ｖ
１）／２を得ることができる。

【０２０２】このように、メモリセルアレイ内の特定の
メモリセルを、ダミーセルとして、リファレンス電位Ｖ
ｒｅｆを生成するために用いれば、正確なリファレンス
電位Ｖｒｅｆを生成することができ、磁気ランダムアク
セスメモリ（ＭＲＡＭ）の信頼性の向上に貢献できる。

【０２０３】以下、本発明の実施の形態について、詳細
に説明する。

【０２０４】［第１実施の形態］図１１は、本発明の第
１実施の形態に関わる磁気ランダムアクセスメモリの主
要部を示している。

【０２０５】メモリセルＭＣは、１つの磁気抵抗素子１
１と１つのＭＯＳトランジスタ１２とから構成される。
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリード
ワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延
び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・は、カラム方向に延びている。

【０２０６】ライトワード線ＷＷＬ１，ＷＷＬ２，・・
・は、メモリセルアレイ上においては接続点を持たず、
磁気抵抗素子１１の近傍を通るように配置される。即
ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，
・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・に流れる電流により作られる磁場を用いて、
磁気抵抗素子１１の磁化の方向（平行、反平行）を変え
る。

【０２０７】リードワード線ＲＷＬ１，ＲＷＬ２，・・
・は、メモリセルＭＣを構成するＭＯＳトランジスタ１
２のゲートに接続される。リード時には、選択されたメ
モリセルＭＣのＭＯＳトランジスタ１２をオン状態に
し、選択されたメモリセルＭＣの磁気抵抗素子１１に定
電流を流して、磁気抵抗素子１１の状態に応じてビット
線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位
を変化させる。

【０２０８】本発明では、メモリセルアレイ内の特定の
メモリセルを、ダミーセルとして、リファレンス電位Ｖ
ｒｅｆを生成するために使用している。例えば、１本の
ビット線に接続される複数のメモリセルのうちの特定の
１つをダミーセルＤＵＭＭＹとする。

【０２０９】ダミーセルＤＵＭＭＹは、メモリセルＭＣ
と同様に、１つの磁気抵抗素子１１と１つのＭＯＳトラ
ンジスタ１２とから構成される。ダミーライトワード線
ＤＷＷＬ１，ＤＷＷＬ２，・・・及びダミーリードワー
ド線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ロウ方向に延
びている。ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・は、メモリセルＭＣとダミーセルＤＵＭＭＹ
に共通に接続されている。

【０２１０】ダミーライトワード線ＤＷＷＬ１，ＤＷＷ
Ｌ２，・・・は、メモリセルアレイ上においては接続点
を持たず、ダミーセルＤＵＭＭＹ内の磁気抵抗素子１１
の近傍を通るように配置される。即ち、ライト時に、ダ
ミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及
びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・
・に流れる電流により作られる磁場を用いて、ダミーセ
ルＤＹＭＭＹ内の磁気抵抗素子１１の磁化の方向（平
行、反平行）を変える。

【０２１１】ダミーリードワード線ＤＲＷＬ１，ＤＲＷ
Ｌ２，・・・は、ダミーセルＤＵＭＭＹを構成するＭＯ
Ｓトランジスタ１２のゲートに接続される。リード時に
は、選択されたダミーセルＤＵＭＭＹ内のＭＯＳトラン
ジスタ１２をオン状態にし、選択されたダミーセルＤＵ
ＭＭＹ内の磁気抵抗素子１１に定電流を流して、その磁
気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。

【０２１２】本実施の形態では、ビット線対ＢＬｉ，ｂ
ＢＬｉの一方（ＢＬｉ）に関し、奇数番目のビット線Ｂ
Ｌ１，ＢＬ３，・・・に接続されるダミーセルＤＵＭＭ
Ｙには、“０”−データが記憶され、偶数番目のビット
線ＢＬ２，ＢＬ４，・・・に接続されるダミーセルＤＵ
ＭＭＹには、“１”−データが記憶される。

【０２１３】そして、奇数番目のビット線ＢＬ１，ＢＬ
３，・・・と偶数番目のビット線ＢＬ２，ＢＬ４，・・
・は、イコライズ回路（短絡用ＮチャネルＭＯＳトラン
ジスタ）２４により互いに接続されている。具体的に
は、ビット線ＢＬ１とビット線ＢＬ２が短絡用Ｐチャネ
ルＭＯＳトランジスタＱＰ１０を介して接続され、同様
に、ビット線ＢＬ３とビット線ＢＬ４が短絡用Ｐチャネ
ルＭＯＳトランジスタＱＰ１０を介して接続される。

【０２１４】短絡用ＰチャネルＭＯＳトランジスタＱＰ
１０のオン／オフは、制御信号ＥＱＬ０により制御され
る。

【０２１５】また、ビット線対ＢＬｉ，ｂＢＬｉの他方
（ｂＢＬｉ）に関し、奇数番目のビット線ｂＢＬ１，ｂ
ＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹに
は、“０”−データが記憶され、偶数番目のビット線ｂ
ＢＬ２，ｂＢＬ４，・・・に接続されるダミーセルＤＵ
ＭＭＹには、“１”−データが記憶される。

【０２１６】そして、奇数番目のビット線ｂＢＬ１，ｂ
ＢＬ３，・・・と偶数番目のビット線ｂＢＬ２，ｂＢＬ
４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯ
Ｓトランジスタ）２４により互いに接続されている。具
体的には、ビット線ｂＢＬ１とビット線ｂＢＬ２が短絡
用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続
され、同様に、ビット線ｂＢＬ３とビット線ｂＢＬ４が
短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して
接続される。

【０２１７】短絡用ＰチャネルＭＯＳトランジスタＱＰ
１１のオン／オフは、制御信号ＥＱＬ１により制御され
る。

【０２１８】なお、ダミーセルＤＵＭＭＹに記憶される
データと互いに短絡するビット線との間の関係は、上述
の例に限られず、種々の変更が可能である。

【０２１９】即ち、重要な点は、ビット線ＢＬｉ同士又
はビット線ｂＢＬｉ同士で短絡し、かつ、短絡される２
×ｎ（ｎは、自然数）本のビット線に接続される２×ｎ
個のダミーセルＤＵＭＭＹのうちの半分が“０”を記憶
し、残りの半分が“１”を記憶していることにある。

【０２２０】プリチャージ回路２３は、スタンバイ状態
において、全てのビット線ＢＬｉ，ｂＢＬｉをプリチャ
ージ電位ＶＰＣにプリチャージしておく役割を果たす。
プリチャージ電位ＶＰＣは、接地電位でも動作上は問題
ないが、プリチャージ電位ＶＰＣが接地電位であると、
高速データリードや低消費電力にとって不利となるた
め、適当な電位に設定することが望ましい。

【０２２１】即ち、プリチャージ電位ＶＰＣが接地電位
であると、センス時、ａ．ビット線の電位が十分に上昇
し、メモリセルに十分なバイアスが加わり、メモリセル
からデータが出力されるまでに、長い時間がかかる、
ｂ．ビット線の電位の振幅が大きくなり、ビット線の充
放電に際して無駄な電流を消費する、などの問題が生じ
る。

【０２２２】なお、プリチャージ電位ＶＰＣの値は、磁
気抵抗素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存
性、ＭＯＳトランジスタのオン抵抗などを考慮して、信
頼性の許す範囲内で最大の信号が出力されるように決定
される。

【０２２３】センスアンプ（Ｓ／Ａ）２４は、１組のビ
ット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対
して１つだけ設けられる。

【０２２４】本実施の形態では、センスアンプ２４は、
メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬ
ｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式
を前提としている。また、メモリセルアレイは、フォー
ルデッドビット線（ Folded Bit Line ）方式を採用し
ている。

【０２２５】但し、図１１のメモリセルアレイ構成は、
一例であり、本発明は、これ以外のメモリセルアレイ構
成を有する磁気ランダムアクセスメモリにも適用できる
ことは言うまでもない。

【０２２６】センスアンプ２４は、選択されたメモリセ
ルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方
の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位
（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅す
る。

【０２２７】リード時には、リードワード線イネーブル
信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、Ｎチャ
ネルＭＯＳトランジスタＱＮ４がオン状態となり、Ｎチ
ャネルＭＯＳトランジスタＱＮ５がオフ状態となる。従
って、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓ
は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに伝
達される。

【０２２８】従って、全てのビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・にセンス電流Ｉｓが流
れ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・の電位は、選択されたメモリセルＭＣのデータ又は
選択されたダミーセルＤＵＭＭＹのデータに応じて変化
する。

【０２２９】なお、ダミーセルＤＵＭＭＹが接続される
ビット線の電位は、この後、イコライズ回路２６により
イコライズされるため、Ｖｒｅｆ（＝（Ｖ０＋Ｖ１）／
２）となる。

【０２３０】図１２は、図１１のバイアス電圧発生回路
の一例を示している。

【０２３１】磁気抵抗素子Ｒ及びＮチャネルＭＯＳトラ
ンジスタＱＮ３は、メモリセルＭＣ内の磁気抵抗素子１
１及びＮチャネルＭＯＳトランジスタ１２とレイアウト
やサイズが同じものを使用する。

【０２３２】但し、第２発明の場合、磁気抵抗素子Ｒ
は、例えば、メモリセルＭＣ内の磁気抵抗素子１１と同
じものを使用できれば一番良いが、バイアス電圧発生回
路２１の出力信号Ｖｂｉａｓの精度は、あまり問題とな
らないため、他の素子で置き換えてもよい。

【０２３３】ゲートに差動アンプ２５の出力信号Ｖｂｉ
ａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１
のサイズは、センス電流源２２のＰチャネルＭＯＳトラ
ンジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャ
ネルＭＯＳトランジスタ１２のサイズと実質的に同じに
設定される。

【０２３４】なお、バイアス電圧発生回路内のＰチャネ
ルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチ
ャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレン
トミラー回路を構成している。

【０２３５】ところで、リード時、バイアス電圧発生回
路２１内の磁気抵抗素子Ｒにセンス電流Ｉｓが流れると
共に、ビット線ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・
・）にもセンス電流Ｉｓが流れる。この時、ビット線Ｂ
Ｌｉ，ｂＢＬｉには、配線抵抗が存在するため、この配
線抵抗による電位降下により、センスアンプノードＮ
１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択さ
れたメモリセルＭＣの位置によって異なるものとなる。

【０２３６】例えば、センスアンプ（Ｓ／Ａ）２４に最
も近いメモリセルＭＣがアクセスされたときには、ビッ
ト線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さく
なるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリ
セルＭＣがアクセスされたときには、ビット線ＢＬｉ，
ｂＢＬｉの配線抵抗の影響は、最も大きくなる。

【０２３７】このような選択されるメモリセルの位置、
即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセン
スアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の
電位差の変化は、メモリセルＭＣのデータをセンスする
際のノイズとなる。

【０２３８】このようなセンス時のノイズを低減するた
めに、本発明では、図１２に示すように、ＰチャネルＭ
ＯＳトランジスタＱＰ１と磁気抵抗素子Ｒの間に、ビッ
ト線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を有す
る調整用抵抗ｒを接続している。この調整用抵抗ｒを作
る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと同じ
配線層で、同じ断面積、半分の長さを有する配線を形成
すればよい。

【０２３９】なお、ロウアクセスがないとき、即ち、リ
ードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されて
いないときに、バイアス電流発生回路２１に電流を流す
ことは、無駄な電流を消費することになり、低消費電流
化に不都合である。

【０２４０】そこで、ロウアクセスが行われている期間
だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レ
ベル（例えば、選択されたリードワード線に与える電位
と同じ電位）に設定し、それ以外の期間においては、バ
イアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル
（例えば、接地電位）に設定する。

【０２４１】これにより、ＮチャネルＭＯＳトランジス
タＱＮ３は、ロウアクセスが行われている期間だけ、オ
ン状態となるため、バイアス発生回路における無駄な電
流の垂れ流しを防止でき、低消費電流化に貢献すること
ができる。

【０２４２】図１３は、図１１のセンスアンプの一例を
示している。

【０２４３】このセンスアンプ２４は、いわゆるダイレ
クトセンス方式で使用されるセンスアンプである。ビッ
ト線対ＢＬｉ，ｂＢＬｉの各電位は、ＰチャネルＭＯＳ
トランジスタＱＰ１２，ＱＮ１３のゲートに入力され
る。つまり、ビット線対ＢＬｉ，ｂＢＬｉの電位差は、
ＰチャネルＭＯＳトランジスタＱＰ１２，ＱＮ１３の電
流駆動能力の差となって表れる。

【０２４４】センスアンプ２４は、ビット線対ＢＬｉ，
ｂＢＬｉの間の電位差をセンスし、かつ、増幅する。即
ち、選択されたメモリセルＭＣのデータは、センスアン
プ２４によりセンスされた後、データ線対（ＤＱ線対）
ＤＱ，ｂＤＱに転送される。

【０２４５】なお、カラムの選択、即ち、センスアンプ
２４とデータ線対ＤＱ，ｂＤＱの電気的接続は、カラム
選択信号ＣＳＬによりカラム選択スイッチ２８のオン／
オフを制御することにより行われる。

【０２４６】次に、上述した図１１乃至図１３の磁気ラ
ンダムアクセスメモリに関し、図１４の波形図を参照し
つつ、リード時のセンス動作について説明する。

【０２４７】なお、以下の説明では、簡単のため、リー
ドワード線ＲＷＬ１が選択され、メモリセルＭＣのデー
タがビット線ＢＬ１に読み出される場合を考える。

【０２４８】まず、センス動作開始前にビット線対ＢＬ
ｉ，ｂＢＬｉに対するプリチャージ動作が実行される。
プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”
レベル（例えば、接地電位）に設定されるため、全ての
ビット線対ＢＬｉ，ｂＢＬｉは、ＶＰＣにプリチャージ
される。

【０２４９】この後、プリチャージ信号ＰＣが“Ｈ”レ
ベル（例えば、内部電源電位）に設定されると、ビット
線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。

【０２５０】そして、リードワード線イネーブル信号Ｒ
ＷＬＥＮが“Ｈ”レベルになると、リードワード線ドラ
イバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設
定される。また、本実施の形態では、リードワード線Ｒ
ＷＬ１が“Ｈ”レベルになると同時に、ダミーリードワ
ード線ＤＲＷＬ２も“Ｈ”レベルに設定する。

【０２５１】これと同時に、図１１のＮチャネルＭＯＳ
トランジスタＱＮ４がオン状態となるため、バイアス電
圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓ
は、ＰチャネルＭＯＳトランジスタＱＰ２に伝達され、
カレントミラーにより全てのビット線対ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２・・・にセンス電流Ｉｓが流れ
る。

【０２５２】その結果、選択されたメモリセルＭＣ又は
ダミーセルＤＵＭＭＹに記憶されているデータが“０”
のときには、ビット線ＢＬ１の電位は、プリチャージ電
位ＶＰＣのままか、又は、図１４に示すように、プリチ
ャージ電位ＶＰＣから少しだけ上昇し、選択されたメモ
リセルＭＣ又はダミーセルＤＵＭＭＹに記憶されている
データが“１”のときには、ビット線ＢＬ１の電位は、
プリチャージ電位ＶＰＣから大きく上昇する。

【０２５３】なお、ダミーセルＤＵＭＭＹは、ビット線
ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の配線抵
抗（又は電位降下）によるノイズを平均化ために、ビッ
ト線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の中
央部に配置することが望ましい。

【０２５４】本実施の形態では、リードワード線ＲＷＬ
１及びダミーリードワード線ＤＲＷＬ２がそれぞれ選択
されるため、ビット線ＢＬ１，ＢＬ２，・・・の電位
は、メモリセルＭＣに記憶されたデータに応じた値に変
化し、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、
ダミーセルＤＵＭＭＹに記憶されたデータに応じた値に
変化する。

【０２５５】ここで、ビット線ｂＢＬ１に接続されるダ
ミーセルＤＵＭＭＹには、“０”−データが記憶され、
ビット線ｂＢＬ２に接続されるダミーセルＤＵＭＭＹに
は、“１”−データが記憶されている。

【０２５６】各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂ
ＢＬ２，・・・の電位がメモリセルＭＣ又はダミーセル
ＤＵＭＭＹに記憶されたデータに応じた値に十分に変化
した後、リードワード線イネーブル信号ＲＷＬＥＮが
“Ｈ”レベルから“Ｌ”レベルに変化し、リードワード
線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位
も、“Ｈ”レベルから“Ｌ”レベルに変化する。

【０２５７】その結果、各ビット線ＢＬ１，ｂＢＬ１，
ＢＬ２，ｂＢＬ２，・・・に流れていたセンス電流Ｉｓ
は、停止し、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂ
ＢＬ２，・・・は、メモリセルＭＣ又はダミーセルＤＵ
ＭＭＹに記憶されたデータに応じた値を保持したまま、
フローティング状態となる。

【０２５８】この後、制御信号ＥＱＬ１を“Ｈ”レベル
に設定し、イコライズ回路２６内のＰチャネルＭＯＳト
ランジスタＱＰ１１をオン状態にし、選択されたダミー
セルＤＵＭＭＹのデータが出力されたビット線ｂＢＬ
１，ｂＢＬ２同士を互いに短絡する。その結果、２本の
ビット線ｂＢＬ１，ｂＢＬ２の間で、電荷共有が起こ
り、ビット線ｂＢＬ１，ｂＢＬ２の電位は、共に、リフ
ァレンス電位に最適な中間電位（＝（Ｖ０＋Ｖ１）／
２）となる。

【０２５９】即ち、ビット線ｂＢＬ１には、ダミーセル
ＤＵＭＭＹに記憶された“０”−データが出力され、Ｖ
０となっており、ビット線ｂＢＬ２には、ダミーセルＤ
ＵＭＭＹに記憶された“１”−データが出力され、Ｖ１
となっているため、制御信号ＥＱＬ１を“Ｈ”レベルに
設定することにより、ビット線ｂＢＬ１，ｂＢＬ２の電
位は、共に、中間電位（＝（Ｖ０＋Ｖ１）／２）とな
る。

【０２６０】なお、イコライズ回路２６による電荷共有
は、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・に流れるセンス電流Ｉｓを止め、かつ、ビット線Ｂ
Ｌ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・をフローテ
ィング状態にして、データをビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・に閉じ込めた状態で行う
ため、イコライズのタイミングによって、生成されるリ
ファレンス電位Ｖｒｅｆがばらつくということがない。

【０２６１】ビット線ｂＢＬ１，ｂＢＬ２，・・・にお
いてリファレンス電位Ｖｒｅｆが生成された後は、カラ
ム選択信号ＣＳＬを“Ｈ”レベルに設定すれば、ビット
線対ＢＬ１，ｂＢＬ１の電位差は、センスアンプ２４を
経由して、データ線対（ＤＱ線対）ＤＱ，ｂＤＱに流れ
る電流差として、データ線対ＤＱ，ｂＤＱに転送され
る。

【０２６２】なお、このように、本実施の形態では、ダ
イレクトセンス方式のセンスアンプを採用しているた
め、データ線対ＤＱ，ｂＤＱには、データ線対ＤＱ，ｂ
ＤＱの電流差を直接センスするか、又は、この電流差を
再び電位差に変換し、電圧センスする回路を接続する必
要がある。

【０２６３】最後に、プリチャージ信号ＰＣを、再び、
“Ｌ”レベルに設定し、全てのビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・をプリチャージ電位ＶＰ
Ｃにし、次のリードサイクルに備える。

【０２６４】上述のセンス動作においては、ＤＲＡＭで
行われるようなリストア動作は、行われない。その理由
は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破
壊読み出しによりデータを読み出すことができるため、
データを再びメモリセルに書き込む必要がないためであ
る。従って、データリストアのために、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要はない。

【０２６５】また、データセンス後、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要がないた
め、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷
量が減り、低消費電力化に貢献できる。また、磁気抵抗
素子（ＴＭＲ素子）に高い電圧が加わることを防止でき
るため、磁気抵抗素子の信頼性を向上させることができ
る。

【０２６６】さらに、リストア動作が不要なため、メモ
リセルＭＣのデータがビット線ＢＬ１に十分に出力され
た後には、直ちに、選択されたリードワード線ＲＷＬ１
及び選択されたダミーリードワード線ＤＲＷＬ２のレベ
ルを“Ｈ”から“Ｌ”に低下させることができる。

【０２６７】つまり、データリストアのために、リード
ワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２
の電位レベルを立ち上げておく必要がないため、データ
をビット線ＢＬ１，ｂＢＬ１に出力した後、直ちに、リ
ードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷ
Ｌ２の電位レベルを立ち下げて、ビット線ＢＬ１，ｂＢ
Ｌ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電
をなくし、低消費電流化を実現できる。

【０２６８】このように、磁気ランダムアクセスメモリ
（ＭＲＡＭ）では、非破壊読み出しが行われるため、リ
ストア動作が不要であり、ビット線対の電位をフルスイ
ングさせる必要がなく、ビット線とセンスアンプを独立
にプリチャージできる。従って、磁気ランダムアクセス
メモリは、リードに関しては、ＤＲＡＭに比べ、低消費
電力で、高速なランダムアクセスを実現できる。

【０２６９】［第２実施の形態］本実施の形態に関わる
磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、上
述の第１実施の形態に関わる磁気ランダムアクセスメモ
リと比べると、第一に、ビット線対ＢＬｉ，ｂＢＬｉと
センスアンプＳ／Ａを電気的に接続／分離する分離回路
（分離トランジスタ）を設けた点、第二に、センスアン
プの構成を、通常のＤＲＡＭに使用されるセンスアンプ
と同様に、フリップフロップ型とした点にある。

【０２７０】以下、本実施の形態に関わる磁気ランダム
アクセスメモリについて詳細に説明する。

【０２７１】図１５は、本発明の第２実施の形態に関わ
る磁気ランダムアクセスメモリの主要部を示している。

【０２７２】メモリセルＭＣは、１つの磁気抵抗素子１
１と１つのＭＯＳトランジスタ１２とから構成される。
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリード
ワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延
び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・は、カラム方向に延びている。

【０２７３】ライトワード線ＷＷＬ１，ＷＷＬ２，・・
・は、メモリセルアレイ上においては接続点を持たず、
磁気抵抗素子１１の近傍を通るように配置される。即
ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，
・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・に流れる電流により作られる磁場を用いて、
磁気抵抗素子１１の磁化の方向（平行、反平行）を変え
る。

【０２７４】リードワード線ＲＷＬ１，ＲＷＬ２，・・
・は、メモリセルＭＣを構成するＭＯＳトランジスタ１
２のゲートに接続される。リード時には、選択されたメ
モリセルＭＣのＭＯＳトランジスタ１２をオン状態に
し、選択されたメモリセルＭＣの磁気抵抗素子１１に定
電流を流して、磁気抵抗素子１１の状態に応じてビット
線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位
を変化させる。

【０２７５】本実施の形態においても、上述の第１実施
の形態と同様に、メモリセルアレイ内の特定のメモリセ
ルを、ダミーセルとして、リファレンス電位Ｖｒｅｆを
生成するために使用している。例えば、１本のビット線
に接続される複数のメモリセルのうちの特定の１つをダ
ミーセルＤＵＭＭＹとする。

【０２７６】ダミーセルＤＵＭＭＹは、メモリセルＭＣ
と同様に、１つの磁気抵抗素子１１と１つのＭＯＳトラ
ンジスタ１２とから構成される。ダミーライトワード線
ＤＷＷＬ１，ＤＷＷＬ２，・・・及びダミーリードワー
ド線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ロウ方向に延
びている。ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・は、メモリセルＭＣとダミーセルＤＵＭＭＹ
に共通に接続されている。

【０２７７】ダミーライトワード線ＤＷＷＬ１，ＤＷＷ
Ｌ２，・・・は、メモリセルアレイ上においては接続点
を持たず、ダミーセルＤＵＭＭＹ内の磁気抵抗素子１１
の近傍を通るように配置される。即ち、ライト時に、ダ
ミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及
びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・
・に流れる電流により作られる磁場を用いて、ダミーセ
ルＤＹＭＭＹ内の磁気抵抗素子１１の磁化の方向（平
行、反平行）を変える。

【０２７８】ダミーリードワード線ＤＲＷＬ１，ＤＲＷ
Ｌ２，・・・は、ダミーセルＤＵＭＭＹを構成するＭＯ
Ｓトランジスタ１２のゲートに接続される。リード時に
は、選択されたダミーセルＤＵＭＭＹ内のＭＯＳトラン
ジスタ１２をオン状態にし、選択されたダミーセルＤＵ
ＭＭＹ内の磁気抵抗素子１１に定電流を流して、その磁
気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。

【０２７９】本実施の形態では、ビット線対ＢＬｉ，ｂ
ＢＬｉの一方（ＢＬｉ）に関し、奇数番目のビット線Ｂ
Ｌ１，ＢＬ３，・・・に接続されるダミーセルＤＵＭＭ
Ｙには、“０”−データが記憶され、偶数番目のビット
線ＢＬ２，ＢＬ４，・・・に接続されるダミーセルＤＵ
ＭＭＹには、“１”−データが記憶される。

【０２８０】そして、奇数番目のビット線ＢＬ１，ＢＬ
３，・・・と偶数番目のビット線ＢＬ２，ＢＬ４，・・
・は、イコライズ回路（短絡用ＮチャネルＭＯＳトラン
ジスタ）２４により互いに接続されている。具体的に
は、ビット線ＢＬ１とビット線ＢＬ２が短絡用Ｐチャネ
ルＭＯＳトランジスタＱＰ１０を介して接続され、同様
に、ビット線ＢＬ３とビット線ＢＬ４が短絡用Ｐチャネ
ルＭＯＳトランジスタＱＰ１０を介して接続される。

【０２８１】短絡用ＰチャネルＭＯＳトランジスタＱＰ
１０のオン／オフは、制御信号ＥＱＬ０により制御され
る。

【０２８２】また、ビット線対ＢＬｉ，ｂＢＬｉの他方
（ｂＢＬｉ）に関し、奇数番目のビット線ｂＢＬ１，ｂ
ＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹに
は、“０”−データが記憶され、偶数番目のビット線ｂ
ＢＬ２，ｂＢＬ４，・・・に接続されるダミーセルＤＵ
ＭＭＹには、“１”−データが記憶される。

【０２８３】そして、奇数番目のビット線ｂＢＬ１，ｂ
ＢＬ３，・・・と偶数番目のビット線ｂＢＬ２，ｂＢＬ
４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯ
Ｓトランジスタ）２４により互いに接続されている。具
体的には、ビット線ｂＢＬ１とビット線ｂＢＬ２が短絡
用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続
され、同様に、ビット線ｂＢＬ３とビット線ｂＢＬ４が
短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して
接続される。

【０２８４】短絡用ＰチャネルＭＯＳトランジスタＱＰ
１１のオン／オフは、制御信号ＥＱＬ１により制御され
る。

【０２８５】なお、ダミーセルＤＵＭＭＹに記憶される
データと互いに短絡するビット線との間の関係は、上述
の例に限られず、種々の変更が可能である。

【０２８６】即ち、重要な点は、ビット線ＢＬｉ同士又
はビット線ｂＢＬｉ同士で短絡し、かつ、短絡される２
×ｎ（ｎは、自然数）本のビット線に接続される２×ｎ
個のダミーセルＤＵＭＭＹのうちの半分が“０”を記憶
し、残りの半分が“１”を記憶していることにある。

【０２８７】プリチャージ回路２３は、スタンバイ状態
において、全てのビット線ＢＬｉ，ｂＢＬｉをプリチャ
ージ電位ＶＰＣにプリチャージしておく役割を果たす。
プリチャージ電位ＶＰＣは、接地電位でも動作上は問題
ないが、プリチャージ電位ＶＰＣが接地電位であると、
高速データリードや低消費電力にとって不利となるた
め、適当な電位に設定することが望ましい。

【０２８８】即ち、プリチャージ電位ＶＰＣが接地電位
であると、センス時、ａ．ビット線の電位が十分に上昇
し、メモリセルに十分なバイアスが加わり、メモリセル
からデータが出力されるまでに、長い時間がかかる、
ｂ．ビット線の電位の振幅が大きくなり、ビット線の充
放電に際して無駄な電流を消費する、などの問題が生じ
る。

【０２８９】なお、プリチャージ電位ＶＰＣの値は、磁
気抵抗素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存
性、ＭＯＳトランジスタのオン抵抗などを考慮して、信
頼性の許す範囲内で最大の信号が出力されるように決定
される。

【０２９０】センスアンプ（Ｓ／Ａ）２４は、１組のビ
ット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対
して１つだけ設けられる。

【０２９１】本実施の形態では、センスアンプ２４は、
メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬ
ｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式
を前提としている。また、メモリセルアレイは、フォー
ルデッドビット線（ Folded Bit Line ）方式を採用し
ている。

【０２９２】但し、図１１のメモリセルアレイ構成は、
一例であり、本発明は、これ以外のメモリセルアレイ構
成を有する磁気ランダムアクセスメモリにも適用できる
ことは言うまでもない。

【０２９３】センスアンプ２４は、選択されたメモリセ
ルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方
の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位
（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅す
る。

【０２９４】本実施の形態では、ビット線対ＢＬｉ，ｂ
ＢＬｉとセンスアンプ（Ｓ／Ａ）２４の間に、Ｎチャネ
ルＭＯＳトランジスタから構成される分離回路２７が接
続される。

【０２９５】分離回路２７は、センスアンプノードＮ
ｉ，ｂＮｉがメモリセルＭＣ又はダミーセルＤＵＭＭＹ
のデータに応じた値に十分に変化した後、ビット線対Ｂ
Ｌｉ，ｂＢＬｉをセンスアンプ２４から電気的に切り離
し、増幅時に、ビット線対ＢＬｉ，ｂＢＬｉに生じる寄
生容量をセンスアンプ２４から切り離すなどの役割を果
たす。

【０２９６】ビット線対ＢＬｉ，ｂＢＬｉとセンスアン
プ２４の間に分離回路２７を接続した結果、上述の第１
実施の形態とは異なり、プリチャージ回路２３は、分離
回路２７よりもビット線対ＢＬｉ，ｂＢＬｉ側に配置さ
れる。イコライズ回路２６は、分離回路２７よりもセン
スアンプ２４側に配置される。イコライズ回路２６は、
分離回路２７によりビット線対ＢＬｉ，ｂＢＬｉとセン
スアンプ２４を電気的に分離した後に、ビット線ＢＬｉ
とビット線ＢＬｉ＋１又はビット線ｂＢＬｉとビット線
ｂＢＬｉ＋１を短絡し、中間電位Ｖｒｅｆを生成する。

【０２９７】なお、リード時には、リードワード線イネ
ーブル信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、
ＮチャネルＭＯＳトランジスタＱＮ４がオン状態とな
り、ＮチャネルＭＯＳトランジスタＱＮ５がオフ状態と
なる。従って、バイアス電圧発生回路２１の出力信号Ｖ
ｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２のゲ
ートに伝達される。

【０２９８】従って、全てのビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・にセンス電流Ｉｓが流
れ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・の電位は、選択されたメモリセルＭＣのデータ又は
選択されたダミーセルＤＵＭＭＹのデータに応じて変化
する。

【０２９９】なお、ダミーセルＤＵＭＭＹが接続される
ビット線の電位は、この後、イコライズ回路２６により
イコライズされるため、Ｖｒｅｆ（＝（Ｖ０＋Ｖ１）／
２）となる。

【０３００】図１６は、図１５のバイアス電圧発生回路
の一例を示している。

【０３０１】磁気抵抗素子Ｒ及びＮチャネルＭＯＳトラ
ンジスタＱＮ３は、メモリセルＭＣ内の磁気抵抗素子１
１及びＮチャネルＭＯＳトランジスタ１２とレイアウト
やサイズが同じものを使用する。

【０３０２】但し、第２発明の場合、磁気抵抗素子Ｒ
は、メモリセルＭＣ内の磁気抵抗素子１１と同じものを
使用できれば一番よいが、バイアス電圧発生回路２１の
出力信号Ｖｂｉａｓの精度は、あまり問題とならないた
め、他の素子で置き換えても構わない。

【０３０３】ゲートに差動アンプ２５の出力信号Ｖｂｉ
ａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１
のサイズは、センス電流源２２のＰチャネルＭＯＳトラ
ンジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャ
ネルＭＯＳトランジスタ１２のサイズと実質的に同じに
設定される。

【０３０４】なお、バイアス電圧発生回路内のＰチャネ
ルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチ
ャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレン
トミラー回路を構成している。

【０３０５】ところで、リード時、バイアス電圧発生回
路２１内の磁気抵抗素子Ｒにセンス電流Ｉｓが流れると
共に、ビット線ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・
・）にもセンス電流Ｉｓが流れる。この時、ビット線Ｂ
Ｌｉ，ｂＢＬｉには、配線抵抗が存在するため、この配
線抵抗による電位降下により、センスアンプノードＮ
１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択さ
れたメモリセルＭＣの位置によって異なるものとなる。

【０３０６】例えば、センスアンプ（Ｓ／Ａ）２４に最
も近いメモリセルＭＣがアクセスされたときには、ビッ
ト線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さく
なるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリ
セルＭＣがアクセスされたときには、ビット線ＢＬｉ，
ｂＢＬｉの配線抵抗の影響は、最も大きくなる。

【０３０７】このような選択されるメモリセルの位置、
即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセン
スアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の
電位差の変化は、メモリセルＭＣのデータをセンスする
際のノイズとなる。

【０３０８】このようなセンス時のノイズを低減するた
めに、本発明では、ＰチャネルＭＯＳトランジスタＱＰ
１と磁気抵抗素子Ｒの間に、ビット線ＢＬｉ，ｂＢＬｉ
の配線抵抗の半分の抵抗値を有する調整用抵抗ｒを接続
している。この調整用抵抗ｒを作る一番簡単な方法は、
ビット線ＢＬｉ，ｂＢＬｉと同じ配線層で、同じ断面
積、半分の長さを有する配線を形成すればよい。

【０３０９】また、本実施の形態では、図１５に示すよ
うに、ビット線対ＢＬｉ，ｂＢＬｉとセンスアンプ２４
の間に分離回路（ＮチャネルＭＯＳトランジスタ）２７
が接続される。そこで、バイアス電圧発生回路２１にお
いても、ＰチャネルＭＯＳトランジスタ（降圧トランジ
スタ）ＱＰ１と抵抗素子ｒの間に、分離回路２７のＮチ
ャネルＭＯＳトランジスタを模したＰチャネルＭＯＳト
ランジスタＱＰ１４が接続される。

【０３１０】なお、ロウアクセスがないとき、即ち、リ
ードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されて
いないときに、バイアス電流発生回路２１に電流を流す
ことは、無駄な電流を消費することになり、低消費電流
化に不都合である。

【０３１１】そこで、ロウアクセスが行われている期間
だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レ
ベル（例えば、選択されたリードワード線に与える電位
と同じ電位）に設定し、それ以外の期間においては、バ
イアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル
（例えば、接地電位）に設定する。

【０３１２】これにより、ＮチャネルＭＯＳトランジス
タＱＮ３は、ロウアクセスが行われている期間だけ、オ
ン状態となるため、バイアス発生回路における無駄な電
流の垂れ流しを防止でき、低消費電流化に貢献すること
ができる。

【０３１３】図１７は、図１５のセンスアンプの一例を
示している。

【０３１４】このセンスアンプ２４は、ＤＲＡＭによく
用いられるフリップフロップ型センスアンプである。セ
ンスアンプ２４は、ＳＡＰ（例えば、内部電源電位Ｖｄ
ｄ）とＳＡＮ（例えば、接地電位Ｖｓｓ）により駆動さ
れる２つのＣＭＯＳインバータから構成される。

【０３１５】センスアンプ２４は、ビット線対ＢＬｉ，
ｂＢＬｉの間の電位差をセンスし、かつ、増幅する。即
ち、選択されたメモリセルＭＣのデータは、センスアン
プ２４によりセンスされた後、データ線対（ＤＱ線対）
ＤＱ，ｂＤＱに転送される。

【０３１６】なお、カラムの選択、即ち、センスアンプ
２４とデータ線対ＤＱ，ｂＤＱの電気的接続は、カラム
選択信号ＣＳＬによりカラム選択スイッチ２８のオン／
オフを制御することにより行われる。

【０３１７】次に、上述した図１５乃至図１７の磁気ラ
ンダムアクセスメモリに関し、図１８の波形図を参照し
つつ、リード時のセンス動作について説明する。

【０３１８】なお、以下の説明では、簡単のため、リー
ドワード線ＲＷＬ１が選択され、メモリセルＭＣのデー
タがビット線ＢＬ１に読み出される場合を考える。

【０３１９】まず、センス動作開始前にビット線対ＢＬ
ｉ，ｂＢＬｉに対するプリチャージ動作が実行される。
プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”
レベル（例えば、接地電位）に設定されるため、全ての
ビット線対ＢＬｉ，ｂＢＬｉは、ＶＰＣにプリチャージ
される。

【０３２０】また、この時、制御信号ＩＳＯは、“Ｈ”
レベル（例えば、内部電源電位Ｖｄｄ）に設定され、ビ
ット線対ＢＬｉ，ｂＢＬｉとセンスアンプ２４は、互い
に電気的に接続された状態となっている。従って、セン
スアンプノードＮｉ，ｂＮｉも、ＶＰＣにプリチャージ
されている。センスアンプ活性化信号ＳＡＰ，ＳＡＮに
ついても、ＶＰＣにプリチャージされている。

【０３２１】この後、プリチャージ信号ＰＣが“Ｈ”レ
ベルに設定されると、ビット線対ＢＬｉ，ｂＢＬｉのプ
リチャージが解除される。

【０３２２】そして、リードワード線イネーブル信号Ｒ
ＷＬＥＮが“Ｈ”レベルになると、リードワード線ドラ
イバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設
定される。また、本実施の形態では、リードワード線Ｒ
ＷＬ１が“Ｈ”レベルになると同時に、ダミーリードワ
ード線ＤＲＷＬ２も“Ｈ”レベルに設定する。

【０３２３】これと同時に、図１５のＮチャネルＭＯＳ
トランジスタＱＮ４がオン状態となるため、バイアス電
圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓ
は、ＰチャネルＭＯＳトランジスタＱＰ２に伝達され、
カレントミラーにより全てのビット線対ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２・・・にセンス電流Ｉｓが流れ
る。

【０３２４】その結果、選択されたメモリセルＭＣ又は
ダミーセルＤＵＭＭＹに記憶されているデータが“０”
のときには、ビット線ＢＬ１の電位は、プリチャージ電
位ＶＰＣのままか、又は、図１８に示すように、プリチ
ャージ電位ＶＰＣから少しだけ上昇し、選択されたメモ
リセルＭＣ又はダミーセルＤＵＭＭＹに記憶されている
データが“１”のときには、ビット線ＢＬ１の電位は、
プリチャージ電位ＶＰＣから大きく上昇する。

【０３２５】なお、ダミーセルＤＵＭＭＹは、ビット線
ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の配線抵
抗（又は電位降下）によるノイズを平均化ために、ビッ
ト線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の中
央部に配置することが望ましい。

【０３２６】本実施の形態では、リードワード線ＲＷＬ
１及びダミーリードワード線ＤＲＷＬ２がそれぞれ選択
されるため、ビット線ＢＬ１，ＢＬ２，・・・の電位
は、メモリセルＭＣに記憶されたデータに応じた値に変
化し、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、
ダミーセルＤＵＭＭＹに記憶されたデータに応じた値に
変化する。

【０３２７】ここで、ビット線ｂＢＬ１に接続されるダ
ミーセルＤＵＭＭＹには、“０”−データが記憶され、
ビット線ｂＢＬ２に接続されるダミーセルＤＵＭＭＹに
は、“１”−データが記憶されている。

【０３２８】各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂ
ＢＬ２，・・・の電位がメモリセルＭＣ又はダミーセル
ＤＵＭＭＹに記憶されたデータに応じた値に十分に変化
した後、リードワード線イネーブル信号ＲＷＬＥＮが
“Ｈ”レベルから“Ｌ”レベルに変化し、リードワード
線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位
も、“Ｈ”レベルから“Ｌ”レベルに変化する。

【０３２９】その結果、各ビット線ＢＬ１，ｂＢＬ１，
ＢＬ２，ｂＢＬ２，・・・に流れていたセンス電流Ｉｓ
は、停止し、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂ
ＢＬ２，・・・及び各センスアンプノードＮ１，ｂＮ
１，Ｎ２，ｂＮ２，・・・は、メモリセルＭＣ又はダミ
ーセルＤＵＭＭＹに記憶されたデータに応じた値を保持
したまま、フローティング状態となる。

【０３３０】この後、制御信号ＩＳＯを“Ｌ”レベルに
変化させ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・とセンスアンプノードＮ１，ｂＮ１，Ｎ２，
ｂＮ２，・・・を互いに電気的に分離する。

【０３３１】また、制御信号ＥＱＬ１を“Ｈ”レベルに
設定し、イコライズ回路２６内のＰチャネルＭＯＳトラ
ンジスタＱＰ１１をオン状態にし、選択されたダミーセ
ルＤＵＭＭＹのデータが出力されたビット線ｂＢＬ１，
ｂＢＬ２同士を互いに短絡する。その結果、２本のビッ
ト線ｂＢＬ１，ｂＢＬ２の間で、電荷共有が起こり、ビ
ット線ｂＢＬ１，ｂＢＬ２の電位は、共に、リファレン
ス電位Ｖｒｅｆに最適な中間電位（＝（Ｖ０＋Ｖ１）／
２）となる。

【０３３２】即ち、センスアンプノードｂＮ１には、ダ
ミーセルＤＵＭＭＹに記憶された“０”−データが出力
され、Ｖ０となっており、センスアンプノードｂＮ２に
は、ダミーセルＤＵＭＭＹに記憶された“１”−データ
が出力され、Ｖ１となっているため、制御信号ＥＱＬ１
を“Ｈ”レベルに設定することにより、センスアンプノ
ードｂＮ１，ｂＮ２の電位は、共に、中間電位Ｖｒｅｆ
（＝（Ｖ０＋Ｖ１）／２）となる。

【０３３３】また、イコライズ回路２６による電荷共有
は、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・に流れるセンス電流Ｉｓを止め、センスアンプノー
ドＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・をフローティン
グ状態にし、さらに、センスアンプノードＮ１，ｂＮ
１，Ｎ２，ｂＮ２，・・・をビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・から電気的に切り離した
状態で行う。

【０３３４】つまり、イコライズ回路２６による電荷共
有は、データをセンスアンプノードＮ１，ｂＮ１，Ｎ
２，ｂＮ２，・・・に閉じ込めた状態で行うため、イコ
ライズのタイミングによって、生成されるリファレンス
電位Ｖｒｅｆがばらつくということがない。

【０３３５】また、センスアンプノードＮ１，ｂＮ１，
Ｎ２，ｂＮ２，・・・がビット線ＢＬ１，ｂＢＬ１，Ｂ
Ｌ２，ｂＢＬ２，・・・から電気的に切り離された状態
でイコライズを行うため、高速に、中間電位Ｖｒｅｆを
生成することができる。

【０３３６】なお、本実施の形態では、プリチャージ回
路２３が分離回路２３よりもビット線ＢＬｉ，ｂＢＬｉ
側に配置されている。このため、制御信号ＩＳＯを
“Ｌ”レベルに設定し、センスアンプノードＮｉ，ｂＮ
ｉをビット線ＢＬｉ，ｂＢＬｉから切り離した後は、次
のリードサイクルに備えて、直ちに、ビット線ＢＬｉ，
ｂＢＬｉのプリチャージを開始してもよい。

【０３３７】イコライズが十分に行われ、センスアンプ
ノードｂＮ１，ｂＮ２，・・・においてリファレンス電
位Ｖｒｅｆが生成された時点で、センスアンプ活性化信
号ＳＡＰを“Ｈ”レベル（例えば、内部電源電位Ｖｄ
ｄ），センスアンプ活性化信号ＳＡＮを“Ｌ”レベル
（例えば、接地電位Ｖｓｓ）に設定し、センスアンプ２
４を動作させる。

【０３３８】この時、センスアンプノードＮｉ，ｂＮ１
は、ビット線ＢＬｉ，ｂＢＬｉから電気的に切り離され
ているため、センスアンプ（Ｓ／Ａ）２４は、センスア
ンプノードＮｉ，ｂＮ１の間の電位差を高速に増幅し、
かつ、ラッチすることができる。

【０３３９】そして、データがセンスアンプ２４にラッ
チされた後、カラム選択信号ＣＳＬを“Ｈ”レベルに設
定すれば、センスアンプ２４にラッチされたデータは、
データ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出力
回路に転送される。

【０３４０】最後に、制御信号ＩＳＯを、再び、“Ｈ”
レベルに設定することにより、センスアンプノードＮ
ｉ，ｂＮｉとビット線対ＢＬｉ，ｂＢＬｉを電気的に接
続し、センスアンプノードＮｉ，ｂＮｉをＶＰＣにプリ
チャージし、次のリードサイクルに備える。

【０３４１】上述のセンス動作においては、ＤＲＡＭで
行われるようなリストア動作は、行われない。その理由
は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破
壊読み出しによりデータを読み出すことができるため、
データを再びメモリセルに書き込む必要がないためであ
る。従って、データリストアのために、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要はない。

【０３４２】また、データセンス後、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要がないた
め、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷
量が減り、低消費電力化に貢献できる。また、磁気抵抗
素子（ＴＭＲ素子）に高い電圧が加わることを防止でき
るため、磁気抵抗素子の信頼性を向上させることができ
る。

【０３４３】さらに、リストア動作が不要なため、メモ
リセルＭＣのデータがビット線ＢＬ１に十分に出力され
た後には、直ちに、選択されたリードワード線ＲＷＬ１
及び選択されたダミーリードワード線ＤＲＷＬ２のレベ
ルを“Ｈ”から“Ｌ”に低下させることができる。

【０３４４】つまり、データリストアのために、リード
ワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２
の電位レベルを立ち上げておく必要がないため、データ
をビット線ＢＬ１，ｂＢＬ１に出力した後、直ちに、リ
ードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷ
Ｌ２の電位レベルを立ち下げて、ビット線ＢＬ１，ｂＢ
Ｌ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電
をなくし、低消費電流化を実現できる。

【０３４５】また、分離回路２７により、センスアンプ
ノードＮｉ，ｂＮｉをビット線ＢＬｉ，ｂＢＬｉから電
気的に切り離した後に、センスアンプ２４においてセン
スアンプノードＮｉ，ｂＮｉの間の電位差を増幅してい
るため、データリードの高速化を実現することができ
る。

【０３４６】このように、磁気ランダムアクセスメモリ
（ＭＲＡＭ）では、非破壊読み出しが行われるため、リ
ストア動作が不要であり、ビット線対の電位をフルスイ
ングさせる必要がなく、ビット線とセンスアンプを独立
にプリチャージできる。従って、磁気ランダムアクセス
メモリは、リードに関しては、ＤＲＡＭに比べ、低消費
電力で、高速なランダムアクセスを実現できる。

【０３４７】［第３実施の形態］本実施の形態に関わる
磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、メ
モリセルが、磁気抵抗素子（例えば、ＴＭＲ素子）とダ
イオードから構成される点にある。以下、本実施の形態
に関わる磁気ランダムアクセスメモリについて詳細に説
明する。

【０３４８】図１９は、本発明の第３実施の形態に関わ
る磁気ランダムアクセスメモリの主要部を示している。

【０３４９】メモリセルＭＣは、１つの磁気抵抗素子１
１と１つのダイオード１３とから構成される。ライトワ
ード線ＷＷＬ１，ＷＷＬ２，・・・及びリードワード線
ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延び、ビッ
ト線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、
カラム方向に延びている。

【０３５０】ライトワード線ＷＷＬ１，ＷＷＬ２，・・
・は、メモリセルアレイ上においては接続点を持たず、
磁気抵抗素子１１の近傍を通るように配置される。即
ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，
・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ
２，・・・に流れる電流により作られる磁場を用いて、
磁気抵抗素子１１の磁化の方向（平行、反平行）を変え
る。

【０３５１】リードワード線ＲＷＬ１，ＲＷＬ２，・・
・は、メモリセルＭＣを構成するダイオード１３のカソ
ードに接続される。リード時には、選択されたメモリセ
ルＭＣ内のダイオード１３を順方向にバイアスし、選択
されたメモリセルＭＣ内の磁気抵抗素子１１に定電流を
流して、磁気抵抗素子１１の状態に応じてビット線ＢＬ
１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化
させる。

【０３５２】本発明では、メモリセルアレイ内の特定の
メモリセルを、ダミーセルとして、リファレンス電位Ｖ
ｒｅｆを生成するために使用している。例えば、１本の
ビット線に接続される複数のメモリセルのうちの特定の
１つをダミーセルＤＵＭＭＹとする。

【０３５３】ダミーセルＤＵＭＭＹは、メモリセルＭＣ
と同様に、１つの磁気抵抗素子１１と１つのダイオード
１３とから構成される。ダミーライトワード線ＤＷＷＬ
１，ＤＷＷＬ２，・・・及びダミーリードワード線ＤＲ
ＷＬ１，ＤＲＷＬ２，・・・は、ロウ方向に延びてい
る。ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・は、メモリセルＭＣとダミーセルＤＵＭＭＹに共通
に接続されている。

【０３５４】ダミーライトワード線ＤＷＷＬ１，ＤＷＷ
Ｌ２，・・・は、メモリセルアレイ上においては接続点
を持たず、ダミーセルＤＵＭＭＹ内の磁気抵抗素子１１
の近傍を通るように配置される。即ち、ライト時に、ダ
ミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及
びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・
・に流れる電流により作られる磁場を用いて、ダミーセ
ルＤＹＭＭＹ内の磁気抵抗素子１１の磁化の方向（平
行、反平行）を変える。

【０３５５】ダミーリードワード線ＤＲＷＬ１，ＤＲＷ
Ｌ２，・・・は、ダミーセルＤＵＭＭＹを構成するダイ
オード１３のカソードに接続される。リード時には、選
択されたダミーセルＤＵＭＭＹ内のダイオード１３を順
方向にバイアスし、選択されたダミーセルＤＵＭＭＹ内
の磁気抵抗素子１１に定電流を流して、その磁気抵抗素
子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ
２，ｂＢＬ２，・・・の電位を変化させる。

【０３５６】本実施の形態では、ビット線対ＢＬｉ，ｂ
ＢＬｉの一方（ＢＬｉ）に関し、奇数番目のビット線Ｂ
Ｌ１，ＢＬ３，・・・に接続されるダミーセルＤＵＭＭ
Ｙには、“０”−データが記憶され、偶数番目のビット
線ＢＬ２，ＢＬ４，・・・に接続されるダミーセルＤＵ
ＭＭＹには、“１”−データが記憶される。

【０３５７】そして、奇数番目のビット線ＢＬ１，ＢＬ
３，・・・と偶数番目のビット線ＢＬ２，ＢＬ４，・・
・は、イコライズ回路（短絡用ＮチャネルＭＯＳトラン
ジスタ）２４により互いに接続されている。具体的に
は、ビット線ＢＬ１とビット線ＢＬ２が短絡用Ｐチャネ
ルＭＯＳトランジスタＱＰ１０を介して接続され、同様
に、ビット線ＢＬ３とビット線ＢＬ４が短絡用Ｐチャネ
ルＭＯＳトランジスタＱＰ１０を介して接続される。

【０３５８】短絡用ＰチャネルＭＯＳトランジスタＱＰ
１０のオン／オフは、制御信号ＥＱＬ０により制御され
る。

【０３５９】また、ビット線対ＢＬｉ，ｂＢＬｉの他方
（ｂＢＬｉ）に関し、奇数番目のビット線ｂＢＬ１，ｂ
ＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹに
は、“０”−データが記憶され、偶数番目のビット線ｂ
ＢＬ２，ｂＢＬ４，・・・に接続されるダミーセルＤＵ
ＭＭＹには、“１”−データが記憶される。

【０３６０】そして、奇数番目のビット線ｂＢＬ１，ｂ
ＢＬ３，・・・と偶数番目のビット線ｂＢＬ２，ｂＢＬ
４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯ
Ｓトランジスタ）２４により互いに接続されている。具
体的には、ビット線ｂＢＬ１とビット線ｂＢＬ２が短絡
用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続
され、同様に、ビット線ｂＢＬ３とビット線ｂＢＬ４が
短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して
接続される。

【０３６１】短絡用ＰチャネルＭＯＳトランジスタＱＰ
１１のオン／オフは、制御信号ＥＱＬ１により制御され
る。

【０３６２】なお、ダミーセルＤＵＭＭＹに記憶される
データと互いに短絡するビット線との間の関係は、上述
の例に限られず、種々の変更が可能である。

【０３６３】即ち、重要な点は、ビット線ＢＬｉ同士又
はビット線ｂＢＬｉ同士で短絡し、かつ、短絡される２
×ｎ（ｎは、自然数）本のビット線に接続される２×ｎ
個のダミーセルＤＵＭＭＹのうちの半分が“０”を記憶
し、残りの半分が“１”を記憶していることにある。

【０３６４】プリチャージ回路２３は、スタンバイ状態
において、全てのビット線ＢＬｉ，ｂＢＬｉをプリチャ
ージ電位ＶＰＣにプリチャージしておく役割を果たす。
プリチャージ電位ＶＰＣは、接地電位でも動作上は問題
ないが、プリチャージ電位ＶＰＣが接地電位であると、
高速データリードや低消費電力にとって不利となるた
め、適当な電位に設定することが望ましい。

【０３６５】即ち、プリチャージ電位ＶＰＣが接地電位
であると、センス時、ａ．ビット線の電位が十分に上昇
し、メモリセルに十分なバイアスが加わり、メモリセル
からデータが出力されるまでに、長い時間がかかる、
ｂ．ビット線の電位の振幅が大きくなり、ビット線の充
放電に際して無駄な電流を消費する、などの問題が生じ
る。

【０３６６】なお、プリチャージ電位ＶＰＣの値は、磁
気抵抗素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存
性、ＭＯＳトランジスタのオン抵抗などを考慮して、信
頼性の許す範囲内で最大の信号が出力されるように決定
される。

【０３６７】センスアンプ（Ｓ／Ａ）２４は、１組のビ
ット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対
して１つだけ設けられる。

【０３６８】本実施の形態では、センスアンプ２４は、
メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬ
ｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式
を前提としている。また、メモリセルアレイは、フォー
ルデッドビット線（ Folded Bit Line ）方式を採用し
ている。

【０３６９】但し、図１９のメモリセルアレイ構成は、
一例であり、本発明は、これ以外のメモリセルアレイ構
成を有する磁気ランダムアクセスメモリにも適用できる
ことは言うまでもない。

【０３７０】センスアンプ２４は、選択されたメモリセ
ルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方
の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位
（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅す
る。

【０３７１】リード時には、リードワード線イネーブル
信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、Ｎチャ
ネルＭＯＳトランジスタＱＮ４がオン状態となり、Ｎチ
ャネルＭＯＳトランジスタＱＮ５がオフ状態となる。従
って、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓ
は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに伝
達される。

【０３７２】従って、全てのビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・にセンス電流Ｉｓが流
れ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・の電位は、選択されたメモリセルＭＣのデータ又は
選択されたダミーセルＤＵＭＭＹのデータに応じて変化
する。

【０３７３】なお、ダミーセルＤＵＭＭＹが接続される
ビット線の電位は、この後、イコライズ回路２６により
イコライズされるため、Ｖｒｅｆ（＝（Ｖ０＋Ｖ１）／
２）となる。

【０３７４】図２０は、図１９のバイアス電圧発生回路
の一例を示している。

【０３７５】磁気抵抗素子Ｒ及びダイオード１４は、メ
モリセルＭＣ内又はダミーセルＤＵＭＭＹ内の磁気抵抗
素子１１及びダイオード１３とレイアウトやサイズが同
じものを使用する。

【０３７６】但し、第２発明の場合、磁気抵抗素子Ｒ
は、メモリセルＭＣ内の磁気抵抗素子１１と同じものを
使用できれば一番よいが、バイアス電圧発生回路２１の
出力信号Ｖｂｉａｓの精度は、あまり問題とならないた
め、他の素子で置き換えても構わない。

【０３７７】ゲートに差動アンプ２５の出力信号Ｖｂｉ
ａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１
のサイズは、センス電流源２２のＰチャネルＭＯＳトラ
ンジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャ
ネルＭＯＳトランジスタ１２のサイズと実質的に同じに
設定される。

【０３７８】なお、バイアス電圧発生回路２１内のＰチ
ャネルＭＯＳトランジスタＱＰ１とセンス電流源２２の
ＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カ
レントミラー回路を構成している。

【０３７９】ところで、リード時、バイアス電圧発生回
路２１内の磁気抵抗素子Ｒにセンス電流Ｉｓが流れると
共に、ビット線ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・
・）にもセンス電流Ｉｓが流れる。この時、ビット線Ｂ
Ｌｉ，ｂＢＬｉには、配線抵抗が存在するため、この配
線抵抗による電位降下により、センスアンプノードＮ
１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択さ
れたメモリセルＭＣの位置によって異なるものとなる。

【０３８０】例えば、センスアンプ（Ｓ／Ａ）２４に最
も近いメモリセルＭＣがアクセスされたときには、ビッ
ト線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さく
なるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリ
セルＭＣがアクセスされたときには、ビット線ＢＬｉ，
ｂＢＬｉの配線抵抗の影響は、最も大きくなる。

【０３８１】このような選択されるメモリセルの位置、
即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセン
スアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の
電位差の変化は、メモリセルＭＣのデータをセンスする
際のノイズとなる。

【０３８２】このようなセンス時のノイズを低減するた
めに、本発明では、図２０に示すように、ＰチャネルＭ
ＯＳトランジスタＱＰ１と磁気抵抗素子Ｒの間に、ビッ
ト線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を有す
る調整用抵抗ｒを接続している。この調整用抵抗ｒを作
る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと同じ
配線層で、同じ断面積、半分の長さを有する配線を形成
すればよい。

【０３８３】なお、ロウアクセスがないとき、即ち、リ
ードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されて
いないときに、バイアス電流発生回路２１に電流を流す
ことは、無駄な電流を消費することになり、低消費電流
化に不都合である。

【０３８４】そこで、ロウアクセスが行われている期間
だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レ
ベル（例えば、選択されたリードワード線に与える電位
と同じ電位）に設定し、それ以外の期間においては、バ
イアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル
（例えば、接地電位）に設定する。

【０３８５】これにより、ＮチャネルＭＯＳトランジス
タＱＮ３は、ロウアクセスが行われている期間だけ、オ
ン状態となるため、バイアス発生回路における無駄な電
流の垂れ流しを防止でき、低消費電流化に貢献すること
ができる。

【０３８６】なお、ＮチャネルＭＯＳトランジスタＱＮ
３のソースには、ＶＷＬＬ（リードワード線及びダミー
リードワード線に与える“Ｌ”レベルの電位）が印加さ
れている。ＮチャネルＭＯＳトランジスタＱＮ３は、リ
ードワード線ＲＷＬｉ及びダミーリードワード線ＤＲＷ
ＬｉにＶＷＬＬを与えるＭＯＳトランジスタと同じレイ
アウト及び同じサイズに設定される。

【０３８７】また、ＰチャネルＭＯＳトランジスタＱＰ
１とＮチャネルＭＯＳトランジスタＱＮ３の間には、ビ
ット線の配線抵抗を模した抵抗ｒと同様に、ワード線の
配線抵抗を模した抵抗を接続してもよい。

【０３８８】次に、上述した図１９乃至図２０の磁気ラ
ンダムアクセスメモリに関し、図２１の波形図を参照し
つつ、リード時のセンス動作について説明する。

【０３８９】なお、以下の説明では、簡単のため、リー
ドワード線ＲＷＬ１が選択され、メモリセルＭＣのデー
タがビット線ＢＬ１に読み出される場合を考える。

【０３９０】まず、センス動作開始前にビット線対ＢＬ
ｉ，ｂＢＬｉに対するプリチャージ動作が実行される。
プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”
レベル（例えば、接地電位）に設定されるため、全ての
ビット線対ＢＬｉ，ｂＢＬｉは、ＶＰＣにプリチャージ
される。

【０３９１】この時、リードワード線ＲＷＬ１及びダミ
ーリードワード線ＤＲＷＬ２は、“Ｈ”レベル、即ち、
ＶＷＬＨに設定されている。ＶＷＬＨは、Ｖｒｅｆより
も高い電位であるため、メモリセルＭＣ内及びダミーセ
ルＤＵＭＭＹ内のダイオード１３は、それぞれ逆バイア
ス状態となっている。従って、理想的には、メモリセル
ＭＣ及びダミーセルＤＵＭＭＹには、電流が流れない。

【０３９２】この後、プリチャージ信号ＰＣが“Ｈ”レ
ベル（例えば、内部電源電位）に設定されると、ビット
線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。

【０３９３】そして、リードワード線イネーブル信号Ｒ
ＷＬＥＮが“Ｈ”レベルになると、リードワード線ドラ
イバにより、選択されたリードワード線ＲＷＬ１及び選
択されたダミーリードワード線ＤＲＷＬ２がそれぞれ
“Ｈ”レベルから“Ｌ”レベル、即ち、ＶＷＬＨからＶ
ＷＬＬに変化する。

【０３９４】従って、選択されたリードワード線ＲＷＬ
１に接続されるメモリセルＭＣ内のダイオード１３及び
選択されたダミーリードワード線ＤＲＷＬ２に接続され
るダミーセルＤＵＭＭＹ内のダイオード１３は、それぞ
れ順方向にバイアスされる。

【０３９５】なお、ＶＷＬＨが“０”−リード時のビッ
ト線電位よりも低ければ、非選択のメモリセルＭＣ内又
は非選択のダミーセルＤＵＭＭＹ内のダイオード１３
は、逆バイアス状態のままであるため、メモリセルＭＣ
及びダミーセルＤＵＭＭＹに電流が流れることはない。

【０３９６】これと同時に、図１９のＮチャネルＭＯＳ
トランジスタＱＮ４がオン状態となるため、バイアス電
圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓ
は、ＰチャネルＭＯＳトランジスタＱＰ２に伝達され、
カレントミラーにより全てのビット線対ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２・・・にセンス電流Ｉｓが流れ
る。

【０３９７】その結果、選択されたメモリセルＭＣ又は
ダミーセルＤＵＭＭＹに記憶されているデータが“０”
のときには、ビット線ＢＬ１の電位は、プリチャージ電
位ＶＰＣのままか、又は、図２１に示すように、プリチ
ャージ電位ＶＰＣから少しだけ上昇し、選択されたメモ
リセルＭＣ又はダミーセルＤＵＭＭＹに記憶されている
データが“１”のときには、ビット線ＢＬ１の電位は、
プリチャージ電位ＶＰＣから大きく上昇する。

【０３９８】なお、ダミーセルＤＵＭＭＹは、ビット線
ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の配線抵
抗（又は電位降下）によるノイズを平均化ために、ビッ
ト線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の中
央部に配置することが望ましい。

【０３９９】本実施の形態では、リードワード線ＲＷＬ
１及びダミーリードワード線ＤＲＷＬ２がそれぞれ選択
されるため、ビット線ＢＬ１，ＢＬ２，・・・の電位
は、メモリセルＭＣに記憶されたデータに応じた値に変
化し、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、
ダミーセルＤＵＭＭＹに記憶されたデータに応じた値に
変化する。

【０４００】ここで、ビット線ｂＢＬ１に接続されるダ
ミーセルＤＵＭＭＹには、“０”−データが記憶され、
ビット線ｂＢＬ２に接続されるダミーセルＤＵＭＭＹに
は、“１”−データが記憶されている。

【０４０１】各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂ
ＢＬ２，・・・の電位がメモリセルＭＣ又はダミーセル
ＤＵＭＭＹに記憶されたデータに応じた値に十分に変化
した後、リードワード線イネーブル信号ＲＷＬＥＮが
“Ｈ”レベルから“Ｌ”レベルに変化し、リードワード
線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位
が、ＶＷＬＬからＶＷＬＨに変化する。

【０４０２】その結果、各ビット線ＢＬ１，ｂＢＬ１，
ＢＬ２，ｂＢＬ２，・・・に流れていたセンス電流Ｉｓ
は、停止し、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂ
ＢＬ２，・・・は、メモリセルＭＣ又はダミーセルＤＵ
ＭＭＹに記憶されたデータに応じた値を保持したまま、
フローティング状態となる。

【０４０３】この後、制御信号ＥＱＬ１を“Ｈ”レベル
に設定し、イコライズ回路２６内のＰチャネルＭＯＳト
ランジスタＱＰ１１をオン状態にし、選択されたダミー
セルＤＵＭＭＹのデータが出力されたビット線ｂＢＬ
１，ｂＢＬ２同士を互いに短絡する。その結果、２本の
ビット線ｂＢＬ１，ｂＢＬ２の間で、電荷共有が起こ
り、ビット線ｂＢＬ１，ｂＢＬ２の電位は、共に、リフ
ァレンス電位に最適な中間電位（＝（Ｖ０＋Ｖ１）／
２）となる。

【０４０４】即ち、ビット線ｂＢＬ１には、ダミーセル
ＤＵＭＭＹに記憶された“０”−データが出力され、Ｖ
０となっており、ビット線ｂＢＬ２には、ダミーセルＤ
ＵＭＭＹに記憶された“１”−データが出力され、Ｖ１
となっているため、制御信号ＥＱＬ１を“Ｈ”レベルに
設定することにより、ビット線ｂＢＬ１，ｂＢＬ２の電
位は、共に、中間電位（＝（Ｖ０＋Ｖ１）／２）とな
る。

【０４０５】なお、イコライズ回路２６による電荷共有
は、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・
・・に流れるセンス電流Ｉｓを止め、かつ、ビット線Ｂ
Ｌ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・をフローテ
ィング状態にして、データをビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・に閉じ込めた状態で行う
ため、イコライズのタイミングによって、生成されるリ
ファレンス電位Ｖｒｅｆがばらつくということがない。

【０４０６】ビット線ｂＢＬ１，ｂＢＬ２，・・・にお
いてリファレンス電位Ｖｒｅｆが生成された後は、カラ
ム選択信号ＣＳＬを“Ｈ”レベルに設定すれば、ビット
線対ＢＬ１，ｂＢＬ１の電位差は、例えば、ダイレクト
センス方式のセンスアンプ２４を経由して、データ線対
（ＤＱ線対）ＤＱ，ｂＤＱに流れる電流差として、デー
タ線対ＤＱ，ｂＤＱに転送される。

【０４０７】なお、ダイレクトセンス方式のセンスアン
プを採用する場合、データ線対ＤＱ，ｂＤＱには、デー
タ線対ＤＱ，ｂＤＱの電流差を直接センスするか、又
は、この電流差を再び電位差に変換し、電圧センスする
回路を接続する必要となる。

【０４０８】最後に、プリチャージ信号ＰＣを、再び、
“Ｌ”レベルに設定し、全てのビット線ＢＬ１，ｂＢＬ
１，ＢＬ２，ｂＢＬ２，・・・をプリチャージ電位ＶＰ
Ｃにし、次のリードサイクルに備える。

【０４０９】上述のセンス動作においては、ＤＲＡＭで
行われるようなリストア動作は、行われない。その理由
は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破
壊読み出しによりデータを読み出すことができるため、
データを再びメモリセルに書き込む必要がないためであ
る。従って、データリストアのために、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要はない。

【０４１０】また、データセンス後、ビット線対ＢＬ
１，ｂＢＬ１の電位をフルスイングさせる必要がないた
め、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷
量が減り、低消費電力化に貢献できる。また、磁気抵抗
素子（ＴＭＲ素子）に高い電圧が加わることを防止でき
るため、磁気抵抗素子の信頼性を向上させることができ
る。

【０４１１】さらに、リストア動作が不要なため、メモ
リセルＭＣのデータがビット線ＢＬ１に十分に出力され
た後には、直ちに、選択されたリードワード線ＲＷＬ１
及び選択されたダミーリードワード線ＤＲＷＬ２のレベ
ルを“Ｈ”から“Ｌ”に低下させることができる。

【０４１２】つまり、データリストアのために、リード
ワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２
の電位レベルを立ち上げておく必要がないため、データ
をビット線ＢＬ１，ｂＢＬ１に出力した後、直ちに、リ
ードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷ
Ｌ２の電位レベルを立ち下げて、ビット線ＢＬ１，ｂＢ
Ｌ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電
をなくし、低消費電流化を実現できる。

【０４１３】このように、磁気ランダムアクセスメモリ
（ＭＲＡＭ）では、非破壊読み出しが行われるため、リ
ストア動作が不要であり、ビット線対の電位をフルスイ
ングさせる必要がなく、ビット線とセンスアンプを独立
にプリチャージできる。従って、磁気ランダムアクセス
メモリは、リードに関しては、ＤＲＡＭに比べ、低消費
電力で、高速なランダムアクセスを実現できる。

【０４１４】［まとめ］本発明によれば、メモリセルア
レイ内の特定のメモリセル（ダミーセル）であって、
“０”−データを記憶するメモリセルと“１”−データ
を記憶するメモリセルに、それぞれセンス電流を流し、
かつ、これにより生成される電位Ｖ０，Ｖ１を合成し、
リファレンス電位Ｖｒｅｆに最も適した中間電位（Ｖ０
＋Ｖ１）／２を得ている。

【０４１５】従って、センス動作を正確に行うことがで
き、信頼性の向上に貢献することができる。また、ＤＲ
ＡＭと同様の動作により、リード動作を行うことができ
るため、ＤＲＡＭの置き替え用途としてＭＲＡＭを開発
する場合に、ＤＲＡＭとの互換性を高くすることができ
る。

【０４１６】

【発明の効果】以上、説明したように、本発明の磁気ラ
ンダムアクセスメモリによれば、１つの磁気抵抗素子
（例えば、ＴＭＲ素子）と１つのスイッチ素子（ＭＯＳ
トランジスタ、ダイオードを含む）からなる１つのメモ
リセルにより１ビットデータを記憶する場合に、センス
時に必要なリファレンス電位を生成し、かつ、このリフ
ァレンス電位を用いてセンス動作を確実に行うことがで
きる。

【図面の簡単な説明】

【図１】本願の第１発明の第１実施の形態であるＭＲＡ
Ｍの主要部を示す回路図。

【図２】バイアス電圧発生回路内のリファレンスセルを
示す図。

【図３】バイアス電圧発生回路の一例を示す回路図。

【図４】センスアンプの一例を示す回路図。

【図５】図１乃至図４の要素を備えるＭＲＡＭのセンス
動作を示す波形図。

【図６】本願の第１発明の第２実施の形態であるＭＲＡ
Ｍのセンスアンプについて示す回路図。

【図７】図１乃至図３及び図６の要素を備えるＭＲＡＭ
のセンス動作を示す波形図。

【図８】本願の第１発明の第３実施の形態であるＭＲＡ
Ｍの主要部を示す回路図。

【図９】バイアス電圧発生回路の一例を示す回路図。

【図１０】図２、図４、図８及び図９の要素を備えるＭ
ＲＡＭのセンス動作を示す波形図。

【図１１】本願の第２発明の第１実施の形態であるＭＲ
ＡＭの主要部を示す回路図。

【図１２】バイアス電圧発生回路の一例を示す回路図。

【図１３】センスアンプの一例を示す回路図。

【図１４】図１１乃至図１３の要素を備えるＭＲＡＭの
センス動作を示す波形図。

【図１５】本願の第２発明の第２実施の形態であるＭＲ
ＡＭの主要部を示す回路図。

【図１６】バイアス電圧発生回路の一例を示す回路図。

【図１７】センスアンプの一例を示す回路図。

【図１８】図１５乃至図１７の要素を備えるＭＲＡＭの
センス動作を示す波形図。

【図１９】本願の第２発明の第３実施の形態であるＭＲ
ＡＭの主要部を示す回路図。

【図２０】バイアス電圧発生回路の一例を示す回路図。

【図２１】図１３、図１９乃至図２０の要素を備えるＭ
ＲＡＭのセンス動作を示す波形図。

【図２２】ＭＲＡＭのメモリセルアレイの一例を示す回
路図。

【図２３】ＭＲＡＭのメモリセルアレイの他の例を示す
回路図。

【符号の説明】

１１ ：磁気抵抗素子、 １２ ：ＭＯＳトランジス
タ、 １３，１４ ：ダイオード、 ２１ ：バイアス電圧発生回
路、 ２２ ：センス電流源、 ２３ ：プリチャージ回路、 ２４ ：センスアンプ、 ２５ ：差動アンプ、 ２６ ：イコライズ回路、 ２７ ：分離回路、 ２８ ：カラム選択スイッ
チ、 ＱＰ１，ＱＰ２，ｂＱＰ２ ：ＰチャネルＭＯＳト
ランジスタ、 ＱＮ３〜ＱＮ１４ ：ＮチャネルＭＯＳト
ランジスタ、 ｒ ：調整用抵抗、 Ｒ ：磁気抵抗素子、 Ｒｒｅｆ ：リファレンスセル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７

Claims (18)

【特許請求の範囲】
1. 【請求項１】 絶縁層により分離された複数の磁性層か
   ら構成され、前記複数の磁性層の磁化の状態に応じた２
   つの抵抗値が得られる磁気抵抗素子を有するメモリセル
   と、前記メモリセルに接続されるビット線と、前記ビッ
   ト線及び前記メモリセルにセンス電流を流すためのセン
   ス電流源と、前記ビット線及び前記メモリセルに前記セ
   ンス電流を流したときの前記ビット線の電位をリファレ
   ンス電位と比較して、前記メモリセルのデータを検出す
   るセンスアンプと、前記リファレンス電位を生成するた
   めのリファレンスセルを有するバイアス電圧発生回路と
   を具備し、前記リファレンスセルは、前記磁気抵抗素子
   が持つ前記２つの抵抗値の中間の抵抗値を有しているこ
   とを特徴とする磁気ランダムアクセスメモリ。
2. 【請求項２】 絶縁層により分離された複数の磁性層か
   ら構成され、前記複数の磁性層の磁化の状態に応じた２
   つの抵抗値が得られる磁気抵抗素子を有するメモリセル
   と、前記メモリセルに接続されるビット線と、前記ビッ
   ト線及び前記メモリセルにセンス電流を流すセンス電流
   源としての第１ＭＯＳトランジスタと、前記ビット線及
   び前記メモリセルに前記センス電流を流したときの前記
   ビット線の電位をリファレンス電位と比較して、前記メ
   モリセルのデータを検出するセンスアンプと、前記リフ
   ァレンス電位を生成するためのリファレンスセルを有す
   るバイアス電圧発生回路とを具備し、 前記バイアス電圧発生回路は、ゲートが前記第１ＭＯＳ
   トランジスタのゲートに接続される第２ＭＯＳトランジ
   スタと、前記第２ＭＯＳトランジスタに直列接続される
   前記リファレンスセルとから構成され、前記リファレン
   スセルは、前記磁気抵抗素子が持つ前記２つの抵抗値の
   中間の抵抗値を有していることを特徴とする磁気ランダ
   ムアクセスメモリ。
3. 【請求項３】 前記リファレンスセルは、前記メモリセ
   ル内の前記磁気抵抗素子と同じ構造を有する複数の磁気
   抵抗素子から構成されることを特徴とする請求項１又は
   ２記載の磁気ランダムアクセスメモリ。
4. 【請求項４】 前記リファレンスセルは、磁化の状態が
   平行である並列接続された２つの磁気抵抗素子と磁化の
   状態が反平行である並列接続された２つの磁気抵抗素子
   とを、互いに直列接続した構造を有することを特徴とす
   る請求項１又は２記載の磁気ランダムアクセスメモリ。
5. 【請求項５】 前記メモリセルは、前記磁気抵抗素子に
   流れる前記センス電流を遮断し得る第１スイッチ素子を
   有し、前記バイアス電圧発生回路は、前記リファレンス
   セルに流れる定電流を遮断し得る第２スイッチ素子を有
   し、前記第１及び第２スイッチ素子は、互いに同じ構造
   を有することを特徴とする請求項１又は２記載の磁気ラ
   ンダムアクセスメモリ。
6. 【請求項６】 前記第１及び第２スイッチ素子は、ゲー
   ト電位によりスイッチング制御されるＭＯＳトランジス
   タであることを特徴とする請求項５記載の磁気ランダム
   アクセスメモリ。
7. 【請求項７】 前記第１及び第２スイッチ素子は、カソ
   ード電位によりスイッチング制御されるダイオードであ
   ることを特徴とする請求項５記載の磁気ランダムアクセ
   スメモリ。
8. 【請求項８】 前記定電流の電流値と前記センス電流の
   電流値は、互いに等しく、前記リファレンスセルの一端
   の電位が前記リファレンス電位に等しくなることを特徴
   とする請求項５記載の磁気ランダムアクセスメモリ。
9. 【請求項９】 前記リファレンスセルに調整用抵抗が直
   列接続され、前記調整用抵抗は、前記ビット線の抵抗値
   の半分の抵抗値を有し、前記調整用抵抗の一端又は前記
   リファレンスセルの一端の電位が前記リファレンス電位
   に等しくなることを特徴とする請求項５記載の磁気ラン
   ダムアクセスメモリ。
10. 【請求項１０】 請求項１又は２記載の磁気ランダムア
    クセスメモリにおいて、さらに、リード時に、前記ビッ
    ト線をプリチャージ電位に設定するプリチャージ回路を
    具備し、前記プリチャージ電位は、前記リファレンス電
    位に等しいことを特徴とする磁気ランダムアクセスメモ
    リ。
11. 【請求項１１】 絶縁層により分離された複数の磁性層
    から構成され、前記複数の磁性層の磁化の状態に応じた
    第１及び第２抵抗値が得られる磁気抵抗素子を有する複
    数のメモリセルを有する磁気ランダムアクセスメモリに
    おいて、 複数のビット線対と、前記複数のビット線対に対応して
    設けられる複数のセンスアンプと、前記複数のビット線
    対にセンス電流を流すためのセンス電流源と、前記複数
    のビット線対の一方側の複数のビット線に前記複数のメ
    モリセルのデータを読み出す場合に、前記複数のビット
    線対の他方側の複数のビット線のうちの少なくとも２つ
    のビット線を短絡するイコライズ回路と、前記少なくと
    も２つのビット線にそれぞれ接続されるダミーセルとを
    具備し、 前記ダミーセルは、前記複数のメモリセルの構造と同じ
    構造を有し、前記ダミーセルのうちの半分は、前記第１
    抵抗値を有する磁気抵抗素子を有し、前記ダミーセルの
    うちの残りの半分は、前記第２抵抗値を有する磁気抵抗
    素子を有し、 前記イコライズ回路は、前記複数のビット線対に前記セ
    ンス電流を流したときの前記少なくとも２つのビット線
    の電位をイコライズしてリファレンス電位を生成し、前
    記複数のセンスアンプは、前記複数のビット線対の一方
    側の前記複数のビット線に読み出された前記複数のメモ
    リセルのデータを前記リファレンス電位と比較して、前
    記複数のメモリセルのデータを検出することを特徴とす
    る磁気ランダムアクセスメモリ。
12. 【請求項１２】 請求項１１記載の磁気ランダムアクセ
    スメモリにおいて、さらに、前記複数のビット線対に接
    続される分離回路を具備し、前記分離回路は、前記少な
    くとも２つのビット線の電位をイコライズする際に、前
    記複数のセンスアンプ及び前記イコライズ回路を前記複
    数のビット線対から切り離すことを特徴とする磁気ラン
    ダムアクセスメモリ。
13. 【請求項１３】 前記メモリセルは、前記磁気抵抗素子
    に流れる前記センス電流を遮断し得る第１スイッチ素子
    を有し、前記バイアス電圧発生回路は、前記リファレン
    スセルに流れる定電流を遮断し得る第２スイッチ素子を
    有し、前記第１及び第２スイッチ素子は、互いに同じ構
    造を有することを特徴とする請求項１１記載の磁気ラン
    ダムアクセスメモリ。
14. 【請求項１４】 前記第１及び第２スイッチ素子は、ゲ
    ート電位によりスイッチング制御されるＭＯＳトランジ
    スタであることを特徴とする請求項１３記載の磁気ラン
    ダムアクセスメモリ。
15. 【請求項１５】 前記第１及び第２スイッチ素子は、カ
    ソード電位によりスイッチング制御されるダイオードで
    あることを特徴とする請求項１３記載の磁気ランダムア
    クセスメモリ。
16. 【請求項１６】 請求項１１記載の磁気ランダムアクセ
    スメモリにおいて、さらに、リード時に、前記複数のビ
    ット線対をプリチャージ電位に設定するプリチャージ回
    路を具備することを特徴とする磁気ランダムアクセスメ
    モリ。
17. 【請求項１７】 前記プリチャージ電位は、前記リファ
    レンス電位に等しいことを特徴とする請求項１６記載の
    磁気ランダムアクセスメモリ。
18. 【請求項１８】 前記少なくとも２つのビット線は、隣
    り合う２つのビット線対の他方側の２つのビット線であ
    ることを特徴とする請求項１１記載の磁気ランダムアク
    セスメモリ。