KR101652785B1 - 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법 - Google Patents

반도체 장치 및 상기 반도체 장치의 데이터 감지 방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 반도체 장치의 데이터 감지 방법에 관한 것으로, 상기 반도체 장치는 적어도 하나의 비트 라인과 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이, 및 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 감지부를 포함하고, 감지부는 가변적인 전압 레벨을 가지는 제어 신호 및 적어도 하나의 비트 라인의 전압 레벨을 기초로 하여 적어도 하나의 비트 라인과 감지 라인 사이의 연결을 제어하는 연결 제어부, 및 감지 라인의 전압을 기준 전압과 비교하여 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 감지 증폭부를 포함한다.

Description

반도체 장치 및 상기 반도체 장치의 데이터 감지 방법{Semiconductor device and method of sensing data of the semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 데이터를 저장할 수 있는 반도체 장치 및 상기 반도체 장치에 저장된 데이터를 감지하는 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명이 해결하고자 하는 과제는 별도의 기준 셀을 구비하지 않고 효율적으로 메모리 셀에 저장된 데이터를 감지할 수 있는 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 적어도 하나의 비트 라인과 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 감지부를 포함하고, 상기 감지부는, 가변적인 전압 레벨을 가지는 제어 신호 및 상기 적어도 하나의 비트 라인의 전압 레벨을 기초로 하여 상기 적어도 하나의 비트 라인과 감지 라인 사이의 연결을 제어하는 연결 제어부; 및 상기 감지 라인의 전압을 기준 전압과 비교하여 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 감지 증폭부를 포함한다.
일부 실시예들에 있어서, 상기 감지부는, 프리차지 인에이블 신호를 기초로 하여 상기 감지 라인을 제1 프리차지 전압으로 프리차지 시키는 프리차지부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제어 신호는 상기 프리차지 인에이블 신호가 활성화되는 프리차지 구간에서 제1 전압 레벨을 가지고, 디벨로프 인에이블 신호가 활성화되는 디벨로프 구간에서 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 메모리 셀은 멀티 레벨의 데이터를 저장 가능한 멀티 레벨 셀이고, 상기 제2 전압 레벨은 상기 멀티 레벨의 데이터 중 감지하고자 하는 데이터의 레벨에 대응되도록 변경 가능할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 메모리 셀은 복수의 저항 레벨들에 각각 대응되는 멀티 레벨의 데이터를 저장 가능한 멀티 레벨 저항 메모리 셀이고, 상기 제2 전압 레벨은 상기 멀티 레벨의 데이터 중 감지하고자 하는 데이터의 저항 레벨에 비례하도록 변경 가능할 수 있다.
일부 실시예들에 있어서, 상기 연결 제어부는, 상기 적어도 하나의 비트 라인과 상기 감지 라인 사이에 연결되고, 상기 제어 신호를 기초로 하여 상기 적어도 하나의 비트 라인을 일정 전압 레벨로 클램핑하는 클램핑부를 포함할 수 있다. 일부 실시예들에 있어서, 상기 클램핑부는, 상기 제어 신호에 따라 온/오프되어 상기 적어도 하나의 비트 라인과 상기 감지 라인 사이를 연결시키는 스위칭 소자를 포함할 수 있다.
일부 실시예들에 있어서, 상기 연결 제어부는, 상기 프리차지 구간에서 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키고, 이에 따라, 상기 적어도 하나의 비트 라인은 상기 제1 전압 레벨과 상기 스위칭 소자의 문턱 전압의 차이에 대응되는 제2 프리차지 전압으로 프리차지될 수 있다.
일부 실시예들에 있어서, 상기 연결 제어부는, 상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 상기 스위칭 소자의 문턱 전압의 차이보다 작으면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시킬 수 있다. 일부 실시예들에 있어서, 상기 적어도 하나의 비트 라인과 상기 감지 라인이 연결되면, 상기 감지 라인의 전압 레벨은 상기 적어도 하나의 비트 라인의 전압 레벨로 감소하고, 상기 감지 증폭부는 상기 적어도 하나의 메모리 셀을 온 셀로 감지할 수 있다.
일부 실시예들에 있어서, 상기 연결 제어부는, 상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 상기 스위칭 소자의 문턱 전압의 차이보다 크면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키지 않을 수 있다. 일부 실시예들에 있어서, 상기 적어도 하나의 비트 라인과 상기 감지 라인이 연결되지 않으면, 상기 감지 라인의 전압 레벨은 상기 제1 프리차지 전압을 유지하고, 상기 감지 증폭부는 상기 적어도 하나의 메모리 셀을 오프 셀로 감지할 수 있다.
일부 실시예들에 있어서, 상기 연결 제어부는, 상기 스위칭 소자의 양단에 각각 연결되고, 디스차지 인에이블 신호가 활성화되는 디스차지 구간에서 상기 적어도 하나의 비트 라인과 상기 감지 라인의 전압을 방전시키는 적어도 두 개의 방전 소자들을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 연결 제어부는, 주변 온도 변화에 따른 상기 스위칭 소자의 문턱 전압의 변화량을 보상하도록, 상기 반도체 장치의 온도 변화를 감지하는 온도 감지부; 및 감지된 상기 온도 변화를 기초로 하여 상기 제어 신호의 전압 레벨을 조절하고, 전압 레벨이 조절된 상기 제어 신호를 상기 스위칭 소자에 제공하는 제어 신호 제공부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 반도체 장치는 기준 전류를 제공하는 기준 셀을 구비하지 않고, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 반도체 장치의 데이터 감지 방법은 적어도 하나의 비트 라인과 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 반도체 장치에서 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 방법으로서, 프리차지 인에이블 신호를 기초로 하여 상기 적어도 하나의 비트 라인을 프리차지 시키는 단계; 가변적인 전압 레벨을 가지는 제어 신호 및 프리차지된 상기 적어도 하나의 비트 라인의 전압 변화량을 기초로 하여 상기 적어도 하나의 비트 라인과 감지 라인 사이의 연결을 제어하는 단계; 및 상기 감지 라인의 전압을 기준 전압과 비교하여 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 제어 신호는 상기 프리차지 인에이블 신호가 활성화되는 프리차지 구간에서 제1 전압 레벨을 가지고, 디벨로프 인에이블 신호가 활성화되는 디벨로프 구간에서 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 메모리 셀은 멀티 레벨의 데이터를 저장 가능한 멀티 레벨 셀이고, 상기 제2 전압 레벨은 상기 멀티 레벨의 데이터 중 감지하고자 하는 데이터의 레벨에 대응되도록 변경 가능할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 비트 라인을 프리차지 전압으로 프리차지 시키는 단계는, 상기 프리차지 인에이블 신호를 기초로 하여 상기 감지 라인을 제1 프리차지 전압으로 프리차지 시키는 단계; 및 상기 감지 라인과 상기 적어도 하나의 비트 라인을 연결시켜 상기 적어도 하나의 비트 라인을 제2 프리차지 전압으로 프리차지시키는 단계를 포함하고, 상기 제2 프리차지 전압은 상기 제1 전압 레벨과 소정의 문턱 전압의 차이에 대응될 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 비트 라인과 상기 감지 라인 사이의 연결을 제어하는 단계는, 상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 소정의 문턱 전압의 차이보다 작으면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시킬 수 있다. 일부 실시예들에 있어서, 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결되면, 상기 감지 라인의 전압 레벨은 상기 적어도 하나의 비트 라인의 전압 레벨로 감소하고, 상기 적어도 하나의 메모리 셀을 온 셀로 감지될 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 비트 라인과 상기 감지 라인 사이의 연결을 제어하는 단계는, 상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 소정의 문턱 전압의 차이보다 크면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키지 않을 수 있다. 일부 실시예들에 있어서, 상기 적어도 하나의 비트 라인과 상기 감지 라인이 연결되지 않으면, 상기 감지 라인의 전압 레벨은 상기 적어도 하나의 비트 라인의 전압 레벨로 감소하지 않고, 상기 적어도 하나의 메모리 셀은 오프 셀로 감지될 수 있다.
일부 실시예들에 있어서, 상기 데이터 감지 방법은 디스차지 인에이블 신호가 활성화되는 디스차지 구간에서 상기 적어도 하나의 비트 라인과 상기 감지 라인의 전압을 방전시키는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 데이터 감지 방법은 상기 반도체 장치의 주변 온도 변화를 감지하는 단계; 및 감지된 상기 온도 변화를 기초로 하여 상기 제어 신호의 전압 레벨을 조절하고, 전압 레벨이 조절된 상기 제어 신호를 제공하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 감지하고자 하는 데이터에 따라 가변적인 전압 레벨을 가지는 제어 신호와 메모리 셀에 저장된 데이터에 따른 비트 라인의 전압 레벨을 기초로 하여 비트 라인과 감지 라인 사이의 연결을 제어함으로써 반도체 장치에 저장된 데이터를 감지할 수 있다. 따라서, 반도체 장치는 별도의 기준 셀을 구비하지 않아도 되므로 반도체 장치의 면적 및 전력 소모를 감소시킬 수 있다. 특히, 멀티 레벨 메모리 셀의 경우에도 복수의 기준 셀들을 구비하지 않아도 되므로 반도체 장치의 면적 및 전력 소모를 더욱 감소시킬 수 있다.
또한, 본 발명에 따르면, 커패시턴스가 큰 비트 라인을 대신하여 커패시턴스가 작은 감지 라인의 전압을 기준 전압과 비교함으로써 메모리 셀에 저장된 데이터를 감지할 수 있으므로, 데이터의 감지 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 반도체 장치의 일 예의 일부를 상세하게 나타내는 회로도이다.
도 3은 도 2의 반도체 장치에 포함된 메모리 셀에 포함된 가변 저항 소자를 개략적으로 나타내는 단면도이다.
도 4는 도 3의 가변 저항 소자가 싱글 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 5는 도 3의 가변 저항 소자가 멀티 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 6은 도 2의 반도체 장치의 각 구성 요소의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 2의 반도체 장치의 디벨로프 구간에서의 동작을 설명하기 위하여 모델링된 회로도이다.
도 8은 도 1의 반도체 장치의 다른 예의 일부를 상세하게 나타내는 회로도이다.
도 9는 도 8의 반도체 장치에 포함된 온도 감지부의 일 예를 나타내는 회로도이다.
도 10은 도 8의 반도체 장치에 포함된 온도 감지부의 다른 예를 나타내는 회로도이다.
도 11은 도 1의 반도체 장치의 다른 예의 일부를 상세하게 나타내는 회로도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 감지 방법을 나타내는 흐름도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 14는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치(1)는 메모리 셀 어레이(Memory Cell Array, 10), 로우 디코더(20), 칼럼 디코더(30) 및 감지부(40)를 포함할 수 있고, 감지부(40)는 연결 제어부(41), 프리차지부(42) 및 감지 증폭부(43)를 포함할 수 있다. 본 실시예에서, 반도체 장치(1)는 소정의 데이터를 저장할 수 있는 비휘발성 메모리 장치일 수 있다.
메모리 셀 어레이(10)는 복수의 메모리 블록들(memory blocks)을 포함할 수 있고, 각 메모리 블록은 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 이때, 복수의 비휘발성 메모리 셀들은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 영역들에 각각 배치될 수 있다. 여기서, 비휘발성 메모리 셀들은 RRAM(resistive RAM), PRAM(phase-change RAM) 등과 같은 저항형 메모리 셀들, NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 또는 플래시(flash) 메모리 셀들일 수 있다.
로우 디코더(20)는 로우 어드레스(X_ADD)를 디코딩하여 대응되는 워드 라인(WL)을 활성화시킬 수 있다. 칼럼 디코더(30)는 칼럼 어드레스(Y_ADD)를 디코딩하여 대응되는 비트 라인(BL)을 활성화시킬 수 있다. 감지부(40)는 칼럼 디코더(30)로부터 출력된 신호, 즉, 칼럼 디코더(30)에 의해 활성화된 비트 라인(BL)의 전압 레벨(VBL)을 기초로 하여 복수의 비휘발성 메모리 셀들 각각에 저장된 데이터를 감지할 수 있다. 이하에서는, 감지부(40)에 포함된 각 구성 요소에 대하여 상술하기로 한다.
연결 제어부(41)는 가변적인 전압 레벨을 가지는 제어 신호(CON) 및 칼럼 디코더(30)로부터 출력된 비트 라인(BL)의 전압 레벨(VBL)을 기초로 하여 비트 라인(BL)과 감지 라인(sensing line) 사이의 연결을 제어할 수 있다. 구체적으로, 연결 제어부(41)는 제어 신호(CON)의 전압 레벨(VCON)과 비트 라인(BL)의 전압 레벨(VBL)의 차이가 소정의 값보다 크면 비트 라인(BL)과 감지 라인을 연결시킬 수 있다.
여기서, 감지 라인은 적어도 하나의 비트 라인(BL) 또는 적어도 하나의 글로벌 비트 라인(global bit line, GBL)과 감지 증폭부(43) 사이에 연결될 수 있다. 감지 라인은 스몰 비트 라인(small bit line) 또는 감지 비트 라인(sensing bit line)이라고 할 수도 있다. 감지 라인의 길이는 적어도 하나의 비트 라인(BL) 또는 적어도 하나의 글로벌 비트 라인(GBL)의 길이보다 훨씬 짧을 수 있고, 이에 따라, 감지 라인의 커패시턴스는 적어도 하나의 비트 라인(BL) 또는 적어도 하나의 글로벌 비트 라인(GBL)의 커패시턴스보다 훨씬 작을 수 있다. 이로써, 감지 증폭부(43)는 적어도 하나의 비트 라인(BL) 또는 적어도 하나의 글로벌 비트 라인(GBL)을 대신하여, 감지 라인의 전압 레벨(VSL)을 감지함으로써, 빠른 시간 내에 메모리 셀에 저장된 데이터를 감지할 수 있으므로, 데이터의 감지 속도를 향상시킬 수 있다.
프리차지부(42)는 프리차지 인에이블 신호(nPRE)를 기초로 하여 감지 라인을 제1 프리차지 전압(VPRE1)으로 프리차지 시킬 수 있다. 감지 라인이 제1 프리차지 전압(VPRE1)으로 프리차지 되면, 감지 라인과 연결된 비트 라인(BL)은 제2 프리차지 전압(VPRE2)으로 프리차지 될 수 있다. 이때, 제2 프리차지 전압(VPRE2)의 레벨은 제1 프리차지 전압(VPRE1)의 레벨보다 낮을 수 있다.
감지 증폭부(43)는 감지 라인의 전압 레벨(VSL)과 기준 전압(VREF)을 비교하여, 감지 라인에 연결된 비트 라인(BL)에 대응되는 메모리 셀에 저장된 데이터를 감지할 수 있다. 일 실시예에서, 감지부(40)는 기준 전압 생성부(미도시)를 더 포함할 수 있고, 감지 증폭부(43)는 기준 전압 생성부에서 생성된 기준 전압(VREF)을 수신할 수 있다. 다른 실시예에서, 감지 증폭부(43)는 외부로부터 기준 전압(VREF)을 제공받을 수도 있다.
도 2는 도 1의 반도체 장치의 일 예의 일부를 상세하게 나타내는 회로도이다.
도 2를 참조하면, 반도체 장치(1A)는 적어도 하나의 메모리 셀(MC), 칼럼 디코더(30) 및 감지부(40)를 포함할 수 있다. 편의상 도 2에서는 도 1의 메모리 셀 어레이(10)에 포함된 하나의 메모리 셀(MC)만을 도시하였으나, 도 1의 메모리 셀 어레이(10)에 포함된 다른 메모리 셀들(MC)도 이와 유사하게 구현될 수 있다. 또한, 도 1의 메모리 셀 어레이(10)에 포함된 복수의 비트 라인들(BLi)의 각각에 칼럼 디코더(30) 및 감지부(40)가 연결될 수 있다.
적어도 하나의 메모리 셀(MC)은 인가되는 전압에 따라 서로 다른 저항을 가질 수 있는 가변 저항 소자(R) 및 선택 소자(D)를 포함하는 저항형 메모리 셀일 수 있다. 그러나, 저항형 메모리 셀은 적어도 하나의 메모리 셀(MC)의 일 예에 불과하고, 다른 예에서 적어도 하나의 메모리 셀(MC)은 NFGM 셀, PoRAM 셀, MRAM 셀, FeRAM 셀, 플래쉬 메모리 셀 등일 수 있다.
가변 저항 소자(R)의 일단은 비트 라인(BLi)에 연결될 수 있고, 타단은 선택 소자(D)에 연결될 수 있다. 선택 소자(D)의 일단은 가변 저항 소자(R)의 타단에 연결될 수 있고, 타단은 워드 라인(WLi)에 연결될 수 있다. 여기서, 선택 소자(D)는 다이오드로 구현될 수 있으나, 본 발명은 이에 한정되지 않고, 선택 소자(D)는 트랜지스터 등과 같은 스위칭 소자로 구현될 수 있다.
칼럼 디코더(30)는 칼럼 어드레스(Yi)에 따라 온/오프되는 스위칭 소자를 포함할 수 있는데, 본 실시예에서, 스위칭 소자는 칼럼 어드레스(Yi)가 인가되는 게이트를 가지는 제1 엔모스 트랜지스터(NM1)로 구현될 수 있다. 제1 엔모스 트랜지스터(NM1)는 칼럼 어드레스(Yi)가 인에이블되면 턴온될 수 있고, 이에 따라, 제1 엔모스 트랜지스터(NM1)에 연결된 비트 라인(BLi)이 활성화될 수 있다. 따라서, 칼럼 디코더(30)는 비트 라인(BLi)의 전압 레벨(VBL)을 감지부(40)에 제공할 수 있다.
연결 제어부(41)는 클램핑(clamping)부(411) 및 방전부(412)를 포함할 수 있다.
클램핑부(411)는 가변적인 전압 레벨을 가지는 제어 신호(CON)를 기초로 하여 비트 라인(BLi)의 전압 레벨(VBL)을 일정 전압 레벨로 클램핑(clamping)할 수 있다. 구체적으로, 클램핑부(411)는 제어 신호(CON)에 따라 온/오프되는 스위칭 소자를 포함할 수 있다. 본 실시예에서, 스위칭 소자는 제어 신호(CON)가 인가되는 게이트를 가지는 제2 엔모스 트랜지스터(NM2)로 구현될 수 있다. 제2 엔모스 트랜지스터(NM2)는 제어 신호(CON)가 인에이블되면 턴온될 수 있고, 이에 따라, 제2 엔모스 트랜지스터(NM2)의 양단에 연결된 비트 라인(BLi)과 감지 라인 사이를 연결시킬 수 있다.
방전부(412)는 디스차지(discharge) 인에이블 신호(PDIS)에 따라 온/오프되는 복수의 방전 소자들을 포함할 수 있다. 본 실시예에서, 복수의 방전 소자들을 디스차지 인에이블 신호(PDIS)가 인가되는 게이트를 가지는 제3 및 제4 엔모스 트랜지스터들(NM3, NM4)로 구현될 수 있다. 이때, 제3 및 제4 엔모스 트랜지스터들(NM3, NM4)의 소스들은 접지 전압 단자에 연결되고, 제3 및 제4 엔모스 트랜지스터들(NM3, NM4)의 드레인들은 제2 엔모스 트랜지스터(NM2)의 드레인 및 소스에 각각 연결될 수 있다. 제3 및 제4 엔모스 트랜지스터들(NM3, NM4)은 디스차지 인에이블 신호(PDIS)가 활성화되면 턴온될 수 있고, 이에 따라, 비트 라인(BLi)과 감지 라인을 접지 레벨로 방전시킬 수 있다.
프리차지부(42)는 프리차지 인에이블 신호(nPRE)를 기초로 하여 감지 라인의 전압 레벨을 제1 프리차지 레벨(VPRE1)로 프리차지시킬 수 있다. 구체적으로, 프리차지부(42)는 프리차지 인에이블 신호(nPRE)에 따라 온/오프되는 스위칭 소자를 포함할 수 있다. 본 실시예에서, 스위칭 소자는 프리차지 인에이블 신호(nPRE)가 인가되는 게이트를 가지는 피모스 트랜지스터(PM)로 구현될 수 있다. 이때, 피모스 트랜지스터(PM)의 소스는 제1 프리차지 전압(VPRE1) 단자에 연결될 수 있고, 드레인은 감지 라인에 연결될 수 있다. 피모스 트랜지스터(PM)는 프리차지 인에이블 신호(nPRE)가 인에이블되면 턴온될 수 있고, 이에 따라, 감지 라인의 전압 레벨(VSL)은 제1 프리차지 레벨(VPRE1)로 프리차지될 수 있다.
감지 증폭부(43)는 감지 라인의 전압(VSL)을 기준 전압(VREF)과 비교하여 메모리 셀(MC)에 저장된 데이터를 감지할 수 있다. 감지 증폭부(43)의 구성은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
도 3은 도 2의 반도체 장치에 포함된 메모리 셀에 포함된 가변 저항 소자를 개략적으로 나타내는 단면도이다.
도 3을 참조하면, 가변 저항 소자(R)는 하부 전극(110), 가변 저항 물질층(120) 및 상부 전극(130)을 포함할 수 있고, 가변 저항 물질층(120)은 하부 전극(110)과 상부 전극(130) 사이에 형성될 수 있다. 다른 실시예에서, 가변 저항 소자(100)는 하부 전극(110) 상에 또는 가변 저항 물질층(120) 상에 버퍼층(미도시)을 더 포함할 수도 있다.
하부 전극(110) 및 상부 전극(130)은 도전성 물질을 포함할 수 있는데, 예를 들어, 내산화성 금속막(oxidation resistant metal layer) 또는 폴리실리콘막을 포함할 수 있다. 예를 들어, 내산화성 금속막은 백금(Pt), 이리듐(Ir), 이리듐 산화물(IrO), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru) 및 루테늄 산화물(RuO) 중 적어도 하나를 포함할 수 있고, 내산화성 금속막은 버퍼층(미도시)을 형성한 후에 형성될 수 있다. 본 실시예에서, 하부 전극(110) 및 상부 전극(130)은 가변 저항 물질층(120)의 상하에 각각 배치되지만, 하부 전극(110) 및 상부 전극(130)의 배치는 그 용어에 한정되지 않는다. 다른 실시예에서, 하부 전극(110) 및 상부 전극(130)은 가변 저항 물질층(120)의 좌우에 각각 배치될 수도 있다.
가변 저항 물질층(120)은 페로브스카이트(perovskite)계 산화물 또는 전이 금속 산화물을 포함할 수 있다. 예를 들어, 페로브스카이트계 산화물은 Pr1 - xCaxMnO3, La1 -xCaxMnO3, SrZrO3/SrTiO3, CrTiO3, 또는 Pb(Zr, Ti)O3/Zn1 - xCdxS 등이 있고, 전이 금속은 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 코발트, 철, 구리, 망간, 아연 또는 크롬 등이 있다. 이때, 가변 저항 물질층(120)은 하부 전극(110)과 상부 전극(130) 사이의 전압에 따라 저항이 변화할 수 있다.
도 4는 도 3의 가변 저항 소자가 싱글 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 4를 참조하면, X축은 가변 저항 소자를 포함하는 싱글 비트 메모리 장치의 저항을 나타내고, Y축은 싱글 비트 메모리 셀들의 개수를 나타낸다. 도 3에 도시된 가변 저항 소자(10)는 가변 저항 물질층(120)의 저항 상태에 따라 데이터 '0' 또는 데이터 '1'을 기억하는 싱글 비트(single bit) 비휘발성 메모리 소자와 같은 반도체 장치로 이용될 수 있다.
본 실시예에서, 데이터 '1'은 저저항 상태인 경우에 대응되고, 데이터 '0'은 고저항 상태인 경우에 대응되는 것으로 결정될 수 있다. 가변 저항 소자(10)에 데이터 '1'을 기입하는 동작은 셋(set) 동작이라고 할 수 있고, 데이터 '0'을 기입하는 동작은 리셋(reset) 동작이라고 할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 데이터 '1'이 고저항 상태에 대응되고, 데이터 '0'이 저저항 상태에 대응되는 것으로 결정될 수도 있다.
싱글 비트 비휘발성 메모리 소자에 데이터 '1'이 기입된 경우 싱글 비트 비휘발성 메모리 소자는 '온(ON)' 상태이고, 싱글 비트 비휘발성 메모리 소자에 데이터 '0'이 기입된 경우 싱글 비트 비휘발성 메모리 소자는 '오프(OFF)' 상태에 대응될 수 있다. 싱글 비트 비휘발성 메모리 소자가 '오프' 상태인 경우, 저항은 상당히 큰 값을 가질 수 있는데, 예를 들어, 수 MΩ 이상일 수 있다.
이와 같이, 비휘발성 메모리 소자의 저항이 큰 경우에는 반도체 장치(1A)에 저항이 매우 큰 기준 셀을 구비하고, 비휘발성 메모리 소자의 저항과 기준 셀의 저항을 비교함으로써 저장된 데이터를 감지할 수 있다. 또는, 반도체 장치(1A)에 기준 전류를 제공하는 기준 셀을 구비하고, 비휘발성 메모리 소자에 흐르는 전류와 기준 셀에서 제공되는 기준 전류를 비교함으로써 저장된 데이터를 감지할 수 있다. 이때, 반도체 장치(1A)에 기준 셀을 구비할 경우 반도체 장치(1A)의 면적이 증가하게 되고, 전력 소모도 증가하게 되는 문제점이 있다.
도 5는 도 3의 가변 저항 소자가 멀티 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 5를 참조하면, X축은 가변 저항 소자를 포함하는 멀티 비트 메모리 장치의 저항을 나타내고, Y축은 멀티 비트 메모리 셀들의 개수를 나타낸다. 도 3에 도시된 가변 저항 소자(10)는 가변 저항 물질층(120)의 저항 상태에 따라 데이터 '00', 데이터 '01', 데이터 '10' 또는 데이터 '11'을 기억하는 멀티 비트(multi bit) 비휘발성 메모리 소자와 같은 반도체 장치로 이용될 수 있다.
본 실시예에서, 데이터 '11'은 저저항 상태인 경우에 대응되고, 데이터 '01', 데이터 '10' 및 데이터 '00'은 고저항 상태인 경우에 대응되는 것으로 결정될 수 있다. 가변 저항 소자(10)에 데이터 '11'을 기입하는 동작은 셋 동작이라고 할 수 있고, 데이터 '01', 데이터 '10' 및 데이터 '00'을 기입하는 동작은 리셋 동작이라고 할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 데이터 '11'이 고저항 상태에 대응되고, 데이터 '01', 데이터 '10' 및 데이터 '00'이 저저항 상태에 대응되는 것으로 결정될 수도 있다.
멀티 비트 비휘발성 메모리 소자에 데이터 '11'이 기입된 경우 멀티 비트 비휘발성 메모리 소자는 '온' 상태이고, 멀티 비트 비휘발성 메모리 소자에 데이터 '01', 데이터 '10' 또는 데이터 '00'이 기입된 경우 멀티 비트 비휘발성 메모리 소자는 '오프' 상태에 대응될 수 있다. 멀티 비트 비휘발성 메모리 소자가 '01', '10' 또는 '00'과 같은 오프 상태인 경우, 저항은 상당히 큰 값을 가질 수 있는데, 예를 들어, 수 MΩ 이상일 수 있다.
이와 같이, 비휘발성 메모리 소자의 저항이 큰 경우에는 반도체 장치(1A)에 저항이 매우 큰 기준 셀을 구비하고, 비휘발성 메모리 소자의 저항과 기준 셀의 저항을 비교함으로써 저장된 데이터를 감지할 수 있다. 또는, 반도체 장치(1A)에 기준 전류를 제공하는 기준 셀을 구비하고, 비휘발성 메모리 소자에 흐르는 전류와 기준 셀에서 제공되는 기준 전류를 비교함으로써 저장된 데이터를 감지할 수 있다. 이때, 반도체 장치(1A)에 기준 셀을 구비할 경우 반도체 장치(1A)의 면적이 증가하게 되고, 전력 소모도 증가하게 되는 문제점이 있다.
또한, 멀티 비트 비휘발성 메모리 소자는 멀티 비트의 데이터를 저장 가능하므로, 각 비트의 데이터를 각각 감지하기 위해서는 반도체 장치(1A)는 복수의 기준 셀들을 구비하여야 한다. 이때, 반도체 장치(1A)에 복수의 기준 셀들을 구비할 경우 반도체 장치(1A)의 면적은 더욱 증가하게 되고, 전력 소모도 더욱 증가하게 되는 문제점이 있다.
한편, 도 3에 도시된 가변 저항 소자(10)는 가변 저항 물질층(120)의 저항 상태에 따라 데이터 '000', 데이터 '001', 데이터 '010', 데이터 '011', 데이터 '100', 데이터 '101', 데이터 '110' 또는 데이터 '111'을 기억하는 3-비트 비휘발성 메모리 소자와 같은 반도체 장치로 이용될 수 있다. 나아가, 도 3에 도시된 가변 저항 소자(10)는 가변 저항 물질층(120)의 저항 상태에 따라 4-비트 이상의 멀티 비트 비휘발성 메모리 소자와 같은 반도체 장치에도 이용될 수 있다.
도 6은 도 2의 반도체 장치의 각 구성 요소의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 디스차지 인에이블 신호(PDIS)가 활성화되는 구간은 디스차지 구간(I)이라고 하는데, 디스차지 인에이블 신호(PDIS)는 방전부(412)에 포함된 제3 및 제4 엔모스 트랜지스터들(NM3, NM4)의 게이트에 인가될 수 있다. 프리차지 인에이블 신호(nPRE)가 활성화되는 구간은 프리차지 구간(II)이라고 하는데, 프리차지 인에이블 신호(nPRE)는 프리차지부(42)에 포함된 피모스 트랜지스터(PM)의 게이트에 인가될 수 있다. 디벨로프 인에이블 신호(DEV)가 활성화되는 구간은 디벨로프 구간(III)이라고 하는데, 디벨로프 인에이블 신호(DEV)는 로우 디코더(20) 또는 로우 드라이버(미도시)에 인가될 수 있다. 디벨로프 구간(III) 이후에 디벨로프 인에이블 신호(DEV)가 비활성화되는 구간은 감지 구간(IV)이라고 한다.
디스차지 구간(I)에서 디스차지 인에이블 신호(PDIS)는 활성화되고, 디스차지 인에이블 신호(PDIS)의 전압 레벨(VCC)은 논리 '하이'에 대응될 수 있다. 이때, 프리차지 인에이블 신호(nPRE)는 비활성화되고, 프리차지 인에이블 신호(nPRE)의 전압 레벨(VPP)은 논리 '하이'에 대응될 수 있다. 또한, 이때, 디벨로프 인에이블 신호(DEV)는 비활성화되고, 디벨로프 인에이블 신호(DEV)의 전압 레벨은 논리 '하이'에 대응될 수 있다. 또한, 이때, 제어 신호(CON)의 전압 레벨(VCON)은 제1 전압 레벨(V1)에 대응될 수 있고, 워드 라인(WLi)의 전압 레벨은 논리 '하이'에 대응될 수 있다.
이하에서는, 디스차지 구간(I)에서 각 구성 요소의 동작에 대하여 상술하기로 한다. 디스차지 인에이블 신호(PDIS)가 활성화되면 방전부(412)에 포함된 제3 및 제4 엔모스 트랜지스터들(NM3, NM4)은 턴온되고, 이에 따라, 비트 라인(BLi)과 감지 라인(SL)은 방전되어, 비트 라인(BLi)과 감지 라인(SL)의 전압 레벨은 접지 레벨에 대응될 수 있다.
프리차지 구간(II)에서 디스차지 인에이블 신호(PDIS)는 비활성화되고, 디스차지 인에이블 신호(PDIS)의 전압 레벨은 논리 '로우'에 대응될 수 있다. 이때, 프리차지 인에이블 신호(nPRE)는 활성화되고, 프리차지 인에이블 신호(nPRE)의 전압 레벨은 논리 '로우'에 대응될 수 있다. 또한, 이때, 디벨로프 인에이블 신호(DEV)는 비활성화되고, 디벨로프 인에이블 신호(DEV)의 전압 레벨은 논리 '하이'에 대응될 수 있다. 또한, 이때, 제어 신호(CON)의 전압 레벨(VCON)은 제1 전압 레벨(V1)에 대응될 수 있고, 워드 라인(WLi)의 전압 레벨은 논리 '하이'에 대응될 수 있다.
이하에서는, 프리차지 구간(II)에서 각 구성 요소의 동작에 대하여 상술하기로 한다. 프리차지 인에이블 신호(nPRE)가 활성화되면 프리차지부(42)에 포함된 피모스 트랜지스터(PM)는 턴온되고, 이에 따라, 감지 라인(SL)의 전압 레벨은 제1 프리차지 전압(VPRE1)으로 상승할 수 있다. 이때, 제1 프리차지 전압(VPRE1)은 피모스 트랜지스터(PM)의 소스에 연결된 전압 단자의 전압 레벨에 대응될 수 있다. 또한, 제어 신호(CON)의 전압 레벨(VCON)이 제1 전압 레벨(V1)에 대응되면 클램핑부(41)에 포함된 제2 엔모스 트랜지스터(NM2)는 턴온되고, 이에 따라, 비트 라인(BLi)의 전압 레벨은 제2 프리차지 전압(VPRE2)으로 상승할 수 있다. 이때, 제2 프리차지 전압(VPRE2)은 제1 전압 레벨(V1)과 제2 엔모스 트랜지스터(NM2)의 문턱 전압(VTH)의 차이(즉, V1 - VTH)에 대응될 수 있다.
디벨로프 구간(III)에서 디스차지 인에이블 신호(PDIS)는 비활성화되고, 디스차지 인에이블 신호(PDIS)의 전압 레벨은 논리 '로우'에 대응될 수 있다. 이때, 프리차지 인에이블 신호(nPRE)는 비활성화되고, 프리차지 인에이블 신호(nPRE)의 전압 레벨은 논리 '하이'에 대응될 수 있다. 또한, 이때, 디벨로프 인에이블 신호(DEV)는 활성화되고, 디벨로프 인에이블 신호(DEV)의 전압 레벨은 논리 '로우'에 대응될 수 있다. 또한, 이때, 제어 신호(CON)의 전압 레벨(VCON)은 제1 전압 레벨(V1)에 비하여 소정의 임계 값만큼 감소된 제2 전압 레벨(V2)에 대응될 수 있고, 워드 라인(WLi)의 전압 레벨은 논리 '로우'에 대응될 수 있다.
여기서, 제어 신호(CON)의 제2 전압 레벨(V2)은 감지하고자 하는 데이터의 저항 레벨을 기초로 하여 변경될 수 있다. 일 실시예에서, 메모리 셀(MC)이 2-비트 메모리 셀인 경우 제2 전압 레벨(V2)은 V1 - α, V1 - 2α, V1 - 3α 중 하나일 수 있는데, 구체적으로, 감지하고자 하는 데이터의 저항 레벨이 높을수록 제2 전압 레벨도 높을 수 있다. 따라서, 도 5의 그래프에서 데이터 '00'을 감지하고자 하는 경우 제2 전압 레벨(V2)은 V1 - α일 수 있고, 데이터 '10'을 감지하고자 하는 경우 제2 전압 레벨(V2)은 V1 - 2α일 수 있으며, 데이터 '01'을 감지하고자 하는 경우 제2 전압 레벨(V2)은 V1 - 3α일 수 있다. 다른 실시예에서, 메모리 셀(MC)이 3-비트 메모리 셀인 경우 제2 전압 레벨(V2)은 V1 - α, V1 - 2α, V1 - 3α, V1 - 4α, V1 - 5α, V1 - 6α, V1 - 7α 중 하나일 수 있는데, 이 경우에도, 감지하고자 하는 데이터의 저항 레벨이 높을수록 제2 전압 레벨도 높을 수 있다.
이하에서는, 디벨로프 구간(III)에서 각 구성 요소의 동작에 대하여 상술하기로 한다. 제어 신호(CON)의 전압 레벨(VCON)은 제2 전압 레벨(V2)인데, 본 실시예에서, 제2 전압 레벨(V2)은 V1 - α라고 하기로 한다. 제어 신호(CON)가 제1 전압 레벨(V1)에서 제2 전압 레벨(V2, 즉, V1 - α)로 변경되면 제2 엔모스 트랜지스터(NM2)의 게이트-소스 전압(Vgs = V2 - VBLi = (V1 - α) - (V1 - VTH))이 제2 엔모스 트랜지스터(NM2)의 문턱 전압(VTH) 이하로 감소하게 되므로, 비트 라인(BLi)과 감지 라인(SL) 사이의 연결은 끊어지게 된다. 따라서, 비트 라인(BLi)의 전압 레벨(VBLi)은 메모리 셀(MC)에 저장된 데이터에 따라 서서히 감소할 수 있다.
비트 라인(BLi)의 전압 레벨(VBLi)이 감소함에 따라, 제2 엔모스 트랜지스터(NM2)의 게이트-소스 전압(Vgs)이 제2 엔모스 트랜지스터(NM2)의 문턱 전압(VTH) 이상이 되면, 즉, Vgs > VTH, 제2 엔모스 트랜지스터(NM2)는 턴온될 수 있고, 이에 따라, 비트 라인(BLi)과 감지 라인(SL)은 다시 연결될 수 있다. 구체적으로, 비트 라인(BLi)의 전압 레벨(VBLi)이 제어 신호(CON)의 제2 전압 레벨(V1 - α)과 제2 엔모스 트랜지스터(NM2)의 문턱 전압(VTH)의 차이보다 크면, 즉, VBLi > V1 - α - VTH이면, 게이트-소스 전압(Vgs)이 제2 엔모스 트랜지스터(NM2)의 문턱 전압 이상이 되어, 제2 엔모스 트랜지스터(NM2)는 턴온될 수 있다.
도 7은 도 2의 반도체 장치의 디벨로프 구간에서의 동작을 설명하기 위하여 모델링된 회로도이다.
도 7을 참조하면, 비트 라인(BLi)의 커패시턴스는 제1 커패시터(CBL)로 모델링되고, 감지 라인(SL)의 커패시턴스는 제2 커패시터(CSL)로 모델링될 수 있다. 이때, 비트 라인(BLi)의 길이는 감지 라인(SL)의 길이에 비하여 훨씬 클 수 있고, 이에 따라, 제1 커패시터(CBL)는 제2 커패시터(CSL)에 비하여 훨씬 클 수 있는데, 예를 들어, 제1 커패시터(CBL)는 제2 커패시터(CSL)의 약 10배 이상의 값을 가질 수 있다.
디벨로프 구간(III)에서 비트 라인(BLi)의 전압 레벨(VBLi)이 감소하여, 비트 라인(BLi)의 전압 레벨(VBLi)이 제어 신호(CON)의 제2 전압 레벨(V2)과 제2 엔모스 트랜지스터(NM2)의 문턱 전압(VTH)의 차이보다 크면, 제2 엔모스 트랜지스터(NM2)는 턴온되고, 이에 따라, 비트 라인(BLi)과 감지 라인(SL) 사이에는 전하 공유(charge sharing)가 이루어질 수 있다. 따라서, 프리차지 구간(II)에서 제1 프리차지 전압(VPRE1)으로 프리차지된 감지 라인(SL)의 전압 레벨은 비트 라인(BLi)의 전압 레벨(VBLi)로 감소할 수 있다. 이때, 감지 증폭부(43)는 제1 커패시터(CBL)보다 훨씬 작은 값을 가지는 제2 커패시터(CSL)를 가지는 감지 라인(SL)의 전압 레벨(VSL)을 기준 전압(VREF)과 비교함으로써, 빠른 시간 내에 데이터를 용이하게 감지할 수 있다.
다시 도 6을 참조하면, 감지 구간(IV)에서 디스차지 인에이블 신호(PDIS)는 비활성화되고, 디스차지 인에이블 신호(PDIS)의 전압 레벨은 논리 '로우'에 대응될 수 있다. 이때, 프리차지 인에이블 신호(nPRE)는 비활성화되고, 프리차지 인에이블 신호(nPRE)의 전압 레벨은 논리 '하이'에 대응될 수 있다. 또한, 이때, 디벨로프 인에이블 신호(DEV)는 비활성화되고, 디벨로프 인에이블 신호(DEV)의 전압 레벨은 논리 '하이'에 대응될 수 있다. 또한, 이때, 제어 신호(CON)의 전압 레벨(VCON)은 제1 전압 레벨(V1)에 비하여 소정의 임계 값만큼 감소된 제2 전압 레벨(V2)에 대응될 수 있고, 워드 라인(WLi)의 전압 레벨은 논리 '로우'에 대응될 수 있다.
이하에서는, 감지 구간(IV)에서 각 구성 요소의 동작에 대하여 상술하기로 한다. 비트 라인(BLi)의 전압 레벨(VBLi)이 소정의 값 이하로 감소하여 제2 엔모스 트랜지스터(NM2)가 턴온되어, 비트 라인(BLi)과 감지 라인(SL) 사이에 전하 공유가 이루어지면, 감지 라인(SL)의 전압 레벨(VSL)은 비트 라인(BLi)의 전압 레벨(VBLi)로 감소하게 된다. 이때, 감지 증폭부(43)는 감지 라인(SL)의 전압 레벨(VSL)과 기준 전압(VREF)을 비교하여, 메모리 셀(MC)을 온 셀로 감지할 수 있다. 한편, 비트 라인(BLi)의 전압 레벨이 소정의 값 이하로 감소하지 않아 제2 엔모스 트랜지스터(NM2)가 턴오프되어, 비트 라인(BLi)과 감지 라인(SL) 사이에 전하 공유가 이루어지지 않으면, 감지 라인(SL)의 전압 레벨(VSL)은 제1 프리차지 전압(VPRE1)을 유지하게 된다. 이때, 감지 증폭부(43)는 감지 라인(SL)의 전압 레벨(VSL)과 기준 전압(VREF)을 비교하여, 메모리 셀(MC)을 오프 셀로 감지할 수 있다.
본 실시예에서, 디벨로프 구간(III)에서 제어 신호(CON)의 제2 전압 레벨(V2)이 V1 - α이므로, 감지 증폭부(43)에서 온 셀로 감지되면 메모리 셀(MC)에 저장된 데이터는 '11', '01' 및 '10' 중 하나이고, 오프 셀로 감지되면 메모리 셀(MC)에 저장된 데이터는 '00'일 수 있다. 다른 실시예에서, 디벨로프 구간(III)에서 제어 신호(CON)의 제2 전압 레벨(V2)은 V1 - 2α인 경우, 감지 증폭부(43)에서 온 셀로 감지되면 메모리 셀(MC)에 저장된 데이터는 '11' 또는 '01'이고, 오프 셀로 감지되면 메모리 셀(MC)에 저장된 데이터는 '10' 또는 '00'일 수 있다. 또 다른 실시예에서, 디벨로프 구간(III)에서 제어 신호(CON)의 제2 전압 레벨(V2)은 V1 - 3α인 경우, 감지 증폭부(43)에서 온 셀로 감지되면 메모리 셀(MC)에 저장된 데이터는 '11'이고, 오프 셀로 감지되면 메모리 셀(MC)에 저장된 데이터는 '01', '10' 및 '00' 중 하나일 수 있다.
도 8은 도 1의 반도체 장치의 다른 예의 일부를 상세하게 나타내는 회로도이다.
도 8을 참조하면, 반도체 장치(1B)는 적어도 하나의 메모리 셀(MC), 칼럼 디코더(30) 및 감지부(40')를 포함할 수 있고, 감지부(40')는 연결 제어부(41'), 프리차지부(42) 및 감지 증폭부(44)를 포함할 수 있다. 본 실시예에 따른 반도체 장치(1B)는 도 2에 도시된 반도체 장치(1A)에 비하여, 감지부(40')의 구성이 상이하고, 다른 구성은 실질적으로 유사하게 구현될 수 있다. 따라서, 도 2를 참조하여 상술한 내용은 본 실시예에 따른 메모리 셀(MC) 및 칼럼 디코더(30)에도 동일하게 적용될 수 있다.
연결 제어부(41')는 클램핑부(411), 방전부(412), 온도 감지부(413) 및 제어 신호 제공부(414)를 포함할 수 있다. 본 실시예에 따른 클램핑부(411) 및 방전부(412)는 도 2에 도시된 클램핑부(411) 및 방전부(412)와 실질적으로 유사하게 구현될 수 있다. 따라서, 도 2를 참조하여 상술된 내용은 본 실시예에 따른 클램핑부(411) 및 방전부(412)에도 동일하게 적용될 수 있다.
반도체 장치(1B)에 포함된 제1 내지 제4 엔모스 트랜지스터들(NM1, NM2, NM3, NM4)의 문턱 전압은 주변 온도 변화에 따라 변경될 수 있다. 구체적으로, 주변 온도가 상승하면, 제1 내지 제4 엔모스 트랜지스터들(NM1, NM2, NM3, NM4)의 문턱 전압이 감소할 수 있다. 본 실시예에서는, 클램핑부(411)에 포함된 제2 엔모스 트랜지스터(NM2)에 인가되는 제어 신호(CON)의 전압 레벨(VCON)을 변경하고, 비트 라인(BLi)의 전압 레벨(VBLi)과 제어 신호(CON)의 전압 레벨(VCON)의 차이와 문턱 전압(VTH)을 비교함으로써, 메모리 셀(MC)에 저장된 데이터를 감지할 수 있다. 따라서, 주변 온도 변화에 의해 제2 엔모스 트랜지스터(NM2)의 문턱 전압(VTH)이 변경될 경우 메모리 셀(MC)에 저장된 데이터를 정확하게 감지할 수 없게 될 수 있으므로, 주변 온도 변화에 대한 보상이 요구된다.
온도 감지부(413)는 반도체 장치(1B)의 주변 온도 변화를 감지할 수 있다. 온도 감지부(413)에 대한 실시예는 이하에서 도 9 내지 도 11을 참조하여 상술하기로 한다. 제어 신호 제공부(414)는 온도 감지부(413)에서 감지된 온도 변화를 기초로 하여 제어 신호(CON)의 전압 레벨을 조절하고, 전압 레벨이 조절된 제어 신호(CON)를 클램핑부(411)에 포함된 제2 엔모스 트랜지스터(NM2)의 게이트에 제공할 수 있다.
이에 따라, 반도체 장치(1B)의 주변 온도가 변화함에 따라 제2 엔모스 트랜지스터(NM2)의 문턱 전압(VTH)이 변경되더라도, 제어 신호 제공부(414)는 온도 변화를 기초로 하여 전압 레벨이 조절된 제어 신호(CON)를 제2 엔모스 트랜지스터(NM2)에 제공할 수 있으므로, 반도체 장치(1B)는 메모리 셀(MC)에 저장된 데이터를 정확하게 감지할 수 있다.
도 9는 도 8의 반도체 장치에 포함된 온도 감지부의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 온도 감지부(414A)는 제1 내지 제3 전류원들(CS1, CS2, CS3), 제1 내지 제3 트랜지스터들(Q1, Q2, Q3), 감산부(4141), 증폭부(4142) 및 변조부(MOD)를 포함할 수 있다.
제1 내지 제3 전류원들(CS1, CS2, CS3)은 소정의 레벨을 가지는 전류를 제공할 수 있다. 예를 들어, 제1 전류원(CS1)은 제1 전류(5I)를 제공하고, 제2 전류원(CS2)은 제2 전류(I)를 제공하며, 제3 전류원(CS3)은 제3 전류(Itrim)를 제공할 수 있다.
제1 내지 제3 트랜지스터들(Q1, Q2, Q3)은 다이오드 연결될(diode-connected) 수 있고, 제1 내지 제3 트랜지스터들(Q1, Q2, Q3)은 제1 내지 제3 전류원들(CS1, CS2, CS3)과 각각 연결될 수 있다. 이때, 제3 트랜지스터(Q3)의 양단 전압은 VBE 일 수 있고, 제1 트랜지스터(Q1)의 콜렉터와 제2 트랜지스터(Q2)의 콜렉터 사이의 전압은 △VBE 일 수 있다. 반도체 장치(1B)의 주변 온도가 상승함에 따라, △VBE 는 증가할 수 있다.
감산부(4141)는 제1 트랜지스터(Q1)의 콜렉터의 전압과 제2 트랜지스터(Q2)의 콜렉터의 전압의 차이를 계산할 수 있다. 따라서, 감산부(4141)의 출력은 △VBE 에 대응될 수 있다. 증폭부(4142)는 감산부(4141)의 출력(즉, △VBE)을 증폭시킬 수 있다. 예를 들어, 증폭부(4142)는 감산부(4141)의 출력(즉, △VBE)을 16배 증폭시킬 수 있다.
변조부(MOD)는 증폭부(4142)의 출력 및 제3 트랜지스터(Q3)의 콜렉터 전압(VBE)에 대해 시그마-델타(sigma-delta) 변조를 수행할 수 있다. 구체적으로, 변조부(MOD)는 제1 및 제2 스위칭 소자들(SW1, SW2), 가산부(4143), 루프 필터(4144), 양자화부(4145) 및 반전부(4146)을 포함할 수 있는데, 각 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 10은 도 8의 반도체 장치에 포함된 온도 감지부의 다른 예를 나타내는 회로도이다.
도 10을 참조하면, 온도 감지부(414B)는 제1 및 제2 전압 제공부들(VG1, VG2) 및 비교기(COM)를 포함할 수 있다. 제1 전압 제공부(VG1)는 제1 내지 제6 트랜지스터들(T1 내지 T6), 감지 트랜지스터(Tx) 및 제1 저항(R1)을 포함할 수 있고, 제2 전압 제공부(VG2)는 제2 및 제3 저항(R2, Rx) 및 제7 트랜지스터(T7)을 포함할 수 있다.
제1 전압 제공부(VG1)은 제1 전압을 제공할 수 있는데, 제1 전압은 절대 온도에 선형적으로 반비례하는 VCTAT(complementary to absolute temperature)일 수 있다. 제2 전압 제공부(VG2)는 제2 전압을 제공할 수 있는데, 제2 전압은 절대 온도에 선형적으로 비례하는 VPTAT(proportional to absolute temperature)일 수 있다. 비교기(COM)는 제1 전압(VCTAT)과 제2 전압(VPTAT)을 비교하고, 그 결과를 제7 트랜지스터(T7)의 게이트에 제공할 수 있다.
반도체 장치(1B)의 주변 온도가 하강하면 제1 전압(VCTAT)은 상승하고, 제2 전압(VPTAT)이 하강할 수 있는데, 이때, 비교기(COM)는 제1 전압(VCTAT)과 제2 전압(VPTAT)을 비교하여, 예를 들어, 논리 '하이'의 출력을 제공할 수 있다. 한편, 반도체 장치(1B)의 주변 온도가 상승하면 제1 전압(VCTAT)은 하강하고, 제2 전압(VPTAT)이 상승할 수 있는데, 이때, 비교기(COM)는 제1 전압(VCTAT)과 제2 전압(VPTAT)을 비교하여, 예를 들어, 논리 '로우'의 출력을 제공할 수 있다.
도 11은 도 1의 반도체 장치의 다른 예의 일부를 상세하게 나타내는 회로도이다.
도 11을 참조하면, 반도체 장치(1C)는 메모리 셀 어레이(10') 및 감지부(40")를 포함할 수 있다. 반도체 장치(1A)에 대하여 도 2에서 상술된 내용 및 반도체 장치(1B)에 대하여 도 8에서 상술된 내용은 본 실시예에 따른 반도체 장치(1C)에도 적용될 수 있다. 특히, 감지부(40")는 도 2에 도시된 감지부(40) 또는 도 8에 도시된 감지부(40')와 유사하게 구현될 수 있다.
메모리 셀 어레이(10')는 제1 내지 제4 메모리 블록들(11, 12, 13, 14), 제1 내지 제4 로컬 칼럼 디코더들(LCD1, LCD2, LCD3, LCD4) 및 제1 및 제2 글로벌 칼럼 디코더들(GCD1, GCD2)을 포함할 수 있다. 도 12에서는 4개의 메모리 블록들을 도시하였으나, 메모리 셀 어레이(10')는 더 많은 수의 메모리 블록들을 포함할 수 있다. 또한, 도 12에는 4개의 로컬 칼럼 디코더들을 도시하였으나, 메모리 셀 어레이(10')는 더 많은 수의 로컬 칼럼 디코더들을 포함할 수 있다. 또한, 도 12에는 2개의 글로벌 칼럼 디코더들을 도시하였으나, 메모리 셀 어레이(10')는 더 많은 수의 글로벌 칼럼 디코더들을 포함할 수 있다.
제1 메모리 블록(11)은 워드 라인(WL11)과 비트 라인(BL11)이 교차하는 영역에 배치되는 메모리 셀(MC11)을 포함할 수 있다. 도시하지는 않았으나, 제1 메모리 블록(11)은 더 많은 수의 메모리 셀들을 포함할 수 있음은 본 기술분야에서 통상의 지식을 가진 자에게 자명하다. 제1 로컬 칼럼 디코더(LCD1)는 제1 로컬 칼럼 어드레스(LY11)이 활성화되면 턴온되어, 비트 라인(BL11)을 글로벌 비트 라인(GLB1)에 연결시킬 수 있다.
제2 메모리 블록(12)은 워드 라인(WL11)과 비트 라인(BL12)이 교차하는 영역에 배치되는 메모리 셀(MC12)을 포함할 수 있다. 도시하지는 않았으나, 제2 메모리 블록(12)은 더 많은 수의 메모리 셀들을 포함할 수 있음은 본 기술분야에서 통상의 지식을 가진 자에게 자명하다. 제2 로컬 칼럼 디코더(LCD2)는 제2 로컬 칼럼 어드레스(LY12)이 활성화되면 턴온되어, 비트 라인(BL12)을 글로벌 비트 라인(GLB2)에 연결시킬 수 있다.
제3 메모리 블록(13)은 워드 라인(WL21)과 비트 라인(BL21)이 교차하는 영역에 배치되는 메모리 셀(MC21)을 포함할 수 있다. 도시하지는 않았으나, 제3 메모리 블록(13)은 더 많은 수의 메모리 셀들을 포함할 수 있음은 본 기술분야에서 통상의 지식을 가진 자에게 자명하다. 제3 로컬 칼럼 디코더(LCD3)는 제3 로컬 칼럼 어드레스(LY21)이 활성화되면 턴온되어, 비트 라인(BL21)을 글로벌 비트 라인(GLB1)에 연결시킬 수 있다.
제4 메모리 블록(14)은 워드 라인(WL21)과 비트 라인(BL22)이 교차하는 영역에 배치되는 메모리 셀(MC22)을 포함할 수 있다. 도시하지는 않았으나, 제4 메모리 블록(14)은 더 많은 수의 메모리 셀들을 포함할 수 있음은 본 기술분야에서 통상의 지식을 가진 자에게 자명하다. 제4 로컬 칼럼 디코더(LCD4)는 제4 로컬 칼럼 어드레스(LY22)이 활성화되면 턴온되어, 비트 라인(BL22)을 글로벌 비트 라인(GLB2)에 연결시킬 수 있다.
제1 글로벌 칼럼 어드레스(GY1)이 활성화되면, 제1 글로벌 비트 라인(GBL1)에 연결된 비트 라인들(BL11, BL21)은 감지부(40')에 포함된 감지 라인에 공통으로 연결될 수 있고, 이로써, 감지부(40')는 비트 라인들(BL11, BL21)에 연결된 메모리 셀들(MC11, MC21)에 저장된 데이터를 감지할 수 있다.
마찬가지로, 제2 글로벌 칼럼 어드레스(GY2)이 활성화되면, 제2 글로벌 비트 라인(GBL2)에 연결된 비트 라인들(BL12, BL22)은 감지부(40')에 포함된 감지 라인에 공통으로 연결될 수 있고, 이로써, 감지부(40')는 비트 라인들(BL12, BL22)에 연결된 메모리 셀들(MC12, MC22)에 저장된 데이터를 감지할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 감지 방법을 나타내는 흐름도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 장치의 데이터 감지 방법은 도 1 내지 도 11에 도시된 반도체 장치에 저장된 데이터를 감지하는 방법을 나타낸다. 따라서, 도 1 내지 도 11를 참조하여 상술한 내용은 본 실시예에 따른 반도체 장치의 데이터 감지 방법에 적용될 수 있다.
S110 단계에서, 프리차지 인에이블 신호를 기초로 하여 감지 라인을 제1 프리차지 전압으로 프리차지시킨다.
S120 단계에서, 감지 라인과 비트 라인을 연결시켜 비트 라인을 제2 프리차지 전압으로 프리차지시킨다. 여기서, 제2 프리차지 전압의 레벨은 제1 프리차지 전압의 레벨보다 낮을 수 있다.
S130 단계에서, 가변적인 전압 레벨을 가지는 제어 신호 및 프리차지된 비트 라인의 전압 변화량을 기초로 하여 비트 라인과 감지 라인 사이의 연결을 제어한다. 여기서, 제어 신호는 프리차지 인에이블 신호가 활성화되는 프리차지 구간에서 제1 전압 레벨을 가지고, 디벨로프 인에이블 신호가 활성화되는 디벨로프 구간에서 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 수 있다.
구체적으로, 디벨로프 인에이블 신호가 활성화되는 디벨로프 구간에서 비트 라인의 전압 레벨이 제2 전압 레벨과 소정의 문턱 전압의 차이보다 작으면 비트 라인과 감지 라인을 연결시킬 수 있다. 한편, 디벨로프 구간에서 비트 라인의 전압 레벨이 제2 전압 레벨과 소정의 문턱 전압의 차이보다 크면 비트 라인과 감지 라인을 연결시키지 않을 수 있다.
S140 단계에서, 감지 라인의 전압을 기준 전압과 비교하여 메모리 셀에 저장된 데이터를 감지한다. 구체적으로, 비트 라인과 감지 라인을 연결되면, 감지 라인의 전압 레벨은 비트 라인의 전압 레벨로 감소하고, 메모리 셀을 온 셀로 감지될 수 있다. 한편, 비트 라인과 감지 라인이 연결되지 않으면, 감지 라인의 전압 레벨은 비트 라인의 전압 레벨로 감소하지 않고, 메모리 셀은 오프 셀로 감지될 수 있다.
다른 실시예에서, 반도체 장치의 데이터 감지 방법은 디스차지 구간에서 비트 라인과 감지 라인의 전압을 방전시키는 단계를 더 포함할 수 있다. 또 다른 실시예에서, 반도체 장치의 데이터 감지 방법은 반도체 장치의 주변 온도 변화를 감지하는 단계, 및 감지된 상기 온도 변화를 기초로 하여 제어 신호의 전압 레벨을 조절하고, 전압 레벨이 조절된 제어 신호를 제공하는 단계를 더 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 13을 참조하면, 메모리 카드(200)은 제어기(210)와 메모리(220)를 포함하는데, 제어기(210)와 메모리(220)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(210)에서 명령을 내리면, 메모리(220)는 데이터를 전송할 수 있다. 메모리(220)는 상술된 본 발명의 실시예들 중 반도체 장치를 포함할 수 있다.
이러한 메모리 카드(200)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 14는 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 14를 참조하면, 전자 시스템(300)은 프로세서(310), 메모리(320), 입/출력 장치(330) 및 인터페이스(340)를 포함할 수 있다. 전자 시스템(300)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
프로세서(310)는 프로그램을 실행하고, 전자 시스템(300)을 제어하는 역할을 할 수 있다. 여기서, 프로세서(310)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(330)는 전자 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(300)은 입/출력 장치(330)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 여기서, 입/출력 장치(330)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(320)는 프로세서(310)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 프로세서(310)에서 처리된 데이터를 저장할 수 있다. 여기서, 메모리(320)는 상술된 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(340)는 전자 시스템(300)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 프로세서(310), 메모리(330), 입/출력 장치(330) 및 인터페이스(340)는 버스(350)를 통하여 서로 통신할 수 있다.
예를 들어, 전자 시스템(300)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state drive, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (25)

  1. 적어도 하나의 비트 라인과 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 감지부를 포함하고,
    상기 감지부는,
    가변적인 전압 레벨을 가지는 제어 신호 및 상기 적어도 하나의 비트 라인의 전압 레벨을 기초로 하여 상기 적어도 하나의 비트 라인과 감지 라인 사이의 연결을 제어하는 연결 제어부; 및
    상기 감지 라인의 전압을 기준 전압과 비교하여 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 감지 증폭부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 감지부는, 프리차지(pre-charge) 인에이블 신호를 기초로 하여 상기 감지 라인을 제1 프리차지 전압으로 프리차지 시키는 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제어 신호는 상기 프리차지 인에이블 신호가 활성화되는 프리차지 구간에서 제1 전압 레벨을 가지고, 디벨로프(develop) 인에이블 신호가 활성화되는 디벨로프 구간에서 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 메모리 셀은 멀티 레벨의 데이터를 저장 가능한 멀티 레벨 셀(multi level cell, MLC)이고,
    상기 제2 전압 레벨은 상기 멀티 레벨의 데이터 중 감지하고자 하는 데이터의 레벨에 대응되도록 변경 가능한 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 적어도 하나의 메모리 셀은 복수의 저항 레벨들에 각각 대응되는 멀티 레벨의 데이터를 저장 가능한 멀티 레벨 저항 메모리 셀이고,
    상기 제2 전압 레벨은 상기 멀티 레벨의 데이터 중 감지하고자 하는 데이터의 저항 레벨에 비례하도록 변경 가능한 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 연결 제어부는, 상기 적어도 하나의 비트 라인과 상기 감지 라인 사이에 연결되고, 상기 제어 신호를 기초로 하여 상기 적어도 하나의 비트 라인을 일정 전압 레벨로 클램핑(clamping)하는 클램핑부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 클램핑부는, 상기 제어 신호에 따라 온/오프되어 상기 적어도 하나의 비트 라인과 상기 감지 라인 사이를 연결시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 연결 제어부는, 상기 프리차지 구간에서 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키고, 이에 따라, 상기 적어도 하나의 비트 라인은 상기 제1 전압 레벨과 상기 스위칭 소자의 문턱 전압의 차이에 대응되는 제2 프리차지 전압으로 프리차지되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 연결 제어부는, 상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 상기 스위칭 소자의 문턱 전압의 차이보다 작으면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 적어도 하나의 비트 라인과 상기 감지 라인이 연결되면, 상기 감지 라인의 전압 레벨은 상기 적어도 하나의 비트 라인의 전압 레벨로 감소하고,
    상기 감지 증폭부는 상기 적어도 하나의 메모리 셀을 온(on) 셀로 감지하는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 연결 제어부는, 상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 상기 스위칭 소자의 문턱 전압의 차이보다 크면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키지 않는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 적어도 하나의 비트 라인과 상기 감지 라인이 연결되지 않으면, 상기 감지 라인의 전압 레벨은 상기 제1 프리차지 전압을 유지하고,
    상기 감지 증폭부는 상기 적어도 하나의 메모리 셀을 오프(off) 셀로 감지하는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서,
    상기 연결 제어부는, 상기 스위칭 소자의 양단에 각각 연결되고, 디스차지(discharge) 인에이블 신호가 활성화되는 디스차지 구간에서 상기 적어도 하나의 비트 라인과 상기 감지 라인의 전압을 방전시키는 적어도 두 개의 방전 소자들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제7항에 있어서,
    상기 연결 제어부는,
    주변 온도 변화에 따른 상기 스위칭 소자의 문턱 전압의 변화량을 보상하도록, 상기 반도체 장치의 온도 변화를 감지하는 온도 감지부; 및
    감지된 상기 온도 변화를 기초로 하여 상기 제어 신호의 전압 레벨을 조절하고, 전압 레벨이 조절된 상기 제어 신호를 상기 스위칭 소자에 제공하는 제어 신호 제공부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    기준 전류를 제공하는 기준 셀을 구비하지 않고, 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 것을 특징으로 하는 반도체 장치.
  16. 적어도 하나의 비트 라인과 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 적어도 하나의 메모리 셀을 포함하는 반도체 장치에서 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 방법으로서,
    프리차지 인에이블 신호를 기초로 하여 상기 적어도 하나의 비트 라인을 프리차지 시키는 단계;
    가변적인 전압 레벨을 가지는 제어 신호 및 프리차지된 상기 적어도 하나의 비트 라인의 전압 변화량을 기초로 하여 상기 적어도 하나의 비트 라인과 감지 라인 사이의 연결을 제어하는 단계; 및
    상기 감지 라인의 전압을 기준 전압과 비교하여 상기 적어도 하나의 메모리 셀에 저장된 데이터를 감지하는 단계를 포함하는 반도체 장치의 데이터 감지 방법.
  17. 제16항에 있어서,
    상기 제어 신호는 상기 프리차지 인에이블 신호가 활성화되는 프리차지 구간에서 제1 전압 레벨을 가지고, 디벨로프 인에이블 신호가 활성화되는 디벨로프 구간에서 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  18. 제17항에 있어서,
    상기 적어도 하나의 메모리 셀은 멀티 레벨의 데이터를 저장 가능한 멀티 레벨 셀이고,
    상기 제2 전압 레벨은 상기 멀티 레벨의 데이터 중 감지하고자 하는 데이터의 레벨에 대응되도록 변경 가능한 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  19. 제17항에 있어서,
    상기 적어도 하나의 비트 라인을 프리차지 전압으로 프리차지 시키는 단계는,
    상기 프리차지 인에이블 신호를 기초로 하여 상기 감지 라인을 제1 프리차지 전압으로 프리차지 시키는 단계; 및
    상기 감지 라인과 상기 적어도 하나의 비트 라인을 연결시켜 상기 적어도 하나의 비트 라인을 제2 프리차지 전압으로 프리차지시키는 단계를 포함하고,
    상기 제2 프리차지 전압은 상기 제1 전압 레벨과 소정의 문턱 전압의 차이에 대응되는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  20. 제17항에 있어서,
    상기 적어도 하나의 비트 라인과 상기 감지 라인 사이의 연결을 제어하는 단계는,
    상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 소정의 문턱 전압의 차이보다 작으면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  21. 제20항에 있어서,
    상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결되면, 상기 감지 라인의 전압 레벨은 상기 적어도 하나의 비트 라인의 전압 레벨로 감소하고,
    상기 적어도 하나의 메모리 셀을 온 셀로 감지되는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  22. 제17항에 있어서,
    상기 적어도 하나의 비트 라인과 상기 감지 라인 사이의 연결을 제어하는 단계는,
    상기 디벨로프 구간에서 상기 적어도 하나의 비트 라인의 전압 레벨이 상기 제2 전압 레벨과 소정의 문턱 전압의 차이보다 크면 상기 적어도 하나의 비트 라인과 상기 감지 라인을 연결시키지 않는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  23. 제22항에 있어서,
    상기 적어도 하나의 비트 라인과 상기 감지 라인이 연결되지 않으면, 상기 감지 라인의 전압 레벨은 상기 적어도 하나의 비트 라인의 전압 레벨로 감소하지 않고,
    상기 적어도 하나의 메모리 셀은 오프 셀로 감지되는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  24. 제16항에 있어서,
    디스차지 인에이블 신호가 활성화되는 디스차지 구간에서 상기 적어도 하나의 비트 라인과 상기 감지 라인의 전압을 방전시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
  25. 제16항에 있어서,
    상기 반도체 장치의 주변 온도 변화를 감지하는 단계; 및
    감지된 상기 온도 변화를 기초로 하여 상기 제어 신호의 전압 레벨을 조절하고, 전압 레벨이 조절된 상기 제어 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 데이터 감지 방법.
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