KR20230040436A

KR20230040436A - 증폭 전압에 기초하여 동작하는 컬럼 선택 회로 및 이를 포함하는 메모리 장치

Info

Publication number: KR20230040436A
Application number: KR1020210123454A
Authority: KR
Inventors: 아르투르 안토니안; 표석수
Original assignee: 삼성전자주식회사
Priority date: 2021-09-15
Filing date: 2021-09-15
Publication date: 2023-03-23

Abstract

본 개시의 실시 예에 따른 메모리 장치는 제1 메모리 셀, 제2 메모리 셀, 상기 증폭된 쓰기 전압 및 전원 전압 중 하나를 가리키는 제어 신호 및 제1 선택 신호에 기초하여 제1 활성 신호를 생성하고, 그리고 상기 제어 신호 및 제2 선택 신호에 기초하여 제2 활성 신호를 생성하도록 구성된 MUX(Multiplexer) 회로, 제1 컬럼 라인을 통해 상기 제1 메모리 셀과 연결되고, 상기 제1 활성 신호에 기초하여 상기 제1 컬럼 라인의 제1 전압 레벨을 결정하도록 구성된 제1 스위치 유닛, 및 제2 컬럼 라인을 통해 상기 제2 메모리 셀과 연결되고, 상기 제2 활성 신호에 기초하여 상기 제2 컬럼 라인의 제2 전압 레벨을 결정하도록 구성된 제2 스위치 유닛을 포함한다.

Description

증폭 전압에 기초하여 동작하는 컬럼 선택 회로 및 이를 포함하는 메모리 장치{COLUMN SELECTION CIRCUIT THAT OPERATES BASED ON AMPLIFYING VOLTAGE AND MEMORY DEVICE INCLUDING THEREOF}

본 개시는 메모리 장치에 관한 것으로, 좀 더 상세하게는 증폭 전압에 기초하여 동작하는 컬럼 선택 회로를 포함하는 메모리 장치에 관한 것이다.

메모리 장치의 제조 공정이 점점 미세화됨에 따라, 메모리 장치의 트랜지스터들에 인가되는 전원 전압도 점점 낮아지고 있다. 전원 전압이 쓰기 모드에 필요한 쓰기 전압의 크기보다 작아짐에 따라, 전원 전압을 그대로 이용하여 메모리 셀 어레이의 복수의 컬럼 라인들 중 하나의 컬럼 라인을 선택하여 메모리 장치의 메모리 셀에 데이터를 쓰는 것이 점점 어려워지고 있다.

이에 따라, 쓰기 모드의 경우, 전원 전압보다 높은 전압 레벨을 갖는 신호에 기초하여 복수의 컬럼 라인들 중 하나를 선택하고, 읽기 모드의 경우, 전원 전압에 기초하여 복수의 컬럼 라인들 중 하나를 선택할 필요가 있다.

본 개시의 목적은 증폭 전압에 기초하여 동작하는 컬럼 선택 회로 및 이를 포함하는 메모리 장치를 제공하는 데 있다.

본 개시의 일 실시 예에 따르면, 메모리 장치의 동작 모드에 따라 다른 전압 레벨에 기초하여 컬럼 라인에 연결된 스위치를 활성화하는 컬럼 선택 회로를 포함하는 메모리 장치 제공된다.

본 개시의 일 실시 예에 따르면, 증폭된 쓰기 전압에 기초하여 동작하는 컬럼 선택 회로를 포함하는 메모리 장치가 제공된다.

도 1은 본 개시의 실시 예에 따른 메모리 장치를 도시하는 블록도이다.
도 2는 본 개시의 실시 예에 따른 도 1의 컬럼 선택 회로를 도시하는 블록도이다
도 3은 본 개시의 실시 예에 따라 도 2의 메모리 셀을 구체화한 회로도이다.
도 4는 본 개시의 실시 예에 따라 도 2의 메모리 셀을 구체화한 회로도이다.
도 5는 본 개시의 실시 예에 따라 도 2의 증폭 회로를 구체화한 회로도이다.
도 6는 본 개시의 실시 예에 따라 도 2의 증폭 회로를 구체화한 회로도이다.
도 7은 본 개시의 실시 예에 따라 도 2의 MUX(Multiplexer) 회로를 구체화한 회로도이다.
도 8은 본 개시의 실시 예에 따라 도 2의 제1 스위치 유닛 회로 및 제1 메모리 셀을 구체화한 회로도이다.
도 9는 본 개시의 실시 예에 따라 도 8의 제1 활성 신호를 도시하는 그래프이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 유사한 구성요소에 대해서는 유사한 참조부호가 사용되고, 그리고 유사한 구성요소에 대해서 중복된 설명은 생략된다.

도 1은 본 개시의 실시 예에 따른 메모리 장치를 도시하는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 컬럼 선택 회로(120), 제어 회로(130), 로우 디코더(140), 컬럼 디코더(150), 쓰기 드라이버 및 감지 증폭기(160), 및 데이터 버퍼(170)를 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 컬럼 라인들 및 워드 라인들(WL1~WLm)에 연결될 수 있다. 제1 메모리 셀(MC)은 제1 컬럼 라인(CL1) 및 제1 워드 라인(WL1)에 연결될 수 있다. 제2 메모리 셀(MC)은 제2 컬럼 라인(CL2) 및 제1 워드 라인(WL1)에 연결될 수 있다. 컬럼 라인들 각각은 소스 라인들 및 비트 라인들 각각의 쌍을 포함할 수 있다. 제1 컬럼 라인(CL1)은 제1 소스 라인 및 제1 비트 라인을 포함할 수 있다. 제2 컬럼 라인(CL2)은 제2 소스 라인 및 제2 비트 라인을 포함할 수 있다.

메모리 장치(100)의 쓰기 모드에서, 메모리 셀(MC)은 비트 라인의 전압 및 소스 라인의 전압에 따라 데이터를 저장할 수 있다. 읽기 모드에서 비트 라인 및 소스 라인의 전압들은 쓰기 모드에서의 비트 라인 및 소스 라인의 전압들과 다를 수 있다.

비트 라인의 전압 및 소스 라인의 전압 레벨들에 따라, 메모리 셀(MC)은 제 1 논리 값(예를 들어, '0') 또는 제 2 논리 값(예를 들어, '1')을 저장할 수 있다. 메모리 장치(100)의 읽기 모드에서, 비트 라인의 전압 및 소스 라인의 전압에 따라 메모리 셀(MC)에 저장된 데이터를 읽을 수 있다.

예를 들어, 복수의 메모리 셀들(MC) 각각은 MRAM(Magnetoresistive Random Access Memory) 셀, SRAM(Static RAM) 셀, DRAM(Dynamic RAM), TRAM(Thyristor RAM) 셀, NAND 플래시 메모리 셀, NOR 플래시 메모리 셀, RRAM(Resistive RAM) 셀, FRAM(Ferroelectric RAM) 장치, PRAM(Phase-change RAM) 셀 중 어느 하나일 수 있다. 이하에서, 메모리 셀(MC)은 불휘발성인 MRAM 셀인 것으로 가정하지만, 본 발명의 범위는 이에 한정되지 않는다.

컬럼 선택 회로(120)는 복수의 컬럼 라인들(CL1~CLn)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 컬럼 선택 회로(120)는 제어 회로(130) 및 컬럼 디코더(150)의 제어에 기초하여, 복수의 컬럼 라인들(CL1~CLn) 중 하나의 컬럼 라인을 선택할 수 있다.

컬럼 선택 회로(120)는 선택된 컬럼 라인의 전압 레벨을 결정할 수 있다. 예를 들어, 쓰기 모드의 경우, 컬럼 선택 회로(120)는 선택된 컬럼 라인에 연결된 스위치 유닛으로 쓰기 전압(VWR) 및 접지 전압을 제공할 수 있다. 읽기 모드의 경우, 컬럼 선택 회로(120)는 선택된 컬럼 라인에 연결된 스위치 유닛으로 읽기 전압(VRD) 및 접지 전압을 제공할 수 있다. 쓰기 전압(VWR) 및 읽기 전압(VRD)은 제어 회로(130)로부터 수신할 수 있다.

컬럼 선택 회로(120)는 메모리 장치가 읽기 모드인 경우, 전원 전압(VDD)에 기초하여 복수의 컬럼 라인들(CL1~CLn) 중 하나의 컬럼 라인을 선택할 수 있다. 컬럼 선택 회로(120)는 메모리 장치가 쓰기 모드인 경우, 증폭된 쓰기 전압에 기초하여 복수의 컬럼 라인들(CL1~CLn) 중 하나의 컬럼 라인을 선택할 수 있다. 증폭된 쓰기 전압은 쓰기 모드 시, 스위치 회로(123)를 활성화하는 전압 레벨일 수 있다.

컬럼 선택 회로(120)는 증폭 회로(121), MUX 회로(122), 및 스위치 회로(123)을 포함할 수 있다. 증폭 회로(121)는 쓰기 전압(VWR)에 기초하여 증폭된 쓰기 전압을 생성할 수 있다. 증폭된 쓰기 전압은 쓰기 전압(VWR)보다 클 수 있다.

MUX 회로(122)는 읽기 모드 및 쓰기 모드에 따라, 증폭된 쓰기 전압(VCX) 및 전원 전압(VDD) 중 하나를 갖는 제1 내지 제n 활성 신호를 생성할 수 있다. MUX 회로(122)는 제어 신호(CTR)에 기초하여 증폭된 쓰기 전압 및 전원 전압(VDD) 중 하나를 선택할 수 있다. 예를 들어, 메모리 장치(100)의 동작 모드가 쓰기 모드이면, 제어 신호(CTR)는 증폭된 쓰기 전압을 가리킬 수 있다. 메모리 장치(100)의 동작 모드가 읽기 모드이면, 제어 신호(CTR)는 전원 전압(VDD)을 가리킬 수 있다.

MUX 회로(122)는 제어 신호(CTR) 및 제1 내지 제n 선택 신호(SEL[1:n])에 기초하여 제1 내지 제n 활성 신호를 생성할 수 있다. 예를 들어, 증폭된 쓰기 전압을 가리키는 제어 신호 및 제1 선택 신호에 기초하여 증폭된 쓰기 전압을 갖는 제1 활성 신호를 생성할 수 있다. MUX 회로(122)는 제1 내지 제n 활성 신호를 스위치 회로(123)로 출력할 수 있다.

스위치 회로(123)는 제1 내지 제n 컬럼 라인들(CL1~CLn) 각각과 연결되는 제1 내지 제n 스위치 유닛들을 포함할 수 있다. 제1 내지 제n 활성 신호 각각에 기초하여 제1 내지 제n 스위치 유닛들은 제1 내지 제n 컬럼 라인들(CL1~CLn)의 전압 레벨을 결정할 수 있다.

제어 회로(130)는 메모리 장치(100)의 외부(예를 들면, 호스트, 메모리 컨트롤러 등)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 제어 회로(130)는 커맨드(CMD)에 기초하여 메모리 장치(100)의 다른 구성 요소들(110~120, 140~170)을 제어할 수 있다. 커맨드(CMD)는 읽기 모드 및 쓰기 모드와 같은 메모리 장치(100)에서 수행될 동작을 지시하는 신호일 수 있다.

제어 회로(130)는 어드레스(ADD)로부터 로우 어드레스(RA)를 생성하여 로우 어드레스(RA)를 로우 디코더(140)로 제공할 수 있다. 제어 회로(130)는 어드레스(ADD)로부터 컬럼 어드레스(CA)를 생성하여 컬럼 어드레스(CA)를 컬럼 디코더(150)로 제공할 수 있다. 제어 회로(130)는 쓰기 모드 시에 인가되는 쓰기 전압(VWR), 읽기 모드 시에 인가되는 읽기 전압(VRD), 제어 신호(CTR)를 컬럼 선택 회로(120)에 제공할 수 있다. 제어 신호(CTR)는 읽기 모드 및 쓰기 모드 중 메모리 장치(100)가 수행하는 동작에 대응하는 신호일 수 있다.

로우 디코더(140)는 제어 회로(130)의 제어에 기초하여 워드 라인들(WL1~WLx) 중 로우 어드레스(RA)에 해당하는 워드 라인을 선택하거나 활성화할 수 있다. 컬럼 디코더(150)는 제어 회로(130)의 제어에 기초하여 컬럼 어드레스(CA)에 해당하는 컬럼 라인에 대응되는 선택 신호를 컬럼 선택 회로(120)로 출력할 수 있다. 예를 들어, 컬럼 디코더(150)가 제1 컬럼 라인(CL1)에 대응되는 컬럼 어드레스(CA)를 수신하면, 컬럼 디코더((150)는 제1 선택 신호(SEL1)를 컬럼 선택 회로(120)로 출력할 수 있다.

외부로부터 어드레스(ADD)에 해당하는 메모리 셀들(MC)에 대한 읽기 명령 또는 쓰기 명령이 입력되면, 어드레스(ADD)에 해당하는 메모리 셀들(MC)에 연결된 워드 라인이 활성화되고 그리고 어드레스(ADD)에 해당하는 메모리 셀들(MC)에 연결된 컬럼 라인이 컬럼 선택 회로(120)를 통해 활성화될 수 있다.

쓰기 드라이버 및 감지 증폭기(160)는 컬럼 라인들을 통해 메모리 셀들(MC)에 연결된다. 읽기 모드 또는 쓰기 모드 시에, 쓰기 드라이버 및 감지 증폭기(160)는 컬럼 어드레스(CA)에 의해 선택된 컬럼 라인에 쓰기 전류(또는 전압)를 인가하거나 또는 선택된 컬럼 라인의 전류(또는 전압)를 감지할 수 있다. 쓰기 드라이버 및 감지 증폭기(160)는 선택되지 않은 다른 비트 라인들에 쓰기 또는 읽기를 금지하기 위한 전압(또는 전압들)을 인가할 수 있다.

데이터 버퍼(170)는 데이터 라인들(DL)을 통해 쓰기 드라이버 및 감지 증폭기(160)와 연결된다. 데이터 버퍼(170)는 외부 장치와 데이터(Data)를 교환할 수 있다. 데이터 버퍼(170)는 외부 장치로부터 전달되는 데이터(Data)를 쓰기 드라이버 및 감지 증폭기(160)의 쓰기 드라이버에 로드할 수 있다. 데이터 버퍼(170)는 쓰기 드라이버 및 감지 증폭기(160)의 감지 증폭기에서 감지된 데이터를 외부 장치로 전달할 수 있다.

도 2는 본 개시의 실시 예에 따라 도 1의 컬럼 선택 회로를 구체화한 블록도이다. 도 2를 참조하면, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)를 포함하는 메모리 셀 어레이(110)와 연결된 컬럼 선택 회로(120)가 도시된다. 메모리 셀 어레이(110)는 도 1의 메모리 셀 어레이(110)와 대응되고, 컬럼 선택 회로(120)는 도 1의 컬럼 선택 회로(120)와 대응될 수 있다.

제1 메모리 셀(MC1)은 제1 컬럼 라인(CL1) 및 제1 워드 라인(WL1)에 연결될 수 있다. 제2 메모리 셀(MC2)은 제2 컬럼 라인(CL2) 및 제1 워드 라인(WL1)에 연결될 수 있다.

컬럼 선택 회로(120)는 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)를 통해 메모리 셀 어레이(110)와 연결될 수 있다. 일 실시 예에서, 제1 메모리 셀(MC1)은 제1 컬럼 라인(CL1)을 통해 컬럼 선택 회로(120)와 연결되고, 제2 메모리 셀(MC2)은 제2 컬럼 라인(CL2)을 통해 컬럼 선택 회로(120)와 연결될 수 있다. 컬럼 라인들(CL) 각각은 소스 라인들(SL) 및 비트 라인들(BL) 각각의 쌍을 포함할 수 있다. 제1 컬럼 라인(CL1)은 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)을 포함할 수 있다. 제2 컬럼 라인(CL2)은 제2 소스 라인(SL2), 및 제2 비트 라인(BL2)을 포함할 수 있다.

증폭 회로(121)는 쓰기 전압(VWR)에 기초하여 증폭된 쓰기 전압(VCX)을 생성할 수 있다. 증폭된 쓰기 전압(VCX)은 쓰기 전압(VWR)보다 클 수 있다. 즉, 쓰기 모드 시, MUX 회로(122)는 증폭된 쓰기 전압(VCX)을 갖는 제1 및 제2 활성 신호(EN1, EN2)를 스위치 회로(123)로 제공할 수 있다. 증폭 회로(121)에 대한 보다 상세한 설명은 도 5 및 도 6에서 후술될 것이다.

MUX 회로(122)는 읽기 모드 및 쓰기 모드에 따라, 증폭된 쓰기 전압(VCX) 및 전원 전압(VDD) 중 하나를 갖는 제1 및 제2 활성 신호(EN[1:2])를 생성할 수 있다. MUX 회로(122)는 제어 신호(CTR)에 기초하여 증폭된 쓰기 전압(VCX) 및 전원 전압(VDD) 중 하나를 선택할 수 있다.

MUX 회로(122)는 제1 및 제2 선택 신호(SEL[1:2]) 각각에 대응하는 제1 및 제2 스위치 유닛들(SWU1, SWU2)로 제1 및 제2 활성 신호(EN[1:2])를 출력할 수 있다. 일 실시 예에서, MUX 회로(122)는 제1 선택 신호(SEL1)에 대응하는 제1 스위치 유닛(SWU1)으로 제1 활성 신호(EN1)를 출력할 수 있다. MUX 회로(122)는 제2 선택 신호(SEL2)에 대응하는 제2 스위치 유닛(SWU2)으로 제1 활성 신호(EN2)를 출력할 수 있다.

예를 들어, MUX 회로(122)가 증폭된 쓰기 전압(VCX)을 가리키는 제어 신호(CTR) 및 제1 선택 신호(SEL1)를 수신하면, 증폭된 쓰기 전압(VCX)을 갖는 제1 활성 신호(EN1)를 제1 컬럼 라인(CL1)과 연결된 제1 스위치 유닛(SWU1)으로 출력할 수 있다. MUX 회로(122)가 전원 전압(VDD)를 가리키는 제어 신호(CTR) 및 제2 선택 신호(SEL2)를 수신하면, 전원 전압(VDD)을 갖는 제2 활성 신호(EN2)를 제2 컬럼 라인(CL2)과 연결된 제2 스위치 유닛(SWU2)으로 출력할 수 있다.

스위치 회로(123)는 제1 및 제2 컬럼 라인들(CL1, CL2) 각각과 연결되는 제1 및 제2 스위치 유닛들(SWU1, SWU2)을 포함할 수 있다. 일 실시 예에서, 제1 컬럼 라인(CL1)은 제1 스위치 유닛(SWU1)과 연결될 수 있고, 제2 컬럼 라인(CL2)은 제2 스위치 유닛(SWU2)과 연결될 수 있다.

제1 스위치 유닛(SWU1)이 제1 활성 신호(EN1)를 수신함에 따라, 제1 컬럼 라인(CL1)의 제1 전압 레벨을 결정할 수 있다. 제1 컬럼 라인(CL1)의 제1 전압 레벨은 제1 소스 라인(SL1)의 제1 소스 라인 전압 레벨 및 제1 비트 라인(BL1)의 제1 비트 라인 전압 레벨을 포함할 수 있다. 제2 스위치 유닛(SWU2)이 제2 활성 신호(EN2)를 수신함에 따라, 제2 컬럼 라인(CL2)의 제2 전압 레벨을 결정할 수 있다. 제2 컬럼 라인(CL2)의 제2 전압 레벨은 제2 소스 라인(SL2)의 제2 소스 라인 전압 레벨 및 제2 비트 라인(BL2)의 제2 비트 라인 전압 레벨을 포함할 수 있다.

제1 스위치 유닛(SWU1)은 제1 소스 라인과 연결되는 제1 소스 스위치 및 제1 비트 라인과 연결되는 제1 비트 스위치를 포함할 수 있다. 제2 스위치 유닛(SWU2)은 제2 소스 라인(SL2)과 연결되는 제2 소스 스위치 및 제2 비트 라인(BL2)과 연결되는 제2 비트 스위치를 포함할 수 있다.

예를 들어, 제1 스위치 유닛(SWU1)이 증폭된 쓰기 전압(VCX)을 갖는 활성 신호(EN1)를 수신함에 따라, 제1 소스 라인(SL1)과 연결된 제1 소스 스위치는 제1 소스 라인(SL1)으로 접지 전압을 출력할 수 있고, 제1 비트 라인(BL1)과 연결된 제1 비트 스위치는 제1 비트 라인(SL1)으로 쓰기 전압(VWR)을 출력할 수 있다.

일 실시 예에서, 읽기 모드의 경우, 제1 스위치 유닛(SWU1)이 읽기 전압보다 작은 전압 레벨을 갖는 활성 신호(EN1)를 수신하게 되면, 제1 소스 스위치 및 제1 비트 스위치는 턴-온되지 않을 수 있다. 이에 따라, 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)은 읽기 모드에 필요한 전압 레벨을 수신하지 못할 수 있다.

또한 쓰기 모드의 경우, 제1 스위치 유닛(SWU1)이 쓰기 전압(VWR)보다 작은 전압 레벨을 갖는 활성 신호(EN1)를 수신하게 되면, 제1 소스 스위치 및 제1 비트 스위치는 턴-온되지 않을 수 있다. 이에 따라, 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)은 쓰기 모드에 필요한 전압 레벨을 수신하지 못할 수 있다.

즉, 컬럼 선택 회로(120)가 컬럼 라인을 선택하고, 선택된 컬럼 라인의 전압 레벨을 결정하기 위해서, 읽기 모드의 경우, 제1 및 제2 활성 신호(EN[1:2])는 읽기 전압(VRD)보다 큰 전압 레벨을 필요로 하고, 쓰기 모드의 경우, 제1 및 제2 활성 신호(EN[1:2])는 쓰기 전압(VWR)보다 큰 전압 레벨을 필요로 할 수 있다.

메모리 장치의 제조 공정이 점점 미세화됨에 따라, 메모리 장치의 트랜지스터들에 인가되는 전원 전압이 작아짐에 따라, 전원 전압은 쓰기 전압(VWR)보다 작아질 수 있다. 전원 전압은 읽기 전압(VRD)보다 클 수 있다. 이에 따라, 읽기 모드의 경우, 제1 소스 스위치 및 제1 비트 스위치는 전원 전압을 갖는 제1 활성 신호(EN1)를 필요로 하고, 쓰기 모드의 경우 제1 소스 스위치 및 제1 비트 스위치는 증폭된 쓰기 전압(VCX)을 갖는 제1 활성 신호(EN1)를 필요로 할 수 있다.

즉, 컬럼 선택 회로(120)가 메모리 장치의 동작 모드에 따라 다른 전압 레벨을 갖는 제1 및 제2 활성 신호(EN[1:2])에 기초하여 컬럼 라인을 선택함에 따라, 선택된 컬럼 라인은 동작에 필요한 전압 레벨을 수신할 수 있다.

도 3은 본 개시의 실시 예에 따라 도 1의 메모리 셀을 구체화한 회로도이다. 도 3을 참조하면, 메모리 셀(MC)은 선택 트랜지스터(ST) 및 가변 저항 소자(R)를 포함할 수 있다. 메모리 셀(MC)은 도 1의 메모리 셀(MC)에 대응될 수 있다.

선택 트랜지스터(ST)는 기판의 바디(111), 바디(111)에 형성되고 소스 라인(SL)과 연결되는 접합(junction, 113), 바디(111)에 형성되고 가변 저항 소자(R)를 통해 비트 라인(BL)과 연결되는 접합(114), 그리고 접합들(113, 114) 사이의 바디(111) 위에 형성되고 워드 라인(WL)을 형성하는 게이트(112)를 포함할 수 있다.

가변 저항 소자(R)는 MTJ(Magnetic Tunnel Junction) 소자일 수 있다. 가변 저항 소자(R)는 고정층(PL, Pinned Layer), 터널층(TL, Tunneling Layer), 및 자유층(FL, Free Layer)을 포함한다. 고정층(PL)은 고정된 자화 방향을 갖는다. 자유층(FL)은 가변 저항 소자(R)에 인가되는 전압 또는 전류에 따라 변경되는 자화 방향을 갖는다.

도 4는 본 개시의 실시 예에 따라 도 1의 메모리 셀을 구체화한 회로도이다. 도 3 및 도 4를 참조하면, 메모리 셀(MC)은 선택 트랜지스터(ST) 및 가변 저항 소자(R)를 포함할 수 있다.

가변 저항 소자(R)의 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 같은지(또는 얼마나 같은지) 또는 다른지(또는 얼마나 다른지)에 따라, 가변 저항 소자(R)의 저항이 변화할 수 있다. 가변 저항 소자(R)는 저항(resistance)은 메모리 셀(MC)에 저장된 데이터를 나타낼 수 있다.

예를 들어, 접지 전압이 비트 라인(BL)에 인가되고, 쓰기 전압(VWR)이 소스 라인(SL)에 인가되면, 소스 라인(SL)으로부터 비트 라인(BL)으로 전류가 흐를 수 있다. 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 반대가 될 수 있다. 가변 저항 소자(R)는 고저항 상태가 될 수 있고 가변 저항 소자(R)의 저항은 상대적으로 클 수 있다. 가변 저항 소자(R)는 반평행(anti-parallel; AP) 상태에 존재하고 메모리 셀(MC)은 제 2 논리 값(예를 들어, 1)을 저장할 수 있다.

예를 들어, 비트 라인(BL)에 쓰기 전압(VWR)이 인가되고, 소스 라인(SL)에 접지 전압이 인가되면, 비트 라인(BL)으로부터 소스 라인(SL)으로 전류가 흐를 수 있다. 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 동일하게 될 수 있다. 가변 저항 소자(R)는 저저항 상태가 될 수 있고 가변 저항 소자(R)의 저항은 상대적으로 작을 수 있다. 가변 저항 소자(R)는 평행(parallel; P) 상태에 존재하고 메모리 셀(MC)은 제 1 논리 값(예를 들어, 0)을 저장할 수 있다.

도 3 및 도 4에서, 선택 트랜지스터(ST)의 일단은 소스 라인(SL)에 연결되고, 선택 트랜지스터(ST)의 타단과 가변 저항 소자(R)의 일단은 서로 연결되고, 그리고 가변 저항 소자(R)의 타단은 비트 라인(BL)에 연결된 것으로 설명되었다. 상술한 연결관계는 예시적인 것에 불과하다. 예를 들어, 선택 트랜지스터(ST)의 일단은 비트 라인(BL)에 연결되고, 선택 트랜지스터(ST)의 타단과 가변 저항 소자(R)의 일단은 서로 연결되고, 그리고 가변 저항 소자(R)의 타단은 소스 라인(SL)에 연결될 수 있다. 가변 저항 소자(R)를 고저항 상태 또는 저저항 상태로 만들기 위해 비트 라인(BL)과 소스 라인(SL)에 인가되는 전압들도 상술한 바로 한정되지 않는다.

도 5는 본 개시의 실시 예에 따라 도 2의 증폭 회로를 구체화한 회로도이다. 도 5를 참조하면, 증폭 회로(121a)는 제1 전류원(CS1), 제1 PMOS 트랜지스터(PM1), 제2 전류원(CS2), 슈미트 트리거(SMT), 차지 펌프(CP), 제1 NMOS 트랜지스터(NM1)를 포함할 수 있다. 증폭 회로(121a)는 도 2의 증폭 회로(121)에 대응될 수 있다.

증폭 회로(121a)는 쓰기 전압(VWR) 및 전원 전압(VDD)에 기초하여 증폭된 쓰기 전압(VCX)을 갖는 증폭 신호를 생성할 수 있다. 증폭된 쓰기 전압(VCX)은 쓰기 전압(VWR)보다 클 수 있다. 일 실시 예에서, 증폭된 쓰기 전압(VCX)은 쓰기 전압(VWR) 및 제1 NMOS 트랜지스터(NM1)의 문턱 전압 레벨의 합일 수 있다.

슈미트 트리거(SMT)는 제2 노드(N2)의 신호에 기초하여 피드백 신호(FS)를 출력할 수 있다. 일 실시 예에서, 제2 노드(N2)의 신호의 전압 레벨이 슈미트 트리거(SMT)의 기준 임계값보다 크면, 피드백 신호(FS)의 로직 레벨은 로직 하이일 수 있고, 제2 노드(N2)의 신호의 전압 레벨이 슈미트 트리거(SMT)의 기준 임계값보다 작으면, 피드백 신호(FS)의 로직 레벨은 로직 로우일 수 있다. 예를 들어, 기준 임계값은 전원 전압의 0.5배일 수 있다.

슈미트 트리거(SMT)는 제2 노드(N2)의 신호에 기초하여, 차지 펌프(CP)를 턴-온 또는 턴-오프시킬 수 있다. 일 실시 예에서, 피드백 신호(FS)의 로직 레벨이 로직 하이이면, 차지 펌프(CP)는 턴-오프될 수 있고, 피드백 신호(FS)의 로직 레벨이 로직 로우이면, 차지 펌프(CP)는 턴-온될 수 있다.

차지 펌프(CP)는 전원 전압(VDD)에 기초하여 증폭된 쓰기 전압(VCX)을 갖는 증폭 신호를 생성할 수 있다. 일 실시 예에서, 차지 펌프(CP)는 증폭된 쓰기 전압(VCX)은 전원 전압(VDD)의 2배일 수 있다.

일 실시 예에서, 증폭 신호의 증폭된 쓰기 전압(VCX)이 쓰기 전압(VWR) 및 제1 NMOS 트랜지스터(NM1)의 문턱 전압 레벨의 합보다 작은 경우, 제1 NMOS 트랜지스터(NM1)가 턴-오프되고, 제1 PMOS 트랜지스터(PM1)는 턴-온되고, 슈미트 트리거(SMT)는 로직 로우 레벨을 갖는 피드백 신호(FS)를 출력할 수 있다. 이에 따라, 차지 펌프(CP)는 턴-온될 수 있다.

일 실시 예에서, 증폭 신호의 증폭된 쓰기 전압(VCX)이 쓰기 전압(VWR) 및 제1 NMOS 트랜지스터(NM1)의 문턱 전압 레벨의 합보다 큰 경우, 제1 NMOS 트랜지스터(NM1)가 턴-온되고, 제1 PMOS 트랜지스터(PM1)는 턴-오프되고, 슈미트 트리거(SMT)는 로직 하이 레벨을 갖는 피드백 신호(FS)를 출력할 수 있다. 이에 따라, 차지 펌프(CP)는 턴-오프될 수 있다.

제1 전류원(CS1)은 전원 전압(VDD)을 수신하는 전원 노드 및 제1 노드(N1) 사이에 연결될 수 있다. 제1 PMOS 트랜지스터(PM1)는 전원 노드 및 제2 노드(N2) 사이에 연결되고, 제1 노드(N1)의 신호에 기초하여 동작할 수 있다. 제2 전류원(CS2)은 제2 노드(N2) 및 접지 노드 사이에 연결될 수 있다. 제1 NMOS 트랜지스터(NM1)는 제1 노드(N1) 및 쓰기 전압(VWR)을 수신하는 노드 사이에 연결되고, 증폭 신호에 기초하여 동작할 수 있다.

도 6은 본 개시의 실시 예에 따라 도 1의 증폭 회로를 구체화한 회로도이다. 도 6을 참조하면, 증폭 회로(121b)는 제2 NMOS 트랜지스터(NM2), 제3 전류원(CS3), 비교기(CMP) 및 차지 펌프(CP)를 포함할 수 있다. 증폭 회로(121b)는 도 2의 증폭 회로(121)에 대응될 수 있다. 차지 펌프(CP)는 도 5의 차지 펌프(CP)와 유사하므로, 이에 대한 자세한 설명은 생략된다.

증폭 회로(121b)는 쓰기 전압(VWR)에 기초하여 증폭된 쓰기 전압(VCX)을 갖는 증폭 신호를 생성할 수 있다. 일 실시 예에서, 증폭된 쓰기 전압(VCX)은 쓰기 전압(VWR) 및 제2 NMOS 트랜지스터(NM2)의 문턱 전압 레벨의 합일 수 있다.

비교기(CMP)는 제3 노드(N3) 및 쓰기 전압(VWR)에 기초하여 피드백 신호(FS)를 생성할 수 있다. 일 실시 예에서, 제3 노드(N3)의 신호의 전압 레벨이 쓰기 전압(VWR)보다 크면 피드백 신호(FS)의 로직 레벨은 로직 하이일 수 있고, 제3 노드(N3)의 신호의 전압 레벨이 쓰기 전압(VWR)보다 작으면, 피드백 신호(FS)의 로직 레벨은 로직 로우일 수 있다. 일 실시 예에서, 제3 노드(N3)의 신호의 전압 레벨이 쓰기 전압(VWR) 및 제2 NMOS 트랜지스터(NM2)의 문턱 전압 레벨의 합보다 큰 경우, 비교기(CMP)는 로직 하이 레벨을 갖는 피드백 신호(FS)를 출력할 수 있다. 이에 따라, 차지 펌프(CP)는 턴-오프될 수 있다.

일 실시 예에서, 제3 노드(N3)의 신호의 전압 레벨이 쓰기 전압(VWR) 및 제2 NMOS 트랜지스터(NM2)의 문턱 전압 레벨의 합보다 작은 경우, 비교기(CMP)는 로직 로우 레벨을 갖는 피드백 신호(FS)를 출력할 수 있다. 이에 따라, 차지 펌프(CP)는 턴-온될 수 있다.

제3 전류원(CS3)은 제3 노드(N3) 및 접지 노드 사이에 연결될 수 있다. 차지 펌프(CP)는 피드백 신호(FS) 및 전원 전압(VDD)에 기초하여 증폭 신호를 제4 노드(N4)로 출력할 수 있다. 제2 NMOS 트랜지스터(NM2)는 제4 노드(N4) 및 제3 노드(N3) 사이에 연결되고, 증폭 신호에 기초하여 동작할 수 있다.

도 7은 본 개시의 실시 예에 따라 도 2의 MUX 회로를 구체화한 회로도이다. 도 7을 참조하면, MUX 회로(122)는 MUX 및 레벨 시프터(LS)를 포함할 수 있다. MUX 회로(122)는 도 2의 MUX 회로(122)에 대응될 수 있다.

MUX 회로(122)는 증폭된 쓰기 전압(VCX) 및 전원 전압(VDD) 중 하나를 가리키는 제어 신호(CTR) 및 제1 선택 신호(SEL1)에 기초하여 제1 활성 신호(EN1)를 생성할 수 있다. MUX 회로(122)는 증폭된 쓰기 전압(VCX) 및 전원 전압(VDD) 중 하나를 가리키는 제어 신호(CTR) 및 제2 선택 신호(SEL2)에 기초하여 제2 활성 신호(EN2)를 생성할 수 있다. MUX 회로(122)는 제1 활성 신호(EN1) 및 제2 활성 신호(EN2)를 스위치 회로(123)로 출력할 수 있다.

MUX는 제어 신호(CTR)에 기초하여, 증폭된 쓰기 전압(VCX) 또는 전원 전압(VDD)에 대응하는 MUX 신호(MS)를 생성할 수 있다. 제어 신호(CTR)는 메모리 장치의 동작 모드에 따라 증폭된 쓰기 전압(VCX) 및 전원 전압(VDD) 중 하나를 가리킬 수 있다. 예를 들어, 메모리 장치의 동작 모드가 쓰기 모드이면, 제어 신호(CTR)는 증폭된 쓰기 전압(VCX)을 가리키고, MUX는 증폭된 쓰기 전압(VCX)에 대응하는 MUX 신호(MS)를 생성할 수 있다. 메모리 장치의 동작 모드가 읽기 모드이면, 제어 신호(CTR)는 전원 전압(VDD)을 가리키고, MUX는 전원 전압(VDD)에 대응하는 MUX 신호(MS)를 생성할 수 있다.

레벨 시프터(LS)는 MUX 신호(MS) 및 제1 선택 신호(SEL1)에 기초하여 제1 활성 신호(EN1)를 생성하고, 그리고 MUX 신호(MS) 및 제2 선택 신호(SEL2)에 기초하여 제2 활성 신호(EN2)를 생성할 수 있다.

레벨 시프터(LS)는 제1 및 제2 선택 신호(SEL[1:2])에 기초하여 제1 및 제2 활성 신호(EN[1:2])를 스위치 회로(123)로 출력할 수 있다. 예를 들어, 레벨 시프터(LS)가 제1 선택 신호(SEL1)를 수신하면, 제1 스위치 유닛(SWU1)으로 제1 활성 신호(EN1)를 출력할 수 있다. 레벨 시프터(LS)가 제2 선택 신호(SEL2)를 수신하면, 제2 스위치 유닛(SWU2)으로 제2 활성 신호(EN2)를 출력할 수 있다.

도 8은 본 개시의 실시 예에 따라 도 2의 제1 스위치 유닛 및 제1 메모리 셀을 구체화한 회로도이다. 도 8을 참조하면, 제1 컬럼 라인에 연결된 제1 메모리 셀(MC) 및 제1 스위치 유닛(SWU1)이 도시된다. 제1 스위치 유닛(SWU1)은 도 2의 제1 스위치 유닛(SWU1)에 대응될 수 있다.

제1 스위치 유닛(SWU1)은 제1 소스 스위치(SS1) 및 제1 비트 스위치(BS1)를 포함할 수 있다. 제1 소스 스위치(SS1)는 제1 소스 라인(SL1)에 일단이 연결되고, 제1 스위치(SW1), 제2 스위치(SW2), 및 제3 스위치(SW3)에 타단이 연결되고, 제1 활성 신호(EN1)에 기초하여 동작하도록 구성된 제3 NMOS 트랜지스터(NM3)를 포함할 수 있다.

제3 NMOS 트랜지스터(NM3)는 제1 활성 신호(EN1)에 기초하여 턴-온될 수 있다. 제1 내지 제3 스위치(SW1~SW3) 각각은 제어 회로에 의해 턴-온될 수 있다. 일 실시 예에서, 제3 NMOS 트랜지스터(NM3)가 턴-온되고, 제1 내지 제3 스위치(SW1~SW3) 중 턴-온된 스위치에 기초하여, 제1 소스 전압 레벨은 결정될 수 있다

예를 들어, 제1 스위치(SW1) 및 제3 NMOS 트랜지스터(NM3)가 턴-온됨에 따라, 제1 소스 전압 레벨은 쓰기 전압(VWR)일 수 있다. 제2 스위치(SW2) 및 제3 NMOS 트랜지스터(NM3)가 턴-온됨에 따라, 제1 소스 전압 레벨은 읽기 전압(VRD)일 수 있다. 제3 스위치(SW3) 및 제3 NMOS 트랜지스터(NM3)가 턴-온됨에 따라, 제1 소스 전압 레벨은 접지 전압(VSS)일 수 있다.

제1 비트 스위치(BS1)는 제1 비트 라인(BL1)에 일단이 연결되고, 제4 스위치(SW4), 및 제5 스위치(SW5)에 타단이 연결되고, 활성 신호(EN1)에 기초하여 동작하도록 구성된 제4 NMOS 트랜지스터(NM4)를 포함할 수 있다.

제4 NMOS 트랜지스터(NM4)는 제1 활성 신호(EN1)에 기초하여 턴-온될 수 있다. 제4 및 제5 스위치(SW4, SW5) 각각은 제어 회로에 의해 턴-온될 수 있다. 일 실시 예에서, 제4 NMOS 트랜지스터(NM4)가 턴-온되고, 제4 및 제5 스위치(SW4, SW5) 중 턴-온된 스위치에 기초하여, 제1 비트 전압 레벨은 결정될 수 있다

예를 들어, 제4 스위치(SW4) 및 제4 NMOS 트랜지스터(NM4)가 턴-온됨에 따라, 제1 비트 라인 전압 레벨은 쓰기 전압(VWR)일 수 있다. 제5 스위치(SW5) 및 제4 NMOS 트랜지스터(NM4)가 턴-온됨에 따라, 제1 비트 라인 전압 레벨은 접지 전압(VSS)일 수 있다.

일 실시 예에서, 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4) 각각이 NMOS 트랜지스터로 구현됨에 따라, 제1 스위치 유닛(SWU1)은 소형화될 수 있다. .

일 실시 예에서, 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4) 각각은 도 5의 제1 NMOS 트랜지스터(NM1)와 동일한 소자 특정을 갖을 수 있다. 일 실시 예에서, 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4) 각각은 도 6의 제2 NMOS 트랜지스터(NM2)와 동일한 소자 특정을 갖을 수 있다.

도 9는 본 개시의 실시 예에 따라 MUX 회로의 출력을 도시하는 그래프이다. 도 8 및 9를 참조하면, 읽기 모드 및 쓰기 모드에 따른 제1 활성 신호(EN1)가 도시된다. 가로축은 시간을 나타낸다. 세로축은 전압을 나타낸다.

제1 구간(P1)은 제1 시점(T1) 및 제2 시점(T2) 사이의 시간 구간일 수 있다. 제1 구간(P1)에서 메모리 장치의 동작 모드는 읽기 모드일 수 있다. 이에 따라, 제어 신호는 전원 전압(VDD)을 가리킬 수 있고, 제1 활성 신호(EN1)는 전원 전압(VDD)을 갖을 수 있다. 제1 구간(P1)에서, 제1 스위치 유닛(SWU1)이 전원 전압(VDD)을 갖는 제1 활성 신호(EN1)를 수신하게 되면, 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4)가 턴-온될 수 있다. 이에 따라, 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)은 읽기 모드에 필요한 전압 레벨을 수신할 수 있다.

제2 구간(P2)은 제2 시점(T2) 및 제3 시점(T3) 사이의 시간 구간일 수 있다. 제2 구간(P2)에서 메모리 장치의 동작 모드는 쓰기 모드일 수 있다. 메모리 장치가 쓰기 모드인 경우, 제어 신호는 증폭된 쓰기 전압(VCX)을 가리킬 수 있고, 제1 활성 신호(EN1)는 증폭된 쓰기 전압(VCX)을 갖을 수 있다. 증폭된 쓰기 전압(VCX)은 쓰기 전원 전압보다 클 수 있다.

메모리 장치가 쓰기 모드인 경우의 제1 활성 신호(EN1)의 전압 레벨은 읽기 모드인 경우의 제1 활성 신호(EN1)의 전압 레벨보다 클 수 있다. 제2 구간(P2)에서, 제1 스위치 유닛(SWU1)이 증폭된 쓰기 전압(VCX)을 갖는 제1 활성 신호(EN1)를 수신하게 되면, 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4)가 턴-온될 수 있다. 이에 따라, 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)은 쓰기 모드에 필요한 전압 레벨을 수신할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구 범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 메모리 장치
120: 컬럼 선택 회로
121, 121a, 121b: 증폭 회로
122: MUX 회로
123: 스위치 회로

Claims

제1 메모리 셀;
제2 메모리 셀;
증폭된 쓰기 전압 및 전원 전압 중 하나를 가리키는 제어 신호 및 제1 선택 신호에 기초하여 제1 활성 신호를 생성하고, 그리고 상기 제어 신호 및 제2 선택 신호에 기초하여 제2 활성 신호를 생성하도록 구성된 MUX(Multiplexer) 회로;
제1 컬럼 라인을 통해 상기 제1 메모리 셀과 연결되고, 상기 제1 활성 신호에 기초하여 상기 제1 컬럼 라인의 제1 전압 레벨을 결정하도록 구성된 제1 스위치 유닛; 및
제2 컬럼 라인을 통해 상기 제2 메모리 셀과 연결되고, 상기 제2 활성 신호에 기초하여 상기 제2 컬럼 라인의 제2 전압 레벨을 결정하도록 구성된 제2 스위치 유닛을 포함하는 메모리 장치.
제 1 항에 있어서,
상기 메모리 장치는 상기 증폭된 쓰기 전압을 생성하도록 구성된 증폭 회로를 더 포함하고,
상기 증폭 회로는:
상기 전원 전압을 수신하는 전원 노드 및 제1 노드 사이에 연결된 제1 전류원;
상기 전원 노드 및 제2 노드 사이에 연결되고, 상기 제1 노드의 제1 신호에 기초하여 동작하도록 구성된 제1 PMOS 트랜지스터;
상기 제2 노드 및 접지 노드 사이에 연결된 제2 전류원;
상기 제2 노드의 제2 신호에 기초하여, 피드백 신호를 출력하도록 구성된 슈미트 트리거(Schmitt Trigger);
상기 피드백 신호 및 상기 전원 전압에 기초하여 상기 증폭된 쓰기 전압을 생성하도록 구성된 차지 펌프; 및
상기 제1 노드 및 상기 쓰기 전압을 수신하는 노드 사이에 연결되고, 상기 증폭된 쓰기 전압을 갖는 증폭 신호에 기초하여 동작하도록 구성된 제1 NMOS 트랜지스터를 포함하고, 그리고
상기 증폭된 쓰기 전압은 상기 쓰기 전압 및 상기 제1 NMOS 트랜지스터의 문턱 전압 레벨의 합인 메모리 장치.
제 1 항에 있어서,
상기 메모리 장치는 상기 증폭된 쓰기 전압을 생성하도록 구성된 증폭 회로를 더 포함하고,
상기 증폭 회로는:
제3 노드 및 접지 노드 사이에 연결된 제3 전류원;
상기 제3 노드의 제3 신호 및 상기 쓰기 전압을 갖는 신호에 기초하여, 피드백 신호를 출력하도록 구성된 비교기;
상기 피드백 신호 및 상기 전원 전압에 기초하여 상기 증폭된 쓰기 전압을 생성하고, 상기 증폭된 쓰기 전압을 갖는 증폭 신호를 제4 노드로 출력하도록 구성된 차지 펌프; 및
상기 제4 노드 및 상기 제3 노드 사이에 연결되고, 상기 증폭 신호에 기초하여 동작하도록 구성된 제2 NMOS 트랜지스터를 포함하고, 그리고
상기 증폭된 쓰기 전압은 상기 쓰기 전압 및 상기 제2 NMOS 트랜지스터의 문턱 전압의 합인 메모리 장치.
제 1 항에 있어서,
상기 MUX 회로는:
상기 제어 신호가 쓰기 동작을 가리키면, 상기 증폭된 쓰기 전압 및 상기 제1 선택 신호에 기초하여 상기 쓰기 동작을 위한 상기 제1 활성 신호를 생성하고; 그리고
상기 제어 신호가 읽기 동작을 가리키면, 상기 전원 전압 및 상기 제1 선택 신호에 기초하여 상기 읽기 동작을 위한 상기 제1 활성 신호를 생성하도록 더 구성된 메모리 장치.
제 1 항에 있어서,
상기 MUX 회로는:
상기 제어 신호에 기초하여, 상기 증폭된 쓰기 전압 또는 상기 전원 전압에 대응하는 MUX 신호를 생성하도록 구성된 MUX; 및
상기 MUX 신호 및 상기 제1 선택 신호에 기초하여 상기 제1 활성 신호를 생성하고, 그리고 상기 MUX 신호 및 상기 제2 선택 신호에 기초하여 상기 제2 활성 신호를 생성하도록 구성된 레벨 시프터를 포함하는 메모리 장치.
제 1 항에 있어서,
상기 제1 컬럼 라인은 제1 소스 라인 및 제1 비트 라인을 포함하고, 그리고
상기 제1 컬럼 라인의 상기 제1 전압 레벨은 상기 제1 소스 라인의 제1 소스 라인 전압 레벨 및 상기 제1 비트 라인의 제1 비트 라인 전압 레벨을 포함하는 메모리 장치.
제 6 항에 있어서,
상기 제1 스위치 유닛은:
상기 제1 소스 라인에 연결되고, 상기 제1 활성 신호에 기초하여 동작하는 제1 소스 스위치; 및
상기 제1 비트 라인에 연결되고, 상기 제1 활성 신호에 기초하여 동작하는 제1 비트 스위치를 포함하는 메모리 장치.
제 7 항에 있어서,
상기 제1 소스 스위치는 상기 제1 소스 라인과 연결되고, 상기 제1 활성 신호에 기초하여 동작하도록 구성된 제3 NMOS 트랜지스터를 포함하고,
상기 제1 비트 스위치는 상기 제1 비트 라인과 연결되고, 상기 제1 활성 신호에 기초하여 동작하도록 구성된 제4 NMOS 트랜지스터를 포함하고,
상기 제3 NMOS 트랜지스터는 상기 제1 활성 신호에 기초하여 턴-온되면, 상기 제1 소스 라인 전압 레벨을 상기 제1 소스 라인으로 출력하고, 그리고
상기 제4 NMOS 트랜지스터는 상기 제1 활성 신호에 기초하여 턴-온되면, 상기 제1 비트 라인 전압 레벨을 상기 제1 비트 라인으로 출력하는 메모리 장치.
제 8 항에 있어서,
상기 제3 NMOS 트랜지스터의 일단은 상기 제1 소스 라인과 연결되고,
상기 제4 NMOS 트랜지스터의 일단은 상기 제1 비트 라인과 연결되고,
상기 제1 소스 스위치는:
상기 쓰기 전압을 상기 제3 NMOS 트랜지스터의 타단으로 출력하도록 구성된 제1 스위치;
읽기 전압을 상기 제3 NMOS 트랜지스터의 상기 타단으로 출력하도록 구성된 제2 스위치; 및
접지 전압을 상기 제3 NMOS 트랜지스터의 상기 타단으로 출력하도록 구성된 제3 스위치를 포함하고,
상기 제1 비트 스위치는:
상기 쓰기 전압을 상기 제4 NMOS 트랜지스터의 타단으로 출력하도록 구성된 제4 스위치; 및
상기 접지 전압을 상기 제4 NMOS 트랜지스터의 상기 타단으로 출력하도록 구성된 제5 스위치를 포함하고, 그리고
상기 제1 내지 제3 스위치 중 턴-온된 스위치에 기초하여 상기 제1 소스 라인 전압 레벨이 결정되고, 상기 제4 및 제5 스위치 중 턴-온된 스위치에 기초하여 상기 제1 비트 라인 전압 레벨이 결정되는 메모리 장치.
제 6 항에 있어서,
상기 제2 컬럼 라인은 제2 소스 라인 및 제2 비트 라인을 포함하고, 그리고
상기 제2 컬럼 라인의 상기 제2 전압 레벨은 상기 제2 소스 라인의 제2 소스 라인 전압 레벨 및 상기 제2 비트 라인의 제2 비트 라인 전압 레벨을 포함하는 메모리 장치.