JP6672224B2 - 磁気メモリ - Google Patents

Description

本発明の実施形態は、磁気メモリに関する。

ＳＲＡＭ及びＤＲＡＭのような揮発性メモリの代替メモリとして、ＭＲＡＭのような不揮発性メモリが注目されている。

不揮発性メモリの特性及び機能の向上のために、メモリの回路構成、メモリセルの構成及び構造、データの書き込み及びデータの読み出しなどの各種の動作の研究及び開発が、推進されている。

Y. Shiota et Al., "Evaluation of write error rate for voltage-driven dynamic magnetization switching in magnetic tunnel junctions with perpendicular magnetization", Applied Physics Express 9, 013001(2016), The Japan Society of Applied Physics

メモリの特性の向上を図る。

本実施形態の磁気メモリは、第１の配線と、第２の配線と、第１の磁気抵抗効果素子と、第１の抵抗状態又は前記第１の抵抗状態より低い第２の抵抗状態を有する第１のセレクタ素子と、を含み、前記第１の配線と前記第２の配線との間に接続される第１のメモリセルと、前記第１のメモリセルにデータを書き込む書き込み電圧を、前記第１のメモリセルに印加する回路と、を含む。前記書き込み電圧は、第１の電圧、第２の電圧及び第３の電圧を含む。前記第１の電圧の電圧値は、前記第２の電圧の電圧値より低く、前記第３の電圧の電圧値より高い。前記第１の電圧は、前記第１のセレクタ素子を前記第１の抵抗状態から前記第２の抵抗状態に変え、前記第２の電圧は、前記第１の磁気抵抗効果素子の磁化を制御する。前記第１の電圧が前記第１のメモリセルに印加される第１の期間は、前記第２の電圧が前記第１のメモリセルに印加される第２の期間より長い。前記第１の電圧が前記第１のメモリセルに印加された後、前記第２の電圧が前記第１のメモリセルに印加され、前記第１の電圧の印加前及び前記第２の電圧の印加後において前記第３の電圧が前記第１のメモリセルに印加される。

第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するための電圧波形図。 第１の実施形態の磁気メモリを説明するための等価回路図。 第１の実施形態の磁気メモリを説明するための等価回路図。 第１の実施形態の磁気メモリを説明するためのフローチャート。 第１の実施形態の磁気メモリを説明するための模式図。 第１の実施形態の磁気メモリを説明するためのタイミングチャート。 第２の実施形態の磁気メモリを説明するための模式図。 第２の実施形態の磁気メモリを説明するための電圧波形図。 第２の実施形態の磁気メモリを説明するための等価回路図。 第２の実施形態の磁気メモリを説明するための等価回路図。 第２の実施形態の磁気メモリを説明するためのタイミングチャート。 第２の実施形態の磁気メモリの変形例を説明するための図。 第２の実施形態の磁気メモリの変形例を説明するための図。 第３の実施形態の磁気メモリを説明するための電圧波形図。 第３の実施形態の磁気メモリを説明するための等価回路図。 第３の実施形態の磁気メモリを説明するためのタイミングチャート。 第３の実施形態の磁気メモリを説明するための電圧波形図。 第３の実施形態の磁気メモリを説明するための等価回路図。 第３の実施形態の磁気メモリを説明するための電圧波形図。 第３の実施形態の磁気メモリを説明するための電圧波形図。 第３の実施形態の磁気メモリを説明するための電圧波形図。 第４の実施形態の磁気メモリを説明するための電圧波形図。 第４の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための模式図。 第５の実施形態の磁気メモリを説明するための電圧波形図。 第６の実施形態の磁気メモリを説明するための電圧波形図。 第６の実施形態の磁気メモリを説明するための電圧波形図。 第６の実施形態の磁気メモリを説明するための電圧波形図。 第６の実施形態の磁気メモリを説明するための電圧波形図。 第７の実施形態の磁気メモリを説明するための電圧波形図。 第８の実施形態の磁気メモリを説明するための電圧波形図。 第８の実施形態の磁気メモリを説明するための電圧波形図。 第８の実施形態の磁気メモリを説明するための電圧波形図。 第８の実施形態の磁気メモリを説明するための電圧波形図。 第８の実施形態の磁気メモリを説明するための電圧波形図。 第８の実施形態の磁気メモリを説明するための電圧波形図。 第８の実施形態の磁気メモリを説明するための電圧波形図。 第９の実施形態の磁気メモリを説明するための電圧波形図。

図１乃至図４８を参照して、実施形態の磁気メモリ及びその制御方法について、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。

（１） 第１の実施形態
図１乃至図１６を参照して、第１の実施形態の磁気メモリ及びその制御方法について、説明する。

（ａ） 構成
図１乃至図４を参照して、本実施形態の磁気メモリの全体構成について説明する。

図１は、本実施形態の磁気メモリを含むメモリシステムの一例を示すブロック図である。

図１に示されるように、メモリシステムは、例えば、本実施形態の磁気メモリ１、メモリコントローラ７及びホストデバイス９を含む。

本実施形態の磁気メモリ（メモリデバイス）１は、メモリ素子としての磁気抵抗効果素子を含む。
磁気メモリ１は、メモリコントローラ７に直接的又は間接的に接続されている。例えば、磁気メモリ１は、ストレージクラスメモリやメインメモリを構成する。

ホストデバイス９は、メモリコントローラ７を介して、データの書き込み（記憶）、データの読み出し、及びデータの消去などのなどの各種の動作を、磁気メモリ１に要求できる。
ホストデバイス９は、例えば、プロセッサである。

メモリコントローラ７は、接続端子、コネクタ又はケーブルを介して、ホストデバイス９に直接的又は間接的に結合されている。

メモリコントローラ７は、磁気メモリ１の動作を制御できる。メモリコントローラ７は、バッファメモリ及びＥＣＣ回路などを含む。

メモリコントローラ７は、ホストデバイス９からの要求に基づいて、コマンドを生成する。メモリコントローラ７は、生成したコマンドを、磁気メモリ１に送信する。
磁気メモリ１は、メモリコントローラ７からのコマンドに対応する動作を実行する。

例えば、メモリコントローラ７は、ホストデバイス９からの要求がデータの書き込みである場合において、書き込みコマンドをメモリデバイスに送信する。メモリコントローラ７は、書き込みコマンドと共に、選択すべきメモリセルのアドレス、メモリセルに書き込むべきデータ、及び、制御信号を送信する。磁気メモリ１は、書き込みコマンド及び制御信号に基づいて、書き込むべきデータを、選択されたアドレスに書き込む。

例えば、メモリコントローラ７は、ホストデバイス９からの要求がデータの読み出しである場合において、読み出しコマンドをメモリデバイスに送信する。メモリコントローラ７は、読み出しコマンドと共に、選択すべきメモリセルのアドレス及び制御信号を送信する。磁気メモリ１は、読み出しコマンド及び制御信号に基づいて、選択されたアドレスから、データを読み出す。磁気メモリ１は、読み出されたデータを、メモリコントローラ７に送信する。メモリコントローラ７は、磁気メモリ１からのデータを受信する。メモリコントローラ５は、磁気メモリ１からのデータを、ホストデバイスに送信する。

このように、磁気メモリ１は、メモリシステム内において、所定の動作を実行する。

以下において、メモリコントローラ７及びホストデバイス９の少なくとも一方は、外部デバイスとよばれる。

尚、本実施形態の磁気メモリ１は、メモリコントローラ７内又はホストデバイス９内のメモリでもよい。この場合において、磁気メモリ１は、メモリコントローラ７内のＣＰＵ、又は、ホストデバイス９内のＣＰＵ（又はコントローラ）によって、制御される。また、本実施形態において、メモリコントローラ７は、ホストデバイス９内に形成されていても良い。

図２は、本実施形態の磁気メモリの内部構成を示すブロック図である。

図２に示されるように、本実施形態の磁気メモリは、メモリセルアレイ１０、カラム制御回路１１、ロウ制御回路１２、第１及び第２の書き込み回路１３Ａ，１３Ｂ、第１及び第２の読み出し回路１４Ａ，１４Ｂ、デコード回路１５、Ｉ／Ｏ回路１６、電圧生成回路１７、及び、制御回路１８などを含む。

メモリセルアレイ１０は、複数のビット線ＢＬ、複数のワード線ＷＬ及び複数のメモリセルＭＣを少なくとも含む。

複数のメモリセルＭＣは、メモリセルアレイ１０内に、マトリックス状に配置される。

１つのメモリセルＭＣは、１つのワード線ＷＬと１つのビット線ＢＬとの間に接続される。

カラム制御回路１１は、メモリセルアレイ１０のカラム（例えば、ビット線ＢＬ）を制御する。カラム制御回路１１に、信号ＣＳが供給される。カラム制御回路１１は、例えば、信号ＣＳに基づいて、複数のビット線ＢＬのうち１つのビット線を、選択状態に設定する。以下において、選択状態に設定されたビット線は、選択ビット線とよばれる。選択ビット線以外のビット線は、非選択ビット線とよばれる。

ロウ制御回路１２は、メモリセルアレイ１０のロウ（例えば、ワード線ＷＬ）を制御する。ロウ制御回路１２に、信号ＲＳが供給される。ロウ制御回路１２は、例えば、信号ＲＳに基づいて、複数のワード線ＷＬのうち１つのワード線を、選択状態に設定するする。以下において、選択状態に設定されたワード線は、選択ワード線とよばれる。選択ワード線以外のワード線は、非選択ワード線とよばれる。

第１及び第２の書き込み回路（書き込み制御回路又は書き込みドライバともばれる）１３Ａ，１３Ｂは、書き込み動作（データの書き込み）のための各種の制御を行う。

第１の書き込み回路１３Ａは、メモリセルアレイ１０のカラム側に設けられ、第２の書き込み回路１３Ｂは、メモリセルアレイ１０のロウ側に設けられている。以下において、第１の書き込み回路１３Ａは、カラム側書き込み回路１３Ａとよばれ、第２の書き込み回路１３Ｂはロウ側書き込み回路１３Ｂとよばれる。

カラム側書き込み回路１３Ａは、選択ビット線に、書き込み動作のためのある電圧を印加する。ロウ側書き込み回路１３Ｂは、選択ワード線に、書き込み動作のためのある電圧を印加する。

例えば、書き込み回路１３Ａ，１３Ｂは、電圧源（又は電流源）、ラッチ回路などを有する。

第１及び第２の読み出し回路（読み出し制御回路又は読み出しドライバともよばれる）１４Ａ，１４Ｂは、読み出し動作（データの読み出し）のための各種の制御を行う。

第１の読み出し回路１４Ａは、メモリセルアレイ１０のカラム側に設けられ、第２の読み出し回路１４Ｂは、メモリセルアレイ１０のロウ側に設けられている。以下において、第１の読み出し回路１４Ａは、カラム側読み出し回路１４Ａとよばれ、第２の読み出し回路１４Ｂは、ロウ側読み出し回路１４Ｂとよばれる。

カラム側読み出し回路１４Ａは、選択ビット線に、読み出し動作のためのある電圧を印加する。ロウ側読み出し回路１４Ｂは、選択ワード線に、読み出し動作のためのある電圧を印加する。

例えば、読み出し回路１４Ａ，１４Ｂは、電圧源（又は電流源）、ラッチ回路、センスアンプ回路などを有する。

尚、書き込み回路１３Ａ，１３Ｂ及び読み出し回路１４Ａ，１４Ｂは、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として提供されてもよい。

デコード回路１５は、例えば外部デバイス（メモリコントローラまたはホストデバイス）から提供されたアドレス信号をデコードする。デコード回路１５は、アドレス信号のデコード結果を、カラム制御回路１１及びロウ制御回路１２に出力する。

アドレス信号（例えば、物理アドレス）は、選択すべきカラムアドレス及び選択すべきロウアドレスを、含む。例えば、カラムアドレスのデコード結果が、信号ＣＳに対応し、ロウアドレスのデコード結果が、信号ＲＳに対応する。

Ｉ／Ｏ回路（入出力回路）１６は、磁気メモリ１内におけるデータの送受信のためのインターフェイス回路である。Ｉ／Ｏ回路１６は、書き込み動作時において、外部デバイスからのデータを、書き込みデータとして、書き込み回路１３Ａ，１３Ｂに転送する。Ｉ／Ｏ回路１６は、読み出し動作時において、メモリセルアレイ１０から読み出し回路１４Ａへ出力されたデータを、読み出しデータとして、外部デバイスへ転送する。

電圧生成回路１７は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。

電圧生成回路１７は、書き込み動作時において、書き込み動作のために生成された各種の電圧を、カラム側及びロウ側書き込み回路１３Ａ，１３Ｂに出力する。電圧生成回路１７は、読み出し動作時において、読み出し動作のために生成された各種の電圧を、カラム側及びロウ側読み出し回路１４Ａ，１４Ｂに出力する。

制御回路（ステートマシーンまたは内部コントローラともよばれる）１８は、制御信号及びコマンドに基づいて、磁気メモリ１内の各回路の動作を制御する。例えば、コマンドは、外部デバイスから磁気メモリ１に提供される。制御信号は、磁気メモリ１と外部でナイスとの間で相互に送受信される。

例えば、コマンドＣＭＤは、磁気メモリ１が実行すべき動作を示す信号である。例えば、制御信号ＣＮＴは、外部デバイス７，９と磁気メモリ１との間の動作タイミング及び磁気メモリの内部の動作タイミングを制御するための信号である。

本実施形態の磁気メモリは、例えば、クロスポイント型ＭＲＡＭである。本実施形態の磁気メモリにおいて、メモリセルアレイ１０は、クロスポイント型の構造を有する。

（ａ−１）メモリセルアレイ
図３乃至図８を参照して、本実施形態のＭＲＡＭのメモリセルアレイの内部構成について説明する。

＜構成＞
図３及び図４を参照して、本実施形態のＭＲＡＭのメモリセルアレイの構成について説明する。

図３は、本実施形態のＭＲＡＭのメモリセルアレイの内部構成の一例を示す等価回路図である。

図３に示されるように、複数のワード線ＷＬは、Ｙ方向に配列される。各ワード線ＷＬは、Ｘ方向に延在する。複数のビット線ＢＬは、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延在している。

メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差位置に配置される。メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、ワード線ＷＬに接続されている。

Ｘ方向に配列された複数のメモリセルＭＣは、１つのワード線ＷＬに共通に接続される。Ｙ方向に配列された複数のメモリセルＭＣは、１つのビット線ＢＬに共通に接続されている。

１つのメモリセルＭＣは、１つの磁気抵抗効果素子１００及び１つのセレクタ素子２００を含む。磁気抵抗効果素子１００は、メモリセルＭＣのメモリ素子として機能する。セレクタ素子２００は、メモリセルＭＣの選択素子として機能する。

メモリセルＭＣにおいて、磁気抵抗効果素子１００及びセレクタ素子２００は、ビット線ＢＬとワード線ＷＬとの間に、直列に接続されている。
図３の例において、磁気抵抗効果素子１００の一端が、ビット線ＢＬに接続され、磁気抵抗効果素子１００の他端が、セレクタ素子２００の一端に接続され、セレクタ素子２００の他端が、ワード線ＷＬに接続される。

尚、メモリセルＭＣの内部構成において、磁気抵抗効果素子１００がワード線側に設けられ、セレクタ素子２００がビット線側に設けられてもよい。

＜メモリセル＞
図４は、クロスポイント型メモリセルアレイにおけるメモリセルの構造例を示している。
図４において、１つのメモリセルのＹ方向に沿う模式的断面図が示されている。図４において、メモリセルＭＣ及び配線ＢＬ，ＷＬを覆う絶縁層の図示は、省略される。

ビット線ＢＬ及びワード線ＷＬは、基板３００の表面に対して垂直な方向（Ｚ方向）に積層されている。例えば、ビット線ＢＬは、ワード線ＷＬの上方に、配置されている。ビット線ＢＬ及びワード線ＷＬは、導電層（例えば、金属膜）である。

例えば、基板３００は、半導体基板（図示せず）上に配置された絶縁層である。基板３００下方の半導体基板上に、磁気メモリ１内の各回路１１〜１８を構成するための素子（例えば、電界効果トランジスタ、抵抗素子及び容量素子など）が、配置されてもよい。

メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に設けられている。

例えば、磁気抵抗効果素子１００は、セレクタ素子２００の上方に設けられている。例えば、導電層３９０が、磁気抵抗効果素子１００とセレクタ素子２００との間に、設けられてもよい。尚、導電層が、ビット線ＢＬと磁気抵抗効果素子１００との間、又は、ワード線ＷＬとセレクタ素子との間に、設けられてもよい。

メモリセルアレイ１０が、クロスポイント型の構造を有する場合、１ビットのメモリセルＭＣの面積が、４Ｆ^２（Ｆ：ハーフピッチ）程度になる。このように、クロスポイント型メモリセルアレイ１０は、メモリの記憶容量を大きくすることに有利な構造である。この結果として、磁気メモリの記憶密度を向上できる。

尚、ワード線ＷＬは、基板３００の表面に対して垂直方向において、ビット線ＢＬの下方に配置されてもよい。この場合において、セレクタ素子２００が、磁気抵抗効果素子１００の上方に積層される。また、複数のメモリセルＭＣが、Ｚ方向に積層されてもよい。

＜磁気抵抗効果素子＞
図５及び図６を参照して、本実施形態のＭＲＡＭのメモリセル内の磁気抵抗効果素子の構成について説明する。

図５は、本実施形態のＭＲＡＭのメモリセルにおける、磁気抵抗効果素子の構成を説明するための模式的断面図である。

図５に示されるように、磁気抵抗効果素子１００は、少なくとも２つの磁性層１０１，１０２と、磁性層１０１，１０２間の非磁性層１０３とを含む。

例えば、磁性層１０１，１０２及び非磁性層１０３は、磁気トンネル接合を形成する。これによって、磁気抵抗効果素子１００は、磁気トンネル接合を有する。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子１００は、ＭＴＪ素子１００とよばれる。ＭＴＪ素子における非磁性層１０３は、トンネルバリア層とよばれる。トンネルバリア層１０３は、例えば、ＭｇＯを含む絶縁膜である。

磁性層１０１は、磁化の向きが可変であり、磁性層１０２は、磁化の向きが不変（固定状態、固着状態）である。

本実施形態において、磁化の向きが可変な磁性層１０１は、記憶層（又は、自由層）１０１とよばれ、磁化の向きが不変な磁性層１０２は、参照層（又は、固定層、固着層）１０２とよばれる。
磁化の向きが不変とは、磁気抵抗効果素子１００に記憶層１０１の磁化の向きを反転させる（変える）ための電圧又は電流が供給された場合に、参照層１０２の磁化の向きは反転しないことを、意味する。磁性層の磁化の向きが反転する電圧値又は電流値は、磁化反転しきい値とよばれる。

参照層１０２の磁化反転しきい値が、記憶層１０１の磁化反転しきい値より高い値に設定される。これによって、記憶層１０１の磁化の向きを反転させるために、記憶層１０１の磁化反転しきい値程度の電圧又は電流が磁気抵抗効果素子１００に供給されたとしても、参照層１０２の磁化の向きは、反転しない。

磁性層１０４が、スペーサ層１０３を介して参照層１０２上に設けられてもよい。

磁性層１０４は、シフトキャンセル層１０４ともよばれる。シフトキャンセル層１０４は、参照層１０２の漏れ磁場を低減するための磁性層である。シフトキャンセル層１０４の磁化の向きは、参照層１０２の磁化の向きと反対である。これによって、参照層１０２の漏れ磁場に起因する記憶層１０１の磁化への悪影響（例えば、磁界シフト）が、抑制される。

参照層１０２の磁化の向きとシフトキャンセル層１０４の磁化の向きは、ＳＡＦ（synthetic antiferromagnetic）構造によって、互いに反対の向きに設定される。

ＳＡＦ構造において、参照層１０２及びシフトキャンセル層１０４と間のスペーサ層１０５によって、参照層１０２及びシフトキャンセル層１０４が、反強磁性的に結合する。

スペーサ層１０５は、例えば、ルテニウム（Ｒｕ）のような非磁性金属膜である。例えば、スペーサ層１０５に、Ｒｕが用いられた場合、スペーサ層１０５の膜厚を調節することによって、参照層１０２及びシフトキャンセル層１０４における反強磁性の結合力を、強くできる。これによって、参照層１０２の磁化の向き及びシフトキャンセル層１０４の磁化の向きは、自動的に反平行な状態で安定化する。

尚、参照層１０２及びシフトキャンセル層１０４の磁化方向は、互いに反平行であればよく、図５に示される方向に限られない。
磁性層１０２，１０４及びスペーサ層１０５を含む積層体（ＳＡＦ構造）が、全体として参照層とよばれる場合もある。

ＭＴＪ素子１００の抵抗値（磁気抵抗値）は、記憶層１０１の磁化の向きと参照層１０２の磁化の向きと間の相対的な関係（磁化配列）に応じて、変化する。

図６は、本実施形態のＭＲＡＭのメモリセルに用いられる磁気抵抗効果素子の磁化配列状態（抵抗状態）を説明するための模式的図である。

図６の（ａ）は、ＭＴＪ素子の磁化配列が平行配列状態である場合（ＭＴＪ素子の抵抗状態が、低抵抗状態である場合）を示している。本実施形態において、ＭＴＪ素子の磁化配列の状態に関して、平行配列状態は、Ｐ状態と表記される。

図６の（ａ）のように、記憶層１０１の磁化の向きが参照層１０２の磁化の向きと同じである場合、ＭＴＪ素子１００は、第１の抵抗値Ｒ１を有する。

図６の（ｂ）は、ＭＴＪ素子の磁化配列が反平行配列状態である場合ＭＴＪ素子の抵抗状態が、高抵抗状態である場合）を示している。本実施形態において、ＭＴＪ素子の磁化配列の状態に関して、反平行配列状態は、ＡＰ状態と表記される。

図６の（ｂ）のように、記憶層１０１の磁化の向きが参照層１０２の磁化の向きに対して反対である場合、ＭＴＪ素子１００は、第２の抵抗値Ｒ２を有する。第２の抵抗値は、第１の抵抗値より高い。

ＭＴＪ素子１００が、磁化配列状態に応じて異なる抵抗値を有することを利用して、データ（情報）が、ＭＴＪ素子１００内に記憶される。例えば、第１の抵抗値又は第２の抵抗値を有するＭＴＪ素子は、１ビット（“０”又は“１”）のデータを記憶する。

例えば、ＭＴＪ素子１００の抵抗値が第１の抵抗値Ｒ１に設定された場合に、ＭＴＪ素子（Ｐ状態（低抵抗状態）のＭＴＪ素子）１００は、第１のデータ（例えば、“０”データ）を記憶する。ＭＴＪ素子１００の抵抗値が第２の抵抗値Ｒ２に設定された場合に、ＭＴＪ素子（ＡＰ状態（高抵抗状態）のＭＴＪ素子）１００は、第２のデータ（例えば、“１”データ）を記憶する。

尚、ＭＴＪ素子１００は、素子の構造（例えば、記憶層の数）又は磁性層の磁化の制御によって、２ビット以上のデータを記憶することができる。

＜セレクタ素子＞
図７及び図８を参照して、本実施形態のＭＲＡＭのメモリセル内のセレクタ素子の構成について説明する。

図７は、本実施形態のＭＲＡＭのメモリセルにおける、セレクタ素子の構成を説明するための模式的断面図である。

図７に示されるように、セレクタ素子２００は、例えば、２つの電極２１０，２２０と、２つの電極２１０，２２０間の中間層２３０とを、少なくとも含む。

電極２１０，２２０は、例えば、金属膜である。中間層２３０は、絶縁膜（例えば、酸化物膜）又は半導体膜（例えば、シリコン膜）である。中間層２３０は、１以上の絶縁膜と１以上の半導体膜とを含む積層膜でもよい。

セレクタ素子２００の抵抗状態は、電圧の印加の有無に応じて、低抵抗状態又は高抵抗状態を有する。

セレクタ素子２００に電圧が印加されていない場合、セレクタ素子２００は、高抵抗状態である。
所定の期間においてセレクタ素子２００の電極２１０，２２０間に電圧が印加されることによって、セレクタ素子２００の抵抗状態は、低抵抗状態に設定される。

低抵抗状態のセレクタ素子２００は、抵抗値Ｒ３を有し、高抵抗状態のセレクタ素子２００は、抵抗値Ｒ４（Ｒ４＞Ｒ３）を有する。

本実施形態において、セレクタ素子２００の高抵抗状態は、セレクタ素子２００のオフ状態に対応し、セレクタ素子２００の低抵抗状態は、セレクタ素子２００のオン状態に対応する。

セレクタ素子２００がオン状態に設定されることよって、メモリセルＭＣは、選択状態に設定される。

図８を用いて、セレクタ素子２００のオン／オフのスイッチ（抵抗状態の変化）のメカニズムの例は、以下のように考えられる。

図８は、本実施形態のＭＲＡＭのメモリセルに用いられるセレクタ素子の抵抗状態（オン／オフ状態）を説明するための模式図である。

図８の（ａ）は、セレクタ素子２００の抵抗状態が低抵抗状態である場合を説明するための模式図である。

電圧の印加によって、セレクタ素子２００内にある大きさの電流が発生する。発生した電流によって、電極２１０の金属が、中間層２３０内をイオン伝導する。

これによって、図８の（ａ）のように、中間層２３０内に、金属イオンに起因する伝導パス（導電性フィラメント）２９０が、形成される。例えば、伝導パス２９０を介して、一方の電極２１０が、他方の電極２２０に電気的に接続される。尚、伝導パス２９０は、電極２１０，２２０に完全に接触していなくともよい。

このように、２つの電極２１０，２２０を接続する伝導パスが形成されることによって、セレクタ素子２００の抵抗状態は、低抵抗状態になる。セレクタ素子２００の抵抗状態が低抵抗状態になることによって、セレクタ素子２００は、オン状態になる。

図８の（ｂ）は、セレクタ素子２００の抵抗状態が高抵抗状態である場合を説明するための模式図である。

セレクタ素子２００に電圧が印加されない又はセレクタ素子２００内に発生する電流が小さい場合において、伝導パスは、中間層２３０内に形成されない。

図８の（ｂ）に示されるように、２つの電極２１０，２２０を接続する伝導パスが、中間層２３０内に形成されない状態が、セレクタ素子２００の高抵抗状態に対応する。

尚、図８の（ｂ）に示されるように、セレクタ素子２００の高抵抗状態は、伝導パス２９９が、２つの電極２１０，２２０を接続せずに、中間層２３０内に部分的に形成される状態を、含んでもよい。

傾向として、セレクタ素子２００の中間層２３０内における金属の伝導パスの形成のための時間は、ＭＴＪ素子の記憶層１０１の電子（磁化）の歳差運動の周期よりも十分に長い。それゆえ、ＭＴＪ素子１００の磁化反転のための時間に比較して、セレクタ素子２００のオン／オフの遷移時間（オフ状態からオン状態へ遷移する時間、又は、オン状態からオフ状態へ遷移する時間）は、非常に長い。

低抵抗状態のセレクタ素子２００の抵抗値Ｒ３は、低抵抗状態のＭＴＪ素子１００の抵抗値Ｒ１より小さい。例えば、低抵抗状態のセレクタ素子２００の抵抗値Ｒ３は、低抵抗状態のＭＴＪ素子１００の抵抗値の１０分の１から１０００分の１の範囲内の値である。

高抵抗状態のセレクタ素子２００の抵抗値Ｒ４は、高抵抗状態のＭＴＪ素子１００の抵抗値Ｒ２より高い。例えば、高抵抗状態のセレクタ素子２００の抵抗値Ｒ４は、高抵抗状態のＭＴＪ素子２００の抵抗値Ｒ２の１０倍から１０００倍の範囲内の値である。

（ｂ）基本動作
図９乃至図１１を参照して、本実施形態のクロスポイント型ＭＲＡＭの基本的な動作について、説明する。

＜磁気抵抗効果素子の基本動作＞
図９は、本実施形態のＭＲＡＭにおける、磁気抵抗効果素子（ＭＴＪ素子）の基本的な動作例を説明するための図である。

本実施形態のＭＲＡＭにおいて、ＭＴＪ素子に対するデータの書き込み（記憶層の磁化の反転）は、ＭＴＪ素子の電圧効果を利用して実行される。

図９の（ａ）は、書き込み動作時におけるＭＴＪ素子に対する電圧の印加状態の一例を示す模式図である。

図９の（ａ）に示されるように、電圧効果を用いた書き込み動作において、ＭＴＪ素子１００に対する電圧（書き込み電圧）ＶＷＲの印加によって、ＭＴＪ素子１００の磁化配列が、反平行配列状態又は平行配列状態に設定される。以下では、電圧効果を用いてＭＴＪ素子１００にデータを書き込む方式（書き込み動作）は、電圧書き込みとよばれる。本実施形態において、データの書き込みに電圧効果が利用されるＭＲＡＭは、電圧書き込み型ＭＲＡＭ（又は電圧トルク型ＭＲＡＭ）とよばれる。また、データの書き込み（書き込み動作）時において、電圧効果によって記憶層１０１の磁化が反転されるＭＴＪ素子は、電圧効果型ＭＴＪ素子とよばれる。

ＭＴＪ素子１００の記憶層１０１の磁化の向きを反転させるために、電圧源９００からの書き込み電圧が、ＭＴＪ素子１００に印加される。書き込み電圧に含まれるある期間の電圧（以下では、磁化反転電圧、プログラム電圧ともよばれる）の電圧値は、記憶層１０１の磁化反転しきい値以上であり、参照層１０２の磁化反転しきい値より小さい。

ＭＴＪ素子１００に対するプログラム電圧の印加時において、参照層１０２側が高電位に設定され、記憶層１０１側が低電位側に設定される。

例えば、本実施形態において、図９の（ａ）のように、ＭＴＪ素子１００に対する電圧印加時において、参照層側が高電位に設定され、記憶層側が低電位に設定される電圧印加状態は、正バイアス状態とよばれる。

以下のように、本実施形態のＭＲＡＭにおいて、電圧効果型ＭＴＪ素子１００は、プログラム電圧のパルス幅を主に制御することによって、実行される。

図９の（ｂ）は、電圧効果による磁性層の磁化の運動を模式的に示す図である。磁性層の磁化の大きさは一定である。そのため、歳差運動する磁化の軌跡は、図９の（ｂ）に示すように球面上をたどる。

図９の（ｂ）に示されるように、磁性層（記憶層）１１０は、ＭＴＪ素子１００に対する電圧の印加前において、ある向きに設定された磁化（以下では、初期状態の磁化とよぶ）Ｚｉを有する。例えば、記憶層１０１の初期状態の磁化Ｚｉの向きは、記憶層１０１の層面に対して垂直方向（記憶層及び参照層の積層方向）に安定している。

ＭＴＪ素子１００にプログラム電圧が印加された場合、記憶層１０１の磁気異方性エネルギーの低減によって、記憶層１０１の磁化の運動が励起される。これによって、記憶層１０１の初期状態の磁化Ｚｉは、外部磁場Ｈｅｘｔを軸として歳差運動を開始する。

プログラム電圧の印加が停止されるタイミングで、記憶層の磁化Ｚｘの歳差運動は、停止し、垂直方向に安定化する。

プログラム電圧の印加の開始から印加の停止までの期間は、プログラム電圧のパルス幅に実質的に相当する。
ここで、プログラム電圧のパルス幅（プログラム電圧の印加期間）は、記憶層１０１の磁化の歳差運動の周期の半分程度（磁化が１８０°回転する期間）に設定される。これによって、記憶層１０１の磁化が反転した状態で、記憶層１０１の磁化は、層面に対して垂直方向に停止する。

このように、本実施形態のＭＲＡＭは、プログラム電圧のパルス幅が制御されることによって、記憶層の磁化の向きを反転（スイッチ）させることができる。

図９の（ｃ）は、ＭＴＪ素子に対する印加電圧のパルス幅とＭＴＪ素子のスイッチ確率（記憶層の磁化の反転確率）との関係の一例を示すグラフである。図９の（ｃ）のグラフの横軸は、印加電圧のパルス幅に対応する。図９の（ｃ）のの縦軸は、ＭＴＪ素子のスイッチ確率に対応する。ＭＴＪ素子のスイッチ確率は、ＭＴＪ素子の記憶層の磁化の向きの反転確率と実質的に同じ意味を示す。

図９の（ｃ）に示されるように、ＭＴＪ素子のスイッチ確率は、印加電圧（プログラム電圧）のパルス幅に対して、周期的に振動（増加及び減少）するように挙動する。図９の（ｃ）に示される傾向として、印加電圧のパルス幅（印加時間）が増加するにしたがって、スイッチ確率は、低下する。

上述のように、ＭＴＪ素子１００に対するデータの書き込みにおいて、記憶層１０１の磁化の歳差運動が、記憶層１０１の磁化の向きが初期状態の向きから１８０°回転したタイミングで停止するように、印加電圧のパルス幅が設定される。

図９の（ｃ）の例に基づくと、高い確率の記憶層１０１の磁化反転を実現するために、印加電圧のパルス幅は、パルス幅Ｔｚに設定される。例えば、印加電圧のパルス幅Ｔｚは、０．５ナノ秒から１．０ナノ秒程度の範囲に、設定される。パルス幅Ｔｚは、ＭＴＪ素子に対する実験結果及びシミュレーション結果に基づいて、適宜設定される。

印加電圧のパルス幅の制御によってＭＴＪ素子１００のスイッチが実行される場合、ＭＴＪ素子１００の磁化配列状態がＰ状態からＡＰ状態へスイッチされるための電圧のパルス幅は、ＭＴＪ素子１００の磁化配列状態がＡＰ状態からＰ状態へスイッチされるための電圧のパルス幅と実質的に同じである。

また、ＭＴＪ素子の磁化配列状態がＰ状態からＡＰ状態へスイッチされるための電圧の極性は、ＭＴＪ素子の磁化配列状態がＡＰ状態からＰ状態へスイッチされるための電圧の極性と同じである。

このように、電圧書き込み型ＭＲＡＭにおいて、書き込まれるデータは、ＭＴＪ素子１００に印加される電圧の極性に依存しない。電圧効果型ＭＴＪ素子は、データの書き込みに関してユニポーラ型のメモリ素子である。

それゆえ、例えば、データの書き込みシーケンスにおいて、書き込み動作の前に、現在のＭＴＪ素子のデータ保持状態（磁化配列状態）を判別するための動作（例えば、読み出し動作）が実行されることが、望ましい。本実施形態において、書き込みシーケンスにおけるデータの書き込み前の読み出し動作は、事前読み出し、又は、内部読み出しとよばれる。

尚、電圧値に関する参照層１０２の反転しきい値が電圧値に関する記憶層１０１の反転しきい値より高くなるように、磁性層１０１，１０２の磁気特性が設計される。そのため、書き込み電圧（プログラム電圧）ＶＷＲがＭＴＪ素子１００に印加されたとしても、参照層１０２の磁化は、反転しない。

＜セレクタ素子の基本動作＞
図１０は、本実施形態のＭＲＡＭにおける、セレクタ素子の電流−電圧特性（Ｉ−Ｖ特性）の一例を示す図である。図１０において、グラフの横軸は、セレクタ素子に対する印加電圧に対応する。図１０において、グラフの縦軸（ｌｏｇスケール）は、セレクタ素子に流れる電流に対応する。

セレクタ素子２００に電圧が印加されていない場合において、セレクタ素子２００は、高抵抗状態である。

図１０に示されるように、高抵抗状態のセレクタ素子２００に対する印加電圧が、正の電圧である場合において、正の印加電圧の電圧値Ｖ２に達すると、セレクタ素子２００内に流れる電流は、急峻に増大している。この電流の増大は、セレクタ素子２００の抵抗値の低下を示す。

電圧値Ｖ２をしきい値として、電極２１０，２２０の金属に起因する伝導パスが中間層２３０内に形成される（２つの電極２１０，２２０を電気的に接続する）ため、セレクタ素子２００の抵抗状態は、低抵抗状態となる。

このように、印加電圧の電圧値がある値に達すると、セレクタ素子２００は、高抵抗状態から低抵抗状態に変わる。この結果として、セレクタ素子２００は、オン状態に設定される。以下において、セレクタ素子２００の抵抗状態が高抵抗状態から低抵抗状態に切り替わる電圧値（セレクタ素子２００がオンする電圧値）は、オン電圧とよばれる。

印加電圧の電圧値が、電圧値Ｖ２から低下される。印加電圧の電圧値が、電圧値Ｖ２から電圧値Ｖ１に達すると、セレクタ素子２００内に流れる電流は、急峻に減少している。この電流の減少は、セレクタ素子２００の抵抗値の上昇を示す。

印加電圧の電圧値がオン電圧より小さくなると、金属のイオン伝導が抑制され、伝導パスが消失する（又は、伝導パスが短くなる）ため、セレクタ素子２００の抵抗状態は、低抵抗状態から高抵抗状態に変わる。

このように、印加電圧の電圧値がオン電圧（電圧値Ｖ２）より低下すると、セレクタ素子２００の抵抗状態は、低抵抗状態から高抵抗状態に変わる。この結果として、セレクタ素子２００は、オフ状態に設定される。

以下において、セレクタ素子２００の抵抗状態が抵抗状態から高抵抗状態に切り替わる電圧値（セレクタ素子２００がオフする電圧値）は、オフ電圧とよばれる。

高抵抗状態のセレクタ素子２００に対する印加電圧が、負の電圧である場合において、負の印加電圧の電圧値がある電圧値−Ｖ４に達すると、セレクタ素子２００内に流れる電流は、増大している。この電流の増加は、セレクタ素子２００の抵抗値の低下を示す。
このように、負の電圧の印加によって、セレクタ素子２００は、高抵抗状態から低抵抗状態に変わる。この結果として、セレクタ素子２００は、オン状態に設定される。

印加電圧の電圧値が、電圧値−Ｖ４から電圧値−Ｖ３に向かって増加される。印加電圧の電圧値が、電圧値−Ｖ３に達すると、セレクタ素子２００内に流れる電流は減少している。この電流の減少は、セレクタ素子２００の抵抗値の上昇を示す。
このように、負の電圧の印加によって、セレクタ素子２００の抵抗状態は、低抵抗状態から高抵抗状態に変わる。この結果として、セレクタ素子は、オフ状態に設定される。

このように、セレクタ素子２００は、正の電圧と同様に、負の電圧領域においても、オン電圧およびオフ電圧を有する。セレクタ素子２００は、バイポーラ型のスイッチ素子である。

以上のように、セレクタ素子２００は、印加される電圧値の制御によって、オン／オフを制御できる。

電圧値Ｖ２（又は電圧値−Ｖ４の絶対値）がＭＴＪ素子１００の磁化反転しきい値より小さくなるように、セレクタ素子２００（又はＭＴＪ素子１００）の構成が、設計される。

尚、電圧の印加時にセレクタ素子２００内を流れる電流の電流値が、ある電流値Ｉｚ以下に設定されることが好ましい。これによって、セレクタ素子２００の破壊が、防止される。ある電流値を有する電流（又は、その電流値自体）Ｉｚは、制限電流Ｉｚとよばれる。制限電流Ｉｚは、セレクタ素子が破壊される可能性がある電流（電流値）を示す。

セレクタ素子のオン電圧／オフ電圧に関して、負の電圧値−Ｖ４の絶対値は、正の電圧値Ｖ２の絶対値と実質的に同じである場合もあるし、異なる場合もある。これと同様に、負の電圧値−Ｖ３の絶対値は、正の電圧値Ｖ１の絶対値と実質的に同じである場合もあるし、異なる場合もある。

＜書き込み電圧のパルス形状＞
図１１は、本実施形態のクロスポイント型ＭＲＡＭの動作に用いられる電圧のパルス波形が示されている。図１１の電圧は、本実施形態のクロスポイント型ＭＲＡＭの書き込み動作に用いられる書き込み電圧である。

図１１の（ａ）は、メモリセルに印加される書き込み電圧（メモリセルの端子間の電位差）ＶＷＲの電圧波形（電圧値と時間との関係）を示している。図１１の（ｂ）は、メモリセルに対する書き込み電圧の印加時におけるセレクタ素子に印加される電圧（セレクタ素子の端子間の電位差）ＶＳＥＬの電圧波形を示している。図１１の（ｃ）は、メモリセルに対する書き込み電圧の印加時におけるＭＴＪ素子に印加されている電圧（ＭＴＪ素子の端子間の電位差）ＶＭＴＪの電圧波形を示している。

図１１の（ａ）に示されるように、書き込み電圧ＶＷＲは、階段状のパルス波形を有している。

書き込み電圧ＶＷＲのパルス波形の第１の期間ＴＳＥＬにおいて、第１の電圧値ＶａがメモリセルＭＣに印加され、第１の期間ＴＳＥＬの後の第２の期間ＴＭＴＪにおいて、第１の電圧値Ｖａより高い第２の電圧値ＶｂがメモリセルＭＣに印加される。第１の期間ＴＳＥＬは、第２の期間ＴＭＴＪより長い。

第１の電圧値Ｖａは、メモリセルＭＣ内のセレクタ素子２００をオン状態にスイッチさせる（セレクタ素子２００を低抵抗状態に設定する）ための電圧値である。

第２の電圧値Ｖｂは、メモリセルＭＣ内のＭＴＪ素子１００をスイッチさせる（記憶層の磁化を反転させる）ための電圧値である。

本実施形態において、説明の明確化のために、書き込み電圧ＶＷＲのうちセレクタ素子２００をスイッチさせるための電圧値Ｖａを有する部分は、スイッチ電圧ＶＳＷともよばれる。書き込み電圧ＶＷＲのうちメモリ素子の抵抗状態を変える（ここでは、ＭＴＪ素子の記憶層の磁化の向きを反転させる）ための電圧値Ｖｂを有する部分は、プログラム電圧（又は、磁化反転電圧）ＶＰＧＭともよばれる。

また、本実施形態において、説明の明確化のために、期間ＴＳＥＬは、スイッチ期間ともよばれ、期間ＴＭＴＪは、プログラム期間ともよばれる。

本実施形態において、セレクタ素子２００のスイッチ電圧ＶＳＷの電圧値は、ＭＴＪ素子１００のプログラム電圧ＶＰＧＭの電圧値（磁化反転しきい値）よりも低い。セレクタ素子２００の抵抗状態は、ＭＴＪ素子１００の抵抗状態の変化のための電圧値よりも低い電圧値で、高抵抗状態から低抵抗状態に変化する。
また、上述のように、セレクタ素子２００のオフ状態からオン状態へ（又はオン状態からオフ状態へ）変わる期間は、ＭＴＪ素子１００の記憶層１０１の磁化反転の期間より長い。

書き込み電圧ＶＷＲは、セレクタ素子２００及びＭＴＪ素子１００にそれぞれ分圧されて印加されている。分圧された電圧ＶＳＥＬ，ＶＭＴＪが、セレクタ素子２００の抵抗値及びＭＴＪ素子１００の抵抗値にそれぞれ応じた電圧値を有するように、セレクタ素子２００及びＭＴＪ素子１００にそれぞれ印加される。

本実施形態において、書き込み電圧の印加の開始時（例えば、時刻ｔ１）において、セレクタ素子２００は、オフ状態に設定されている。それゆえ、時刻ｔ１において、オフ状態のセレクタ素子２００の抵抗値は、ＭＴＪ素子１００の抵抗値より高い。

それゆえ、図１１の（ｂ）及び（ｃ）に示されるように、期間ＴＳＥＬ内の時刻ｔ１からある時刻ｔｘまで期間において、書き込み電圧ＶＷＲの大部分は、セレクタ素子２００に印加されている。例えば、セレクタ素子２００に対する印加電圧ＶＳＥＬは、電圧値Ｖａを有する。

期間ＴＳＥＬにおいて、ＭＴＪ素子１００に印加される電圧ＶＭＴＪは、セレクタ素子２００に印加される電圧に比較して小さい。例えば、期間ＴＳＥＬにおいて、電圧は、ＭＴＪ素子にほとんど印加されず、ＭＴＪ素子に対する印加電圧ＶＭＴＪは、実質的にゼロである。

尚、セレクタ素子２００とＭＴＪ素子１００との抵抗比に応じて、ゼロより大きい電圧値が、ＭＴＪ素子１００に印加される場合もある。この場合において、ＭＴＪ素子１００に印加される電圧は、セレクタ素子２００に対する印加電圧より十分小さく、ＭＴＪ素子１００の磁化反転しきい値より小さい電圧値を有するように、ＭＴＪ素子１００及びセレクタ素子２００が、設計されることが望ましい。

書き込み電圧の印加の開始からある期間が経過すると、例えば、時刻ｔｘにおいて、セレクタ素子２００は、オフ状態（高抵抗状態）からオン状態（低抵抗状態）にスイッチする。これによって、オン状態のセレクタ素子２００の抵抗値は、ＭＴＪ素子１００の抵抗値より低くなる。
この結果として、セレクタ素子２００に印加される電圧ＶＳＥＬの電圧値は減少し、ＭＴＪ素子１００に印加される電圧ＶＭＴＪの電圧値は増加する。時刻ｔｘにおいて、電圧ＶＳＥＬの電圧値、電圧ＶＭＴＪの電圧値より低くなる。

ここで、期間ＴＳＥＬにおける書き込み電圧の電圧値は、ＭＴＪ素子の磁化反転しきい値より小さいので、時刻ｔｘにおいて、ＭＴＪ素子１００に印加される電圧ＶＭＴＪが増加しても、ＭＴＪ素子１００の磁化反転は生じない。

時刻ｔｘの後、時刻ｔ２において、書き込み電圧ＶＷＲの電圧値が、電圧値Ｖａから電圧値Ｖｂに増加される。これに伴って、ＭＴＪ素子１００の印加電圧ＶＭＴＪの電圧値も、増加する。

これによって、ＭＴＪ素子１００の印加電圧ＶＭＴＪの電圧値は、記憶層１０１の磁化反転しきい値以上になる。それゆえ、記憶層１０１の磁化が歳差運動を開始し、記憶層１０１の磁化の回転が、生じる。
時刻ｔ３において、書き込み電圧ＶＷＲの電圧値が、電圧値Ｖｂから電圧値Ｖａに低下される。これによって、記憶層１０１の磁化の歳差運動は、停止する。

電圧値Ｖｂは、時刻ｔ２から時刻ｔ３までの期間ＴＭＴＪ中において、メモリセルＭＣに印加される。本実施形態のＭＲＡＭにおいて、電圧値Ｖｂが印加される期間ＴＭＴＪは、記憶層１０１の磁化の歳差運動の半周期に対応する長さに設定される。
それゆえ、期間ＴＭＴＪ（例えば、時刻ｔ３）において、記憶層１０１の磁化は、反転する。これによって、メモリセルＭＣにデータが、書き込まれる。

ここで、セレクタ素子２００のスイッチ時間（時刻ｔｘ）がばらつく場合、ＭＴＪ素子１００に対する磁化反転しきい値以上の電圧の印加の開始のタイミングが、ばらつく可能性がある。

本実施形態において、期間ＴＳＥＬにおいて、書き込み電圧ＶＷＲの電圧値の大きさは、ＭＴＪ素子１００のプログラム電圧（磁化反転しきい値）よりも小さいため、セレクタ素子２００がオンしても、記憶層１０１の磁化は歳差運動を開始せず、ＭＴＪ素子１００の初期状態が維持される。

本実施形態において、期間ＴＳＥＬから期間ＴＭＴＪへの遷移のタイミング（例えば、時刻ｔ２）に、書き込み電圧ＶＷＲの電圧値が電圧値Ｖａから電圧値Ｖｂに増加すると、記憶層１０１の磁化が歳差運動を開始する。これによって、時刻ｔ２において、ＭＴＪ素子１００のプログラム動作が始まる。

例えば、本実施形態において、電圧値Ｖａから電圧値Ｖｂへの変化のタイミング（時刻ｔ２）は、実験結果又はシミュレーションなどに基づいて、セレクタ素子２００がオンするタイミング（時刻ｔｘ）のばらつきを考慮したタイミングに、設定されている。本実施形態において、電圧値Ｖａから電圧値Ｖｂへの変化のタイミングは、セレクタ素子２００がオンするタイミングと同じにならない。電圧値Ｖａから電圧値Ｖｂへの変化のタイミングは、セレクタ素子２００がオンするタイミングの後のタイミングである。

本実施形態のＭＲＡＭにおいて、セレクタ素子２００がオンするタイミングとＭＴＪ素子１００にプログラム電圧（磁化反転しきい値）が印加されるタイミングとの間に、ある期間が存在する。

このように、本実施形態のＭＲＡＭは、低い電圧値によってセレクタ素子２００がオン状態にスイッチされた後に、ある時間的なマージンが確保されて、高い電圧値によってＭＴＪ素子１００が磁化反転される。

尚、セレクタ素子２００の状態が、時刻ｔ３の後にオン状態からオフ状態に変化するように、セレクタ素子２００の特性が、図１０の特性に基づいて設計されている。

本実施形態のＭＲＡＭにおいて、書き込み電圧ＶＷＲの電圧値及び印加タイミングの制御によって、セレクタ素子２００のスイッチ時間にばらつきが存在していたとしても、ＭＴＪ素子１００のプログラム電圧の印加時間はばらつかない。

この結果として、本実施形態のＭＲＡＭは、ＭＴＪ素子の書き込みエラーを低減できる。

（ｃ）具体例
図１２及び図１３を参照して、本実施形態のＭＲＡＭの具体例について説明する。

（ｃ−１）書き込み回路の構成例
図１２及び図１３は、本実施形態のＭＲＡＭの書き込み回路の内部構成の一例を示す等価回路図である。図１２は、本実施形態のＭＲＡＭにおける、カラム側書き込み回路の内部構成の一例を示す。図１３は、本実施形態のＭＲＡＭにおける、ロウ側書き込み回路の内部構成の一例を示す。

図１２に示されるように、カラム側書き込み回路１３Ａは、論理制御回路５００、及び電圧出力回路５１０を含む。

論理制御回路５００は、制御回路１８からの制御信号ＳＥＬ，ＷＲを用いて、電圧出力回路５１０における電圧の出力タイミングを、制御する。
制御信号ＳＥＬは、スイッチ電圧の印加タイミングを制御するための信号である。
制御信号ＷＲは、ＭＴＪ素子１００に対するプログラム電圧の印加タイミングを制御するための信号である。

電圧出力回路５１０は、論理制御回路５００による制御に基づいたタイミングで、電圧値Ｖａ又は電圧値Ｖｂを有する電圧を、カラム制御回路１１に出力する。

例えば、論理制御回路５００は、ＯＲゲート１３０、ＡＮＤゲート１３４、及び、インバータ（ＮＯＴゲート）１３１，１３３Ａ，１３３Ｂ，１３３Ｃを含む。
例えば、電圧出力回路５１０は、２つのＰ型電界効果トランジスタＰ１，Ｐ２、１つのＮ型電界効果トランジスタＮ１、及び電圧端子１９９ａ，１９９ｂ，１９９ｃを含む。以下では、Ｐ型電界効果トランジスタは、Ｐ型トランジスタと表記され、Ｎ型電界効果トランジスタは、Ｎ型トランジスタと表記される。

ＯＲゲート１３０の一方の入力端子に、制御信号ＷＲが供給される。
ＯＲゲート１３０の他方の入力端子に、インバータ１３３Ａを介して、制御信号ＳＥＬが供給される。
ＯＲゲート１３０の出力端子は、Ｐ型トランジスタＰ１のゲートに接続される。

Ｐ型トランジスタＰ１の一端（ソース／ドレインの一方）は、電圧値Ｖａが印加された端子１９９ａに接続される。

Ｐ型トランジスタの他端（ソース／ドレインの他方）は、カラム制御回路１１の電圧ノード１１１に接続されている。

インバータ１３１の入力端子に、制御信号ＷＲが供給される。インバータ１３１の出力端子は、Ｐ型トランジスタＰ２のゲートに接続されている。

Ｐ型トランジスタＰ２の一端（ソース／ドレインの一方）は、電圧値Ｖｂが印加された電圧端子１９９ｂに接続されている。Ｐ型トランジスタＰ２の他端（ソース／ドレインの他方）は、カラム制御回路１１の電圧ノード１１１に接続されている。上述のように、電圧値Ｖｂは、電圧値Ｖａより高い。

ＡＮＤゲート１３４の一方の入力端子に、インバータ１３３Ｂを介して、制御信号ＳＥＬが供給される。ＡＮＤゲート１３４の他方の入力端子に、インバータ１３３Ｃを介して、制御信号ＷＲが供給される。
ＡＮＤゲート１３４の出力端子は、Ｎ型トランジスタＮ１のゲートに接続される。

Ｎ型トランジスタＮ１の一端（ソース／ドレインの一方）は、カラム制御回路１１の電圧ノード１１１に接続される。Ｎ型トランジスタＮ１の他端（ソース／ドレインの他方）は、グランド電圧ＶＳＳ（例えば、０Ｖ）が印加された電圧端子（グランド端子）１９９ｃに接続されている。

Ｐ型トランジスタＰ１のオン／オフは、ＯＲゲート１３０の出力信号に基づいて、制御される。

制御信号ＷＲの信号レベルが、“Ｌ（low）”レベルであり、制御信号ＳＥＬの信号レベルが、“Ｈ（High）”レベルである場合に、ＯＲゲートは、“Ｌ”レベルの信号を、出力する。

“Ｌ”レベルの信号によって、Ｐ型トランジスタＰ１は、オンする。これによって、Ｐ型トランジスタＰ１は、電圧値Ｖａの電圧をカラム制御回路１１に出力する。

Ｐ型トランジスタＰ２のオン／オフは、インバータ１３１の出力信号に基づいて、制御される。

制御信号ＷＲの信号レベルが“Ｈ”レベルである場合に、インバータ１３１は、“Ｌ”レベルの信号を出力する。

“Ｌ”レベルの信号によって、Ｐ型トランジスタＰ２は、オンする。これによって、Ｐ型トランジスタＰ２は、電圧値Ｖｂの電圧を、カラム制御回路１１に出力する。

Ｎ型トランジスタＮ１のオン／オフは、ＡＮＤゲート１３４の出力信号に基づいて、制御される。

制御信号ＳＥＬの信号レベル及び制御信号ＷＲの信号レベルの少なくとも一方の信号レベルが“Ｈ”レベルである場合に、ＡＮＤゲート１３４は、“Ｌ”レベルの信号を出力する。
“Ｌ”レベルの信号によって、Ｎ型トランジスタＮ１は、オフする。

制御信号ＳＥＬ及び制御信号ＷＲの両方が“Ｌ”レベルである場合に、ＡＮＤゲート１３４は、“Ｈ”レベルの信号を出力する。
“Ｈ”レベルの信号によって、Ｎ型トランジスタＮ１は、オンする。これによって、Ｎ型トランジスタＮ１は、グランド端子１９９ｃを、カラム制御回路１１に接続できる。オン状態のＮ型トランジスタＮ１は、グランド電圧ＶＳＳを、カラム制御回路１１に出力する。

この結果として、カラム側書き込み回路１３Ａは、制御信号ＳＥＬ及び制御信号ＷＲの両方が“Ｌ”レベルである時に、選択ビット線ＢＬｉを放電することが可能になる。

例えば、制御信号ＳＥＬ及び制御信号ＷＲの両方が同時に“Ｈ”レベルであったとしても、電圧値Ｖｂがカラム側書き込み回路１３Ａからカラム制御回路１１へ出力されるように、論理制御回路５００及び電圧出力回路５１０の各素子が設計されている。それゆえ、図１２の書き込み回路１３Ａは、制御信号ＳＥＬの立ち下りの時刻と制御信号ＷＲの立ち上りの時刻とが同期されなくともよい。
また、ロウ側書き込み回路１３Ｂの出力電圧に応じて、電圧端子１９９ａ，１９９ｂの電圧値は、適宜変更されてもよい。

図１３に示されるように、ロウ側書き込み回路１３Ｂは、論理制御回路５２０及び電圧出力回路５３０を含む。

論理制御回路５２０は、制御回路１８からの制御信号ＳＥＬ，ＷＲを用いて、電圧出力回路５３０における電圧の出力タイミングを、制御する。

電圧出力回路５３０は、論理制御回路５２０による制御に基づいたタイミングで、電圧をロウ制御回路１２に出力する。

例えば、論理制御回路５２０は、ＯＲゲート１３５を含む。
例えば、電圧出力回路５３０は、１つのＮ型トランジスタＮ１を含む。

ＯＲゲート１３５の一方の入力端子に、制御信号ＷＲが、供給される。ＯＲゲート１３５の他方の入力端子に、制御信号ＳＥＬが、供給される。
ＯＲゲート１３５の出力端子は、Ｎ型トランジスタＮ２のゲートに供給される。

Ｎ型トランジスタＮ２の一端（ソース／ドレインの一方）は、ロウ制御回路１２の電圧ノード１２１に接続される。

Ｎ型トランジスタＮ２の他端（ソース／ドレインの他方）は、グランド端子１９９ｄに接続される。

Ｎ型トランジスタＮ２のオン／オフは、ＯＲゲート１３５の出力信号に基づいて、制御される。

制御信号ＷＲの信号レベル及び制御信号ＳＥＬの信号レベルの少なくとも一方が“Ｈ”レベルである場合に、ＯＲゲート１３５は、“Ｈ”レベルの信号を出力する。

“Ｈ”レベルの信号によって、Ｎ型トランジスタＮ２は、オンする。これによって、Ｎ型トランジスタＮ２は、グランド電圧ＶＳＳを、ロウ制御回路１２に出力する。

（ｃ−２）動作例
図１４乃至図１６を参照して、本実施形態のＭＲＡＭの動作例の一例について説明する。

図１４は、本実施形態のＭＲＡＭの動作例を説明するためのフローチャートである。
図１５は、本実施形態のＭＲＡＭの動作時における、メモリセルアレイ内の配線の電位状態を模式的に示す図である。
図１６は、本実施形態のＭＲＡＭの動作例を説明するためのタイミングチャートである。図１６において、本実施形態のＭＲＡＭの書き込み動作時における、制御信号の信号レベル及び各配線の電圧の変化が、示されている。

ここでは、本実施形態のＭＲＡＭの動作例を説明するために、図１乃至図１３なども適宜用いられる。

図１４に示されるように、本実施形態のＭＲＡＭの書き込み動作を含むシーケンスが、開始される（ステップＳＴ０）。

例えば、本実施形態のＭＲＡＭの書き込みシーケンスは、書き込みコマンド、各種の制御信号、アドレス、及び、メモリセルに書き込むべきデータ（以下では、書き込みデータとよばれる）が、外部デバイスから本実施形態のＭＲＡＭに供給されることによって、開始される。

例えば、書き込みコマンド及び制御信号は、制御回路１８に供給される。制御回路１８は、書き込みコマンド及び制御信号に基づいて、ＭＲＡＭ１内の各回路１１〜１７の動作を制御する。書き込みデータは、例えば、Ｉ／Ｏ回路１６を介して、書き込み回路１３Ａ，１３Ｂ（及び読み出し回路１４Ａ，１４Ｂ）に供給される。

アドレスは、デコード回路１５に供給される。デコード回路１５は、アドレスをデコードする。デコード回路１５は、デコード結果を、選択カラム信号ＣＳ及び選択ロウ信号ＲＳ（及び非選択信号）として、カラム制御回路１１及びロウ制御回路１２に供給する。

データの書き込みの前に、事前読み出し（内部読み出し）が書き込み対象の選択セルに対して実行される（ステップＳＴ１）。

少なくとも選択セル内のデータが、読み出し回路１４Ａ，１４Ｂ（又は書き込み回路１３Ａ，１３Ｂ）によって読み出される。例えば、読み出されたデータが、読み出し回路１４Ａ内のラッチ回路（図示せず）内に、一時的に保持される。読み出されたデータが、書き込みデータと比較され、読み出されたデータと書き込みデータとが同じであるか否か判定される（ステップＳＴ２）。

書き込みデータと読み出されたデータとが同じである場合、書き込み動作の実行無し（メモリセルに対する書き込み電圧の印加無し）に、書き込みシーケンスは、終了する。

書き込むべきデータと読み出されたデータとが異なる場合、選択セルに対するデータの書き込み（プログラム動作）が実行される（ステップＳＴ３）。これによって、書き込み電圧ＶＷＲの印加が、実行される。

図１５に示されるように、例えば、選択ビット線ＢＬｉに、書き込み電圧ＶＷＲが印加され、選択ワード線ＷＬｉに、０Ｖの電圧（グランド電圧）が印加される。このように、本実施形態において、選択ビット線ＢＬｉが、書き込み電圧ＶＷＲの印加時の高電位側に設定され、選択ワード線ＷＬｉが、書き込み電圧ＶＷＲの印加時の低電位側に設定されている。

本実施形態において、選択ビット線ＢＬｉ以外のビット線（非選択ビット線）ＢＬｘの電位状態は、フローティング状態に設定される。これと同様に、選択ワード線ＷＬｉ以外のワード線（非選択ワード線）ＷＬｘの電位状態は、フローティング状態に設定される。この場合において、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに電圧が印加されないので、メモリセルアレイ１０内の消費電力の発生を、抑制できる。

尚、この場合において、非選択セルＭＣｘ内のセレクタ素子２００が、書き込み電圧ＶＷＲの回り込み電圧（又は回り込み電流）によってオンしないように、セレクタ素子２００が設計されることが望ましい。

書き込み回路１３Ａ，１３Ｂの制御によって、階段状のパルス波形の書き込み電圧ＶＷＲが、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉを介して、メモリセル（選択セル）ＭＣｉに印加される。

図１６に示されるように、書き込み電圧ＶＷＲの印加の開始前の時刻ｔ０において、選択カラム信号ＣＳの信号レベル及び選択ロウ信号ＲＳの信号レベルが、例えば、デコード回路１５のデコード結果に基づいて、“Ｌ”レベルから“Ｈ”レベルに遷移される。“Ｈ”レベルの選択カラム信号ＣＳ及び“Ｈ”レベルの選択ロウ信号ＲＳによって、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉが、選択状態に設定される。これによって、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉは、電圧が印加されることが可能な状態になる。

例えば、デコード回路１５は、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘの電位の制御のために、“Ｌ”レベルの信号を、非選択信号として、カラム制御回路１１及びロウ制御回路１２に出力できる。これによって、非選択ビット線ＢＬ及び非選択ワード線ＷＬは、電気的にフローティング状態に設定される。

時刻ｔ０において、制御信号ＳＥＬは、“Ｌ”レベルに設定され、制御信号ＷＲは、“Ｌ”レベルに設定される。

カラム側書き込み回路１３Ａは、制御信号ＳＥＬ，ＷＲによって、以下のように、動作する。

“Ｌ”レベルの制御信号ＷＲが、インバータ１３１に供給される。
インバータ１３１は、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ２のゲートに出力する。Ｐ型トランジスタＰ２は、“Ｈ”レベルの信号によって、オフする。

オフ状態のＰ型トランジスタＰ２によって、カラム制御回路１１の電圧ノード１１１は、電圧端子１９９ｂから電気的に分離される。

ＯＲゲート１３０に、制御信号ＳＥＬの反転信号が、インバータ１３３Ａを介して、供給される。ＯＲゲート１３０は、“Ｌ”レベルの制御信号ＷＲと“Ｈ”レベルの反転信号とによって、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ１のゲートに出力する。Ｐ型トランジスタＰ１は、“Ｈ”レベルの信号によって、オフする。

オフ状態のＰ型トランジスタＰ１によって、カラム制御回路１１の電圧ノード１１１は、電圧端子１９９ａから電気的に分離される。

“Ｌ”レベルの制御信号ＳＥＬ，ＷＲが、インバータ１３３Ｂ，１３３Ｃにそれぞれ供給される。ＡＮＤゲート１３４の一方の入力端子に、“Ｈ”レベルの信号が供給され、ＡＮＤゲート１３４の他方の入力端子に、“Ｈ”レベルの信号が供給される。これによって、ＡＮＤゲート１３４は、“Ｈ”レベルの信号を、Ｎ型トランジスタＮ１のゲートに出力する。Ｎ型トランジスタＮＴ１は、“Ｈ”レベルの信号によって、オンする。

オン状態のＮ型トランジスタＮ１を介して、カラム制御回路１１の電圧ノードは、グランド端子１９９ｃに電気的に接続される。これによって、選択ビット線ＢＬｉは、放電される。

ロウ側書き込み回路１３Ｂは、制御信号ＷＲ，ＳＥＬによって、以下のように、動作する。

ＯＲゲート１３５は、“Ｌ”レベルの制御信号ＷＲ，ＳＥＬによって、“Ｌ”レベルの信号を、Ｎ型トランジスタＮ２のゲートに出力する。

Ｎ型トランジスタＮ２は、“Ｌ”レベルの信号によって、オフする。

オフ状態のＮ型トランジスタＮ２によって、ロウ制御回路１２の電圧ノード１２１は、フローティング状態になる。

時刻ｔ１において、制御回路１８は、セレクタ素子２００をオン状態に設定するために、制御信号ＳＥＬの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。制御信号ＳＥＬの信号レベルは、“Ｈ”レベルに設定される。制御信号ＷＲの信号レベルは、“Ｌ”レベルに維持される。

カラム側書き込み回路１３は、時刻ｔ１において、“Ｈ”レベルの制御信号ＳＥＬが供給されると、以下のように、動作する。

インバータ１３１は、“Ｈ”レベルの信号（信号ＷＲの反転信号）をＰ型トランジスタＰ２のゲートに出力する。

これによって、カラム制御回路１１の電圧ノード１１１は、オフ状態のＰ型トランジスタＰ２によって、電圧端子１９９ｂから電気的に分離される。

“Ｈ”レベルの制御信号ＳＥＬが、インバータ１３３Ｂに供給され、“Ｌ”レベルの制御信号ＷＲがインバータ１３３Ｃに供給される。“Ｌ”レベルの信号（信号ＳＥＬの反転信号）と“Ｈ”レベルの信号（信号ＷＲの反転信号）が、ＡＮＤゲート１３４に供給される。それゆえ、ＡＮＤゲート１３４は、“Ｌ”レベルの信号を、Ｎ型トランジスタＮ１のゲートに出力する。Ｎ型トランジスタＮ１は、“Ｌ”レベルの信号によって、オフする。これによって、カラム制御回路１１の電圧ノード１１１は、グランド端子１９９ｃから電気的に分離される。

インバータ１３３Ａに、“Ｈ”レベルの制御信号ＳＥＬが供給される。
ＯＲゲート１３０に対して、制御信号ＳＥＬの反転信号が、インバータ１３３Ａを介して供給される。“Ｌ”レベルの制御信号ＷＲと“Ｌ”レベルの反転信号とが、ＯＲゲート１３０に供給される。

それゆえ、ＯＲゲート１３０は、“Ｌ”レベルの信号を、Ｐ型トランジスタＰ１のゲートに出力する。Ｐ型トランジスタＰ１は、“Ｌ”レベルの信号によって、オンする。
これによって、カラム制御回路１１の電圧ノード１１１は、オン状態のＰ型トランジスタＰ１によって、電圧端子１９９ａに電気的に接続される。

この結果として、電圧値Ｖａの電圧が、電圧端子１９９ａからカラム制御回路１１の電圧ノード１１１に印加される。

ロウ側書き込み回路１３Ｂは、時刻ｔ１において、“Ｈ”レベルの制御信号ＳＥＬが供給されると、以下のように、動作する。

“Ｈ”レベルの制御信号ＳＥＬと“Ｌ”レベルの制御信号ＷＲとが、ＯＲゲート１３５に供給される。それゆえ、ＯＲゲート１３５は、“Ｈ”レベルの信号を、Ｎ型トランジスタＮ２のゲートに出力する。

Ｎ型トランジスタＮ２は、“Ｈ”レベルの信号によって、オンする。
これによって、ロウ制御回路１２の電圧ノード１２１は、オン状態のＮ型トランジスタＮ２によって、グランド端子１９９ｄに電気的に接続される。

このように、“Ｈ”レベルの制御信号ＳＥＬ及び“Ｌ”レベルの制御信号ＷＲによって、カラム制御回路１１は、電圧値Ｖａの電圧を選択ビット線ＢＬｉに印加し、ロウ制御回路１２は、グランド電圧ＶＳＳ（０Ｖ）を選択ワード線ＷＬｉに印加する。

この結果として、選択ビット線ＢＬｉと選択ワード線ＷＬｉとの電位差Ｖａが、書き込み電圧の電圧値として、選択セルＭＣに印加される。

ここで、上述のように、オフ状態のセレクタ素子２００の抵抗値は、ＭＴＪ素子１００の抵抗値より高い。それゆえ、書き込み電圧ＶＷＲ（電圧値Ｖａ）の大部分は、セレクタ素子２００に、印加される。

それゆえ、書き込み電圧ＶＷＲのうちセレクタ素子２００に分圧された電圧が、スイッチ電圧として、セレクタ素子２００に印加される。

書き込み電圧におけるスイッチ電圧は、時刻ｔ１から時刻ｔ２までの期間ＴＳＥＬにおいて、選択セルに印加される。スイッチ電圧の電圧値Ｖａは、セレクタ素子２００のオン電圧以上であり、ＭＴＪ素子１００の磁化反転しきい値より小さい。

期間ＴＳＥＬにわたるスイッチ電圧ＶＳＷの印加によって、セレクタ素子２００の抵抗状態は、期間ＴＳＥＬ内のある時刻ｔｘで、高抵抗状態から低抵抗状態に変わる。これによって、セレクタ素子２００は、オン状態に設定される。

セレクタ素子２００がオフ状態からオン状態にスイッチしてからある期間が経過した後、ＭＴＪ素子１００に対するデータの書き込み（プログラム動作）が、実行される。

時刻ｔ２において、制御回路１８は、ＭＴＪ素子１００のプログラム動作（記憶層の磁化反転）のために、制御信号ＳＥＬの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これと実質的に同時に、制御回路１９は、制御信号ＷＲの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。時刻ｔ２は、セレクタ素子２００がオンした時刻ｔｘの後の時刻である。

カラム側書き込み回路１３Ａは、時刻ｔ２において、“Ｈ”レベルの制御信号ＷＲが供給されると、以下のように、動作する。

“Ｈ”レベルの制御信号ＷＲが、インバータ１３１に供給される。インバータ１３１は、“Ｌ”レベルの信号を、Ｐ型トランジスタＰ２のゲートに供給する。“Ｌ”レベルの信号によって、Ｐ型トランジスタＰ２はオンする。

これによって、カラム制御回路１１の電圧ノード１１１は、オン状態のＰ型トランジスタＰ２によって、電圧端子１９９ｂに電気的に接続される。

“Ｌ”レベルの制御信号ＳＥＬが、インバータ１３３Ｂに供給され、“Ｈ”レベルの制御信号ＷＲが、インバータ１３３Ｃに供給される。“Ｈ”レベルの信号（信号ＳＥＬの反転信号）と“Ｌ”レベルの信号（信号ＷＲの反転信号）とが、ＡＮＤゲート１３４に供給される。それゆえ、ＡＮＤゲート１３４は、“Ｌ”レベルの信号を、Ｎ型トランジスタＮ１のゲートに出力する。Ｎ型トランジスタＮ１は、“Ｌ”レベルの信号によって、オフする。
これによって、カラム制御回路１１の電圧ノード１１１は、オフ状態のＮ型トランジスタＮ１によって、グランド端子１９９ｃから電気的に分離される。この時において、例えば、電圧ノード１１１は、グランド端子１９９ｃに対してフローティング状態になる。

ＯＲゲート１３０に対して、制御信号ＳＥＬの反転信号が、インバータ１３３Ａを介して供給される。それゆえ、“Ｈ”レベルの制御信号ＷＲと“Ｈ”レベルの信号とが、ＯＲゲート１３０に供給される。

それゆえ、ＯＲゲート１３０は、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ１のゲートに出力する。Ｐ型トランジスタＰ１は、“Ｈ”レベルの信号によって、オフする。
オフ状態のＰ型トランジスタＰ１によって、カラム制御回路１１の電圧ノード１１１は、電圧端子１９９ａから電気的に分離される。これによって、電圧端子１９９ａからカラム制御回路１１への電圧の供給は、遮断される。

この結果として、電圧値Ｖｂの電圧が、電圧端子１９９ｂからカラム制御回路１１の電圧ノード１１１に印加される。
このように、時刻ｔ２において、カラム側書き込み回路１３Ａの出力電圧の電圧値は、電圧値Ｖａから電圧値Ｖｂへ連続的に変わる。

ロウ側書き込み回路１３Ｂは、時刻ｔ２において、“Ｈ”レベルの制御信号ＷＲが供給されると、以下のように、動作する。

“Ｈ”レベルの制御信号ＷＲと“Ｌ”レベルの制御信号ＳＥＬとが、ＯＲゲート１３５に供給される。それゆえ、ＯＲゲート１３５は、“Ｈ”レベルの信号を、Ｎ型トランジスタＮ２のゲートに出力する。Ｎ型トランジスタＮ２は、“Ｈ”レベルの信号によって、オンする。
オン状態のＮ型トランジスタＮ２によって、ロウ制御回路１２の電圧ノード１２１は、グランド端子１９９ｄに電気的に接続される。

このように、カラム制御回路１１は、電圧値Ｖｂ（Ｖｂ＞Ｖａ）の電圧を選択ビット線ＢＬｉに印加し、ロウ制御回路１２は、グランド電圧ＶＳＳ（０Ｖ）を選択ワード線ＷＬｉに印加する。

この結果として、選択セルＭＣｉに、選択ビット線ＢＬｉと選択ワード線ＷＬｉとの電位差Ｖｂが、書き込み電圧ＶＷＲの電圧値として、印加される。

本実施形態において、セレクタ素子２００がオンされた後にある期間が経過してから、書き込み電圧の電圧値が上昇する。

ここで、セレクタ素子２００の抵抗値は、ＭＴＪ素子の抵抗値より十分低い。それゆえ、書き込み電圧ＶＷＲの大部分（電圧値Ｖｂ）は、ＭＴＪ素子１００に、印加される。

それゆえ、書き込み電圧ＶＷＲのうちＭＴＪ素子１００に分圧された電圧が、プログラム電圧として、ＭＴＪ素子１００に印加される。

書き込み電圧ＶＷＲのプログラム電圧は、時刻ｔ２から時刻ｔ３までの期間Ｔ２において、選択セルに印加される。プログラム電圧の電圧値Ｖｂは、ＭＴＪ素子１００の磁化反転しきい値以上の電圧値である。例えば、電圧値Ｖｂは、セレクタ素子２００内を流れる電流が制限電流以下となるように設定された値であることが、望ましい。

プログラム電圧の印加によって、ＭＴＪ素子１００の記憶層１０１の磁化は、歳差運動を開始する。

時刻ｔ３において、制御信号ＷＲの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。制御信号ＳＥＬの信号レベルは、“Ｌ”レベルに維持されている。

カラム側書き込み回路１３Ａは、時刻ｔ３において、制御信号ＳＥＬ，ＷＲによって、以下のように、動作する。

“Ｌ”レベルの制御信号ＷＲが、インバータ１３１に供給される。インバータ１３１は、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ１のゲートに供給する。“Ｈ”レベルの信号によって、Ｐ型トランジスタＰ１はオフする。
オフ状態のＰ型トランジスタＰ１によって、カラム制御回路１１の電圧ノード１１１は、電圧端子１９９ｂから電気的に分離される。

“Ｌ”レベルの制御信号ＳＥＬが、インバータ１３３Ｂに供給され、“Ｌ”レベルの制御信号ＷＲが、インバータ１３３Ｃに供給される。２つの“Ｈ”レベルの信号が、ＡＮＤゲート１３４に供給される。それゆえ、ＡＮＤゲート１３４は、“Ｈ”レベルの信号を、Ｎ型トランジスタＮ１のゲートに出力する。“Ｈ”レベルの信号によって、Ｎ型トランジスタＮ１はオンする。
オン状態のＮ型トランジスタＮ１によって、カラム制御回路１１の電圧ノード１１１は、グランド端子１９９ｃに電気的に接続される。

“Ｌ”レベルの制御信号ＷＲと“Ｈ”レベルの反転信号とが、ＯＲゲート１３０に供給される。それゆえ、ＯＲゲート１３０は、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ２のゲートに出力する。“Ｈ”レベルの信号によって、Ｐ型トランジスタＰ２はオフする。
オフ状態のＰ型トランジスタＰ２によって、カラム制御回路１１の電圧ノード１１１は、電圧端子１９９ａから電気的に分離される。

この結果として、グランド端子１９９ｃが、カラム制御回路１１の電圧ノードに接続される。これによって、カラム制御回路１１の電圧ノード１１１は、放電される。

ロウ側書き込み回路１３Ｂは、時刻ｔ３において、制御信号ＳＥＬ，ＷＲによって、以下のように、動作する。

“Ｌ”レベルの制御信号ＷＲと“Ｌ”レベルの制御信号ＳＥＬとが、ＯＲゲート１３５に供給される。

それゆえ、ＯＲゲート１３５は、“Ｌ”レベルの信号を、Ｎ型トランジスタＮ２のゲートに出力する。“Ｌ”レベルの信号によって、Ｎ型トランジスタＮ２はオフする。

オフ状態のＮ型トランジスタＮ２によって、ロウ制御回路１２の電圧ノード１２１は、フローティング状態になる。

このように、時刻ｔ３において、選択ビット線ＢＬｉの電圧値は、電圧値Ｖｂから０Ｖに低下する。選択ワード線ＷＬｉは、フローティング状態になる。

上述のように、時刻ｔ２から時刻ｔ３における電圧値Ｖｂを有する電圧の印加期間（プログラム時間）ＴＭＴＪは、記憶層１０１の磁化反転の半周期と実質的に同じ長さに設定されている。

それゆえ、選択セルＭＣ内のＭＴＪ素子１００において、記憶層１０１の磁化の向きは、電圧値Ｖｂの電圧の印加前の状態に対して反転する。

これによって、ＭＴＪ素子１００の磁化配列状態（抵抗状態）が、書き込みデータに対応する状態に変化する。この結果として、本実施形態のＭＲＡＭにおいて、書き込み動作時に、データが、選択セルＭＣｉ内に書き込まれる。

時刻ｔ４において、選択信号ＣＳ，ＲＳの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。これによって、カラム制御回路１１は、選択ビット線ＢＬｉを非活性化し、ロウ制御回路１２は、選択ワード線ＷＬｉを非活性化する。この結果として、選択セルＭＣｉは、非活性化する。

例えば、セレクタ素子２００は、時刻ｔ３（又は時刻ｔ４）の後に、オン状態からオフ状態に変わる。

また、カラム制御回路１１は、非選択ビット線ＢＬｉのフローティング状態を解消し、ロウ制御回路１２は、非選択ワード線ＷＬｘのフローティング状態を解消する。

制御回路１８は、書き込み電圧の印加の終了を、検知する。制御回路１８は、コマンドに対応した書き込み動作のための各回路の制御を、終了する。例えば、制御回路１８は、書き込み動作の終了を、外部デバイスに通知できる。

これによって、本実施形態のＭＲＡＭの書き込み動作が、終了する。

以上のように、本実施形態のＭＲＡＭの書き込み動作が、実行される。

（ｄ）まとめ
本実施形態の磁気メモリは、ビット線及びワード線間に接続されたメモリセルを有する。メモリセルは、セレクタ素子と磁気抵抗効果素子とを含む。セレクタ素子と磁気抵抗効果素子とは、ビット線及びワード線間に直列接続される。

本実施形態の磁気メモリ（例えば、ＭＲＡＭ）において、書き込み動作時の書き込み電圧は、第１の期間において第１の電圧値を有し、第１の期間の後の第２の期間において第２の電圧値を有する。第２の電圧値は、第１の電圧値より高い。

第１の電圧値は、セレクタ素子をオン状態に設定するための電圧値である。

第２の電圧値は、磁気抵抗効果素子の記憶層の磁化反転しきい値以上の電圧値である。第１の期間において、セレクタ素子は、オン状態に設定される。第２の期間において、磁気抵抗効果素子の記憶層の磁化の向きが、反転される。第２の期間は、第１の期間より短い。

本実施形態家の磁気メモリにおいて、磁気抵抗効果素子は、電圧効果型の磁気抵抗効果素子である。それゆえ、磁気抵抗効果素において、記憶層の磁化の反転は、第２の期間の大きさに依存する。

本実施形態の磁気メモリは、セレクタ素子がオンしてからある期間が経過した後に、磁化反転しきい値以上の電圧を、ＭＴＪ素子に印加することができる。

それゆえ、本実施形態の磁気メモリは、セレクタ素子がオンする（高抵抗状態から低抵抗状態へスイッチする）タイミングがセレクタ素子（メモリセル）毎にばらついていたとしても、磁気抵抗効果素子に対する磁化反転しきい値以上の電圧（プログラム電圧）の印加の開始のタイミングが変動するのを、抑制できる。

これによって、本実施形態の磁気メモリは、プログラム電圧のパルス幅が記憶層の磁化反転のために設定された値からずれるのを、防止できる。このように、本実施形態の磁気メモリは、記憶層の磁化反転のために設定されたパルス幅のプログラム電圧を、メモリセルに比較的安定的に印加できる。

この結果として、本実施形態の磁気メモリは、電圧効果型磁気抵抗効果素子を用いた磁気メモリのデータ書き込みに関するエラー発生率を、低減できる。
したがって、本実施形態の磁気メモリは、電圧効果型磁気抵抗効果素子を用いたメモリセルに対するデータの書き込みの信頼性を、向上できる。

以上のように、本実施形態の磁気メモリは、メモリの特性を向上できる。

（２） 第２の実施形態
図１７乃至図２３を参照して、第２の実施形態の磁気メモリ（例えば、ＭＲＡＭ）及びその制御方法について、説明する。
（ａ）基本例
図１７は、本実施形態のＭＲＡＭの書き込み動作時におけるメモリセルアレイ内の各配線の電位状態を示す模式図である。

図１７に示されるように、本実施形態において、選択セルに対する書き込み動作時において、電圧ＶＩＮＨ１が、非選択ビット線ＢＬｘに印加され、電圧ＶＩＮＨ２が、非選択ワード線ＷＬｘに印加される。

これによって、本実施形態のＭＲＡＭは、書き込み動作時における非選択セルＭＣｘの誤動作（例えば、非選択セルに対する誤書き込み）を抑制できる。

以下において、書き込み動作時（及び読み出し動作時）において、非選択ワード線及び非選択ビット線に印加される電圧は、非選択電圧とよばれる。

図１８は、本実施形態のＭＲＡＭにおける、書き込み動作時における非選択ビット線及びワード線の非選択電圧を示す電圧波形図である。図１８において、書き込み電圧ＶＷＲのパルス波形、ビット線に印加される非選択電圧ＶＩＮＨ１のパルス波形、及び、ワード線に印加される非選択電圧ＶＩＮＨ２のパルス波形が示されている。

図１８に示されるように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２は、矩形状のパルス形状を有する。非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の電圧値は、書き込み電圧ＶＷＲの印加期間において、一定である。非選択電圧ＶＩＮＨ１は、電圧値Ｖｉ１を有し、非選択電圧ＶＩＮＨ２は、電圧値Ｖｉ２を有する。

電圧値Ｖｉ１，Ｖｉ２は、セレクタ素子のオン電圧（例えば、電圧値Ｖａ）より小さい電圧値である。

非選択ビット線ＢＬｘと非選択ワード線ＷＬｘとの間に接続された非選択セルＭＣｘに対して、非選択ビット線ＢＬｘの電圧と非選択ワード線ＷＬｘの電圧との電位差（ＶＩＮＨ１−ＶＩＮＨ２）が、印加される。

非選択ビット線ＢＬｘと選択ワード線ＷＬｉとの間に接続された非選択セル（以下において、選択ワード線共有セルともよばれる）ＭＣｘに対して、非選択ビット線ＢＬｘの電圧と選択ワード線ＷＬｉの電圧（ここでが、“ＶＷＬ”と表記する）との電位差（ＶＩＮＨ１−ＶＷＬ）が、印加される。

選択ビット線ＢＬｉと非選択ワード線ＷＬｘとの間に接続された非選択セル（以下において、選択ビット線共有セルともよばれる）ＭＣｘに対して、選択ビット線ＢＬｉの電圧（ここでが、“ＶＢＬ”と表記する）と非選択ワード線ＷＬｘの電圧との電位差（ＶＢＬ−ＶＩＮＨ２）が印加される。

以下の説明において、選択ビット線に接続された非選択セル（選択ビット線共有セル）及び選択ワード線に接続された非選択セル（選択ワード線共有セル）が区別されない場合において、選択ビット線共有セル及び選択ワード線共有セルは、半選択セルともよばれる。また、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉに接続されない非選択セルは、区別化のために、非共有セルともよばれる。

例えば、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち上りの開始の時刻（タイミング）ｔａは、書き込み電圧ＶＷＲの立ち上りの開始の時刻ｔ１より早い。

非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻ｔｂは、書き込み電圧ＶＷＲの立ち下りの開始の時刻ｔ３より遅い。

この結果として、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２が非選択ビット線／ワード線ＢＬｘ，ＷＬｘに印加されている期間ＴＡは、書き込み電圧ＶＷＲが選択ビット線／ワード線ＢＬｉ，ＷＬｉに印加されている期間（時刻ｔ１から時刻ｔ３までの期間）より長い。

この場合において、書き込み電圧ＶＷＲの電圧値が０Ｖであっても、非選択セルＭＣｘに対する印加電圧の電圧値（電位差）は、電圧値Ｖｉ１、電圧値Ｖｉ２又は電圧値Ｖｉ１−Ｖｉ２となる。それゆえ、本実施形態のＭＲＡＭは、書き込み電圧ＶＷＲが、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉに印加されていない場合であっても、非選択セルの誤動作を防止することができる。

（ｂ）具体例
図１９乃至図２１を参照して、本実施形態のＭＲＡＭの具体例について説明する。

＜回路例＞
図１９及び図２０は、本実施形態のＭＲＡＭの書き込み回路の内部構成の一例を示す等価回路図である。図１９は、本実施形態のＭＲＡＭにおける、カラム側書き込み回路の内部構成の一例を示す。図２０は、本実施形態のＭＲＡＭにおける、ロウ側書き込み回路の内部構成の一例を示す。

図１９に示されるように、カラム側書き込み回路１３Ａは、Ｐ型トランジスタＰ３、及び、インバータ１３９Ａを、さらに含む。

Ｐ型トランジスタＰ３の電流経路の一端は、電圧端子１９９ｅに接続されている。電圧端子１９９ｅに、電圧値Ｖｉ１が印加されている。Ｐ型トランジスタＰ３の電流経路の他端は、カラム制御回路１１の第２の電圧ノード１１９に接続されている。
Ｐ型トランジスタＰ３のゲートは、インバータ１３９Ａの出力端子に接続されている。

制御信号ＩＮＨ１は、インバータ１３９Ａを介して、Ｐ型トランジスタＰ３のゲートに供給される。制御信号ＩＮＨ１の信号レベルに応じて、Ｐ型トランジスタＰ３は、オン又はオフする。

オン状態のＰ型トランジスタＰ３によって、電圧値Ｖｉ１の非選択電圧ＶＩＮＨ１が、カラム制御回路１１を介して、非選択ビット線ＢＬｘに印加される。

図２０に示されるように、ロウ側書き込み回路１３Ｂは、Ｐ型トランジスタＰ４、及び、インバータ１３９Ｂを含む。

Ｐ型トランジスタＰ４の電流経路の一端は、電圧端子１９９ｆに接続される。電圧端子１９９ｅに、電圧値Ｖｉ１が印加される。Ｐ型トランジスタＰ４の電流経路の他端は、ロウ制御回路１２の第２の電圧ノード１２９に接続される。
Ｐ型トランジスタＰ４のゲートは、インバータ１３９Ｂの出力端子に接続される。

制御信号ＩＮＨ２は、インバータ１３９Ｂを介して、Ｐ型トランジスタＰ４のゲートに供給される。制御信号ＩＮＨ２の信号レベルに応じて、Ｐ型トランジスタＰ３は、オン又はオフする。

オン状態のＰ型トランジスタＰ３によって、電圧値Ｖｉ２の非選択電圧ＶＩＮＨ２が、ロウ制御回路１２を介して、非選択ワード線ＷＬｘに印加される。

＜動作例＞
図２１は、本実施形態のＭＲＡＭの動作例を説明するためのタイミングチャートである。

選択ビット線ＢＬｉ及び選択ワード線ＷＬｉに対する電圧の印加は、上述の例（例えば、図１６）と同様に、制御信号ＳＥＬ，ＷＲによって、制御される。

非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘの電圧の印加は、制御信号ＩＮＨｃ，ＩＮＨｒによって、制御される。

図２１に示されるように、時刻ｔ０において、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉに対して、選択信号ＣＳ，ＲＳが“Ｈ”レベルに設定される。例えば、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに対して、選択信号は、“Ｌ”レベルに設定される。

時刻ｔ０において、制御信号ＩＮＨ１，ＩＮＨ２の信号レベルは、“Ｌ”レベルである。

カラム側書き込み回路１３Ａにおいて、インバータ１３９Ａを介して、“Ｈ”レベルの信号が、Ｐ型トランジスタＰ３のゲートに入力される。これによって、Ｐ型トランジスタＰ３は、オフしている。カラム制御回路１１の電圧ノード１１９は、オフ状態のＰ型トランジスタＰ３によって、電圧端子１９９ｅから電気的に分離される。

ロウ側書き込み回路１３Ｂにおいて、インバータ１３９Ｂを介して、“Ｈ”レベルの信号が、Ｐ型トランジスタＰ４のゲートに入力される。これによって、Ｐ型トランジスタＰ３は、オフしている。ロウ制御回路１２の電圧ノード１２９は、オフ状態のＰ型トランジスタＰ４によって、電圧端子１９９ｆから電気的に分離される。

このように、時刻ｔ０において、非選択ビット線ＢＬｉの電位及び非選択ワード線ＷＬｘの電位は、０Ｖ（又は、フローティング状態）に設定される。

時刻ｔ０と時刻ｔ１との間の時刻ｔａにおいて、制御回路１８は、制御信号ＩＮＨ１，ＩＮＨ２の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに遷移する。

カラム側書き込み回路１３Ａにおいて、インバータ１３９Ａに“Ｈ”レベルの信号ＩＮＨ１が供給される。インバータ１３９Ａは、“Ｌ”レベルの信号を、Ｐ型トランジスタＰ３のゲートに出力する。“Ｌ”レベルの信号によって、Ｐ型トランジスタＰ３はオンする。

オン状態のＰ型トランジスタＰ３を介して、電圧値Ｖｉ１を有する非選択電圧ＶＩＮＨ１が、カラム制御回路１１の電圧ノード１１９に印加される。カラム制御回路１１は、非選択電圧ＶＩＮＨ１を、非選択ビット線ＢＬｘに印加する。

ロウ側書き込み回路１３Ｂにおいて、インバータ１３９Ｂに“Ｈ”レベルの信号ＩＮＨ２が入力される。インバータ１３９Ｂは、“Ｌ”レベルの信号を、Ｐ型トランジスタＰ４のゲートに出力する。“Ｌ”レベルの信号によって、Ｐ型トランジスタＰ４はオンする。

オン状態のＰ型トランジスタＰ４を介して、電圧値Ｖｉ２を有する非選択電圧ＶＩＮＨ２が、ロウ制御回路１２の電圧ノード１２９に印加される。ロウ制御回路１２は、非選択電圧ＶＩＮＨ２を、非選択ワード線ＷＬｘに印加する。

第１の実施形態で述べたように、時刻ｔ１において、書き込み電圧ＶＷＲの印加が開始される。

書き込み電圧ＶＷＲの印加時において、以下のような電圧が、非選択セルＭＣｘに印加される。選択ビット線共通セルに印加される電圧は、“ＶＷＲ−ＶＩＮＨ１”である。選択ワード線共通セルに印加される電圧は、“ＶＩＮＨ２”である。他の非選択セル（非共通セル）に印加される電圧は、“ＶＩＮＨ１−ＶＩＮＨ２”である。

例えば、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２に関して、例えば、電圧値Ｖｉ１の大きさは、電圧値Ｖｉ２と同じである。例えば、電圧値Ｖｉ１，Ｖｉ２は、電圧値Ｖａの半分の大きさ（Ｖａ／２）に設定される。

これによって、期間ＴＳＥＬにおいて、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに接続された選択セル（非共有セル）に対する印加電圧は、０Ｖになる。この場合において、メモリセルアレイ１０の消費電力は、主として、選択ビット線共有セル及び選択ワード線共有セル（半選択セル）で、発生する。

選択ビット線共有セルに対する印加電圧は、書き込み電圧ＶＷＲの電圧値と非選択電圧ＶＩＮＨ２の電圧値との差である。選択ワード線共有セルに対する印加電圧は、０Ｖと非選択電圧ＶＩＮＨ１の電圧値との差である。

例えば、期間ＴＳＥＬにおいて、選択ビット線共有セルに対する印加電圧は、“Ｖａ／２”（絶対値）であり、選択ワード線共有セルに対する印加電圧は、“Ｖａ／２”（絶対値）である。期間ＴＭＴＪにおいて、選択ビット線共有セルに対する印加電圧は、“Ｖｂ−Ｖａ／２”（絶対値）であり、選択ワード線共有セルに対する印加電圧は、“Ｖａ／２”（絶対値）である。

このように、本実施形態において、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２が書き込み動作時に用いられる場合において、ＭＲＡＭに発生する消費電力は、最小限にされる。

尚、選択ビット線共有セルに対する印加電圧の極性は、選択ワード線共有セルに対する印加電圧の極性と反対である。

非選択電圧ＶＩＮＨ１の電圧値Ｖｉ１は、非選択電圧ＶＩＮＨ２の電圧値Ｖｉ２と異なってもよい。
例えば、非選択電圧ＶＩＮＨ１の電圧値Ｖｉ１は、電圧値Ｖａの３分の１程度の大きさ（Ｖａ／３）に設定される。例えば、非選択電圧ＶＩＮＨ２の電圧値Ｖｉ２は、電圧値Ｖａの３分の２程度の大きさ（２Ｖａ／３）に設定される。

これによって、期間ＴＳＥＬにおいて、メモリセルアレイ１０内の全ての非選択セルに対する印加電圧は、電圧値Ｖａ／３となる。

この場合において、本実施形態のＭＲＡＭは、非選択セルＭＣｘ内のセレクタ素子２００のスイッチ電圧のばらつきに対する耐性を、確保できる。したがって、本実施形態のＭＲＡＭは、非選択セルＭＣｘ内のセレクタ素子２００の誤動作を、抑制できる。

期間ＴＳＥＬ及び期間ＴＭＴＪにおいて、書き込み回路１３Ａ，１３Ｂが非選択電圧ＶＩＮＨ１，ＶＩＮＨ２を非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加した状態で、書き込み回路１３Ａ，１３Ｂは、上述のように、書き込み電圧ＶＷＲを選択セルＭＣｉに印加する。

期間ＴＳＥＬにおける電圧値Ｖａの書き込み電圧ＶＷＲによって、選択セルＭＣｉ内のセレクタ素子２００は、オン状態に設定される。期間ＴＭＴＪにおける電圧値Ｖｂの書き込み電圧ＶＷＲによって、選択セルＭＣｉ内のＭＴＪ素子１００の記憶層の磁化が、反転される。
時刻ｔ３の後の時刻ｔｂにおいて、制御信号ＩＮＨ１，ＩＮＨ２の信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。

カラム側書き込み回路１３Ａにおいて、“Ｌ”レベルの信号ＩＮＨ１が、インバータ１３９Ａに供給される。インバータ１３９Ａは、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ３のゲートに出力する。“Ｈ”レベルの信号によって、Ｐ型トランジスタＰ３はオフする。

ロウ側書き込み回路１３Ｂにおいて、“Ｌ”レベルの信号ＩＮＨ２が、インバータ１３９Ｂに供給される。インバータ１３９Ｂは、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ４のゲートに出力する。“Ｈ”レベルの信号によって、Ｐ型トランジスタＰ４はオフする。

これによって、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに対する非選択電圧の印加が、停止される。

時刻ｔ４において、選択信号ＣＳ，ＲＳの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。これによって、選択セルＭＣｉが、非活性化される。また、非選択セルＭＣｘも、非選択電圧の印加が可能な状態から解消される。

このように、本実施形態のＭＲＡＭにおいて、選択セルに対する書き込み動作が、完了する。

以上のように、本実施形態のＭＲＡＭは、非選択ビット線及び非選択ワード線に電圧が印加されたとしても、選択セルに対する書き込み動作を実行できる。

（ｃ）変形例
図２２を参照して、本実施形態のＭＲＡＭの変形例について説明する。

図２２は、本実施形態のＭＲＡＭの変形例を説明するための電圧波形図である。

図２２の変形例は、ＭＲＡＭの書き込み動作時における、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに対する非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の印加の開始及び停止のタイミングが、図２１の例と異なっている。

図２２に示されるように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち上りの開始の時刻は、書き込み電圧ＶＷＲの立ち上りの開始の時刻ｔ１と実質的に同じ時刻に設定されている。

非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻は、プログラム電圧の立ち上り（電圧値Ｖａから電圧値Ｖｂへの増加）の開始の時刻ｔ２と実質的に同じ時刻に設定されている。

例えば、図１９及び図２０の回路において、制御信号ＩＮＨ１，ＩＮＨ２の信号レベルの変化のタイミングを制御することによって、図２２に示される非選択電圧の立ち上り／立ち下りの開始の時刻を制御できる。

上述のように、ＭＴＪ素子のスイッチ時間（磁化反転時間）は、セレクタ素子のスイッチ時間に比較して短い。
それゆえ、期間ＴＭＴＪ内において、オフ状態のセレクタ素子を含む非選択セルが、フローティング状態であったり、電圧が印加されていたりしても、非選択セルに誤書き込みが生じる可能性は、小さい。

図２２の例において、非選択セルに対する非選択電圧の印加期間は、短縮される。この結果として、本実施形態の変形例のＭＲＡＭは、非選択セルの印加電圧が制御される場合における書き込み動作中の消費電力の増大を、抑制できる。

図２３は、本実施形態のＭＲＡＭの書き込み動作における図２２と異なる変形例を説明するためのタイミングチャートである。

図２３に示されるように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻は、プログラム電圧ＶＰＧＭの立ち下りの開始の時刻ｔ３と実質的に同じ時刻に設定されてもよい。

尚、図１８の例の変形例として、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち上りの開始の時刻ｔａのみが、書き込み電圧ＶＷＲの立ち上りの開始の時刻ｔ１と異なってもよいし、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻ｔｂのみが、書き込み電圧ＶＷＲの立ち下りの時刻ｔ３と異なってもよい。

（ｄ） まとめ
本実施形態の磁気メモリは、書き込み動作時において、非選択電圧を非選択ビット線及び非選択ワード線に印加する。
これによって、本実施形態の磁気メモリは、書き込み動作時における非選択セルの誤動作を、抑制できる。

この結果として、本実施形態の磁気メモリは、メモリの信頼性を向上できる。

したがって、第２の実施形態の磁気メモリは、メモリの特性を向上できる。

（３） 第３の実施形態
図２４乃至図３１を参照して、第３の実施形態の磁気メモリ（例えば、ＭＲＡＭ）及びその制御方法について、説明する。

（ａ）基本例
図２４を参照して、本実施形態のＭＲＡＭの基本例について、説明する。

図２４は、本実施形態のＭＲＡＭの書き込み動作に用いられる書き込み電圧のパルス波形を示す、電圧波形図である。

図２４に示されるように、本実施形態において、ある期間ＴＩが、セレクタ素子２００に対するスイッチ電圧ＶＳＷの印加期間ＴＳＥＬとＭＴＪ素子１００に対するプログラム電圧ＶＰＧＭの印加期間ＴＭＴＪとの間に、設けられている。

この期間ＴＩによって、スイッチ電圧ＶＳＷは、プログラム電圧ＶＰＧＭから分離される。

期間ＴＩにおいて、書き込み電圧ＶＷＲの電圧値は、電圧値Ｖａより小さい。例えば、期間ＴＩにおける書き込み電圧ＶＷＲの電圧値は、０Ｖに設定される。

期間ＴＩの長さは、セレクタ素子２００が、オン状態（低抵抗状態）からオフ状態（高抵抗状態）に遷移する期間より短い。セレクタ素子２００は、期間ＴＩ及び期間ＴＭＴＪにおいてオン状態を維持する。

それゆえ、図２３のように、書き込み電圧ＶＷＲにおけるスイッチ電圧とプログラム電圧との間に、スイッチ電圧の電圧値より小さい電圧値の期間が設けられていたとしても、本実施形態は、第１の実施形態の効果と同様の効果を得ることができる。

（ｂ）具体例
図２５乃至図３１を参照して、本実施形態のＭＲＡＭの具体例について、説明する。

（ｂ−１）具体例１
図２５及び図２６を参照して、本実施形態のＭＲＡＭの具体例１について説明する。

＜構成例＞
図２５は、本実施形態のＭＲＡＭの具体例におけるカラム側書き込み回路の内部構成の一例を示す等価回路図である。

図２５に示されるように、カラム側書き込み回路１３Ａは、２つのインバータ１３７Ａ，１３７Ｂと、２つのＰ型トランジスタＰ１，Ｐ２とを含む。

Ｐ型トランジスタＰ１の一端は、電圧端子１９９ａに接続される。Ｐ型トランジスタＰ１の他端は、カラム制御回路１１の電圧ノード１１１に接続される。Ｐ型トランジスタＰ１のゲートは、インバータ１３７Ａの出力端子に接続されている。
インバータ１３７Ａの入力端子に、制御信号ＳＥＬが、供給される。

制御信号ＳＥＬは、インバータ１３７Ａを介して、Ｐ型トランジスタＰ１のゲートに供給される。

Ｐ型トランジスタＰ２の一端は、電圧端子１９９ｂに接続される。Ｐ型トランジスタＰ２の他端は、カラム制御回路１１の電圧ノードに接続される。Ｐ型トランジスタＰ２のゲートは、インバータ１３７Ｂの出力端子に接続される。

インバータ１３７Ｂの入力端子に、制御信号ＷＲが、供給される。

制御信号ＷＲは、インバータ１３７Ｂを介して、Ｐ型トランジスタＰ２のゲートに供給される。

尚、本実施形態のＭＲＡＭにおいて、ロウ側書き込み回路１３Ｂの構成は、図１３に示される例と実質的に同じである。

図２４に示される書き込み電圧ＶＷＲのように、セレクタ素子２００のスイッチ期間ＴＳＥＬとＭＴＪ素子１００のプログラム期間ＴＭＴＪとの間に、ある長さの間隔（期間）ＴＩが存在する。

これによって、本実施形態のＭＲＡＭにおいて、書き込み動作の印加時おける、スイッチ電圧の印加と、プログラム電圧の印加は、互いに独立に制御される。

図２４の書き込み電圧ＶＷＲが選択セルＭＣｉに印加される場合において、例えば、図１５の例のように、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘは、電気的にフローティングな状態に設定される。

＜動作例＞
図２６は、本実施形態のＭＲＡＭの動作例を説明するためのタイミングチャートである。

図２６に示されるように、書き込み電圧ＶＷＲの印加の開始前の時刻ｔ１において、選択カラム信号ＣＳの信号レベル及び選択ロウ信号ＲＳの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。“Ｈ”レベルの選択カラム信号ＣＳ及び“Ｈ”レベルの選択ロウ信号ＲＳによって、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉが、活性化され、選択状態に設定される。これによって、選択ビット線ＢＬｉ及び選択ワード線ＷＬｉは、電圧を印加することが可能な状態になる。

例えば、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘは、電気的にフローティング状態に設定される。

時刻ｔ０において、制御信号ＳＥＬは、“Ｌ”レベルに設定され、制御信号ＷＲは、“Ｌ”レベルに設定される。

カラム側書き込み回路１３Ａにおいて、“Ｌ”レベルの制御信号ＳＥＬが、インバータ１３７Ａに供給され、“Ｌ”レベルの制御信号ＷＲが、インバータ１３７Ｂに供給される。

インバータ１３７Ａは、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ１のゲートに出力する。Ｐ型トランジスタＰ１は、“Ｈ”レベルの信号によって、オフする。

インバータ１３７Ｂは、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ２のゲートに出力する。Ｐ型トランジスタＰ２は、“Ｈ”レベルの信号によって、オフする。

これによって、カラム制御回路１１の電圧ノードは、電圧端子１９９ａ，１９９ｂから電気的に分離される。

ロウ側書き込み回路１３Ｂにおいて、“Ｌ”レベルの制御信号ＷＲ，ＳＥＬによって、ロウ制御回路１２の電圧ノード１２１は、グランド端子１９９ｄに電気的に接続される。

時刻ｔ１において、制御回路１８は、制御信号ＳＥＬの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。制御信号ＷＲの信号レベルが、“Ｌ”レベルに維持される。

カラム側書き込み回路１３Ａは、時刻ｔ１において、“Ｈ”レベルの制御信号ＳＥＬが供給されると、以下のように、動作する。

“Ｈ”レベルの制御信号ＳＥＬが、インバータ１３７Ａに供給される。
インバータ１３７Ａは、“Ｌ”レベルの信号（“Ｈ”レベルの信号ＳＥＬの反転信号）をＰ型トランジスタＰ１のゲートに出力する。

これによって、カラム側書き込み回路１３Ａの電圧端子１９９ａは、カラム制御回路１１の電圧ノード１１１に電気的に接続される。

インバータ１３７Ｂは、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ２のゲートに出力する。オフ状態のＰ型トランジスタＰ２によって、カラム制御回路１１は、電圧端子１９９ｂから電気的に分離される。

このように、電圧値Ｖａの電圧が、選択ビット線ＢＬｉに印加される。

ロウ側書き込み回路１３Ｂにおいて、“Ｈ”レベルの制御信号ＳＥＬ及び“Ｌ”レベルの制御信号ＷＲによって、ＯＲゲート１３５は、“Ｈ”レベルの信号を、Ｎ型トランジスタＮ２のゲートに出力する。これによって、Ｎ型トランジスタＮ２は、オン状態に設定される。

ロウ制御回路１２の電圧ノード１２１は、オン状態のＮ型トランジスタＮ２によって、グランド端子１９９ｄに電気的に接続される。

この結果として、０Ｖの電圧が、選択ワード線ＷＬｉに印加される。

このように、時刻ｔ１において、電圧値Ｖ１の書き込み電圧ＶＷＲ（スイッチ電圧ＶＳＷ）の印加が、開始される。上述のように、書き込み電圧ＶＷＲ（電圧値Ｖａ）の大部分は、セレクタ素子２００に、印加される。

電圧値Ｖａの印加によって、時刻ｔ１から時刻ｔ２ａまでの期間ＴＳＥＬにおいて、選択セルＭＣｉ内のセレクタ素子２００の抵抗状態は、高抵抗状態から低抵抗状態に変わる。

これによって、セレクタ素子２００は、オン状態に設定される。

時刻ｔ２ａにおいて、制御回路１８は、制御信号ＳＥＬの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。

カラム側書き込み回路１３Ａは、時刻ｔ１において、“Ｌ”レベルの制御信号ＳＥＬが供給されると、以下のように、動作する。

“Ｌ”レベルの制御信号ＷＲが、インバータ１３７Ａに供給される。
“Ｈ”レベルの信号が、インバータ１３７ＡからＰ型トランジスタＰ１に供給される。それゆえ、Ｐ型トランジスタＰ１はオフする。また、Ｐ型トランジスタＰ２も、オフ状態である。

これによって、カラム制御回路１１の電圧ノード１１１は、電圧端子１９９ａ，１９９ｂから電気的に分離される。

このように、選択ビット線ＢＬｉに対する電圧の印加が、一時的に停止される。

ロウ側書き込み回路１３Ｂにおいて、“Ｌ”レベルの制御信号ＳＥＬ及び“Ｌ”レベルの制御信号ＷＲの供給時、Ｎ型トランジスタＮ２は、オン状態である。

それゆえ、オン状態のＮ型トランジスタＮ２によって、０Ｖの電圧が選択ワード線ＷＬｉに印加される。

この結果として、書き込み動作中の時刻ｔ２ａにおいて、選択セルに印加される電圧は、０Ｖになる。

時刻ｔ２ａから時刻ｔ２ｂまでの期間ＴＩにおいて、制御信号ＳＥＬ，ＷＲの信号レベルは、“Ｌ”レベルに維持される。尚、期間ＴＩは、電圧が印加されていない状態のセレクタ素子２００がオン状態からオフ状態へスイッチするまでの期間より短い。
したがって、セレクタ素子２００は、期間ＴＩにオン状態を維持する。

時刻ｔ２ｂにおいて、制御回路１８は、制御信号ＷＲの信号レベルを“Ｌ”レベルから“Ｈ”レベルへ変える。制御信号ＳＥＬの信号レベルは、“Ｌ”レベルに維持される。

カラム側書き込み回路１３Ａは、時刻ｔ２ｂにおいて、“Ｈ”レベルの制御信号ＷＲが供給されると、以下のように、動作する。

“Ｈ”レベルの制御信号ＷＲが、インバータ１３７Ｂに供給される。インバータ１３７Ｂは、“Ｌ”レベルの信号を、Ｐ型トランジスタＰ２のゲートに供給する。“Ｌ”レベルの信号によって、Ｐ型トランジスタＰ２はオンする。

これによって、カラム制御回路１１の電圧ノード１１１は、オン状態のＰ型トランジスタＰ２によって、電圧端子１９９ｂに電気的に接続される。

Ｐ型トランジスタＰ１は、インバータ１３７Ａから“Ｈ”レベルの信号によって、オフしている。

この結果として、電圧端子１９９ｂの電圧Ｖｂが、カラム制御回路１１の電圧ノード１１１に印加される。

ロウ側書き込み回路１３Ｂは、“Ｈ”レベルの制御信号ＷＲが供給されると、以下のように、動作する。

“Ｈ”レベルの制御信号ＷＲと“Ｌ”レベルの制御信号ＳＥＬとが、ＯＲゲート１３５に供給される。ＯＲゲート１３５からの“Ｈ”レベルの信号によって、Ｎ型トランジスタＮ２は、オンする。
オン状態のＮ型トランジスタＮ２によって、ロウ制御回路１２の電圧ノード１２１は、グランド端子１９９ｄに電気的に接続される。

このように、カラム制御回路１１は、電圧Ｖｂを選択ビット線ＢＬｉに印加し、ロウ制御回路１２は、グランド電圧ＶＳＳ（０Ｖ）を選択ワード線ＷＬｉに印加する。
この結果として、選択セルＭＣｉに、選択ビット線ＢＬｉと選択ワード線ＷＬｉとの電位差Ｖｂが、印加される。

上述のように、書き込み電圧ＶＷＲの大部分（電圧値Ｖｂ）が、プログラム電圧として、ＭＴＪ素子１００に、印加される。

時刻ｔ３において、制御信号ＷＲの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。制御信号ＳＥＬの信号レベルは、“Ｌ”レベルに維持されている。

時刻ｔ３において、カラム側書き込み回路１３Ａは、制御信号ＳＥＬ，ＷＲによって、以下のように、動作する。

“Ｌ”レベルの制御信号ＷＲによって、インバータ１３７Ｂは、“Ｈ”レベルの信号を、Ｐ型トランジスタＰ２のゲートに供給する。“Ｈ”レベルの信号によって、Ｐ型トランジスタＰ１はオフする。
オフ状態のＰ型トランジスタによって、カラム制御回路１１の電圧ノード１１１は、オフ状態のＰ型トランジスタＰ２によって、電圧端子１９９ｂから電気的に分離される。
また、オフ状態のＰ型トランジスタＰ２によって、カラム制御回路１１の電圧ノード１１１は、電圧端子１９９ａから電気的に分離される。

これによって、カラム側書き込み回路１３Ａから選択ビット線ＢＬｉへの電圧の印加は、停止される。

時刻ｔ３において、ロウ側書き込み回路１３Ｂは、制御信号ＳＥＬ，ＷＲによって、以下のように、動作する。

“Ｌ”レベルの制御信号ＷＲと“Ｌ”レベルの制御信号ＳＥＬとによって、ＯＲゲート１３５は、“Ｈ”レベルの信号を、Ｎ型トランジスタＮ２のゲートに出力する。“Ｈ”レベルの信号によって、Ｎ型トランジスタＮ２はオンする。

オン状態のＮ型トランジスタＮ２によって、ロウ制御回路１２の電圧ノード１２１は、グランド端子１９９ｄに電気的に接続される。

これによって、ロウ側書き込み回路１３Ｂから選択ワード線ＷＬｉに、グランド電圧が印加される。

このように、時刻ｔ３において、選択セルに対する印加電圧は、０Ｖになる。

したがって、プログラム電圧は、時刻ｔ２ｂから時刻ｔ３までの期間ＴＭＴＪにおいて、選択セルに印加される。

上述のように、時刻ｔ２ｂから時刻ｔ３までの印加期間ＴＭＴＪにおける電圧値Ｖｂの印加によって、書き込みデータが、選択セルＭＣｉ内のＭＴＪ素子１００に書き込まれる。

時刻ｔ４において、選択信号ＣＳ，ＲＳの信号レベルが、“Ｌ”レベルに設定される。これによって、カラム制御回路１１は、選択ビット線ＢＬｉを非活性化し、ロウ制御回路１２は、選択ワード線ＷＬｉを非活性化する。この結果として、選択セルは、非活性化する。

以上のように、本実施形態のＭＲＡＭの書き込み動作が、終了する。

本具体例のように、本実施形態のＭＲＡＭにおいて、書き込み回路１３Ａ，１３Ｂは、スイッチ電圧の印加期間とプログラム電圧の印加期間との間に、選択セルＭＣｉに電圧が印加されない期間（又は、スイッチ電圧より小さい電圧が印加される期間）ＴＩを含む書き込み電圧ＶＷＲを、生成できる。

（ｂ−２）具体例２
図２７及び図２８を参照して、本実施形態のＭＲＡＭの具体例２について説明する。

図２７は、本実施形態のＭＲＡＭの具体例２における、書き込み動作時に用いられる各種の電圧のパルス波形を示す電圧波形図である。

図２７に示されるように、書き込み電圧ＶＷＲがスイッチ電圧とプログラム電圧との間に間隔ＴＩを有する場合において、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２が、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加されてもよい。

これによって、本実施形態の具体例２のＭＲＡＭは、書き込み動作時における非選択セルの誤動作が、抑制できる。

図２８は、本実施形態のＭＲＡＭの書き込み回路の構成例を示す等価回路図である。

図２８に示されるように、カラム側書き込み回路１３Ｂは、非選択電圧ＶＩＮＨ１を出力するための、Ｐ型トランジスタＰ３をさらに含む。

Ｐ型トランジスタＰ３の一端は、電圧端子１９９ｅに接続される。Ｐ型トランジスタＰ３の他端は、カラム制御回路１１の電圧ノード１１１に接続される。Ｐ型トランジスタＰ３のゲートは、インバータ１３９Ａの出力端子に接続される。
インバータ１３９Ａの入力端子に、制御信号ＩＮＨ１が、供給される。

尚、本具体例において、ロウ側書き込み回路１３Ｂは、図２０に示される回路と同じ回路でよい。

図２７に示されるように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち上りの開始の時刻は、書き込み電圧ＶＷＲにおけるスイッチ電圧の立ち上りの開始（例えば、０Ｖから電圧値Ｖａへの変化）の時刻ｔ１と実質的に同じタイミングに設定されている。

時刻ｔ１において、制御信号ＩＮＨ１，ＩＮＨ２の信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。これによって、図２８のＰ型トランジスタＰ３及び図２０のＰ型トランジスタＰ４が、オンする。

それゆえ、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２が、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加される。

非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻は、スイッチ電圧ＶＳＷの立ち下りの開始（例えば、電圧値Ｖａから０Ｖへの変化）の時刻ｔ２ａと実質的に同じタイミングに設定されている。

時刻ｔ２ａにおいて、制御信号ＩＮＨ１，ＩＮＨ２の信号レベルが、“Ｈ”レベルから“Ｌ”レベルに遷移される。これによって、図２８のＰ型トランジスタＰ３及び図２０のＰ型トランジスタが、オフする。

したがって、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに対する非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の印加が、停止される。

このように、図２７及び図２８の例において、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の電圧値は、時刻ｔ１で増加し、時刻ｔ２ａで減少する。

以上のように、本実施形態のＭＲＡＭの具体例２は、誤書き込み防止のための非選択電圧が用いられた場合に、非選択電圧に起因する消費電力の増大を抑制することができる。

（ｂ−３）具体例３
図２９乃至図３１を参照して、本実施形態の磁気ＭＲＡＭの具体例３について、説明する。

図２９は、本実施形態のＭＲＡＭの具体例３の書き込み動作における、書き込み電圧及び非選択電圧の電圧波形図である。

図２９に示されるように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の印加のタイミングは、書き込み電圧に含まれるスイッチ電圧／プログラム電圧の立ち上り及び立ち下りのタイミングと異なってもよい。

本具体例において、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち上りの時刻ｔａは、スイッチ電圧（書き込み電圧ＶＷＲ）の立ち上りの開始の時刻ｔ１よりも早い。

非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻ｔｂは、スイッチ電圧の立ち下りの開始の時刻ｔ２ａよりも遅く、プログラム電圧の立ち上りの開始（例えば、０Ｖから電圧値Ｖｂへの変化）の時刻ｔ２ｂより早い。

図３０は、図２９の変形例を示す書き込み電圧及び非選択電圧の電圧波形図である。

図３０に示されるように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち上りの開始の時刻ｔａのみが、スイッチ電圧（書き込み電圧）の立ち上りの開始の時刻と異なってもよい。

尚、図３０とは反対に、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻のみが、スイッチ電圧の立ち下りの開始の時刻と異なってもよい。

図３１は、図２９の変形例を示す書き込み電圧及び非選択電圧の電圧波形図である。

図３１に示されるように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の立ち下りの開始の時刻ｔｂ２は、プログラム電圧の立ち下りの開始（電圧値Ｖｂから０Ｖへの変化）の時刻ｔ３より遅くともよい。

本実施形態のＭＲＡＭの具体例３は、電圧のパルスの立ち上りマージンが拡大できる。

以上のように、第３の実施形態の磁気メモリは、メモリの特性を向上できる。

（４） 第４の実施形態
図３２及び図３３を参照して、第４の実施形態の磁気メモリ（例えば、ＭＲＡＭ）及びその制御方法について、説明する。

本実施形態において、上述の実施形態のＭＲＡＭの読み出し動作について、説明する。

上述のように、電圧効果型ＭＴＪ素子において、ＭＴＪ素子の磁化配列状態がＰ状態からＡＰ状態へ変えるための電圧の極性は、ＭＴＪ素子の磁化配列状態がＡＰ状態からＰ状態へ変えるための電圧の極性と同じである。

このようなユニポーラ型の素子において、読み出し動作時におけるメモリセルへの誤書き込みを抑制するために、読み出し電圧の極性が、書き込み電圧の極性と反対であることが望ましい場合がある。

この場合において、書き込み動作時におけるビット線及びワード線の電位の関係とは反対に、読み出し動作時において、選択ワード線が、高電位側に設定され、選択ビット線が、低電位側に設定される。

図３２は、本実施形態のＭＲＡＭの読み出し動作時における、読み出し電圧を示す電圧波形図である。

図３２に示されるように、読み出し電圧ＶＲＤのパルス波形の第１の期間ＴＳＥＬにおいて、電圧値Ｖｃがメモリセル（選択セル）ＭＣに印加され、第１の期間ＴＳＥＬに続く第２の期間ＴＲＤにおいて、第１の電圧値Ｖｃより低い第２の電圧値ＶｒがメモリセルＭＣに印加される。

第１の電圧値Ｖｃは、セレクタ素子２００をオン状態に設定するための電圧値である。例えば、電圧値Ｖｃは、書き込み電圧ＶＷＲにおけるスイッチ電圧の電圧値Ｖａと実質的に同じ電圧値を有する。電圧値Ｖｃは、ＭＴＪ素子の磁化反転しきい値（例えば、電圧値Ｖｂ）より小さい。

第２の電圧値Ｖｒは、ＭＴＪ素子１００の抵抗状態を判別するための電圧値である。電圧値Ｖｒは、記憶層１０１の磁化反転しきい値より小さい電圧値である。本実施形態において、読み出し電圧ＶＲＤのうち、電圧値Ｖｒの部分は、判定電圧ＶＤＴＭとよばれる場合がある。

例えば、選択セルＭＣｉ内のデータの判定は、期間ＴＲＤ中に、配線（例えば、ビット線）における電流の発生又は配線の電位／電流値の変動が、読み出し回路１４Ａ，１４Ｂのセンスアンプ回路を用いて検知されることによって、実行される。選択セルＭＣｉ内のデータの判定結果は、期間ＴＲＤ中に、得られる。

図３２において、電圧値Ｖｃの大きさが、電圧値Ｖｒの大きさより大きい例が示されている。但し、ＭＴＪ素子１００及びセレクタ素子２００の特性に応じて、電圧値Ｖｃの大きさが、電圧値Ｖｒの大きさと同じでもよいし、電圧値Ｖｃの大きさが、電圧値Ｖｒの大きさより小さくてもよい。

読み出し動作時において、書き込み動作時と同様に、セレクタ素子２００がオン状態に設定されるまでの期間（時刻ｔｒから時刻ｔｘまでの期間）において、読み出し電圧ＶＲＤの大部分は、セレクタ素子２００に分圧される。それゆえ、時刻ｔｒから時刻ｔｘまでの期間において、セレクタ素子２００の端子間電圧ＶＳＥＬは、電圧値Ｖｃを有する。

そして、時刻ｔｘにおいてセレクタ素子２００がオン状態に変化すると、読み出し電圧ＶＲＤの大部分は、ＭＴＪ素子１００に分圧される。それゆえ、時刻ｔｘからｔｓまでの期間において、ＭＴＪ素子１００の端子間電圧ＶＭＴＪは、電圧値Ｖｃを有する。時刻ｔｓからｔｔまでの期間において、ＭＴＪ素子１００の端子間電圧ＶＭＴＪは、電圧値Ｖｒを有する。

例えば、セレクタ素子２００は、時刻ｔｔの後にオン状態からオフ状態に変化するように、セレクタ素子２００の特性が、設計される。

図３３は、本実施形態のＭＲＡＭの読み出し動作における、メモリセルアレイ内の配線の電位状態を示す模式図である。

ＭＲＡＭの読み出し動作時において、図２のカラム側読み出し回路１４Ａ及びロウ側読み出し回路１４Ｂは、読み出し電圧ＶＲＤを、選択セルＭＣｉに印加する。

図３３に示されるように、選択セルＭＣｉに対する読み出し動作時において、ある電圧値の読み出し電圧ＶＲＤが、選択ワード線ＷＬｉに印加され、０Ｖの電圧が選択ビット線ＢＬｉに印加される。

読み出し動作時において、選択ワード線ＷＬｉが高電位側に設定され、選択ビット線ＢＬｉが低電位側に設定される。

例えば、ロウ側読み出し回路１４Ｂが、選択ワード線ＷＬｉに正の電圧を印加する。カラム側読み出し回路１４Ｂが、選択ビット線ＢＬｉに０Ｖの電圧を印加する。読み出し電圧ＶＲＤによって、電流（読み出し電流）が選択セルＭＣｉ内に流れる。これによって、選択セルＭＣは信号（読み出し信号）を出力する。

カラム側読み出し回路１４Ｂは、選択セルＭＣｉから選択ビット線ＢＬｉに出力される読み出し信号をセンスする。選択セルＭＣｉからの読み出し信号の大きさ（例えば、電流値）は、ＭＴＪ素子１００の抵抗状態（磁化配列状態）に応じて変化する。

カラム側読み出し回路１４Ｂによる選択セルＭＣｉの読み出し信号のセンス結果（例えば、読み出し信号の大きさの比較結果）に基づいて、選択セルＭＣｉ内のデータが、判別され、読み出される。

図３３のような選択ビット線ＢＬｉ及び選択ワード線ＷＬｉの電位の制御によって、読み出し動作時における選択セル（ＭＴＪ素子）ＭＣｉに対する印加電圧の極性は、書き込み動作時における選択セルに対する印加電圧の極性に対して反対になる。

本実施形態において、図３３の読み出し動作時のように、選択ワード線ＷＬｉの電位が選択ビット線ＢＬｉの電位より高くなるように、ＭＴＪ素子１００に対して電圧が印加されている状態は、負バイアス状態とよばれる。

これに対して、書き込み動作時のように、ビット線の電位がワード線の電位より高くなるように、ＭＴＪ素子１００に対して電圧が印加されている状態は、正バイアス状態と呼ばれる。

例えば、図９の（ａ）に示されるように、正バイアス状態において、ＭＴＪ素子１００の参照層１０２が高電位側に設定され、ＭＴＪ素子１００の記憶層１０１が低電位側に設定される。これに対して、負バイアス状態において、ＭＴＪ素子１００の参照層１０２が低電位側に設定され、ＭＴＪ素子１００の記憶層１０１が高電位側に設定される。

上述のように、セレクタ素子２００はバイポーラ型の素子である。それゆえ、正バイアス状態の読み出し電圧ＶＲＤがメモリセルＭＣに印加されたとしても、セレクタ素子２００は、オン状態に設定できる。

例えば、読み出し回路１４Ａ，１４Ｂは、読み出し動作時において、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘを、電気的にフローティングな状態に設定する。
読み出し動作中に、非選択ビット線及ＢＬｘ及び非選択ワード線ＷＬｘが、電気的にフローティングな状態に設定される場合、読み出し動作時におけるＭＲＡＭの消費電力を低減できる。

尚、図３５のパルス形状を有する読み出し電圧ＶＲＤは、書き込み回路の回路構成（例えば、図１２の回路）と類似の回路によって、生成できる。例えば、判定電圧を出力する電源端子の電圧値が、図１２の回路の電源端子１９９ｂの電圧値が、電圧値Ｖｒに設定される。また、制御信号ＷＲの代わりに、判定電圧の出力のタイミングを制御するための制御信号が、図１２の回路に供給される。このような回路を、読み出し回路１４Ａ，１４Ｂが含む。

例えば、本実施形態のＭＲＡＭにおける読み出し動作は、書き込み動作の事前読み出しに適用できる。

以上のように、第４の実施形態の磁気メモリは、読み出し動作を実行することができる。

（５） 第５の実施形態
図３４及び図３５を参照して、第５の実施形態の磁気メモリ（例えば、ＭＲＡＭ）及びその制御方法について、説明する。

図３４は、本実施形態のＭＲＡＭの読み出し動作時における、メモリセルアレイ内の各配線の電圧の印加状態を模式的に示す図である。

図３４に示されるように、読み出し電圧ＶＲＤの印加時の期間ＴＲＤにおいて、非選択電圧ＶＩＮＨａ，ＶＩＮＨｂが、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加されてもよい。

例えば、読み出し動作時において、非選択電圧ＶＩＮＨａ，ＶＩＮＨｂは、読み出し回路１４Ａ，１４Ｂによって、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加される。

図３５は、本実施形態のＭＲＡＭの読み出し動作に用いられる各種の電圧の電圧波形図である。

図３５に示されるように、読み出し電圧ＶＲＤにおけるスイッチ電圧の印加時（期間ＴＳＥＬ）において、非選択電圧ＶＩＮＨａ，ＶＩＮＨｂの電圧値は、０Ｖに設定されている。期間ＴＳＥＬにおいて、０Ｖの電圧が、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加されている。これによって、非選択セルＭＣｘのセレクタ素子２００は、オンされず、オフ状態を維持する。

尚、セレクタ素子２００のオン電圧（例えば、電圧値Ｖｃ）以下であり、０Ｖより大きい電圧値を有する電圧が、期間ＴＳＥＬにおいて、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加されてもよい。

ＭＴＪ素子１００に、電圧値Ｖｒの電圧が印加されている期間ＴＲＤにおいて、電圧値Ｖｒの非選択電圧ＶＩＮＨ３，ＶＩＮＨ４が、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに、印加される。

これによって、選択ワード線ＷＬｉと非選択ビット線ＢＬｘとの間の電位差、及び、非選択ビット線ＢＬｘと非選択ワード線ＷＬｘとの間の電位差は、０Ｖになる。それゆえ、選択ワード線共有セルからの電流（出力信号）、及び、非共有セルからの電流は、削減される。

ここで、非選択セルＭＣｘに電流が流れる場合、非選択セルＭＣｘからの電流が、選択セル内を流れる読み出し電流に混合し、選択セルＭＣｉの読み出し信号が変動する可能性がある。

メモリセルアレイ内のメモリセルの個数が大きくなると、複数の非選択セルからの電流の合計は大きくなる。そのため、メモリセルアレイの記憶密度が高くなると、選択セルの読み出し信号が劣化する可能性がある。

本実施形態のように、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２が非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに印加されることによって、非選択セルＭＣｘからの出力信号（ノイズ）を低減できる。

例えば、本実施形態のＭＲＡＭにおける読み出し動作は、書き込み動作の事前読み出しに適用できる。

この結果として、本実施形態のＭＲＡＭは、非選択セルからのノイズに起因する選択セルの読み出し信号（読み出し電流）の劣化を、抑制できる。

以上のように、第５の実施形態の磁気メモリは、読み出し動作を実行することができる。

（６） 第６の実施形態
図３６乃至図３９を参照して、第６の実施形態の磁気メモリ（例えば、ＭＲＡＭ）及びその制御方法について、説明する。

上述のように（例えば、図１４参照）、電圧効果型ＭＴＪ素子がメモリ素子に用いられる場合、書き込みシーケンスとして、ＭＴＪ素子に対するデータの書き込み（記憶層の磁化の反転）前に、メモリセルＭＣ内に記憶されているデータが、事前読み出しによって判別される。

本実施形態のＭＲＡＭにおいて、事前読み出しと書き込み動作とが、一連の電圧パルスを用いて、実行される。これによって、メモリセル内のセレクタ素子のスイッチが、事前読み出しと書き込み動作とで共通化され、１回でよくなる。

この結果として、本実施形態のＭＲＡＭは、書き込みシーケンスの期間を、短縮でき、メモリの動作速度を向上できる。

以下において、本実施形態のＭＲＡＭの書き込みシーケンスについて、より具体的に説明する。

（ａ）基本例
図３６は、本実施形態のＭＲＡＭの書き込み動作に用いられる電圧を示す電圧波形図である。

図３６において、書き込み電圧ＶＷＲの電圧波形、選択ワード線ＷＬｉに対する印加電圧の電圧波形、及び、選択ビット線ＢＬｉに対する印加電圧の電圧波形が示されている。

図３６に示されるように、電圧値Ｖｂのプログラム電圧の印加の前に、セレクタ素子２００のオン状態の設定及び読み出し電圧の印加が、実行される。

上述のように、本実施形態のＭＲＡＭにおいて、電圧効果型ＭＴＪ素子は、ユニポーラ型メモリ素子として、動作する。
それゆえ、プログラム電圧ＶＰＧＭの極性に対して反対の極性を有する電圧を用いて、セレクタ素子２００のオン状態の設定及びＭＴＪ素子１００に対する読み出し動作が、実行される。セレクタ素子２００は、バイポーラ型の素子であるため、負バイアス状態で選択セルに電圧が印加された場合であっても、セレクタ素子２００は、オン状態に設定されることが可能である。

セレクタ素子２００のオン状態の設定及び読み出し電圧の印加時において、ＭＴＪ素子１００のバイアス状態が負バイアス状態となるように、選択ワード線ＷＬｉが、高電位側に設定され、選択ビット線ＢＬｉが、低電位側に設定される。

時刻ｔｒからの期間ＴＳＥＬにおいて、電圧値Ｖｃの電圧が、選択ワード線ＷＬｉに印加される。期間ＴＳＥＬにおいて、０Ｖの電圧が、選択ビット線ＢＬｉに印加される。電圧値Ｖｃの電圧の印加によって、期間ＴＳＥＬのある時刻ｔｘにおいて、セレクタ素子２００は、オン状態に設定される。

時刻ｔｘの後の時刻ｔｓにおいて、選択ワード線ＷＬｉの電位が低下され、選択ワード線ＷＬｉの電圧値は、電圧値Ｖｒに設定される。尚、セレクタ素子２００及びＭＴＪ素子１００の特性に応じて、選択ワード線ＷＬｉの電圧値は、電圧値Ｖｃ以上に増加されてもよい。

時刻ｔｓからの期間ＴＲＤにおいて、０Ｖの電圧が、選択ビット線ＢＬｉが印加される。期間ＴＲＤにおいて、電圧値Ｖｒの判定電圧が、負バイアス状態で、ＭＴＪ素子１００に印加される。これによって、期間ＴＲＤにおいて、選択セルＭＣｉ内のデータが、判別される。選択セルＭＣｉ内のデータが書き込みデータと異なる場合、読み出し電圧ＶＲＤの印加の後に、プログラム電圧ＶＰＧＭが、印加される。

時刻ｔｔにおいて、選択ワード線ＷＬｉの電圧値が、電圧値Ｖｒから０Ｖに低下される。時刻ｔｔにおいて、選択ビット線ＢＬｉの電圧値が、０Ｖから電圧値Ｖｂに上昇される。これによって、電圧値Ｖｂのプログラム電圧が、正バイアス状態で、ＭＴＪ素子１００に印加される。

時刻ｔｕにおいて、選択ビット線ＢＬｉの電圧値が、電圧値Ｖｂから０Ｖに低下される。時刻ｔｔから時刻ｔｕまでの期間ＴＭＴＪは、記憶層１０１の磁化の歳差運動の半周期の長さ（図１１の時刻ｔ２から時刻ｔ３までの期間）に対応する。

この結果として、時刻ｔｔから時刻ｔｕまでのパルス幅（期間）ＴＭＴＪのプログラム電圧が、ＭＴＪ素子１００に印加される。これによって、選択セルＭＣｉのＭＴＪ素子１００において、記憶層１０１の磁化は、反転する。

セレクタ素子２００が、時刻ｔｕの後にオン状態からオフ状態に変化するように、セレクタ素子２００の特性が、設計される。セレクタ素子２００は、時刻ｔｓから時刻ｔｔまでの期間において、オン状態を継続する。

選択セルＭＣｉ内のデータが書き込みデータと同じである場合、読み出し電圧ＶＲＤの印加の後におけるプログラム電圧ＶＰＧＭの印加無しに、書き込みシーケンスが終了する。

尚、セレクタ素子２００のオン／オフの制御、及び、読み出し電圧ＶＲＤの印加は、読み出し回路１４Ａ，１４Ｂによって実行されてもよいし、書き込み回路１３Ａ，１３Ｂによって実行されてもよい。

以上のように、本実施形態のＭＲＡＭは、読み出し電圧とプログラム電圧とが連続したパルス波形の書き込み電圧によって、事前読み出しと書き込み動作（プログラム動作）とが連続して実行される。

（ｂ）変形例
図３７を参照して、本実施形態のＭＲＡＭの変形例について説明する。

図３７は、本実施形態のＭＲＡＭの変形例における、ＭＲＡＭの書き込み電圧の電圧波形、選択ビット線の電圧波形及び選択ワード線の電圧波形を示す、電圧波形図である。

図３６の例において、選択ワード線ＷＬｉの電圧値の立ち下りの開始の時刻は、選択ビット線ＢＬｉの電圧値の立ち上りの開始の時刻と同じ時刻に設定されている。

図３７に示されるように、選択ワード線ＷＬｉの電圧値の立ち下りの開始の時刻は、選択ビット線ＢＬｉの電圧値の立ち上りのタイミングより遅くともよい。

例えば、時刻ｔｕにおいて、選択ワード線ＷＬｉの電圧値は、選択ビット線ＢＬｉの電圧値の立ち下りの開始と同時に、電圧値Ｖｒから０Ｖに低下される。

この場合において、期間ＴＭＴＪにおいて、選択ワード線ＷＬｉの電圧値は、電圧値Ｖｒに維持されている。

これに伴って、期間ＴＭＴＪにおける選択ビット線ＢＬｉの電圧値は、ＭＴＪ素子１００の磁化反転しきい値Ｖｂと読み出し電圧の電圧値Ｖｒとの和（Ｖｂ＋Ｖｒ）に設定される。

（ｃ）具体例
図３８及び図３９を参照して、本実施形態のＭＲＡＭの具体例を説明する。

読み出し電圧とプログラム電圧とが連続する書き込み電圧が選択セルに印加される場合において、非選択電圧が、非選択ビット線及び非選択ワード線に印加されてもよい。

図３８は、本実施形態のＭＲＡＭの具体例の一例における、ＭＲＡＭの書き込み電圧の電圧波形、選択／非選択ビット線の電圧波形及び選択／非選択ワード線の電圧波形を示す、電圧波形図である。

図３８に示されるように、書き込み電圧ＶＷＲの印加時において、非選択電圧ＶＩＮＨａが、非選択ビット線ＢＬｘに印加され、非選択電圧ＶＩＮＨｂが、非選択ワード線ＷＬｘに印加される。

時刻ｔｒにおいて、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに対する非選択電圧ＶＩＮＨａ，ＶＩＮＨｂの印加が、電圧値Ｖｃ（例えば、Ｖｃ＝Ｖａ）の電圧が選択ワード線ＷＬｉに印加されるタイミングと実質的に同時に、開始される。

例えば、期間ＴＳＥＬ（時刻ｔｒから時刻ｔｓ）において、非選択ビット線ＢＬｘの電圧値は、電圧値Ｖｉａに設定され、非選択ワード線ＷＬｘの電圧値は、電圧値Ｖｉｂに設定されている。

期間ＴＳＥＬにおいて、電圧値Ｖｉａが、ＭＴＪ素子１００に対して負バイアス状態で、選択ビット線ＢＬｉと非選択ワード線ＷＬｘとの間のメモリセルに、印加される。
また、非選択ビット線ＢＬｘと選択ワード線ＷＬｉとの間のメモリセルに、電圧値Ｖｉａ−Ｖｃが、印加される。

期間ＴＲＤにおいて、非選択ビット線ＢＬｘの電圧値は、電圧値Ｖｒに設定され、非選択ワード線ＷＬｘの電圧値は、電圧値Ｖｒに設定される。
図３８の例のように、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに対する電圧の印加によって、セレクタ素子２００の誤動作、及び、読み出しマージンの劣化が、抑制される。

図３９は、図３８の具体例と異なる一例を示す、ＭＲＡＭの書き込み電圧、選択／非選択ビット線及び選択／非選択ワード線の電圧波形図である。

図３９に示される例において、期間ＴＳＥＬにおいて、電圧値Ｖｉａの非選択電圧ＶＩＮＨａが、非選択ビット線ＢＬｘに印加され、電圧値Ｖｉｂの非選択電圧ＶＩＮＨｂが、非選択ワード線ＷＬｘに印加される。

事前読み出しの期間ＴＲＤ及びプログラム電圧の印加の期間ＴＭＴＪの期間において、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘの電圧値は、０Ｖに設定される。

ここで、図３８及び図３９のように、選択セルが負バイアス状態の電圧が印加されている期間において、選択ビット線共有セルに印加される電圧は電圧値Ｖｉａを有し、ロウ選択セルに印加される電圧は、電圧値Ｖｃ−Ｖｉｂを有し、他の非選択セルに印加される電圧は、電圧値Ｖｉａ−Ｖｉｂを有する。

例えば、電圧値Ｖｉａ，Ｖｉｂが、電圧値Ｖｃの半分の大きさ（Ｖｃ／２）程度に設定された場合、非選択ビット線−非選択ワード線間の非選択セルに対する印加電圧は、０Ｖになる。この場合において、メモリセルアレイ１０内に発生する消費電力を削減できる。

電圧値Ｖｉａが、電圧値Ｖｃの３分の２の大きさ（２Ｖｃ／３）程度に設定され、電圧値Ｖｉｂが、電圧値Ｖｃの３分の１の大きさ（Ｖｃ／３）程度に設定された場合、全ての非選択セルに対する印加電圧の電圧値は、電圧値Ｖｃ／３程度になる。この場合において、メモリセルアレイ１０内の複数のセレクタ素子２００において、スイッチ電圧のばらつきが存在していたとしても、セレクタ素子２００の誤動作が、抑制される。

尚、本実施形態において、書き込み動作時において、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘの電位状態は、電気的にフローティング状態に設定されてもよい。

（ｄ）まとめ
本実施形態の磁気メモリは、電圧効果型ＭＴＪ素子を含むメモリセルに対する書き込みシーケンスにおいて、事前読み出しとプログラム電圧とが、セレクタ素子のオン動作を共通化して、連続的に実行される。

それゆえ、本実施形態の磁気メモリは、事前読み出し及び書き込み動作の期間を短縮できる。この結果として、本実施形態の磁気メモリは、書き込み動作（書き込みシーケンス）を高速化できる。

以上のように、第６の実施形態の磁気メモリは、メモリの特性を向上できる。

（７） 第７の実施形態
図４０を参照して、第７の実施形態の磁気メモリ（例えば、ＭＲＡＭ）について、説明する。

上述の実施形態において、読み出し電圧の極性が、書き込み電圧（プログラム電圧）の極性と反対である場合について説明されている。
一方、本実施形態のＭＲＡＭは、読み出し電圧の極性が、書き込み電圧の極性と同じに設定されている。これによって、本実施形態のＭＲＡＭは、メモリセルアレイ内の配線に対する電圧の印加の制御を容易化でき、読み出し回路及び書き込み回路の回路設計を簡素化できる。

図４０は、本実施形態のＭＲＡＭの書き込みシーケンスにおける選択セルに対する印加電圧及びメモリセルアレイ内の配線に対する印加電圧を示す電圧波形図である。

図４０に示されるように、書き込みシーケンスの期間ＴＳＥＬにおいて、スイッチ電圧ＶＳＷが、選択セルＭＣｉに印加される。正の電圧値Ｖａの電圧が、選択ビット線ＢＬｉに印加され、０Ｖの電圧が、選択ワード線ＷＬｉに印加される。
これによって、セレクタ素子２００が、オン状態に設定される。

期間ＴＲＤにおいて、読み出し電圧ＶＲが、選択セルＭＣｉに印加される。正の電圧値Ｖｒの電圧が、選択ビット線ＢＬｉに印加され、０Ｖの電圧が選択ワード線ＷＬｉに印加される。
事前読み出しによって、選択セル内のデータ保持状態が、判定される。

事前読み出しの結果に基づいて、選択セルＭＣｉに対するデータの書き込みが実行される場合、期間ＴＭＴＪにおいて、プログラム電圧ＶＰＧＭが、選択セルＭＣｉに印加される。正の電圧値Ｖｂの電圧が、選択ビット線ＢＬｉに印加され、０Ｖの電圧が選択ワード線ＷＬｉに印加される。

このように、読み出し電圧の極性が、プログラム電圧の極性と同じである場合、書き込みシーケンス中において、０Ｖの電圧が、選択ワード線に、印加される。

尚、事前読み出しの結果に基づいて、ＭＴＪ素子の磁化が反転されない場合、期間ＴＭＴＪにおいて、０Ｖの電圧が、選択ビット線ＢＬｉに印加される。

本実施形態のように、事前読み出し時におけるＭＴＪ素子に印加される電圧の極性が、プログラム動作時におけるＭＴＪ素子に印加される電圧の極性と同じであっても、本実施形態のＭＲＡＭは、事前読み出しとプログラム動作とを、連続して実行できる。

尚、本実施形態のＭＲＡＭのように、正バイアス状態で事前読み出し及びプログラム動作が連続した書き込み動作が実行される場合であっても、非選択電圧が、非選択ビット線及び非選択ワード線に印加されてもよい。また、本実施形態のＭＲＡＭの書き込み動作時において、非選択ビット線及び非選択ワード線は、電気的にフローティングな状態に設定されてもよい。

以上のように、第７の実施形態の磁気メモリは、回路の内部構成を、簡素化できる。

（８） 第８の実施形態
図４１乃至図４７を参照して、第８の実施形態の磁気メモリ（例えば、ＭＲＡＭ）について、説明する。

実施形態のＭＲＡＭは、書き込み電圧の印加の後に、所定のデータが選択セル内に書き込まれた否かベリファイするために、選択セルに対してベリファイ動作を実行する。

ベリファイ動作において、書き込み電圧の印加後に、選択セルからデータが読み出される。読み出されたデータが、書き込みデータと一致するか否かベリファイされる。

上述のように、電圧効果型ＭＴＪ素子のスイッチ確率は、プログラム電圧のパルス幅に依存する。メモリセルアレイの記憶容量が大きい場合、配線の寄生成分に起因して、電圧のパルス形状が、理想的な形状から歪む可能性がある。これに伴って、データの書き込みに関するエラー発生率が上昇する可能性がある。

本実施形態のように、データの書き込みエラーを抑制するために、プログラム電圧の印加後に、データの書き込みの成否を確認するための動作（例えば、ベリファイ動作）を実行することが、望ましい。

ベリファイ動作は、読み出し動作（事前読み出し）と実質的に同じ動作によって、実行される。

（ａ）基本例
図４１は、本実施形態のＭＲＡＭの書き込みシーケンスを説明するためのフローチャートである。

図４１に示されるように、事前読み出しの結果に基づいて、ＭＴＪ素子にプログラム電圧が印加される（ステップＳＴ３）。

プログラム電圧の印加の後、ベリファイ動作が実行される（ステップＳＴ４）。

ベリファイ動作の結果に基づいて、選択セルに対するデータの書き込みが、ベリファイパスしたか否か、判定される（ステップＳＴ５）。

データの書き込みがベリファイパスしなかった場合（プログラム動作が失敗である場合）、プログラム動作が再度実行される。尚、ベリファイパスしなかった場合の再度のプログラム動作において、プログラム電圧のパルス幅ＴＭＴＪの大きさ及び電圧値の少なくとも一方が、変更されてもよい。

選択セルに対するデータの書き込みがベリファイパスするまで、プログラム電圧の印加とベリファイ動作が繰り返し実行される。

データの書き込みが、ベリファイパスである場合（書き込み動作が成功である場合）、書き込み動作は、完了する。

尚、プログラム電圧の印加が所定の回数に達しても、ベリファイパスの結果が得られない場合、選択セルが他のメモリセルに変更されてもよい。

図４２は、本実施形態のＭＲＡＭの書き込みシーケンスにおける選択セルに対する印加電圧を示す電圧波形図である。

図４２において、本実施形態のＭＲＡＭの書き込みシーケンスにおける、書き込み電圧、選択ビット線の印加電圧及び選択ワード線の印加電圧の電圧波形が、示されている。

図４２に示されるように、事前読み出し、プログラム動作及びベリファイ動作は、一連の電圧パルスを用いて実行される。これによって、選択セル内のセレクタ素子のスイッチが、各動作で共通化される。それゆえ、セレクタ素子が、書き込みシーケンス中で１度オン状態に設定されればよくなる。したがって、本実施形態のＭＲＡＭは、書き込みシーケンスを高速化できる。

図４２の書き込み電圧において、図３６の例と同様に、事前読み出しが負バイアス状態で実行された後、プログラム電圧が、正バイアス状態で選択セルＭＣｉに印加される。

尚、時刻ｔｔにおいて、選択ワード線ＷＬｉの電圧値は、電圧値Ｖｒから０Ｖに低下される。プログラム電圧の印加時（期間ＴＭＴＪ中）において、選択ワード線ＷＬｉの電圧値が、０Ｖに維持される。

プログラム電圧ＶＰＧＭの印加後において、ベリファイ動作が実行される。

ベリファイ動作のために、選択セルＭＣｉは、負バイアス状態に設定される。
ベリファイ動作のための期間ＴＶＦの時刻ｔｕにおいて、事前読み出し時と実質的に同様に、選択ワード線ＷＬｉの電圧値が、電圧値Ｖｒに設定され、選択ビット線ＢＬｉの電圧値が、０Ｖに設定される。

これによって、読み出し電流が、負バイアス状態の選択セルＭＣｉ内に流れる。読み出し信号が、選択セルＭＣｉから出力される。

時刻ｔｖにおいて、選択ワード線ＷＬｉの電圧値が、電圧値Ｖｒから０Ｖに低下される。

これによって、期間ＴＶＦにおいて、選択セルのデータが読み出される。プログラム電圧の印加後の読み出し動作の結果に基づいて、データの書き込みの成否が、判定される。

この判定結果に基づいて、書き込み動作の完了又は再度のプログラム電圧の印加が、決定される。

ベリファイ動作の結果に基づいてプログラム動作が再度実行される場合、図４２のパルス形状の書き込み電圧が、選択セルに印加される。但し、事前読み出しのための読み出し電圧（電圧値Ｖｒ）の印加無しに、スイッチ電圧ＶＳＷ及びプログラム電圧ＶＰＧＭ（例えば、図１１の書き込み電圧）が、選択セルＭＣｉに印加されてもよい。

尚、セレクタ素子２００は、時刻ｔｖの後にオフ状態に設定されるように、設計される。セレクタ素子２００は、期間ＴＲＤ、期間ＴＭＴＪ及び期間ＴＶＦにおいてオン状態を継続する。

図４３は、図４２の変形例を示す、本実施形態のＭＲＡＭの書き込みシーケンスにおける、ビット線及びワード線に対する印加電圧の電圧波形図である。

図４３に示されるように、プログラム電圧ＶＰＧＭの印加期間ＴＭＴＪにおいて、選択ワード線ＷＬｉの電圧値は、電圧値Ｖｒに維持されてもよい。

これによって、図４３の例にＭＲＡＭにおいて、選択ワード線ＷＬｉの電位の制御の回数は、削減される。この結果として、図４３の動作例を用いる本実施形態のＭＲＡＭは、書き込み動作の制御の簡便化を図ることができる。

この場合において、ＭＴＪ素子１００に印加される電圧値が、磁化反転しきい値以上の電圧値となるように、プログラム動作時（時刻ｔｔから時刻ｔｕまでの期間）に選択ビット線ＢＬｉに印加される電圧の電圧値は、電圧値Ｖｂと電圧値Ｖｒの和の値（Ｖｂ＋Ｖｒ）を有するように、設定される。

（ｂ）具体例
図４４乃至図４７を参照して、本実施形態のＭＲＡＭの具体例を説明する。

本実施形態において、非選択ビット線及び非選択ワード線に、非選択電圧が印加されてもよい。

図４４は、実施形態のＭＲＡＭの書き込みシーケンスにおける、ビット線及びワード線に対する印加電圧の電圧波形図である。

図４４に示されるように、非選択電圧ＶＩＮＨ１が、非選択ビット線ＢＬｘに印加され、非選択電圧ＶＩＮＨ２が、非選択ワード線ＷＬｘに印加される。

期間ＴＳＥＬ（時刻ｔｒ〜時刻ｔｓ）において、非選択ビット線ＢＬｘの電圧値及び非選択ワード線ＷＬｘの電圧値は、０Ｖに設定されている。期間ＴＳＥＬにおいて、０Ｖの電圧が、非選択セル及び選択ビット線共有セルに印加され、電圧値Ｖｃの電圧が、選択ワード線共有セルに印加される。

時刻ｔｓにおいて、非選択ビット線ＢＬｘの電圧値及び非選択ワード線ＷＬｘの電圧値が、０Ｖから電圧値Ｖｒに増加される。

期間ＴＲＤにおいて、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の電圧値（絶対値）は、電圧値Ｖｒに設定される。これによって、事前読み出しの期間ＴＲＤにおいて、０Ｖの電圧が、非共有セル及び選択ワード線共有セルに印加される。

時刻ｔｔにおいて、非選択ビット線ＢＬｘの電圧値及び非選択ワード線ＷＬｘの電圧値が、電圧値Ｖｒから０Ｖに低下される。

時刻ｔｔから時刻ｔｕまでの期間ＴＭＴＪにおいて、電圧値Ｖｂのプログラム電圧が、選択セルＭＣｉに印加される。期間ＴＭＴＪにおいて、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の電圧値（絶対値）は、０Ｖである。

時刻ｔｕにおいて、非選択ビット線ＢＬｘの電圧値及び非選択ワード線ＷＬｘの電圧値が、０Ｖから電圧値Ｖｒに増加される。

時刻ｔｖにおいて、非選択ビット線ＢＬｘの電圧値及び非選択ワード線ＷＬｘの電圧値は、電圧値Ｖｒから０Ｖに低下される。

時刻ｔｕから時刻ｔｖまでの期間ＴＶＦにおいて、非選択電圧ＶＩＮＨ１，ＶＩＮＨ２の電圧値（絶対値）は、電圧値Ｖｒに設定される。

これによって、ベリファイ動作時の期間ＴＶＦにおいて、０Ｖの電圧が、非共有セル及び選択ワード線共有セルに印加される。

このように、図４４の例のＭＲＡＭは、読み出しマージンの劣化が抑制される。

図４５は、本実施形態のＭＲＡＭの書き込みシーケンスにおける、ビット線及びワード線に対する印加電圧のパターンの一例を示す電圧図である。

図４５に示されるように、セレクタ素子のスイッチ期間ＴＳＥＬにおいて、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに、０Ｖより大きい電圧値（絶対値）が印加されてもよい。

期間ＴＳＥＬにおいて、非選択電圧ＶＩＮＨ１は、電圧値Ｖｉ１を有する。電圧値Ｖｉ１が、非選択ビット線ＢＬｘに印加される。非選択電圧ＶＩＮＨ２は、電圧値Ｖｉ２を有する。電圧値Ｖｉ２が、非選択ワード線ＷＬｘに印加される。

ここで、図３８及び図３９の例と実質的に同様に、電圧値Ｖｉ１，Ｖｉ２が、電圧値Ｖｃ／２程度である場合、メモリセルアレイ１０内の消費電力の増大を、抑制できる。

また、電圧値Ｖｉ１が、２Ｖｃ／３程度に設定され、電圧値Ｖｉ２が、Ｖｃ／３程度に設定された場合、セレクタ素子２００の誤動作を抑制できる。

図４６は、図４４の変形例を説明するための各電圧の電圧波形図である。

図４６に示されるように、選択セルＭＣｉに対するプログラム電圧の印加時において、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘの電位は、電圧値Ｖｒに維持されていてもよい。

図４７は、図４４の変形例を説明するための各電圧の電圧波形図である。

図４７に示されるように、セレクタ素子２００がオン状態に設定される期間ＴＳＥＬにおいて、非選択ビット線ＢＬｘ及び非選択ワード線ＷＬｘに正の電圧値が印加されている場合であっても、プログラム電圧の印加時に、非選択ビット線ＢＬｘの印加電圧の電圧値及び非選択ワード線ＷＬｘの印加電圧の電圧値が、電圧値Ｖｒに設定されていてもよい。

尚、本実施形態のＭＲＡＭの書き込み動作時において、非選択ビット線及び非選択ワード線は、電気的にフローティングな状態に設定されてもよい。

（ｃ）まとめ
本実施形態の磁気メモリは、プログラム動作の後に、ベリファイ動作が実行される。

これによって、本実施形態の磁気メモリは、データの書き込みの信頼性を向上できる。

本実施形態の磁気メモリは、書き込みシーケンスにおいて、事前読み出し、プログラム電圧及びベリファイ動作がが、セレクタ素子のオン動作を共通化して、連続的に実行される。これによって、本実施形態の磁気メモリは、書き込み動作（書き込みシーケンス）を高速化できる。

以上のように、第８の実施形態の磁気メモリは、メモリの特性を向上できる。

（９） 第９の実施形態
図４８を参照して、第９の実施形態の磁気メモリ（例えば、ＭＲＡＭ）及びその制御方法について、説明する。

図４８は、本実施形態のＭＲＡＭにおける、書き込み電圧のパルス波形の一例を示す電圧波形図である。

図４８に示されるように、事前読み出し及びベリファイ動作における選択セルに対する電圧のバイアス状態が、プログラム動作時における選択セルに対する電圧のバイアス状態と同じでもよい。

例えば、事前読み出し及びベリファイ動作時において、読み出し電圧ＶＲＤが、正バイアス状態で選択セルに印加される。

これによって、本実施形態のＭＲＡＭにおいて、事前読み出し及びベリファイ動作時において、選択ビット線ＢＬｉが高電位側に設定され、選択ワード線ＷＬｉが低電位側に設定される。

第７の実施形態で説明したように、事前読み出し及びベリファイ動作のために選択セルに印加される電圧の極性が、プログラム動作のために選択セルに印加される電圧の極性と同じに設定されることによって、本実施形態のＭＲＡＭは、書き込みシーケンス中の全体において、選択ワード線ＷＬｉの電位を０Ｖに設定していればよくなる。

本実施形態のように、事前読み出し時及びベリファイ動作時においてＭＴＪ素子に印加される電圧の極性が、プログラム動作時においてＭＴＪ素子に印加される電圧の極性と同じであっても、本実施形態のＭＲＡＭは、事前読み出し、プログラム動作及びベリファイ動作を、連続して実行できる。

尚、正バイアス状態でＭＴＪ素子に対する読み出し動作（ＭＴＪ素子の抵抗状態の判別）が、実行される場合であっても、非選択電圧が、非選択ビット線及び非選択ワード線に印加されてもよい。また、本実施形態のＭＲＡＭの書き込み動作時において、非選択ビット線及び非選択ワード線は、電気的にフローティングな状態に設定されてもよい。

以上のように、第９の実施形態の磁気メモリは、メモリの特性を向上できる。

（１０） その他
上述の実施形態において、磁気抵抗効果素子をメモリ素子に用いたメモリデバイスが、例示されている。但し、磁気抵抗効果素子以外の可変抵抗素子をメモリ素子に用いたメモリデバイス（例えば、抵抗変化型メモリ）に、上述の実施形態が、適用されてもよい。

上述の実施形態において、書き込み動作時において、ビット線が高電位側に設定され、ワード線が低電位側に設定されている例が、説明された。但し、本実施形態の磁気メモリ（又は抵抗変化型メモリ）において、ビット線及びワード線に対するメモリ素子（例えば、磁気抵抗効果素子）及びセレクタ素子の接続関係に応じて、書き込み動作時において、ビット線が低電位側に設定され、ワード線が高電位側に設定されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：磁気メモリ、１００：磁気抵抗効果素子、２００：セレクタ素子、ＭＣ：メモリセル。

Claims (11)

1. 第１の配線と、
   第２の配線と、
   第１の磁気抵抗効果素子と、第１の抵抗状態又は前記第１の抵抗状態より低い第２の抵抗状態を有する第１のセレクタ素子と、を含み、前記第１の配線と前記第２の配線との間に接続される第１のメモリセルと、
   前記第１のメモリセルにデータを書き込む書き込み電圧を、前記第１のメモリセルに印加する回路と、
   を具備し、
   前記書き込み電圧は、第１の電圧、第２の電圧及び第３の電圧を含み、
   前記第１の電圧は、前記第１のセレクタ素子を前記第１の抵抗状態から前記第２の抵抗状態に変え、前記第２の電圧は、前記第１の磁気抵抗効果素子の磁化を制御し、
   前記第１の電圧の電圧値は、前記第２の電圧の電圧値より低く、前記第３の電圧の電圧値より高く、
   前記第１の電圧が前記第１のメモリセルに印加される第１の期間は、前記第２の電圧が前記第１のメモリセルに印加される第２の期間より長く、
   前記第１の電圧が前記第１のメモリセルに印加された後、前記第２の電圧が前記第１のメモリセルに印加され、前記第１の電圧の印加前及び前記第２の電圧の印加後において前記第３の電圧が前記第１のメモリセルに印加される、
   磁気メモリ。
2. 前記回路は、前記第１のメモリセルに対するデータの書き込みの前に、前記第２の電圧より低い第４の電圧を前記第１のメモリセルに印加し、
   前記第４の電圧は、前記第１の期間と前記第２の期間との間の第３の期間内に、前記第１のメモリセルに印加される、
   請求項１に記載の磁気メモリ。
3. 前記第４の電圧の印加時において、前記第２の配線の電位が、前記第１の配線の電位より高く、
   前記第２の電圧の印加時において、前記第１の配線の電位が、前記第２の配線の電位より高い、
   請求項２に記載の磁気メモリ。
4. 前記第１の電圧の印加時において、前記第２の配線の電位が、前記第１の配線の電位より高い、
   請求項３に記載の磁気メモリ。
5. 前記第４の電圧の印加時において、前記第１の配線の電位が、前記第２の配線の電位より高く、
   前記第２の電圧の印加時において、前記第１の配線の電位が、前記第２の配線の電位より高い、
   請求項２に記載の磁気メモリ。
6. 前記回路は、前記第１のメモリセルに対するデータの書き込みの後に、第５の電圧を前記第１のメモリセルに印加し、
   前記第５の電圧は、前記第２の電圧の印加の後に、前記第１のメモリセルに印加される、
   請求項１乃至５のいずれか１項に記載の磁気メモリ。
7. 前記第１の期間と前記第２の期間との間の第４の期間において、前記第１の電圧より低い第６の電圧が、前記第１のメモリセルに印加され、
   前記第４の期間は、前記第１のセレクタ素子が前記第２の抵抗状態から前記第１の抵抗状態に変わる期間より短い、
   請求項１に記載の磁気メモリ。
8. 前記第１の磁気抵抗効果素子は、第１の磁性層と、第２の磁性層と、前記第１の磁性層と第２の磁性層との間の非磁性層と、を含み、
   前記第１の磁性層が、前記第１の配線に接続され、前記第２の磁性層が、前記第２の配線に接続される、
   請求項１乃至７のうちいずれか１項に記載の磁気メモリ。
9. 前記第１のセレクタ素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の第１の層と、を含み、
   前記第１の層は、絶縁層又は半導体層を含む、
   請求項１乃至８のうちいずれか１項に記載の磁気メモリ。
10. 前記回路は、前記第１のメモリセルに対するデータの書き込みの前に、前記第２の電圧より低い第７の電圧を前記第１のメモリセルに印加し、
    前記第７の電圧は、前記第１の期間と前記第２の期間との間の第５の期間内に、前記第１のメモリセルに印加される、
    請求項１に記載の磁気メモリ。
11. 第１の磁性層と、第２の磁性層と、前記第１の磁性層と第２の磁性層との間の非磁性層と、を含む磁気抵抗効果素子と、
    第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の第１の層と、を含み、前記磁気抵抗効果素子に直列接続されたセレクタ素子と、
    第１の電圧、第２の電圧及び第３の電圧を含む書き込み電圧を、前記磁気抵抗効果素子及び前記セレクタ素子に出力する書き込み回路と、
    を具備し、
    前記第１の電圧の電圧値は、前記第２の電圧の電圧値より低く、前記第３の電圧の電圧値より高く、
    前記第１の電圧は、前記セレクタ素子の抵抗状態を第１の抵抗状態から前記第１の抵抗状態より低い第２の抵抗状態に変え、前記第２の電圧は、前記磁気抵抗効果素子の磁化を制御し、
    前記第１の電圧が出力される第１の期間は、前記第２の電圧が出力される第２の期間より長く、
    前記第１の電圧が出力された後に、前記第２の電圧が出力され、前記第１の電圧の出力前及び前記第２の電圧の出力後において前記第３の電圧が出力される、
    磁気メモリ。