CN101645302A - 半导体器件 - Google Patents

Abstract

本发明提供一种具有较低的数据信号误反转概率的半导体器件。这里所公开的MRAM包括：布置成(m+1)行和(n+1)列的(m+1)×(n+1)个存储器单元、分别设置在行中的数字线和分别设置在列中的位线。使磁化电流Im流过所选行中的数字线使得行中所有存储器单元被半选，同时使写入电流流过(n+1)个位线以将(n+1)位的数据信号写入到(n+1)个存储器单元中，写入电流的方向依赖于这些数据信号中的每个的逻辑。由此，可以避免由数字线中的磁场引起的数据信号的误反转。

Description

半导体器件

相关申请的交叉引用

在此通过参考引入2008年8月6日提交的日本专利申请No.2008-203203的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及一种半导体器件，且更具体地涉及一种具有存储器单元来磁存储数据信号的半导体器件。

背景技术

即使电源电压关断，非易失性半导体存储器件也能够保持所存储的数据，并且在待机状态也不需要供给电源电压。因此，这种存储器件广泛地应用于要求消耗较低功率的移动设备中。

这种非易失性半导体存储器件之一是利用磁阻效应来存储数据的MRAM(磁随机存取存储器)。还存在使用具有磁隧道结(MTJ)的隧道磁阻元件的MRAM(例如，参见专利文件1)。

隧道磁阻元件包括：隧道绝缘层以及分别位于隧道绝缘层上面和下面的两个铁磁层。隧道磁阻元件在两个铁磁层的磁矩在相同方向上时具有最小阻值，而在这些磁矩在相反方向上时具有最大阻值。通过将隧道磁阻元件的最大阻值和最小阻值分别映射成数据信号“0”和“1”，可以存储数据信号“0”和“1”。隧道磁阻元件的两个铁磁层的磁矩方向可以永久保持，直到施加具有阈值电平以上功率电平的、相反方向的磁场。

MRAM包括布置成多行和多列的多个隧道磁阻元件、在每行中提供的数字线以及在每列中提供的位线。通过使磁化电流流过所选行的数字线并使其方向依赖于写入数据信号的写入电流流过所选列的位线，来执行将数据信号写入到所选的隧道磁阻元件中。

[专利文件1]

日本未审专利公开No.2004-185752

发明内容

在迄今已知的MRAM中，不仅所选的隧道磁阻元件，而且在所选行和列中的其它的隧道磁阻元件也可能受到生成的磁场的干扰，并且将可能出现数据信号的误反转。数据信号的误反转的可能性(误反转概率)与可能干扰隧道磁阻元件的磁场的幅度成比例地增加。数据信号的误反转概率的增加提高了用作存储器器件的MRAM的失效率，这又降低了其可靠性。

因此，本发明的主要目的在于提供一种其中数据信号的误反转概率降低的半导体器件。

本发明的一个方面涉及一种形成在半导体衬底上方的半导体器件，其包括：存储器阵列、行解码器和写入电路。存储器阵列包括：布置成M行和N列的M×N个存储器单元(其中M、N均为2或更大的整数)，用以分别磁存储数据信号；分别设置在M行中的M个数字线；以及分别设置在N列中的N个位线。行解码器根据行地址信号选择M行中的任一行。在写入操作中，写入电路将N个数据信号分别写入到由行解码器所选的行中的N个存储器单元中。该写入电路包括数字线驱动器和N个位线驱动器。数字线驱动器使磁化电流流过由行解码器所选的行中的数字线，以使行中的N个存储器单元被半选。N个位线驱动器分别设置在N列中并且分别接收N个数据信号。每个位线驱动器使写入电流流过对应列中的位线以便将数据信号写入到对应列中的半选存储器单元中，该写入电流的方向依赖于位线驱动器所接收的数据信号的逻辑。

本发明的另一方面在于一种形成在半导体衬底上方的、包括存储器阵列的半导体器件。该存储器阵列包括：布置在多行和多列中的多个存储器单元，用以分别磁存储数据信号；分别设置在多行中的多个字线；分别设置在多行中的多个数字线；以及分别设置在多列中的多个位线。每个存储器单元包括：磁阻元件，用于在其阻值变成某一水平时存储数据信号；以及存取晶体管，与磁阻元件串联耦合在对应的位线和参考电压线之间，其中存取晶体管的栅极耦合到对应的字线。该半导体器件进一步包括读出电路和写入电路。读出电路耦合到多个字线和多个位线以便从多个存储单元中选出的至少一个存储器单元中读出数据。写入电路耦合到多个数字线和多个位线以便将数据信号写入到多个存储器单元中选出的至少一个存储器单元中。该写入电路包括：驱动晶体管，其针对每行而设置并且与对应行中的数字线串联耦合在电源电压线和参考电压线之间，且当选择对应行中的存储器单元时变为导通。驱动晶体管和对应行中的多个存储器单元中的多个存取晶体管中的每个在位线延伸方向上相邻地设置。

本发明的又一方面涉及一种包括布置成多行和多列的多个存储器单元的、形成在半导体衬底上方的半导体器件。每个存储器单元包括：用于磁存储数据的磁阻元件和与磁阻元件串联耦合的存取晶体管。该半导体器件进一步包括字线、数字线和驱动晶体管。字线分别设置在多行中，且每个字线耦合到对应行中的所有存取晶体管的栅电极栅极电极。数字线分别设置在多行中，且每个数字线将感应磁场施加到对应行中的所有磁阻元件。驱动晶体管针对每行而设置，并且每个驱动晶体管当在写入操作中选择对应的数字线时变为导通并且使电流流过对应数字线以生成感应磁场。这里，分别包括在多个存储器单元中的多个存取晶体管在半导体衬底上方布置成多行和多列。分别包括在多个存储器单元中的多个磁阻元件在比布置多个存取晶体管的层更高的层中布置成多行和多列。每个驱动晶体管布置在两行存取晶体管之间。

在根据本发明一个方面的半导体器件中，M×N个存储器单元布置成M行和N列，并且使磁化电流流过所选行中的数字线使得该行中的N个存储器单元被半选，同时使写入电流流过该行中的所有的N个位线以将数据信号分别写入到N个存储器单元中。由此，因为数据信号被写入到与所选数字线链接的所有的存储器单元，所以在与所选数字线链接的N个存储器单元中不会出现数据信号的误反转。通过将流过数字线的磁化电流设定成比流过位线的写入电流更大，可以降低在与位线链接的存储器单元中出现误判断的概率。

在根据本发明另一方面的半导体器件中，用于数字线的驱动晶体管和对应行中的多个存储器单元中的多个存取晶体管中的每个在位线延伸方向相邻地设置。因而，与迄今已知的其中驱动晶体管设置在存储器阵列之外的MARM相比，可以增加磁阻元件的面积并且由此降低出现数据信号误反转的概率。

在根据本发明又一方面的半导体器件中，分别包括在多个存储器单元中的多个存取晶体管在半导体衬底上方布置成多行和多列，并且驱动晶体管设置在两行存取晶体管之间。因而，与迄今已知的其中驱动晶体管设置在存储器阵列之外的MRAM相比，可以提高磁阻元件的面积并且由此降低出现数据信号误反转的概率。

附图说明

图1是描述根据本发明的实施例1的半导体芯片的结构的框图；

图2是描述图1所示的MRAM的配置的框图；

图3是描述图2所示的存储器块的配置的框图；

图4是描述图3所示的存储器单元的配置的电路图；

图5A和图5B是用于说明图4所示的隧道磁阻元件的操作的图；

图6是用于说明图4所示的存储器单元的写入操作的图；

图7是用于说明图4所示的存储器单元的写入操作的曲线图；

图8是用于说明图4所示的存储器单元的读取操作的图；

图9是描述用于驱动图2所示的存储器块的驱动器的框图；

图10是描述图9所示的WL驱动器的配置的电路图；

图11是描述图9所示的DL驱动器的配置的电路图；

图12是描述图9所示的BL驱动器的配置的电路图；

图13A至图13C是用于说明图1至图12所示的半导体芯片的有益效果的曲线图；

图14是用于说明图1至图12所示的半导体芯片的有益效果的另一曲线图；

图15是描述根据本发明的实施例2的半导体芯片的基本部分的框图；

图16是描述图15所示存储器块+DL驱动器的布局的图；

图17是沿着图16的线XVII-XVII获得的截面图；

图18是描述实施例2的改型例子的图。

具体实施方式

[实施例1]图1是描述根据本发明的实施例1的半导体芯片1的结构的框图。在图1中，半导体芯片1包括：半导体衬底2、在该衬底表面上方形成的操作处理单元3和MRAM 4。操作处理单元3包括执行预定操作处理任务的CPU(中央处理单元)和控制MRAM4的存储器控制器等。MRAM 4用于存储和读取程序代码和数据。

包括地址信号等的控制信号CNT从操作处理单元3提供至MRAM 4，并且多位数据信号D0至Dn在操作处理单元3和MRAM4之间传送。这里，n是自然数，例如15、31、63或127。在操作处理单元3和MRAM 4之间并行传送的数据信号D0至Dn的位数越高，半导体芯片1的操作速度将越高。对于半导体芯片1，其中存储器和操作处理单元形成在同一芯片上方，因此采用包括尽可能多的位数的数据信号D0至Dn是绝对必要的。

图2是描述MRAM 4的配置的框图。在图2中，MRAM 4包括存储器阵列MA1、MA2、行解码器5、列解码器6、7、读出电路8和控制电路9。存储器阵列MA1、MA2中的每个包括设置成多行和多列(在所示的例子中为四行和四列)的多个存储器块MB。

如图3所示，存储器块MB包括：设置在(m+1)行和(n+1)列中的(m+1)×(n+1)个存储器单元MC00至MCmn、分别设置在(m+1)行中的(m+1)个字线WL0至WLm、分别设置在(m+1)行中的(m+1)个数字线DL0至DLm以及分别设置在(n+1)列中的(n+1)个位线BL0至BLn。这里，m为自然数。

如图4所示，每个存储器单元MC包括隧道磁阻元件TMR和存取晶体管(N沟道MOS晶体管)ATR。隧道磁阻元件TMR和存取晶体管ATR串联耦合在对应的位线BL和接地电压VSS之间，并且存取晶体管ATR的栅极耦合到对应的字线WL。

如图5A所示，隧道磁阻元件TMR设置在对应的数字线DL和对应的位线BL之间。隧道磁阻元件TMR的容易磁化的轴朝向数字线DL延伸的方向并且难以磁化的轴朝向位线BL延伸的方向。当使磁化电流Im流过数字线DL并使方向依赖于写入数据信号的逻辑的写入电流Iw流过位线BL时，依赖于图5B所示的写入电流Iw的方向，隧道磁阻元件TMR的磁化方向朝向容易磁化的轴的正方向或负方向。隧道磁阻元件TMR依赖于其磁化方向而置于高阻状态或低阻状态。

更具体地，如图6所示，隧道磁阻元件TMR包括固定磁化层FL、隧道绝缘层TB以及堆叠在电极EL和位线BL之间的自由磁化层VL。固定磁化层FL和自由磁化层VL由铁磁材料制成。固定磁化层FL的磁化方向固定至一个方向。写入到自由磁化层VL可以发生在一个方向或磁化的有序方向。当固定磁化层FL的磁化方向与自由磁化层VL的磁化方向一致时，隧道磁阻元件TMR具有相对小的阻值。当二者的磁化方向彼此相对时，隧道磁阻元件TMR具有相对大的电阻值。隧道磁阻元件TMR的两个不同阻值水平被分别映射成例如数据信号0和1。

如图6所示，当写入数据时，字线WL被设定成“L”电平，这表示该字线未被选择、存取晶体管ATR置为不导通并且磁化电流Im流过数字线DL同时写入电流Iw流过位线BL。自由磁化层VL的磁化方向通过磁化电流Im和写入电流Iw的方向的组合确定。

图7是示出当写入数据时在磁场方向与磁化电流Im和写入电流Iw的方向之间的关系的曲线图。参见图7，沿着横轴出现的磁场Hx表示由流过数字线DL的磁化电流Im生成的磁场H(DL)。另一方面，沿着纵轴出现的磁场Hy表示由流过位线BL的写入电流Iw生成的磁场H(BL)。

只有在磁场H(DL)和H(BL)的和超出由曲线图中所示的星状特征曲线所限定的区域时，才新写入被存储在自由磁化层VL中的磁场方向。即，施加落入由星状特征曲线限定的区域中的磁场不会更新存储在自由磁化层VL中的磁场方向。因此，为了通过写入操作更新存储在隧道磁阻元件TMR中的数据，需要使电流流过数字线DL和位线BL二者。这里，应使一个方向的磁化电流Im流过数字线DL，同时应使方向依赖于数据信号的逻辑(0或1)的写入电流Iw流过位线BL。一旦存储在隧道磁阻元件TMR中的磁场方向即存储数据被保存，就保持非易失性，直到执行新的数据写入。

如图8所示，当读取数据时，字线WL被设定成“H”电平，这表示字线被选择、存取晶体管ATR变为导通、电流Is经由隧道磁阻元件TMR和存取晶体管ATR从位线BL流到接地电压Vss的线。电流Is的值依赖于隧道磁阻元件TMR的阻值而变化。因此，通过检测电流Is的值，可以读取存储在隧道磁阻元件TMR中的数据。

返回到图2，在存储器阵列MA1、MA2中的存储器块的每行中，布置对存储器块的各行中的四个存储器块MB公用的(m+1)个主字线MWL0至MWLm。在存储器阵列MA1的四列存储器块中，分别布置列选择线CSL0至CSL3，而在存储器阵列MA2中的四列存储器块中，分别布置列选择线CSL4至CSL7。每个列选择线CSL对于存储器块的对应列中的四个存储器块MB公用。

行解码器5根据从控制电路9中提供的行地址信号选择存储器块的多行(所示例子中为八行)中的任意一行，选择属于所选行的存储器块的、(m+1)个主字线MWL0至MWLm中的任意一个主字线MWL，并且将所选主字线MWL升压到表示该主字线被选择的“H”电平。

列解码器6、7根据从控制电路9提供的列地址信号来选择存储器块的列(所示例子中为八列)中的任意一列，并且将在所选列的存储器块中设置的列选择线CSL升压到表示该列被选择的“H”电平。

在读取操作中，读出电路8将预定电压施加到由解码器5至7选择的存储器块MB的(n+1)个位线BL0至BLn中的每个，从基于流过每个位线BL的电流而选择的(n+1)个存储器单元MC中读取数据信号，并且输出读出的(n+1)位的数据信号D0至Dn至操作处理单元3。控制电路9根据来自操作处理单元3的控制信号CNT，执行MRAM 4的整体控制。

此外，如图9中所示，在多个存储器块MB中的每个的外围区域中，为每个存储器块MB设置WL驱动器10、DL驱动器11和BL驱动器12、13。WL驱动器10和DL驱动器11都耦合到主字线MWL0至MWLm中的对应一个以及对应的列选择线CSL。BL驱动器12、13都耦合到对应的列选择线CSL并接收写入数据信号WD0至WDn。写入数据信号WD0至WDn是从操作处理单元3提供的数据信号D0至Dn。

如图10所示，WL驱动器10包括：设置在相应字线WL上的NAND门14和反向器15。NAND门14的第一输入节点耦合到对应的主字线MWL，其第二输入节点耦合到对应的列选择线CSL，并且其第三输入节点接收读取使能信号RE，并且NAND门14的输出信号经由反向器15供给到字线WL。

在读取操作中，当读取使能信号RE被设定成表示读取激活状态的“H”电平时，对应的主字线MWL被设定成表示主字线被行解码器5选择的“H”电平，并且对应的列选择线CSL被设定成表示列被列解码器6、7选择的“H”电平，然后字线WL上升到表示字线被选择的“H”电平。由此，存取晶体管ATR在与字线WL链接的相应存储器单元MC中变为导通并且可以从链接到字线WL的(n+1)个存储器单元MC中读取数据信号。

在写入操作中，读取使能信号RE被设定成表示读取去激活状态的“L”电平，字线WL被固定到表示字线未被选择的“L”电平，并且存取晶体管ATR在与字线WL链接的相应存储器单元MC中变为不导通。

如图11所示，DL驱动器11包括：设置在相应数字线DL上的NAND门16、反向器17和N沟道MOS晶体管(驱动晶体管)18。NAND门16的第一输入节点耦合到对应的主字线MWL，其第二输入节点耦合到对应的列选择线CSL，并且其第三输入节点接收写入使能信号WE，并且NAND门16的输出信号经由反向器17供给到N沟道MOS晶体管18的栅极。N沟道MOS晶体管18的漏极经由数字线DL接收电源电压VCC，且其源极接收接地电压VSS。

在写入操作中，当写入使能信号WE被设定成表示写入激活状态的“H”电平时，对应的主字线MWL被设定成表示主字线被行解码器5选择的“H”电平，并且对应的列选择线CSL被设置成表示列被列解码器6、7选择的“H”电平，然后反向器17的输出信号变成“H”电平。由此N沟道MOS晶体管18变成导通，磁化电流Im流过数字线DL，在行中的各存储器单元MC变为半选，并且可以写入数据信号至行中的(n+1)个存储器单元MC。在读取操作中，写入使能信号WE被设定成表示写入去激活状态的“L”电平，且N沟道MOS晶体管18被切换到不导通状态。磁化电流Im被设定成充分地大于写入电流Iw的值。后面将描述这么做的理由。

如图12所示，BL驱动器12包括：设置在相应位线BL上的NAND门20、恒流源21、P沟道MOS晶体管22和N沟道MOS晶体管23。NAND门20的第一输入节点接收对应的写入数据信号WD，其第二输入节点耦合到对应的列选择线CSL，并且其第三输入节点接收写入使能信号WE，并且NAND门20的输出信号供给到晶体管22、23的栅极。恒流源21和晶体管22、23串联耦合在电源电压VCC线和接地电压VSS线之间。晶体管22、23的漏极耦合到对应位线的一端。

此外，BL驱动器13包括：设置在相应位线BL上的反向器24、NAND门25、恒流源26、P沟道MOS晶体管27和N沟道MOS晶体管28。反向器24将写入数据信号WD反向。NAND门25的第一输入节点接收反向器24的输出信号，其第二输入节点耦合到对应的列选择线CSL，其第三输入节点接收写入使能信号WE，并且NAND门25的输出信号供给到晶体管27、28的栅极。恒流源26和晶体管27、28串联耦合在电源电压VCC线和接地电压VSS线之间。晶体管27、28的漏极耦合到对应位线BL的另一端。

在写入操作中，当写入使能信号WE被设定成表示写入激活状态的“H”电平时，对应的列选择线CSL被设定成表示列被选择的“H”电平，并且写入数据信号WD被设定成“H”电平，然后NAND门20、25的输出信号分别变成“L”和“H”电平。由此，晶体管23、27变成不导通而晶体管22、28变成导通。这使得写入电流Iw从电源电压线VCC经由恒流源21、P沟道MOS晶体管22、位线BL和N沟道MOS晶体管28流到接地电压VSS线。

当写入使能信号WE被设定成表示写入激活状态的“H”电平时，对应的列选择线CSL被设定成表示列被选择的“H”电平，并且写入数据信号WD被设定成“L”电平，然后NAND门20、25的输出信号分别变成“H”电平和“L”电平。由此，晶体管22、28变成不导通而晶体管23、27变成导通。这使得写入电流Iw从电源电压VCC线经由恒流源26、P沟道MOS晶体管27、位线BL和N沟道MOS晶体管23流到接地电压VSS线。由此，(n+1)位的写入数据信号WD0至WDn被同时写入到所选行的存储器块MB中的(n+1)个存储器单元MC中。

接着，简要描述半导体芯片1的芯片级操作。在写入操作中，将包括地址信号以及写入数据信号D0至Dn的控制信号CNT从操作处理单元3提供至MRAM 4。基于来自操作处理单元3的地址信号，行地址信号和列地址信号通过控制电路9来生成并被分别供给到行解码器5和列解码器6、7。

通过这些解码器5至7，选择多个存储器块MB中的任意一个存储器块MB，然后选择所选存储器块MB的(m+1)行中的任意一行。DL驱动器11使磁化电流Im流过所选行中的数字线DL以使行中的(n+1)个存储器单元MC被半选。BL驱动器12、13使方向依赖于写入数据信号的写入电流Iw流过所选存储器块MB中的(n+1)个位线BL0至BLn中的每个。然后，数据信号D0至Dn被分别写入到(n+1)个存储器单元MC中。换句话说，对于在所选存储器块MB中通过一个数字线DL而半选的所有存储器单元MC执行并行写入操作。

在读取操作中，将包括地址信号的控制信号CNT从操作处理单元3提供至MRAM 4。基于来自操作处理单元3的地址信号，行地址信号和列地址信号通过控制电路9来生成并被分别供给到行解码器5和列解码器6、7。

通过这些解码器5至7，选择多个存储器块MB中的任意一个存储器块MB，然后选择所选存储器块MB的(m+1)行中的任意一行。所选行中的字线WL上升到通过WL驱动器10而升压的“H”电平，这又使存取晶体管ATR在行中的存储器单元MC中导通。读出电路8触发施加预定电压至所选块MB中的(n+1)个位线BL0至BLn。基于流过位线BL0至BLn的电流，分别从所选行中的(n+1)个存储器单元MC中同时读取数据信号D0至Dn。所读出的数据信号D0至Dn被发送到操作处理单元3。应注意到，由于在读取操作中没有执行数字线DL的选择，所以如果诸如读取控制电路和读出放大器的外围电路被适当地提供，则完全有可能以时分方式读取(n+1)个存储器单元MC或逐位地读取。

接着，描述实施例1的有益效果。在常规MRAM的写入操作中，只在一个存储器块MB中选择单个数字线DL和单个位线BL。现在假设，例如在图3的存储器块MB中选择一个数字线DL1和一个位线BL0。在这种情况下，磁化电流Im流过数字线DL并且写入电流Iw流过位线BL0，且数据仅写入到在数字线DL1和位线BL0相交处的存储器单元MC10中。

这时，位线BL0中只受由电流Iw生成的磁场影响的所有其它存储器单元MC00、MC20至MCm0以及数字线DL1中只受由电流Im生成的磁场影响的所有其它存储器单元MC11至MC1n变为半选，但在这些存储器单元中存储的数据没有出现反转。然而，半选的存储器单元MC即受磁场干扰的那些存储器单元MC具有其中存储的数据信号出现误反转的可能性。对于这些存储器单元，这种误反转的可能性(误反转概率)与干扰存储器单元MC的磁场的幅度成比例地增加。数据信号的误反转概率的增加提高了用作存储器器件的MRAM的失效率，这又降低了其可靠性。

使用图13A至图13C来进一步说明这种情况。图13A是示出在写入操作期间施加到存储器单元MC的磁场的曲线图。在图13A中，纵轴表示由数字线DL中的电流Im生成的磁场H(DL)并且横轴表示由位线BL中的电流Iw生成的磁场H(BL)。由数字线DL1中的电流Im生成的磁场H(DL)被施加到存储器单元MC10至MC1n，而由位线BL0中的电流Iw生成的磁场H(BL)被施加到存储器单元MC00至MCm0。

在数字线DL1中生成的磁场H(DL)和在位线BL0中生成的磁场H(BL)二者都被施加到存储器单元MC10。施加到存储器单元MC10的磁场的和超出由星状曲线限定的区域，并且数据被写入到存储器单元MC10中。

施加到存储器单元MC11至MC1n的磁场H(DL)落入由星状曲线限定的区域内，并且没有数据被写入到存储器单元MC11至MC1n中。然而，存储器单元MC11至MC1n受到磁场H(DL)的干扰。在存储器单元MC11至MC1n中出现误反转的概率与星状曲线沿着纵轴的最大值和影响存储器单元MC11至MC1n的磁场H(DL)之间的差值ΔHDL成反比。

施加到存储器单元MC00、MC20至MCm0的磁场H(BL)落入由星状曲线限定的区域内，并且没有数据被写入到存储器单元MC00、MC20至MCm0中。然而，存储器单元MC00、MC20至MCm0受到磁场H(BL)的干扰。在存储器单元MC00、MC20至MCm0中出现误反转的概率与星状曲线沿着横轴的最大值和影响存储器单元MC00、MC20至MCm0的磁场H(BL)之间的差值ΔHBL成反比。

为了增加ΔHBL，一种可用的方式是沿着星状曲线向上移动施加到存储器单元MC10的磁场并且减少磁场H(BL)和增大磁场H(DL)，如图13B所示。然而，因此，ΔHDL将减少。相反地，为了增加ΔHDL，一种可用的方式是沿着星状曲线向下移动施加到存储器单元MC10的磁场并且减少磁场H(DL)和增大磁场H(BL)。然而，因此，ΔHBL将减少。因此，常规MRAM被配置成：如图13A所示地设定施加到待写入的存储器单元MC10的磁场，使得ΔHDL和ΔHBL为某一值或该值以上。

这样，因为如果固定了星状曲线，则确定了ΔHDL和ΔHBL，所以增加ΔHDL和ΔHBL的唯一可能方式在于延伸星状曲线，如图13C所示。然而，延伸星状曲线要求增加磁化电流Im和写入电流Iw，这又增加了半导体芯片1的消耗电流。还要求提高DL驱动器11和BL驱动器12、13的电流驱动能力，这导致驱动器11至13的布局面积的增加。为了延伸星状曲线，还需要增加隧道磁阻元件TMR的自由磁化层VL的体积(＝面积×厚度)。因而，增加了芯片面积。

相比之下，在本发明中，当执行写入时，选择单个数字线DL和所有位线BL。现在假设，例如在图3中的存储器块中选择一个数字线DL1和所有的位线BL0至BLn。在这一情况中，磁化电流Im流过数字线DL1并且写入电流Im流过位线BL0至BLn中的每个，并且数据写入到在数字线DL1和位线BL0至BLn的相交处的存储器单元MC10至MC1n中的每个。

这时，只受位线BL0至BLn中的电流Iw生成的磁场影响的所有其它存储器单元MC00至MC0n、MC20至MC2n、...、MCm0至MCmn变为半选，但是没有出现这些存储器单元中存储的数据的反转。半选的存储器单元MC，即受磁场干扰的那些存储器单元MC，具有其中存储的数据信号出现误反转的可能性。对于这些存储器单元，这种误反转的可能性(误反转概率)与干扰存储器单元MC的磁场的幅度成比例地增加。

然而，在本发明中，因为数据信号被写入到链接于数字线DL1的所有存储器单元MC10和MC1n，所以不需要考虑由数字线DL1中的电流Im干扰所造成的数据信号的误反转。由此，流过数字线DL的电流Im被设定成充分地大于流过位线BL的电流Iw。

因而，可以充分地减少由位线BL0至BLn中的电流Iw引起的干扰存储器单元MC00至MC0n、MC20至MC2n、...、MCm0至MCmn的干扰，并且可以减少数据信号误反转的概率。半导体芯片1的写入操作的消耗电流I可以表示为：I＝Im+n×Iw(n例如为64)。因此，减少流过位线BL的电流Iw显著地有助于减少半导体芯片1的消耗电流。

使用图14来进一步说明这种情况。图14是示出在写入操作期间施加到存储器单元MC的磁场的曲线图，图14应与图13A进行比较。在图14中，该曲线图只涉及链接到位线BL0的存储器单元MC00至MCm0。由位线BL0中的电流Iw生成的弱磁场H(BL)被施加到存储器单元MC00至MCm0，而由数字线DL1中的电流Im生成的强磁场H(DL)被附加地施加到存储器单元MC10。施加到存储器单元MC10的磁场的和超出星状曲线限定的区域，并且数据被写入到存储器单元MC10中。

施加到存储器单元MC00、MC20至MCm0的磁场H(DL)落入星状曲线限定的区域内，并且没有数据被写入到存储器单元MC00、MC20至MCm0。存储器单元MC00、MC20至MCm0受到磁场H(BL)干扰。在存储器单元MC00、MC20至MCm0中出现误反转的概率与星状曲线沿着横轴的最大值和影响存储器单元MC00、MC20至MCm0的磁场H(BL)之间的差值ΔHBL成反比。然而，在本发明中，可以增加ΔHBL并且降低存储器单元MC00、MC20至MCm0中的误反转的概率。

如上所述，在本发明中，关键点在于通过写入操作中选择的数字线DL对所谓半选的所有(n+1)个存储器单元MC执行并行写入，即，向链接(n+1)个半选的存储器单元MC的(n+1)个位线并行供给写入电流。由此，数据信号D0至Dn或写入数据信号WD0至WDn的数目不一定要等于用于发送信号的数据信号线的数目(总线宽度)。例如，利用在位线BL和数据信号线之间采用的寄存器可以为64个位线BL提供128个信号线。也可以同时选择两个存储器块MB并且使写入电流同时流过128个(64×2)位线BL。

[实施例2]图15是描述根据本发明的实施例2的半导体芯片的MRAM的基本部分的框图，图15可以与图9进行比较。与实施例1的半导体芯片1相比，图15所示的该半导体芯片采用存储器块+DL驱动器30来代替存储器块MB和DL驱动器11。DL驱动器11中的N沟道MOS晶体管18分布在存储器块MB内并且NAND门16和反向器17布置在N沟道MOS晶体管18附近。

图16是示出在位线BL下的存储器块+DL驱动器30的部分配置的图。图17是沿着图16的线XVII-XVII获得的截面图。在图16和图17中，跨半导体衬底的P型阱PW的表面以预定间距形成(m+1)个栅极电极18g。栅氧化物层G形成在每个栅极电极18g和P型阱PW之间。栅极电极18g对应于图11所示的N沟道MOS晶体管18的栅极电极。另外，跨P型阱PW的表面以预定间距形成(m+1)个字线WL。栅氧化物层G形成在每个字线WL和P型阱PW之间。字线WL也用作图4所示的存取晶体管ATR的栅极电极。(m+1)个栅极电极18g和(m+1)个字线WL交替且并行地设置。应注意到，N沟道MOS晶体管18的沟道宽度(图16中的垂直长度)是存取晶体管ATR的沟道宽度的多达数十倍(10至80倍)。

在栅极电极18g的任意侧上，通过扩散N型杂质来形成N沟道MOS晶体管18的源极S和漏极D。在N沟道MOS晶体管18的源极上方，经由接触孔CH形成源极布线18s。在N沟道MOS晶体管18的漏极D上方，经由接触孔CH形成漏极布线18d。通过第一金属层M1形成布线18s和18d。

在P型阱PW的一侧(在图中的底部)，通过第一金属层M1形成接地布线31。接地布线31被充电有接地电压VSS。N沟道MOS晶体管18的每个源极布线18s的一端耦合到接地布线31。

在每个漏极布线18d上方，通过第二金属布线层M2形成数字线DL。数字线DL的一端经由通孔TH耦合到漏极布线18d的一端(图中下端)。在P型阱PW的另一侧(在图中的顶部)，通过第二金属层M2形成电源布线32。电源布线32被充电有电源电压VCC。每个数字线DL的另一端耦合到电源布线32。

因而，当所选择的一个N沟道MOS晶体管18变为导通时，磁化电流Im从电源布线32经由数字线DL和N沟道MOS晶体管18流到接地布线31。

如图17所示，在字线WL的任意一侧，通过扩散N型杂质来形成存取晶体管(N沟道MOS晶体管)ATR的源极S和漏极D。在存取晶体管ATR的源极S上方，经由接触孔CH形成源极电极ELs。在存取晶体管ATR的漏极D上方，经由接触孔CH形成漏极电极ELd。通过第一金属层M1形成电极ELs、ELd。接地电压VSS供给到源极电极ELs。

在漏极电极ELd上方，经由通孔形成耦合电极ELc。通过第二金属层M2形成耦合电极ELc。在耦合电极ELc上方，经由通孔TH形成电极EL。电极EL如图6所示并且水平延伸以覆盖在数字线DL上方。在数字线DL之上的区域中的电极EL的顶表面上，形成隧道磁阻元件TMR。在隧道磁阻元件TMR的顶部上，通过第三金属层M3形成位线BL。当磁化电流Im流过数字线DL并且写入电流Iw流过位线BL时，存储在隧道磁阻元件TMR中的数据信号的逻辑被反转。配置和操作的其它部分与实施例1相同，因此不重复其描述。

在实施例2中，用于驱动数字线DL的N沟道MOS晶体管18和在对应行中的多个存储器单元MC中的多个存取晶体管ATR中的每个邻近地布置在位线BL的延伸方向中。因此，与N沟道MOS晶体管18布置在存储器块MB之外的情况相比，可以增加隧道磁阻元件TMR的面积并由此降低出现数据信号的误反转的概率。

当将用于驱动数字线DL的N沟道MOS晶体管18布置在存储器块MB之外的情况与实施例2中的N沟道MOS晶体管18布置在存储器块MB内的情况进行比较时，可以通过略微增加存储器块MB的面积来实现实施例2的配置并且实施例2的整个布局面积可以更小。此外，可以预测到，随着用于晶体管的工艺小型化技术的进展，如果可以减少隧道磁阻元件TMR的面积，则可以在存储器块MB内布置N沟道MOS晶体管18而不增加存储器块MB的布局面积。

图18是示出实施例2的改型例子的图，图18应与图17进行比较。在图18所示的改型例子中，存取晶体管ATR的源电极ELs还用作N沟道MOS晶体管18的源极布线18s。N沟道MOS晶体管18的栅极电极18g布置在源极电极ELs和漏极布线18d之间。在此改型例子中也可以获得实施例2的有益效果。

这里所公开的实施例应视作是示例性的并且在所有方面中都不构成限制。通过所附权利要求而不是上述说明书来描述本发明的范围，并且本发明旨在覆盖在等同于所附权利要求范围的意义和范围内的所有改型和变化。

Claims (10)

1.一种形成在半导体衬底上方的半导体器件，包括：

存储器阵列，其包括：布置成M行和N列的M×N个存储器单元(其中M、N均为2或更大的整数)，用以分别磁存储数据信号；分别设置在所述M行中的M个数字线；以及分别设置在所述N列中的N个位线；

行解码器，用于根据行地址信号选择所述M行中的任意一行；以及

写入电路，用于在写入操作中将N个数据信号分别写入到由所述行解码器所选的行中的N个存储器单元中；

所述写入电路包括：数字线驱动器，用于使磁化电流流过由所述行解码器所选的行中的数字线，以使所选的行中的N个存储器单元被半选；以及

N个位线驱动器，分别设置在所述N列中，

其中所述位线驱动器分别接收所述N个数据信号，并且每个位线驱动器使写入电流流过对应列中的位线，以便将所述数据信号写入到对应列中的所述半选的存储器单元中，所述写入电流的方向依赖于每个所述位线驱动器所接收的数据信号的逻辑。

2.根据权利要求1的半导体器件，其中所述磁化电流设定成比所述写入电流更大的值。

3.根据权利要求2的半导体器件，

其中所述存储器阵列包括分别设置在所述M行中的M个字线，

其中每个存储器单元包括：

磁阻元件，用于当所述磁阻元件的阻值变成某一水平时存储数据信号；以及

存取晶体管，与所述磁阻元件串联耦合在对应的位线和参考电压线之间，其中所述存取晶体管的栅极耦合到对应的字线；以及

其中所述存储器阵列进一步包括：

字线驱动器，用于将字线升压到表示在读取操作中所述字线在由所述行解码器所选的行中被选择的某一电平，并且使所选的行中的N个存储器单元中的N个存取晶体管导通；以及

读出电路，用于经由所述N个位线从由所述行解码器所选的行中的N个存储器单元中读取N个数据信号。

4.根据权利要求3的半导体器件，

其中所述数字线驱动器包括驱动晶体管，所述驱动晶体管针对每行而设置并且与对应行中的数字线串联耦合在电源电压线和所述参考电压线之间，并且在所述行解码器选择对应行时变为导通；以及

其中所述驱动晶体管和对应行中的多个存储器单元中的多个存取晶体管中的每个相邻地设置在位线延伸方向上。

5.一种形成在半导体衬底上方的半导体器件，包括：

分成多个存储器块的存储器阵列，每个存储器块包括：布置成M行和N列的M×N个存储器单元(其中M、N均为2或更大的整数)，用以分别磁存储数据信号；分别设置在所述M行中的M个数字线；以及分别设置在所述N列中的N个位线；

解码器，用于根据地址信号选择所述存储器块中的任意一个以及所选的存储器块中的M行中的任意一行；以及

写入电路，用于在写入操作中将N个数据信号分别写入到由所述解码器所选的行中的N个存储器单元中，

所述写入电路包括：

数字线驱动器，其针对每个存储器块而设置并且在所述解码器选择对应存储器块时被激活，并且使磁化电流流过由所述解码器所选的行中的数字线，以使所选的行中的N个存储器单元被半选；以及

N个位线驱动器，其针对每个存储器块而设置并且在所述解码器选择对应存储器块时被激活，

其中所述位线驱动器被分别设置在所述N列中并且分别接收所述N个数据信号，并且每个位线驱动器使写入电流流过对应列中的位线以便将所述数据信号写入到对应列中的所述半选的存储器单元中，所述写入电流的方向依赖于每个位线驱动器所接收的数据信号的逻辑。

6.一种形成在半导体衬底上方的半导体器件，包括：

布置成多行和多列的多个存储器单元，

每个存储器单元包括用于磁存储数据的磁阻元件和与所述磁阻元件串联耦合的存取晶体管；

分别设置在所述行中的字线，其中每个字线耦合到对应行中的所有存取晶体管的栅极电极；

分别设置在所述行中的数字线，每个数字线将感应磁场施加到对应行中的所有磁阻元件；以及

针对每行设置的驱动晶体管，每个驱动晶体管当在写入操作中选择对应的数字线时变为导通并且使电流流过对应数字线以生成所述感应磁场，

其中分别包括在所述存储器单元中的多个存取晶体管在所述半导体衬底上方布置成多行和多列，

其中分别包括在所述存储器单元中的多个磁阻元件在比布置所述存取晶体管的层更高的层中布置成多行和多列，以及

其中每个驱动晶体管布置在两行存取晶体管之间。

7.根据权利要求6的半导体器件，其中每个驱动晶体管的栅极电极沿着所述字线方向延伸。

8.根据权利要求7的半导体器件，其中在对应行中的所述驱动晶体管中的每个以及所述存取晶体管中的每个共享源极电极。

9.根据权利要求8所述的半导体器件，进一步包括分别设置在列中的位线，其中每个位线在写入操作中将感应磁场施加到对应列中的所有磁阻元件。

10.根据权利要求9的半导体器件，其中所述驱动晶体管的沟道宽度大于所述存取晶体管的沟道宽度。

Images