JP5150935B2 - 半導体記憶装置 - Google Patents
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Description
Claims (10)
- 半導体記憶装置であって、
複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイと、
行アドレス信号に従って前記複数のディジット線のうちのいずれかのディジット線を選択する行デコーダと、
列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択する列デコーダと、
前記行デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、
前記列デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備え、
前記複数のディジット線の一方端は、電源電圧を受ける第1のノードに共通接続され、
前記ディジット線ドライバは、
各ディジット線に対応して設けられて対応のディジット線の他方端と第2のノードとの間に接続され、前記行デコーダによって対応のディジット線が選択されたことに応じて導通する第1のトランジスタと、
前記第2のノードと基準電圧のラインとの間に接続され、第1の定電流を流す第1の定電流素子と、
前記第1のトランジスタが導通する前に前記第2のノードを第1の電圧に充電する第1のプリチャージ回路とを含む、半導体記憶装置。 - 前記ディジット線ドライバは、さらに、前記電源電圧のラインと前記第1のノードとの間に接続され、書込動作時に導通する第2のトランジスタを含む、請求項1に記載の半導体記憶装置。
- 前記第1のプリチャージ回路は、前記電源電圧のラインと前記第2のノードとの間に接続され、ディジット線プリチャージ信号に応答して導通する第3のトランジスタを含む、請求項1または請求項2に記載の半導体記憶装置。
- 前記ビット線ドライバは、
各ビット線に対応して設けられて対応のビット線の一方端と第3のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第4のトランジスタと、
各ビット線に対応して設けられて対応のビット線の他方端と第4のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第5のトランジスタと、
第1の論理のデータ信号を書込む場合に導通して前記第3のノードに前記電源電圧を与える第6のトランジスタと、
前記第1の論理のデータ信号を書込む場合に導通して前記第4のノードに前記基準電圧を与える第7のトランジスタと、
第2の論理のデータ信号を書込む場合に導通して前記第4のノードに前記電源電圧を与える第8のトランジスタと、
前記第2の論理のデータ信号を書込む場合に導通して前記第3のノードに前記基準電圧を与える第9のトランジスタと、
前記第6および第7のトランジスタまたは前記第8および第9のトランジスタが導通する前に前記第3および第4のノードを第2の電圧に充電する第2のプリチャージ回路とを含む、請求項1から請求項3までのいずれかに記載の半導体記憶装置。 - 前記ビット線ドライバは、
さらに、前記第4のノードと前記基準電圧のラインとの間に前記第7のトランジスタと直列接続され、第2の定電流を流す第2の定電流素子と、
前記第3のノードと前記基準電圧のラインとの間に前記第9のトランジスタと直列接続され、前記第2の定電流を流す第3の定電流素子とを含む、請求項4に記載の半導体記憶装置。 - 前記第2のプリチャージ回路は、
前記電源電圧のラインと前記第3のノードとの間に接続され、ビット線プリチャージ信号に応答して導通する第10のトランジスタと、
前記電源電圧のラインと前記第4のノードとの間に接続され、前記ビット線プリチャージ信号に応答して導通する第11のトランジスタとを含む、請求項4または請求項5に記載の半導体記憶装置。 - 半導体記憶装置であって、
複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリアレイと、
行アドレス信号に従って前記複数のディジット線のうちのいずれかのディジット線を選択する行デコーダと、
列アドレス信号に従って前記複数のビット線のうちのいずれかのビット線を選択する列デコーダと、
前記行デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、
前記列デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備え、
前記ビット線ドライバは、
各ビット線に対応して設けられて対応のビット線の一方端と第1のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第1のトランジスタと、
各ビット線に対応して設けられて対応のビット線の他方端と第2のノードとの間に接続され、前記列デコーダによって対応のビット線が選択されたことに応じて導通する第2のトランジスタと、
第1の論理のデータ信号を書込む場合に導通して前記第1のノードに電源電圧を与える第3のトランジスタと、
前記第1の論理のデータ信号を書込む場合に導通して前記第2のノードに基準電圧を与える第4のトランジスタと、
第2の論理のデータ信号を書込む場合に導通して前記第2のノードに前記電源電圧を与える第5のトランジスタと、
前記第2の論理のデータ信号を書込む場合に導通して前記第1のノードに前記基準電圧を与える第6のトランジスタと、
前記第3および第4のトランジスタまたは前記第5および第6のトランジスタが導通する前に前記第1および第2のノードを予め定められた電圧に充電するプリチャージ回路とを含む、半導体記憶装置。 - 前記ビット線ドライバは、
さらに、前記第2のノードと前記基準電圧のラインとの間に前記第4のトランジスタと直列接続され、予め定められた電流を流す第1の定電流素子と、
前記第1のノードと前記基準電圧のラインとの間に前記第6のトランジスタと直列接続され、前記予め定められた電流を流す第2の定電流素子とを含む、請求項7に記載の半導体記憶装置。 - 前記プリチャージ回路は、
前記電源電圧のラインと前記第1のノードとの間に接続され、ビット線プリチャージ信号に応答して導通する第7のトランジスタと、
前記電源電圧のラインと前記第2のノードとの間に接続され、前記ビット線プリチャージ信号に応答して導通する第8のトランジスタとを含む、請求項7または請求項8に記載の半導体記憶装置。 - 半導体記憶装置であって、
行列状に配置され、各々が磁気的にデータを記憶する複数のメモリセルと、
前記複数のメモリセルの行と列のいずれか一方に対応して配置され、メモリセルへのデータ書込み時に第1の電位と第2の電位の電位差に基づいて書込電流を流す複数の書込電流線と、
それぞれ前記複数の書込電流線に対応して設けられ、各々の一方導通端子が対応の書込電流線に接続され、各々がアドレス信号に応答して選択的に導通する複数の転送ゲートトランジスタと、
それぞれに前記複数の転送ゲートトランジスタの他方導通端子が所定数ずつ共通接続された複数の共通配線と、
それぞれ前記複数の共通配線に対応して設けられ、各々が、前記データ書込み時に、対応の転送ゲートトランジスタの導通前に対応の共通配線を第3の電位にプリチャージする複数の書込プリチャージ回路とを備える、半導体記憶装置。
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