JP2010040658A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】可変磁気抵抗素子(VR)の磁化容易軸(EX)と直交する方向に書込ビット線(WBL0,WBL1)を配置し、書込ビット線ドライブ回路(22U,22L)により、書込データに応じた方向に、書込ビット線に電流を流す。一方、ビット線(BL0−BL3)には、データ書込時、固定された方向に電流を流す。書込ビット線両側に配置される書込ビット線ドライブ回路において、複数の書込ビット線に共通に書込ビット線ドライバ(30u)を配置し、他方側の書込ビット線ドライブ回路においては、個々に書込ビット線に対し書込ビット線ドライバを配置する。
【選択図】図3
Description
T. Tsuji et al.,"A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,"2004 Symposium on VLSI Circuits Digest of Technical Papers, June 2004, pp.450-453.
図1は、この発明の実施の形態1に従う不揮発性半導体記憶装置(MRAM)のメモリセルアレイのレイアウトを概略的に示す図である。図1においては、4行4列に配列されるメモリセルのレイアウトを示す。
図6は、この発明の実施の形態2に従う不揮発性半導体記憶装置(MRAM)の要部の構成を概略的に示す図である。図6においては、メモリサブアレイ20において配置される書込ビット線WBL0−WBL7…を示す。このメモリサブアレイ20における各ビット線、ワード線、およびメモリセルの配置は、先の実施の形態1の場合と同様である。
図7は、この発明の実施の形態2の変更例の不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図7において、メモリサブアレイ20Aおよび20Bが設けられる。このメモリサブアレイ20Aおよび20B各々においては、メモリセルが行列状に配列され、また、メモリセル行に対応してワード線(WL)が配設され、またメモリセル列に対応してビット線(BL)が配設され、また、メモリセル列に対応してソース線(SL)が配設される。
図8は、この発明の実施の形態2の変更例2の不揮発性半導体記憶装置(MRAM)の要部の構成を概略的に示す図である。この図8に示す不揮発性半導体記憶装置(MRAM)の構成は、以下の点で、図7に示す不揮発性半導体記憶装置の構成と異なる。すなわち、書込ビット線ドライブ回路22Uにおいては、個々に書込ビット線を駆動する書込ビット線ドライバ30ubと、書込ビット線グループの各書込ビット線を共通に駆動する書込ビット線ドライバ30uaが、各書込ビット線グループごとに交互に配置される。図8においては、書込ビット線グループWBGA0の書込ビット線WBL0−WBL3それぞれに対応して、書込ビット線ドライバ30ubが配置され、書込ビット線グループWBGA1の書込ビット線WBL4−WBL7に対し共通に書込ビット線ドライバ30uaが配置される。
Claims (1)
- 行列状に配列され、各々が選択トランジスタと可変磁気抵抗素子の直列体を有する複数のメモリセルを備え、各前記可変磁気抵抗素子は、磁化容易軸と磁化困難軸とを有し、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルの可変磁気抵抗素子が結合される複数のビット線、
各メモリセル行に対応して配置され、各々が対応の行のメモリセルの選択トランジスタの制御電極に結合される複数のワード線、
メモリセル行に対応して、対応の行のメモリセルの可変磁気抵抗素子の下部に前記磁化容易軸と直交するように配置されるとともに複数のグループに分割される複数の書込ビット線、
各前記ビット線に対応して配置され、各々が、データ書込時、対応のビット線に書込データの論理値にかかわらず固定方向に電流を供給するビット線ドライブ回路、および
各前記書込ビット線グループに対応してかつ対応のグループの書込ビット線に共通に設けられ、前記データ書込時、前記書込データの論理値に応じた方向に対応のグループの書込ビット線に電流を供給する第1の書込ビット線ドライバと、各書込ビット線に対応して前記第1の書込ビット線ドライバと対向して配置され、前記書込データの論理値に応じて前記第1の書込ドライバと反対方向に対応の書込ビット線に電流を駆動する第2の書込ビット線ドライバとを含む書込ビット線ドライブ回路を備える、不揮発性半導体記憶装置。
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JP2008199830A JP2010040658A (ja) | 2008-08-01 | 2008-08-01 | 不揮発性半導体記憶装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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TWI678707B (zh) * | 2019-02-27 | 2019-12-01 | 大陸商長江存儲科技有限責任公司 | 位元線驅動器裝置 |
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JP2003257176A (ja) * | 2001-12-26 | 2003-09-12 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
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2008
- 2008-08-01 JP JP2008199830A patent/JP2010040658A/ja active Pending
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