JP2010040079A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】磁気ランダム・アクセス・メモリの書込に関連する回路のレイアウト面積を低減する。
【解決手段】可変磁気抵抗素子（ＶＲ）の磁化容易軸（ＥＸ）と直交する方向に書込ビット線（ＷＢＬ０，ＷＢＬ１）を配置し、書込データに応じて双方向に書込ビット線に電流を流す。一方、書込ビット線と交差するようにビット線（ＢＬ０−ＢＬ３）を配置し、書込データの論理値にかかわらず一定方向に電流を流す。書込ビット線へは、セルトランジスタ（ＣＴ）の耐圧よりも高い高電圧（ＶＣＣ）から電流を供給する。
【選択図】図３

Description

この発明は、不揮発性半導体記憶装置に関し、特に、磁気抵抗素子の磁化方向に応じてデータを記憶する薄膜磁性体半導体記憶装置の構成に関する。より特定的には、この発明は、電流誘起磁界により可変磁気抵抗素子の磁化方向を設定する薄膜磁性体半導体記憶装置のデータ書込部の配置に関する。

不揮発性半導体記憶装置の１つに、薄膜磁性体半導体記憶装置（ＭＲＡＭ：磁気ランダム・アクセス・メモリ）がある。このＭＲＡＭは、データの記憶に磁気抵抗効果を利用する。すなわち、記憶素子に可変磁気抵抗素子を用いる。この可変磁気抵抗素子においては、バリア層を挟んで自由層と固定層とが対向して配置される。自由層は記憶データに応じて磁化方向が設定され、一方、固定層は、その磁化方向が記憶データにかかわらず固定される。自由層および固定層の磁化方向が一致する場合、可変磁気抵抗素子の抵抗値は小さくなる。逆に、自由層と固定層の磁化方向が逆（反平行）の場合には、その抵抗値が高くなる。この可変磁気抵抗素子の抵抗値の高低を、２値データの“０”および“１”に対応付ける。

データの書込時においては、ビット線およびデジット線を流れる電流が誘起する磁界を用いて自由層の磁化方向を設定する。ＭＲＡＭにおいては、フラッシュメモリのように、高電圧を用いて絶縁膜を介して電荷を移動させる必要はない。従って、ＭＲＡＭは、フラッシュメモリなどに比べて、低電圧動作が可能であり、また、高速アクセスが可能であり、また理想的には、書込回数が制限されない。これらの理由により、ＭＲＡＭは、携帯機器の用途に適した候補の１つと考えられ、種々の構成が提案されている。

このようなＭＲＡＭの構成の一例が、非特許文献１（T. Tsuji et al.,“A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,”2004 Symposium on VLSI Circuits Digest of Technical Papers, June 2004, pp.450-453.）に示されている。この非特許文献１に示される構成においては、ＭＲＡＭセルは、１つの可変磁気抵抗素子（ＭＴＪ素子（磁気トンネル接合素子）またはＴＭＲ素子（トンネリング磁気抵抗素子））と、この可変磁気抵抗素子に直列に接続される１つの選択トランジスタ（セルトランジスタ）とで構成される。

可変磁気抵抗素子の上部電極をビット線に結合し、可変磁気抵抗素子下部に、書込ワード線（デジット線）が配置される。可変磁気抵抗素子が行方向に整列して配置され、一方一方、セルトランジスタは、２行の読出用のワード線に交互に結合され、可変磁気抵抗素子はセルトランジスタを介して対応の列のビット線に結合される。書込ワード線（デジット線）を流れる電流が誘起する磁界とビット線を流れる電流が誘起する磁界とにより、選択メモリセルの可変磁気抵抗素子の自由層の磁化方向を設定する。

データ読出時においては、１つのワード線が選択され、対をなすビット線の一方にメモリセルの記憶データに応じた電流が流れ、他方に、ダミーセルの抵抗値に応じた参照電流が流れる。この非特許文献１においては、２ビット単位でメモリセルを選択し、ダミーセルとして高抵抗状態のダミーセルおよび低抵抗状態のダミーセルを用い、これらの２つのダミーセルを流れる電流の平均電流を参照電流として用いて、２ビットのメモリセルの記憶データの検出を行なう。

上述の非特許文献１に示される構成においては、デジット線に、書込データの論理値にかかわらず、一定の方向に電流が流れる。ビット線において、書込データの論理値に応じた方向に電流が流れる。このため、各ビット線の両側に、ビット線ドライバが配置される。このビット線ドライバは、各々、充電用のＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）および放電用のＮチャネルＭＯＳトランジスタで構成される。ビット線を流れる電流により、自由層の磁化方向を設定するため、ビット線は、可変磁気抵抗素子の磁化容易軸と直交する方向に配置される。デジット線は、書込時の磁化反転を容易とするためのアシスト磁界を供給するために、可変磁気抵抗素子の磁化困難軸と直交する方向に配置される。

データ書込時、ビット線ドライバを介してビット線に電流が供給される。この書込時、可変磁気抵抗素子を介してセルトランジスタにビット線上の電圧が供給されるため、通常、ビット線ドライバの動作電源電圧（ＶＤＤ）は、セルトランジスタの耐圧に応じた電圧に設定される。通常、セルトランジスタとしては、読出時の高速動作および高集積化を目的として、ロジックトランジスタ（プロセッサに含まれるトランジスタ）と同様、低電圧動作のトランジスタが用いられる。したがって、ビット線ドライバの動作電源電圧は、セルトランジスタの耐圧で決定される低電圧である。

一方、デジット線においては、この書込時に必要十分なデジット線電流を流すために、デジット線ドライバを構成するトランジスタを飽和領域で動作させる。通常、デジット線は一端が電源ノードに結合され、他端がディジット線ドライバを介して接地ノードに結合される。したがって、このデジット線ドライバが、十分な大きさのゲート−ソース間電圧Ｖｇｓを得るために、ディジット線電圧としては、ビット線ドライバの動作電源電圧（ＶＤＤ）よりも高い電圧（ＶＣＣ）が用いられる。このため、通常、デジット線ドライバとしては、セルトランジスタよりも耐圧の高い高耐圧トランジスタが用いられる。
T. Tsuji et al.,"A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture,"2004 Symposium on VLSI Circuits Digest of Technical Papers, June 2004, pp.450-453.

データ書込時においては、選択メモリセルが接続されるビット線に書込電流が供給される。このビット線書込電流は、ビット線ドライバの動作電源電圧（ＶＤＤ）から供給される。十分な大きさのビット線書込電流を供給するためには、ビット線ドライバのトランジスタを飽和領域で動作させる。この場合には、ビット線ドライバのゲートーソース間電圧の絶対値Ｖｇｓをできるだけ大きくするのが望ましい。しかしながら、このビット線ドライバの動作電源電圧は、セルトランジスタの耐圧で決定される電圧レベルであり、その上限が制限される。

データ書込時には、ビット線に書込電流が供給される。このビット線書込電流としては、ビット線の寄生抵抗を介して十分な大きさの電流を流すことが要求され、このビット線書込電流を供給するビット線ドライバ電源電圧（ＶＤＤ）が、ビット線書込電流のために大部分が消費される。このビット線書込電流のために、ビット線ドライバの動作電源電圧が低下すると、ビット線ドライバのトランジスタ（ＰチャネルＭＯＳトランジスタ）のゲート−ソース間電圧Ｖｇｓの絶対値が低下し、十分な電流を供給することができなくなる。特に、ビット線ドライバの電源電圧が、セルトランジスタの耐圧で決定される低電圧レベルのときには、この電圧低下の影響が大きくなる。

したがって、十分な大きさのビット線書込電流をビット線（ビット線寄生抵抗）に供給するためには、このビット線ドライバのサイズ（チャネル幅とチャネル長の比）を大きくして、そのオン抵抗を小さくし、十分な電流駆動力を実現する必要がある。この結果、ビット線ドライバのレイアウト面積が増加するという問題が生じる。

また、ビット線ドライバは、各ビット線の両側に配置される。ビット線ドライバは、ＣＭＯＳドライバであり、１ビット線当たり、２個のＰチャネルＭＯＳトランジスタおよび２個のＮチャネルＭＯＳトランジスタが配置される。従って、このビット線ドライバのレイアウトの面積が大きく、ビット線ドライバトランジスタの面積増加によるビット線ドライブ回路全体の面積増加に対する影響が大きくなる。

前述の非特許文献１に示される構成においては、ビット線書込ドライバの充電トランジスタのソース電圧を、デジット線ドライバの動作電源電圧（ＶＣＣ）と同じ電圧レベルとし、放電用トランジスタのゲート電圧を、このドライバ電源電圧ＶＣＣよりも低い電圧レベルに設定し、ビット線書込電流を調整している。しかしながら、非特許文献１においては、選択列のビット線ＢＬをドライバ電源電圧ＶＣＣに充電した後に、ビット線の放電を行なっている。従って、セルトランジスタの耐圧を保証することができないという問題があり、セルトランジスタとしてロジックトランジスタを用いて、高集積化および高速読出を実現する構成に対しては、この非特許文献１のビット線ドライバの構成を適用することができない。

それゆえ、この発明の目的は、レイアウト面積を大幅に低減することのできる不揮発性半導体記憶装置を提供することである。

この発明に係る不揮発性半導体記憶装置は、可変磁気抵抗素子の下部に、この可変磁気抵抗素子の磁化容易軸と直交する方向に書込ビット線を配置する。可変磁気抵抗素子には、ビット線を電気的かつ磁気的に結合する。この可変磁気抵抗素子は、セルトランジスタを介してソース線に結合される。データ書込時、ビット線に、書込データの論理値にかかわらず固定された方向に電流を流す。一方、書込ビット線には、書込データの論理値に応じた方向に電流を流す。

磁化反転用書込電流を流す書込ビット線が、可変磁気抵抗素子下部に、この可変磁気抵抗素子の磁化容易軸と直交する方向に配置される。したがって、この書込ビット線はセルトランジスタと電気的に分離されるため、書込ビット線に供給される電圧を、セルトランジスタの耐圧電圧で決定される電圧よりも高く設定することができる。これにより、書込ビット線ドライバのトランジスタを十分に飽和領域で動作させることができ、この書込ビット線ドライバのトランジスタのサイズを低減することができる。これにより、ビット線書込ドライバのレイアウト面積を低減することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置（ＭＲＡＭ）のメモリセルアレイのレイアウトを概略的に示す図である。図１においては、４行４列に配列されるメモリセルのレイアウトを示す。

図１において、矩形状の活性領域１が間をおいてＸ方向およびＹ方向に整列して配置される。この活性領域１には、２ビットのメモリセルのトランジスタ（セルトランジスタ）が形成される。

Ｘ方向に整列して、可変磁気抵抗素子ＶＲａおよびＶＲｂが配置される。この可変磁気抵抗素子ＶＲａおよびＶＲｂそれぞれに対応してローカル配線２ａおよび２ｂが配置される。これらのローカル配線２ａおよび２ｂは、それぞれ、可変磁気抵抗素子ＶＲａおよびＶＲｂを載置し、可変磁気抵抗素子ＶＲａおよびＶＲｂの下部電極に電気的に接続される。

ローカル配線２ａおよび２ｂは、それぞれビア４ａおよび４ｂを介してそれぞれ中間配線３ａおよび３ｂに電気的に接続される。中間配線３ａおよび３ｂは、それぞれＸ方向に長い矩形形状を有し、活性領域１に対応する領域内において、互いに間をおいて配置される。

中間配線３ａおよび３ｂはプラグ（脚）を有し、このプラグにより、下層の中間配線５ａおよび５ｂに電気的に接続される。中間配線５ａおよび５ｂは、Ｙ方向において整列して配置され、それぞれ、コンタクト６ａおよび６ｂを介して下部の活性領域１に電気的に接続される。

各可変磁気抵抗素子行に対応して、可変磁気抵抗素子ＶＲ（ＶＲａ，ＶＲｂ）下部に、書込ビット線ＷＢＬがＸ方向に延在して配置される。図１においては、書込ビット線ＷＢＬ０およびＷＢＬ１を示す。可変磁気抵抗素子ＶＲ（ＶＲａ，ＶＲｂ）は、Ｙ方向に沿った磁化容易軸ＥＸおよびＸ方向に沿った磁化困難軸ＨＸを有し、書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）は、この可変磁気抵抗素子ＶＲ（ＶＲａ，ＶＲｂ）の磁化容易軸ＥＸと直交する方向に配置される。この書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）は、可変磁気抵抗素子ＶＲａおよびＶＲｂと電気的に分離され、かつ磁気的に結合される。

また、Ｘ方向に連続的に延在してかつＹ方向において間をおいて、書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）の両側に、ワード線ＷＬが配置される。図１においては、ワード線ＷＬ０−ＷＬ３を代表的に示す。これらのワード線ＷＬ０−ＷＬ３は、それぞれ活性領域１に形成されるセルトランジスタのゲート電極を構成する。

Ｙ方向に連続的に延在してかつ可変磁気抵抗素子列に対応してビット線ＢＬ，ＢＬ＿Ｂが配置される。このビット線ＢＬおよびＢＬ＿Ｂは、対をなして配置され、データ読出時に一方が参照ビット線として用いられる。図１においては、一例として、ビット線ＢＬ０、ＢＬ２がビット線ＢＬを構成し、ビット線ＢＬ１およびＢＬ３が、補のビット線ＢＬ＿Ｂを構成する。これらのビット線ＢＬ０−ＢＬ３は、それぞれ、対応の列の可変磁気抵抗素子ＶＲ（ＶＲａ，ＶＲｂ）の上部電極に電気的に接続される。

各ビット線対の両側に、Ｙ方向に連続的に延在してソース線ＳＬが配置される。ソース線ＳＬは、コンタクト７を介して活性領域１に電気的に接続される。ソース線コンタクト７は、したがって、活性領域１に形成される２つのメモリセルのセルトランジスタに共通に設けられる。

図２は、図１に示すレイアウトの線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。図２においては、ビット線ＢＬおよび可変磁気抵抗素子ＶＲの断面構造を、メモリセルの各構成要素の接続関係を明確にするために併せて示す。

図２において、半導体基板領域１０表面に活性領域１が形成される。活性領域１は、不純物が注入された領域であり、図２においては、セルトランジスタのドレインを構成する不純物領域１ａおよび１ｂと、ソース領域を構成する不純物領域１ｃを示す。ワード線ＷＬ（ＷＬ２，ＷＬ３）下部にチャネルが形成される。チャネル形成領域にも不純物注入が行なわれており、図２においては、このチャネル領域においても、不純物領域１ａ、１ｂおよび１ｃが連通するように示す。この不純物領域１ｃは、先の非特許文献１に示されるように、表面にシリサイドが形成され、低抵抗化が図られル構成が用いられても良く、図１に示すコンタクト７を介してソース線ＳＬに電気的に接続される。

不純物領域１ａおよび１ｂは、それぞれコンタクト６ａおよび６ｂを介して中間配線５ａおよび５ｂにそれぞれ電気的に接続される。これらの中間配線５ａおよび５ｂ上部に、それぞれ、プラグ３ａおよび３ｂが形成される。プラグ３ａは、バイア４ａを介してローカル配線２（２ａ）に電気的に接続される。ローカル配線２（２ａ）に、可変磁気抵抗素子ＶＲ（ＶＲａまたはＶＲｂ）が配置され、可変磁気抵抗素子ＶＲの下部電極（図２には明確に示さず）がローカル配線２に電気的に接続される。可変磁気抵抗素子ＶＲの上部電極は、ビット線ＢＬに電気的に接続される。

この図２に示すように、書込ビット線ＷＢＬが、可変磁気抵抗素子ＶＲの下部に、ローカル配線２と非接触で配置される。書込ビット線ＷＢＬは、図１に示すように、可変磁気抵抗素子ＶＲ（ＶＲａ，ＶＲｂ）の磁化困難軸ＨＸと平行な方向、すなわち磁化容易軸ＥＸと直交する方向に配置される。したがって、書込ビット線ＷＢＬに書込データの論理値に応じた方向に電流を流すことにより、書込ビット線ＷＢＬが誘起する磁界は、磁化容易軸ＥＸと平行な方向となる。

一方、ビット線ＢＬまたはＢＬ＿Ｂには、書込データの論理値にかかわらず、一定の方向に電流を流す。このビット線ＢＬまたはＢＬ＿Ｂは、可変磁気抵抗素子ＶＲ（ＶＲａ，ＶＲｂ）の磁化困難軸ＨＸと直交する方向に配置されている。したがって、ビット線ＢＬおよびＢＬ＿Ｂを流れる電流が誘起する磁界は、この可変磁気抵抗素子の磁化困難軸ＨＸと平行な方向となる。このビット線ＢＬおよびＢＬ＿Ｂの書込電流が、アシスト磁界（半選択電流）となり、書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）を流れる電流が誘起する磁界が、磁化反転磁界となる。

書込ビット線ＷＢＬは、セルトランジスタと分離されており、書込ビット線ＷＢＬには、セルトランジスタの耐圧により決定される電圧（ＶＤＤ）よりも大きな電圧（ＶＣＣ）を印加することができる。応じて、書込ビット線ドライバのトランジスタのゲート−ソース間電圧Ｖｇｓの絶対値を十分に大きくすることができ、ドライバトランジスタの電流駆動力を、その面積を増大させることなく、大きくすることができる。

図３は、図１に示すメモリセルアレイの電気的回路構成および周辺の書込および読出に関連する部分の構成の一例を概略的に示す図である。図３において、メモリサブアレイ２０においてメモリセルＭＣが行列状に配列される。メモリセルＭＣは、可変磁気抵抗素子ＶＲとセルトランジスタＣＴの直列体で構成される。メモリセルの各行に対応して書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）が配設され、メモリセルの各列に対応してビット線ＢＬ（ＢＬ０−ＢＬ３）が配設される。また、メモリセル行に対応して、書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）と平行にワード線ＷＬ（ＷＬ０−ＷＬ３）が配設される。またビット線ＢＬと平行にソース線ＳＬが配設され、列方向（ビット線延在方向）において隣接する２ビットのメモリセルのセルトランジスタＣＴが共通のコンタクト（７）を介して対応のソース線ＳＬに結合される。

ビット線の両端にメモリサブアレイ２０に関して対向してビット線ドライブ回路２４および２５が設けられる。ビット線ドライブ回路２４は、ビット線ＢＬ（ＢＬ０−ＢＬ３）に対応して設けられる放電トランジスタＮＴを含む。放電トランジスタＮＴは、データ書込時に、図示しない列選択信号に従って選択的にオン状態に設定される。ビット線ドライブ回路２５は、ビット線ＢＬ（ＢＬ０−ＢＬ３）それぞれに対応して設けられる充電トランジスタＰＴを含む。充電トランジスタＰＴは、データ書込時、図示しない列選択信号に従って選択的に導通状態とされ、選択列のビット線へ、電源電圧ＶＤＤから電流を供給する。

このビット線ドライブ電源電圧ＶＤＤは、セルトランジスタＣＴの耐圧により決定される電圧レベルである。データ書込時、ビット線ドライブ回路２４および２５により、選択列のビット線には、書込データの論理値にかかわらず、常に固定された方向（図３の右から左方向）に沿ってビット線書込電流が流れる。このビット線ＢＬは、可変磁気抵抗素子ＶＲの磁化困難軸と直交する方向に配設されており、このビット線書込電流により、いわゆる半選択電流（アシスト磁界誘起電流）が供給される。

書込ビット線ＷＬの両端に、メモリサブアレイ２０に関して対向して書込ビット線ドライブ回路２２Ｕおよび２２Ｌが設けられる。書込ビット線ドライブ回路２２Ｕは、書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）それぞれに対応して設けられる書込ビット線ドライバ３０ｕを含み、書込ビット線ドライブ回路２２Ｌは、書込ビット線ＷＢＬそれぞれに対応して設けられる書込ビット線ドライバ３０ｌを含む。書込ビット線ドライバ３０ｕは、ＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１を含み、書込ビット線ドライバ３０Ｌは、ＰチャネルＭＯＳトランジスタＰＱ２およびＮチャネルＭＯＳトランジスタＮＱ２を含む。

これらの書込ビット線ドライバ３０ｕおよび３０ｌへは、電源電圧ＶＣＣが動作電源電圧として供給される。ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２は、それぞれ、セルトランジスタＣＴよりも耐圧の高いトランジスタであり、図３においては、ゲート部分に付された斜線で高耐圧トランジスタであることを示す。

書込ビット線ドライバ３０ｕおよび３０ｌは、データ書込時、書込データの論理値に応じて、選択メモリセル行に対応して配置される書込ビット線に書込データの論理値に応じた方向に電流を供給する。書込ビット線ＷＢＬは、可変磁気抵抗素子ＶＲの磁化容易軸（ＥＸと直交する方向の配置されており、したがって、書込ビット線ＷＢＬを流れる電流が誘起する磁界は、ビット線ＢＬを流れる電流が誘起する磁界にアシストされて、選択メモリセルの可変磁気抵抗素子ＶＲの磁化方向を反転させることができる。

図２に示すように、書込ビット線ＷＢＬは、可変磁気抵抗素子ＶＲの下層に配置されており、セルトランジスタＣＴとは電気的に分離されている。したがって、書込ビット線ＷＢＬに高い電源電圧ＶＣＣが供給されても、セルトランジスタＣＴに対しては何ら悪影響は及ぼさない。このため、書込ビット線ドライバ３０ｕおよび３０ｌにおいて、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２の導通時のゲート−ソース間電圧Ｖｇｓｐの絶対値およびＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２の導通時のゲート−ソース間電圧Ｖｇｓｎは、ビット線ドライブ回路２５へ供給される電源電圧ＶＤＤよりも高い電圧レベルである。一般に、ＭＯＳトランジスタの飽和領域におけるドレイン電流は、（Ｖｓ−Ｖｔｈ）の二乗に比例する。Ｖｔｈは、しきい値電圧を示す。したがって、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ２、ＮＱ１の導通時の駆動電流量を大きくすることができ、電源電圧ＶＤＤを用いた磁化反転用のビット線書込電流を生成するビット線ドライバの構成に比べて、ビット線書込ドライブ回路２２Ｕおよび２２Ｌのレイアウト面積を低減することができる。

なお、ビット線ドライブ回路２４および２５におけるＭＯＳトランジスタＰＴおよびＮＴは、可変磁気抵抗素子ＶＲの磁化反転をアシストするための磁界を生成することが要求されるだけであり、大きな電流駆動力は要求されない。

なお、データ読出時においては、ワード線ＷＬが選択状態に駆動され、また、読出回路２８に含まれるセンスアンプＳＡに、選択列に対応して配置される対をなすビット線ＢＬおよびＢＬ＿Ｂが結合され、ビット線電流に従ってデータの読出が行なわれる。この場合、図３に示すように、対をなすビット線ＢＬ（ＢＬ０，ＢＬ２）および補のビット線ＢＬ＿Ｂ（ＢＬ１，ＢＬ３）の一方にメモリセルが接続され、他方のビット線は、参照ビット線として用いられる。この参照ビット線には、図示しないダミーセルが接続される。また、ビット線と読出回路２８の間には、列選択信号に従って選択列のビット線対をセンスアンプＳＡに結合する列選択回路が配置されるが、図３においては、図面を簡略化するために、この列選択回路の構成は示していない。

図４は、図３に示す書込ビット線ドライブ回路２２Ｕおよび２２Ｌに含まれる書込ビット線ドライバ３０ｕおよび３０ｌの制御部の構成の一例を概略的に示す図である。図４において、書込ビット線ドライバ３０ｕに対して書込タイミング発生器４０ｕが設けられ、書込ビット線ドライバ３０ｌに対して書込タイミング発生器４０ｌが設けられる。

書込タイミング発生器４０ｕは、行選択信号（行デコード信号）ＲＳと書込データＷＤとを受け、所定のタイミングで書込タイミング信号φＰ１およびφＮ１を生成する。これらの書込タイミング信号φＰ１およびφＮ１に従って、それぞれ、書込ビット線ドライバ３０ｕのＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１が選択的にオン状態に設定される。この行選択信号ＲＳは、書込ビット線を指定する行選択信号であり、従って、２行のメモリセルを指定する行選択信号である。この１行のメモリセルを指定する行アドレスの最下位ビットを縮退状態としてデコードすることにより、この行選択信号ＲＳを生成する。

書込タイミング発生器４０ｌは、行選択信号ＲＳと補の書込データ／ＷＤとを受け、書込タイミング信号φＰ２およびφＮ２を生成する。これらの書込タイミング信号φＰ２およびφＮ２に従って、書込ビット線ドライバ３０ｌのＭＯＳトランジスタＰＱ２およびＮＱ２が選択的にオン状態に設定される。

これらの書込タイミング発生器４０ｕおよび４０ｌに与えられる書込データＷＤおよび／ＷＤは、データ書込時、互いに相補な論理値を有する。したがって、書込ビット線ドライバ３０ｕおよび３０ｌにおいて、互いに異なる導電型のＭＯＳトランジスタがオン状態に駆動される。たとえば、書込ビット線ドライバ３０ｕにおいてＰチャネルＭＯＳトランジスタＰＱ１がオン状態に設定された場合、書込ビット線ドライバ３０ｌにおいては、ＮチャネルＭＯＳトランジスタＮＱ２がオン状態に設定される。これにより、書込ビット線ＷＢＬに対し、ＭＯＳトランジスタＰＱ１から電流が供給され、この書込ビット線ＷＢＬ上に供給される電流が、ＭＯＳトランジスタＮＱ２を介して放電される。

書込タイミング発生器４０ｕおよび４０ｌは、データ書込時、書込ビット線ＷＢＬを先ず、電源電圧ＶＣＣレベルに充電する。この後、ＮチャネルＭＯＳトランジスタＮＱ１またはＮＱ２をオン状態に設定して、書込ビット線ＷＢＬに電流を流す（非特許文献１参照）。この書込電流タイミング制御により、書込ビット線ＷＢＬに急激な突入電流が流れるのを抑制する。したがって、データ書込時の書込ビット線ＷＢＬおよびビット線ＢＬの電流を流すタイミング制御としては、通常のデジット線およびビット線を用いるＭＲＡＭの場合と同様のタイミング制御が行なわれればよい。

図５は、図３に示すビット線ドライブ回路２４および２５に含まれるビット線ドライバの制御部の構成を概略的に示す図である。図５において、ビット線書込ドライブトランジスタＮＴに対しタイミング制御回路４２が設けられ、ビット線書込ドライブトランジスタＰＴに対しタイミング制御回路４３が設けられる。タイミング制御回路４２は、列選択信号ＣＳＬと書込指示信号ＷＥとに従って書込列選択信号ＷＣＳＬを生成して、ビット線書込ドライブトランジスタＮＴのゲートへ与える。

タイミング制御回路４３は、列選択信号ＣＳＬと書込モード指示信号ＷＥとに従って、補の書込列選択信号／ＷＣＳＬを生成して、ビット線書込ドライブトランジスタＰＴのゲートへ与える。

データ書込時、外部からの書込コマンドに従って書込モード指示信号ＷＥが活性化される。また、この書込コマンドに従って、図示しない列デコード回路において列アドレスのデコード動作が行われ、デコード結果に従って指定された列に対応する列選択信号が活性化される。応じて、指定された列に対応して配置されたタイミング制御回路４２および４３が、この活性状態の列選択信号ＣＳＬに従って書込列選択信号ＷＣＳＬおよび／ＷＣＳＬを活性化する。応じて、ビット線書込ドライブトランジスタＮＴおよびＰＴがオン状態となり、ビット線ＢＬに対しては、常にビット線ドライブトランジスタＰＴからビット線ドライブトランジスタＮＴに向かって書込電流が流れる。これらのタイミング制御回路４２および４３により、図４に示す書込ビット線ドライブ回路の書込ビット線ＷＢＬの電流供給動作に対するタイミング調整を行なう。

これらのビット線書込ドライブトランジスタＰＴおよびＮＴは、データ読出時ともに非導通状態に設定される。これにより、図３に示すように、ビット線ＢＬを、図示しない列選択回路を介して読出回路に接続してデータ読出用の配線として利用することができる。

なお、ワード線ドライブ回路２９に含まれるワード線ドライバ３５は、データ書込時においてはすべて非活性状態であり、データ読出モード時において、行選択信号に従って選択行のワード線ＷＬを選択状態へ駆動する。この読出時の行選択信号は、１行のメモリセルを指定する行選択信号であり、１行のメモリセルを指定する行アドレスの全ビットをデコードして生成される。

また、この図５に示す構成において、列選択信号ＣＳＬに代えてメモリセル列を指定するＹアドレスＹＡＤが用いられて、タイミング制御回路４２および４３においてデコード動作が行なわれてもよい。

以上のように、この発明の実施の形態１に従えば、書込ビット線をこの可変磁気抵抗素子の下層にメモリセルの可変磁気抵抗素子の磁化容易軸と直交する方向に配置し、書込ビット線に、書込データの論理値に応じた方向に電流を双方向的に流している。また、ビット線には、書込データの論理値にかかわらず一定の方向に電流を流す。したがって、書込ビット線を、セルトランジスタと電気的に分離でき、書込ビット線には、セルトランジスタの耐圧により決定される電圧よりも高い電圧を供給することができる。応じて、書込ビット線ドライバのトランジスタサイズを増大させることなく、書込ビット線の電流量を増大させることができる。これにより、書込ビット線ドライブ回路のレイアウト面積を低減することができる。

［実施の形態２］
図６は、この発明の実施の形態２に従うＭＲＡＭの要部の構成を概略的に示す図である。図６において、４つのメモリサブアレイ２０Ａ−２０Ｄが配置される。これらのメモリサブアレイ２０Ａ−２０Ｄ各々においては、先の実施の形態１と同様、メモリセルが行列状に配列される。実施の形態１と同様、メモリセルは、可変磁気抵抗素子ＶＲとセルトランジスタＣＴの直列体で構成され、メモリサブアレイ２０Ａ−２０Ｄそれぞれにおいて、折返しビット線構成に、メモリセルが配置される。

Ｘ方向に整列して配置されるメモリサブアレイ２０Ａおよび２０Ｃに共通に書込ビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１）が配設され、この書込ビット線の両端に対向して、書込ビット線ドライブ回路２２ＵＡおよび２２ＬＡが設けられる。書込ビット線ドライブ回路２２ＵＡは、書込ビット線ＷＢＬそれぞれに対応して設けられる書込ビット線ドライバ３０ｕを含み、書込ビット線ドライブ回路２２ＬＡも、同様、書込ビット線ＷＢＬそれぞれに対応して設けられる書込ビット線ドライバ３０ｌを含む。

同様、Ｘ方向に整列して配置されるメモリサブアレイ２０Ｂおよび２０Ｄに共通に書込ビット線ＷＢＬが配設され、書込ビット線ＷＢＬの両端に対向して、書込ビット線ドライブ回路２２ＵＢおよび２２ＬＢが設けられる。書込ビット線ドライブ回路２２ＵＢは、書込ビット線それぞれに対応して設けられる書込ビット線ドライバ３０ｕを含み、書込ビット線ドライブ回路２２ＬＢは、書込ビット線それぞれに対して設けられる書込ビット線ドライバ３０ｌを含む。

書込ビット線ドライバ３０ｕおよび３０ｌは、それぞれ、実施の形態１と同様、ＣＭＯＳ構成のドライバである。

Ｙ方向に整列するメモリサブアレイ２０Ａおよび２０Ｂに共通にビット線ＢＬ（ＢＬ０−ＢＬ３）が設けられ、また、メモリサブアレイ２０Ｃおよび２０Ｄに対しても共通にビット線ＢＬ（ＢＬ０−ＢＬ３）が設けられる。ビット線ＢＬを駆動するため、メモリサブアレイ２０Ａに隣接してビット線ドライブ回路２４Ａが配設される。また、メモリサブアレイ２０Ｂに隣接してビット線ドライブ回路２５Ａが設けられる。メモリサブアレイ２０Ｃおよび２０Ｄのビット線に対応して、ビット線ドライブ回路２４Ｂおよび２５Ｂが、このメモリサブアレイ２０Ｃおよび２０Ｄに関して対向してビット線ＢＬの両端に配置される。

ビット線ドライブ回路２４Ａおよび２４Ｂは、各々、対応のメモリサブアレイのビット線ＢＬ（ＢＬ０−ＢＬ３）それぞれに対応して設けられる放電用のＮチャネルＭＯＳトランジスタＮＴ（ビット線ドライブトランジスタ）を含む。ビット線ドライブ回路２５Ａおよび２５Ｂの各々は、対応のメモリサブアレイに配置されるビット線ＢＬ（ＢＬ０−ＢＬ３）それぞれに対応して配置される充電用のＰチャネルＭＯＳトランジスタ（ビット線ドライブトランジスタ）ＰＴを含む。

さらに、メモリサブアレイ２０Ａ−２０Ｄ各々において、メモリセル行に対応してワード線ＷＬが配設され、また、ソース線ＳＬがメモリセル列それぞれに対応して配設され、対応の列のメモリセルのトランジスタ（ＣＴ）に結合される。メモリサブアレイ２０Ａ−２０Ｄそれぞれに対応して、ワード線ドライブ回路２９Ａ−２９Ｄが設けられる。これらのワード線ドライブ回路２９Ａ−２９Ｄは、それぞれワード線ＷＬに対応して設けられるワード線ドライバ３５を含む。

Ｙ方向に整列するメモリサブアレイ２０Ａおよび２０Ｂの間に読出回路２８Ａが設けられ、メモリサブアレイ２０Ｃおよび２０Ｄの間に読出回路２８Ｂが設けられる。読出回路２８Ａおよび２８Ｂは、各々、センスアンプＳＡと定電圧供給用のトランジスタＲＴを含む。読出回路２８Ａおよび２８Ｂは、それぞれ対応のメモリサブアレイのソース線ＳＬを流れる電流を検知する。この場合、図６に示すサブアレイ構成においては、各ビット線においてダミーセルがソース線との間に接続されており、選択メモリセルとダミーセル各々を介して対応のソース線ＳＬに流れる電流をセンスアンプＳＡにより検知する。図６に示す構成においても、選択列のソース線を読出回路のセンスアンプに結合するメモリサブアレイ２０Ａおよび２０Ｂまたは２０Ｃおよび２０Ｄの間の列選択回路は、図面を簡略化するため示していない。

定電圧供給トランジスタＲＴは、一例としてＮチャネルＭＯＳトランジスタで構成され、データ読出時、定電圧Ｖｂｉａｓを、対応のビット線ＢＬに供給する。この定電圧供給トランジスタＲＴのゲートへは、またデータ読出時、読出列選択信号に基づくタイミング制御信号が与えられ、選択列に対応するビット線に定電圧Ｖｂｉａｓがビット線読出電圧として供給される。

この図６に示す構成においては、データ書込時、選択列に対応する書込ビット線ＷＢＬが選択状態へ駆動され、書込データの論理値に応じた方向に電流が流れる。この場合、書込ビット線ドライバ３０ｕおよび３０ｌは、高電圧ＶＣＣが供給されており、書込ビット線ＷＢＬの長さが、２つのメモリサブアレイにわたって延在し、その配線抵抗が大きくなる場合においても、十分な大きさの電流を供給することができる。

また、書込ビット線ドライブ回路２０ＵＡおよび２２ＵＢ、２２ＬＡおよび２２ＬＢは、それぞれ、Ｘ方向に整列するメモリサブアレイにより共有されており、書込ビット線ドライブ回路のレイアウト面積を、各メモリサブアレイそれぞれに書込ビット線ドライブ回路を設ける構成に比べて、さらに低減することができる。

また、ビット線ドライブ回路２４Ａ、２５Ａ、２４Ｂおよび２５Ｂも、Ｙ方向に整列するメモリサブアレイにより共有されており、ビット線ドライブ回路のレイアウト面積を、各メモリサブアレイそれぞれにビット線ドライブ回路を設ける構成に比べて、低減することができる。

この場合、ビット線ＢＬは、２つのメモリサブアレイにわたって延在するため、その長さは長くなるものの、このビット線ＢＬには、データ書込時、メモリセルの可変磁気抵抗素子の磁化方向の反転をアシストするための半選択電流を供給することが要求されるだけであり、電源電圧ＶＤＤをビット線ドライバの動作電源電圧として利用する場合においても、十分な大きさのアシスト用ビット線書込電流を供給することができる。

また、データ読出時においては、ソース線ＳＬを流れる電流をセンスアンプＳＡにより検知している。また、メモリセルの選択は、ワード線ＷＬを選択状態へ駆動することにより行なう。これらのワード線ＷＬおよびソース線ＳＬは、メモリサブアレイ２０Ａ−２０Ｄ各々内において延在するだけである。したがって、これらのワード線ＷＬおよびソース線ＳＬの寄生抵抗の増大は抑制され、動作読出時の動作速度は、実施の形態１の場合と同様であり、読出動作速度に悪影響を及ぼすことなく、書込に関連する回路のレイアウト面積を低減することができる。これにより、この不揮発性半導体記憶装置の全体のレイアウト面積を低減することができる。

なお、この実施の形態２に示す構成においても、メモリサブアレイ２０Ａ−２０Ｄそれぞれにおけるデータの書込および読出動作は、実施の形態１の場合と同様であり、書込ビット線ＷＢＬが、可変磁気抵抗素子ＶＲの磁化容易軸と直交する方向に配設され、ビット線ＢＬが、可変磁気抵抗素子の磁化困難軸と直交する方向に配設され、これらの書込ビット線ＷＢＬおよびビット線ＢＬを流れる電流が誘起する磁界により選択メモリセルの磁化方向が設定される。

また、データ読出時においては、低電圧Ｖｂｉａｓにより、選択列のビット線ＢＬを充電した後に、ワード線ＷＬを選択状態へ駆動する。したがって、ビット線の配線抵抗の影響は、データ読出時、十分に抑制することができる。

以上のように、この発明の実施の形態２に従えば、書込ビット線およびビット線をそれぞれ、複数のメモリサブアレイで共有している。したがって、実施の形態１の効果に加えて、さらに、ビット線ドライブ回路および書込ビット線ドライブ回路のレイアウト面積を低減することができる。また、ワード線およびソース線を、各メモリサブアレイ内において配置し、ソース線を流れる電流をセンスアンプ（読出回路）により検知している。したがって、読出動作速度の低下は十分に抑制される。

なお、上述の説明において可変磁気抵抗素子は、ＴＭＲ素子およびＭＴＪ素子のいずれであってもよい。ビット線および書込ビット線を流れる電流が誘起する磁界の合成磁界により、可変磁気抵抗素子の磁化方向が設定される構成であれば、本発明は、適用可能である。

この発明に係る不揮発性半導体記憶装置（ＭＲＡＭ）は、単体の不揮発性半導体記憶装置および携帯機器などの組込み用途に対するＭＲＡＭに適用することにより、レイアウト面積が低減されたＭＲＡＭを実現することができる。

この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリセルアレイのレイアウトを概略的に示す図である。 図１に示す線Ｌ２−Ｌ２に沿った断面構造を概略的に示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の回路構成を概略的に示す図である。 図３に示す書込ビット線ドライバの構成をより詳細に示す図である。 図３に示すビット線ドライバの制御部の構成を概略的に示す図である。 この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。

符号の説明

１ 活性領域、ＶＲ、ＶＲａ，ＶＲｂ 可変磁気抵抗素子、ＷＢＬ，ＷＢＬ０，ＷＢＬ１ 書込ビット線、ＢＬ，ＢＬ＿Ｂ，ＢＬ０−ＢＬ３ ビット線、ＳＬ ソース線、２２Ｕ，２２Ｌ，２２ＵＡ，２２ＵＢ，２２ＬＡ，２２ＬＢ 書込ビット線ドライブ回路、２４，２５，２４Ａ，２４Ｂ，２５Ａ，２５Ｂ ビット線ドライブ回路、２８，２８Ａ，２８Ｂ 読出回路、ＲＴ 定電圧供給トランジスタ、２０，２０Ａ−２０Ｄ メモリサブアレイ。

Claims (1)

1. 行列状に配列され、各々がセルトランジスタと可変磁気抵抗素子の直列体を有する複数のメモリセルを備え、前記可変磁気抵抗素子は磁化容易軸と磁化困難軸とを有し、
   各メモリセル列に対応して配置され、各々に対応の列のメモリセルの可変磁気抵抗素子が電気的にかつ磁気的に結合される複数のビット線、
   各メモリセル行に対応して配置され、各々が対応の行のメモリセルのセルトランジスタの制御電極に結合される複数のワード線、
   各メモリセル行に対応してかつ対応の行のメモリセルの可変磁気抵抗素子の下部に前記磁化容易軸と直交するようにかつ前記可変磁気抵抗素子と電気的に分離されるように配置される複数の書込ビット線、
   各前記ビット線に対応して配置され、各々がデータ書込時、選択列のビット線に書込データの論理値にかかわらず固定方向に電流を供給するビット線ドライブ回路、および
   各前記書込ビット線に対応して設けられ、前記データ書込時、前記書込データの論理値に応じた方向に選択行の書込ビット線に電流を供給する書込ビット線ドライブ回路を備える、不揮発性半導体記憶装置。

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