JP2010092521A - 半導体記憶装置 - Google Patents

Abstract

【課題】磁気抵抗変化を利用したメモリセルによって構成された不揮発性メモリを有する半導体記憶装置において、メモリセルのスケーリングが進んでも読み出しディスターブを回避し、かつ高速に読み出し動作を行うことができる技術を提供する。
【解決手段】固定層、トンネル障壁膜および自由層が積層されてなるトンネル磁気抵抗素子とＭＩＳトランジスタとからなるメモリセルにおいて、メモリセルの情報の書き込み動作は、所望する第１電流値および第１時間によって行い、メモリセルの情報の読み出し動作は、メモリセルの温度を検知する温度センサを含むパルス発生回路によってメモリセルの動作温度に応じて設定される第２電流値および第２時間によって行う。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、磁気抵抗変化を利用したメモリセルの温度特性を考慮した読み出しまたは書き込みの制御方法に適用して有効な技術に関するものである。

不揮発性メモリの１つである磁気抵抗変化を利用したＭＲＡＭ（Magnetoresistive Random Access Memory）は高速動作が可能であり、かつ実用上無限回の書き換えが可能なＲＡＭである。

例えば特開２００５−１１６９２３号公報（特許文献１）には、Ｃ−ＭＩＳＦＥＴ上にスピントルク磁化反転層とトンネル型磁気抵抗効果膜とを備えた不揮発性磁気メモリセルが開示されている。

また、２００５、ＩＥＤＭ、Ｔｅｃ．Ｄｉｇ．、ｐｐ．４７３−４７６（非特許文献１）には、トンネル磁気抵抗素子に垂直に電流を流すことで自由層のスピンの向きを変えるスピン注入磁化反転技術を利用したスピン注入型ＲＡＭ（ＳＰＲＡＭ（Spin Transfer Torque RAM））が報告されている。
特開２００５−１１６９２３号公報 ２００５ インターナショナル エレクトロン デバイス ミーティング テクニカル ダイジェスト ｐｐ．４７３−４７６（2005 International Electron Devices Meeting Technical Digest pp.473-476）

従来のＭＲＡＭのメモリセルは、トンネル磁気抵抗素子、選択トランジスタ、ワード線、ビット線およびソース線から構成されている。図２７に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも２つの磁性層があり、１つはスピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層ＰＬに対して平行状態、反平行状態の２状態をとる自由層ＦＬからなる。これらの膜の間にはトンネル障壁膜ＴＢがある。情報の記憶は、自由層ＦＬのスピンの向きで記憶し、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、反平行状態で高抵抗状態となり平行状態で低抵抗状態となる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取る。一方、書き込み動作では、ワード線とビット線に電流を流して、その際にトンネル磁気抵抗素子ＴＭＲにおいて励起する合成磁場により、自由層ＦＬのスピンの向きを制御する。しかし、この書き込み方式では、トンネル磁気抵抗素子ＴＭＲがスケーリング（微細化）すると共に、書き込みに必要な磁場の大きさが大きくなるため、ワード線とビット線に流す電流も大きくなる問題がある。

これに対して、例えば非特許文献１に記載されたスピン注入型ＲＡＭでは、図２８に示すように、固定層ＰＬ、トンネル障壁膜ＴＢおよび自由層ＦＬに垂直方向の電流を流すことによって、自由層ＦＬのスピンの向きを制御できる書き込み方式が提案されている。この書き込み方法は、書き込みに必要な電流がトンネル磁気抵抗素子ＴＭＲの大きさに比例し、スケーリングと共に書き込み電流が低減できるので、スケーラビリティの点で優れている。トンネル障壁膜ＴＢとしては、例えばＭｇＯが用いられる。

しかしながら、スピン注入型ＲＡＭにおいては、その書き込み特性、具体的には情報を反転するのに必要な電流と時間（パルス幅）、および読み出し特性、具体的には情報を読み出すのに必要な電流と時間（パルス幅）は温度に依存する。そのため、この温度に依存する特性を考慮して、書き込みおよび読み出しを制御する必要がある。

さらに、このスピン注入型ＲＡＭの特徴ではあるが、スケーリングが進むにつれて書き込み電流が減少する。この時、読み出し電流について以下に説明する課題が生じる。すなわち、読み出しディスターブ（読み出し電流によってメモリセルの状態が影響を受ける現象）を避けるために、一般には、読み出し電流は書き込み電流よりも十分に小さく設定される。しかし、スケーリングに伴って書き込み電流を小さくすると、読み出し電流もまた小さくなる。一般的には良い方向ではあるが、例えばこの電流が１０μＡ以下となってしまうと高速な読み出し動作が難しくなってしまう。

スケーラビリティが優れているというこのスピン注入型ＲＡＭのメモリセルの特徴を活かすには、上記課題を解決する必要がある。また、同時に、書き込みおよび読み出しの温度特性も考慮する必要がある。

本発明の目的は、磁気抵抗変化を利用したメモリセルによって構成された不揮発性メモリを有する半導体記憶装置において、メモリセルのスケーリングが進んでも読み出しディスターブを回避し、かつ高速に読み出し動作を行うことのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの実施の形態を簡単に説明すれば、次のとおりである。

この実施の形態は、複数のワード線と、複数のワード線と直交する方向に配線される複数のビット線と、複数のワード線と複数のビット線との所定の交点に配置され、固定層、トンネル障壁膜および自由層が積層されてなるトンネル磁気抵抗素子とＭＩＳトランジスタとからなる複数のメモリセルと、によって構成された不揮発性メモリを有する半導体記憶装置である。メモリセルの情報の書き込み動作は、所望する第１電流値および第１時間によって行われ、メモリセルの情報の読み出し動作は、メモリセルの温度を検知する温度センサを含むパルス発生回路によってメモリセルの動作温度に応じて設定される第２電流値および第２時間によって行われる。第１電流値および第１時間は、例えばメモリセルの動作温度範囲において保証された自由層の電子スピンの向きが反転する最低温度での電流値および時間と同じ値、またはそれよりも大きい値にそれぞれ設定され、第２電流値および第２時間は、例えばメモリセルの動作温度範囲において保証された自由層の電子スピンの向きが反転する最高温度での電流値および時間よりも小さい値にそれぞれ設定される。

また、他の実施の形態は、複数のワード線と、複数のワード線と直交する方向に配線される複数のビット線と、複数のワード線と複数のビット線との所定の交点に配置され、固定層、トンネル障壁膜および自由層が積層されてなるトンネル磁気抵抗素子とＭＩＳトランジスタとからなる複数のメモリセルと、によって構成された不揮発性メモリを有する半導体記憶装置である。メモリセルの情報の書き込み動作は、自由層の電子スピンの向きを反転させることができる値に設定された第１電流値および第１時間によって行われ、メモリセルの情報の読み出し動作は、第１電流値と同じ第２電流値および前記第１時間と同じ第２時間によって行われ、読み出し動作後、読み出し動作により破壊された情報が再書き込みされ、第１および第２電流値ならびに第１および第２時間は、メモリセルの温度を検知する温度センサを含むパルス発生回路によってメモリセルの動作温度に応じて設定される。

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

メモリセルのスケーリングが進んでも読み出しディスターブを回避し、また、高速に読み出し動作を行うことができる。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１による磁気抵抗素子を利用したメモリセルは、固定層、トンネル障壁膜および自由層が積層されてなるトンネル磁気抵抗素子と、ＭＩＳ（Metal Insulator Semiconductor）トランジスタとから構成される。固定層は電子スピンの向きが所定の方向に固定された磁性体であり、自由層は電子スピンの向きが固定層の電子スピンの向きに対して平行状態または反平行状態のいずれかをとる磁性体である。メモリセルの情報の書き込み動作は、確実に自由層の電子スピンの向きを制御できる所望する第１電流値と第１時間とによって行う。これら第１電流値と第１時間とは、メモリセルの動作温度に依らず、一定に設定される。一方、メモリセルの情報の読み出し動作は、第２電流値と第２時間とによって行う。これら第２電流値と第２時間とは、メモリセルの動作温度範囲において保証された自由層の電子スピンの向きが反転する最高温度での電流値および時間よりも小さい値にそれぞれ設定され、メモリセルの温度を検知する温度センサを含むパルス発生回路（例えば後述する図８に記載したパルス発生回路）によってメモリセルの動作温度に応じて設定される。従って、書き込み動作および読み出し動作に対してそれぞれ適切な条件（電流値および時間）を設定することができるので、確実な情報の書き込みと、読み出しディスターブを回避した高速な情報の読み出しとを行うことができる。

以下、本実施の形態１による磁気抵抗変化を利用したメモリセルの動作方法の具体的な例（第１例〜第４例）を詳細に説明する。

まず、本実施の形態１によるメモリセルの動作方法の第１例を図１を用いて説明する。図１は、メモリセルに流れる書き込み電流または読み出し電流とパルス幅との関係を説明するグラフ図である。図１の縦軸は、書き込み時にメモリセルに流れる電流値または読み出し時にメモリセルに流れる電流値を示し、横軸は、書き込み時または読み出し時に電流を流す時間、すなわちパルス幅を示している。ここで、実線で示した２つの曲線（ａ）および曲線（ｂ）は、第１例で用いるメモリセルのそれぞれ低温および高温における書き込みに必要な電流値とパルス幅との関係を示すものである。これらは、前述の図２８で示したトンネル磁気抵抗素子ＴＭＲの構造、およびその様々な変形例に共通する特性である。曲線（ａ）は低温時の特性を示し、曲線（ｂ）は高温時の特性を示しており、同じパルス幅で比較すると、低温時の電流値は高温時の電流値よりも大きい。この低温とは、例えば製品仕様等で示されるメモリセルの動作温度範囲において保証する最低温度と同じか、またはそれより低い温度であり、この高温とは、例えば製品仕様等で示されるメモリセルの動作温度範囲において保証する最高温度と同じか、またはそれより高い温度である。また、両曲線ともにパルス幅が短くなると必要な電流値が増加する。この増加はパルス幅が１０ｎｓよりも短くなると顕著となる。

このような特性を示すメモリセルに対し、第１例では以下の特徴を有している。まず、第１の特徴として、読み出し時にメモリセルに流す電流値と書き込み時にメモリセルに流す電流値とを同じ電流値Ａに設定する。この電流値Ａは、所望する書き込みパルス幅Ｐ１（例えば１０ｎｓ以上のパルス幅）において、曲線（ａ）で示される低温時の書き込み電流値よりも大きい電流値とする。従って、書き込み時には、電流値Ａとパルス幅Ｐ１とによって充分な電流量がメモリセルに印加される。次に、第２の特徴として、読み出しパルス幅Ｐ２を、曲線（ｂ）で示される高温時のパルス幅よりも短いパルス幅（書き込みが起こらないパルス幅）に設定する。これによって、読み出し時には、メモリセルに印加される電流量は少なくなり、読み出しディスターブを小さく抑えることができる。また、読み出しパルス幅Ｐ２を選択することによって、自由層の電子スピンの向きは反転させないが、読み出しに必要な電流量を得ることができるので、高速に読み出し動作を行うことができる。

このように、書き込み時および読み出し時の電流値Ａ、書き込みパルス幅Ｐ１、および読み出しパルス幅Ｐ２を設定することにより、第１例では製品仕様の全温度領域で安定な書き込みと読み出しとを行うことができる。

次に、本実施の形態１によるメモリセルの動作方法の第２例を図２を用いて説明する。図２は、前述した図１と同様に、メモリセルに流れる書き込み電流または読み出し電流とパルス幅との関係を説明するグラフ図である。

第２例による書き込みは、前述した第１例と同様に、電流値Ａと書き込みパルス幅Ｐ１で行う。この電流値Ａと書き込みパルス幅Ｐ１は、低温時の書き込み特性を示す曲線（ａ）に対して、曲線（ａ）で分けられる平面の右上、すなわち、あるパルス幅では曲線（ａ）よりも大きな電流値であり、ある電流値では曲線（ａ）よりも大きなパルス幅である。一方、第２例による読み出しは、電流値Ｂと書き込みパルス幅Ｐ２で行う。この電流値Ｂと書き込みパルス幅Ｐ２は、高温時の書き込み特性を示す曲線（ｂ）に対して、曲線（ｂ）で分けられる平面の左下、すなわち、あるパルス幅では曲線（ｂ）よりも小さな電流値であり、ある電流値では曲線（ｂ）よりも小さなパルス幅である。

図２に示す低温および高温もそれぞれ、例えば製品仕様等で示されるメモリセルの動作温度範囲において保証する最低温度および最高温度に関係する値である。よって、第２例によれば、読み出し時の電流値Ｂを書き込み時の電流値Ａよりも小さく設定することで、読み出しディスターブが前述した第１例と比べて小さい状態が実現でき、かつ製品仕様の全温度領域で安定な書き込みと読み出しを行うことができる。この特徴を備えることにより、ディスターブが小さく動作が安定した高信頼な半導体記憶装置を実現することができる。

次に、本実施の形態１によるメモリセルの動作方法の第３例を図３を用いて説明する。図３は、前述した図１と同様に、メモリセルに流れる書き込み電流または読み出し電流とパルス幅との関係を説明するグラフ図である。前述した第１例および第２例と相違する点は、書き込みパルス幅と読み出しパルス幅とを等しい値としていることである。

第３例では、書き込みパルス幅Ｐ１と読み出しパルス幅Ｐ２とは等しい値であり、書き込みは電流値Ａで、読み出しは電流値Ｂで行う。電流値Ａは、低温時の特性を示す曲線（ａ）よりも大きな値であり、これは高温時の特性を示す曲線（ｂ）よりも本来大きいことから、すべての温度範囲で確実な書き込みを行うことができる。電流値Ｂは、高温時の特性を示す曲線（ｂ）よりも小さな値であり、これは低温時の特性を示す曲線（ａ）よりも本来小さいことから、すべての温度範囲で読み出しディスターブの小さな読み出しを行うことができる。このように、第３例では、広い温度範囲で一種類のパルス幅で書き込みと読み出しとを安定して行うことができる。

次に、本実施の形態１によるメモリセルの動作方法の第４例を図４を用いて説明する。図４は、前述した図１と同様に、メモリセルに流れる書き込み電流または読み出し電流とパルス幅との関係を説明するグラフ図である。前述した第１例および第２例と相違する点は、書き込みパルス幅と読み出しパルス幅とを等しい値とし、読み出し時の電流値を動作温度により設定することである。

第４例では、書き込みパルス幅Ｐ１と読み出しパルス幅Ｐ２とを等しい値としている。書き込みパルス幅Ｐ１は、前述した第１例と同様に、低温時の特性を示す曲線（ａ）において電流値Ａで書き込みを行うのに必要なパルス幅である。一方、読み出しパルス幅Ｐ２は書き込みパルス幅Ｐ１と等しいが、読み出し時の電流値を読み出し時の温度に応じて変えている。すなわち、読み出し時が比較的低温の場合は電流値Ｂ１であり、これは低温時の特性を示す曲線（ａ）よりも小さく、高温時の特性を示す曲線（ｂ）よりも大きな値である。読み出し時が比較的高温の場合は電流値Ｂ２であり、これは高温時の特性を示す曲線（ｂ）よりも小さな値である。

製品仕様等で示されたメモリセルの動作温度範囲において保証する最高温度が曲線（ｂ）で示される特性であっても、実際のメモリセルの読み出し動作温度が曲線（ｂ）で示される最高温度よりも低い場合がある。このような場合は、曲線（ｂ）で示される低温時の特性よりも低い温度（実際のメモリセルの読み出し動作温度）を基準として、読み出し時の電流値および読み出しパルス幅を設定することもできる。このように、第４例ではその時々の温度で読み出しディスターブを抑えた最適な読み出し電流を得ることができる。

次に、本実施の形態１による磁気抵抗変化を利用したメモリセル動作回路について説明する。

図５は、本実施の形態１による半導体記憶装置に備わるメモリチップ回路の主要な構成例を示す。この図において、ワードドライバはアドレス信号Ａｉより、アドレスバッファ、デコーダによって選択される。各々のメモリセルＳＣ１，ＳＣｎはワードドライバによって制御される。メモリセルＳＣ１，ＳＣｎは、選択ＭＩＳトランジスタＭ１，Ｍｎとトンネル磁気抵抗素子Ｔ１，Ｔｎとから構成されており、ワード線Ｗ１，Ｗｎと、ビット線ＢＬと、ソース線ＳＬとに接続されている。符号ＰＣは、ビット線ＢＬとソース線ＳＬとを接地電位Ｖｓへ接続するＭＩＳトランジスタの駆動信号である。

書き込み回路は、ラッチ出力ＬＴＰ，ＬＴＡを出力とするインバータ回路２段で構成したラッチ回路を含む。このラッチの情報は、入出力線Ｉ／Ｏからの情報に応じて、列選択信号Ｙ１および第１の書き込み制御信号力ＷＥによって設定される。第２の書き込み制御信号力ＷＥ１に接続されたＭＩＳトランジスタがオンすると、上記結果のラッチ出力ＬＴＰ，ＬＴＡの値によって、ビット線ＢＬとソース線ＳＬとが高電位電圧Ｖｄまたは低電位電圧Ｖｓと電気的に接続されることになる。この時、ビット線ＢＬが高電位電圧Ｖｄに電気的に接続される時は（ラッチ出力ＬＴＰが高電位、ラッチ出力ＬＴＡが低電位の場合）、ソース線ＳＬは低電位電圧Ｖｓと電気的に接続される。ラッチ回路の電位は高電位電圧Ｖｄよりも高く設定しておく。

読み出し時は、読み出し制御信号ＲＥ１，ＲＥによって、信号ＰＰ１で駆動されるＭＩＳトランジスタでプリチャージされたビット線ＢＬの信号をセンスアンプＡＭＰに取り込み、参照電圧ＶＲと値を比較することによりメモリセルからの信号を増幅し、センスアンプＡＭＰの信号を列選択信号Ｙ１で制御されるＭＩＳトランジスタを介して入出力線Ｉ／Ｏへ出力することができる。入出力線Ｉ／Ｏは入出力回路を介して、信号端子ＤＯｊ／ＤＩｊへ接続される。

符号Ｓｋは読み出しや書き込みなどの機能を指定する信号であり、専用信号の場合もあれば、他の信号と兼用してその組み合わせの場合もあり、これはコマンドデコーダで解読、設定される。本実施の形態１では、書き込みパルス発生回路と読み出しパルス発生回路とがあり、本実施の形態１において必要なパルス幅を発生する。これらの回路はコマンドデコーダより制御回路によって制御される。また、書き込みに必要な電流はワード線電圧、ビット線電圧、ソース線電圧により制御されるが、この図５ではワード線電圧発生回路を示しており、その内部では必要に応じて複数の電圧を発生させ、動作に応じて切り替える。この制御もコマンドデコーダで制御される制御回路で行われる。この図５に示した回路構成を用いることにより、本実施の形態１によるメモリセルおよび後に説明する他の実施の形態によるメモリセルを動作させることができる。

図６および図７に、前述した図５のメモリチップ回路の動作例を説明する動作タイミング図を示す。図６は読み出し動作タイミングの例を示し、図７は書き込み動作タイミングの例を示す。

図６に示すように、最初、駆動信号ＰＣは高レベルであり、ビット線ＢＬとソース線ＳＬは低電位電圧Ｖｓへ接地されている。次に、駆動信号ＰＣが低レベルとなり、また、信号ＰＰ１が低レベルとなり、読み出し制御信号ＲＥ１が高レベルとなり、ソース線ＳＬは低電位電圧Ｖｓへ接地された状態が継続されるが、ビット線ＢＬへはプリチャージが始まる。ビット線ＢＬは読み出し制御信号ＲＥ１の高レベルからＭＩＳトランジスタのしきい値電圧落ちの電圧にプリチャージされる。

プリチャージが完了すると、信号ＰＰ１は高レベルへ戻り、ワード線Ｗ１が選択されて高レベルとなる。このレベルはメモリセルＳＣ１の選択ＭＩＳトランジスタＭ１に流す電流の値（電流値Ａまたは電流値Ｂ）によっても決まる。電流の値はビット線ＢＬの電位にも関係する。このワード線Ｗ１は符号ｔ_Ｐ２で示す期間だけ高レベルであり、これが読み出しパルス幅Ｐ２である。これによって、ビット線ＢＬにはメモリセルＳＣ１の記憶情報に対応した電位が現れる。すなわち、メモリセルＳＣ１内のトンネル磁気抵抗素子Ｔ１の抵抗が高い状態であれば、これをここでは情報“０”に対応させる、ビット線ＢＬの電位変化は小さくなる。一方、トンネル磁気抵抗素子Ｔ１の抵抗が低い状態であれば、これをここでは情報“１”に対応させる、ビット線ＢＬの電位変化は大きくなる。この２つの状態を纏めて図では示している。

ワード線Ｗ１が閉じても、この２つの状態がビット線ＢＬに残る。この電圧と参照電圧ＶＲとをセンスアンプＡＭＰで検知する。この参照電圧ＶＲの値は、図６に示すように情報“０”と情報“１”に対応する２種類のビット線電圧の中間の値となっている。これによって、メモリセルの状態をセンスアンプＡＭＰで読み出すことができる。列選択信号Ｙ１が切り替わると、センスアンプＡＭＰの信号は入出力線Ｉ／Ｏへ出力される。その後、駆動信号ＰＣおよび読み出し制御信号ＲＥ，ＲＥ１が切り替わり、最初の状態に戻る。このようにして、本実施の形態１では、パルス幅Ｐ２を用いた読み出しを所望の電流値で行うことができる。

図７に示すように、情報の書き込みは、入出力線Ｉ／Ｏより書き込みデータを取り込むことにより行う。入出力線Ｉ／Ｏは初め低レベルであり、書き込みデータとして高レベルとなったとする。これを列選択信号Ｙ１と第１の書き込み制御信号力ＷＥとを高レベルとすることでラッチ回路に取り込む。この結果、ラッチ出力ＬＴＰが低レベルから高レベルへ、ラッチ出力ＬＴＡが高レベルから低レベルへ切り替わる。この時の駆動信号ＰＣは高レベルであるため、ビット線ＢＬとソース線ＳＬとは共に低電位電圧Ｖｓである。また、第２の書き込み制御信号力ＷＥ１が切り替われば、ソース線ＳＬは高電位電圧Ｖｄと、ビット線ＢＬは低電位電圧Ｖｓと電気的に接続可能な状態となっている。この後、駆動信号ＰＣが低電位となり、ビット線ＢＬとソース線ＳＬとは低電位電圧Ｖｓより電気的に切り離される。この後、第２の書き込み制御信号力ＷＥ１が高レベルとなり、ソース線ＳＬは高電位電圧Ｖｄと、ビット線ＢＬは低電位電圧Ｖｓと電気的に接続される。ここでワード線Ｗ１が切り替わり、メモリセルに書き込み電流が流される。ワード線Ｗ１が高レベルである時間（パルス幅）が図７に示す符号ｔ_Ｐ１であり、これが書き込みパルス幅Ｐ１である。メモリセルＳＣ１のトンネル磁気抵抗素子Ｔ１に流れる電流は電流値Ａとなるようにワード線Ｗ１、ソース線ＳＬ、ビット線ＢＬのレベルが設定される。本実施の形態１では、このようにして、パルス幅Ｐ１を用いた書き込みを所望の電流値で行うことができる。

次に、温度に応じた電圧およびパルス幅の作製方法を、図８に示す本実施の形態１による温度に応じたパルス幅を発生するパルス発生回路図の一例を用いて説明する。

図８に示すように、パルス発生回路は、温度センサの結果で、遅延回路列のどの場所からパルスを取り出すかを決める回路となっている。温度センサは、反平行状態のトンネル磁気抵抗素子ＴＭＲと検知しやすい電圧を取り出すための抵抗Ｒ１を、高電位Ｖｄｄと低電位Ｖｓｓとの間に直列に接続した構成となっており、温度に応じた電圧を出力することができる。このトンネル磁気抵抗素子ＴＭＲは、ダミーセルとして通常のメモリセルアレーに埋め込まれていても良い。この温度に応じた電圧と基準電圧発生回路Ｖｒｅｆの出力とがアンプＡＭ１に入力する。その出力Ｏは、アナログ信号をデジタル信号へ変換する変換回路ＡＤＣｏｎｖに入力する。変換回路ＡＤＣｏｎｖの出力が出力ＢＯである。

一方、複数の遅延回路ＤＬＹが直列に接続され、必要な遅延時間をセレクタで取り出すことができる回路があり、各遅延回路ＤＬＹは温度の影響を減じる信号ＶＴ１によって調整されている。ＶＴ１の発生回路は図示していないが、遅延回路ＤＬＹを構成するＭＩＳトランジスタを用いた温度センサと、この結果によって電流を制御できる電圧を発生する回路とからなる。変換回路ＡＤＣｏｎｖの出力ＢＯは、遅延回路列のどの場所から信号を取り出すかを決定するセレクタに入力している。温度センサの結果によって変換回路ＡＤＣｏｎｖの出力ＢＯが変化し、例えば出力ＢＯが３ビットの情報であって、これによって、多数の遅延回路ＤＬＹ（図８では一例として４つの遅延回路を示している）で構成された遅延回路列の８箇所より温度に応じた信号を取り出すことができる。この信号よりタイミング信号を発生する。

図９にトンネル磁気抵抗素子の温度特性を説明する模式図を示す。図９の横軸はトンネル磁気抵抗素子に流す電流であり、縦軸がその電流を流した時のトンネル磁気抵抗素子の抵抗である。実線が低温時の特性を示し、破線が高温時の特性を示している。

最初の状態を平行状態とすると（固定層ＰＬのスピンの向きと自由層ＦＬのスピンの向きとが同じ）、この時のトンネル磁気抵抗素子ＴＭＲは低抵抗であり、その抵抗値は図９に示す抵抗範囲Ｒｐである。電流をこの図で右の方向へ増加させていくと、この向きの電流量がある電流値よりも大きくなるとトンネル磁気抵抗素子ＴＭＲの状態が変わり、反平行状態となる（固定層ＰＬのスピンの向きと自由層ＦＬのスピンの向きとが逆）。この状態ではトンネル磁気抵抗素子ＴＭＲの抵抗は高くなり、その抵抗値は図９に示す抵抗範囲Ｒａｐである。この高抵抗状態になった後、流す電流を逆向きに増加させて行く。この逆向きの電流量がある電流値よりも大きくなるとトンネル磁気抵抗素子ＴＭＲの状態が変わり、元の平行状態に戻る。

この特性は温度によって異なる。まず、高抵抗状態である反平行状態の抵抗値Ｒａｐは低温では大きいが高温では小さい。また、状態が切り替わる電流の大きさも、それぞれの向きでの絶対値において低温では大きいが高温では小さい。これに対して、低抵抗状態である平行状態の抵抗値Ｒｐは温度に殆ど依存しない。本実施の形態１では、このトンネル磁気抵抗素子ＴＭＲの温度特性を活用している。

（実施の形態２）
本実施の形態２による磁気抵抗変化を利用したメモリセルの動作方法を説明する。

図１０は、書き込み電流および読み出し電流とメモリセルを作製する加工ルールとの関係を説明するグラフ図である。横軸はメモリセルを作製する加工ルールを示しており、右に行くほど加工ルールが小さくなる、すなわちスケーリングが進んだ状態を示している。例えば９０ｎｍルールでは、トンネル磁気抵抗素子の平面寸法を９０ｎｍ×１８０ｎｍとすることができる。ＭＩＳトランジスタの加工寸法とトンネル磁気抵抗素子の加工寸法とは異なっていても良い。例えば９０ｎｍルールのＭＩＳトランジスタを用いたメモリセルであっても、トンネル磁気抵抗素子の平面寸法を１８０ｎｍ×１８０ｎｍとしてもよい。

図１０に示すように、スピン注入型ＲＡＭにおいては、スケーリングが進み微細なメモリセルとなると書き込みに必要な電流が減少する。一方、読み出し電流は、読み出しディスターブを避けるためには、一般的には書き込み電流よりも小さくする必要がある。しかしながら、そうすると書き込み電流が小さい領域では、読み出し電流の値が小さくなり過ぎるという問題が生じる。そこで、本実施の形態２では、読み出しを書き込みと同じ電流で行い、前述した実施の形態１とは異なり、破壊読み出しと、読み出す度の再書き込みとを行う。これによって、読み出しディスターブの影響を極めて小さくすることができる。

図１１に、本実施の形態２によるメモリセルの動作を説明する動作タイミング図を示す。図１１には、ワード線およびビット線／ソース線の動作例を示している。

図１１に示すように、一回のワード線の選択で破壊読み出しと再書き込みとを行う。また、このワード線の駆動時間（パルス幅）を書き込みパルス幅とすることもできる。これにより、読み出し動作と書き込み動作とが対称であり、かつ読み出し電流が大きい場合であっても、読み出しディスターブの影響を殆ど受けることがない。

また、バースト読み出しを行う場合は、センスアンプからチップの外にデータを出している動作の間にこの再書き込みを行うこともできる。この方式であれば、再書き込み時間を全く見えなくすることができる。これは、例えばＤＲＡＭ（Dynamic RAM）において再書き込みを行うためにビット線を大振幅に増幅し、その後中間電位に遷移させるのに要する時間と同じ程度にまで高速化できるため、ＤＲＡＭの仕様と同等な動作速度を実現することができる。

図１２（ａ）および（ｂ）に、それぞれ本実施の形態２によるメモリセルの回路図およびその電流動作波形の模式図を示す。図１２（ｂ）の縦軸はトンネル磁気抵抗素子に流れる電流であり、横軸は時間である。

図１２（ｂ）に示すように、電流値Ｋ１を印加すると、電流量は最初の駆動時間ｔ１の間は変化しないが、その後電流値Ｋ２に減る。これは、この電流値が減った時点で書き込み（情報の破壊）が起こり、抵抗が変化したことを示している。反対に言えば、最初の駆動時間ｔ１の間はトンネル磁気抵抗素子の状態は変化せず、この状態に対応した電流が流れる。よって、この駆動時間ｔ１の領域で読み出し情報を取り出せば、この情報を再書き込みすることができる。ここでは、再書き込みとして駆動時間ｔ２のパルス幅で電流を流す場合を示している。正確にはこの場合も実動作では電流は変化するが、省略している。最初に流す電流の向きが、図１２（ａ）に示した例と逆のメモリセルの状態であっても、変化の向きは異なるものの、同様に情報の書き込みと再書き込みを行うことができる。本実施の形態２では、この方式によって破壊読み出しを行い、さらに再書き込みを行う。これにより、読み出しディスターブの影響は小さいままで、大きな電流によって情報を読み出すことができる。

図１３は、本実施の形態２による温度をパラメータとした破壊読み出しにおけるパルス幅と電流値との関係を説明するグラフ図である。本実施の形態２では、低温で動作させる時は、低温時の特性を示す曲線（ａ）により分けられる特性面の右上の条件で、破壊読み出しと書き込みとを行う。すなわち、書き込みおよび読み出しのパルス幅はパルス幅Ｐ１であり、電流値は電流値Ａ１である。一方、充分に高温で動作させる時は、高温時の特性を示す曲線（ｂ）により分けられる特性面の右上の条件で、破壊読み出しと書き込みを行う。すなわち、書き込みおよび読み出しのパルス幅はパルス幅Ｐ２であり、電流値は電流値Ａ２である。中間の温度でも同様な曲線が定義できるので、その曲線で分けられる特性面の右上の条件で行う。これにより、本実施の形態２では、その温度に応じた最小の電流と最速の速度での動作を行うことができる。

図１４に、動作時の温度に応じたパルス幅と電流値を得るための回路図の一例を示す。電流値はワード線の電圧値によって変化させる。温度を検知する仕組みおよびそれに応じたパルス幅を発生する仕組みは前述した実施の形態１（前述の図８）で説明した仕組みと同じである。温度を検知するトンネル磁気抵抗素子は、ダミーセルとして通常のメモリセルアレーに埋め込むこともできる。本実施の形態２では、図１４に示すように、これに加えてトンネル磁気抵抗素子の温度に応じたアンプの出力によってワード線電圧を変化させる仕組みを備えたところに特徴がある。すなわち、トンネル磁気抵抗素子の温度に応じたアンプの出力を基準にワード線電圧を発生させている。これにより、温度に応じた所望のワード線電圧を得ることができる。

図１５に、破壊読み出しと再書き込みとを行う本実施の形態２による回路構成図の一例を示す。図１５には、メモリセルの周辺回路のみを示している。ビット線ＢＬＬ，ＢＬＲ、ソース線ＳＬＬ，ＳＬＲの間に、ワード線ＷＬ１、ＷＲ１で駆動されるメモリセルＳＣＬ１、ＳＣＲ１が配置されている。実際には、メモリセルは一組のビット線、ソース線に対して、例えば５１２個など多数配置され、この多数のメモリセルを備えたビット線、ソース線対がチップ上に多数個配置されている。符号ＤＣＬ，ＤＣＲはダミーメモリセルを示しており、ダミーワード線ＤＷＬ、ＤＷＲで駆動され、その流す電流は、メモリセルの取りうる情報“０”と“１”に対応した２つの状態の時に流れる電流値の中間となるように、例えば電圧ＤＣＧを制御する。この電圧ＤＣＧには、温度特性を持たせ、前述した実施の形態１（前述の図９）で説明したトンネル磁気抵抗素子の温度特性に追随した温度特性をダミーメモリセルＤＣＬ，ＤＣＲが取るようにしておく。符号ＲＥは読み出し時にビット線ＢＬＬ、ＢＬＲとセンスアンプを接続する読み出し制御信号であり、このセンスアンプは信号ＳＡによって活性化される。その出力が出力ＳＡＬ、ＳＡＲであり、これが第１の書き込み制御信号力ＷＥによって制御されるラッチ回路に接続されている。このラッチ出力は左アレー及び右アレー書き込み制御信号ＷＥＬ、ＷＥＲで制御されるＭＩＳトランジスタによって、再書き込みのために、ビット線ＢＬＬ，ＢＬＲ、ソース線ＳＬＬ，ＳＬＲに電気的に接続される。これは通常の書き込みにも使用される。また図１５では、読み出し制御信号ＲＥで制御される読み出し時にソース線を低電位とするＭＩＳトランジスタと、左アレー及び右アレープリチャージ信号ＰＣＬ、ＰＣＲで制御されセンスアンプの両側のビット線とソース線の両方をそれぞれ低電位とするＭＩＳトランジスタとが配置される。このような回路を用いることによって前述の図１０〜図１２に示したメモリセルの動作を実現することができる。

図１６は、前述の図１５に示した回路の動作例を示す動作タイミング図である。

まず、読み出しを行う。駆動信号ＰＣが高レベルから低レベルとなると、読み出し制御信号ＲＥが立ち上がり、ワード線ＷＲ１が選択される。同時にこれと対となるダミーワード線ＤＷＲが選択される。これにより、ビット線ＢＬＲにメモリセルの情報に対応した変化が現れ、ビット線ＢＬＬにダミーメモリセルに対応した変化が現れる。ここで信号ＳＡを変化させてセンスアンプを起動させることで、その出力ＳＡＲ，ＳＡＬに大振幅信号が発生する。読み出し制御信号ＲＥがＭＩＳトランジスタのゲートに入力しているので、ビット線ＢＬＲ／ＢＬＬはこの読み出し制御信号ＲＥの高レベルからＭＩＳトランジスタのしきい電圧落ちよりも高い電位となることは無い。その後、読み出し制御信号ＲＥを変化させ、また駆動信号ＰＣを変化させて、ビット線とソース線を同電位の低電位電圧Ｖｓとする。この状態で読み出しは終了し、大きな読み出し電流で高速にセンス動作が完了している。

次に、再書き込みに移る。ここではまず、右アレープリチャージ信号ＰＣＲを低レベルとしてビット線ＢＬＲとソース線ＳＬＲとをフローティングにする。ここでは第１の書き込み制御信号力ＷＥと右アレー書き込み制御信号ＷＥＲとを変化させる。これにより、ラッチの情報がビット線ＢＬＲとソース線ＳＬＲとに繋がり、再書き込み情報に応じてビット線ＢＬＲとソース線ＳＬＲとの電位関係が確定し、書き込みが始まる。書き込みが終了したら、ワード線ＷＲ１を閉じ、第１の書き込み制御信号力ＷＥと右アレー書き込み制御信号ＷＥＲとを元に戻し、また右アレープリチャージ信号ＰＣＲを立ち上げてビット線ＢＬＲとソース線ＳＬＲとを低電位電圧Ｖｓにする。これにより最初の状態となる。このような動作例によって、本実施の形態２である破壊読み出しとその再書き込みの動作が完了する。

（実施の形態３）
本実施の形態３によるメモリセルの構造を図１７〜図１９を用いて説明する。図１７は、本実施の形態３によるメモリセルアレーのレイアウト図の一例であり、メモリセルの面積は、ワード線またはビット線の配線ピッチを２Ｆとした場合８Ｆ^２である。図１８は、図１７のＡ−Ａ′線の要部断面図および周辺回路の要部断面図であり、図１９は図１７のＢ−Ｂ′線の要部断面図およびＣ−Ｃ′線の要部断面図である。

メモリセルＭＣは、１つのｎチャネル型の選択ＭＩＳトランジスタとトンネル磁気抵抗素子ＴＭＲとからなる。ワード線ＷＬは選択ＭＩＳトランジスタのゲートＧＰに接続されている。ゲート材料は、ｐ型ポリシリコンからなる。また、ゲート材料は、ｐ型ポリシリコンの上部にシリサイドまたはタングステンが積層された低抵抗の積層膜で構成してもよい。選択ＭＩＳトランジスタは、ｐ型半導体領域ＰＷＥＬ中に形成される。ｐ型半導体領域ＰＷＥＬは、ｎ型半導体領域ＤＷＥＬの中に形成され、ｎ型半導体領域ＤＷＥＬはｐ型半導体基板ＰＳｕｂに形成される。

選択ＭＩＳトランジスタの拡散層ＬＮの一方にはソース線コンタクトＳＬＣが配置される。隣接するメモリセルＭＣ間でソース線コンタクトＳＬＣを共有化することにより、メモリセルＭＣを小面積化している。ソース線コンタクトＳＬＣ上には、ワード線ＷＬと直交する方向にソース線ＳＬが配線される。ソース線コンタクトＳＬＣが配置されない拡散層ＬＮには、トンネル磁気抵抗素子ＴＭＲに接続される下部電極コンタクトＢＥＣが配置される。下部電極コンタクトＢＥＣはトンネル磁気抵抗素子ＴＭＲが配置される下部電極ＢＥに接続される。下部電極ＢＥ上には、複数の磁性体膜とトンネル障壁膜からなるトンネル磁気抵抗素子ＴＭＲが配置される。トンネル磁気抵抗素子ＴＭＲには、少なくとも１層のトンネル障壁膜ＴＢとその上下に配置される固定層ＰＬと自由層ＦＬとが含まれる。磁性体の固定層ＰＬでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層ＦＬでは、内部の電子のスピンの向きが固定層ＰＬに対して平行、反平行状態の２状態のいずれかの状態にある。本構成では、トンネル障壁膜ＴＢと下部電極ＢＥとの間に自由層ＦＬが配置され、トンネル磁気抵抗素子ＴＭＲの上層に配線されるビット線ＢＬとトンネル障壁膜ＴＢとの間に固定層ＰＬが配置される。ビット線ＢＬはワード線ＷＬと直交し、ソース線ＳＬと平行に配線される。トンネル磁気抵抗素子ＴＭＲはビット線配線方向がワード線配線方向に比べて長い長方形あるいは、楕円形状になっている。これにより、自由層ＦＬのスピン方向の保持特性がよくなる利点がある。

周辺回路には、例えばＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイス、抵抗素子、容量素子またはインダクタ素子などの各種素子が形成されている。図１８は、ＣＭＩＳデバイスの一部の要部断面図を示している。

ＣＭＩＳデバイスは、ｎチャネル型ＭＩＳトランジスタｎＭＩＳとｐチャネル型ＭＩＳトランジスタｐＭＩＳとから構成される。ｎチャネル型ＭＩＳトランジスタｎＭＩＳはｐ型半導体基板ＰＳｕｂに形成されたｐ型半導体領域ＰＷＥＬに形成され、ゲート絶縁膜、ｎ型ポリシリコンからなるゲートＧＮ、ｎ型の拡散層ＬＮからなるソース・ドレインから構成される。同様に、ｐチャネル型ＭＩＳトランジスタｐＭＩＳはｐ型半導体基板ＰＳｕｂに形成されたｎ型半導体領域ＮＷＥＬに形成され、ゲート絶縁膜、ｐ型ポリシリコンからなるゲートＧＰ、ｐ型の拡散層ＬＰからなるソース・ドレインから構成される。

図２０は、本実施の形態３によるメモリアレーの他の例の要部断面図および周辺回路の要部断面図であり、前述の図１８に対応する部分を示している。図１８に示したメモリセルと図２０に示したメモリセルとの相違する点は、下部電極ＢＥの下方にワード線ＷＬと平行に走るアシストワード線ＡＷを配置したことである。このアシストワード線ＡＷに電流を流すことによって磁界を発生することができ、トンネル磁気抵抗素子ＴＭＲの動作に影響を与えることができる。

図２１は、前述の図２０に示したメモリセルの回路図である。ワード線ＷＬとアシストワード線ＡＷとは平行に配置されており、アシストワード線ＡＷに流れる電流で発生する磁界によって、アシストワード線ＡＷがトンネル磁気抵抗素子Ｔ１に対して影響を与えることができることを図中の矢印によって示している。この動作例として２つの動作（１）と動作（２）とを行う。すなわち、最初の動作（１）においてアシストワード線ＡＷのみをオンさせて電流を流す。これによって実際は、発生する磁界によってトンネル磁気抵抗素子Ｔ１内部のスピンの向きを変えやすい状態にすることができる。続く動作（２）においてワード線ＷＬをオンさせて書き込み電流を流す。すでにアシストワード線ＡＷの動作によってスピンは反転しやすくなっているので、より少ない電流で書き込みを行うことができる。なお、アシストワード線ＡＷに電流を流したのみでは、スピンは反転しやすい状態とはなるが、直に最初の状態に戻ってしまう。

図２２は、本実施の形態３による他のメモリセルの要部断面図である。選択ＭＩＳトランジスタを縦型ＭＩＳトランジスタで構成したものであり、メモリセル面積を４Ｆ^２まで縮小することができる。符号ＰＬは固定層、符号ＦＬは自由層、符号ＴＢはトンネル障壁膜であり、トンネル磁気抵抗素子ＴＭＲを構成している。図２２では固定層ＰＬが上部にあるが、固定層ＰＬが自由層ＦＬよりも下部にあってもよい。また、トンネル磁気抵抗素子ＴＭＲと縦型ＭＩＳトランジスタとの高さ方向の配置の順番も図２２とは異なる順番でもよい。ゲートＧＡの上下にはｎ^＋領域からなるソース・ドレインＳＤが設けられており、ゲートＧＡに印加される電圧によって通常の横型ＭＩＳトランジスタと同じ動作をする。ゲートＧＡはｐ型領域を環状に包む場合もあれば、２方向からまたは３方向から縦型構造の面を制御する場合もある。また、図２２には、縦型ＭＩＳトランジスタとしてｎチャネル型ＭＩＳトランジスタを例示しているが、ｐチャネル型ＭＩＳトランジスタにより縦型ＭＩＳトランジスタを構成してもよい。

図２３は、本実施の形態３による他のメモリセルの要部断面図であり、前述した図２２のトンネル磁気抵抗素子ＴＭＲの部分に発熱素子ＨＥＡＴＥＲを付加したものを示している。発熱素子ＨＥＡＴＥＲは電流または電圧を印加すると発熱する性質を持っており、書き込み時には発熱素子ＨＥＡＴＥＲを活性化させてトンネル磁気抵抗素子を加熱する。前述した実施の形態１において説明したように、高温では書き込みに必要な電流を小さくできる。このため、低電力での書き込みができるという特徴がある。図２４にその動作例を説明する動作タイミング図を示す。ワード線ＷＬとビット線ＢＬ／ソース線ＳＬとを選択してスピン注入での書き込みを行うときに、発熱素子ＨＥＡＴＥＲに信号を印加して発熱させる。

図２５は、本実施の形態３による他のメモリセルアレーのトンネル磁気抵抗素子を模式的に示した図である。このトンネル磁気抵抗素子では、自由層ＦＬおよび固定層ＰＬの電子スピンの向きがトンネル障壁膜ＴＢに対して水平ではなく垂直となっている。このような材料を選択することにより、熱による擾乱に対してトンネル磁気抵抗素子の２つの状態（平行と反平行）を安定なメモリ素子とすることができる。これに前述した実施の形態１による温度制御を行う方式や、前述した実施の形態２による破壊読み出しを行う方式を適用した場合では、スケーリングが進んでも、広い温度範囲で安定に動作するメモリ動作を実現することができる。

図２６は、本実施の形態３による他のメモリセルアレーのトンネル磁気抵抗素子を模式的に示した図である。このトンネル磁気抵抗素子では、自由層ＦＬが積層構造となっている。すなわち、互いに反平行な磁性体材料層で非磁性体層ＭＢを挟み込んだ構造であり、これが一体として自由層ＦＬとなる。この積層構造は、さらに多層になっていてもよい。このような構造によっても熱による擾乱に対してトンネル磁気抵抗素子の状態が安定なメモリ素子とすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、広い温度範囲で安定な動作が望まれる書き込み回数の多い不揮発性メモリセルを搭載した混合メモリまたは単品メモリに適用することができる。

本実施の形態１によるメモリセルに流れる書き込み電流または読み出し電流と時間（パルス幅）との関係を説明する第１例のグラフ図である。 本実施の形態１によるメモリセルに流れる書き込み電流または読み出し電流と時間（パルス幅）との関係を説明する第２例のグラフ図である。 本実施の形態１によるメモリセルに流れる書き込み電流または読み出し電流と時間（パルス幅）との関係を説明する第３例のグラフ図である。 本実施の形態１によるメモリセルに流れる書き込み電流または読み出し電流と時間（パルス幅）との関係を説明する第４例のグラフ図である。 本実施の形態１による半導体記憶装置に備わるメモリチップ回路の主要な構成例である。 図５のメモリチップ回路の動作例を説明する読み出し動作タイミング図である。 図５のメモリチップ回路の動作例を説明する書き込み動作タイミング図である。 本実施の形態１による温度に応じたパルス幅を発生するパルス発生回路図の一例である。 本実施の形態１によるトンネル磁気抵抗素子の温度特性を説明する模式図である。 本実施の形態２による書き込み電流および読み出し電流とメモリセルを作製する加工ルールとの関係を説明するグラフ図である。 本実施の形態２によるメモリセルの動作を説明する動作タイミング図である。 （ａ）および（ｂ）は、それぞれ本実施の形態２によるメモリセルの回路図およびその電流動作波形の模式図である。 本実施の形態２による温度をパラメータとした破壊読み出しにおけるパルス幅と電流値との関係を説明するグラフ図である。 本実施の形態２による動作時の温度に応じたパルス幅と電流値を得るための回路図の一例である。 本実施の形態２による回路構成図の一例である。 図１５に示した回路の動作例を示す動作タイミング図である。 本実施の形態３によるメモリセルアレーの一例のレイアウト図である。 図１７のＡ−Ａ′線の要部断面図および周辺回路の要部断面図である。 （ａ）は図１７のＢ−Ｂ′線の要部断面図であり、（ｂ）は図１７のＣ−Ｃ′線の要部断面図である。 本実施の形態３によるメモリアレーの他の例の要部断面図および周辺回路の要部断面図である。 本実施の形態３によるメモリセルの回路図である。 本実施の形態３による他のメモリセルの要部断面図である。 本実施の形態３による他のメモリセルの要部断面図である。 本実施の形態３によるメモリセルのの動作例を説明する動作タイミング図である。 本実施の形態３による他のメモリセルアレーのトンネル磁気抵抗素子を模式的に示した図である。 本実施の形態３による他のメモリセルアレーのトンネル磁気抵抗素子を模式的に示した図である。 本発明者らが検討したトンネル磁気抵抗素子を模式的に示した図である。 本発明者らが検討したトンネル磁気抵抗素子の動作を模式的に示した図である。

符号の説明

Ａ 電流値
ＡＤＣｏｎｖ 変換回路
Ａｉ アドレス信号
ＡＭ１ アンプ
ＡＭＰ センスアンプ
ＡＷ アシストワード線
Ｂ，Ｂ１，Ｂ２ 電流値
ＢＥ 下部電極
ＢＥＣ 下部電極コンタクト
ＢＬ，ＢＬＬ，ＢＬＲ ビット線
ＢＯ 出力
ＤＣＧ 電圧
ＤＣＬ，ＤＣＲ ダミーメモリセル
ＤＬＹ 遅延回路
ＤＯｊ／ＤＩｊ 信号端子
ＤＷＥＬ ｎ型半導体領域
ＤＷＬ，ＤＷＲ ダミーワード線
ＦＬ 自由層
ＧＡ，ＧＮ，ＧＰ ゲート
ＨＥＡＴＥＲ 発熱素子
Ｉ／Ｏ 入出力線
Ｋ１，Ｋ２ 電流値
ＬＮ 拡散層
ＬＰ 拡散層
ＬＴＡ，ＬＴＰ ラッチ出力
Ｍ１，Ｍｎ 選択ＭＩＳトランジスタ
ＭＢ 非磁性体層
ＭＣ メモリセル
ｎＭＩＳ ｎチャネル型ＭＩＳトランジスタ
ＮＷＥＬ ｎ型半導体領域
Ｏ 出力
Ｐ１ 書き込みパルス幅
Ｐ２ 読み出しパルス幅
ＰＣ 駆動信号
ＰＣＬ，ＰＣＲ 左アレー及び右アレープリチャージ信号
ＰＬ 固定層
ｐＭＩＳ ｐチャネル型ＭＩＳトランジスタ
ＰＰ１ 信号
ＰＳｕｂ ｐ型半導体基板
ＰＷＥＬ ｐ型半導体領域
Ｒ１ 抵抗
Ｒａｐ，Ｒｐ 抵抗範囲
ＲＥ，ＲＥ１ 読み出し制御信号
ＳＡ 信号
ＳＡＬ，ＳＡＲ 出力
ＳＣ１，ＳＣｎ，ＳＣＲ１，ＳＣＬ１ メモリセル
ＳＤ ソース・ドレイン
Ｓｋ 信号
ＳＬ，ＳＬＬ，ＳＬＲ ソース線
ＳＬＣ ソース線コンタクト
ｔ１，ｔ２ 駆動時間
Ｔ１，Ｔｎ，ＴＭＲ トンネル磁気抵抗素子
ＴＢ トンネル障壁膜
Ｖｄ 高電位電圧
Ｖｄｄ 高電位
ＶＲ 参照電圧
Ｖｒｅｆ 基準電圧発生回路
Ｖｓ 低電位電圧（接地電位）
Ｖｓｓ 低電位
ＶＴ１ 信号
Ｙ１ 列選択信号
Ｗ１，Ｗｎ，ＷＬ，ＷＬ１，ＷＲ１ ワード線
ＷＥ 第１の書き込み制御信号力
ＷＥ１ 第２の書き込み制御信号力
ＷＥＬ，ＷＥＲ 左アレー及び右アレー書き込み制御信号

Claims (21)

1. 複数のワード線と、
   前記複数のワード線と直交する方向に配線される複数のビット線と、
   前記複数のワード線と前記複数のビット線との所定の交点に配置され、固定層、トンネル障壁膜および自由層が積層されてなるトンネル磁気抵抗素子とＭＩＳトランジスタとを含む複数のメモリセルとを有し、
   前記固定層は、電子スピンの向きが所定の方向に固定された磁性体であり、かつ前記トンネル障壁膜の一方の面に隣接して配置され、
   前記自由層は、電子スピンの向きが前記固定層の電子スピンの向きに対して平行状態または反平行状態のいずれかをとる磁性体であり、かつ前記トンネル障壁膜の他の一方の面に隣接して配置され、
   前記ＭＩＳトランジスタのゲートは、前記ワード線に電気的に接続され、
   前記ＭＩＳトランジスタのドレインは、前記トンネル磁気抵抗素子を介して前記ビット線に電気的に接続され、
   前記メモリセルの情報の書き込み動作は、所望する第１電流値および第１時間により行われ、前記メモリセルの情報の読み出し動作は、前記メモリセルの温度を検知する温度センサを含むパルス発生回路によって前記メモリセルの動作温度に応じて設定される第２電流値および第２時間により行われることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、前記第１電流値および前記第１時間は、前記メモリセルの動作温度に依らず、一定であることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、前記第１電流値および前記第１時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最低温度での電流値および時間と同じ値、またはそれよりも大きい値にそれぞれ設定され、前記第２電流値および前記第２時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最高温度での電流値および時間よりも小さい値にそれぞれ設定されていることを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、前記第１電流値および前記第１時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最低温度での電流値および時間と同じ値、またはそれよりも大きい値にそれぞれ設定され、前記第２電流値および前記第２時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最高温度での電流値および時間よりも小さい値にそれぞれ設定され、
   前記第２電流値と前記第１電流値とが同じであり、前記第２時間が前記第１時間よりも短いことを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、前記第１電流値および前記第１時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最低温度での電流値および時間と同じ値、またはそれよりも大きい値にそれぞれ設定され、前記第２電流値および前記第２時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最高温度での電流値および時間よりも小さい値にそれぞれ設定され、
   前記第２電流値が前記第１電流値よりも小さく、前記第２時間が前記第１時間よりも短いことを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、前記第１電流値および前記第１時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最低温度での電流値および時間と同じ値、またはそれよりも大きい値にそれぞれ設定され、前記第２電流値および前記第２時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最高温度での電流値および時間よりも小さい値にそれぞれ設定され、
   前記第２電流値が前記第１電流値よりも小さく、前記第２時間と前記第１時間とが同じであることを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、前記第１電流値および前記第１時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最低温度での電流値および時間と同じ値、またはそれよりも大きい値にそれぞれ設定され、前記第２電流値および前記第２時間は、前記メモリセルの動作温度範囲において保証された前記自由層の電子スピンの向きが反転する最低温度での電流値および時間よりも小さい値にそれぞれ設定され、
   前記第２電流値が前記第１電流値よりも小さく、前記第２時間と前記第１時間とが同じであることを特徴とする半導体記憶装置。
8. 複数のワード線と、
   前記複数のワード線と直交する方向に配線される複数のビット線と、
   前記複数のワード線と前記複数のビット線との所定の交点に配置され、固定層、トンネル障壁膜および自由層が積層されてなるトンネル磁気抵抗素子とＭＩＳトランジスタとを含む複数のメモリセルとを有し、
   前記固定層は、電子スピンの向きが所定の方向に固定された磁性体であり、かつ前記トンネル障壁膜の一方の面に隣接して配置され、
   前記自由層は、電子スピンの向きが前記固定層の電子スピンの向きに対して平行状態または反平行状態のいずれかをとる磁性体であり、かつ前記トンネル障壁膜の他の一方の面に隣接して配置され、
   前記ＭＩＳトランジスタのゲートは、前記ワード線に電気的に接続され、
   前記ＭＩＳトランジスタのドレインは、前記トンネル磁気抵抗素子を介して前記ビット線電気的に接続され、
   前記メモリセルの情報の書き込み動作は、前記自由層の電子スピンの向きを反転させることができる値に設定された第１電流値および第１時間により行われ、前記メモリセルの情報の読み出し動作は、前記第１電流値と同じ第２電流値および前記第１時間と同じ第２時間により行われ、前記読み出し動作後、前記読み出し動作により破壊された情報が再書き込みされ、
   前記第１および第２電流値ならびに前記第１および第２時間は、前記メモリセルの温度を検知する温度センサを含むパルス発生回路によって前記メモリセルの動作温度に応じて設定されることを特徴とする半導体記憶装置。
9. 請求項８記載の半導体記憶装置において、前記読み出し動作および前記書き込み動作によって、前記自由層の電子スピンの向きが反転することを特徴とする半導体記憶装置。
10. 請求項１記載の半導体記憶装置において、前記メモリセルの温度を検知する前記温度センサに、前記メモリセルの一部を構成する前記トンネル磁気抵抗素子と同じ構造のトンネル磁気抵抗素子を用いることを特徴とする半導体記憶装置。
11. 請求項１記載の半導体記憶装置において、前記自由層の電子スピンの向きおよび前記固定層の電子スピンの向きが、前記トンネル磁気抵抗素子に流れる電流の向きと平行であることを特徴とする半導体記憶装置。
12. 請求項１記載の半導体記憶装置において、前記自由層は、電子スピンの向きが互いに反平行の２層の磁性体により構成されていることを特徴とする半導体記憶装置。
13. 請求項１記載の半導体記憶装置において、前記自由層の近傍に、電流を流すことにより磁場を発生する配線を配置したことを特徴とする半導体記憶装置。
14. 請求項１記載の半導体記憶装置において、前記自由層の近傍に、前記自由層を加熱する手段を配置したことを特徴とする半導体記憶装置。
15. 請求項１記載の半導体記憶装置において、前記第１時間は１０ｎｓ以上であることを特徴とする半導体記憶装置。
16. 請求項８記載の半導体記憶装置において、前記メモリセルの温度を検知する前記温度センサに、前記メモリセルの一部を構成する前記トンネル磁気抵抗素子と同じ構造のトンネル磁気抵抗素子を用いることを特徴とする半導体記憶装置。
17. 請求項８記載の半導体記憶装置において、前記自由層の電子スピンの向きおよび前記固定層の電子スピンの向きが、前記トンネル磁気抵抗素子に流れる電流の向きと平行であることを特徴とする半導体記憶装置。
18. 請求項８記載の半導体記憶装置において、前記自由層は、電子スピンの向きが互いに反平行の２層の磁性体により構成されていることを特徴とする半導体記憶装置。
19. 請求項８記載の半導体記憶装置において、前記自由層の近傍に、電流を流すことにより磁場を発生する配線を配置したことを特徴とする半導体記憶装置。
20. 請求項８記載の半導体記憶装置において、前記自由層の近傍に、前記自由層を加熱する手段を配置したことを特徴とする半導体記憶装置。
21. 請求項８記載の半導体記憶装置において、前記第１時間は１０ｎｓ以上であることを特徴とする半導体記憶装置。

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