TWI445000B - Semiconductor device - Google Patents

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TWI445000B
TWI445000B TW096106825A TW96106825A TWI445000B TW I445000 B TWI445000 B TW I445000B TW 096106825 A TW096106825 A TW 096106825A TW 96106825 A TW96106825 A TW 96106825A TW I445000 B TWI445000 B TW I445000B
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Riichiro Takemura
Takayuki Kawahara
Kenchi Ito
Hiromasa Takahashi
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Hitachi Ltd
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Description

半導體裝置
本發明關於半導體裝置，特別關於利用磁阻變化的記憶格之寫入控制方法，特別關於藉由電流變化改寫資訊的磁阻變化型記憶體。
揮發性記憶體之中，利用磁阻變化的MRAM(Magnetoresistive Random Access Memory)可以作為高速動作之RAM。習知MRAM之記憶格構成，係由1個穿隧磁阻元件TMR與讀出用選擇電晶體MCT、寫入字元線WWL與位元線BL、及源極線SL構成。如圖29(a)、29(b)所示，穿隧磁阻元件TMR，至少具有2個磁性層，其中1個為自旋方向固定的固定層PL，另一個為相對於固定層，自旋方向具有平行狀態(parallel state)與反平行狀態(anti-parallel state)之2狀態的自由層FL。資訊之記憶，係藉由該自由層之自旋方向進行記憶，穿隧磁阻元件之電阻於反平行狀態時成為高電阻狀態、於平行狀態時成為低電阻狀態。於讀出動作讀取穿隧磁阻元件TMR之電阻大小。另外，於寫入動作，使電流流入寫入字元線WWL與位元線BL，藉由此時於穿隧磁阻元件TMR激發產生之合成磁場來控制自由層之自旋方向。但是，於該改寫方式，隨穿隧磁阻元件TMR之微細化之同時，改寫必要之磁場大小變大，流入寫入字元線WWL與位元線BL之電流亦變大 之問題存在。針對此，於非專利文獻1介紹，於穿隧磁阻元件TMR流入垂直電流而變化自由層之自旋方向，亦即利用自旋佈植磁化反轉技術之MRAM(Spin MRAM)。如圖30(a)、30(b)所示，於該改寫方式，於固定層、隧道膜、自由層可藉由垂直方向電流而控制自由層之自旋方向。因此，改寫必要之電流和穿隧磁阻元件TMR之大小呈比例，隨著微細化之同時，可以減低改寫電流，具有尺寸微縮(Scaling)上之優點。
專利文獻1：特開2005-116923號公報
非專利文獻1：2005 International Electron Device meeting Technical Digest Papers pp.473-476 SpRAM
但是，於自旋佈植型MRAM，現在之改寫之必要電流密度需要1×106 ~107 A/cm2 ，此以50nm×100nm之元件考慮時，需要50μA之電流，係和以最小加工尺寸之MOS電晶體驅動之電流相等之位準。因此，使用最小加工尺寸之電晶體時，於改寫動作，對應於資料而使施加於MOS電晶體之源極-汲極間之電壓方向互異，因此依據電壓施加方向，MOS電晶體之基板電位會上升，臨限值電壓會上升，導致無法確保改寫電流。另外，如圖31所示，於自旋佈植磁化反轉技術，和設為平行狀態之電流比較，設為反平行狀態之電流較大。因此，須增大記憶格面積以確保改寫電流。
本發明目的在於提供，在使用磁阻元件之MRAM之中，於改寫使用自旋佈植磁化反轉技術之MRAM之中，可以微細之記憶格電晶體供給最大改寫電流的記憶格構成，可以低電流實現改寫之同時，可取出較大之讀出動作之讀出電流，可達成改寫動作、讀出動作之穩定化。
解決上述課題的主要手段如下。
第1，在利用自旋佈植磁化反轉技術的MRAM中，和固定層比較，穿隧磁阻元件之自由層被連接於NMOS記憶格電晶體之汲極側，和自由層比較，固定層被配置於共通配線側。
第2，記憶格電晶體為PMOS時，和固定層比較，穿隧磁阻元件之自由層被連接於PMOS電晶體之汲極或源極側，和固定層比較，自由層被配置於共通配線側。
第3，為能容易產生自旋佈植磁化反轉，在穿隧磁阻元件之周圍，和字元線平行配置藉由外部施加之電流而發熱的電阻體。
第4，在讀出動作時，對自由層之自旋之方向設為反平行狀態的方向施加電壓。
以下依據圖面詳細說明本發明實施形態。構成各實施形態之各功能區塊之電路元件並未特別限制，可藉由習知CMOS(互補型MOS電晶體)等之積體電路技術形成於單晶矽之半導體基板上。關於MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之電路記號，未附加箭頭者表示N型MOSFET(NMOS)，而與附加箭頭之P型MOSFET(NMOS)區別，以下將MOSFET簡稱為MOS。但是，本發明並非僅限定於包含在金屬閘極與半導體層設置之氧化膜絕緣膜的場效電晶體，而可適用於使用MISFET(Metal Insulator Semiconductor Field Effect Transistor)等通常之FET的電路。於圖面未特別明白標記MOS電晶體之基板電位之連接，但只要MOS電晶體在正常可以動作範圍內，其連接方法未特別限定。另外，未特別說明時，信號之H(高)位準設為"1"，L(低)位準設為"0"。
(第1實施形態)
說明本發明第1實施形態。本構成之記憶格，係由N型MOS電晶體及穿隧磁阻元件TMR構成。本構成之特徵為，記憶格電晶體MNT為NMOS電晶體時，穿隧磁阻元件TMR之自由層FL與固定層PL之配置為，自由層FL配置於電晶體側，固定層PL配置於共通配線、於此為位元線BL側。於該構成，和平行化動作比較需要較大電流的反平行化寫入動作，可藉由電流驅動力變大之源極接地而進行。又，於讀出動作，對和反平行化改寫方向同一之方向施加電壓，可防止錯誤改寫之同時，可增大讀出電流。圖1為本發明第1實施形態之記憶格陣列之佈局圖。假設字元線或位元線之配線間距為2F時，記憶格之面積為8F2 。圖2為圖1之A－A’間之斷面圖及周邊電路之斷面圖。圖3為B－B’間之斷面圖、C－C’間之斷面圖。記憶格MC由1個PMOS電晶體與穿隧磁阻元件TMR構成。字元線WL連接於電晶體之閘極GN。閘極材料，係於N型多晶矽或N型多晶矽上部施予矽化物化或積層鎢(W)而成為低電阻化。記憶格電晶體MNT為，形成於P型之半導體區域PWEL中的P型半導體區域，可以和鄰接之感測放大器區塊內之NMOS共通構成之故，無須設置P型半導體區域PWEL之分離區域，可以減少面積。又，使形成記憶格電晶體MNT之P型半導體區域PWEL和感測放大器區塊內之NMOS分離亦可。此情況下優點為，感測放大器區塊SAB與記憶格區域可獨立控制基板電壓，P型半導體區域PWEL被形成於P型基板p－Sub上形成之N型半導體區域DWEL之內。在NMOS電晶體之擴散層LN之一方配置源極線接觸SLC。源極線接觸SLC，可和鄰接之記憶格MC共通而達成小面積化。於源極線接觸SLC上，在和字元線直行之方向配線源極線。在未配置源極線接觸之擴散層LN配置，連接於穿隧磁阻元件TMR之下部電極接觸BEC。下部電極接觸BEC，係連接於穿隧磁阻元件被配置之下部電極BE。於下部電極BE上，多數磁性體膜與隧道膜構成之穿隧磁阻元件TMR並非在下部電極接觸BEC之正上方、而是偏移被配置。構成穿隧磁阻元件TMR之各層，因為奈米等級厚度之故，保持其之平行性乃重要者，藉由和製造工程上平行製作困難之接觸之正上方偏移而形成，可使製造變為容易。於穿隧磁阻元件TMR，至少包含1層隧道膜TB及配置於其兩側之固定層PL與自由層FL。於磁性體之固定層PL，內部之電子之自旋方向被固定於一定方向，於磁性體之自由層FL，內部之電子之自旋方向相對於固定層設為平行狀態與反平行狀態之2狀態之其中任一狀態。本構成中，自由層FL配置於隧道膜TB與下部電極間，固定層PL配置於，穿隧磁阻元件TMR之上層被配線的位元線BL與隧道膜TB之間，位元線BL與字元線呈正交，被配線為和源極線平行。穿隧磁阻元件TMR使位元線配線方向和字元線配線方向相比成為較長之長方形或橢圓形。藉由設為縱橫比不同之形狀，相對於固定層PL，使自由層FL之磁化在平行/反平行狀態以外之方向出現難以磁化之磁氣異方性，優點為自由層FL之自旋方向之保持特性變好。
圖4為本記憶格陣列之佈局之電路圖。如上述說明，相對於字元線WL，源極線SL與位元線BL呈正交配線，圖中，記憶格MC配置於字元線與位元線之半數交叉點，但亦可構成配置於全部交叉點，位元線BL0~BL3及源極線SL0~SL3連接於感測放大器區塊。感測放大器區塊包含：讀取記憶格之電阻狀態的感測放大器；及改寫記憶格之自旋狀態的寫入放大器。
圖5為改寫時之位元線BL、源極線SL、字元線之動作時序圖。圖5為，在改寫動作，記憶格為NMOS電晶體時，非選擇狀態為低電壓狀態，外部或晶片內部發出之位址對應之字元線WL由低電位狀態(VSS)遷移至高電位狀態(VWH)。在和平行化改寫比較需要大電流之反平行化改寫狀態(→AP)時，將位元線驅動於位元線驅動位準VBL，將源極線SL驅動於低電位狀態(VSS)。如此則，於記憶格電晶體MNT，和汲極比較，NMOS電晶體之源極線成為低電位，成為源極接地狀態，可實現大電流驅動力。另外，於穿隧磁阻元件TMR，電流由固定層PL側流向自由層FL側，電子之流向為電流流動之相反方向，因此由自由層FL側流向固定層PL側，電子以此方向流動時，自由層FL之自旋方向成為和固定層PL之方向相反。反之，在平行狀態改寫(→P)時，將源極線SL驅動於位元線驅動位準VBL，將位元線BL驅動於低電位狀態(VSS)。如此則，於穿隧磁阻元件TMR，電流由自由層FL側流向固定層PL側，電子之流向由固定層PL側流向自由層FL側，此電流之流動時，自由層FL之自旋方向成為和固定層PL之方向同一方向。
以下說明讀出動作。於讀出動作，係將元件不會產生改寫動作之電壓、亦即小於位元線驅動位準VBL之讀出電壓VR施加於穿隧磁阻元件TMR，藉由此時流通之電流讀取格狀態。此時，為確保較大電流，在和先前之改寫動作中之反平行狀態之改寫動作同樣的方向施加電壓。亦即，在位元線側配置固定層PL之格構成時，和源極線SL相比，設定位元線BL為高電位。和平行狀態之改寫必要電流比較，反平行狀態之改寫電流較大，因此藉由反平行改寫方向之讀出，可增大讀出電流，高速讀出動作成為可能之同時，讀出寫入間之餘裕度可增大。
圖6為圖4之感測放大器區塊之電路圖之例。圖中，記憶格MC配置於字元線與位元線之半數交叉點，但亦可構成配置於全部交叉點。此時之佈局圖如後述，於感測放大器區塊SAB配置位元線/源極線選擇電路BLSEL，放大位元線之微小信號的感測放大器SA，及對記憶格寫入資料的寫入放大器WA。於圖6表示，對1個感測放大器/寫入放大器連接4對位元線/源極線對之例，但不限定於此，亦可對1對位元線/源極線對，連接感測放大器/寫入放大器。此情況下，面積變大，但是對全部位元線連接感測放大器，因此有利於一次將多量資料輸出至外部。另外，針對4對、8對或16對等多數位元線/源極線對配置1個感測放大器/寫入放大器時，可減少感測放大器/寫入放大器電路數，有利於減少面積。
圖7為由4對位元線/源極線對，藉由位元線選擇信號SEL0~SEL3選擇1對位元線/源極線對的位元線/源極線選擇電路之例。該電路另包含：藉由等化信號EQ0~EQ3及預充電信號PCA0~PCA3，於非選擇狀態時將位元線與源極線設為特定電壓VS的等化MOS；及藉由感測放大器預充電信號PCSA，於讀出時設為特定之讀出電壓VR的預充電電路。本電路不限定於圖7所示者，只要具有同樣功能者，亦可為其他電路。
圖8為感測放大器電路之例。
讀出致能信號RET為用於控制開關的信號，該開關可將由陣列選擇之位元線BLSA之讀出電流傳送至感測放大器。感測放大器活化信號SAE為用於活化交叉耦合電路的信號，該交叉耦合電路可將讀出電流放大為電壓轉換信號。在配置於交叉耦合電路之源極的2個NMOS電晶體之一方之閘極，被輸入和記憶格之讀出電流對應之電壓。於另一方被輸入和流通反平行狀態與平行狀態之電流之平均值的參照電流對應之電壓。交叉耦合部，係為輸出資料至外部而暫時保持資料之同時，為寫入動作而保持來自外部之資料。
圖9為將資料寫入記憶格用的寫入放大器電路之例。本電路，係藉由感測放大器之交叉耦合部保持之資料及寫入活化信號YSWE，將位元線與源極線驅動於特定電壓、低電位(VSS)或位元線驅動位準VBL。
以下說明使用彼等電路之讀出動作。圖10為讀出動作之時序圖之例。於讀出動作，讀出指令被輸入後，對陣列內之位元線與源極線進行等化的MOS之閘極信號等化EQ0~EQ3之中，和讀出位址對應之等化信號遷移至結束等化。圖中，由H位準狀態遷移至L位準狀態。與此同時，和讀出位元線對應之位元線選擇信號SEL0~SEL3之其中任一遷移至選擇狀態("H")。如此則，選擇之位元線BL被預充電至讀出電壓VR。之後，感測放大器預充電信號SAPC成為非活化狀態("L")。之後，輸入位址對應之字元線被選擇。此時，當記憶格之穿隧磁阻元件TMR之自旋狀態為反平行狀態AP時，位元線BL之電阻值較大之故讀出電流變小，來自讀出電壓VR之變化量較小而維持於VR附近，平行狀態P時，電阻值較小之故讀出電流變大，來自讀出電壓VR之變化量較大而遷移至源極線位準VS附近。和字元線幾乎同時使讀出致能信號RET活化，感測放大器之輸入GT由H位準狀態遷移至低電壓側。此時，低電阻狀態與高電阻狀態之平均之電流藉由虛擬格被輸入參照側之輸入GB。因此，記憶格為平行狀態P(低電阻)時，和參照側之輸入GB相較，感測放大器之輸入GT成為低電位，反平行狀態AP(高電阻)時，和參照側之輸入GB相較，感測放大器之輸入GT成為高電位。之後，在讀出致能信號RET成為非選擇狀態之前，感測放大器活化信號SAET被活化。如此則，感測放大器之輸入GT/GB之微小信號於感測放大器輸出SAOT/B被放大至特定電壓振幅VBL，遷移至列選擇動作。於列選擇動作，列選擇信號YS被活化，資料被輸出至共通I/O線，最後被輸出至外部。讀出動作結束，進入預充電動作時，用於短路位元線與源極線的等化信號被活化，與此同時，位元線選擇信號SEL成為非選擇狀態。與此之前後，字元線遷移至非活化狀態。之後，藉由感測放大器預充電信號SAPC使感測放大器內位元線SABL被預充電至特定位準。
以下依據圖11說明寫入動作。在列選擇動作之前係和上述讀出動作同樣，但不必進行讀出動作時，可僅進行感測放大器之活化動作。於圖11分別表示由平行狀態至反平行狀態之改寫動作(P→AP)，及由反平行狀態至平行狀態之改寫動作(AP→P)之動作波形。由列選擇信號YS被輸入，閂鎖於感測放大器之資料進行反轉知情況加以說明。藉由反轉寫入，於反平行化寫入感測放大器，感測放大器輸出節點SAOT保持H位準，感測放大器輸出節點SAOB保持L位準，反之，於平行化寫入感測放大器，感測放大器輸出節點SAOT保持L位準，感測放大器輸出節點SAOB保持H位準。之後，列寫入信號YSWE被輸入。如此則，於寫入電路，在反平行化寫入時驅動源極線至低電位狀態(VSS)，驅動位元線至位元線驅動位準VBL。如此則，記憶格電晶體MNT為NMOS之故，源極線側成為低電位狀態(VSS)，成為源極接地動作，成為電流驅動力大之動作。此時，於磁阻元件，電流由固定層PL流向自由層FL。電子之流動係和電流相反，因此由自由層FL流向固定層PL，被實施反平行寫入。亦即，格電晶體之驅動力大的動作對應於反平行化寫入動作。結果，可減少寫入動作必要之電壓，又，可使記憶格電晶體MNT小型化，可減少面積。反之，在平行化寫入時驅動位元線至低電位狀態(VSS)，驅動源極線至位元線驅動位準VBL。此時，於磁阻元件，電流由自由層FL流向固定層PL，電子之流動係和電流相反，因此由固定層PL流向自由層FL，被實施平行寫入。
說明本構成之優點。在穿隧磁阻元件TMR之位元線側配置固定層時，藉由記憶格電晶體MNT之使用NMOS，則須大電流之反平行化改寫動作，可藉由記憶格電晶體MNT之電流驅動力較大之源極接地動作而實現。如此則，可縮小記憶格面積，可減少改寫時必要之電壓。另外，讀出動作時，在和反平行化改寫動作同一之方向施加電壓進行讀出，可以增大讀出電流，具有增大高速動作與讀出與改寫電流餘裕度之優點。
說明第1實施形態之變形例。本實施形態之中，穿隧磁阻元件TMR之層之構成係和圖1、2、3不同，係在電晶體側配置固定層PL，在共通線(位元線)側配置自由層FL。此情況下，反平行化改寫動作欲以記憶格電晶體之源極接地狀態實現時，以PMOS構成記憶格電晶體為其特徵。圖12為佈局圖。圖13為圖12之A－A’間之斷面圖及周邊電路之斷面圖。圖14為圖12之B－B’間之斷面圖、C－C’間之斷面圖。和上述實施形態比較，基本上閘極GP由P型多晶矽構成，擴散層LP由P型半導體區域構成，記憶格電晶體形成於N型半導體區域NWEL中，穿隧磁阻元件TMR之構成上下反轉之點為不同。另外，形成記憶格電晶體之N型半導體區域NWEL，可以和鄰接之感測放大器區塊SAB之N型半導體區域NWEL共通或分離。藉由共通化，可以減少N型半導體區域NWEL之分離區域，可實現小面積化。分離時，面積雖增加，但具有可以獨立控制感測放大器區塊SAB與記憶格區域之基板電壓之優點。除此之外，均同上述圖1~3。又，電路構成、動作波形圖係和圖4~11相同。但是，因為記憶格電晶體設為PMOS，自由層FL、固定層PL之上下位置關係相反，因此需要變化施加電壓之極性。
說明本構成之優點。記憶格電晶體使用PMOS時，穿隧磁阻元件TMR之構成設為，在記憶格電晶體側配置固定層，在共通線(位元線)側配置自由層，如此則，須大電流之反平行化改寫動作，可藉由記憶格電晶體MNT之電流驅動力較大之源極接地動作而實現。如此則，可縮小記憶格面積，可減少改寫時必要之電壓。另外，讀出動作時，在和反平行化改寫動作同一之方向施加電壓進行讀出，可以增大讀出電流，具有增大高速動作與讀出與改寫電流餘裕度之優點。
圖15~17為第1實施形態之另一變形例。本構成為，在位元線與源極線之全部交叉點配置記憶格，假設字元線或位元線之配線間距為2F時，記憶格之面積為6F2 ，可實現更小型化。圖15為佈局圖，圖16為圖15之A－A’間之斷面圖及周邊電路之斷面圖。圖16為圖15之B－B’間之斷面圖、C－C’間之斷面圖。
如圖15所示，本佈局圖中，位元線與源極線以呈影像對稱方式被配線，於其交叉點配置源極線接觸SLC，擴散層L以和位元線BL同樣之圖案形成，在未配置源極線接觸SLC之擴散層LN之區域配置下部電極接觸BEC。於下部電極接觸BEC之上層形成下部電極BE。於下部電極BE上形成穿隧磁阻元件TMR。穿隧磁阻元件TMR形成為，位元線延伸方向和字元線延伸方向相比成為較長之長方形或橢圓形。於穿隧磁阻元件TMR之上層被配線位元線BL。和第1實施形態同樣，以PMOS構成記憶格電晶體時，為確保較大之反平行化電流，穿隧磁阻元件TMR之構成較好是在隧道膜TB與位元線間配置自由層FL，反之，在隧道膜TB與位元線間配置固定層PL時，為確保反平行化電流，較好是以NMOS構成記憶格電晶體。
說明本構成之優點。記憶格電晶體使用PMOS時，穿隧磁阻元件TMR之構成設為，在記憶格電晶體側配置固定層，在共通線(位元線)側配置自由層之構成，或者在共通線側配置固定層時藉由記憶格電晶體之使用NMOS，如此則，須大電流之反平行化改寫動作可藉由記憶格電晶體MNT之電流驅動力較大之源極接地動作而實現。如此則，可縮小記憶格面積，可減少改寫時必要之電壓。另外，記憶格面積可減少至最小6F2 。另外，讀出動作時，在和反平行化改寫動作同一之方向施加電壓進行讀出，可以增大讀出電流，具有增大高速動作與讀出與改寫電流餘裕度之優點。
圖18~21為第1實施形態之另一變形例。本構成為，在鄰接記憶格替換連接位元線與源極線，而簡化配線構成為其特徵。記憶格之面積和第1實施形態同樣設為8F2 。圖18為佈局圖，圖19為圖18之A－A’間之斷面圖及周邊電路之斷面圖。圖20為圖18之B－B’間之斷面圖、C－C’間之斷面圖。圖21為圖18之電路圖。圖18為記憶格電晶體以NMOS構成之例。源極線接觸SLC由2個記憶格共用化，可減少面積。電晶體之擴散層之中，在未配置源極線接觸SLC之側配置下部電極接觸BEC。於下部電極接觸BEC之上層形成下部電極BE。於下部電極BE上形成穿隧磁阻元件TMR。於圖18，自由層FL相對於隧道膜被配置於電晶體側，固定層PL相對於隧道膜被配置於位元線側。於穿隧磁阻元件TMR之上被配置上部電極TE。上部電極TE，被共通連接於同一位元線上鄰接之記憶格之同時，連接於鄰接位元線之源極線接觸SLC，成為T字形狀。如此則，特定位元線BL和其之鄰接位元線所連接記憶格之源極線SL被連接，可減少配線數，配線圖案成為容易。
依圖22說明本記憶格陣列對應之位元線/源極線選擇電路BLSEL。本電路例中，4條位元/源極共通線之中1條連接於感測放大器內位元線SABL，成對之位元/源極共通線連接於感測放大器內源極線SLSA。由記憶格陣列引出之位元/源極共通線對SL0BL1與SL1BL0及SL2BL3與SL3BL2，其中一方成為源極線時另一方成為位元線之功能。例如，位元/源極共通線SL0BL1成為源極線時，SL1BL0成為位元線，分別連接於感測放大器內源極線SLSA、感測放大器內位元線SABL。此時，對應之預充電信號PCA0、位元線選擇信號SEL0、等化信號EQ0被驅動。反之，位元/源極共通線SL0BL1成為位元線時，SL1BL0成為源極線，分別連接於感測放大器內源極線SLSA、感測放大器內位元線SABL。此時，對應之陣列預充電信號PCA1、位元線選擇信號SEL1、等化信號EQ1被驅動。關於位元/源極共通線對SL2BL3與SL3BL2亦同樣，其他之讀出動作、寫入動作和上述第1實施形態同樣。
說明本構成之優點。和上述第1實施形態及第1實施形態之變形例同樣，改寫需要大電流之反平行化寫入動作可藉由源極接地動作而實現。如此則，可縮小記憶格面積。另外，讀出動作時，在和反平行化寫入動作同一之方向進行讀出，可以提升讀出餘裕度。另外，於鄰接記憶格，藉由位元線與源極線之共用化，具有簡化配線構成之優點。
(第2實施形態)
依圖23~25說明第2實施形態。本構成中，在構成記憶格之穿隧磁阻元件TMR之下部，配置寫入位元線WBL用於激發磁場而減少寫入時之寫入電流。如此則，和通常之自旋佈植磁化反轉時之電流比較，可減少流入穿隧磁阻元件TMR之電流，可實現記憶格電晶體之小型化之同時，可降低寫入時之驅動電壓，此為其優點。圖23為第2實施形態之記憶格陣列佈局之例。記憶格面積為，最小尺寸之8F2 。本實施形態中，相對於下部電極接觸，在字元線延伸方向偏移配置穿隧磁阻元件TMR，在形成該穿隧磁阻元件TMR之下部電極下層，在和位元線平行且和字元線正交之方向配線寫入位元線WBL。使用該寫入位元線WBL激發之磁場減低寫入時必要之流入穿隧磁阻元件TMR之電流。以下詳細說明構成。圖23為記憶格電晶體以NMOS構成之例。藉由擴散層LN使源極線接觸SLC被鄰接之記憶格共用而減少面積。在未配置記憶格電晶體之源極線接觸SLC之擴散層LN，配置下部電極接觸BEC。於下部電極接觸BEC之上形成下部電極BE。於下部電極BE配置穿隧磁阻元件TMR。於圖23~25，穿隧磁阻元件TMR為，在位元線側配置固定層，在NMOS電晶體側配置自由層之構成，如此則，須大電流之反平行化改寫動作可藉由記憶格電晶體MNT之電流驅動力較大之源極接地動作而實現。如此則，可縮小記憶格面積，可減少改寫時必要之電壓，可實現低消費電力。相對於下部電極接觸BEC，下部電極BE為延伸於字元線延伸方向的形狀。穿隧磁阻元件TMR，並非在下部電極接觸BEC之正上，而是於突出字元線延伸方向的區域被形成。於穿隧磁阻元件TMR之下部，在鄰接記憶格之源極線接觸SLC之間被配線寫入位元線WBL。寫入位元線WBL與下部電極BE間之距離較好是短距離，如此則，可獲得和第1實施形態同樣效果。寫入位元線WBL對穿隧磁阻元件TMR施加更強磁場。又，寫入位元線WBL，不論是延伸於字元線WL之平行方向，或延伸於位元線之平行方向，均可施加有助於穿隧磁阻元件TMR之改寫的磁場。但是，延伸於位元線之平行方向則不必要避開接觸，可實現面積之減少、佈局之容易化。在穿隧磁阻元件TMR之上部被配線位元線BL。於源極線接觸SLC上，源極線與位元線被平行配線。於圖24~25，相較於位元線，源極線被配線於上層，但亦可配線於接近電晶體之層。此情況下，在圖25所示源極線接觸SLC與下部電極接觸BEC之間之狹窄區域不必配線寫入位元線，具有配線容易之優點。
依圖26說明寫入動作。於寫入動作，和上述實施形態同樣，在平行化寫入動作時針對平行配線之源極線SL與位元線，驅動源極線至位元線驅動位準VBL，驅動位元線至低電位狀態(VSS)。與此同時，使電流流入寫入位元線WBL。流入寫入位元線WBL之電流之方向，只要對穿隧磁阻元件TMR可施加任意磁場即可，可為任一方向。反之，在反平行化寫入動作時，驅動位元線至位元線驅動位準VBL，驅動源極線至低電位狀態(VSS)。與此同時，使電流流入寫入位元線WBL。流入寫入位元線WBL之電流之方向，只要對穿隧磁阻元件TMR可施加任意磁場即可，可為任一方向。如此則，可由外部施加磁場，可減少直接流入穿隧磁阻元件TMR之電流，可減少記憶格電晶體之必要驅動電流。和寫入動作之結束同時，停止對位元線與源極線之驅動，停止對寫入位元線之電流施加。於讀出動作，藉由不對寫入位元線施加電流，使改寫必要之電流變大，因此可防止讀出時之電流而引起之錯誤改寫。
說明本構成之優點。和上述第1實施形態同樣，須大電流之反平行化改寫動作可藉由源極接地動作而實現。如此則，可縮小記憶格面積。又，藉由寫入時鄰接寫入位元線WBL所激發之磁場之施加，可減少改寫時流入穿隧磁阻元件TMR之電流，可實現記憶格面積之縮小、動作電壓之縮小。另外，讀出動作時，在和反平行化寫入動作同一之方向進行讀出，可以提升讀出之餘裕度，於寫入位元線WBL未施加電流時，改寫必要之電流變大，能更提升讀出之餘裕度。
圖27為第2實施形態之另一變形例。本構成之特徵為，在穿隧磁阻元件TMR之周圍配置加熱器HEATER。該加熱器HEATER，係於改寫穿隧磁阻元件TMR之自由層FL之自旋時，用於加熱穿隧磁阻元件TMR而減少改寫必要之電流。
又，本實施形態中，記憶格電晶體以縱型MOS構成，因此記憶格面積可縮小至4F2 。
依圖27詳細說明記憶格構成。記憶格MC係由對基板p－Sub呈垂直方向之n＋ －p－n＋ 之半導體接合形成，於p型半導體p之周圍配置成為字元線WL之閘極GA，而構成縱型之NMOS電晶體。半導體接合之中基板p－Sub側之n＋ 區域，係連接於P型半導體PWEL中之n型擴散層LN。該擴散層LN成為源極線SL。源極線SL配線於和閘極GA正交之方向。源極線SL與相反側之n＋ 區域，係連接於穿隧磁阻元件TMR之下部電極。於下部電極配置穿隧磁阻元件TMR。圖中，穿隧磁阻元件TMR，自基板側起由自由層FL、隧道膜TB及固定層PL構成。另外，以包圍穿隧磁阻元件TMR周圍的方式配置加熱器HEATER於寫入動作時可使發熱，該加熱器HEATER係和字元線WL(閘極GA)平行配線。於穿隧磁阻元件TMR上配線位元線BL，位元線BL係在和加熱器線HEATER、字元線WL(閘極GA)正交之方向，在和源極線SL平行之方向被配線。
依圖28說明改寫動作。於寫入動作，和上述實施形態同樣，在平行化寫入動作時針對平行配線之源極線SL與位元線，驅動源極線至位元線驅動位準VBL，驅動位元線至低電位狀態(VSS)。與此同時，使電流流入加熱器HEATER，加熱穿隧磁阻元件TMR。如此則，可以減少變化穿隧磁阻元件之自由層FL之自旋方向必要之流入穿隧磁阻元件本身之電流。在反平行化寫入動作時，驅動位元線至位元線驅動位準VBL，驅動源極線至低電位狀態(VSS)。與此同時，使電流流入加熱器HEATER，加熱穿隧磁阻元件TMR。如此則，可以減少變化穿隧磁阻元件之自由層FL之自旋方向必要之直接流入穿隧磁阻元件之電流，可以減少記憶格電晶體之必要驅動電流。和寫入動作之結束同時，停止對位元線與源極線之驅動，停止對加熱器線HEATER之電流施加。藉由停止電流施加，熱被擴散、冷卻。於讀出動作，藉由不對加熱器線施加電流，使改寫必要之電流變大，因此即使增大讀出電流情況下，亦可防止錯誤進行改寫動作之產生，可使讀出動作高速化。
說明本構成之優點。和上述第1實施形態及第1實施形態之變形例同樣，須大電流之反平行化改寫動作可藉由源極接地動作而實現。如此則，可縮小記憶格面積。又，寫入時藉由鄰接之加熱器線之發熱效果，可減少改寫時流入穿隧磁阻元件TMR之電流，可實現記憶格面積之縮小、動作電壓之縮小。另外，讀出動作時，在和反平行化寫入動作同一之方向進行讀出，可以提升讀出之餘裕度，於不引起加熱器線之發熱情況下，改寫必要之電流會變大，能更提升讀出之餘裕度。
又，於第1實施形態，藉由記憶格電晶體以縱型MOS構成亦可以減少記憶格之面積。另外，於本實施形態中，將縱型MOS替換為如第1實施形態之使用通常之MOS而具有加熱器，如此則，寫入時藉由鄰接之加熱器線之發熱效果，可減少改寫時流入穿隧磁阻元件TMR之電流，可實現記憶格面積之縮小、動作電壓之縮小。於不引起加熱器線之發熱情況下改寫必要之電流會變大，能更提升讀出之餘裕度。
說明上述實施形態中之電壓關係。讀出電壓VR，較好是磁阻元件之電阻變化率成為最大的約0.5V。又，位元線驅動位準VBL較好是約1.2V。字元線選擇位準VWH，為能充分取得讀出電流、寫入電流，較好是和周邊電路電壓相比為較高之1.8V或2.0V。周邊電路電壓VCL較好是約1.2V。
關於適用本發明之製程節點(process node)，穿隧磁阻元件TMR之元件尺寸較好是設為50nm×100nm，因此較好是適用最小加工尺寸(字元線或位元線之配線之中較窄者之一半)為50nm以後之製程。
電路構成及記憶格斷面構成，不限定於上述實施形態中說明者，只要能實現同一功能或同一構成者均可。
(發明效果)
可實現穩定之讀出動作。
SL、SL0~SL3‧‧‧源極線
SLC‧‧‧源極線接觸
BEC‧‧‧下部電極接觸
BL、BL0~BL3‧‧‧位元線
BE‧‧‧下部電極
TMR‧‧‧穿隧磁阻元件
GP‧‧‧P型多晶矽閘極
LP‧‧‧P型擴散層
MC‧‧‧記憶格
FL‧‧‧自由層
TB‧‧‧隧道膜
PL‧‧‧固定層
GN‧‧‧N型多晶矽閘極
LN‧‧‧N型擴散層
PWEL‧‧‧P型半導體區域
NWEL．．．N型半導體區域
p－Sub．．．P型基板
MCA．．．記憶格陣列
SAP．．．感測放大器區塊
WD．．．寫入放大器
EQ、EQ0~EQ3．．．等化信號
SAE．．．感測放大器活化信號
MNT、NMOS．．．記憶格電晶體
WL．．．字元線
DWEL．．．基板中N型擴散層區域
BLSEL．．．位元線選擇電路
BLSA．．．感測放大器內位元線
SLSA．．．感測放大器內源極線
SA．．．感測放大器
WA．．．寫入放大器
PCA0~PCA3．．．陣列預充電信號
SEL0~SEL3．．．位元線選擇信號
PCSA．．．感測放大器預充電信號
VS．．．源極線電位
VR．．．讀出位元線位準
VBL．．．位元線驅動電壓
RET．．．讀出致能信號
REF．．．參照位準
GB/GT．．．感測放大器閘極輸入信號
SAOT/SAOB．．．感測放大器輸出節點
YSWE．．．寫入致能信號
VSS．．．接地位準
YS．．．列選擇線
SL0BL1、SL1BL0、SL2BL3、SL3BL2．．．位元/源極共通線對
WBL．．．寫入位元線
HEATER．．．TMR加熱線
GA．．．閘極
N＋ ．．．N＋ 半導體區域
P．．．P型半導體區域
圖1為本發明第1實施形態之記憶格佈局圖。
圖2為第1實施形態之記憶格及感測放大器區塊之斷面圖。
圖3為第1實施形態之記憶格之斷面圖。
圖4為第1實施形態之記憶格之電路圖。
圖5為第1實施形態之動作波形圖之例。
圖6為第1實施形態之記憶格之另一例之電路圖。
圖7為感測放大器部之位元線選擇電路圖之例。
圖8為感測放大器電路之例。
圖9為寫入放大器電路之例。
圖10為第1實施形態之讀出動作波形圖之例。
圖11為第1實施形態之寫入動作波形圖之例。
圖12為第1實施形態之變形例之記憶格佈局之例。
圖13為第1實施形態之變形例之記憶格及感測放大器區塊之斷面圖。
圖14為第1實施形態之變形例之記憶格之斷面圖。
圖15為第1實施形態之另一變形例之記憶格佈局之例。
圖16為第1實施形態之另一變形例之記憶格及感測放大器區塊之斷面圖。
圖17為第1實施形態之另一變形例之記憶格之斷面圖。
圖18為第1實施形態之另一變形例之記憶格佈局之例。
圖19為第1實施形態之另一變形例之記憶格及感測放大器區塊之斷面圖。
圖20為第1實施形態之另一變形例之記憶格之斷面圖。
圖21為圖18對應之記憶格陣列之電路圖之例。
圖22為圖18對應之感測放大器部之位元線選擇電路圖之例。
圖23為第2實施形態之記憶格佈局之例。
圖24為第2實施形態之記憶格及感測放大器區塊之斷面圖。
圖25為第2實施形態之記憶格之斷面圖。
圖26為第2實施形態之寫入動作波形圖之例。
圖27為第2實施形態之變形例之記憶格斷面圖。
圖28為第2實施形態之變形例之動作波形圖。
圖29(a)、(b)分別為穿隧磁阻元件之構成。
圖30(a)、(b)分別為穿隧磁阻元件之自旋佈植磁化反轉之說明圖。
圖31為穿隧磁阻元件之改寫特性圖。
SL．．．源極線
BL．．．位元線
BE．．．下部電極
GP．．．P型多晶矽閘極
LP．．．P型擴散層
FL．．．自由層
TB．．．隧道膜
PL．．．固定層
GN．．．N型多晶矽閘極
LN．．．N型擴散層
PWEL．．．P型半導體區域
NWEL．．．N型半導體區域
p－Sub．．．P型基板
MCA．．．記憶格陣列
SAP．．．感測放大器區塊
DWEL．．．基板中N型擴散層區域

Claims (25)

  1. 一種半導體裝置，其特徵為：具備：多數字元線；多數位元線，配線於和上述字元線交叉之方向；及多數記憶格，配置於上述字元線與上述位元線之特定交叉點；上述多數記憶格，係具有：穿隧磁阻元件，由固定層、隧道膜、與自由層積層而成；及P型MISFET，連接於上述穿隧磁阻元件；上述固定層，係鄰接上述隧道膜而配置，電子自旋之方向被固定於特定方向；上述自由層，係鄰接於上述隧道膜之固定層鄰接之面的對向面，電子自旋之方向相對於上述固定層設為平行、反平行之其中之任一；上述P型MISFET之閘極連接於上述字元線；上述P型MISFET之汲極連接於上述穿隧磁阻元件之上述固定層側；記憶於上述多數記憶格之各個的資訊，係藉由對上述多數記憶格之各個所包含的上述穿隧磁阻元件流入電流而被改寫。
  2. 如申請專利範圍第1項之半導體裝置，其中，另具備：源極線，其連接於上述P型MISFET之源極，配線為和上述位元線平行； 上述自由層，係在和上述隧道膜呈對向之面被連接於上述位元線。
  3. 如申請專利範圍第2項之半導體裝置，其中，於讀出動作，施加於上述位元線之第1電位與施加於上述源極線之第2電位，上述第1電位係低於上述第2電位。
  4. 如申請專利範圍第1項之半導體裝置，其中，上述自由層之自旋，係利用自旋佈植磁化反轉而改寫。
  5. 如申請專利範圍第2項之半導體裝置，其中，上述磁阻元件，係形成於上述位元線之更下層、上述源極線之更上層。
  6. 一種半導體裝置，其特徵為：具備：多數字元線；多數位元線，配線於和上述字元線交叉之方向；及多數記憶格，配置於上述字元線與上述位元線之特定交叉點；上述多數記憶格之各個，係具有：穿隧磁阻元件，由固定層、隧道膜、與自由層積層而成；及N型MISFET；上述固定層，係鄰接上述隧道膜而配置，電子自旋之方向被固定於特定方向；上述自由層，係鄰接於上述隧道膜之固定層鄰接之面的對向面，電子自旋之方向相對於上述固定層設為平行、 反平行之其中之任一；上述N型MISFET之閘極連接於上述字元線；上述N型MISFET之汲極連接於上述穿隧磁阻元件之上述自由層側；記憶於上述多數記憶格之各個的資訊，係藉由對上述多數記憶格之各個所包含的上述穿隧磁阻元件流入電流而被改寫。
  7. 如申請專利範圍第6項之半導體裝置，其中，另具備：源極線，其連接於上述N型MISFET之源極，配線為和上述位元線平行；上述固定層，係在和上述隧道膜呈對向之面被連接於上述位元線。
  8. 如申請專利範圍第6項之半導體裝置，其中，上述自由層之自旋，係利用自旋佈植磁化反轉而改寫。
  9. 如申請專利範圍第7項之半導體裝置，其中，上述磁阻元件，係形成於上述位元線之更下層、上述源極線之更上層。
  10. 一種半導體裝置，其特徵為：具備：多數字元線；多數位元線，配線於和上述字元線交叉之方向；源極線，配線於和上述字元線交叉之方向；及多數記憶格，配置於上述字元線與上述位元線之特定 交叉點；上述多數記憶格之各個，係具有：穿隧磁阻元件，其挾持隧道膜而具有自由層與固定層；及MISFET，閘極連接於上述字元線，源極連接於上述源極線，汲極連接於上述穿隧磁阻元件之上述自由層側或上述固定層側之其中任一；上述穿隧磁阻元件之上述固定層或上述自由層之其中任一被連接於上述位元線；於讀出動作，係由上述固定層朝向上述自由層流入電流；記憶於上述多數記憶格之各個的資訊，係藉由對上述多數記憶格之各個所包含的上述穿隧磁阻元件流入電流而被改寫。
  11. 如申請專利範圍第10項之半導體裝置，其中，上述磁阻元件，係形成於上述位元線之更下層、上述源極線之更上層。
  12. 如申請專利範圍第10項之半導體裝置，其中，上述自由層之電子自旋狀態，係利用自旋佈植磁化反轉而改寫。
  13. 如申請專利範圍第12項之半導體裝置，其中，和上述位元線平行的寫入磁場激發線被配線，於寫入動作，係於上述寫入磁場激發線朝向特定方向流入電流。
  14. 如申請專利範圍第13項之半導體裝置，其中， 上述磁阻元件，係形成於上述位元線與上述源極線之更下層。
  15. 一種半導體裝置，其特徵為：具備：多數字元線；第1位元線，配線於和上述字元線交叉之方向；第2位元線，配線於和上述字元線交叉之方向；多數第1記憶格，配置於上述字元線與上述第1位元線之特定交叉點；及多數第2記憶格，配置於上述字元線與上述第2位元線之特定交叉點；上述第1記憶格，係具有：第1穿隧磁阻元件，其挾持隧道膜而具有自由層與固定層；及第1 MISFET，汲極連接於上述第1穿隧磁阻元件之上述自由層側或上述固定層側之其中任一，閘極連接於上述字元線，源極連接於上述第2位元線；上述第2記憶格，係具有：第2穿隧磁阻元件，其挾持隧道膜而具有自由層與固定層；及第2 MISFET，汲極連接於上述第2穿隧磁阻元件之上述自由層側或上述固定層側之其中任一，閘極連接於上述字元線，源極連接於上述第1位元線；上述第1穿隧磁阻元件之上述固定層或上述自由層之其中任一被連接於上述第1位元線；上述第2穿隧磁阻元件之上述固定層或上述自由層之 其中任一被連接於上述第2位元線。
  16. 如申請專利範圍第15項之半導體裝置，其中，上述自由層之電子自旋狀態，係利用自旋佈植磁化反轉而改寫。
  17. 如申請專利範圍第15項之半導體裝置，其中，於讀出動作，係由上述固定層朝向上述自由層流入電流。
  18. 如申請專利範圍第15項之半導體裝置，其中，上述第1及第2穿隧磁阻元件，係形成於上述第1位元線與第2位元線之更下層、上述字元線之更上層。
  19. 一種半導體裝置，其特徵為：具備：多數字元線；位元線，配線於和上述字元線交叉之方向；源極線，配線於和上述字元線交叉之方向，由配置於P型半導體區域之N型半導體形成；寫入補助線，和上述字元線平行被配線；及記憶格，配置於上述字元線與上述位元線之特定交叉點；上述記憶格，係具有：磁阻元件，連接於上述位元線；及MISFET，配置於上述磁阻元件與上述源極線之間；上述寫入補助線，係配置於上述磁阻元件周圍；上述MISFET，係由相對於上述位元線、上述字元 線、上述源極線呈正交方向被形成的n-p-n接合構成；上述字元線，係配置於上述p型半導體周圍。
  20. 如申請專利範圍第19項之半導體裝置，其中，上述寫入補助線，於寫入動作時被施加電流而發熱。
  21. 一種半導體裝置，其特徵為：具備：多數字元線；第1位元線，橫切上述多數字元線；第1源極線，橫切上述多數字元線；多數第1記憶格，分別具備第1電晶體及第1穿隧磁阻元件，上述第1電晶體及上述第1穿隧磁阻元件係被串接耦合於上述第1位元線與上述第1源極線之間，上述第1電晶體之閘極被耦合於上述多數字元線之中對應之1條；及第1等化電晶體，被耦合於上述第1位元線與上述第1源極線之間；在上述第1位元線及上述第1源極線未被選擇時，上述第1等化電晶體係對上述第1位元線及上述第1源極線施予等化處理。
  22. 如申請專利範圍第21項之半導體裝置，其中，在上述第1位元線未被選擇時，上述第1位元線係被供給第1電位；在上述第1位元線被選擇時，上述第1位元線係被供給較上述第1電位高的第2電位。
  23. 如申請專利範圍第21項之半導體裝置，其中，另具有預充電電路；在上述第1位元線未被選擇時，上述第1位元線係被供給第1電位；在上述第1位元線被選擇、由上述多數第1記憶格之其中1個讀出資訊時，上述預充電電路係對上述第1位元線供給較上述第1電位高的第2電位。
  24. 如申請專利範圍第23項之半導體裝置，其中另具備：第2位元線，橫切上述多數字元線；第2源極線，橫切上述多數字元線；多數第2記憶格，分別具備第2電晶體及第2穿隧磁阻元件，上述第2電晶體及上述第2穿隧磁阻元件係被串接耦合於上述第2位元線與上述第2源極線之間，上述第2電晶體之閘極被耦合於上述多數字元線之中對應之1條；列選擇電路，被耦合於上述第1位元線、上述第1源極線、上述第2位元線、與上述第2源極線；及第2等化電晶體，被耦合於上述第2位元線與上述第2源極線之間；上述預充電電路，係對上述第1及第2位元線以共通的方式被設置。
  25. 如申請專利範圍第21項之半導體裝置，其中另具備： 多數位元線，其具備上述第1位元線，和上述多數字元線呈交叉；列選擇電路，被耦合於上述多數位元線，用於選擇上述多數位元線之其中1條；及預充電電路，被耦合於上述列選擇電路，係對上述多數位元線以共通的方式被設置；上述多數位元線，在非選擇狀態係被供給第1電位；在上述多數位元線之其中1條被選擇而讀出資訊時，上述預充電電路係對上述列選擇電路供給較上述第1電位高的第2電位，上述列選擇電路係對上述多數位元線之中被選擇的1條供給上述第2電位。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6093175A (ja) * 1983-10-27 1985-05-24 Nippon Denso Co Ltd 燃料噴射時期調整装置の噴射時期検出装置
JP4843362B2 (ja) * 2006-04-27 2011-12-21 株式会社東芝 半導体記憶装置
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2009076731A (ja) * 2007-09-21 2009-04-09 Renesas Technology Corp 半導体装置およびその製造方法
US7995378B2 (en) * 2007-12-19 2011-08-09 Qualcomm Incorporated MRAM device with shared source line
US7672175B2 (en) * 2008-01-11 2010-03-02 Qualcomm Incorporated System and method of selectively applying negative voltage to wordlines during memory device read operation
JP2009176383A (ja) * 2008-01-28 2009-08-06 Toshiba Corp 磁気型不揮発性半導体記憶装置
JP2009218318A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
WO2009122519A1 (ja) * 2008-03-31 2009-10-08 株式会社 東芝 磁気ランダムアクセスメモリ
US8144509B2 (en) * 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
KR100968010B1 (ko) * 2008-08-29 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 소자의 단위 메모리 셀 및 이를 포함하는 메모리 셀 어레이
US20100096611A1 (en) * 2008-10-16 2010-04-22 Seagate Technology Llc Vertically integrated memory structures
JP5412640B2 (ja) 2008-11-13 2014-02-12 ルネサスエレクトロニクス株式会社 磁気メモリ装置
US8027206B2 (en) 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
JP2010177624A (ja) * 2009-02-02 2010-08-12 Toshiba Corp 半導体記憶装置
JP2010212661A (ja) * 2009-02-13 2010-09-24 Fujitsu Ltd 磁気ランダムアクセスメモリ
JP2010192718A (ja) 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8587993B2 (en) 2009-03-02 2013-11-19 Qualcomm Incorporated Reducing source loading effect in spin torque transfer magnetoresisitive random access memory (STT-MRAM)
JP2010225783A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
JP4901899B2 (ja) 2009-03-30 2012-03-21 株式会社東芝 磁気抵抗効果メモリ
US8344433B2 (en) 2009-04-14 2013-01-01 Qualcomm Incorporated Magnetic tunnel junction (MTJ) and methods, and magnetic random access memory (MRAM) employing same
US8018758B2 (en) * 2009-07-06 2011-09-13 Magic Technologies, Inc. Gate drive voltage boost schemes for memory array
US8208290B2 (en) * 2009-08-26 2012-06-26 Qualcomm Incorporated System and method to manufacture magnetic random access memory
US8416600B2 (en) * 2009-11-25 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse connection MTJ cell for STT MRAM
US8107285B2 (en) * 2010-01-08 2012-01-31 International Business Machines Corporation Read direction for spin-torque based memory device
JP5363644B2 (ja) * 2010-02-16 2013-12-11 株式会社日立製作所 半導体装置
JP5461683B2 (ja) * 2010-03-05 2014-04-02 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
US8432727B2 (en) 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
JP2011258288A (ja) * 2010-06-10 2011-12-22 Toshiba Corp 半導体記憶装置
US8358534B2 (en) 2010-09-17 2013-01-22 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US9666639B2 (en) 2010-09-17 2017-05-30 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8300454B2 (en) 2010-09-17 2012-10-30 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8310868B2 (en) * 2010-09-17 2012-11-13 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8644055B2 (en) * 2010-12-09 2014-02-04 Infineon Technologies Ag Nonvolatile memory with enhanced efficiency to address asymetric NVM cells
JP2012190515A (ja) * 2011-03-11 2012-10-04 Toshiba Corp 半導体記憶装置
JP5878925B2 (ja) * 2011-07-06 2016-03-08 パナソニック株式会社 半導体記憶装置
JP5306487B2 (ja) * 2012-01-05 2013-10-02 株式会社東芝 磁気抵抗効果メモリ
KR101881750B1 (ko) 2012-02-29 2018-07-25 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
KR101919040B1 (ko) 2012-08-13 2018-11-15 삼성전자주식회사 반도체 기억 소자
KR20140023806A (ko) 2012-08-17 2014-02-27 삼성전자주식회사 자기 저항 메모리 장치의 배치 구조
JP6094194B2 (ja) * 2012-12-12 2017-03-15 富士通株式会社 磁気抵抗メモリ素子および磁気抵抗メモリ
KR102101407B1 (ko) * 2013-03-14 2020-04-16 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
JP5480420B1 (ja) * 2013-03-26 2014-04-23 株式会社東芝 磁気メモリ
CN105448330B (zh) * 2014-09-24 2018-10-16 华邦电子股份有限公司 电阻式随机存取存储器装置以及其形成方法
KR102485297B1 (ko) 2015-12-11 2023-01-05 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
US10170182B2 (en) * 2016-03-16 2019-01-01 Imec Vzw Resistance change memory device configured for state evaluation based on reference cells
CN108666339B (zh) * 2017-03-28 2020-11-13 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其存储单元的制造方法
US10186551B1 (en) * 2018-01-08 2019-01-22 Spin Transfer Technologies, Inc. Buried tap for a vertical transistor used with a perpendicular magnetic tunnel junction (PMTJ)
CN113782077A (zh) * 2020-06-09 2021-12-10 上海磁宇信息科技有限公司 磁性随机存储器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2817999B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
JP2002299584A (ja) 2001-04-03 2002-10-11 Mitsubishi Electric Corp 磁気ランダムアクセスメモリ装置および半導体装置
KR100829557B1 (ko) * 2002-06-22 2008-05-14 삼성전자주식회사 열자기 자발 홀 효과를 이용한 자기 램 및 이를 이용한데이터 기록 및 재생방법
JP4400037B2 (ja) * 2002-10-31 2010-01-20 日本電気株式会社 磁気ランダムアクセスメモリ，及びその製造方法
JP3906212B2 (ja) 2003-03-11 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
JP4290494B2 (ja) * 2003-07-08 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2005116923A (ja) * 2003-10-10 2005-04-28 Hitachi Ltd スピントルクを用いた不揮発性磁気メモリセルおよびこれを用いた磁気ランダムアクセスメモリ
US7082050B2 (en) * 2003-11-30 2006-07-25 Union Semiconductor Technology Corporation Method to equalize word current circuitry
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7502248B2 (en) * 2004-05-21 2009-03-10 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device
WO2006030516A1 (ja) * 2004-09-17 2006-03-23 Fujitsu Limited 磁気記憶装置及びその製造方法
JP4487705B2 (ja) * 2004-09-22 2010-06-23 ソニー株式会社 メモリの記録方法
JP4920881B2 (ja) * 2004-09-27 2012-04-18 株式会社日立製作所 低消費電力磁気メモリ及び磁化情報書き込み装置
US7224601B2 (en) * 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element

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Publication number Publication date
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