WO2006030516A1 - 磁気記憶装置及びその製造方法 - Google Patents

磁気記憶装置及びその製造方法 Download PDF

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WO2006030516A1
WO2006030516A1 PCT/JP2004/013625 JP2004013625W WO2006030516A1 WO 2006030516 A1 WO2006030516 A1 WO 2006030516A1 JP 2004013625 W JP2004013625 W JP 2004013625W WO 2006030516 A1 WO2006030516 A1 WO 2006030516A1
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WO
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magnetic storage
interlayer insulating
insulating film
region
wiring
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PCT/JP2004/013625
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Inventor
Yoshihiro Sato
Original Assignee
Fujitsu Limited
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a magnetic storage device including a magnetic storage element that performs magnetic storage using a change in magnetic field and a method for manufacturing the same, and more specifically, a so-called MRAM (Magneto-resistive Random Access). Memory) is the opposite elephant.
  • MRAM Magnetic-resistive Random Access
  • Magnetic tunnel junction having two ferromagnetic layers sandwiching an insulating layer
  • Tunnel Junction In Tunnel Junction (MTJ), the tunnel resistance changes depending on the angle between the magnetizations of each ferromagnetic layer.
  • tunnel magnetoresistance Tunnel
  • MRAM Magneto Resistance
  • TMR element magnetic memory element
  • TMR element magnetic memory element
  • a word line and a bit line for writing and reading data to each TMR element and a selection transistor for selecting a desired memory cell are generally provided.
  • the selection transistor when data is written, the selection transistor is turned off and current is supplied to the lead line and the bit line, and the resultant magnetic field generated by these forces generates a magnetic layer (free layer) of the TMR element. Determine magnetic direction.
  • the selection transistor of the memory cell is turned on to pass a current through the bit line, and on / off is read based on the difference from the reference current value.
  • conventional MRAM has the advantage of being capable of high-speed switching in a non-volatile memory, it requires about several mA in principle as the current to flow through the word line and bit line when writing data. It was pointed out that it was inferior to SRAM and DRAM from the viewpoint of this.
  • the magnetic flux density is increased by narrowing the wiring rule to 0.18 m, and a structure that allows the magnetic flux to pass through the TMR element efficiently by forming a cladding layer that covers these wirings with a magnetic material is used. Limit the current during writing to about 1mA. It is supposed to be possible.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-163334
  • the magnetic storage device of the present invention includes a magnetic storage element that performs magnetic storage using a change in magnetic field, and a pair of wirings that are twisted above and below the magnetic storage element, At least one of the pair of wirings is formed by forming a local baying region that separates the magnetic memory element force so as to surround the magnetic memory element.
  • the magnetic memory element is a ferromagnetic tunnel junction having at least a three-layer structure having a lower ferromagnetic layer and an upper ferromagnetic layer sandwiching a tunnel barrier layer. .
  • the bay buckle region is formed in an arc shape centered on the magnetic memory element or a bent shape centered on the magnetic memory element.
  • one of the pair of wirings has the bay buckling region and the other is a force formed in a straight line, or one is the bay buckling region. And the other is formed in a straight line.
  • the pair of wirings are orthogonal to each other in plan view.
  • the wiring in which the bay buckle region is formed includes the magnetic memory element in a space formed by the bay buckle region.
  • the magnetic memory device includes a selection element corresponding to the magnetic memory element for selecting the magnetic memory element.
  • the pair of wirings are connected to the magnetic memory element so as to sandwich the magnetic memory element vertically. In one aspect of the magnetic memory device of the present invention, the pair of wirings are located in the same plane at a portion other than the bay buckle region.
  • the pair of wirings and the magnetic memory element are located in the same plane at a site other than the bay buckle region.
  • a magnetic film cladding layer is formed so as to cover at least a part of the pair of wirings.
  • FIG. 1A is a schematic cross-sectional view showing a conventional MRAM.
  • FIG. 1B is a schematic cross-sectional view showing the MRAM of the present invention.
  • FIG. 1C is a schematic cross-sectional view showing the MRAM of the present invention.
  • FIG. 2A is a schematic cross-sectional view showing a conventional MRAM.
  • FIG. 2B is a schematic cross-sectional view showing the MRAM of the present invention.
  • FIG. 3 is a characteristic diagram showing the results of investigation by 3D simulation on the correlation between the positional relationship between the bit line and the TMR element and the strength of the magnetic field.
  • FIG. 4 is a perspective view showing a schematic configuration of the MRAM according to the first embodiment.
  • FIG. 5A is a schematic cross-sectional view along I ⁇ in FIG.
  • FIG. 5B is a schematic cross-sectional view taken along II II ′ in FIG.
  • FIG. 6A is a schematic sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 6B is a schematic sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 6C is a schematic cross-sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 6D is a schematic sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 6E is a schematic sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 7A is a schematic cross-sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 7B is a schematic sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 7C is a schematic sectional view showing the method of manufacturing the MRAM according to the first embodiment in the order of steps.
  • FIG. 7D is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the first embodiment in the order of steps.
  • FIG. 7E is a schematic sectional view showing the method of manufacturing the MRAM according to the first embodiment in the order of steps.
  • FIG. 8A is a schematic sectional view showing the method of manufacturing the MRAM according to the first embodiment in the order of steps.
  • FIG. 8B is a schematic sectional view showing the MRAM manufacturing method according to the first embodiment in the order of steps.
  • FIG. 9A is a cross-sectional view showing a schematic configuration of a modification of the MRAM according to the first embodiment.
  • FIG. 9B is a cross-sectional view showing a schematic configuration of a modification of the MRAM according to the first embodiment.
  • FIG. 10A is a cross-sectional view showing a schematic configuration of the MRAM according to the second embodiment.
  • FIG. 10B is a cross-sectional view showing a schematic configuration of the MRAM according to the second embodiment.
  • FIG. 11A is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 11B is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 11C is a schematic sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 11D is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 11E is a schematic diagram showing the MRAM manufacturing method according to the second embodiment in the order of steps. It is sectional drawing.
  • FIG. 12A is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 12B is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 12C is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 12D is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 12E is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 13A is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 13B is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the second embodiment in the order of steps.
  • FIG. 14 is a plan view showing a schematic configuration of an MRAM according to a third embodiment.
  • FIG. 15A is a schematic cross-sectional view along ⁇ - ⁇ in FIG.
  • FIG. 15B is a schematic cross-sectional view along II II ′ in FIG.
  • FIG. 16A is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 16B is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 16C is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 16D is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 16E is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 16F is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 16G is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 17A is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 17B is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 17C is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 17D is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 17E is a schematic cross-sectional view showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • FIG. 18 is a perspective view showing a schematic configuration of an MRAM according to a fourth embodiment.
  • the present inventor considers changing the wiring shape so as to increase the strength of the magnetic field when a magnetic memory element, here a ferromagnetic tunnel junction (MTJ), is used as a TMR element. Then, the inventors have conceived of forming a local bay buckling region in which at least one of the word line and the bit line is separated from the ferromagnetic tunnel junction so as to surround the ferromagnetic tunnel junction.
  • the bay-bending region is preferably a symmetrical shape centered on the ferromagnetic tunnel junction so that the magnetic field is placed in the position of the ferromagnetic tunnel junction, and an arc shape or a bent shape (for example, U-shape) is preferable. I like it.
  • the word line 211, the bit line 212, and the TMR element which are its constituent elements, are directly orthogonal to the word line 211 above the straight word line 211.
  • a straight bit line 212 is provided, and the word line 211 and the upper layer of the TMR element 213 are connected between the word line 211 and the bit line 212, and the lower layer and the lower layer of the TMR element 213 are connected.
  • a drain diffusion layer of a selection transistor (not shown) is connected via a partial wiring 214.
  • the MRAM according to the present invention includes a word line 201, a bit line 202, and a TMR element 203, which are constituent elements thereof, above the linear word line 201.
  • a straight bit line 202 is provided so as to be orthogonal to the line 201, and the word line 201 and the upper layer of the TMR element 203 are connected between the word line 201 and the bit line 202.
  • the lower layer is connected to the drain diffusion layer of the selection transistor (not shown) via the lower wiring 204.
  • a local baying region 205 that is separated from the TMR element 203 is formed so as to surround the TMR element 203.
  • the bay buckle region 205 has an arc shape centered on the TMR element 203.
  • the bit line 202 in which the bay bending region 205 is formed includes the TMR element 203 in the space formed by the bay bending region 205.
  • a gulf-bending region 206 is similarly formed in the bit line 202, and the bay-bending region 206 is centered on the TMR element 203.
  • the bit line 202 in which the bay bending region 206 is formed includes the TMR element 203 in the space formed by the bay bending region 206.
  • FIG. 3 shows a conventional wiring structure, here a linear bit line structure (FIG. 2A) shown in FIG. 1A, and a wiring structure of the present invention, here a U-shaped bit line structure shown in FIG. 1C.
  • FIG. 2A shows a linear bit line structure
  • FIG. 2B shows a wiring structure of the present invention, here a U-shaped bit line structure shown in FIG. 1C.
  • FIG. 2B shows a characteristic diagram showing the result of investigation by 3D simulation on the correlation between the positional relationship between the bit line and the TMR element and the strength of the magnetic field.
  • the wiring structure of the conventional and the present invention is such that the wiring width is 0.4 m, the thickness is 0.2 m, and the current is 1 mA.
  • the magnetic field distribution generated at this time shows elliptical contour lines close to concentric circles in the conventional type (linear shape) in FIG. 2A, whereas in the present invention (U shape) in FIG. The contour lines become dense and the way the magnetic field is applied differs.
  • the distance H (m) is on the horizontal axis
  • the magnetic field strength (Oe) is on the vertical axis.
  • the distance from the reference position to the U-shaped bay bending region is H.
  • the magnetic field strength is increased by about 20% to 30% in the U-shape according to the present invention in FIG. 2B compared to the conventional type in FIG. 2A. This means that a magnetic field can be concentrated on the TMR element by providing a U-shaped buckling region on the bit line.
  • an MRAM in which a U-shaped bent region is formed only on a word line out of word lines and bit lines is illustrated.
  • FIG. 4 is a perspective view showing a schematic configuration of the MRAM according to the first embodiment
  • FIG. 5A is a cross-sectional view taken along I ⁇ in FIG. 4
  • FIG. 5B is a cross-sectional view taken along II II ′ in FIG.
  • FIG. 4 for convenience, only one memory cell is shown, and illustration of various insulating films and interlayer insulating films is omitted.
  • This MRAM is formed by arranging a plurality of memory cells 1 in, for example, a matrix to form a memory cell array.
  • Each memory cell 1 includes a memory unit 2 having a TMR element 11 made of MTJ, and a selection transistor 3 for selecting the memory cell 1 from a plurality of memory cells 1.
  • the select transistor 3 is, for example, a pMOS transistor that complies with the 0.18 ⁇ m rule.
  • the select transistor 3 includes a gate electrode 23 that is patterned on a silicon substrate 21 via a gate insulating film 22 and a gate electrode 23.
  • a source diffusion layer 24 and a drain diffusion layer 25 in which p-type impurities are introduced are formed on the surface layer of the silicon thin film 21 on both sides of the gate electrode 23.
  • the memory unit 2 includes ferromagnetic layers 32 and 33 sandwiching a thin insulating layer 31, and includes a TMR element 11 embedded in an interlayer insulating film 41, and a ferromagnetic layer 33 of the TMR element 11.
  • the bit line 34 extending linearly on the interlayer insulating film 41 and the lower part patterned on the interlayer insulating film 42 and connected to the ferromagnetic layer 32 of the TMR element 11 Wiring 35 and bit line 3 4 and a W plug 37 connected to the lower wiring 35.
  • the lower end of the W plug 37 and the drain diffusion layer 25 of the selection transistor 3 are connected to the W plug 37.
  • the upper end and the lower wiring 35 are connected to each other, that is, the drain diffusion layer 25 of the selection transistor 3 and the TMR element 11 are connected via the W plug 37 and the lower wiring 35.
  • the configuration of the TMR element 11 is, for example, from the lower layer,
  • Ta (40nm) / PtMn (15nm) / CoFe (2nm) / Ru (0.9nm) / CoFe (3nm) / AlOx (1.2nm) / NiFe (6nm) / Ta (30nm).
  • Ta is an electrode layer
  • PtMn is an antiferromagnetic layer
  • CoFe and NiFe are ferromagnetic layers
  • AlOx is an insulating layer.
  • an electrode layer (not shown) Z antiferromagnetic layer ( (Not shown) Z ferromagnetic layer 32 (including Ru layer (not shown); the same applies hereinafter) Z insulating layer 31Z ferromagnetic layer 33Z electrode layer (not shown).
  • bit line 34 may be divided into two in the vertical direction and used separately for writing and for the upper electrode.
  • a local buckling region 40 that is separated from the TMR element 11 is formed so as to surround the TMR element 11.
  • the bay buckle region 40 is bent around the TMR element 11 and is substantially U-shaped here.
  • the bay bending region 40 includes a bottom portion 40a patterned above the gate electrode 23 in the interlayer insulating film 43, and interlayer insulating films 41 and 42 on the bottom portion 40a. It is formed in a substantially U-shape from W plugs 40b formed so as to connect to both ends.
  • the magnetic field applied to the TMR element 11 increases as the distance between the lower wiring 35 and the bent region 40 of the word line 36 becomes narrower, in other words, as the thickness of the interlayer insulating film 42 decreases.
  • the thickness of the interlayer insulating film 42 is preferably about lOOnm.
  • the linear regions 45 other than the gulf-bending region 40 of the word line 36 are portions connected to the W plugs 40b on the interlayer insulating film 41 and extending linearly.
  • the bit lines 34 are arranged so as to be orthogonal to the bit lines 34 at the same level (on the same plane) as the bit lines 34. That is, the linear region 45 of the word line 36 and the bit line 34 are both embedded in the interlayer insulating film 44 on the same plane.
  • This wiring structure reduces the number of layers in the memory section 2 and enables further miniaturization of the memory cell 1, increasing the density of the layout of the memory cell array and the composite magnetism. The field strength is improved.
  • bit line 34, the word line 36, and the W plugs 37 and 40b can be formed to have a size larger than 0.18 ⁇ m, which corresponds to the degree of integration of the memory cells.
  • width of the bit line 34 and the word line 36 is about 0.35 / zm.
  • FIG. 6A to 6E, FIG. 7A to FIG. 7E, and FIG. 8 to FIG. 8A to FIG. 8B are schematic sectional views showing the MR AM manufacturing method according to the first embodiment in the order of steps.
  • a case where a configuration corresponding to FIG. 5B is manufactured from a state in which the selection transistor 3 has already been formed on the silicon substrate 21 (illustration of the selection transistor 3 is omitted) is illustrated.
  • SiO is deposited on a silicon substrate (not shown) by the CVD method.
  • a wiring-shaped groove (wiring groove) 51 having a depth of about 0.5 m is formed in the interlayer insulating film 43 by photolithography.
  • a Ta film having a film thickness of about 30 nm and a seed Cu film having a film thickness of about lOOnm are grown by sputtering as noria metal, and Cu is formed to a thickness of about 0.8 m by the plating method to form the wiring groove 51. Fill completely. Thereafter, Cu on the surface is removed by chemical mechanical polishing (CMP) to form the bottom 40 a in the wiring groove 51.
  • CMP chemical mechanical polishing
  • SiO is deposited to a thickness of about 0.1 ⁇ m on the interlayer insulating film 43 so as to cover the bottom 40a by the CVD method, thereby forming the interlayer insulating film. Then the interlayer break
  • connection hole 52 indicated by a broken line in the figure is formed in the edge films 42 and 43 so that a part of the surface of the drain diffusion layer 25 of the selection transistor 3 is exposed, and the inside of the connection hole 52 is formed by a CVD method. And the surface is flattened by CMP to form a W plug 37 indicated by a broken line in the figure.
  • a conductive film 53 to be a lower layer wiring later is formed on the interlayer insulating film 42 by, for example, a snotter method, and then continuously by a sputtering method.
  • Cap film 54 such as Ta (40 nm) / PtMn (15 nm) / CoFe (2 nm) / Ru (0.9 nm) / CoFe (3 nm) / AlOx (1.2 nm) / NiFe (6 nm) / Ta (30 nm) and SiN Form.
  • AlOx for example, oxidation is controlled by oxygen radicals.
  • the ferromagnetic layer 32, the insulating layer 31, the ferromagnetic layer 33, and the carrier The TMR element 11 having the ferromagnetic layer 32, the insulating layer 31, and the ferromagnetic layer 33 is formed by patterning the film 54 by photolithography.
  • a cap film 54 is similarly patterned on the TMR element 11.
  • the conductive film 53 is patterned by photolithography into a wiring shape that is connected to the W plug 37 and separates the elements, and the lower wiring 35 is formed.
  • thick SiO (about 0.1 ⁇ m) is deposited by CVD to cover the TMR element 11 to form an interlayer insulating film 41.
  • connection holes 55 for exposing both ends of the bottom 40a are formed in the interlayer insulating films 41 and 42, respectively.
  • a W film 56 is deposited on the interlayer insulating film 41 so as to fill each connection hole 55 with tungsten (W) by a CVD method.
  • the interlayer insulating film 4 is formed so that only the connection hole 55 is filled with W.
  • the surface of the W film 56 is flattened using 1 as a stopper to form a W plug 40b.
  • a substantially U-shaped bay bending region 40 composed of the bottom 40a and W plugs 40b connected to both ends thereof is formed.
  • the CVD method is performed so as to cover the upper end of the W plug 40b.
  • wiring grooves 57, 58a, and 58b having a depth of about 0.4 nm and perpendicular to each other in the longitudinal direction are formed in the interlayer insulating films 44 and 41 (upper layers) by photolithography.
  • the wiring groove 57 is a groove for forming a bit line, and since the depth is about 0.4 nm, the cap film 53 formed on the upper surface of the TMR element 11 is removed by etching, so that the wiring groove is formed. The surface of the ferromagnetic layer 33 of the TMR element 11 is exposed on the bottom surface of the 57.
  • the wiring grooves 58a and 58b are grooves for forming the linear region 45 other than the word-bucked region 40 of the word line, and are formed to a depth of about 0.4 nm. The top surface is securely exposed to the bottom surface of the wiring groove 57.
  • a Ta film (not shown) having a thickness of about 30 nm and a seed Cu film (not shown) having a thickness of about lOO nm are grown by sputtering as noria metal.
  • a Cu film 59 is formed to a thickness of about 0.8 m to completely fill the wiring grooves 57, 58a, and 58b.
  • the Cu film 59 on the surface is polished and removed by CMP to be flattened, and the wiring groove 57 is filled with Cu.
  • Each of the linear regions 45 is formed by filling the wiring grooves 58a and 58b with Cu. At this time, the straight region 45 and the bay region 40 are connected and integrated to form the word line 36.
  • the MRAM is completed through the formation of a protective film (not shown).
  • the MRAM according to the present embodiment has the local baying region 40 that is separated from the TMR element 11 so as to surround the TMR element 11 on the word line 36.
  • the magnetic field can be concentrated on the TMR element 11. Therefore, while satisfying the demand for further miniaturization of the MRAM, it is possible to realize a significant power saving when writing data to the memory cell 1.
  • FIG. 9A and FIG. 9B are cross-sectional views showing a schematic configuration of the MRAM according to this modification.
  • 9A corresponds to the cross section taken along the line I ⁇ in FIG. 4 in FIG. 5A, and 9B in FIG. 4 in FIG. Corresponds to the section along II II '.
  • This MRAM is formed by arranging a plurality of memory cells 1 in a matrix, for example, to constitute a memory cell array.
  • Each memory cell 1 includes a memory unit 2 having a TMR element 11 made of MTJ, and a selection transistor 3 for selecting the memory cell 1 from a plurality of memory cells 1.
  • the selection transistor 3 is a pMOS transistor according to, for example, a 0.18 ⁇ m rule.
  • the selection transistor 3 includes a gate electrode 23 that is patterned on a silicon substrate 21 via a gate insulating film 22 and a band electrode 23.
  • a source diffusion layer 24 and a drain diffusion layer 25 in which p-type impurities are introduced are formed on the surface layer of the silicon thin film 21 on both sides of the gate electrode 23.
  • the memory unit 2 includes ferromagnetic layers 32 and 33 that sandwich the thin insulating layer 31, and includes an interlayer insulating film 41. Embedded in the TMR element 11 and the ferromagnetic layer 33 of the TMR element 11, and the bit line 61 extending linearly on the interlayer insulating film 41 and on the interlayer insulating film 42 The lower wiring 35 that is patterned and connected to the ferromagnetic layer 32 of the TMR element 11, the word line 62 that extends perpendicular to the bit line 61, and the lower wiring 35 W And the lower end of the W plug 37 and the drain diffusion layer 25 of the selection transistor 3 are connected to the upper end of the W plug 37 and the lower wiring 35, that is, via the W plug 37 and the lower wiring 35. The drain diffusion layer 25 of the selection transistor 3 and the TMR element 11 are connected.
  • the configuration of the TMR element 11 is, for example, from the lower layer,
  • Ta (40 nm) / PtMn (15 nm) / CoFe (2 nm) / Ru (0.9 nm) / CoFe (3 nm) / AlOx (1.2 nm) / NiFe (6 nm) / Ta (30 nm).
  • Ta is an electrode layer
  • PtMn is an antiferromagnetic layer
  • CoFe and NiFe are ferromagnetic layers
  • AlOx is an insulating layer.
  • an electrode layer (not shown) Z antiferromagnetic layer ( (Not shown) Z ferromagnetic layer 32Z insulating layer 31Z ferromagnetic layer 33Z electrode layer (not shown).
  • the bit line 61 is configured such that the surface thereof is covered with a magnetic film clad layer 63 made of a high magnetic permeability material such as NiFe to a thickness of about 50 nm.
  • the magnetic film cladding layer 63 has an action of confining the magnetic flux generated from the bit line 61 and concentrating the magnetic flux.
  • the bit line 61 may be divided into two in the vertical direction and used separately for writing and for the upper electrode.
  • a local buckling region 65 that is separated from the TMR element 11 is formed so as to surround the TMR element 11.
  • This bay buckle region 65 is bent around the TMR element 11 and is substantially U-shaped here.
  • the bay bending region 65 is connected to the bottom 65a patterned above the gate electrode 23 in the interlayer insulating film 43, and to both end portions of the bottom 65a to the interlayer insulating films 41 and 42 on the bottom 65a.
  • the W plug 65b is formed in a substantially U shape.
  • the narrower the distance between the lower wiring 35 and the bent region 65 of the word line 62 is V, in other words, the thinner the interlayer insulating film 42 is, the stronger the magnetic field applied to the TMR element 11 is. growing.
  • the thickness of the interlayer insulating film 42 is preferably about lOOnm.
  • the word line 62 is configured by covering the surface of the bottom 65a of the bay buckling region 65 with a magnetic film clad layer 64 made of a high magnetic permeability material, for example, NiFe, to a thickness of about 50 nm.
  • the magnetic film clad layer 64 has an action of confining the magnetic flux generated from the word line 62 and concentrating the magnetic flux.
  • the straight regions 66 other than the gulf region 65 of the word line 62 are portions connected to the W plugs 65b on the interlayer insulating film 41 and extending linearly.
  • the bit lines 61 are arranged at the same hierarchical position (on the same plane) as the bit lines 61 so as to be orthogonal to each other. That is, the linear region 66 of the word line 62 and the bit line 61 are both embedded in the interlayer insulating film 44 on the same plane.
  • bit line 61, the word line 62, and the W plugs 37 and 65b can be formed in a size larger than 0.18 ⁇ m, which corresponds to the degree of integration of memory cells.
  • the width of the bit line 61 and the word line 62 is about 0.35 / zm.
  • the MRAM according to the present modification has the local wrapping region 65 spaced from the TMR element 11 so as to surround the TMR element 11 on the word line 62, and further the bit line.
  • the magnetic film cladding layers 63 and 64 are formed so as to cover the bottom 65a of the bent region 65 of the word line 61 and the word line 62.
  • an MRAM in which a U-shaped bent region is formed only on a bit line out of word lines and bit lines is exemplified.
  • FIG. 10A and 10B are sectional views showing a schematic configuration of the MRAM according to the second embodiment.
  • FIG. 10A corresponds to a section taken along line II in FIG. 4 in FIG. 5A, and FIG. 10B in FIG. 5B. This corresponds to the section along II II 'in Fig. 4.
  • Each memory cell 1 includes a memory unit 2 having a TMR element 11 made of MTJ, and a selection transistor 3 for selecting the memory cell 1 from a plurality of memory cells 1.
  • the selection transistor 3 is, for example, a pMOS transistor that complies with the 0.18 ⁇ m rule.
  • the selection transistor 3 includes a gate electrode 23 that is patterned on a silicon substrate 21 through a gate insulating film 22 in a band shape, A source diffusion layer 24 and a drain diffusion layer 25 in which p-type impurities are introduced are formed on the surface layer of the silicon thin film 21 on both sides of the gate electrode 23.
  • the memory unit 2 includes ferromagnetic layers 32 and 33 sandwiching a thin insulating layer 31, and includes a TMR element 11 embedded in an interlayer insulating film 41, and a ferromagnetic layer 33 of the TMR element 11.
  • a bit line 71 that is not connected to the lower wiring 35 that is patterned on the interlayer insulating film 42 and connected to the ferromagnetic layer 32 of the TMR element 11, and an interlayer that is orthogonal to the bit line 71.
  • a word line 72 extending linearly in the insulating film 43 and a W plug 37 connected to the lower wiring 35 are provided.
  • the lower end of the W plug 37 and the drain diffusion layer 25 of the select transistor 3 are The upper end of the plug 37 is connected to the lower wiring 35, that is, the drain diffusion layer 25 of the selection transistor 3 and the TMR element 11 are connected via the W plug 37 and the lower wiring 35.
  • the configuration of the TMR element 11 is, for example, from the lower layer,
  • Ta (40 nm) / PtMn (15 nm) / CoFe (2 nm) / Ru (0.9 nm) / CoFe (3 nm) / AlOx (1.2 nm) / NiFe (6 nm) / Ta (30 nm).
  • Ta is an electrode layer
  • PtMn is an antiferromagnetic layer
  • CoFe and NiFe are ferromagnetic layers
  • AlOx is an insulating layer.
  • an electrode layer (not shown) Z antiferromagnetic layer ( (Not shown) Z ferromagnetic layer 32Z insulating layer 31Z ferromagnetic layer 33Z electrode layer (not shown).
  • a local bay region 73 surrounding the TMR element 11 is formed.
  • the bay-bending region 73 is bent around the TMR element 11, and here is substantially U-shaped (inverted U-shaped).
  • the bay-bending region 73 includes an upper part 73a patterned so as to be connected to the upper surface of the TMR element 11 in the interlayer insulating film 44, and the interlayer insulating films 41 and 42 below the upper part 73a on both ends of the upper part 73a.
  • a W plug 73b formed so as to be connected to each other.
  • the thickness of the interlayer insulating film 42 is preferably about lOOnm.
  • the linear regions 74 other than the bayed region 73 of the bit line 71 are portions that are connected to the W plugs 73b in the interlayer insulating film 43 and extend linearly.
  • the word lines 72 are arranged at the same hierarchical position (on the same plane) as the word lines 72 so as to be orthogonal to each other. With this wiring structure, the number of layers of the memory unit 2 is reduced, and the memory cell 1 can be further miniaturized, and the layout density of the memory cell array can be increased and the strength of the combined magnetic field can be improved.
  • bit line 71, the word line 72, and the W plugs 37 and 73b can be formed in a size larger than 0.18 ⁇ m, which corresponds to the degree of integration of the memory cells.
  • the width of the bit line 71 and the word line 72 is about 0.35 / zm.
  • FIG. 11A to FIG. 11E, FIG. 12A to FIG. 12E, and FIG. 13A to FIG. 13B are schematic cross-sectional views showing the manufacturing method of the MRAM according to this embodiment in the order of steps.
  • an example in which an MRAM is manufactured from a state in which the selection transistor 3 has already been formed on the silicon substrate 21 (illustration of the selection transistor 3 is omitted) is illustrated.
  • SiO is deposited on the silicon substrate 21 by the CVD method to form a layer.
  • An interlayer insulating film 43 is formed, and wiring grooves 8 la and 81b and a wiring groove 82 having a depth of about 0.5 m are formed in the interlayer insulating film 43 by photolithography.
  • the wiring grooves 81a and 81b are grooves for forming a linear region 74 that is a portion other than the baying region 73 of the bit line 71, and the wiring grooves 82 are for forming the word line 72. It is a groove.
  • the longitudinal direction of the wiring grooves 81a and 81b and the longitudinal direction of the wiring grooves 82 are orthogonal to each other.
  • a Ta film having a film thickness of about 30 nm and a seed Cu film having a film thickness of about 100 ⁇ m are sputtered as noria metal, and Cu is formed to a film thickness of about 0.8 m by the plating method.
  • the Cu on the surface is polished and removed by CMP to flatten the wiring, and the word line 72 formed by filling the wiring groove 82 with Cu together with the linear region 74 of the bit line 71 filled with the wiring grooves 81a and 81b.
  • SiO is deposited on the interlayer insulating film 43 so as to cover the word lines 72 and the linear regions 74 by the CVD method so as to have a thickness of about 0.0: Lm. Insulating film 42 formed
  • connection hole 52 indicated by a broken line in the figure is formed in the interlayer insulating films 42 and 43 so as to expose a part of the surface of the drain diffusion layer 25 of the selection transistor 3, and the inside of the connection hole 52 is tungsten ( W) is embedded, and the surface is flattened by CMP to form a W plug 37 indicated by a broken line in the figure.
  • a conductive film 53 to be a lower wiring later is formed on the interlayer insulating film 42 by, for example, a sputtering method, and then continuously by the sputtering method.
  • a cap film 54 such as Ta / PtMn / CoFe / Ru / CoFe / A10x / NiFe / Ta and SiN is formed.
  • oxygen radicals are controlled by oxygen radicals.
  • the Ta / PtMn / CoFe / Ru / CoFe / A10x / NiFe / Ta and the cap film 54 are patterned by photolithography, and the ferromagnetic layer 32 Then, the TMR element 11 having the insulating layer 31 and the ferromagnetic layer 33 is formed. A cap film 54 is similarly patterned on the TMR element 11. Thereafter, the conductive film 53 is patterned by photolithography into a wiring shape that is connected to the W plug 37 and separates the elements, and the lower wiring 35 is formed.
  • thick SiO (about 0.1 m) is deposited by CVD to cover the TMR element 11, and an interlayer insulating film 41 is formed.
  • connection holes 55 that expose one end of each linear region 74 are formed in the interlayer insulating films 41 and 42, respectively.
  • a W film 56 is deposited on the interlayer insulating film 41 so as to fill each connection hole 55 with tungsten (W) by a CVD method.
  • the interlayer insulating film is formed so that only the connection hole 55 is filled with W.
  • the surface of the W film 56 is flattened using 41 as a stopper to form a W plug 73b.
  • the CVD method is performed so as to cover the upper end of the W plug 73b.
  • the depth of the interlayer insulating films 44 and 41 (upper layers) is set to a depth of 0 by photolithography so that the upper surface of the W plug 73b and the upper surface of the TMR element 11 are exposed. 4nm
  • a wiring groove 83 having a size of about 1 is formed.
  • the wiring groove 83 is a groove for forming a linear region 74 that is a portion of the bit line 71 other than the bent region 73, and is formed to a depth of about 0.4 nm. The top surface of the TMR element 11 is reliably exposed on the bottom surface of the wiring groove 83.
  • a Ta film (not shown) is grown as noria metal by sputtering to a thickness of about 30 ⁇ m, and a seed Cu film (not shown) is grown to a thickness of about lOOnm by sputtering.
  • a Cu film 59 is formed to a thickness of about 0.8 m to completely fill the wiring groove 84.
  • the Cu film 59 on the surface is polished and removed by CMP to flatten the wiring groove 84 with Cu.
  • the upper part 73a which forms the substantially inverted U-shaped bay-bending region 73 together with the W plug 73b is formed.
  • the linear region 74 and the bay bending region 73 are connected and joined together to form the bit line 71.
  • the MRAM is completed through the formation of a protective film (not shown).
  • the MRAM according to the present embodiment has the local baying region 73 that is separated from the TMR element 11 so as to surround the TMR element 11 on the bit line 71, and this structure is used.
  • the magnetic field can be concentrated on the TMR element 11. Therefore, while satisfying the demand for further miniaturization of the MRAM, it is possible to realize a significant power saving when writing data to the memory cell 1.
  • an MRAM in which U-shaped bay-shaped regions are formed on both word lines and bit lines is illustrated.
  • FIG. 14 is a plan view showing a schematic configuration of the MRAM according to the third embodiment
  • FIG. 15A is a cross-sectional view taken along I ⁇ in FIG. 14
  • FIG. 15B is a cross-sectional view taken along II II ′ in FIG.
  • This MRAM is formed by arranging a plurality of memory cells 1 in a matrix, for example, to constitute a memory cell array.
  • Each memory cell 1 includes a memory unit 2 having a TMR element 11 made of MTJ, and a selection transistor 3 for selecting the memory cell 1 from a plurality of memory cells 1.
  • the selection transistor 3 is a pMOS transistor that complies with the 0.18 ⁇ m rule, for example.
  • a gate electrode 23 that is patterned in a band shape on a silicon substrate 21 via a gate insulating film 22, and a source in which p-type impurities are introduced into the surface layer of the silicon thin film 21 on both sides of the gate electrode 23.
  • a diffusion layer 24 and a drain diffusion layer 25 are provided.
  • the memory unit 2 includes the ferromagnetic layers 32 and 33 sandwiching the thin insulating layer 31, the TMR element 11 embedded in the interlayer insulating film 41, and the ferromagnetic layer 33 of the TMR element 11. And the bit line 91 that is connected to the lower wiring 35 that is patterned on the interlayer insulating film 42 and is connected to the ferromagnetic layer 32 of the TMR element 11, and the bit line 91 that extends perpendicularly to the bit line 91.
  • Existing word line 95 and W plug 37 connected to lower wiring 35, and the lower end of W plug 37 and drain diffusion layer 25 of selected transistor 3 are connected to the upper end of W plug 37 and lower wiring 35. In other words, the drain diffusion layer 25 of the selection transistor 3 and the TMR element 11 are connected via the W plug 37 and the lower wiring 35.
  • the configuration of the TMR element 11 is, for example, from the lower layer,
  • Ta (40nm) / PtMn (15nm) / CoFe (2nm) / Ru (0.9nm) / CoFe (3nm) / AlOx (1.2nm) / NiFe (6nm) / Ta (30nm).
  • Ta is an electrode layer
  • PtMn is an antiferromagnetic layer
  • CoFe and NiFe are ferromagnetic layers
  • AlOx is an insulating layer.
  • an electrode layer (not shown) Z antiferromagnetic layer ( (Not shown) Z ferromagnetic layer 32Z insulating layer 31Z ferromagnetic layer 33Z electrode layer (not shown).
  • a local bay region 93 surrounding the TMR element 11 is formed.
  • This bay-bending region 93 is bent around the TMR element 11, and here is substantially U-shaped (inverted U-shaped). That is, as shown in FIG. 15A, the bit line 91 includes an upper part 92 patterned so as to be connected to the upper surface of the TMR element 11 in the interlayer insulating film 44, and each end part of the upper part 92 below the upper part 92.
  • Each of the linear regions 94 extending linearly in the interlayer insulating film 43 so as to be connected to each other, and from the upper portion 92 and the connecting portions 94a of the respective linear regions 94 at both ends thereof.
  • An inverted U-shaped bay flexion region 93 is formed.
  • a local bay buckling region 96 that is separated from the TMR element 11 is formed at a portion facing the bay buckling region 93 of the bit line 91 so as to surround the TMR element 11.
  • the bay bending region 96 has a bent shape centered on the TMR element 11, and here has a substantially U shape. Wangaku As shown in FIG. It consists of a W plug 96b formed to connect.
  • the thickness of the interlayer insulating film 42 is preferably about lOOnm.
  • each linear region 97 other than the gulf region 96 of the word line 95 is a portion that is connected to each W plug 96b on the interlayer insulating film 42 and extends linearly, and the interlayer insulating film 42
  • the TMR element 11 and the bit line 91 are arranged in the same hierarchical position (on the same plane) as the linear regions 94 of the TMR element 11 and the bit line 91, and the linear region 97 and the linear region 94 are orthogonal to each other. That is, the TMR element 11, the linear region 97 of the word line 95, and the linear regions 94 of the bit line 91 are all embedded in the interlayer insulating film 41 on the same plane.
  • bit line 91, the word line 95, and the W plugs 37, 96b correspond to the degree of integration of memory cells, which may be formed larger than 0.18 ⁇ m.
  • width of the bit line 91 and the word line 95 is about 0.35 / zm.
  • FIG. 16A to FIG. 16G and FIG. 17A to FIG. 17E are schematic cross-sectional views showing the method of manufacturing the MRAM according to the third embodiment in the order of steps.
  • a configuration corresponding to FIGS. 15A and 15B is manufactured from a state in which the selection transistor 3 has already been manufactured on the silicon substrate 21 (illustration of the selection transistor 3 is omitted) is illustrated.
  • the left side corresponds to the cross section along I ⁇ in FIG. 14 as in FIG. 15A
  • the right side corresponds to the cross section along II II ′ in FIG. 14 as in FIG. 15B.
  • SiO is deposited on the silicon substrate 21 by the CVD method to form a layer.
  • An inter-layer insulating film 43 is formed, and a wiring-shaped groove (wiring groove) 51 having a depth of about 0.5 m is formed in the inter-layer insulating film 43 by photolithography.
  • Ta film as noria metal
  • the seed Cu film is grown to a thickness of about lOOnm by sputtering, and Cu is formed to a thickness of about 0.8 m by the Met method to completely fill the wiring trench 51. Thereafter, Cu on the surface is removed by chemical mechanical polishing (CMP), and a bottom portion 96 a of a bay-bending region 96 is formed in the wiring groove 51.
  • CMP chemical mechanical polishing
  • SiO is deposited to a thickness of about 0.1 ⁇ m on the interlayer insulating film 43 so as to cover the bottom 40a by the CVD method, thereby forming the interlayer insulating film. Then the interlayer break
  • a connection hole 52 indicated by a broken line in the drawing is formed in the edge films 42 and 43 so that a part of the surface of the drain diffusion layer 25 of the selection transistor 3 is exposed, and a broken line in the drawing is provided so that both ends of the bottom portion 96a are exposed.
  • connection holes 52 and 55 is filled with tungsten (W) by the CVD method, the surface is flattened by CMP, and the W plugs 37 and 96b shown by broken lines in the figure. Each is formed.
  • a substantially U-shaped bay-bending region 96 composed of a bottom portion 96a and W plugs 96b connected to both ends thereof is formed.
  • a conductive film 53 to be a lower wiring later is formed on the interlayer insulating film 42 by, for example, a sputtering method, and then Ta / PtMn / CoFe / Ru / CoFe / AlOx / NiFe / A cap film 54 such as Ta and SiN is formed.
  • AlOx for example, oxidation is controlled by oxygen radical.
  • the Ta / PtMn / CoFe / Ru / CoFe / AlOx / NiFe / Ta and the cap film 54 are patterned by photolithography so that the ferromagnetic layer 32, The TMR element 11 having the insulating layer 31 and the ferromagnetic layer 33 is formed.
  • a cap film 54 is similarly patterned on the TMR element 11.
  • the conductive film 53 is patterned by photolithography into a wiring shape that is connected to the W plug 37 and separates the elements, and the lower wiring 35 is formed.
  • SiO is deposited so as to cover the TMR element 11 by CVD (about 0.1 m), and an interlayer insulating film 41 is formed.
  • wiring grooves 101a, 101b (left) having a depth of about 0.1 l / zm are formed in the interlayer insulating film 41 by photolithography so that the surface of each W plug 40b is exposed.
  • Figure) and wiring grooves 102a and 102b (right).
  • the wiring trenches 101a and 101b are bit lines 91.
  • the wiring grooves 102a and 102b are grooves for forming the respective linear regions 97 of the word line 95.
  • the wiring grooves 101a and 101b and the wiring grooves 102a 102b are formed to be orthogonal to each other.
  • the TMR element 11 is covered with the interlayer insulating film 41.
  • FIG. 176G [As shown here] CVD method
  • This twisted self-groove groove 101a, 101b and 102a, 102b are used as barrier metal, for example, a Ta film (not shown) with a film thickness of about 30 nm, A seed Cu film (not shown) is grown to a thickness of about lOOnm by sputtering, and a Cu film 59 is formed by a plating method to completely fill the wiring grooves 101a, 101b and 102a, 102b.
  • each linear region 94 is formed, and each linear region 97 is formed by filling the wiring grooves 102a and 102b with Cu.
  • the linear region 97 and the bay region 96 are connected and integrated to form the word line 95.
  • Interlayer insulation film 4 is deposited to a thickness of about 0.3 m on the interlayer insulating film 41, the linear region 94, and the linear region 97 flattened by the CVD method.
  • Interlayer insulation film 4 is deposited to a thickness of about 0.3 m on the interlayer insulating film 41, the linear region 94, and the linear region 97 flattened by the CVD method.
  • the interlayer insulating film 44 is deepened by photolithography so that the upper surface of the TMR element 11 is exposed and the surface layer of the end of each linear region 94 is slightly turned.
  • a wiring groove 103 having a thickness of about 0.4 nm is formed.
  • This wiring groove 103 is a groove for forming the upper part 92 forming the bay region 93 of the bit line 91. Since the depth is about 0.4 nm, the upper surface of the TMR element 11 is formed on the wiring groove 103. Be sure to be exposed on the bottom of the.
  • a Ta film (not shown) is grown as a noria metal by sputtering to a thickness of about 30 ⁇ m, and a seed Cu film (not shown) is grown to a thickness of about lOOnm by sputtering.
  • a Cu film 59 is formed to a thickness of about 0.8 m to completely fill the wiring groove 103.
  • the Cu film 59 on the surface is polished and flattened by CMP, and the wiring groove 103 is made of Cu.
  • the upper part 92 which fills and forms the substantially reverse U-shaped bay bending area
  • the linear region 94 and the upper part 92 are connected and joined together to form the bit line 91.
  • the MRAM is completed through the formation of a protective film (not shown).
  • the bit line 91 includes the local bay region 93 surrounding the TMR element 11, and the word line 95 includes the TMR element 11 so as to surround the TMR element 11. It has a local bay buckling region 96 that is also separated by 11 forces, and this structure allows the magnetic field to be concentrated on the TMR element 11. Therefore, while satisfying the demand for further miniaturization of the MRAM, it is possible to realize a significant power saving when writing data to the memory cell 1.
  • a so-called cross-point type MRAM in which a U-shaped bent region is formed on each of the word line and the bit line is illustrated.
  • FIG. 18 is a perspective view showing a schematic configuration of the MRAM according to the fourth embodiment. In FIG. 18, only one memory cell is shown for convenience, and various insulating films and interlayer insulating films are not shown.
  • This MRAM comprises a memory cell array in which a plurality of memory cells 1 are arranged in a matrix, for example.
  • Each memory cell 100 is a memory section including a TMR element 11 made of MTJ, and a desired memory cell 100 can be selected without having a selection transistor.
  • This memory cell 100 is connected to a TMR element 11 having ferromagnetic layers 32 and 33 that sandwich a thin insulating layer 31 and a ferromagnetic layer 33 that is an upper layer of the TMR element 11. And a word line 112 connected to a ferromagnetic layer 32 that is a lower layer of the TMR element 11.
  • the configuration of the TMR element 11 is, for example, from the lower layer,
  • Ta (40nm) / PtMn (15nm) / CoFe (2nm) / Ru (0.9nm) / CoFe (3nm) / AlOx (1.2nm) / NiFe (6nm) / Ta (30nm).
  • Ta is an electrode layer
  • PtMn is an antiferromagnetic layer
  • CoFe and NiFe are ferromagnetic layers
  • AlOx is an insulating layer.
  • an electrode layer (not shown) Z antiferromagnetic layer ( (Not shown) Z ferromagnetic layer 32Z insulating layer 31Z ferromagnetic layer 33Z electrode layer (not shown).
  • a local bay bending region 113 surrounding the TMR element 11 is formed in the bit line 111.
  • This The bay bending region 113 has a bent shape around the TMR element 11, in this case, a substantially inverted U shape.
  • a local bay buckle region 114 surrounding the TMR element 11 is formed.
  • This bay bending region 114 is bent around the TMR element 11, and here is substantially U-shaped.
  • each linear region 115 other than the bay-bending region 113 of the bit line 111 is a portion extending linearly, and each linear region 116 other than the bay-bending region 114 of the word line 112 is linear. It is a part that extends.
  • the TMR element 11, each linear region 113 of the bit line 111, and the bayed region 114 of the word line 112 are all arranged at the same hierarchical position (on the same plane), and the linear region 115 and the linear region 116 Are orthogonal.
  • the size of the bit line 111 and the word line 112 may be formed larger than 0.18 m, which corresponds to the degree of integration of the memory cells.
  • the bit line 111 and the word line 112 may be formed to have a width of about 0.35 ⁇ m!
  • the local wire buckling region 113 surrounding the TMR element 11 is surrounded by the bit line 111, and the local wire buckling surrounding the TMR element 11 is surrounded by the word line 112.
  • a region 114 is provided, and this structure allows a magnetic field to be concentrated on the TMR element 11. Therefore, while satisfying the demand for further miniaturization of the MRAM, it is possible to realize significant power saving when writing data to the memory cell 100. Further, since the MRAM of this embodiment is a cross-point type and does not have a selection transistor in the memory cell, further miniaturization and high integration can be achieved.
  • the present invention with a relatively simple configuration, while satisfying the demand for further miniaturization of the device, the reliability is high, which realizes significant power saving when writing data to the memory cell.
  • a magnetic storage device is realized.

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Abstract

　本発明のＭＲＡＭでは、ビット線（２０２）に同様に湾屈領域（２０６）が形成されており、この湾屈領域（２０６）は、ＴＭＲ素子（２０３）を中心とする屈曲状、ここでは略Ｕ字状（図示の例では略逆Ｕ字状）とされている。湾屈領域（２０６）の形成されたビット線（２０２）は、ＴＭＲ素子（２０３）を湾屈領域（２０６）により形成される空間の内部に包含する。この構成により、比較的簡易な構成により、装置の更なる微細化の要請を満たしつつも、メモリセルへのデータ書き込み時における大幅な省電力化を実現する信頼性の高いＭＲＡＭが実現する。

Description

明 細 書
磁気記憶装置及びその製造方法
技術分野
[0001] 本発明は、磁ィ匕の変化を利用して磁気記憶を行う磁気記憶素子を備えた磁気記憶 装置及びその製造方法に関し、具体的には!、わゆる MRAM (Magneto-resistive Random Access Memory)を对象とする。
背景技術
[0002] 薄 、絶縁層を挟持する 2層の強磁性体層を有してなる強磁性トンネル接合 ( Magneto
Tunnel Junction : MTJ)では、各強磁性体層における互いの磁化のなす角に依存し てトンネル抵抗が変化する。このようなトンネル磁気抵抗 (Tunnel
Magneto Resistance： TMR)効果を利用した MTJを磁気記憶素子（TMR素子）とし て用い、複数の TMR素子をメモリセルとして例えばマトリクス状に配置してなる半導 体記憶装置に、いわゆる MRAMがある。この MRAMとしては、各 TMR素子にデー タの書き込み及び読み出しを行うためのワード線及びビット線と、所望のメモリセルを 選択するための選択トランジスタとが設けられてなるものが一般的である。
[0003] この MRAMにおいては、データの書き込み時には、選択トランジスタをオフしてヮ ード線及びビット線に電流を流し、これら力 発生する合成磁場により TMR素子の強 磁性体層（フリー層）の磁ィ匕方向を決定する。また、読み込み時には、当該メモリセル の選択トランジスタをオンしてビット線に電流を流し、リファレンス電流値との差に基づ きオン Zオフを読み取る。
[0004] 従来の MRAMは、不揮発性メモリにおける高速スイッチングが可能であるという利 点があるものの、データの書き込み時にワード線及びビット線に流す電流として原理 的に数 mA程度を要するため、消費電力の観点で SRAMや DRAMに劣ると指摘さ れていた。現在では、配線ルールを 0. 18 mまで狭くすることにより磁束密度を高 め、更にこれらの配線を磁性材料で覆うクラッド層を形成することで効率的に磁束が TMR素子を通過できる構造を用いて、書き込み時の電流を 1mA程度に抑えること ができるとされている。し力しながら、これ以上消費電力を低減するには、配線を TM R素子に更に近づける力、または反転磁界の低いフリー層を適用することを要し、他 に有効な方法は案出されていない。その一方では、半導体装置に対する更なる微細 化の要請に伴い、 TMR素子の反転磁界が急増する傾向にあるため、書き込み時の 電流を低減させることはより一層困難となる。
[0005] 特許文献 1：特開 2003— 163334号公報
発明の開示
[0006] 本発明の磁気記憶装置は、磁ィ匕の変化を利用して磁気記憶を行う磁気記憶素子と 、前記磁気記憶素子の上下において互いにねじれの位置にある一対の配線とを含 み、前記一対の配線の少なくとも一方は、前記磁気記憶素子を囲むように当該磁気 記憶素子力 離間する局所的な湾屈領域が形成されてなるものである。
[0007] 本発明の磁気記憶装置の一態様では、前記磁気記憶素子は、トンネルバリア層を 挟む下部強磁性体層及び上部強磁性体層を有する少なくとも 3層構造の強磁性トン ネル接合である。
[0008] 本発明の磁気記憶装置の一態様では、前記湾屈領域は、前記磁気記憶素子を中 心とする円弧状又は前記磁気記憶素子を中心とする屈曲状に形成されてなるもので ある。
[0009] 本発明の磁気記憶装置の一態様では、前記一対の配線は、一方が前記湾屈領域 を有しており、他方が直線状に形成されてなる力、又は一方が前記湾屈領域を有し ており、他方が直線状に形成されてなるものである。
[0010] 本発明の磁気記憶装置の一態様では、前記一対の配線は、平面視において互い に直交する。
[0011] 本発明の磁気記憶装置の一態様では、前記湾屈領域の形成された前記配線は、 前記磁気記憶素子を前記湾屈領域により形成される空間の内部に包含する。
[0012] 本発明の磁気記憶装置の一態様では、前記磁気記憶素子に対応し、当該磁気記 憶素子を選択するための選択素子を含む。
[0013] 本発明の磁気記憶装置の一態様では、前記一対の配線は、前記磁気記憶素子を 上下で挟持するように当該磁気記憶素子と接続されて ヽる。 [0014] 本発明の磁気記憶装置の一態様では、前記一対の配線は、前記湾屈領域以外の 部位において、同一平面内に位置する。
[0015] 本発明の磁気記憶装置の一態様では、前記一対の配線及び前記磁気記憶素子 は、前記湾屈領域以外の部位において、同一平面内に位置する。
[0016] 本発明の磁気記憶装置の一態様では、前記一対の配線の少なくとも一部を覆うよう に磁性膜クラッド層が形成されてなる。
図面の簡単な説明
[0017] [図 1A]図 1Aは、従来の MRAMを示す概略断面図である。
[図 1B]図 1Bは、本発明の MRAMを示す概略断面図である。
[図 1C]図 1Cは、本発明の MRAMを示す概略断面図である。
[図 2A]図 2Aは、従来の MRAMを示す概略断面図である。
[図 2B]図 2Bは、本発明の MRAMを示す概略断面図である。
[図 3]図 3は、ビット線及び TMR素子の位置関係と磁界の強さとの相関について 3D シミュレーションにより調べた結果を示す特性図である。
[図 4]図 4は、第 1の実施形態による MRAMの概略構成を示す斜視図である。
[図 5A]図 5Aは、図 4の I Γに沿った概略断面図である。
[図 5B]図 5Bは、図 4の II II'に沿った概略断面図である。
[図 6A]図 6Aは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
[図 6B]図 6Bは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
[図 6C]図 6Cは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
[図 6D]図 6Dは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
[図 6E]図 6Eは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
[図 7A]図 7Aは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
圆 7B]図 7Bは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
圆 7C]図 7Cは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
圆 7D]図 7Dは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
圆 7E]図 7Eは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
圆 8A]図 8Aは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
圆 8B]図 8Bは、第 1の実施形態による MRAMの製造方法を工程順に示す概略断 面図である。
[図 9A]図 9Aは、第 1の実施形態による MRAMの変形例の概略構成を示す断面図 である。
[図 9B]図 9Bは、第 1の実施形態による MRAMの変形例の概略構成を示す断面図 である。
[図 10A]図 10Aは、第 2の実施形態による MRAMの概略構成を示す断面図である。
[図 10B]図 10Bは、第 2の実施形態による MRAMの概略構成を示す断面図である。 圆 11A]図 11Aは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
圆 11B]図 11Bは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
圆 11C]図 11Cは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
圆 11D]図 11Dは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
圆 11E]図 11Eは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 12A]図 12Aは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 12B]図 12Bは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 12C]図 12Cは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 12D]図 12Dは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 12E]図 12Eは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 13A]図 13Aは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 13B]図 13Bは、第 2の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 14]図 14は、第 3の実施形態による MRAMの概略構成を示す平面図である。
[図 15A]図 15Aは、図 14の Ι-Γに沿った概略断面図である。
[図 15B]図 15Bは、図 14の II II'に沿った概略断面図である。
[図 16A]図 16Aは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 16B]図 16Bは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 16C]図 16Cは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 16D]図 16Dは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 16E]図 16Eは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。 [図 16F]図 16Fは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 16G]図 16Gは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 17A]図 17Aは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 17B]図 17Bは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 17C]図 17Cは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 17D]図 17Dは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 17E]図 17Eは、第 3の実施形態による MRAMの製造方法を工程順に示す概略 断面図である。
[図 18]図 18は、第 4の実施形態による MRAMの概略構成を示す斜視図である。 発明を実施するための最良の形態
[0018] 一本発明の基本骨子
本発明者は、供給電流を低減化するため、磁気記憶素子、ここでは強磁性トンネル 接合 (MTJ)を TMR素子として用いた場合における磁界の強さを高めるように配線形 状を変えることを思料し、ワード線及びビット線の少なくとも一方に、強磁性トンネル接 合を囲むように当該強磁性トンネル接合力 離間する局所的な湾屈領域を形成する ことに想到した。湾屈領域としては、強磁性トンネル接合の位置に磁界^^中させる ために、強磁性トンネル接合を中心とする対称形状のものが好適であり、円弧状又は 屈曲状 (例えば U字状)が好まし 、。
[0019] 従来の MRAMでは、図 1Aに示すように、その構成要素であるワード線 211、ビット 線 212及び TMR素子にっ 、て、直線状のワード線 211の上方にワード線 211と直 交するように直線状のビット線 212が設けられ、ワード線 211とビット線 212との間でヮ ード線 211と TMR素子 213の上層とが接続されており、 TMR素子 213の下層と下 部配線 214を介して選択トランジスタ (不図示)のドレイン拡散層とが接続されてなる。
[0020] これに対して、本発明の MRAMは、図 1Bに示すように、その構成要素であるヮー ド線 201、ビット線 202及び TMR素子 203について、直線状のワード線 201の上方 にワード線 201と直交するように直線状のビット線 202が設けられ、ワード線 201とビ ット線 202との間でワード線 201と TMR素子 203の上層とが接続されており、 TMR 素子 203の下層と下部配線 204を介して選択トランジスタ (不図示)のドレイン拡散層 とが接続されてなる。
[0021] このビット線 202は、 TMR素子 203を囲むように、 TMR素子 203から離間する局 所的な湾屈領域 205が形成されている。この湾屈領域 205は、 TMR素子 203を中 心とする円弧状とされている。湾屈領域 205の形成されたビット線 202は、 TMR素子 203を湾屈領域 205により形成される空間の内部に包含する。
[0022] また、本発明の MRAMの他の態様では、図 1Cに示すように、ビット線 202に同様 に湾屈領域 206が形成されており、この湾屈領域 206は、 TMR素子 203を中心とす る屈曲状、ここでは略 U字状（図示の例では略逆 U字状）とされている。湾屈領域 20 6の形成されたビット線 202は、 TMR素子 203を湾屈領域 206により形成される空間 の内部に包含する。
[0023] 図 3は、従来の配線構造、ここでは図 1 Aに示す直線状のビット線構造（図 2A)と、 本発明の配線構造、ここでは図 1Cに示す U字状のビット線構造（図 2B)との比較に おいて、ビット線及び TMR素子の位置関係と磁界の強さとの相関について 3Dシミュ レーシヨンにより調べた結果を示す特性図である。
[0024] 配線構造は、従来及び本発明共に、配線幅を 0. 4 m、厚みを 0. 2 m、電流を 1mAとした。このときに発生する磁界分布は、図 2Aの従来型（直線状)では同心円 に近い楕円の等高線を示すのに対して、図 2Bの本発明（U字状)では、「U」の内側 で等高線が密になり、磁界の印加のされ方が異なる。
[0025] 図 3では、図 2A,図 2Bのようなビット線及び TMR素子について、 TMR素子から 0 . 2 μ m離れた部位を基準位置 Η = 0 μ mとし、基準位置力もビット線までの距離 H ( m)を横軸、磁界の強さ（Oe)を縦軸としている。ここで、図 2Bでは、基準位置から U字状の湾屈領域までの距離を Hとする。 [0026] 図 3に示すように、図 2Aの従来型に比べて、図 2Bの本発明による U字型の方が、 磁界の強さが 20%— 30%程度増加することが判る。これは、ビット線に U字状の湾 屈領域を設けることにより、 TMR素子に磁界を集中させることができることを意味する
[0027] 一本発明を適用した具体的な諸実施形態
上述の基本骨子の内容を踏まえ、本発明を適用した具体的な諸実施形態につい て、図面を参照しながら詳細に説明する。
[0028] [第 1の実施形態]
本実施形態では、ワード線及びビット線のうち、ワード線のみに U字状の湾屈領域 が形成されてなる MRAMを例示する。
[0029] (MRAMの構成）
図 4は、第 1の実施形態による MRAMの概略構成を示す斜視図、図 5Aは図 4の I Γに沿った断面図、図 5Bは図 4の II II'に沿った断面図である。ここで、図 4では 便宜上、 1つのメモリセルのみを示し、また各種の絶縁膜や層間絶縁膜の図示を省 略している。
[0030] この MRAMは、複数のメモリセル 1が例えばマトリクス状に配設されてメモリセルァ レイを構成してなるものである。各メモリセル 1は、 MTJからなる TMR素子 11を備え たメモリ部 2と、複数のメモリセル 1から当該メモリセル 1を選択するための選択トランジ スタ 3とを有して構成されて 、る。
[0031] 選択トランジスタ 3は、例えば 0. 18 μ mルールに従う pMOSトランジスタであり、例 えばシリコン基板 21上にゲート絶縁膜 22を介して帯状にパターユングされてなるゲ ート電極 23と、このゲート電極 23の両側におけるシリコン薄膜 21の表層に p型不純 物が導入されてなるソース拡散層 24及びドレイン拡散層 25とを備えて構成されてい る。
[0032] メモリ部 2は、薄い絶縁層 31を挟持する強磁性体層 32, 33を有し、層間絶縁膜 41 内に埋設されてなる TMR素子 11と、 TMR素子 11の強磁性体層 33と接続されてな り、層間絶縁膜 41上で直線状に延在するビット線 34と、層間絶縁膜 42上でパター- ングされ、 TMR素子 11の強磁性体層 32と接続されてなる下部配線 35と、ビット線 3 4と直交するように延在するワード線 36と、下部配線 35と接続してなる Wプラグ 37と を備え、 Wプラグ 37の下端と選択トランジスタ 3のドレイン拡散層 25とが、 Wプラグ 37 の上端と下部配線 35とがそれぞれ接続され、即ち Wプラグ 37及び下部配線 35を介 して選択トランジスタ 3のドレイン拡散層 25と TMR素子 11とが接続されて構成されて いる。
[0033] ここで、 TMR素子 11の構成は、例えば下層から、
Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm) /Ta(30nm)とされる。ここで、 Taが電極層、 PtMnが反強磁性体層、 CoFe及び NiFeが 強磁性体層、 AlOxが絶縁層であり、図示の例では、電極層（不図示) Z反強磁性体 層（不図示) Z強磁性体層 32 (Ru層（不図示)を含む。以下同じ) Z絶縁層 31Z強磁 性体層 33Z電極層（不図示)となる。
[0034] また、ビット線 34を上下に 2本に分けて、書き込み用と上部電極用とに分離して用 いる構造としても良い。
[0035] ワード線 36は、 TMR素子 11を囲むように、 TMR素子 11から離間する局所的な湾 屈領域 40が形成されている。この湾屈領域 40は、 TMR素子 11を中心とする屈曲状 、ここでは略 U字状とされている。湾屈領域 40は、図 5Bに示すように、層間絶縁膜 4 3内でゲート電極 23の上方にパターン形成されてなる底部 40aと、この底部 40a上の 層間絶縁膜 41 , 42に底部 40aの両端部とそれぞれ接続するように形成された Wブラ グ 40bとから略 U字状に構成されている。ここで、下部配線 35とワード線 36の湾屈領 域 40との間隔が狭いほど、換言すれば層間絶縁膜 42の厚みが薄いほど TMR素子 11に印加される磁界の強さが大きくなる。このことを絶縁性確保と共に考慮して、層 間絶縁膜 42の厚みは lOOnm程度とすることが好適である。
[0036] そして、ワード線 36の湾屈領域 40以外の直線状領域 45は、層間絶縁膜 41上で各 Wプラグ 40bと接続されて直線状に延在する部位であり、層間絶縁膜 41上でビット線 34と同一階層位置（同一平面上)でビット線 34と互いに直交するように配設されて!/ヽ る。即ち、ワード線 36の直線状領域 45とビット線 34とが共に同一平面上で層間絶縁 膜 44内に埋設されている。この配線構造により、メモリ部 2の層数が低減してメモリセ ル 1の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁 界の強度の向上が実現する。
[0037] ここで、ビット線 34やワード線 36、 Wプラグ 37, 40bのサイズを、 0. 18 μ mより大き く形成しても良ぐメモリセルの集積度に対応する。例えば、ビット線 34及びワード線 36の幅を 0. 35 /z m程度【こ形成しても良!ヽ。
[0038] (MRAMの製造方法）
図 6A—図 6E、図 7A—図 7E及び図 8図 8A—図 8Bは、第 1の実施形態による MR AMの製造方法を工程順に示す概略断面図である。ここでは、シリコン基板 21上に 選択トランジスタ 3が既に作製された状態 (選択トランジスタ 3の図示は省略する）から 、図 5Bに相当する構成を作製する場合を例示する。
[0039] 先ず、図 6Aに示すように、 CVD法によりシリコン基板 (不図示）上に SiOを堆積し
2 て層間絶縁膜 43を形成し、この層間絶縁膜 43に深さ 0. 5 m程度の配線形状の溝 (配線溝） 51をフォトリソグラフィ一により形成する。そして、ノリアメタルとして例えば T a膜を膜厚 30nm程度、シード Cu膜を膜厚 lOOnm程度にスパッタ法で成長させ、メ ツキ法により Cuを膜厚 0. 8 m程度に形成して配線溝 51を完全に埋める。その後、 化学機械研磨法（Chemical Mechanical Polishing: CMP)で表面の Cuを除去し、配 線溝 51内に底部 40aを形成する。
[0040] 続いて、図 6Bに示すように、 CVD法により底部 40aを覆うように層間絶縁膜 43上 に SiOを膜厚 0. 1 μ m程度に堆積し、層間絶縁膜 42を形成する。その後、層間絶
2
縁膜 42, 43に選択トランジスタ 3のドレイン拡散層 25の表面の一部を露出させるよう に図中破線で示す接続孔 52を形成し、 CVD法によりこの接続孔 52内をタンダステ ン (W)で埋め込み、 CMPにより表面を平坦ィ匕して、図中破線で示す Wプラグ 37を 形成する。
[0041] 続いて、図 6Cに示すように、層間絶縁膜 42上に例えばスノッタ法により後に下層 配線となる導電膜 53を形成した後、スパッタ法により連続的に
Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm) /Ta(30nm)、及び SiN等のキャップ膜 54を形成する。ここで、 AlOxについては、例え ば酸素ラジカルで酸化を制御する。
[0042] 続いて、図 6Dに示すように、強磁性体層 32、絶縁層 31、強磁性体層 33及びキヤ ップ膜 54をフォトリソグラフィ一によりパターユングして、強磁性体層 32、絶縁層 31、 強磁性体層 33力 なる TMR素子 11を形成する。この TMR素子 11上にはキャップ 膜 54が同様にパターユングされている。その後、 Wプラグ 37と接続され、素子間分 離をなす配線形状に導電膜 53をフォトリソグラフィ一によりパターユングし、下部配線 35を形成する。
[0043] 続いて、図 6Eに示すように、 CVD法により、 TMR素子 11を覆うように厚く（0. 1 μ m程度) SiOを堆積し、層間絶縁膜 41を形成する。
2
[0044] 続いて、図 7Aに示すように、層間絶縁膜 41, 42に底部 40aの両端をそれぞれ露 出させる接続孔 55をそれぞれ形成する。
[0045] 続いて、図 7Bに示すように、 CVD法により各接続孔 55内をタングステン (W)で埋 め込むように層間絶縁膜 41上に W膜 56を堆積する。
[0046] 続いて、図 7Cに示すように、接続孔 55のみが Wで充填されるように、層間絶縁膜 4
1をストッパーとして W膜 56の表面を平坦ィ匕して、 Wプラグ 40bを形成する。このとき、 底部 40aとその両端に接続された Wプラグ 40bとからなる略 U字状の湾屈領域 40が 形成される。
[0047] 続いて、図 7Dに示すように、 CVD法により、 Wプラグ 40bの上端を覆うように SiO
2 を膜厚 0. 3 μ m程度に堆積し、層間絶縁膜 44を形成する。
[0048] 続いて、図 7Eに示すように、層間絶縁膜 44, 41 (の上層）にフォトリソグラフィ一に より深さ 0. 4nm程度で長手方向が互いに直交する配線溝 57, 58a, 58bを形成す る。ここで、配線溝 57はビット線を形成するための溝であり、深さ 0. 4nm程度に形成 されているために TMR素子 11の上面に形成されたキャップ膜 53がエッチング除去 され、配線溝 57の底面に TMR素子 11の強磁性体層 33の表面が露出する。また、 配線溝 58a, 58bはワード線の湾屈領域 40以外の部分である直線状領域 45を形成 するための溝であり、深さ 0. 4nm程度に形成されているために Wプラグ 40bの上面 が配線溝 57の底面に確実に露出する。
[0049] 続いて、図 8Aに示すように、ノリアメタルとして例えば Ta膜 (不図示）を膜厚 30nm 程度、シード Cu膜 (不図示)を膜厚 lOOnm程度にスパッタ法で成長させ、メツキ法に より Cu膜 59を膜厚 0. 8 m程度に形成して配線溝 57, 58a, 58bを完全に埋める。 [0050] 続いて、図 8Bに示すように、層間絶縁膜 44の表層が除去されるまで、 CMPにより 表面の Cu膜 59を研磨除去して平坦ィ匕し、配線溝 57を Cuで充填してなるビット線 34 と共に、配線溝 58a, 58bを Cuで充填されてなる各直線状領域 45を形成する。この とき、直線状領域 45と湾屈領域 40とが接続されて一体ィ匕し、ワード線 36が形成され る。
し力る後、不図示の保護膜等の形成を経て、 MRAMを完成させる。
[0051] 以上説明したように、本実施形態の MRAMは、ワード線 36に、 TMR素子 11を囲 むように TMR素子 11から離間する局所的な湾屈領域 40を有しており、この構造によ り TMR素子 11に磁界を集中させることができる。従って、 MRAMの更なる微細化の 要請を満たしつつも、メモリセル 1へのデータ書き込み時における大幅な省電力化を 実現することができる。
[0052] (変形例）
ここで、第 1の実施形態の変形例について説明する。この変形例では、ワード線の みに U字状の湾屈領域が形成されるとともに、ワード線及びビット線に磁性膜クラッド 層が形成されてなる MRAMを例示する。
[0053] 図 9A及び図 9Bは、本変形例による MRAMの概略構成を示す断面図であり、 9A が図 5Aにおける図 4の I Γに沿った断面に相当し、 9Bが図 5Bにおける図 4の II II 'に沿った断面に相当する。
[0054] この MRAMは、複数のメモリセル 1が例えばマトリクス状に配設されてメモリセルァ レイを構成してなるものである。各メモリセル 1は、 MTJからなる TMR素子 11を備え たメモリ部 2と、複数のメモリセル 1から当該メモリセル 1を選択するための選択トランジ スタ 3とを有して構成されて 、る。
[0055] 選択トランジスタ 3は、例えば 0. 18 μ mルールに従う pMOSトランジスタであり、例 えばシリコン基板 21上にゲート絶縁膜 22を介して帯状にパターユングされてなるゲ ート電極 23と、このゲート電極 23の両側におけるシリコン薄膜 21の表層に p型不純 物が導入されてなるソース拡散層 24及びドレイン拡散層 25とを備えて構成されてい る。
[0056] メモリ部 2は、薄い絶縁層 31を挟持する強磁性体層 32, 33を有し、層間絶縁膜 41 内に埋設されてなる TMR素子 11と、 TMR素子 11の強磁性体層 33と接続されてな り、層間絶縁膜 41上で直線状に延在するビット線 61と、層間絶縁膜 42上でパター- ングされ、 TMR素子 11の強磁性体層 32と接続されてなる下部配線 35と、ビット線 6 1と直交するように延在するワード線 62と、下部配線 35と接続してなる Wプラグ 37と を備え、 Wプラグ 37の下端と選択トランジスタ 3のドレイン拡散層 25とが、 Wプラグ 37 の上端と下部配線 35とがそれぞれ接続され、即ち Wプラグ 37及び下部配線 35を介 して選択トランジスタ 3のドレイン拡散層 25と TMR素子 11とが接続されて構成されて いる。
[0057] ここで、 TMR素子 11の構成は、例えば下層から、
Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm) /Ta(30nm)とされる。ここで、 Taが電極層、 PtMnが反強磁性体層、 CoFe及び NiFeが 強磁性体層、 AlOxが絶縁層であり、図示の例では、電極層（不図示) Z反強磁性体 層（不図示) Z強磁性体層 32Z絶縁層 31Z強磁性体層 33Z電極層（不図示)とな る。
[0058] ビット線 61は、その表面に高透磁率材料、例えば NiFeからなる磁性膜クラッド層 6 3が膜厚 50nm程度に被覆されて構成されている。この磁性膜クラッド層 63は、ビット 線 61から発生する磁束を閉じ込め、磁束を集中させる作用を有している。ここで、ビ ット線 61を上下に 2本に分けて、書き込み用と上部電極用とに分離して用いる構造と しても良い。
[0059] ワード線 62は、 TMR素子 11を囲むように、 TMR素子 11から離間する局所的な湾 屈領域 65が形成されている。この湾屈領域 65は、 TMR素子 11を中心とする屈曲状 、ここでは略 U字状とされている。湾屈領域 65は、層間絶縁膜 43内でゲート電極 23 の上方にパターン形成されてなる底部 65aと、この底部 65a上の層間絶縁膜 41, 42 に底部 65aの両端部とそれぞれ接続するように形成された Wプラグ 65bとから略 U字 状に構成されている。ここで、下部配線 35とワード線 62の湾屈領域 65との間隔が狭 V、ほど、換言すれば層間絶縁膜 42の厚みが薄 、ほど TMR素子 11に印加される磁 界の強さが大きくなる。このことを絶縁性確保と共に考慮して、層間絶縁膜 42の厚み は lOOnm程度とすることが好適である。 [0060] また、ワード線 62は、その湾屈領域 65の底部 65aの表面に高透磁率材料、例えば NiFeからなる磁性膜クラッド層 64が膜厚 50nm程度に被覆されて構成されている。 この磁性膜クラッド層 64は、ワード線 62から発生する磁束を閉じ込め、磁束を集中さ せる作用を有している。
[0061] そして、ワード線 62の湾屈領域 65以外の直線状領域 66は、層間絶縁膜 41上で各 Wプラグ 65bと接続されて直線状に延在する部位であり、層間絶縁膜 41上でビット線 61と同一階層位置（同一平面上)でビット線 61と互いに直交するように配設されてい る。即ち、ワード線 62の直線状領域 66とビット線 61とが共に同一平面上で層間絶縁 膜 44内に埋設されている。この配線構造により、メモリ部 2の層数が低減してメモリセ ル 1の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁 界の強度の向上が実現する。
[0062] ここで、ビット線 61やワード線 62、 Wプラグ 37, 65bのサイズを、 0. 18 μ mより大き く形成しても良ぐメモリセルの集積度に対応する。例えば、ビット線 61及びワード線 62の幅を 0. 35 /z m程度【こ形成しても良!ヽ。
[0063] 以上説明したように、本変形例の MRAMは、ワード線 62に、 TMR素子 11を囲む ように TMR素子 11から離間する局所的な湾屈領域 65を有しており、更にビット線 61 及びワード線 62の湾屈領域 65の底部 65aを覆うように磁性膜クラッド層 63, 64が形 成されている、この構造により、更に効率良く TMR素子 11に磁界^^中させることが できる。従って、 MRAMの更なる微細化の要請を満たしつつも、メモリセル 1へのデ ータ書き込み時における大幅な省電力化を実現することができる。
[0064] [第 2の実施形態]
本実施形態では、ワード線及びビット線のうち、ビット線のみに U字状の湾屈領域が 形成されてなる MRAMを例示する。
[0065] (MRAMの構成）
図 10A及び図 10Bは、第 2の実施形態による MRAMの概略構成を示す断面図で あり、図 10Aが図 5Aにおける図 4の I I，に沿った断面に相当し、図 10Bが図 5Bに おける図 4の II II 'に沿った断面に相当する。
[0066] この MRAMは、複数のメモリセル 1が例えばマトリクス状に配設されてメモリセルァ レイを構成してなるものである。各メモリセル 1は、 MTJからなる TMR素子 11を備え たメモリ部 2と、複数のメモリセル 1から当該メモリセル 1を選択するための選択トランジ スタ 3とを有して構成されて 、る。
[0067] 選択トランジスタ 3は、例えば 0. 18 μ mルールに従う pMOSトランジスタであり、例 えばシリコン基板 21上にゲート絶縁膜 22を介して帯状にパターユングされてなるゲ ート電極 23と、このゲート電極 23の両側におけるシリコン薄膜 21の表層に p型不純 物が導入されてなるソース拡散層 24及びドレイン拡散層 25とを備えて構成されてい る。
[0068] メモリ部 2は、薄い絶縁層 31を挟持する強磁性体層 32, 33を有し、層間絶縁膜 41 内に埋設されてなる TMR素子 11と、 TMR素子 11の強磁性体層 33と接続されてな るビット線 71と、層間絶縁膜 42上でパターユングされ、 TMR素子 11の強磁性体層 3 2と接続されてなる下部配線 35と、ビット線 71と直交するように層間絶縁膜 43内で直 線状に延在するワード線 72と、下部配線 35と接続してなる Wプラグ 37とを備え、 W プラグ 37の下端と選択トランジスタ 3のドレイン拡散層 25とが、 Wプラグ 37の上端と 下部配線 35とがそれぞれ接続され、即ち Wプラグ 37及び下部配線 35を介して選択 トランジスタ 3のドレイン拡散層 25と TMR素子 11とが接続されて構成されて!ヽる。
[0069] ここで、 TMR素子 11の構成は、例えば下層から、
Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm) /Ta(30nm)とされる。ここで、 Taが電極層、 PtMnが反強磁性体層、 CoFe及び NiFeが 強磁性体層、 AlOxが絶縁層であり、図示の例では、電極層（不図示) Z反強磁性体 層（不図示) Z強磁性体層 32Z絶縁層 31Z強磁性体層 33Z電極層（不図示)とな る。
[0070] ビット線 71は、 TMR素子 11を囲む局所的な湾屈領域 73が形成されている。この 湾屈領域 73は、 TMR素子 11を中心とする屈曲状、ここでは略 U字状 (逆 U字状)と されている。湾屈領域 73は、層間絶縁膜 44内で TMR素子 11の上面と接続されるよ うにパターン形成されてなる上部 73aと、この上部 73a下の層間絶縁膜 41, 42に上 部 73aの両端部とそれぞれ接続するように形成された Wプラグ 73bとから略逆 U字状 に構成されている。ここで、下部配線 35とワード線 72との間隔が狭いほど、換言すれ ば層間絶縁膜 42の厚みが薄 ヽほど TMR素子 11に印加される磁界の強さが大きく なる。このことを絶縁性確保と共に考慮して、層間絶縁膜 42の厚みは lOOnm程度と することが好適である。
[0071] そして、ビット線 71の湾屈領域 73以外の直線状領域 74は、層間絶縁膜 43内で各 Wプラグ 73bと接続されて直線状に延在する部位であり、層間絶縁膜 43内でワード 線 72と同一階層位置（同一平面上)でワード線 72と互いに直交するように配設され ている。この配線構造により、メモリ部 2の層数が低減してメモリセル 1の更なる微細化 を可能とし、メモリセルアレイのレイアウトの高密度化及び合成磁界の強度の向上が 実現する。
[0072] ここで、ビット線 71やワード線 72、 Wプラグ 37, 73bのサイズを、 0. 18 μ mより大き く形成しても良ぐメモリセルの集積度に対応する。例えば、ビット線 71及びワード線 72の幅を 0. 35 /z m程度【こ形成しても良!ヽ。
[0073] (MRAMの製造方法）
図 11A—図 11E、図 12A—図 12E及び図 13A—図 13Bは、本実施形態による M RAMの製造方法を工程順に示す概略断面図である。本実施形態では、シリコン基 板 21上に選択トランジスタ 3が既に作製された状態 (選択トランジスタ 3の図示は省略 する）から、 MRAMを作製する場合を例示する。
[0074] 先ず、図 11Aに示すように、 CVD法によりシリコン基板 21上に SiOを堆積して層
2
間絶縁膜 43を形成し、この層間絶縁膜 43に深さ 0. 5 m程度の配線溝 8 la, 81b 及び配線溝 82をフォトリソグラフィ一により形成する。ここで、配線溝 81a, 81bはそれ ぞれビット線 71の湾屈領域 73以外の部分である直線状領域 74を形成するための溝 であり、配線溝 82はワード線 72を形成するための溝である。配線溝 81a, 81bの長 手方向と配線溝 82の長手方向とは互いに直交する。
[0075] そして、ノリアメタルとして例えば Ta膜を膜厚 30nm程度、シード Cu膜を膜厚 100η m程度にスパッタ法で成長させ、メツキ法により Cuを膜厚 0. 8 m程度に形成して配 線溝 81a, 81b, 82を完全に埋める。その後、 CMPにより表面の Cuを研磨除去して 平坦化し、配線溝 81a, 81bを Cuで充填してなるビット線 71の直線状領域 74と共に 、配線溝 82を Cuで充填されてなるワード線 72を形成する。 [0076] 続いて、図 1 IBに示すように、 CVD法によりワード線 72及び直線状領域 74を覆う ように層間絶縁膜 43上に SiOを膜厚 0.： L m程度に堆積し、層間絶縁膜 42を形成
2
する。その後、層間絶縁膜 42, 43に選択トランジスタ 3のドレイン拡散層 25の表面の 一部を露出させるように図中破線で示す接続孔 52を形成し、 CVD法によりこの接続 孔 52内をタングステン (W)で埋め込み、 CMPにより表面を平坦ィ匕して、図中破線で 示す Wプラグ 37を形成する。
[0077] 続いて、図 11Cに示すように、層間絶縁膜 42上に例えばスパッタ法により後に下層 配線となる導電膜 53を形成した後、スパッタ法により連続的に
Ta/PtMn/CoFe/Ru/CoFe/A10x/NiFe/Ta及び SiN等のキャップ膜 54を形成する。 ここで、 AlOxについては、例えば酸素ラジカルで酸ィ匕を制御する。
[0078] 続、て、図 11Dに示すように、 Ta/PtMn/CoFe/Ru/CoFe/A10x/NiFe/Ta及びキヤ ップ膜 54をフォトリソグラフィ一によりパターユングして、強磁性体層 32、絶縁層 31、 強磁性体層 33力 なる TMR素子 11を形成する。この TMR素子 11上にはキャップ 膜 54が同様にパターユングされている。その後、 Wプラグ 37と接続され、素子間分 離をなす配線形状に導電膜 53をフォトリソグラフィ一によりパターユングし、下部配線 35を形成する。
[0079] 続いて、図 11Eに示すように、 CVD法により、 TMR素子 11を覆うように厚く（0. 1 m程度) SiOを堆積し、層間絶縁膜 41を形成する。
2
[0080] 続いて、図 12Aに示すように、層間絶縁膜 41, 42に各直線状領域 74の一端をそ れぞれ露出させる接続孔 55をそれぞれ形成する。
[0081] 続いて、図 12Bに示すように、 CVD法により各接続孔 55内をタングステン (W)で埋 め込むように層間絶縁膜 41上に W膜 56を堆積する。
[0082] 続いて、図 12Cに示すように、接続孔 55のみが Wで充填されるように、層間絶縁膜
41をストッパーとして W膜 56の表面を平坦ィ匕して、 Wプラグ 73bを形成する。
[0083] 続いて、図 12Dに示すように、 CVD法により、 Wプラグ 73bの上端を覆うように SiO
2 を膜厚 0. 3 μ m程度に堆積し、層間絶縁膜 44を形成する。
[0084] 続いて、図 12Eに示すように、 Wプラグ 73bの上面及び TMR素子 11の上面が露 出するように、層間絶縁膜 44, 41 (の上層）にフォトリソグラフィ一により深さ 0. 4nm 程度の配線溝 83を形成する。この配線溝 83は、ビット線 71の湾屈領域 73以外の部 分である直線状領域 74を形成するための溝であり、深さ 0. 4nm程度に形成されて いるために Wプラグ 73b及び TMR素子 11の上面が配線溝 83の底面に確実に露出 する。
[0085] 続いて、図 13Aに示すように、ノリアメタルとして例えば Ta膜 (不図示）を膜厚 30η m程度、シード Cu膜 (不図示)を膜厚 lOOnm程度にスパッタ法で成長させ、メツキ法 により Cu膜 59を膜厚 0. 8 m程度に形成して配線溝 84を完全に埋める。
[0086] 続いて、図 13Bに示すように、層間絶縁膜 44の表層が除去されるまで、 CMPによ り表面の Cu膜 59を研磨除去して平坦ィ匕し、配線溝 84を Cuで充填し、 Wプラグ 73b と共に略逆 U字状の湾屈領域 73を構成する上部 73aを形成する。このとき、直線状 領域 74と湾屈領域 73とが接続されて一体ィ匕し、ビット線 71が形成される。
し力る後、不図示の保護膜等の形成を経て、 MRAMを完成させる。
[0087] 以上説明したように、本実施形態の MRAMは、ビット線 71に、 TMR素子 11を囲 むように TMR素子 11から離間する局所的な湾屈領域 73を有しており、この構造によ り TMR素子 11に磁界を集中させることができる。従って、 MRAMの更なる微細化の 要請を満たしつつも、メモリセル 1へのデータ書き込み時における大幅な省電力化を 実現することができる。
[0088] [第 3の実施形態]
本実施形態では、ワード線及びビット線の双方にそれぞれ U字状の湾屈領域が形 成されてなる MRAMを例示する。
[0089] (MRAMの構成）
図 14は、第 3の実施形態による MRAMの概略構成を示す平面図、図 15Aは図 14 の I Γに沿った断面図、図 15Bは図 14の II II'に沿った断面図である。
[0090] この MRAMは、複数のメモリセル 1が例えばマトリクス状に配設されてメモリセルァ レイを構成してなるものである。各メモリセル 1は、 MTJからなる TMR素子 11を備え たメモリ部 2と、複数のメモリセル 1から当該メモリセル 1を選択するための選択トランジ スタ 3とを有して構成されて 、る。
[0091] 選択トランジスタ 3は、例えば 0. 18 μ mルールに従う pMOSトランジスタであり、例 えばシリコン基板 21上にゲート絶縁膜 22を介して帯状にパターユングされてなるゲ ート電極 23と、このゲート電極 23の両側におけるシリコン薄膜 21の表層に p型不純 物が導入されてなるソース拡散層 24及びドレイン拡散層 25とを備えて構成されてい る。
[0092] メモリ部 2は、薄い絶縁層 31を挟持する強磁性体層 32, 33を有し、層間絶縁膜 41 内に埋設されてなる TMR素子 11と、 TMR素子 11の強磁性体層 33と接続されてな るビット線 91と、層間絶縁膜 42上でパターユングされ、 TMR素子 11の強磁性体層 3 2と接続されてなる下部配線 35と、ビット線 91と直交するように延在するワード線 95と 、下部配線 35と接続してなる Wプラグ 37とを備え、 Wプラグ 37の下端と選択トランジ スタ 3のドレイン拡散層 25とが、 Wプラグ 37の上端と下部配線 35とがそれぞれ接続さ れ、即ち Wプラグ 37及び下部配線 35を介して選択トランジスタ 3のドレイン拡散層 25 と TMR素子 11とが接続されて構成されて 、る。
[0093] ここで、 TMR素子 11の構成は、例えば下層から、
Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm) /Ta(30nm)とされる。ここで、 Taが電極層、 PtMnが反強磁性体層、 CoFe及び NiFeが 強磁性体層、 AlOxが絶縁層であり、図示の例では、電極層（不図示) Z反強磁性体 層（不図示) Z強磁性体層 32Z絶縁層 31Z強磁性体層 33Z電極層（不図示)とな る。
[0094] ビット線 91は、 TMR素子 11を囲む局所的な湾屈領域 93が形成されている。この 湾屈領域 93は、 TMR素子 11を中心とする屈曲状、ここでは略 U字状 (逆 U字状)と されている。即ちビット線 91は、図 15Aに示すように、層間絶縁膜 44内で TMR素子 11の上面と接続されるようにパターン形成された上部 92と、上部 92の下で当該上部 92の各端部とそれぞれ接続されるように層間絶縁膜 43内で直線状に延在する直線 状領域 94とから構成されており、上部 92とその両端部における各直線状領域 94の 接続部 94aとから、略逆 U字状の湾屈領域 93が構成されて ヽる。
[0095] ワード線 95は、 TMR素子 11を囲むように、ビット線 91の湾屈領域 93と対向する部 位に TMR素子 11から離間する局所的な湾屈領域 96が形成されている。この湾屈 領域 96は、 TMR素子 11を中心とする屈曲状、ここでは略 U字状とされている。湾屈 領域 96は、図 15Bに示すように、層間絶縁膜 43内でゲート電極 23の上方にパター ン形成されてなる底部 96aと、この底部 96a上の層間絶縁膜 42に底部 96aの両端部 とそれぞれ接続するように形成された Wプラグ 96bとから構成されて 、る。
[0096] ここで、下部配線 35とワード線 95の湾屈領域 96との間隔が狭いほど、換言すれば 層間絶縁膜 42の厚みが薄 、ほど TMR素子 11に印加される磁界の強さが大きくなる 。このことを絶縁性確保と共に考慮して、層間絶縁膜 42の厚みは lOOnm程度とする ことが好適である。
[0097] そして、ワード線 95の湾屈領域 96以外の各直線状領域 97は、層間絶縁膜 42上で 各 Wプラグ 96bと接続されて直線状に延在する部位であり、層間絶縁膜 42上で TM R素子 11及びビット線 91の各直線状領域 94と同一階層位置（同一平面上）に配設 されており、直線状領域 97と直線状領域 94とが直交している。即ち、 TMR素子 11、 ワード線 95の直線状領域 97、及びビット線 91の各直線状領域 94が共に同一平面 上で層間絶縁膜 41内に埋設されている。この配線構造により、メモリ部 2の層数が低 減してメモリセル 1の更なる微細化を可能とし、メモリセルアレイのレイアウトの高密度 化及び合成磁界の強度の向上が実現する。
[0098] ここで、ビット線 91やワード線 95、 Wプラグ 37, 96bのサイズを、 0. 18 μ mより大き く形成しても良ぐメモリセルの集積度に対応する。例えば、ビット線 91及びワード線 95の幅を 0. 35 /z m程度【こ形成しても良!ヽ。
[0099] (MRAMの製造方法）
図 16A—図 16G及び図 17A—図 17Eは、第 3の実施形態による MRAMの製造 方法を工程順に示す概略断面図である。ここでは、シリコン基板 21上に選択トランジ スタ 3が既に作製された状態 (選択トランジスタ 3の図示は省略する）から、図 15A,図 15Bに相当する構成を作製する場合を例示し、各図において、左側が図 15Aと同様 に図 14の I Γに沿った断面に相当し、右側が図 15Bと同様に図 14の II II'に沿つ た断面に相当する。
[0100] 先ず、図 16Aに示すように、 CVD法によりシリコン基板 21上に SiOを堆積して層
2
間絶縁膜 43を形成し、この層間絶縁膜 43に深さ 0. 5 m程度の配線形状の溝 (配 線溝） 51をフォトリソグラフィ一により形成する。そして、ノリアメタルとして例えば Ta膜 を膜厚 30nm程度、シード Cu膜を膜厚 lOOnm程度にスパッタ法で成長させ、メツキ 法により Cuを膜厚 0. 8 m程度に形成して配線溝 51を完全に埋める。その後、化 学機械研磨法（Chemical Mechanical Polishing: CMP)で表面の Cuを除去し、配線 溝 51内に湾屈領域 96の底部 96aを形成する。
[0101] 続いて、図 16Bに示すように、 CVD法により底部 40aを覆うように層間絶縁膜 43上 に SiOを膜厚 0. 1 μ m程度に堆積し、層間絶縁膜 42を形成する。その後、層間絶
2
縁膜 42, 43に選択トランジスタ 3のドレイン拡散層 25の表面の一部を露出させるよう に図中破線で示す接続孔 52を形成するとともに、底部 96aの両端部を露出させるよ うに図中破線で示す接続孔 55を形成する。
[0102] 続いて、図 16Cに示すように、 CVD法により接続孔 52, 55内をタングステン (W)で 埋め込み、 CMPにより表面を平坦ィ匕して、図中破線で示す Wプラグ 37, 96bをそれ ぞれ形成する。このとき、底部 96aとその両端に接続された Wプラグ 96bとからなる略 U字状の湾屈領域 96が形成される。
[0103] 続いて、層間絶縁膜 42上に例えばスパッタ法により後に下層配線となる導電膜 53 を开成した後、スパッタ法により連続的に Ta/PtMn/CoFe/Ru/CoFe/AlOx/NiFe/Ta 及び SiN等のキャップ膜 54を形成する。ここで、 AlOxについては、例えば酸素ラジカ ルで酸化を制御する。
[0104] 続いて、図 16Dに示すように、 Ta/PtMn/CoFe/Ru/CoFe/AlOx/NiFe/Ta及びキヤ ップ膜 54をフォトリソグラフィ一によりパターユングして、強磁性体層 32、絶縁層 31、 強磁性体層 33力 なる TMR素子 11を形成する。この TMR素子 11上にはキャップ 膜 54が同様にパターユングされている。その後、 Wプラグ 37と接続され、素子間分 離をなす配線形状に導電膜 53をフォトリソグラフィ一によりパターユングし、下部配線 35を形成する。
[0105] 続いて、図 16Eに示すように、 CVD法により、 TMR素子 11を覆うように厚く（0. 1 m程度) SiOを堆積し、層間絶縁膜 41を形成する。
2
[0106] 続いて、図 16Fに示すように、各 Wプラグ 40bの表面が露出するように、層間絶縁 膜 41にフォトリソグラフィ一により深さ 0. l /z m程度の配線溝 101a, 101b (左図）及 び配線溝 102a, 102b (右図）を形成する。ここで、配線溝 101a, 101bはビット線 91 の各直線状領域 94を形成するための溝であり、配線溝 102a, 102bはワード線 95の 各直線状領域 97を形成するための溝であって、配線溝 101a, 101bと配線溝 102a , 102bは互いに直交するように形成される。
このとき、 TMR素子 11は層間絶縁膜 41に覆われて 、る。
[0107] 続 ヽて、図 176G【こ示すよう【こ、 CVD法【こより酉己線溝 101a, 101b及び 102a, 102 b内をバリアメタルとして例えば Ta膜 (不図示)を膜厚 30nm程度、シード Cu膜 (不図 示）を膜厚 lOOnm程度にスパッタ法で成長させ、メツキ法により Cu膜 59を形成して 配線溝 101a, 101b及び 102a, 102bを完全に埋める。
[0108] 続いて、図 17Aに示すように、層間絶縁膜 41の表層が除去されるまで、 CMPによ り表面の Cuを研磨除去して平坦化し、配線溝 101a, 10 lbを Cuで充填されてなる各 直線状領域 94を形成するとともに、配線溝 102a, 102bを Cuで充填されてなる各直 線状領域 97を形成する。このとき、右図のように、直線状領域 97と湾屈領域 96とが 接続されて一体化し、ワード線 95が形成される。
[0109] 続いて、図 17Bに示すように、 CVD法により平坦ィ匕された層間絶縁膜 41、直線状 領域 94及び直線状領域 97上に SiOを膜厚 0. 3 m程度に堆積して層間絶縁膜 4
2
4を形成する。
[0110] 続いて、図 17Cに示すように、 TMR素子 11の上面が露出するとともに各直線状領 域 94の端部の表層が若干抉れるように、層間絶縁膜 44にフォトリソグラフィ一により 深さ 0. 4nm程度の配線溝 103を形成する。この配線溝 103は、ビット線 91の湾屈領 域 93を成す上部 92を形成するための溝であり、深さ 0. 4nm程度に形成されている ために TMR素子 11の上面が配線溝 103の底面に確実に露出する。
[0111] 続いて、図 17Dに示すように、ノリアメタルとして例えば Ta膜 (不図示）を膜厚 30η m程度、シード Cu膜 (不図示)を膜厚 lOOnm程度にスパッタ法で成長させ、メツキ法 により Cu膜 59を膜厚 0. 8 m程度に形成して配線溝 103を完全に埋める。
[0112] 続いて、図 17Eに示すように、層間絶縁膜 44の表層が除去されるまで、 CMPによ り表面の Cu膜 59を研磨除去して平坦ィ匕し、配線溝 103を Cuで充填し、直線状領域 94の接続部 94aと共に略逆 U字状の湾屈領域 93を構成する上部 92を形成する。こ のとき、直線状領域 94と上部 92とが接続されて一体ィ匕し、ビット線 91が形成される。 し力る後、不図示の保護膜等の形成を経て、 MRAMを完成させる。
[0113] 以上説明したように、本実施形態の MRAMは、ビット線 91には TMR素子 11を囲 む局所的な湾屈領域 93を、ワード線 95には TMR素子 11を囲むように TMR素子 11 力も離間する局所的な湾屈領域 96を有しており、この構造により TMR素子 11に磁 界を集中させることができる。従って、 MRAMの更なる微細化の要請を満たしつつも 、メモリセル 1へのデータ書き込み時における大幅な省電力化を実現することができ る。
[0114] [第 4の実施形態]
本実施形態では、ワード線及びビット線の双方にそれぞれ U字状の湾屈領域が形 成されてなる、 、わゆるクロスポイント型の MRAMを例示する。
[0115] 図 18は、第 4の実施形態による MRAMの概略構成を示す斜視図である。図 18で は便宜上、 1つのメモリセルのみを示し、また各種の絶縁膜や層間絶縁膜の図示を 省略している。
[0116] この MRAMは、複数のメモリセル 1が例えばマトリクス状に配設されてメモリセルァ レイを構成してなるものである。各メモリセル 100は、 MTJからなる TMR素子 11を備 えたメモリ部であり、選択トランジスタを有することなく所望のメモリセル 100を選択す ることが可能である。
[0117] このメモリセル 100は、薄い絶縁層 31を挟持する強磁性体層 32, 33を有してなる T MR素子 11と、 TMR素子 11の上層である強磁性体層 33と接続されてなるビット線 1 11と、 TMR素子 11の下層である強磁性体層 32と接続されてなるワード線 112とを 備えて構成されている。
[0118] ここで、 TMR素子 11の構成は、例えば下層から、
Ta(40nm)/PtMn(15nm)/CoFe(2nm)/Ru(0.9nm)/CoFe(3nm)/AlOx(1.2nm)/NiFe(6nm) /Ta(30nm)とされる。ここで、 Taが電極層、 PtMnが反強磁性体層、 CoFe及び NiFeが 強磁性体層、 AlOxが絶縁層であり、図示の例では、電極層（不図示) Z反強磁性体 層（不図示) Z強磁性体層 32Z絶縁層 31Z強磁性体層 33Z電極層（不図示)とな る。
[0119] ビット線 111は、 TMR素子 11を囲む局所的な湾屈領域 113が形成されている。こ の湾屈領域 113は、 TMR素子 11を中心とする屈曲状、ここでは略逆 U字状とされて いる。
[0120] ワード線 112は、 TMR素子 11を囲む局所的な湾屈領域 114が形成されている。こ の湾屈領域 114は、 TMR素子 11を中心とする屈曲状、ここでは略 U字状とされてい る。
[0121] そして、ビット線 111の湾屈領域 113以外の各直線状領域 115は直線状に延在す る部位であり、ワード線 112の湾屈領域 114以外の各直線状領域 116は直線状に延 在する部位である。 TMR素子 11、ビット線 111の各直線状領域 113、及びワード線 112の湾屈領域 114は全て同一階層位置（同一平面上）に配設されており、直線状 領域 115と直線状領域 116とが直交している。この配線構造により、メモリセル 100の 層数が低減してメモリセル 1の更なる微細化を可能とし、メモリセルアレイのレイアウト の高密度化及び合成磁界の強度の向上が実現する。
[0122] ここで、ビット線 111やワード線 112のサイズを、 0. 18 mより大きく形成しても良く 、メモリセルの集積度に対応する。例えば、ビット線 111及びワード線 112の幅を 0. 3 5 μ m程度に形成しても良!、。
[0123] 以上説明したように、本実施形態の MRAMは、ビット線 111には TMR素子 11を 囲む局所的な湾屈領域 113を、ワード線 112には TMR素子 11を囲む局所的な湾 屈領域 114を有しており、この構造により TMR素子 11に磁界を集中させることができ る。従って、 MRAMの更なる微細化の要請を満たしつつも、メモリセル 100へのデー タ書き込み時における大幅な省電力化を実現することができる。また、本実施形態の MRAMはクロスポイント型であり、メモリセルに選択トランジスタを有しないため、更な る小型化 ·高集積ィ匕が可能となる。
産業上の利用可能性
[0124] 本発明によれば、比較的簡易な構成により、装置の更なる微細化の要請を満たし つつも、メモリセルへのデータ書き込み時における大幅な省電力化を実現する信頼 性の高 、磁気記憶装置が実現する。

Claims

請求の範囲
[I] 磁化の変化を利用して磁気記憶を行う磁気記憶素子と、
前記磁気記憶素子の上下において互いにねじれの位置にある一対の配線と を含み、
前記一対の配線の少なくとも一方は、前記磁気記憶素子を囲むように当該磁気記 憶素子力 離間する局所的な湾屈領域が形成されてなることを特徴とする磁気記憶 装置。
[2] 前記磁気記憶素子は、トンネルバリア層を挟む下部強磁性体層及び上部強磁性 体層を有する少なくとも 3層構造の強磁性トンネル接合であることを特徴とする請求 項 1に記載の磁気記憶装置。
[3] 前記湾屈領域は、前記磁気記憶素子を中心とする円弧状に形成されてなることを 特徴とする請求項 1に記載の磁気記憶装置。
[4] 前記湾屈領域は、前記磁気記憶素子を中心とする屈曲状に形成されてなることを 特徴とする請求項 1に記載の磁気記憶装置。
[5] 前記一対の配線は、一方が前記湾屈領域を有しており、他方が直線状に形成され てなることを特徴とする請求項 1に記載の磁気記憶装置。
[6] 前記一対の配線は、双方がそれぞれ前記湾屈領域を有してなることを特徴とする 請求項 1に記載の磁気記憶装置。
[7] 前記一対の配線は、平面視において互いに直交することを特徴とする請求項 1に 記載の磁気記憶装置。
[8] 前記湾屈領域の形成された前記配線は、前記磁気記憶素子を前記湾屈領域によ り形成される空間の内部に包含することを特徴とする請求項 1に記載の磁気記憶装 置。
[9] 前記磁気記憶素子に対応し、当該磁気記憶素子を選択するための選択素子を含 むことを特徴とする請求項 1に記載の磁気記憶装置。
[10] 前記一対の配線は、前記磁気記憶素子を上下で挟持するように当該磁気記憶素 子と接続されて ヽることを特徴とする請求項 1に記載の磁気記憶装置。
[II] 前記一対の配線は、前記湾屈領域以外の部位において、同一平面内に位置する ことを特徴とする請求項 1に記載の磁気記憶装置。
[12] 前記一対の配線及び前記磁気記憶素子は、前記湾屈領域以外の部位において、 同一平面内に位置することを特徴とする請求項 1に記載の磁気記憶装置。
[13] 前記一対の配線の少なくとも一部を覆うように磁性膜クラッド層が形成されてなるこ とを特徴とする請求項 1に記載の磁気記憶装置。
[14] 半導体基板上に磁気記憶素子を選択するための選択素子を形成する工程と、 前記選択素子を覆う第 1の層間絶縁膜中に第 1の配線を形成する工程と、 前記第 1の配線を覆う第 2の層間絶縁膜中に前記第 1の配線の重心に対して対称 となるように貫通して接続してなる 2つのプラグを形成する工程と、
前記第 1の配線の重心上に強磁性体層、絶縁層、強磁性体層からなる TMR素子 を形成する工程と、
前記 TMR素子を覆って、前記プラグを露出するように第 3の層間絶縁膜を形成す る工程と、
前記第 3の層間絶縁膜に埋め込まれた第 2の配線を形成する工程と
を含むことを特徴とする磁気記憶装置の製造方法。
[15] 前記第 3の層間絶縁膜を覆う第 4の層間絶縁膜を形成する工程と、
前記 TMR素子の表面を露出するように前記第 4の層間絶縁膜を貫通して第 3の層 間絶縁膜に溝を形成する工程と、
前記溝に埋め込められた第 3の配線とを形成する工程と
を更に含むことを特徴とする請求項 14に記載の磁気記憶装置の製造方法。
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