JP2000195251A - 磁気抵抗ランダムアクセスメモリ - Google Patents
磁気抵抗ランダムアクセスメモリInfo
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
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Abstract
(57)【要約】
【課題】 高密度の磁気抵抗ランダムアクセスメモリを
提供する。 【解決手段】 上磁性層１１と前記上磁性層１１の下面
に形成されたバリア膜１０と前記上磁性層１１及び前記
バリア膜１０が複数形成された下磁性層９とを有する磁
気トンネル抵抗素子２と、前記磁気トンネル抵抗素子２
の上面に接続された上部電極４と、前記磁気トンネル抵
抗素子２の下面に接続された下部電極３と、を有する。
提供する。 【解決手段】 上磁性層１１と前記上磁性層１１の下面
に形成されたバリア膜１０と前記上磁性層１１及び前記
バリア膜１０が複数形成された下磁性層９とを有する磁
気トンネル抵抗素子２と、前記磁気トンネル抵抗素子２
の上面に接続された上部電極４と、前記磁気トンネル抵
抗素子２の下面に接続された下部電極３と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、磁気抵抗ランダム
アクセスメモリに関し、特に、磁気トンネル抵抗素子を
使用した磁気抵抗ランダムアクセスメモリに関する。
アクセスメモリに関し、特に、磁気トンネル抵抗素子を
使用した磁気抵抗ランダムアクセスメモリに関する。
【０００２】
【従来の技術】磁気抵抗ランダムアクセスメモリ（以
下、ＭＲＡＭという。）とは、情報の０又は１を磁性膜
のスピンの向きで判断するメモリである。このメモリに
使用される材料は、種々のものが提案されているが、中
でも磁気トンネル材料は、磁気抵抗変化及び電気抵抗が
共に、大きいので磁気トンネル抵抗素子の磁性膜の堆積
方向に電流を流すタイプのＭＲＡＭアレイに使用する場
合には有利である。
下、ＭＲＡＭという。）とは、情報の０又は１を磁性膜
のスピンの向きで判断するメモリである。このメモリに
使用される材料は、種々のものが提案されているが、中
でも磁気トンネル材料は、磁気抵抗変化及び電気抵抗が
共に、大きいので磁気トンネル抵抗素子の磁性膜の堆積
方向に電流を流すタイプのＭＲＡＭアレイに使用する場
合には有利である。
【０００３】この磁気トンネル抵抗素子は、絶縁膜を２
つの磁性膜で挟んだ構造を有している。この２つの磁性
膜のスピンのなす角度により、これらの磁性膜の間に流
れる磁気トンネル電流の大きさが変化することを利用し
て、これらの磁気トンネル抵抗素子に作用する磁界の大
きさを検出するものである。
つの磁性膜で挟んだ構造を有している。この２つの磁性
膜のスピンのなす角度により、これらの磁性膜の間に流
れる磁気トンネル電流の大きさが変化することを利用し
て、これらの磁気トンネル抵抗素子に作用する磁界の大
きさを検出するものである。
【０００４】この磁気トンネル抵抗素子を使用して情報
記録に使用する場合、１つの層は磁気トンネル抵抗素子
の動作範囲内（印加磁場範囲内）で、そのスピンの向き
が変化しないものである。他方の層は、その磁気スピン
の向きが磁気トンネル抵抗素子に印加された磁場の向き
に応じて変化できるようにしている。この結果得られる
２つの磁性膜の磁気スピンの向きの平行及び反平行に応
じた２つの磁性層間の抵抗の大きさを情報の０又は１に
対応させるものである。
記録に使用する場合、１つの層は磁気トンネル抵抗素子
の動作範囲内（印加磁場範囲内）で、そのスピンの向き
が変化しないものである。他方の層は、その磁気スピン
の向きが磁気トンネル抵抗素子に印加された磁場の向き
に応じて変化できるようにしている。この結果得られる
２つの磁性膜の磁気スピンの向きの平行及び反平行に応
じた２つの磁性層間の抵抗の大きさを情報の０又は１に
対応させるものである。
【０００５】この磁気トンネル抵抗素子を使用して、高
密度メモリを製作する場合、磁気トンネル抵抗素子を１
μｍ前後の大きさまで加工することができるが、夫々の
磁性層の磁気的な安定性を得るために、磁気トンネル抵
抗素子の長辺と短辺との比（以下、アスペクト比とい
う。）を３以上にすることが報告されている。このこと
は、特に、下磁性層を固定層（磁気スピンの向きが固定
されている。）とした場合に、重要である。また、磁気
トンネル抵抗素子の構造としては、ＩＢＭが提案してい
るように、２つの磁性層のうち、いずれかの磁性膜の大
きさを変えた構造において、安定した磁気トンネル抵抗
特性が得られることが報告されている。
密度メモリを製作する場合、磁気トンネル抵抗素子を１
μｍ前後の大きさまで加工することができるが、夫々の
磁性層の磁気的な安定性を得るために、磁気トンネル抵
抗素子の長辺と短辺との比（以下、アスペクト比とい
う。）を３以上にすることが報告されている。このこと
は、特に、下磁性層を固定層（磁気スピンの向きが固定
されている。）とした場合に、重要である。また、磁気
トンネル抵抗素子の構造としては、ＩＢＭが提案してい
るように、２つの磁性層のうち、いずれかの磁性膜の大
きさを変えた構造において、安定した磁気トンネル抵抗
特性が得られることが報告されている。
【０００６】
【発明が解決しようとする課題】しかし、上述の２つの
磁性膜うち、いずれかの磁性膜の大きさを変えた構造と
する場合において、アスペクト比を十分にとると、単位
面積あたりのビット密度が低下してしまうという問題点
がある。
磁性膜うち、いずれかの磁性膜の大きさを変えた構造と
する場合において、アスペクト比を十分にとると、単位
面積あたりのビット密度が低下してしまうという問題点
がある。
【０００７】また、磁気トンネル抵抗素子の間隔を空け
る必要があるためにアスペクト比を十分にとると、単位
面積あたりのビット密度が低下してしまうという問題点
もある。
る必要があるためにアスペクト比を十分にとると、単位
面積あたりのビット密度が低下してしまうという問題点
もある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、下部電極を２ビット以上の磁気トンネル抵
抗素子に対して共通する構成とすることにより、高密度
の磁気抵抗ランダムアクセスメモリを提供することを目
的とする。
のであって、下部電極を２ビット以上の磁気トンネル抵
抗素子に対して共通する構成とすることにより、高密度
の磁気抵抗ランダムアクセスメモリを提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明に係る磁気抵抗ラ
ンダムアクセスメモリは、上磁性層と前記上磁性層の下
面に形成されたバリア膜と前記上磁性層及び前記バリア
膜が複数形成された下磁性層とを有する磁気トンネル抵
抗素子と、前記磁気トンネル抵抗素子の上面に接続され
た上部電極と、前記磁気トンネル抵抗素子の下面に接続
された下部電極と、を有することを特徴とする。
ンダムアクセスメモリは、上磁性層と前記上磁性層の下
面に形成されたバリア膜と前記上磁性層及び前記バリア
膜が複数形成された下磁性層とを有する磁気トンネル抵
抗素子と、前記磁気トンネル抵抗素子の上面に接続され
た上部電極と、前記磁気トンネル抵抗素子の下面に接続
された下部電極と、を有することを特徴とする。
【００１０】本発明においては、前記下磁性層は、強磁
性体と反磁性体とを有することが好ましい。
性体と反磁性体とを有することが好ましい。
【００１１】また、本発明においては、前記下磁性層
は、Ｃｒと反磁性体とを有することが好ましい。
は、Ｃｒと反磁性体とを有することが好ましい。
【００１２】更に、本発明においては、前記バリア膜と
接する前記下磁性層は、Ｎｉ、Ｃｏ及びＦｅからなる群
から選択された１種又は全部を含む組成であることが好
ましい。
接する前記下磁性層は、Ｎｉ、Ｃｏ及びＦｅからなる群
から選択された１種又は全部を含む組成であることが好
ましい。
【００１３】本発明においては、複数の上磁性層及びバ
リア膜を下部磁性層に形成する構成にすることにより、
磁気抵抗ランダムアクセスメモリのビット密度は上磁性
層のパッキング密度だけで決定することができる。この
ために、従来の構造よりも大幅な密度増加を実現するこ
とができる。また、下磁性層は十分なアスペクト比とす
ることができるために、磁気的な安定性も密度増加と同
時に得ることができる。
リア膜を下部磁性層に形成する構成にすることにより、
磁気抵抗ランダムアクセスメモリのビット密度は上磁性
層のパッキング密度だけで決定することができる。この
ために、従来の構造よりも大幅な密度増加を実現するこ
とができる。また、下磁性層は十分なアスペクト比とす
ることができるために、磁気的な安定性も密度増加と同
時に得ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して説明する。図１（ａ）は、本発明の
実施例に係る磁気抵抗ランダムアクセスメモリの模式図
である。（ｂ）は、図１（ａ）のＡ−Ａ線による模式的
断面図である。図２は、本発明の実施例に係る磁気抵抗
ランダムアクセスメモリの等価回路を示す回路図であ
る。図３は、図１（ａ）のＢ−Ｂ線による断面図であ
る。
付の図面を参照して説明する。図１（ａ）は、本発明の
実施例に係る磁気抵抗ランダムアクセスメモリの模式図
である。（ｂ）は、図１（ａ）のＡ−Ａ線による模式的
断面図である。図２は、本発明の実施例に係る磁気抵抗
ランダムアクセスメモリの等価回路を示す回路図であ
る。図３は、図１（ａ）のＢ−Ｂ線による断面図であ
る。
【００１５】本実施例のＭＲＡＭ１において、磁気トン
ネル抵抗素子２は夫々下部電極３の上に形成されてい
る。また、磁気トンネル抵抗素子２には夫々ワードライ
ン１９が設けられている。即ち、図２に示すように、１
つの下部電極３に対して直列に接続されたダイオード１
２と磁気トンネル抵抗素子２が４つ接続されている。そ
して、異なる下部電極３同士を上部電極４で接続する構
成になっている。
ネル抵抗素子２は夫々下部電極３の上に形成されてい
る。また、磁気トンネル抵抗素子２には夫々ワードライ
ン１９が設けられている。即ち、図２に示すように、１
つの下部電極３に対して直列に接続されたダイオード１
２と磁気トンネル抵抗素子２が４つ接続されている。そ
して、異なる下部電極３同士を上部電極４で接続する構
成になっている。
【００１６】次に、ＭＲＡＭ１の構成について詳細に説
明する。図１（ｂ）及び図３に示すように、基板５の上
に、例えば、Ｔｉからなる第１導電膜６と、例えば、Ｃ
ｕからなる第２導電膜７とで構成される下部電極３が形
成されている。この下部電極３の上には、例えば、Ｒｈ
Ｍｎからなる反強磁性膜８が２つ形成されている。この
反強磁性膜８の上には、例えば、Ｃｏからなる下磁性層
９が形成され、この下磁性層９の上に、例えば、Ａｌ膜
を酸化処理することにより形成されたバリア膜１０が設
けられている。また、このバリア膜１０の上には、例え
ば、ＮｉＦｅからなる上磁性層１１が形成されている。
これらの反強磁性膜８、下磁性層９、バリア膜１０及び
上磁性層１１により磁気トンネル抵抗素子２が形成され
ている。即ち、同一の下電極３の上には、２つの磁気ト
ンネル抵抗素子２が形成されている。
明する。図１（ｂ）及び図３に示すように、基板５の上
に、例えば、Ｔｉからなる第１導電膜６と、例えば、Ｃ
ｕからなる第２導電膜７とで構成される下部電極３が形
成されている。この下部電極３の上には、例えば、Ｒｈ
Ｍｎからなる反強磁性膜８が２つ形成されている。この
反強磁性膜８の上には、例えば、Ｃｏからなる下磁性層
９が形成され、この下磁性層９の上に、例えば、Ａｌ膜
を酸化処理することにより形成されたバリア膜１０が設
けられている。また、このバリア膜１０の上には、例え
ば、ＮｉＦｅからなる上磁性層１１が形成されている。
これらの反強磁性膜８、下磁性層９、バリア膜１０及び
上磁性層１１により磁気トンネル抵抗素子２が形成され
ている。即ち、同一の下電極３の上には、２つの磁気ト
ンネル抵抗素子２が形成されている。
【００１７】更に、上磁性層１１の上には、例えば、Ｐ
ｔからなるショットキー膜１３が形成されている。この
ショットキー膜１３の上には、例えば、Ｐがドープされ
たＳｉからなる半導体膜１４が形成されている。そし
て、この半導体膜１４の上には、例えば、Ｔｉからなる
オーミック膜１５が半導体膜１４とオーミック結合する
ように形成されている。これらショットキー膜１３、半
導体膜１４及びオーミック膜１５により、ダイオード１
２が形成されている。
ｔからなるショットキー膜１３が形成されている。この
ショットキー膜１３の上には、例えば、Ｐがドープされ
たＳｉからなる半導体膜１４が形成されている。そし
て、この半導体膜１４の上には、例えば、Ｔｉからなる
オーミック膜１５が半導体膜１４とオーミック結合する
ように形成されている。これらショットキー膜１３、半
導体膜１４及びオーミック膜１５により、ダイオード１
２が形成されている。
【００１８】また、基板５、下部電極３及びダイオード
１２を覆うように、例えば、ＳｉＯ 2からなる層間絶縁
膜１６が形成されている。この層間絶縁膜１６には、磁
気トンネル抵抗素子２の上にコンタクトホール１７が開
口されている。このコンタクトホール１７を埋設するよ
うに、例えば、Ｃｕからなる上部電極４が形成されてい
る。このようにして、ＭＲＡＭ１が形成される。
１２を覆うように、例えば、ＳｉＯ 2からなる層間絶縁
膜１６が形成されている。この層間絶縁膜１６には、磁
気トンネル抵抗素子２の上にコンタクトホール１７が開
口されている。このコンタクトホール１７を埋設するよ
うに、例えば、Ｃｕからなる上部電極４が形成されてい
る。このようにして、ＭＲＡＭ１が形成される。
【００１９】上述のように、下部電極３の上に磁気トン
ネル抵抗素子２を２つ形成する構成とすることにより、
即ち、２つの磁気トンネル抵抗素子２で１つの下部電極
３を兼用する構成とすることにより、下磁性層９は十分
なアスペクト比とすることができる。このため、磁気的
な安定性が得られると共に、ＭＲＡＭ１のビット密度は
上磁性層１１のパッキング密度だけで決定するために、
従来の構造よりも大幅な密度増加を実現することができ
る。
ネル抵抗素子２を２つ形成する構成とすることにより、
即ち、２つの磁気トンネル抵抗素子２で１つの下部電極
３を兼用する構成とすることにより、下磁性層９は十分
なアスペクト比とすることができる。このため、磁気的
な安定性が得られると共に、ＭＲＡＭ１のビット密度は
上磁性層１１のパッキング密度だけで決定するために、
従来の構造よりも大幅な密度増加を実現することができ
る。
【００２０】また、上述のように、反強磁性膜８を形成
することにより、上磁性層１１が反転する印加磁場範囲
内で下磁性層９が反転しないように、十分な保磁力と交
換結合によって反転磁場を高磁場側にずらすことができ
る。
することにより、上磁性層１１が反転する印加磁場範囲
内で下磁性層９が反転しないように、十分な保磁力と交
換結合によって反転磁場を高磁場側にずらすことができ
る。
【００２１】次に、本実施例のＭＲＡＭ１の製造方法に
ついて図３乃至図５に基づいて説明する。図４（ａ）乃
至（ｄ）並びに図５（ａ）及び（ｂ）は、本発明の実施
例に係る磁気抵抗ランダムアクセスメモリの製造方法を
工程順に示す断面図である。
ついて図３乃至図５に基づいて説明する。図４（ａ）乃
至（ｄ）並びに図５（ａ）及び（ｂ）は、本発明の実施
例に係る磁気抵抗ランダムアクセスメモリの製造方法を
工程順に示す断面図である。
【００２２】図４（ａ）に示すように、先ず、予め、洗
浄した、例えば、シリコン基板からなる基板５をスパッ
タ装置にセットする。このスパッタ装置のチャンバを１
×１０-7Ｔｏｒｒ以下まで排気する。そして、例えば、
純度が９９．９９９９％のＡｒガスを圧力が４ｍＴｏｒ
ｒになるまでチャンバ内に導入する。チャンバ内に装備
されているスパッタガンに、例えば、２００Ｗの直流電
力を印加して、ターゲットサイズの直径が１２６ｍｍの
Ｔｉ及びＣｕのターゲットを使用して、成膜速度が１２
ｎｍ／分で第１導電膜６として、膜厚が１５ｎｍのＴｉ
膜を基板５の上に成膜する。この第１導電膜６の上に、
例えば、成膜速度が２５ｎｍ／分で第２導電膜７とし
て、膜厚が３００ｎｍのＣｕ膜を成膜する。
浄した、例えば、シリコン基板からなる基板５をスパッ
タ装置にセットする。このスパッタ装置のチャンバを１
×１０-7Ｔｏｒｒ以下まで排気する。そして、例えば、
純度が９９．９９９９％のＡｒガスを圧力が４ｍＴｏｒ
ｒになるまでチャンバ内に導入する。チャンバ内に装備
されているスパッタガンに、例えば、２００Ｗの直流電
力を印加して、ターゲットサイズの直径が１２６ｍｍの
Ｔｉ及びＣｕのターゲットを使用して、成膜速度が１２
ｎｍ／分で第１導電膜６として、膜厚が１５ｎｍのＴｉ
膜を基板５の上に成膜する。この第１導電膜６の上に、
例えば、成膜速度が２５ｎｍ／分で第２導電膜７とし
て、膜厚が３００ｎｍのＣｕ膜を成膜する。
【００２３】引き続き、例えば、４ｍＴｏｒｒのＡｒガ
ス雰囲気下において、ターゲットサイズの直径が１２６
ｍｍのスパッタガンに１００Ｗの直流電力を印加して、
成膜速度が６．５ｎｍ／分で反強磁性膜８として、膜厚
が５０ｎｍのＲｈＭｎ膜を成膜する。この反強磁性膜８
の上に、例えば、ターゲットサイズの直径が１２６ｍｍ
のスパッタガンに１００Ｗの直流電力を印加して、成膜
速度が６ｎｍ／分で下磁性膜９として、膜厚が３０ｎｍ
のＣｏ膜を成膜する。
ス雰囲気下において、ターゲットサイズの直径が１２６
ｍｍのスパッタガンに１００Ｗの直流電力を印加して、
成膜速度が６．５ｎｍ／分で反強磁性膜８として、膜厚
が５０ｎｍのＲｈＭｎ膜を成膜する。この反強磁性膜８
の上に、例えば、ターゲットサイズの直径が１２６ｍｍ
のスパッタガンに１００Ｗの直流電力を印加して、成膜
速度が６ｎｍ／分で下磁性膜９として、膜厚が３０ｎｍ
のＣｏ膜を成膜する。
【００２４】次に、下磁性膜９の上に、例えば、ターゲ
ットサイズの直径が１２６ｍｍのスパッタガンに２０Ｗ
の直流電力を印加し、成膜速度が２ｎｍ／分でＡｌを使
用して膜厚が１．８ｎｍのＡｌ膜を成膜する。Ａｌ膜の
成膜後、真空を破らずに、基板５を処理室に移動させ
て、例えば、純酸素をチャンバ内の圧力が１００Ｔｏｒ
ｒになるまで導入し、２０分間放置することにより、Ａ
ｌ膜の酸化処理を行う。これにより、酸化アルミニウム
からなるバリア膜１０を得る。
ットサイズの直径が１２６ｍｍのスパッタガンに２０Ｗ
の直流電力を印加し、成膜速度が２ｎｍ／分でＡｌを使
用して膜厚が１．８ｎｍのＡｌ膜を成膜する。Ａｌ膜の
成膜後、真空を破らずに、基板５を処理室に移動させ
て、例えば、純酸素をチャンバ内の圧力が１００Ｔｏｒ
ｒになるまで導入し、２０分間放置することにより、Ａ
ｌ膜の酸化処理を行う。これにより、酸化アルミニウム
からなるバリア膜１０を得る。
【００２５】次に、バリア膜１０の上に、例えば、ター
ゲットサイズの直径が１２６ｍｍのスパッタガンに１０
０Ｗの直流電力を印加し、成膜速度が６５ｎｍ／分で上
磁性膜１１として、膜厚が６５ｎｍのＮｉＦｅ膜を成膜
する。
ゲットサイズの直径が１２６ｍｍのスパッタガンに１０
０Ｗの直流電力を印加し、成膜速度が６５ｎｍ／分で上
磁性膜１１として、膜厚が６５ｎｍのＮｉＦｅ膜を成膜
する。
【００２６】次に、このスパッタ装置のチャンバを、例
えば、１×１０-7Ｔｏｒｒ以下まで排気する。そして、
例えば、Ａｒガスを圧力が４ｍＴｏｒｒになるまでチャ
ンバ内に導入する。チャンバ内に装備されているスパッ
タガンに、例えば、１００Ｗの直流電力を印加して、タ
ーゲットサイズの直径が１２６ｍｍのＰｔのターゲット
を使用して、成膜速度が９．８ｎｍ／分でショットキー
膜１３として、膜厚が３０ｎｍのＰｔ膜を上磁性膜１１
の上に成膜する。
えば、１×１０-7Ｔｏｒｒ以下まで排気する。そして、
例えば、Ａｒガスを圧力が４ｍＴｏｒｒになるまでチャ
ンバ内に導入する。チャンバ内に装備されているスパッ
タガンに、例えば、１００Ｗの直流電力を印加して、タ
ーゲットサイズの直径が１２６ｍｍのＰｔのターゲット
を使用して、成膜速度が９．８ｎｍ／分でショットキー
膜１３として、膜厚が３０ｎｍのＰｔ膜を上磁性膜１１
の上に成膜する。
【００２７】次に、例えば、原料ガスをＳｉＨ4＋ＰＨ3
とし、基板温度を４２０℃として、ＣＶＤ法により、半
導体膜１４として膜圧が５００ｎｍのＰをドープしたＳ
ｉをショットキー膜１３の上に成膜する。そして、イオ
ンプレーティング装置を使用して半導体膜１４にＰを５
×１０15打ちこむ。次に、例えば、圧力が３．６ｍＴｏ
ｒｒになるまでＡｒガスを真空チャンバ内に導入し、タ
ーゲットサイズの直径が１２６ｍｍのスパッタガンに１
００Ｗの直流電力を印加し、成膜速度が１１ｎｍ／分で
オーミック膜１５として、膜厚が２００ｎｍのＴｉ膜を
成膜する。
とし、基板温度を４２０℃として、ＣＶＤ法により、半
導体膜１４として膜圧が５００ｎｍのＰをドープしたＳ
ｉをショットキー膜１３の上に成膜する。そして、イオ
ンプレーティング装置を使用して半導体膜１４にＰを５
×１０15打ちこむ。次に、例えば、圧力が３．６ｍＴｏ
ｒｒになるまでＡｒガスを真空チャンバ内に導入し、タ
ーゲットサイズの直径が１２６ｍｍのスパッタガンに１
００Ｗの直流電力を印加し、成膜速度が１１ｎｍ／分で
オーミック膜１５として、膜厚が２００ｎｍのＴｉ膜を
成膜する。
【００２８】次に、図４（ｂ）に示すように、下部電極
３の形状にレジストをパターニングする。そして、例え
ば、投入電力を５００Ｖ、４００ｍＡとし、ガス圧を
０．２ｍＴｏｒｒとし、エッチング速度を７０ｎｍ／分
として、イオンミリングにより、下部電極３をエッチン
グする。エッチング終了後にアセトンでレジストを除去
する。
３の形状にレジストをパターニングする。そして、例え
ば、投入電力を５００Ｖ、４００ｍＡとし、ガス圧を
０．２ｍＴｏｒｒとし、エッチング速度を７０ｎｍ／分
として、イオンミリングにより、下部電極３をエッチン
グする。エッチング終了後にアセトンでレジストを除去
する。
【００２９】次に、図４（ｃ）に示すように、磁気トン
ネル抵抗素子２の形状にレジストをパターニングする。
次に、エッチング条件を例えば、投入電力を５００Ｖ、
４００ｍＡとし、ガス圧を０．２ｍＴｏｒｒとし、エッ
チング速度を２０ｎｍ／分とし、ビーム角度を０度とし
て、イオンミリングにより磁気トンネル抵抗素子２をエ
ッチングする。エッチングは、上磁性層１１をパターニ
ングしたポイント、即ち、バリア膜１０を少し削ったと
ころで停止する。次に、所定のエッチングをした後に、
加工物の側壁に付着したいわゆる側壁デポを除去するた
めに、ビーム角度を６０度とし、それ以外は磁気トンネ
ル抵抗素子２と同一エッチング条件で、デポ物を削り取
る。そして、エッチング終了後にアセトンでレジストを
除去する。なお、磁気トンネル抵抗素子２の大きさは、
短辺が２μｍであり、長辺が８μｍである。
ネル抵抗素子２の形状にレジストをパターニングする。
次に、エッチング条件を例えば、投入電力を５００Ｖ、
４００ｍＡとし、ガス圧を０．２ｍＴｏｒｒとし、エッ
チング速度を２０ｎｍ／分とし、ビーム角度を０度とし
て、イオンミリングにより磁気トンネル抵抗素子２をエ
ッチングする。エッチングは、上磁性層１１をパターニ
ングしたポイント、即ち、バリア膜１０を少し削ったと
ころで停止する。次に、所定のエッチングをした後に、
加工物の側壁に付着したいわゆる側壁デポを除去するた
めに、ビーム角度を６０度とし、それ以外は磁気トンネ
ル抵抗素子２と同一エッチング条件で、デポ物を削り取
る。そして、エッチング終了後にアセトンでレジストを
除去する。なお、磁気トンネル抵抗素子２の大きさは、
短辺が２μｍであり、長辺が８μｍである。
【００３０】次に、再度、エッチングが終了したものを
スパッタ装置の真空チャンバ内に基板５を設置する。次
に、例えば、真空チャンバ内を２×１０-6Ｔｏｒｒ以下
に真空排気した後、５ｍＴｏｒｒのＡｒガスを導入す
る。図４（ｄ）に示すように、例えば、直径が１２６ｍ
ｍのＳｉＯ2のターゲットに９００Ｗの電力と１３．５
６ＭＨｚの周波数とを印加して、成膜速度が１３ｎｍ／
分で層間絶縁膜１６として、膜厚が１０００ｎｍのＳｉ
Ｏ2膜を成膜する。
スパッタ装置の真空チャンバ内に基板５を設置する。次
に、例えば、真空チャンバ内を２×１０-6Ｔｏｒｒ以下
に真空排気した後、５ｍＴｏｒｒのＡｒガスを導入す
る。図４（ｄ）に示すように、例えば、直径が１２６ｍ
ｍのＳｉＯ2のターゲットに９００Ｗの電力と１３．５
６ＭＨｚの周波数とを印加して、成膜速度が１３ｎｍ／
分で層間絶縁膜１６として、膜厚が１０００ｎｍのＳｉ
Ｏ2膜を成膜する。
【００３１】次に、図５（ａ）に示すように、成膜した
層間絶縁膜１６の上にコンタクトホール１７加工用のパ
ターニングを施し、エッチング条件として、例えば、投
入電力を５００Ｖ、４００ｍＡとし、ガス圧を０．２ｍ
Ｔｏｒｒとし、エッチング速度を３０ｎｍ／分とし、ビ
ーム角度を０度として、イオンミリングによりコンタク
トホール１７を開口する。次に、イオンミリング終了後
に例えば、アセトンを使用してレジストを除去する。
層間絶縁膜１６の上にコンタクトホール１７加工用のパ
ターニングを施し、エッチング条件として、例えば、投
入電力を５００Ｖ、４００ｍＡとし、ガス圧を０．２ｍ
Ｔｏｒｒとし、エッチング速度を３０ｎｍ／分とし、ビ
ーム角度を０度として、イオンミリングによりコンタク
トホール１７を開口する。次に、イオンミリング終了後
に例えば、アセトンを使用してレジストを除去する。
【００３２】次に、コンタクトホール１７の形成が終了
したものを、真空チャンバにセットして、例えば、真空
チャンバ内を２×１０-6Ｔｏｒｒ以下まで真空排気した
後に、５ｍＴｏｒｒのＡｒガスを導入する。そして、図
５（ｂ）に示すように、例えば、直径が１２６ｍｍのＣ
ｕのターゲットに２００Ｗの電力と１３．５６ＭＨｚの
周波数とを印加して、成膜速度が３０ｎｍ／分で上部電
極４として、膜厚が３００ｎｍのＣｕ膜を成膜する。
したものを、真空チャンバにセットして、例えば、真空
チャンバ内を２×１０-6Ｔｏｒｒ以下まで真空排気した
後に、５ｍＴｏｒｒのＡｒガスを導入する。そして、図
５（ｂ）に示すように、例えば、直径が１２６ｍｍのＣ
ｕのターゲットに２００Ｗの電力と１３．５６ＭＨｚの
周波数とを印加して、成膜速度が３０ｎｍ／分で上部電
極４として、膜厚が３００ｎｍのＣｕ膜を成膜する。
【００３３】次に、上部電極４の形状にレジストでパタ
ーニングする。そして、例えば、投入電力を５００Ｖ、
４００ｍＡ、ガス圧を０．２ｍＴｏｒｒ、エッチング速
度を７０ｎｍ／分として、イオンミリングにより上部電
極４をエッチングして、切欠部１８を形成する。次に、
イオンミリング終了後に例えば、アセトンを使用してレ
ジストを除去する。これにより、図１に示すＭＲＡＭ１
が形成される。
ーニングする。そして、例えば、投入電力を５００Ｖ、
４００ｍＡ、ガス圧を０．２ｍＴｏｒｒ、エッチング速
度を７０ｎｍ／分として、イオンミリングにより上部電
極４をエッチングして、切欠部１８を形成する。次に、
イオンミリング終了後に例えば、アセトンを使用してレ
ジストを除去する。これにより、図１に示すＭＲＡＭ１
が形成される。
【００３４】この後に、エッチングが終了したものを真
空チャンバにセットし、これを２×１０-6Ｔｏｒｒ以下
まで排気する。次に、Ａｒガスを圧力が５ｍＴｏｒｒに
なるまで導入する。例えば、直径が１２６ｍｍのＳｉＯ
2のターゲットに電力が９００Ｗの高周波を印加して、
成膜速度が１３ｎｍ／分で第２層間絶縁膜（図示せず）
として、膜厚が１００ｎｍのＳｉＯ2膜を上部電極４の
上に成膜する。
空チャンバにセットし、これを２×１０-6Ｔｏｒｒ以下
まで排気する。次に、Ａｒガスを圧力が５ｍＴｏｒｒに
なるまで導入する。例えば、直径が１２６ｍｍのＳｉＯ
2のターゲットに電力が９００Ｗの高周波を印加して、
成膜速度が１３ｎｍ／分で第２層間絶縁膜（図示せず）
として、膜厚が１００ｎｍのＳｉＯ2膜を上部電極４の
上に成膜する。
【００３５】次に、第２層間絶縁膜に第２のコンタクト
ホール（図示せず）を開口する。真空チャンバにセット
し、これを２×１０-6Ｔｏｒｒ以下まで排気する。次
に、Ａｒガスを圧力が５ｍＴｏｒｒになるまで導入す
る。例えば、直径が１２６ｍｍのＣｕのターゲットに２
００Ｗの直流電力を印加して、成膜速度が３０ｎｍ／分
でワードライン１９（図示せず）として、膜厚が３００
ｎｍのＣｕ膜を第２のコンタクトホールを埋め込むよう
に成膜する。このワードライン形成後に必要に応じて配
線用のパッドを形成することもできる。
ホール（図示せず）を開口する。真空チャンバにセット
し、これを２×１０-6Ｔｏｒｒ以下まで排気する。次
に、Ａｒガスを圧力が５ｍＴｏｒｒになるまで導入す
る。例えば、直径が１２６ｍｍのＣｕのターゲットに２
００Ｗの直流電力を印加して、成膜速度が３０ｎｍ／分
でワードライン１９（図示せず）として、膜厚が３００
ｎｍのＣｕ膜を第２のコンタクトホールを埋め込むよう
に成膜する。このワードライン形成後に必要に応じて配
線用のパッドを形成することもできる。
【００３６】図６は、縦軸にセル電圧、横軸に印加磁場
をとり、本発明の実施例に係る磁気抵抗ランダムアクセ
スメモリの磁気抵抗変化を示すグラフ図である。上述の
ような構成のＭＲＡＭ１は、電圧を０．２５Ｖ印加する
と電流が発生する。また、図６に示すように、印加磁場
の大きさ及び向きに応じて、セル電圧が変化する。
をとり、本発明の実施例に係る磁気抵抗ランダムアクセ
スメモリの磁気抵抗変化を示すグラフ図である。上述の
ような構成のＭＲＡＭ１は、電圧を０．２５Ｖ印加する
と電流が発生する。また、図６に示すように、印加磁場
の大きさ及び向きに応じて、セル電圧が変化する。
【００３７】図７（ａ）及び（ｂ）はワードラインに印
加する電流波形を示す模式図であり、図７（ｃ）は、縦
軸にセル電圧、横軸にデータ書込繰返し数をとり、本発
明の実施例に係る磁気抵抗ランダムアクセスメモリのデ
ータ書込特性を示すグラフ図である。上述のような構成
のＭＲＡＭ１の上部電極４及び下部電極３との間に１０
ｍＡの電流を流しながら、図７（ａ）及び（ｂ）に示す
ように、ワードライン１９にピーク電流高が８０ｍＡの
パルス電流を１０ｎｓｅｃ印加した場合、図７（ｃ）に
示すように、パルスの向きに応じて、２．２ｍＶの応答
パルスが上部電極４と下部電極３との間に発生する。こ
れにより、情報を書き込むことができることがわかる。
加する電流波形を示す模式図であり、図７（ｃ）は、縦
軸にセル電圧、横軸にデータ書込繰返し数をとり、本発
明の実施例に係る磁気抵抗ランダムアクセスメモリのデ
ータ書込特性を示すグラフ図である。上述のような構成
のＭＲＡＭ１の上部電極４及び下部電極３との間に１０
ｍＡの電流を流しながら、図７（ａ）及び（ｂ）に示す
ように、ワードライン１９にピーク電流高が８０ｍＡの
パルス電流を１０ｎｓｅｃ印加した場合、図７（ｃ）に
示すように、パルスの向きに応じて、２．２ｍＶの応答
パルスが上部電極４と下部電極３との間に発生する。こ
れにより、情報を書き込むことができることがわかる。
【００３８】本実施例においては、Ａｌ膜の酸化処理に
より、最終的な１素子の抵抗は、２０ｋΩ・μｍ2であ
る。しかし、処理時間を延ばすことにより、２００ｋΩ
・μｍ2程度まで抵抗を増大させることができる。ま
た、Ａｌ膜の成膜後に真空チャンバ内に、酸素を１００
ｍＴｏｒｒ導入し、周波数が１３．５６ＭＨｚの高周波
により酸素プラズマを発生させ、Ａｌ膜を１分間酸素プ
ラズマに曝すことにより最終的な１素子の抵抗を１ＭΩ
・μｍ2まで大きくすることができる。
より、最終的な１素子の抵抗は、２０ｋΩ・μｍ2であ
る。しかし、処理時間を延ばすことにより、２００ｋΩ
・μｍ2程度まで抵抗を増大させることができる。ま
た、Ａｌ膜の成膜後に真空チャンバ内に、酸素を１００
ｍＴｏｒｒ導入し、周波数が１３．５６ＭＨｚの高周波
により酸素プラズマを発生させ、Ａｌ膜を１分間酸素プ
ラズマに曝すことにより最終的な１素子の抵抗を１ＭΩ
・μｍ2まで大きくすることができる。
【００３９】更に、バリア膜１０の作製方法は、純酸素
を使用する方法を使用したが、本発明は、特にこれに限
定されるものではなく、自然酸化法又は酸素プラズマに
変えて酸素イオンビームをＡｌ膜に照射して酸化させる
方法等を使用することができる。
を使用する方法を使用したが、本発明は、特にこれに限
定されるものではなく、自然酸化法又は酸素プラズマに
変えて酸素イオンビームをＡｌ膜に照射して酸化させる
方法等を使用することができる。
【００４０】また、本実施例においては、下部電極３と
してＣｕを使用したが、本発明は、特にこれに限定され
るものではなく、Ｗ、Ｔａ、Ａｕ、Ｍｏ及びＣｒ等の導
電性非磁性金属又は合金を使用することができる。ま
た、形成された２つの磁気トンネル抵抗素子２の間隔が
短い場合には、この非磁性の下部電極３を使用すること
なく、下磁性層９の一部又は全部をこの２つの磁気トン
ネル抵抗素子２と接続する下部電極３として使用するこ
とができる。更に、下部電極３に換えて反強磁性膜８又
は下磁性層９とＣｏとの積層膜を下部電極３として使用
することができる。
してＣｕを使用したが、本発明は、特にこれに限定され
るものではなく、Ｗ、Ｔａ、Ａｕ、Ｍｏ及びＣｒ等の導
電性非磁性金属又は合金を使用することができる。ま
た、形成された２つの磁気トンネル抵抗素子２の間隔が
短い場合には、この非磁性の下部電極３を使用すること
なく、下磁性層９の一部又は全部をこの２つの磁気トン
ネル抵抗素子２と接続する下部電極３として使用するこ
とができる。更に、下部電極３に換えて反強磁性膜８又
は下磁性層９とＣｏとの積層膜を下部電極３として使用
することができる。
【００４１】更にまた、上磁性層１１の上に、コンタク
トホール１７加工時の上磁性膜１１保護用のダミー膜を
成膜する構成とすることができる。この場合、ダミー膜
の材料は、下部電極３に使用したような非磁性金属又は
合金を使用することが好ましい。
トホール１７加工時の上磁性膜１１保護用のダミー膜を
成膜する構成とすることができる。この場合、ダミー膜
の材料は、下部電極３に使用したような非磁性金属又は
合金を使用することが好ましい。
【００４２】また、本実施例においては、反強磁性膜８
として、反磁性体であるＲｈＭｎを使用したが、本発明
は、特にこれに限定されるものではなく、ＦｅＭｎ又は
ＰｔＭｎ等の他の反強磁性材料を使用することができ
る。また、反強磁性膜８の代わりにＣｒ膜又は、保磁力
が十分に大きいＦｅＣｏ単膜を使用することもできる。
として、反磁性体であるＲｈＭｎを使用したが、本発明
は、特にこれに限定されるものではなく、ＦｅＭｎ又は
ＰｔＭｎ等の他の反強磁性材料を使用することができ
る。また、反強磁性膜８の代わりにＣｒ膜又は、保磁力
が十分に大きいＦｅＣｏ単膜を使用することもできる。
【００４３】更に、本実施例においては、下磁性層はＮ
ｉＦｅとしたが、本発明は、特にこれに限定されるもの
ではなく、Ｎｉ、Ｃｏ及びＦｅからなる群から選択され
た１種又は全部を含む組成ものを使用することができ
る。
ｉＦｅとしたが、本発明は、特にこれに限定されるもの
ではなく、Ｎｉ、Ｃｏ及びＦｅからなる群から選択され
た１種又は全部を含む組成ものを使用することができ
る。
【００４４】更にまた、本実施例においては、半導体膜
１４及びこの半導体膜１４の上下に形成されたショット
キー膜１３及びオーミック膜１５は、夫々Ｓｉ、Ｐｔ及
びＴｉとしたが、本発明は、特にこれらに限定されるも
のではなく、半導体膜１４の上下にショットキー膜１３
及びオーミック膜１５を形成することができればよい。
また、半導体膜１４は、ＧａＡｓ等の他の半導体材料を
使用することもできる。また、本発明においては、同一
の下部電極３に対して、磁気トンネル抵抗素子２を２ビ
ット以上直列に設ける構成とすればよく、本実施例に限
定されるものではない。
１４及びこの半導体膜１４の上下に形成されたショット
キー膜１３及びオーミック膜１５は、夫々Ｓｉ、Ｐｔ及
びＴｉとしたが、本発明は、特にこれらに限定されるも
のではなく、半導体膜１４の上下にショットキー膜１３
及びオーミック膜１５を形成することができればよい。
また、半導体膜１４は、ＧａＡｓ等の他の半導体材料を
使用することもできる。また、本発明においては、同一
の下部電極３に対して、磁気トンネル抵抗素子２を２ビ
ット以上直列に設ける構成とすればよく、本実施例に限
定されるものではない。
【００４５】
【発明の効果】以上詳述のように本発明においては、複
数の上磁性層及びバリア膜を下部磁性層に形成する構成
にすることにより、磁気抵抗ランダムアクセスメモリの
ビット密度は上磁性層のパッキング密度だけで決定する
ことができる。このため、従来の構造よりも大幅な密度
増加を実現することができる。また、下磁性層は十分な
アスペクト比とすることができるために、下磁性層の磁
気的な安定性も密度増加と同時に得ることができる。
数の上磁性層及びバリア膜を下部磁性層に形成する構成
にすることにより、磁気抵抗ランダムアクセスメモリの
ビット密度は上磁性層のパッキング密度だけで決定する
ことができる。このため、従来の構造よりも大幅な密度
増加を実現することができる。また、下磁性層は十分な
アスペクト比とすることができるために、下磁性層の磁
気的な安定性も密度増加と同時に得ることができる。
【図１】 （ａ）は、本発明の実施例に係る磁気抵抗ラ
ンダムアクセスメモリの模式図である。（ｂ）は、図１
（ａ）のＡ−Ａ線による模式的断面図である。
ンダムアクセスメモリの模式図である。（ｂ）は、図１
（ａ）のＡ−Ａ線による模式的断面図である。
【図２】 本発明の実施例に係る磁気抵抗ランダムアク
セスメモリの等価回路を示す回路図である。
セスメモリの等価回路を示す回路図である。
【図３】 図１（ａ）のＢ−Ｂ線による断面図である。
【図４】 （ａ）乃至（ｄ）は本発明の実施例に係る磁
気抵抗ランダムアクセスメモリの製造方法を工程順に示
す断面図である。
気抵抗ランダムアクセスメモリの製造方法を工程順に示
す断面図である。
【図５】 （ａ）及び（ｂ）は本発明の実施例に係る磁
気抵抗ランダムアクセスメモリの製造方法を工程順に示
す断面図である。
気抵抗ランダムアクセスメモリの製造方法を工程順に示
す断面図である。
【図６】 縦軸にセル電圧、横軸に印加磁場をとり、本
発明の実施例に係る磁気抵抗ランダムアクセスメモリの
磁気抵抗変化を示すグラフ図である。
発明の実施例に係る磁気抵抗ランダムアクセスメモリの
磁気抵抗変化を示すグラフ図である。
【図７】 （ａ）及び（ｂ）はワードラインに印加する
電流波形を示す模式図であり、（ｃ）は、縦軸にセル電
圧、横軸にデータ書込繰返し数をとり、本発明の実施例
に係る磁気抵抗ランダムアクセスメモリのデータ書込特
性を示すグラフ図である。
電流波形を示す模式図であり、（ｃ）は、縦軸にセル電
圧、横軸にデータ書込繰返し数をとり、本発明の実施例
に係る磁気抵抗ランダムアクセスメモリのデータ書込特
性を示すグラフ図である。
１；磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、
２；磁気トンネル抵抗素子、 ３；下部電極、 ４；上
部電極、 ５；基板、 ６；第１導電膜、 ７；第２導
電膜、 ８；反強磁性膜、 ９；下磁性層、 １０；バ
リア膜、 １１；上磁性層、１２；ダイオード、 １
３；ショットキー膜、 １４；半導体膜、１５；オーミ
ック膜、 １６；層間絶縁膜、 １７；コンタクトホー
ル、 １８；切欠部、 １９；ワードライン
２；磁気トンネル抵抗素子、 ３；下部電極、 ４；上
部電極、 ５；基板、 ６；第１導電膜、 ７；第２導
電膜、 ８；反強磁性膜、 ９；下磁性層、 １０；バ
リア膜、 １１；上磁性層、１２；ダイオード、 １
３；ショットキー膜、 １４；半導体膜、１５；オーミ
ック膜、 １６；層間絶縁膜、 １７；コンタクトホー
ル、 １８；切欠部、 １９；ワードライン
Claims (4)
- 【請求項１】 上磁性層と前記上磁性層の下面に形成さ
れたバリア膜と前記上磁性層及び前記バリア膜が複数形
成された下磁性層とを有する磁気トンネル抵抗素子と、
前記磁気トンネル抵抗素子の上面に接続された上部電極
と、前記磁気トンネル抵抗素子の下面に接続された下部
電極と、を有することを特徴とする磁気抵抗ランダムア
クセスメモリ。 - 【請求項２】 前記下磁性層は、強磁性体と反磁性体と
を有することを特徴とする請求項１に記載の磁気抵抗ラ
ンダムアクセスメモリ。 - 【請求項３】 前記下磁性層は、Ｃｒと反磁性体とを有
することを特徴とする請求項１に記載の磁気抵抗ランダ
ムアクセスメモリ。 - 【請求項４】 前記バリア膜と接する前記下磁性層は、
Ｎｉ、Ｃｏ及びＦｅからなる群から選択された１種又は
全部を含む組成であることを特徴とする請求項１乃至３
のいずれか１項に記載の磁気抵抗ランダムアクセスメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37457598A JP4560847B2 (ja) | 1998-12-28 | 1998-12-28 | 磁気抵抗ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37457598A JP4560847B2 (ja) | 1998-12-28 | 1998-12-28 | 磁気抵抗ランダムアクセスメモリ |
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