JP2003273335A - Ｍｒａｍデバイスにおいて用いるための改善されたダイオードおよびその製造方法 - Google Patents
Ｍｒａｍデバイスにおいて用いるための改善されたダイオードおよびその製造方法Info
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Abstract
(57)【要約】
【課題】テ゛ータ記憶テ゛ハ゛イス内のタ゛イオート゛を介して漏れ電流
を低減または排除することにより性能を改善するよう
な、タ゛イオート゛を備えたＭＲＡＭテ゛ハ゛イスの製造方法の提
供。 【解決手段】複数のワート゛線(26,28)と、複数のヒ゛ット線(2
0,22,24)と、メモリセル(40-50)の抵抗性交点アレイとを有するテ
゛ータ記憶テ゛ハ゛イスが開示される。各メモリセルはヒ゛ット線と、分離
タ゛イオート゛(88)とに接続され、分離タ゛イオート゛(88)はさらに個
々のワート゛線に接続される。分離タ゛イオート゛(88)は、ヒ゛ット線
からワート゛線への一方向の導電性経路を提供する。各ワート゛
線は、各タ゛イオート゛との共通の金属−半導体コンタクトを提供
し、各タ゛イオート゛は、共通の金属−半導体コンタクトの半導体部
分とその個々のメモリセルとの間に配置された別個の金属コンタ
クトを有するようにワート゛線を共有する。
を低減または排除することにより性能を改善するよう
な、タ゛イオート゛を備えたＭＲＡＭテ゛ハ゛イスの製造方法の提
供。 【解決手段】複数のワート゛線(26,28)と、複数のヒ゛ット線(2
0,22,24)と、メモリセル(40-50)の抵抗性交点アレイとを有するテ
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分とその個々のメモリセルとの間に配置された別個の金属コンタ
クトを有するようにワート゛線を共有する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概してデータ記憶
のためのランダムアクセスメモリに関する。より具体的
には、本発明は、アレイ内の漏れ電流を制限するため
に、改善された単方向性素子を含む磁気ランダムアクセ
スメモリデバイスに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、長期データ記憶のために非常に有望な不揮発
性メモリである。ＭＲＡＭデバイス上で実行される読出
しおよび書込み動作は、ＤＲＡＭおよびフラッシュメモ
リのような従来のメモリデバイス上で実行される読出し
および書込み動作よりも非常に速く、ハードドライブの
ような長期記憶装置よりも数桁の大きさだけ速い。さら
に、ＭＲＡＭデバイスは、他の従来の記憶装置よりもコ
ンパクトであり、電力の消費が少ない。 【０００３】典型的なＭＲＡＭデバイスはメモリセルの
アレイを含む。ワード線がメモリセルの行にわたって延
在し、ビット線がメモリセルの列に沿って延在する。各
メモリセルはワード線とビット線との交点に配置され
る。 【０００４】メモリセルは１ビットの情報を磁化の向き
として格納する。各メモリセルの磁化は常に、２つの安
定した向きのうちの１つを示す。これら２つの安定した
向き、すなわち平行および反平行は、「０」および
「１」の論理値を表す。 【０００５】磁化の向きは、スピントンネルデバイスの
ようなメモリセルの抵抗に影響を及ぼす。たとえば、磁
化の向きが平行である場合には、メモリセルの抵抗は第
１の値Ｒであり、磁化の向きが平行から反平行に変更さ
れる場合には、メモリセルの抵抗は第２の値Ｒ＋ΔＲに
増加する。選択されたメモリセルの磁化の向き、それゆ
えメモリセルの論理状態は、メモリセルの抵抗状態をセ
ンシングすることにより読み出され得る。したがって、
メモリセルは、抵抗性交点のメモリアレイを形成する。 【０００６】選択されたメモリセルに電圧を印加し、そ
のメモリセルを流れるセンス電流を測定することによ
り、抵抗状態をセンシングできる。理想的には、その抵
抗はセンス電流に比例するであろう。 【０００７】しかしながら、アレイ内の１つのメモリセ
ルの抵抗状態をセンシングすることは、信頼できない可
能性がある。アレイ内の全てのメモリセルは、多数の並
列な経路を通って互いに結合される。ある交点において
見られる抵抗は、アレイの他の行および列内のメモリセ
ルの抵抗と並列な、その交点におけるメモリセルの抵抗
に等しい。 【０００８】さらに、センシングされているメモリセル
が、格納された磁化に起因して異なる抵抗を有する場合
には、わずかな電圧差が生じる場合がある。この小さな
電圧差は、漏れ電流としても知られる、寄生電流または
「スニークパス」電流を引き起こす可能性がある。寄生
電流または漏れ電流は、アレイが大きくなるのに応じて
大きくなり、それゆえセンス電流を覆い隠す可能性があ
る。したがって、寄生電流は、抵抗がセンシングされる
のを妨げる可能性がある。 【０００９】抵抗状態をセンシングする際の低い信頼性
は、製造上のばらつき、動作温度の変動およびＭＲＡＭ
デバイスの経年変化によってさらに悪くなる。これらの
要因によって、メモリセル内の抵抗の平均値が変動す
る。 【００１０】従来技術は、種々の設計を通して、実際に
は漏れ電流を除去できないが、低減しようと試みてき
た。１つの手法は、ダイオードのような単方向性素子を
追加して、ある方向に電流経路を制限することを含む。
図１は、そのような実施形態を示す。メモリセル４はダ
イオード６を含み、ダイオード６によって決定される方
向に電流が制限される。図１に示されるようにセンス電
流が加えられるとき、センス増幅器によって実際に測定
される電流は、意図されたセル４を流れるセンス電流Ｉ
＿ｓ、およびいくつかの他のメモリセル／ダイオード対
を流れる漏れ電流Ｉ＿leakである。この付加的な漏れ電
流は、センス増幅器の動作範囲を狭くする。さらに、メ
モリアレイのサイズが増すと、漏れ電流がセンス信号よ
り優勢になり、センス増幅器の動作範囲がさらに狭くな
る。さらに、漏れ電流経路に起因して、センス増幅器内
の雑音が大きくなる。 【００１１】 【発明が解決しようとする課題】したがって、ダイオー
ドが用いられる際に存在する漏れ電流を、除去できなく
ても、低減できるようにすることが必要とされている。
さらに、コストを削減し、デバイス内のダイオードを介
して漏れ電流を低減または排除することにより性能を改
善する、そのようなダイオードを有するＭＲＡＭデバイ
スの製造方法が必要とされている。 【００１２】 【課題を解決するための手段】本発明によれば、複数の
ワード線と、複数のビット線と、メモリセルの抵抗性交
点アレイとを有するデータ記憶デバイスが開示される。
各メモリセルはビット線と、分離ダイオードとに接続さ
れ、分離ダイオードはさらに個々のワード線に接続され
る。分離ダイオードは、ビット線からワード線への一方
向の導電性経路を提供する。各ワード線は、各ダイオー
ドとの共通の金属−半導体コンタクトを提供し、各ダイ
オードは、共通の金属−半導体コンタクトの半導体部分
とその個々のメモリセルとの間に配置された別個の金属
コンタクトを有するようにワード線を共有する。 【００１３】 【発明の実施の形態】ここで図面に示された典型的な実
施形態を参照し、それらを説明するために、本明細書に
おいて特有の用語が用いられる。それにもかかわらず、
それにより本発明の範囲を制限することを意図していな
いことは理解されたい。本明細書に例示される本発明の
機構の変更およびさらなる修正、ならびに本明細書に示
されるような本発明の原理のさらなる応用形態は、関連
分野の熟練者が本開示から情報を得た後に思い浮かぶは
ずであり、本発明の範囲内にあるものとみなされるべき
である。 【００１４】例示のための図面に示されるように、本発
明は磁気ランダムアクセスメモリデバイスにおいて具現
化される。ＭＲＡＭデバイスは、メモリセルのアレイ
と、メモリセルに対してデータの読出しまたは書込みを
行うための読出し−書込み回路とを含む。読出し回路
は、等電位印加装置および差動センス増幅器を含み、ア
レイ内の選択されたメモリセルの異なる抵抗状態を正確
にセンシングすることができる。書込み回路は、アレイ
内の個々のビットを１つのメモリ状態から別のメモリ状
態に選択的に切り替えることができる。 【００１５】図２は固体メモリ１３０の平面図であり、
そのメモリは磁気記憶セル４０〜５０のアレイを含む。
また、固体メモリ１３０は、磁気記憶セル４０〜５０に
対して読出しおよび書込みのアクセスを可能にする導体
２０〜２８のアレイも含む。磁気記憶セル４０〜５０は
磁界を用いて情報を格納する。各磁気記憶セル４０〜５
０によって、データビットと呼ばれる場合もある、対応
する１ビットの情報を格納することが可能になる。 【００１６】磁気記憶セル４０〜５０および導体２０〜
２８は、基板１０上に形成される。導体２０〜２８は、
１組の上部導体２６〜２８、および直交する１組の底部
導体２０〜２４として配列される。磁気記憶セル４０〜
５０はそれぞれ、底部導体２０〜２４の幅および上部導
体２６〜２８の幅によってそれぞれ画定される長方形の
寸法ｄｘおよびｄｙを有する。 【００１７】図３ａおよび図３ｂは、磁気記憶セル４２
のデータビットの格納を示す。磁気記憶セル４２は、誘
電体領域６２によって分離される磁気薄膜６０と磁気薄
膜６４とを含む。残りの記憶セル４０〜５０の構造およ
び機能は、磁気記憶セル４０の構造および機能と概ね同
様である。磁気薄膜６０の磁化の向きがＭ１として示さ
れ、磁気薄膜６４の磁化の向きがＭ２として示される。 【００１８】磁気薄膜６０および６４のうちの一方は固
定された磁化の向きを有し、基準層として機能するが、
他方の磁気薄膜は固定されない磁化の向きを有する。固
定されない磁化の向きを有する磁気薄膜６０または６４
は、データ層とも呼ばれる、磁気記憶セル４２のアクテ
ィブな磁気薄膜である。データ層の磁化の向きは、磁気
記憶セル４２に対する書込み動作中に導体２２および２
６に加えられる電気信号に応答して回転する。一実施形
態では、Ｍ１およびＭ２が平行であるとき、磁気記憶セ
ル４２に第１の論理状態のデータビットが格納されてい
ることが示され、Ｍ１およびＭ２が反平行であるとき、
第２の論理状態のデータビットが格納されていることが
示される。 【００１９】異なる実施形態では、磁気記憶セル４２に
情報を格納するために、他の構成の磁気の向きを用いる
ことができる。２つの異なるＭＲＡＭセル構造が実現可
能である。１つの構造では、積層体の上部に基準層が配
置され、トップスピンバルブ構造が形成される。別の構
造では、積層体の底部に基準層が配置され、ボトムスピ
ンバルブ構造が形成される。基準層は、軟らかい基準層
構造か、またはピン止めされた（pinned）ＦＭ層構造の
いずれかから形成され得る。基準層が軟磁性材料から形
成されるとき、（磁気的に）軟らかい基準層は、動作中
に電流を加えることにより設定される必要がある。基準
層が強磁性（ＦＭ）材料から形成され、反強磁性（ＡＦ
Ｍ）材料層が隣接して存在することに起因して、その磁
界がある特定の方向にピン止めされるとき、ピン止めさ
れるＦＭ層は製造中に一度だけ設定され、セルの寿命の
間、永久的にその状態のままである。軟らかい基準層の
機能は、特にＭＴＪダイオード構造の形成に関して、ピ
ン止めされたＦＭ層の機能と同じである。 【００２０】一実施形態では、磁気薄膜６４は固定され
た磁化の向きＭ２にピン止めされ、一方、磁気薄膜６０
は固定されない磁化の向きＭ１を有する。磁気薄膜６０
の磁化の向きＭ１は、磁気記憶セル４２に対する書込み
動作中に、導体２２および２６に電気信号が加えられる
のに応じて変化する。 【００２１】図３ａは、磁気記憶セル４２に格納された
データビットの論理状態「０」を示す。論理状態「０」
では、磁気薄膜６０内の磁化の向き（Ｍ１）は、磁気薄
膜６４内の磁化の向きＭ２と反平行である。図３ｂは、
磁気記憶セル４２に格納されたデータビットの論理状態
「１」を示す。論理状態「１」では、磁気薄膜６０内の
磁化の向きＭ１は、磁気薄膜６４内の磁化の向きＭ２と
平行である。セルの状態は、反平行な向きが論理状態
「１」であり、平行な状態が論理状態「０」であるよう
に逆にすることもできる。他の変更も可能であり、それ
は所与の状態定義に限定される必要はない。 【００２２】磁気記憶セル４２は、導体２６および２２
間に、読出し電圧とも呼ぶことができる電位をかけるこ
とにより読み出される。読出し電圧によって、スピント
ンネル現象として知られる現象に従って電荷が誘電体領
域６２を通過して移動する際に、センス電流としても知
られる電流が磁気薄膜６０−６４間に流れる。記憶セル
４２はスピントンネル記憶セルと呼ぶこともできる。 【００２３】磁気記憶セル４２の抵抗は、Ｍ１およびＭ
２の向きによって異なる。Ｍ１およびＭ２が反平行であ
る、すなわち論理状態「０」であるとき、磁気記憶セル
４２の抵抗は最も高い状態にある。一方、Ｍ１およびＭ
２が平行であり、論理状態「１」に対応するとき、磁気
記憶セル４２の抵抗は最も低い状態にある。結果とし
て、磁気記憶セル４２に格納されるデータビットの論理
状態は、その抵抗を測定することにより決定され得る。
磁気記憶セル４２の抵抗は、導体２２および２６に読出
し電圧が印加されるのに応答して流れるセンス電流の大
きさに反映される。 【００２４】図４ａ〜図４ｅは、基板１０上での磁気記
憶セル４０〜５０および導体２０〜２８のアレイの形成
を示す。さらに、各磁気記憶セル４０〜５０は、従来技
術において知られていない利点を提供する単方向性導
体、またはダイオードも含む。そのダイオードはショッ
トキー金属−半導体ダイオードとして形成され、その場
合に、金属部分はプラチナ（Ｐｔ）から形成されること
が好ましく、その金属部分は、アレイの設計に応じて導
体２０〜２４または２６〜２８としても機能する。従来
技術では、ＭＲＡＭデバイス内でｐ−ｎ接合が実施され
てきた。さらに、ショットキー金属−半導体ダイオード
は、本発明の前にはＭＲＡＭデバイス内で実施されてい
なかったものと確信する。 【００２５】一実施形態では、基板１０は、センス増幅
器およびマルチプレクサ回路のような、固体メモリ１３
０を支援するための電子回路の形成に対応するシリコン
基板である。磁気記憶セル４０〜５０および導体２０〜
２８を形成するための処理ステップは、基板１０が半導
体材料であることを必要としない。さらに、処理ステッ
プの順序は、回路設計によっては逆にすることもでき
る。 【００２６】図４ａは断面図ＡＡであり、基板１０上に
最初に堆積される一連の材料７０〜７８が示される。導
体材料７０の層が基板１０上に堆積され、固体メモリ１
３０のための底部導体である導体２０〜２４を形成する
ための導電性材料の層を提供する。導体材料７０は、
銅、アルミニウム、または金、あるいはこれらの材料の
合金のような導電性材料のシートである。 【００２７】半導体材料７２が導体材料７０上に堆積さ
れる。半導体材料７２は、磁気記憶セル４２の誘電体領
域６２のような、磁気記憶セル４０〜５０の誘電体領域
を形成するための層を提供する。一実施形態では、半導
体材料７２はアモルファスシリコンである。最終的に
は、層７２はセルのダイオード部分の一部を形成し、磁
気トンネル接合部分を形成しない。所望の結果は、アレ
イ内の各メモリセルが、ショットキー金属（Ｐｔ−Ｓ
ｉ）ダイオードと直列に接続されたＭＴＪを有すること
である。 【００２８】導体材料の第２の層７４が絶縁性材料上に
堆積され、各セル４０〜５０に関連する各ダイオードの
ためのショットキー金属としての役割を果たす。導体材
料７４は、Ｐｔのような導電性材料のシートである。他
の材料を代わりに用いることもでき、それらは銅、アル
ミニウム、または金、またはこれらの材料の合金を含
む。通常は他の導体金属よりも優先的にＰｔが用いら
れ、それは他のほとんどの材料よりも良好な整流作用を
提供する。そのダイオードは２つの層、すなわちＰｔの
層と、ｎドープドシリコンの層とから形成される。熱処
理後に、境界部のＰｔおよびＳｉは反応し、Ｐｔシリサ
イドを形成する。上述した代替金属のうちの任意のシリ
サイドのような他の金属シリサイドも考えられる。 【００２９】ダイオードを形成した後に、セル４０〜５
０が形成される。一実施形態では、反強磁性材料７６
が、導体材料７４の上側に堆積される。反強磁性材料７
６は、基板１０上に形成されることになる磁気記憶セル
４０〜５０の向きＭ２を固定するための磁気ピンニング
材料を提供する。反強磁性材料７６は、鉄−マンガン
（ＦｅＭｎ）またはニッケル−マンガン（ＮｉＭｎ）と
することができる。反強磁性材料７６のための代替の材
料は、ＮｉＯおよびＩｒＭｎを含む。 【００３０】磁気薄膜７８が、反強磁性材料７６の上側
に堆積される。磁気薄膜７８と反強磁性材料７６との間
の磁気的な交換結合の作用によって、磁気薄膜７８の磁
化の向きがピン止めされる。磁気薄膜７８は、磁気記憶
セル４０〜５０のピン止めされた磁気薄膜領域を形成す
るためのピン止めされる磁性材料の層を提供する。たと
えば、磁気薄膜７８は後に、磁気記憶セル４２のピン止
めされた磁気薄膜６４へと形成される。磁気薄膜７８に
は、ニッケル−鉄（ＮｉＦｅ）またはコバルト、あるい
はこれらの材料の組み合わせからなる合金または層とす
ることができる。磁気薄膜７８のための代替の材料は、
Ｆｅ３Ｏ４およびＣｒＯ２、あるいは他の強磁性材料ま
たはフェリ磁性材料を含む。 【００３１】絶縁性材料８０の層が磁気薄膜７８上に堆
積される。絶縁性材料８０は、磁気記憶セル４２の誘電
体領域６２のような、磁気記憶セル４０〜５０の誘電体
領域を形成するための層を提供する。一実施形態では、
絶縁性材料８０は酸化アルミニウム（Ａｌ２Ｏ３）であ
る。絶縁性材料８０の代替の材料は、二酸化シリコン
（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、および窒
化シリコン（Ｓｉ３Ｎ４）を含む。 【００３２】磁気薄膜８２が絶縁性材料８０の上側に堆
積される。磁気薄膜８２は、記憶セル４２の磁気薄膜６
０のような、磁気記憶セル４０〜５０のアクティブ領域
を形成するための材料の層を提供する。磁気薄膜８２
は、ニッケル−鉄（ＮｉＦｅ）またはコバルト、または
これらの材料の組み合わせからなる合金または層とする
ことができる。 【００３３】図４ｂは、図４ａに示される材料のパター
ニングを示す断面図ＡＡである。そのパターニングは、
フォトリソグラフィを用いて、磁気薄膜８２の上側にフ
ォトレジスト８４を含むフォトレジストの線を形成する
ことにより実行される。フォトレジスト８４の線は、底
部導体２２の長さと、底部導体２２および磁気記憶セル
４２および４８のｄｘ寸法とを画定する。イオンミリン
グ操作を実行して、フォトレジストによって保護されな
い材料が基板１０から除去される。イオンミリング操作
は、たとえば、アルゴンイオンの衝撃を用いて実行され
得る。フォトレジスト８４によって与えられる保護の結
果として、たとえば、図４ａに示される材料から、積層
された構造体８６が形成される。所望の回路構成を達成
するために、典型的には多数のパターニングステップが
行われることに留意されたい。この場合、パターニング
は、導体材料７０および半導体材料７２が互いに位置合
わせされ、半導体材料７２が、底部導体２２を形成する
導体材料７０の長さに延び、半導体材料７２がショット
キー金属ダイオードの一部として機能するように実行さ
れる。その表面は、第２の導体材料７４、反強磁性材料
７６、磁気薄膜７８、絶縁性障壁８０および第２の磁気
薄膜８２からなる積層体を分離するように、既知の技術
を用いてさらにパターニングされる。 【００３４】積層された構造体８６は底部導体２２を含
み、それは導体材料７０の残りの部分である。半導体材
料７２は、積層構造体８６に示されるようなダイオード
８８の整流作用部分としての役割を果たす。第２の導体
材料７４は、ショットキー金属ダイオード８８のための
金属コンタクトとしての役割を果たす。また、積層構造
体８６は、反強磁性材料７６から残される反強磁性材料
９０のストリップも含む。反強磁性材料９０のストリッ
プは、磁気記憶セル４２および４８の磁気の向きＭ２
を、導体２２の長さに平行な方向にピン止めする。 【００３５】積層構造体８６は、それぞれ磁気薄膜７
８、誘電体材料８０および磁気薄膜８２から残される、
磁気薄膜９２のストリップ、誘電体材料９４のストリッ
プ、および磁気薄膜９６のストリップを含む。磁気薄膜
９２、誘電体材料９４、および磁気薄膜９６のストリッ
プは、後続のパターニングステップで、磁気記憶セル４
０〜４８へと形成されることになる。 【００３６】図４ｃは、積層構造体８６の側部と、基板
１０の露出された領域とを覆う保護誘電体１００の薄い
層を示す断面図ＡＡである。保護誘電体１００は最初
に、たとえば、誘電体材料からなる、５０ｎｍ（５００
オングストローム）またはそれ未満の薄い層として、積
層構造体８６、フォトレジスト８４および基板１０の露
出された領域上に堆積される。その後、フォトレジスト
８４、および導体２０〜２４をパターニングするために
用いられるフォトレジストの他の線は、たとえば溶媒と
超音波攪拌機とを用いて除去される。結果として生じる
保護誘電体１００は、導体２６および２８が形成された
後の磁気薄膜９２および９６の縁部間が短絡するのを防
ぐ。 【００３７】図４ｄは、積層構造体８６および保護誘電
体１００上に堆積された導体材料１０２を示す断面図Ｂ
Ｂである。導体材料１０２は、上部導体２６〜２８を形
成するための導電性材料の層を提供する。導体材料１０
２は、銅、アルミニウム、または金、あるいはこれらの
材料の合金のような導電性材料のシートである。 【００３８】その後、上部導体２６〜２８が導体材料１
０２からパターニングされる。上部導体２６〜２８のパ
ターニングによって、磁気記憶セル４０〜５０および上
部導体２６〜２８のｄｙ寸法が形成され、上部導体２６
〜２８と、磁気記憶セル４０〜５０の層とが自動的に位
置合わせされる。上部導体２６〜２８は、フォトリソグ
ラフィを用いて、導体材料１０２の上側にフォトレジス
ト１１０〜１１４の線を含むフォトレジストの線を形成
することによりパターニングされる。フォトレジスト１
１０〜１１４の線はそれぞれ幅ｄｙを有する。 【００３９】イオンミリングステップを用いて、フォト
レジスト１１０〜１１４によって保護されない材料が除
去される。一実施形態では、そのミリングステップを用
いて、反強磁性材料９０のストリップまで下方に材料が
除去される。別の実施形態では、そのミリングステップ
は、磁気薄膜９２のストリップが除去される前に停止さ
れる。その後、フォトレジスト１１０〜１１４は取り除
かれる。 【００４０】図４ｅは、磁気薄膜９２を除去する前にミ
リングステップが停止された結果を示す断面図ＢＢであ
る。それぞれ磁気薄膜９６のストリップおよび誘電体材
料９４のストリップから形成される磁気薄膜６０および
誘電体領域６２とともに、ショットキー金属ダイオード
８８を有する磁気記憶セル４２〜４８がそれぞれ示され
る。 【００４１】磁性材料９２のストリップは、各磁気記憶
セル４２〜４８のための連続したピン止め磁気薄膜を提
供する。この実施形態は、磁性材料９２のパターニング
された縁部から発する磁界が、磁気記憶セル４２〜４８
のアクティブな磁気薄膜内の磁界に影響を及ぼすのを防
ぐ。 【００４２】上部導体２６および２８のパターニングに
よって、パターニングが実施されて、かつ磁気記憶セル
４２および４８内のアクティブな磁気薄膜が自動的に位
置合わせされ、位置合わせされた寸法ｄｘおよびｄｙが
与えられる。結果として、導体層２６〜２８、および磁
気記憶セル４２および４８のアクティブ層または誘電体
層のための別個のパターニングマスクを用いる必要もな
ければ、任意のそのようなパターニングマスクを正確に
位置合わせする必要もない。 【００４３】図４ｅに示される構造はその後、たとえば
絶縁性誘電体層を用いて平坦化され、磁気記憶セル４０
〜５０の上側に別の磁気記憶セルのアレイが形成され得
る。これが可能であるのは、結晶性の半導体基板が必要
とされないからである。磁気記憶セルの多数の層を有す
ることができることにより、固体メモリ１３０内で達成
され得る総合密度が高められる。 【００４４】上述のプロセスによって、サイズが上部／
底部導体幅ｄｘおよびｄｙの寸法に制限されるメモリセ
ルがもたらされるが、そのプロセスは１つの実現可能な
製造プロセスを例示するために提供されているにすぎな
いことに留意されたい。代替の実施形態では、導体幅よ
りも小さな寸法を有するメモリセルを形成することが望
ましい。これを達成するためには、別個のマスキング／
パターニングのステップが必要とされ、それらは当業者
にはよく知られている。 【００４５】図５は、磁気記憶セル４２を読み出すため
の構成を示す。その磁気記憶セル４２は、導体２６に読
出し電圧Ｖｒｄを印加し、導体２２を電流センス増幅器
１６０の入力１５０に結合することにより読み出され
る。磁気記憶セル４２の両端の電位Ｖｒｄによって、電
流センス増幅器１６０の入力１５０にセンス電流が流れ
込む。センス電流の大きさが磁気記憶セル４２の抵抗
を、それゆえその論理状態を示す。 【００４６】読出し動作中に、導体２０および２４は、
一対のトランジスタ２００および２０２を用いてグラン
ド電位をかけられる。さらに、電流センス増幅器１６０
の入力１５０は仮想グランド電位を有しており、それ
は、導体２２が仮想グランド電位を有することを意味す
る。導体２０〜２４のグランドおよび仮想グランド電位
は、導体２０〜２４間を流れる電流の量を低減する。こ
の電流は漏れ電流として知られる。導体２０〜２４内の
漏れ電流の量を低減することにより、磁気記憶セル４２
上での読出し動作中の信号対雑音比が向上される。 【００４７】導体２０〜２４間の等しい電位は、種々の
回路を用いて達成され得る。たとえば、トランジスタ２
００および２０２が、導体２０および２４に電位Ｖｘを
かけ、入力１５０がＶｘの電位を有することができる。
さらに、導体のそれぞれが、対応する電流センス増幅器
の入力に結合され得る。電流センス増幅器の入力は仮想
グランドであるか、または全ての導体２０〜２４の電位
が等しくされるのであれば、他の電位を有することがで
きる。さらに、トランジスタおよび電流センス増幅器の
任意の組み合わせを用いて、読出し動作中に導体２０〜
２４の電位を等しくすることもできる。 【００４８】メモリセル４０〜５０は、ポリマーメモリ
素子、磁気トンネル接合（ＳＤＴ接合は磁気トンネル接
合の１つのタイプである）、または相変化デバイスのよ
うな薄膜メモリ素子を含むことができる。一般に、メモ
リセル４０〜５０は、素子の公称抵抗の大きさに影響を
及ぼすことにより、情報を格納または生成する任意の素
子を含むことができる。そのような他のタイプの素子
は、リードオンリーメモリの一部としてのポリシリコン
抵抗、および結晶状態からアモルファス状態に、または
その逆に状態を変更するようにプログラムされ得る相変
化デバイスを含む。相変化デバイスは、結晶状態では低
抵抗を有し、アモルファス状態では高抵抗を有する。メ
モリセル素子４２が図４ｅにさらに詳細に示される。メ
モリセル４０〜５０はさらに、抵抗性の磁気素子Ｒｍ
と、単方向導電性ゲートまたはダイオード８８とを含
み、ダイオードは、読出し動作中に漏れ電流を制限する
とともに、ビット線２０〜２４からワード線２６〜３０
に一方向の電流経路を提供するために用いられる。ダイ
オード８８は抵抗性の磁気素子Ｒｍに結合され、ビット
線２０〜２４からワード線２６〜３０への一方向の導電
性経路を提供する。 【００４９】大きな共通の金属−Ｓｉコンタクト領域を
用いることにより、共通カソードにおける接触抵抗が改
善される。これは、各ダイオード８８の電流密度容量を
改善する。各ダイオード８８は、その関連するＭＲＡＭ
セルとの別個のＰｔコンタクトを有するので、各ダイオ
ード８８は互いから分離される。さらに、ダイオードの
行または列が共通の金属−Ｓｉコンタクトを共有するの
で、パターニングが簡略化される。さらに、共通の金属
−Ｓｉコンタクトは、従来技術の技法を用いて製作され
るダイオードに関連した電流スニークパスまたは漏れ電
流を、排除しないまでも低減する。 【００５０】本発明による情報記憶デバイスは、多種多
様な用途に用いることができる。たとえば、その情報記
憶デバイスは、コンピュータ内の長期データ記憶のため
に使用され得る。そのようなデバイスは、ハードドライ
ブのような従来の長期データ記憶装置より優れた数多く
の利点を提供する。ＭＲＡＭセルからのデータへのアク
セスは、ハードドライブからのデータへのアクセスより
も数桁の大きさだけ速くなる。さらに、本発明による情
報記憶デバイスはハードドライブよりもコンパクトであ
る。 【００５１】本発明による情報記憶デバイスは、デジタ
ル画像を長期に記憶するためにデジタルカメラで使用さ
れ得る。較正が正確であり、前置増幅器のオフセットを
同じにすることができる場合には、その情報記憶デバイ
スは、コンピュータにおいてＤＲＡＭおよび他の高速の
長期メモリの代わりに用いることもできる。本発明は、
上述され、および図示された特定の実施形態に限定され
ない。代わりに、本発明は特許請求の範囲に従って解釈
される。 【００５２】先に参照された構成が本発明の原理のため
の応用形態の例示にすぎないことは理解されたい。本発
明は、現時点で最も実用的で、好ましい実施形態である
と思われるものに関連して個別に、かつ詳細に図示さ
れ、十分に説明されてきたが、本発明の思想および範囲
から逸脱することなく、数多くの修正および代替の構成
を考案することができ、数多くの変更が、特許請求の範
囲に記載されるような本発明の原理および概念から逸脱
することなくなされ得ることは当業者には明らかであろ
う。 【００５３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．データ記憶デバイスであって、複数のワード線と、
複数のビット線と、およびメモリセルの抵抗性交点アレ
イとを含み、各メモリセルが、ビット線に接続され、個
々のワード線にさらに接続された分離ダイオードに接続
され、その分離ダイオードが、前記ビット線から前記ワ
ード線への一方向の導電性経路を提供し、各ワード線が
各ダイオードとの共通の金属−半導体コンタクトを提供
し、前記各ダイオードが、前記共通の金属−半導体コン
タクトの半導体部分と、その個々のメモリセルとの間に
配置された別個の金属コンタクトを有するように前記ワ
ード線を共有する、データ記憶デバイス。 ２．漏れ電流迂回手段は、前記ワード線に結合された等
電位発生器を含み、寄生電流が選択されたメモリセルに
流れるのを実質的に防ぐように、前記抵抗性交点メモリ
セルアレイ内の電圧レベルを設定するように動作するこ
とができる、上記１に記載のデータ記憶デバイス。 ３．ワード線の選択されたグループ内の選択されないワ
ード線が、印加されるアレイ電圧に概ね等しい平均化さ
れた電圧を設定するように互いに接続される、上記２に
記載のデータ記憶デバイス。 ４．前記等電位発生器が、１つまたは複数の選択されな
いワード線からのフィードバックに基づいて、選択され
たビット線の等電位分離を確立するように動作すること
ができる、上記３に記載のデータ記憶デバイス。 ５．前記各分離ダイオードの入力ノードが、個々の電圧
フォロワトランジスタに結合され、前記等電位発生器
が、前記電圧フォロワトランジスタのゲートに結合され
る、上記３に記載のデータ記憶デバイス。 ６．前記各メモリセルが、磁気ランダムアクセスメモリ
素子からなる、上記１に記載のデータ記憶デバイス。 ７．データ記憶デバイスを形成するプロセスであって、
金属トレースからなる複数のワード線を形成するステッ
プと、前記ワード線のそれぞれの上にアモルファス半導
体層を形成するステップと、前記各アモルファス半導体
層上に、それぞれ互いから分離された複数の金属コンタ
クトを形成し、結果として前記各ワード線のための共通
の金属−半導体コンタクトをもたらすステップと、前記
複数の金属コンタクトのそれぞれの上に磁気抵抗メモリ
セルを形成し、それにより前記メモリセルからその対応
するワード線への一方向の導電性経路を形成するステッ
プと、およびそれぞれ前記メモリセルの一部に接続され
るように、金属トレースからなる複数のビット線を形成
し、それによりそれぞれ共有されるメモリセルを通して
前記ビット線から前記ワード線への導電性経路を形成す
るステップとからなる、プロセス。 ８．前記金属コンタクトを形成するステップが、前記金
属コンタクトとしてプラチナを選択することをさらに含
む、上記７に記載のプロセス。 ９．前記金属コンタクトを形成するステップが、前記金
属コンタクトとして、金、銀、アルミニウム、または銅
からなるグループから金属を選択することをさらに含
む、上記７に記載のプロセス。 １０．前記アモルファス半導体がシリコンからなり、金
属シリサイド層が、前記シリコンと前記金属コンタクト
とで形成される、上記７に記載のプロセス。 【００５４】 【発明の効果】本発明によれば、大きな共通の金属−Ｓ
ｉコンタクト領域を用いることにより、共通カソードに
おける接触抵抗が改善される。これは、各ダイオード８
８の電流密度容量を改善する。各ダイオード８８は、そ
の関連するＭＲＡＭセルとの別個のＰｔコンタクトを有
するので、各ダイオード８８は互いから分離される。さ
らに、ダイオードの行または列が共通の金属−Ｓｉコン
タクトを共有するので、パターニングが簡略化される。
さらに、共通の金属−Ｓｉコンタクトにより、従来技術
の技法を用いて製作されるダイオードに関連した電流ス
ニークパスまたは漏れ電流を、排除しないまでも低減す
ることが可能になる。
のためのランダムアクセスメモリに関する。より具体的
には、本発明は、アレイ内の漏れ電流を制限するため
に、改善された単方向性素子を含む磁気ランダムアクセ
スメモリデバイスに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、長期データ記憶のために非常に有望な不揮発
性メモリである。ＭＲＡＭデバイス上で実行される読出
しおよび書込み動作は、ＤＲＡＭおよびフラッシュメモ
リのような従来のメモリデバイス上で実行される読出し
および書込み動作よりも非常に速く、ハードドライブの
ような長期記憶装置よりも数桁の大きさだけ速い。さら
に、ＭＲＡＭデバイスは、他の従来の記憶装置よりもコ
ンパクトであり、電力の消費が少ない。 【０００３】典型的なＭＲＡＭデバイスはメモリセルの
アレイを含む。ワード線がメモリセルの行にわたって延
在し、ビット線がメモリセルの列に沿って延在する。各
メモリセルはワード線とビット線との交点に配置され
る。 【０００４】メモリセルは１ビットの情報を磁化の向き
として格納する。各メモリセルの磁化は常に、２つの安
定した向きのうちの１つを示す。これら２つの安定した
向き、すなわち平行および反平行は、「０」および
「１」の論理値を表す。 【０００５】磁化の向きは、スピントンネルデバイスの
ようなメモリセルの抵抗に影響を及ぼす。たとえば、磁
化の向きが平行である場合には、メモリセルの抵抗は第
１の値Ｒであり、磁化の向きが平行から反平行に変更さ
れる場合には、メモリセルの抵抗は第２の値Ｒ＋ΔＲに
増加する。選択されたメモリセルの磁化の向き、それゆ
えメモリセルの論理状態は、メモリセルの抵抗状態をセ
ンシングすることにより読み出され得る。したがって、
メモリセルは、抵抗性交点のメモリアレイを形成する。 【０００６】選択されたメモリセルに電圧を印加し、そ
のメモリセルを流れるセンス電流を測定することによ
り、抵抗状態をセンシングできる。理想的には、その抵
抗はセンス電流に比例するであろう。 【０００７】しかしながら、アレイ内の１つのメモリセ
ルの抵抗状態をセンシングすることは、信頼できない可
能性がある。アレイ内の全てのメモリセルは、多数の並
列な経路を通って互いに結合される。ある交点において
見られる抵抗は、アレイの他の行および列内のメモリセ
ルの抵抗と並列な、その交点におけるメモリセルの抵抗
に等しい。 【０００８】さらに、センシングされているメモリセル
が、格納された磁化に起因して異なる抵抗を有する場合
には、わずかな電圧差が生じる場合がある。この小さな
電圧差は、漏れ電流としても知られる、寄生電流または
「スニークパス」電流を引き起こす可能性がある。寄生
電流または漏れ電流は、アレイが大きくなるのに応じて
大きくなり、それゆえセンス電流を覆い隠す可能性があ
る。したがって、寄生電流は、抵抗がセンシングされる
のを妨げる可能性がある。 【０００９】抵抗状態をセンシングする際の低い信頼性
は、製造上のばらつき、動作温度の変動およびＭＲＡＭ
デバイスの経年変化によってさらに悪くなる。これらの
要因によって、メモリセル内の抵抗の平均値が変動す
る。 【００１０】従来技術は、種々の設計を通して、実際に
は漏れ電流を除去できないが、低減しようと試みてき
た。１つの手法は、ダイオードのような単方向性素子を
追加して、ある方向に電流経路を制限することを含む。
図１は、そのような実施形態を示す。メモリセル４はダ
イオード６を含み、ダイオード６によって決定される方
向に電流が制限される。図１に示されるようにセンス電
流が加えられるとき、センス増幅器によって実際に測定
される電流は、意図されたセル４を流れるセンス電流Ｉ
＿ｓ、およびいくつかの他のメモリセル／ダイオード対
を流れる漏れ電流Ｉ＿leakである。この付加的な漏れ電
流は、センス増幅器の動作範囲を狭くする。さらに、メ
モリアレイのサイズが増すと、漏れ電流がセンス信号よ
り優勢になり、センス増幅器の動作範囲がさらに狭くな
る。さらに、漏れ電流経路に起因して、センス増幅器内
の雑音が大きくなる。 【００１１】 【発明が解決しようとする課題】したがって、ダイオー
ドが用いられる際に存在する漏れ電流を、除去できなく
ても、低減できるようにすることが必要とされている。
さらに、コストを削減し、デバイス内のダイオードを介
して漏れ電流を低減または排除することにより性能を改
善する、そのようなダイオードを有するＭＲＡＭデバイ
スの製造方法が必要とされている。 【００１２】 【課題を解決するための手段】本発明によれば、複数の
ワード線と、複数のビット線と、メモリセルの抵抗性交
点アレイとを有するデータ記憶デバイスが開示される。
各メモリセルはビット線と、分離ダイオードとに接続さ
れ、分離ダイオードはさらに個々のワード線に接続され
る。分離ダイオードは、ビット線からワード線への一方
向の導電性経路を提供する。各ワード線は、各ダイオー
ドとの共通の金属−半導体コンタクトを提供し、各ダイ
オードは、共通の金属−半導体コンタクトの半導体部分
とその個々のメモリセルとの間に配置された別個の金属
コンタクトを有するようにワード線を共有する。 【００１３】 【発明の実施の形態】ここで図面に示された典型的な実
施形態を参照し、それらを説明するために、本明細書に
おいて特有の用語が用いられる。それにもかかわらず、
それにより本発明の範囲を制限することを意図していな
いことは理解されたい。本明細書に例示される本発明の
機構の変更およびさらなる修正、ならびに本明細書に示
されるような本発明の原理のさらなる応用形態は、関連
分野の熟練者が本開示から情報を得た後に思い浮かぶは
ずであり、本発明の範囲内にあるものとみなされるべき
である。 【００１４】例示のための図面に示されるように、本発
明は磁気ランダムアクセスメモリデバイスにおいて具現
化される。ＭＲＡＭデバイスは、メモリセルのアレイ
と、メモリセルに対してデータの読出しまたは書込みを
行うための読出し−書込み回路とを含む。読出し回路
は、等電位印加装置および差動センス増幅器を含み、ア
レイ内の選択されたメモリセルの異なる抵抗状態を正確
にセンシングすることができる。書込み回路は、アレイ
内の個々のビットを１つのメモリ状態から別のメモリ状
態に選択的に切り替えることができる。 【００１５】図２は固体メモリ１３０の平面図であり、
そのメモリは磁気記憶セル４０〜５０のアレイを含む。
また、固体メモリ１３０は、磁気記憶セル４０〜５０に
対して読出しおよび書込みのアクセスを可能にする導体
２０〜２８のアレイも含む。磁気記憶セル４０〜５０は
磁界を用いて情報を格納する。各磁気記憶セル４０〜５
０によって、データビットと呼ばれる場合もある、対応
する１ビットの情報を格納することが可能になる。 【００１６】磁気記憶セル４０〜５０および導体２０〜
２８は、基板１０上に形成される。導体２０〜２８は、
１組の上部導体２６〜２８、および直交する１組の底部
導体２０〜２４として配列される。磁気記憶セル４０〜
５０はそれぞれ、底部導体２０〜２４の幅および上部導
体２６〜２８の幅によってそれぞれ画定される長方形の
寸法ｄｘおよびｄｙを有する。 【００１７】図３ａおよび図３ｂは、磁気記憶セル４２
のデータビットの格納を示す。磁気記憶セル４２は、誘
電体領域６２によって分離される磁気薄膜６０と磁気薄
膜６４とを含む。残りの記憶セル４０〜５０の構造およ
び機能は、磁気記憶セル４０の構造および機能と概ね同
様である。磁気薄膜６０の磁化の向きがＭ１として示さ
れ、磁気薄膜６４の磁化の向きがＭ２として示される。 【００１８】磁気薄膜６０および６４のうちの一方は固
定された磁化の向きを有し、基準層として機能するが、
他方の磁気薄膜は固定されない磁化の向きを有する。固
定されない磁化の向きを有する磁気薄膜６０または６４
は、データ層とも呼ばれる、磁気記憶セル４２のアクテ
ィブな磁気薄膜である。データ層の磁化の向きは、磁気
記憶セル４２に対する書込み動作中に導体２２および２
６に加えられる電気信号に応答して回転する。一実施形
態では、Ｍ１およびＭ２が平行であるとき、磁気記憶セ
ル４２に第１の論理状態のデータビットが格納されてい
ることが示され、Ｍ１およびＭ２が反平行であるとき、
第２の論理状態のデータビットが格納されていることが
示される。 【００１９】異なる実施形態では、磁気記憶セル４２に
情報を格納するために、他の構成の磁気の向きを用いる
ことができる。２つの異なるＭＲＡＭセル構造が実現可
能である。１つの構造では、積層体の上部に基準層が配
置され、トップスピンバルブ構造が形成される。別の構
造では、積層体の底部に基準層が配置され、ボトムスピ
ンバルブ構造が形成される。基準層は、軟らかい基準層
構造か、またはピン止めされた（pinned）ＦＭ層構造の
いずれかから形成され得る。基準層が軟磁性材料から形
成されるとき、（磁気的に）軟らかい基準層は、動作中
に電流を加えることにより設定される必要がある。基準
層が強磁性（ＦＭ）材料から形成され、反強磁性（ＡＦ
Ｍ）材料層が隣接して存在することに起因して、その磁
界がある特定の方向にピン止めされるとき、ピン止めさ
れるＦＭ層は製造中に一度だけ設定され、セルの寿命の
間、永久的にその状態のままである。軟らかい基準層の
機能は、特にＭＴＪダイオード構造の形成に関して、ピ
ン止めされたＦＭ層の機能と同じである。 【００２０】一実施形態では、磁気薄膜６４は固定され
た磁化の向きＭ２にピン止めされ、一方、磁気薄膜６０
は固定されない磁化の向きＭ１を有する。磁気薄膜６０
の磁化の向きＭ１は、磁気記憶セル４２に対する書込み
動作中に、導体２２および２６に電気信号が加えられる
のに応じて変化する。 【００２１】図３ａは、磁気記憶セル４２に格納された
データビットの論理状態「０」を示す。論理状態「０」
では、磁気薄膜６０内の磁化の向き（Ｍ１）は、磁気薄
膜６４内の磁化の向きＭ２と反平行である。図３ｂは、
磁気記憶セル４２に格納されたデータビットの論理状態
「１」を示す。論理状態「１」では、磁気薄膜６０内の
磁化の向きＭ１は、磁気薄膜６４内の磁化の向きＭ２と
平行である。セルの状態は、反平行な向きが論理状態
「１」であり、平行な状態が論理状態「０」であるよう
に逆にすることもできる。他の変更も可能であり、それ
は所与の状態定義に限定される必要はない。 【００２２】磁気記憶セル４２は、導体２６および２２
間に、読出し電圧とも呼ぶことができる電位をかけるこ
とにより読み出される。読出し電圧によって、スピント
ンネル現象として知られる現象に従って電荷が誘電体領
域６２を通過して移動する際に、センス電流としても知
られる電流が磁気薄膜６０−６４間に流れる。記憶セル
４２はスピントンネル記憶セルと呼ぶこともできる。 【００２３】磁気記憶セル４２の抵抗は、Ｍ１およびＭ
２の向きによって異なる。Ｍ１およびＭ２が反平行であ
る、すなわち論理状態「０」であるとき、磁気記憶セル
４２の抵抗は最も高い状態にある。一方、Ｍ１およびＭ
２が平行であり、論理状態「１」に対応するとき、磁気
記憶セル４２の抵抗は最も低い状態にある。結果とし
て、磁気記憶セル４２に格納されるデータビットの論理
状態は、その抵抗を測定することにより決定され得る。
磁気記憶セル４２の抵抗は、導体２２および２６に読出
し電圧が印加されるのに応答して流れるセンス電流の大
きさに反映される。 【００２４】図４ａ〜図４ｅは、基板１０上での磁気記
憶セル４０〜５０および導体２０〜２８のアレイの形成
を示す。さらに、各磁気記憶セル４０〜５０は、従来技
術において知られていない利点を提供する単方向性導
体、またはダイオードも含む。そのダイオードはショッ
トキー金属−半導体ダイオードとして形成され、その場
合に、金属部分はプラチナ（Ｐｔ）から形成されること
が好ましく、その金属部分は、アレイの設計に応じて導
体２０〜２４または２６〜２８としても機能する。従来
技術では、ＭＲＡＭデバイス内でｐ−ｎ接合が実施され
てきた。さらに、ショットキー金属−半導体ダイオード
は、本発明の前にはＭＲＡＭデバイス内で実施されてい
なかったものと確信する。 【００２５】一実施形態では、基板１０は、センス増幅
器およびマルチプレクサ回路のような、固体メモリ１３
０を支援するための電子回路の形成に対応するシリコン
基板である。磁気記憶セル４０〜５０および導体２０〜
２８を形成するための処理ステップは、基板１０が半導
体材料であることを必要としない。さらに、処理ステッ
プの順序は、回路設計によっては逆にすることもでき
る。 【００２６】図４ａは断面図ＡＡであり、基板１０上に
最初に堆積される一連の材料７０〜７８が示される。導
体材料７０の層が基板１０上に堆積され、固体メモリ１
３０のための底部導体である導体２０〜２４を形成する
ための導電性材料の層を提供する。導体材料７０は、
銅、アルミニウム、または金、あるいはこれらの材料の
合金のような導電性材料のシートである。 【００２７】半導体材料７２が導体材料７０上に堆積さ
れる。半導体材料７２は、磁気記憶セル４２の誘電体領
域６２のような、磁気記憶セル４０〜５０の誘電体領域
を形成するための層を提供する。一実施形態では、半導
体材料７２はアモルファスシリコンである。最終的に
は、層７２はセルのダイオード部分の一部を形成し、磁
気トンネル接合部分を形成しない。所望の結果は、アレ
イ内の各メモリセルが、ショットキー金属（Ｐｔ−Ｓ
ｉ）ダイオードと直列に接続されたＭＴＪを有すること
である。 【００２８】導体材料の第２の層７４が絶縁性材料上に
堆積され、各セル４０〜５０に関連する各ダイオードの
ためのショットキー金属としての役割を果たす。導体材
料７４は、Ｐｔのような導電性材料のシートである。他
の材料を代わりに用いることもでき、それらは銅、アル
ミニウム、または金、またはこれらの材料の合金を含
む。通常は他の導体金属よりも優先的にＰｔが用いら
れ、それは他のほとんどの材料よりも良好な整流作用を
提供する。そのダイオードは２つの層、すなわちＰｔの
層と、ｎドープドシリコンの層とから形成される。熱処
理後に、境界部のＰｔおよびＳｉは反応し、Ｐｔシリサ
イドを形成する。上述した代替金属のうちの任意のシリ
サイドのような他の金属シリサイドも考えられる。 【００２９】ダイオードを形成した後に、セル４０〜５
０が形成される。一実施形態では、反強磁性材料７６
が、導体材料７４の上側に堆積される。反強磁性材料７
６は、基板１０上に形成されることになる磁気記憶セル
４０〜５０の向きＭ２を固定するための磁気ピンニング
材料を提供する。反強磁性材料７６は、鉄−マンガン
（ＦｅＭｎ）またはニッケル−マンガン（ＮｉＭｎ）と
することができる。反強磁性材料７６のための代替の材
料は、ＮｉＯおよびＩｒＭｎを含む。 【００３０】磁気薄膜７８が、反強磁性材料７６の上側
に堆積される。磁気薄膜７８と反強磁性材料７６との間
の磁気的な交換結合の作用によって、磁気薄膜７８の磁
化の向きがピン止めされる。磁気薄膜７８は、磁気記憶
セル４０〜５０のピン止めされた磁気薄膜領域を形成す
るためのピン止めされる磁性材料の層を提供する。たと
えば、磁気薄膜７８は後に、磁気記憶セル４２のピン止
めされた磁気薄膜６４へと形成される。磁気薄膜７８に
は、ニッケル−鉄（ＮｉＦｅ）またはコバルト、あるい
はこれらの材料の組み合わせからなる合金または層とす
ることができる。磁気薄膜７８のための代替の材料は、
Ｆｅ３Ｏ４およびＣｒＯ２、あるいは他の強磁性材料ま
たはフェリ磁性材料を含む。 【００３１】絶縁性材料８０の層が磁気薄膜７８上に堆
積される。絶縁性材料８０は、磁気記憶セル４２の誘電
体領域６２のような、磁気記憶セル４０〜５０の誘電体
領域を形成するための層を提供する。一実施形態では、
絶縁性材料８０は酸化アルミニウム（Ａｌ２Ｏ３）であ
る。絶縁性材料８０の代替の材料は、二酸化シリコン
（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、および窒
化シリコン（Ｓｉ３Ｎ４）を含む。 【００３２】磁気薄膜８２が絶縁性材料８０の上側に堆
積される。磁気薄膜８２は、記憶セル４２の磁気薄膜６
０のような、磁気記憶セル４０〜５０のアクティブ領域
を形成するための材料の層を提供する。磁気薄膜８２
は、ニッケル−鉄（ＮｉＦｅ）またはコバルト、または
これらの材料の組み合わせからなる合金または層とする
ことができる。 【００３３】図４ｂは、図４ａに示される材料のパター
ニングを示す断面図ＡＡである。そのパターニングは、
フォトリソグラフィを用いて、磁気薄膜８２の上側にフ
ォトレジスト８４を含むフォトレジストの線を形成する
ことにより実行される。フォトレジスト８４の線は、底
部導体２２の長さと、底部導体２２および磁気記憶セル
４２および４８のｄｘ寸法とを画定する。イオンミリン
グ操作を実行して、フォトレジストによって保護されな
い材料が基板１０から除去される。イオンミリング操作
は、たとえば、アルゴンイオンの衝撃を用いて実行され
得る。フォトレジスト８４によって与えられる保護の結
果として、たとえば、図４ａに示される材料から、積層
された構造体８６が形成される。所望の回路構成を達成
するために、典型的には多数のパターニングステップが
行われることに留意されたい。この場合、パターニング
は、導体材料７０および半導体材料７２が互いに位置合
わせされ、半導体材料７２が、底部導体２２を形成する
導体材料７０の長さに延び、半導体材料７２がショット
キー金属ダイオードの一部として機能するように実行さ
れる。その表面は、第２の導体材料７４、反強磁性材料
７６、磁気薄膜７８、絶縁性障壁８０および第２の磁気
薄膜８２からなる積層体を分離するように、既知の技術
を用いてさらにパターニングされる。 【００３４】積層された構造体８６は底部導体２２を含
み、それは導体材料７０の残りの部分である。半導体材
料７２は、積層構造体８６に示されるようなダイオード
８８の整流作用部分としての役割を果たす。第２の導体
材料７４は、ショットキー金属ダイオード８８のための
金属コンタクトとしての役割を果たす。また、積層構造
体８６は、反強磁性材料７６から残される反強磁性材料
９０のストリップも含む。反強磁性材料９０のストリッ
プは、磁気記憶セル４２および４８の磁気の向きＭ２
を、導体２２の長さに平行な方向にピン止めする。 【００３５】積層構造体８６は、それぞれ磁気薄膜７
８、誘電体材料８０および磁気薄膜８２から残される、
磁気薄膜９２のストリップ、誘電体材料９４のストリッ
プ、および磁気薄膜９６のストリップを含む。磁気薄膜
９２、誘電体材料９４、および磁気薄膜９６のストリッ
プは、後続のパターニングステップで、磁気記憶セル４
０〜４８へと形成されることになる。 【００３６】図４ｃは、積層構造体８６の側部と、基板
１０の露出された領域とを覆う保護誘電体１００の薄い
層を示す断面図ＡＡである。保護誘電体１００は最初
に、たとえば、誘電体材料からなる、５０ｎｍ（５００
オングストローム）またはそれ未満の薄い層として、積
層構造体８６、フォトレジスト８４および基板１０の露
出された領域上に堆積される。その後、フォトレジスト
８４、および導体２０〜２４をパターニングするために
用いられるフォトレジストの他の線は、たとえば溶媒と
超音波攪拌機とを用いて除去される。結果として生じる
保護誘電体１００は、導体２６および２８が形成された
後の磁気薄膜９２および９６の縁部間が短絡するのを防
ぐ。 【００３７】図４ｄは、積層構造体８６および保護誘電
体１００上に堆積された導体材料１０２を示す断面図Ｂ
Ｂである。導体材料１０２は、上部導体２６〜２８を形
成するための導電性材料の層を提供する。導体材料１０
２は、銅、アルミニウム、または金、あるいはこれらの
材料の合金のような導電性材料のシートである。 【００３８】その後、上部導体２６〜２８が導体材料１
０２からパターニングされる。上部導体２６〜２８のパ
ターニングによって、磁気記憶セル４０〜５０および上
部導体２６〜２８のｄｙ寸法が形成され、上部導体２６
〜２８と、磁気記憶セル４０〜５０の層とが自動的に位
置合わせされる。上部導体２６〜２８は、フォトリソグ
ラフィを用いて、導体材料１０２の上側にフォトレジス
ト１１０〜１１４の線を含むフォトレジストの線を形成
することによりパターニングされる。フォトレジスト１
１０〜１１４の線はそれぞれ幅ｄｙを有する。 【００３９】イオンミリングステップを用いて、フォト
レジスト１１０〜１１４によって保護されない材料が除
去される。一実施形態では、そのミリングステップを用
いて、反強磁性材料９０のストリップまで下方に材料が
除去される。別の実施形態では、そのミリングステップ
は、磁気薄膜９２のストリップが除去される前に停止さ
れる。その後、フォトレジスト１１０〜１１４は取り除
かれる。 【００４０】図４ｅは、磁気薄膜９２を除去する前にミ
リングステップが停止された結果を示す断面図ＢＢであ
る。それぞれ磁気薄膜９６のストリップおよび誘電体材
料９４のストリップから形成される磁気薄膜６０および
誘電体領域６２とともに、ショットキー金属ダイオード
８８を有する磁気記憶セル４２〜４８がそれぞれ示され
る。 【００４１】磁性材料９２のストリップは、各磁気記憶
セル４２〜４８のための連続したピン止め磁気薄膜を提
供する。この実施形態は、磁性材料９２のパターニング
された縁部から発する磁界が、磁気記憶セル４２〜４８
のアクティブな磁気薄膜内の磁界に影響を及ぼすのを防
ぐ。 【００４２】上部導体２６および２８のパターニングに
よって、パターニングが実施されて、かつ磁気記憶セル
４２および４８内のアクティブな磁気薄膜が自動的に位
置合わせされ、位置合わせされた寸法ｄｘおよびｄｙが
与えられる。結果として、導体層２６〜２８、および磁
気記憶セル４２および４８のアクティブ層または誘電体
層のための別個のパターニングマスクを用いる必要もな
ければ、任意のそのようなパターニングマスクを正確に
位置合わせする必要もない。 【００４３】図４ｅに示される構造はその後、たとえば
絶縁性誘電体層を用いて平坦化され、磁気記憶セル４０
〜５０の上側に別の磁気記憶セルのアレイが形成され得
る。これが可能であるのは、結晶性の半導体基板が必要
とされないからである。磁気記憶セルの多数の層を有す
ることができることにより、固体メモリ１３０内で達成
され得る総合密度が高められる。 【００４４】上述のプロセスによって、サイズが上部／
底部導体幅ｄｘおよびｄｙの寸法に制限されるメモリセ
ルがもたらされるが、そのプロセスは１つの実現可能な
製造プロセスを例示するために提供されているにすぎな
いことに留意されたい。代替の実施形態では、導体幅よ
りも小さな寸法を有するメモリセルを形成することが望
ましい。これを達成するためには、別個のマスキング／
パターニングのステップが必要とされ、それらは当業者
にはよく知られている。 【００４５】図５は、磁気記憶セル４２を読み出すため
の構成を示す。その磁気記憶セル４２は、導体２６に読
出し電圧Ｖｒｄを印加し、導体２２を電流センス増幅器
１６０の入力１５０に結合することにより読み出され
る。磁気記憶セル４２の両端の電位Ｖｒｄによって、電
流センス増幅器１６０の入力１５０にセンス電流が流れ
込む。センス電流の大きさが磁気記憶セル４２の抵抗
を、それゆえその論理状態を示す。 【００４６】読出し動作中に、導体２０および２４は、
一対のトランジスタ２００および２０２を用いてグラン
ド電位をかけられる。さらに、電流センス増幅器１６０
の入力１５０は仮想グランド電位を有しており、それ
は、導体２２が仮想グランド電位を有することを意味す
る。導体２０〜２４のグランドおよび仮想グランド電位
は、導体２０〜２４間を流れる電流の量を低減する。こ
の電流は漏れ電流として知られる。導体２０〜２４内の
漏れ電流の量を低減することにより、磁気記憶セル４２
上での読出し動作中の信号対雑音比が向上される。 【００４７】導体２０〜２４間の等しい電位は、種々の
回路を用いて達成され得る。たとえば、トランジスタ２
００および２０２が、導体２０および２４に電位Ｖｘを
かけ、入力１５０がＶｘの電位を有することができる。
さらに、導体のそれぞれが、対応する電流センス増幅器
の入力に結合され得る。電流センス増幅器の入力は仮想
グランドであるか、または全ての導体２０〜２４の電位
が等しくされるのであれば、他の電位を有することがで
きる。さらに、トランジスタおよび電流センス増幅器の
任意の組み合わせを用いて、読出し動作中に導体２０〜
２４の電位を等しくすることもできる。 【００４８】メモリセル４０〜５０は、ポリマーメモリ
素子、磁気トンネル接合（ＳＤＴ接合は磁気トンネル接
合の１つのタイプである）、または相変化デバイスのよ
うな薄膜メモリ素子を含むことができる。一般に、メモ
リセル４０〜５０は、素子の公称抵抗の大きさに影響を
及ぼすことにより、情報を格納または生成する任意の素
子を含むことができる。そのような他のタイプの素子
は、リードオンリーメモリの一部としてのポリシリコン
抵抗、および結晶状態からアモルファス状態に、または
その逆に状態を変更するようにプログラムされ得る相変
化デバイスを含む。相変化デバイスは、結晶状態では低
抵抗を有し、アモルファス状態では高抵抗を有する。メ
モリセル素子４２が図４ｅにさらに詳細に示される。メ
モリセル４０〜５０はさらに、抵抗性の磁気素子Ｒｍ
と、単方向導電性ゲートまたはダイオード８８とを含
み、ダイオードは、読出し動作中に漏れ電流を制限する
とともに、ビット線２０〜２４からワード線２６〜３０
に一方向の電流経路を提供するために用いられる。ダイ
オード８８は抵抗性の磁気素子Ｒｍに結合され、ビット
線２０〜２４からワード線２６〜３０への一方向の導電
性経路を提供する。 【００４９】大きな共通の金属−Ｓｉコンタクト領域を
用いることにより、共通カソードにおける接触抵抗が改
善される。これは、各ダイオード８８の電流密度容量を
改善する。各ダイオード８８は、その関連するＭＲＡＭ
セルとの別個のＰｔコンタクトを有するので、各ダイオ
ード８８は互いから分離される。さらに、ダイオードの
行または列が共通の金属−Ｓｉコンタクトを共有するの
で、パターニングが簡略化される。さらに、共通の金属
−Ｓｉコンタクトは、従来技術の技法を用いて製作され
るダイオードに関連した電流スニークパスまたは漏れ電
流を、排除しないまでも低減する。 【００５０】本発明による情報記憶デバイスは、多種多
様な用途に用いることができる。たとえば、その情報記
憶デバイスは、コンピュータ内の長期データ記憶のため
に使用され得る。そのようなデバイスは、ハードドライ
ブのような従来の長期データ記憶装置より優れた数多く
の利点を提供する。ＭＲＡＭセルからのデータへのアク
セスは、ハードドライブからのデータへのアクセスより
も数桁の大きさだけ速くなる。さらに、本発明による情
報記憶デバイスはハードドライブよりもコンパクトであ
る。 【００５１】本発明による情報記憶デバイスは、デジタ
ル画像を長期に記憶するためにデジタルカメラで使用さ
れ得る。較正が正確であり、前置増幅器のオフセットを
同じにすることができる場合には、その情報記憶デバイ
スは、コンピュータにおいてＤＲＡＭおよび他の高速の
長期メモリの代わりに用いることもできる。本発明は、
上述され、および図示された特定の実施形態に限定され
ない。代わりに、本発明は特許請求の範囲に従って解釈
される。 【００５２】先に参照された構成が本発明の原理のため
の応用形態の例示にすぎないことは理解されたい。本発
明は、現時点で最も実用的で、好ましい実施形態である
と思われるものに関連して個別に、かつ詳細に図示さ
れ、十分に説明されてきたが、本発明の思想および範囲
から逸脱することなく、数多くの修正および代替の構成
を考案することができ、数多くの変更が、特許請求の範
囲に記載されるような本発明の原理および概念から逸脱
することなくなされ得ることは当業者には明らかであろ
う。 【００５３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．データ記憶デバイスであって、複数のワード線と、
複数のビット線と、およびメモリセルの抵抗性交点アレ
イとを含み、各メモリセルが、ビット線に接続され、個
々のワード線にさらに接続された分離ダイオードに接続
され、その分離ダイオードが、前記ビット線から前記ワ
ード線への一方向の導電性経路を提供し、各ワード線が
各ダイオードとの共通の金属−半導体コンタクトを提供
し、前記各ダイオードが、前記共通の金属−半導体コン
タクトの半導体部分と、その個々のメモリセルとの間に
配置された別個の金属コンタクトを有するように前記ワ
ード線を共有する、データ記憶デバイス。 ２．漏れ電流迂回手段は、前記ワード線に結合された等
電位発生器を含み、寄生電流が選択されたメモリセルに
流れるのを実質的に防ぐように、前記抵抗性交点メモリ
セルアレイ内の電圧レベルを設定するように動作するこ
とができる、上記１に記載のデータ記憶デバイス。 ３．ワード線の選択されたグループ内の選択されないワ
ード線が、印加されるアレイ電圧に概ね等しい平均化さ
れた電圧を設定するように互いに接続される、上記２に
記載のデータ記憶デバイス。 ４．前記等電位発生器が、１つまたは複数の選択されな
いワード線からのフィードバックに基づいて、選択され
たビット線の等電位分離を確立するように動作すること
ができる、上記３に記載のデータ記憶デバイス。 ５．前記各分離ダイオードの入力ノードが、個々の電圧
フォロワトランジスタに結合され、前記等電位発生器
が、前記電圧フォロワトランジスタのゲートに結合され
る、上記３に記載のデータ記憶デバイス。 ６．前記各メモリセルが、磁気ランダムアクセスメモリ
素子からなる、上記１に記載のデータ記憶デバイス。 ７．データ記憶デバイスを形成するプロセスであって、
金属トレースからなる複数のワード線を形成するステッ
プと、前記ワード線のそれぞれの上にアモルファス半導
体層を形成するステップと、前記各アモルファス半導体
層上に、それぞれ互いから分離された複数の金属コンタ
クトを形成し、結果として前記各ワード線のための共通
の金属−半導体コンタクトをもたらすステップと、前記
複数の金属コンタクトのそれぞれの上に磁気抵抗メモリ
セルを形成し、それにより前記メモリセルからその対応
するワード線への一方向の導電性経路を形成するステッ
プと、およびそれぞれ前記メモリセルの一部に接続され
るように、金属トレースからなる複数のビット線を形成
し、それによりそれぞれ共有されるメモリセルを通して
前記ビット線から前記ワード線への導電性経路を形成す
るステップとからなる、プロセス。 ８．前記金属コンタクトを形成するステップが、前記金
属コンタクトとしてプラチナを選択することをさらに含
む、上記７に記載のプロセス。 ９．前記金属コンタクトを形成するステップが、前記金
属コンタクトとして、金、銀、アルミニウム、または銅
からなるグループから金属を選択することをさらに含
む、上記７に記載のプロセス。 １０．前記アモルファス半導体がシリコンからなり、金
属シリサイド層が、前記シリコンと前記金属コンタクト
とで形成される、上記７に記載のプロセス。 【００５４】 【発明の効果】本発明によれば、大きな共通の金属−Ｓ
ｉコンタクト領域を用いることにより、共通カソードに
おける接触抵抗が改善される。これは、各ダイオード８
８の電流密度容量を改善する。各ダイオード８８は、そ
の関連するＭＲＡＭセルとの別個のＰｔコンタクトを有
するので、各ダイオード８８は互いから分離される。さ
らに、ダイオードの行または列が共通の金属−Ｓｉコン
タクトを共有するので、パターニングが簡略化される。
さらに、共通の金属−Ｓｉコンタクトにより、従来技術
の技法を用いて製作されるダイオードに関連した電流ス
ニークパスまたは漏れ電流を、排除しないまでも低減す
ることが可能になる。
【図面の簡単な説明】
【図１】選択されたメモリセル上のセンシング動作と、
漏れ電流がセンス電流に如何に影響を及ぼすかを示す従
来技術の概略図である。 【図２】磁気記憶セルのアレイと、磁気記憶セルへの読
出しおよび書込みのアクセスを可能にする導体のアレイ
とを含む固体メモリの平面図である。 【図３ａ】磁気記憶セル内のデータビットの格納を示す
図である。 【図３ｂ】磁気記憶セル内のデータビットの格納を示す
図である。 【図４ａ】最初に基板上に堆積され、その後、導体およ
び磁気記憶セル内に形成される一連の材料を示す断面図
ＡＡである。 【図４ｂ】図３ａに示される材料のパターニングを示す
断面図ＡＡである。 【図４ｃ】パターニングされた積層構造体の側面と、基
板の露出された領域とを覆う保護誘電体の薄い層を示す
断面図ＡＡである。 【図４ｄ】積層構造体および保護誘電体上に堆積される
導体材料と上部導体フォトレジストとを示す断面図ＢＢ
である。 【図４ｅ】ピン止めされた磁気薄膜を取り除く前にミリ
ングステップを停止した結果を示す断面図ＢＢである。 【図５】磁気記憶セルを読み出すための構成を示す図で
ある。 【符号の説明】 10 基板 20、22、24、26、28 導体 40、42、44、46、48、50 磁気記憶セル 62 誘電体領域 60、64、78、82 磁気薄膜 70、80 導体材料 72 半導体材料 74 導体材料 76 反強磁性材料 80 絶縁性材料 88 ダイオード 100 保護誘電体 130 固体メモリ 160 電流センス増幅器
漏れ電流がセンス電流に如何に影響を及ぼすかを示す従
来技術の概略図である。 【図２】磁気記憶セルのアレイと、磁気記憶セルへの読
出しおよび書込みのアクセスを可能にする導体のアレイ
とを含む固体メモリの平面図である。 【図３ａ】磁気記憶セル内のデータビットの格納を示す
図である。 【図３ｂ】磁気記憶セル内のデータビットの格納を示す
図である。 【図４ａ】最初に基板上に堆積され、その後、導体およ
び磁気記憶セル内に形成される一連の材料を示す断面図
ＡＡである。 【図４ｂ】図３ａに示される材料のパターニングを示す
断面図ＡＡである。 【図４ｃ】パターニングされた積層構造体の側面と、基
板の露出された領域とを覆う保護誘電体の薄い層を示す
断面図ＡＡである。 【図４ｄ】積層構造体および保護誘電体上に堆積される
導体材料と上部導体フォトレジストとを示す断面図ＢＢ
である。 【図４ｅ】ピン止めされた磁気薄膜を取り除く前にミリ
ングステップを停止した結果を示す断面図ＢＢである。 【図５】磁気記憶セルを読み出すための構成を示す図で
ある。 【符号の説明】 10 基板 20、22、24、26、28 導体 40、42、44、46、48、50 磁気記憶セル 62 誘電体領域 60、64、78、82 磁気薄膜 70、80 導体材料 72 半導体材料 74 導体材料 76 反強磁性材料 80 絶縁性材料 88 ダイオード 100 保護誘電体 130 固体メモリ 160 電流センス増幅器
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ルン・ティー・トラン
アメリカ合衆国カリフォルニア州95070,
サラトガ，ウッドブリー・コート・5085
Ｆターム(参考） 5F083 FZ10 GA06 JA06 JA33 JA35
JA36 JA37 JA38 JA39 PR04
Claims (1)
- 【特許請求の範囲】 【請求項１】 データ記憶デバイスであって、 複数のワード線と、 複数のビット線と、およびメモリセルの抵抗性交点アレ
イとを含み、各メモリセルが、ビット線に接続され、個
々のワード線にさらに接続された分離ダイオードに接続
され、その分離ダイオードが、前記ビット線から前記ワ
ード線への一方向の導電性経路を提供し、各ワード線が
各ダイオードとの共通の金属−半導体コンタクトを提供
し、前記各ダイオードが、前記共通の金属−半導体コン
タクトの半導体部分と、その個々のメモリセルとの間に
配置された別個の金属コンタクトを有するように前記ワ
ード線を共有する、データ記憶デバイス。
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| US10/098,206 US6885573B2 (en) | 2002-03-15 | 2002-03-15 | Diode for use in MRAM devices and method of manufacture |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124475A (ja) * | 2006-11-13 | 2008-05-29 | Samsung Electronics Co Ltd | セルダイオードを備えた不揮発性メモリ素子及びその製造方法 |
| US8258493B2 (en) | 2006-11-20 | 2012-09-04 | Panasonic Corporation | Nonvolatile semiconductor memory apparatus and manufacturing method thereof |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017282A1 (fr) * | 2001-08-13 | 2003-02-27 | Advanced Micro Devices, Inc. | Cellule de memoire |
| US20030218905A1 (en) * | 2002-05-22 | 2003-11-27 | Perner Frederick A. | Equi-potential sensing magnetic random access memory (MRAM) with series diodes |
| US20040039871A1 (en) * | 2002-08-26 | 2004-02-26 | Colin Stobbs | Replacement memory device |
| US20050158950A1 (en) * | 2002-12-19 | 2005-07-21 | Matrix Semiconductor, Inc. | Non-volatile memory cell comprising a dielectric layer and a phase change material in series |
| US6937509B2 (en) * | 2003-09-08 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Data storage device and method of forming the same |
| US7376004B2 (en) * | 2003-09-11 | 2008-05-20 | Samsung Electronics Co., Ltd. | Increased magnetic memory array sizes and operating margins |
| US7076320B1 (en) | 2004-05-04 | 2006-07-11 | Advanced Micro Devices, Inc. | Scatterometry monitor in cluster process tool environment for advanced process control (APC) |
| US7307338B1 (en) * | 2004-07-26 | 2007-12-11 | Spansion Llc | Three dimensional polymer memory cell systems |
| US7180160B2 (en) * | 2004-07-30 | 2007-02-20 | Infineon Technologies Ag | MRAM storage device |
| US20060034116A1 (en) * | 2004-08-13 | 2006-02-16 | Lam Chung H | Cross point array cell with series connected semiconductor diode and phase change storage media |
| US7221599B1 (en) | 2004-11-01 | 2007-05-22 | Spansion, Llc | Polymer memory cell operation |
| KR101124504B1 (ko) * | 2005-09-22 | 2012-03-15 | 삼성전자주식회사 | ＡＬＤ 공정에 의한 비정질 ＮｉＯ 박막의 제조방법 및상기 비정질 ＮｉＯ 박막을 이용한 비휘발성 메모리 소자 |
| US20070132049A1 (en) * | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
| KR100695171B1 (ko) * | 2006-02-23 | 2007-03-14 | 삼성전자주식회사 | 마그네틱 도메인 이동을 이용하는 자기 메모리 장치 |
| US8120949B2 (en) * | 2006-04-27 | 2012-02-21 | Avalanche Technology, Inc. | Low-cost non-volatile flash-RAM memory |
| TWI396268B (zh) * | 2006-05-25 | 2013-05-11 | Taiwan Semiconductor Mfg | 複合連結線與其製造方法 |
| US7379364B2 (en) * | 2006-10-19 | 2008-05-27 | Unity Semiconductor Corporation | Sensing a signal in a two-terminal memory array having leakage current |
| US7372753B1 (en) * | 2006-10-19 | 2008-05-13 | Unity Semiconductor Corporation | Two-cycle sensing in a two-terminal memory array having leakage current |
| KR100837412B1 (ko) * | 2006-12-12 | 2008-06-12 | 삼성전자주식회사 | 멀티 스택 메모리 소자 |
| US7382647B1 (en) | 2007-02-27 | 2008-06-03 | International Business Machines Corporation | Rectifying element for a crosspoint based memory array architecture |
| US8987702B2 (en) | 2007-05-01 | 2015-03-24 | Micron Technology, Inc. | Selectively conducting devices, diode constructions, constructions, and diode forming methods |
| US7929335B2 (en) * | 2007-06-11 | 2011-04-19 | International Business Machines Corporation | Use of a symmetric resistive memory material as a diode to drive symmetric or asymmetric resistive memory |
| KR20090080751A (ko) * | 2008-01-22 | 2009-07-27 | 삼성전자주식회사 | 저항성 메모리 소자 및 그 제조방법 |
| US7649237B2 (en) * | 2008-05-15 | 2010-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Schottky diode for high speed and radio frequency application |
| US8120951B2 (en) | 2008-05-22 | 2012-02-21 | Micron Technology, Inc. | Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods |
| US7719876B2 (en) | 2008-07-31 | 2010-05-18 | Unity Semiconductor Corporation | Preservation circuit and methods to maintain values representing data in one or more layers of memory |
| US7830701B2 (en) * | 2008-09-19 | 2010-11-09 | Unity Semiconductor Corporation | Contemporaneous margin verification and memory access for memory cells in cross point memory arrays |
| KR101012435B1 (ko) * | 2008-11-10 | 2011-02-08 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| US7978505B2 (en) * | 2009-01-29 | 2011-07-12 | Headway Technologies, Inc. | Heat assisted switching and separated read-write MRAM |
| US8570799B2 (en) * | 2011-08-16 | 2013-10-29 | Intel Mobile Communications GmbH | Magnetic random access memory with conversion circuitry |
| WO2017010991A1 (en) * | 2015-07-14 | 2017-01-19 | Hewlett Packard Enterprise Development Lp | Determining first write strength |
| CN105514262A (zh) * | 2015-10-30 | 2016-04-20 | 上海磁宇信息科技有限公司 | 交叉矩阵列式磁性随机存储器制造工艺 |
| US10141503B1 (en) * | 2017-11-03 | 2018-11-27 | International Business Machines Corporation | Selective phase change material growth in high aspect ratio dielectric pores for semiconductor device fabrication |
| JP2020047663A (ja) * | 2018-09-14 | 2020-03-26 | キオクシア株式会社 | 記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| JPH11345485A (ja) * | 1998-06-01 | 1999-12-14 | Toshiba Corp | 磁気記憶装置 |
| JP2000195251A (ja) * | 1998-12-28 | 2000-07-14 | Yamaha Corp | 磁気抵抗ランダムアクセスメモリ |
| JP2002540594A (ja) * | 1999-03-19 | 2002-11-26 | インフィネオン テクノロジース アクチエンゲゼルシャフト | メモリセル装置及びその製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467083A (en) * | 1993-08-26 | 1995-11-14 | Electric Power Research Institute | Wireless downhole electromagnetic data transmission system and method |
| US5831920A (en) * | 1997-10-14 | 1998-11-03 | Motorola, Inc. | GMR device having a sense amplifier protected by a circuit for dissipating electric charges |
| US6259644B1 (en) | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
| US6169686B1 (en) | 1997-11-20 | 2001-01-02 | Hewlett-Packard Company | Solid-state memory with magnetic storage cells |
| US5991193A (en) | 1997-12-02 | 1999-11-23 | International Business Machines Corporation | Voltage biasing for magnetic ram with magnetic tunnel memory cells |
| US6130835A (en) | 1997-12-02 | 2000-10-10 | International Business Machines Corporation | Voltage biasing for magnetic RAM with magnetic tunnel memory cells |
| US6081446A (en) | 1998-06-03 | 2000-06-27 | Hewlett-Packard Company | Multiple bit magnetic memory cell |
| US6034882A (en) * | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6297987B1 (en) | 1999-09-30 | 2001-10-02 | The United States Of America As Represented By The Secretary Of The Navy | Magnetoresistive spin-injection diode |
| JP2001196661A (ja) | 1999-10-27 | 2001-07-19 | Sony Corp | 磁化制御方法、情報記憶方法、磁気機能素子および情報記憶素子 |
| US6185143B1 (en) | 2000-02-04 | 2001-02-06 | Hewlett-Packard Company | Magnetic random access memory (MRAM) device including differential sense amplifiers |
| US6888750B2 (en) * | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
| JP3800925B2 (ja) * | 2000-05-15 | 2006-07-26 | 日本電気株式会社 | 磁気ランダムアクセスメモリ回路 |
| JP3985432B2 (ja) * | 2000-06-19 | 2007-10-03 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
| JP2002100181A (ja) * | 2000-09-27 | 2002-04-05 | Nec Corp | 磁気ランダムアクセスメモリ |
| JP3920565B2 (ja) * | 2000-12-26 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| US6522594B1 (en) * | 2001-03-21 | 2003-02-18 | Matrix Semiconductor, Inc. | Memory array incorporating noise detection line |
| US6456524B1 (en) * | 2001-10-31 | 2002-09-24 | Hewlett-Packard Company | Hybrid resistive cross point memory cell arrays and methods of making the same |
| KR100465598B1 (ko) | 2001-12-26 | 2005-01-13 | 주식회사 하이닉스반도체 | 쇼트키 다이오드를 이용한 마그네틱 램 |
| US7042367B2 (en) * | 2002-02-04 | 2006-05-09 | Halliburton Energy Services | Very high data rate telemetry system for use in a wellbore |
-
2002
- 2002-03-15 US US10/098,206 patent/US6885573B2/en not_active Expired - Lifetime
-
2003
- 2003-02-20 TW TW092103544A patent/TW200402055A/zh unknown
- 2003-03-07 EP EP03251386A patent/EP1345230A3/en not_active Withdrawn
- 2003-03-12 JP JP2003065876A patent/JP2003273335A/ja active Pending
- 2003-03-14 CN CNA031199763A patent/CN1487523A/zh active Pending
- 2003-03-14 KR KR10-2003-0016019A patent/KR20030074459A/ko not_active Application Discontinuation
-
2005
- 2005-03-24 US US11/089,687 patent/US20050201173A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| JPH11345485A (ja) * | 1998-06-01 | 1999-12-14 | Toshiba Corp | 磁気記憶装置 |
| JP2000195251A (ja) * | 1998-12-28 | 2000-07-14 | Yamaha Corp | 磁気抵抗ランダムアクセスメモリ |
| JP2002540594A (ja) * | 1999-03-19 | 2002-11-26 | インフィネオン テクノロジース アクチエンゲゼルシャフト | メモリセル装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124475A (ja) * | 2006-11-13 | 2008-05-29 | Samsung Electronics Co Ltd | セルダイオードを備えた不揮発性メモリ素子及びその製造方法 |
| US8258493B2 (en) | 2006-11-20 | 2012-09-04 | Panasonic Corporation | Nonvolatile semiconductor memory apparatus and manufacturing method thereof |
| US8559205B2 (en) | 2006-11-20 | 2013-10-15 | Panasonic Corporation | Nonvolatile semiconductor memory apparatus and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200402055A (en) | 2004-02-01 |
| EP1345230A2 (en) | 2003-09-17 |
| KR20030074459A (ko) | 2003-09-19 |
| EP1345230A3 (en) | 2004-07-07 |
| US20030185038A1 (en) | 2003-10-02 |
| US6885573B2 (en) | 2005-04-26 |
| US20050201173A1 (en) | 2005-09-15 |
| CN1487523A (zh) | 2004-04-07 |
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