JP2002540594A - メモリセル装置及びその製造方法 - Google Patents

メモリセル装置及びその製造方法

Info

Publication number
JP2002540594A
JP2002540594A JP2000607220A JP2000607220A JP2002540594A JP 2002540594 A JP2002540594 A JP 2002540594A JP 2000607220 A JP2000607220 A JP 2000607220A JP 2000607220 A JP2000607220 A JP 2000607220A JP 2002540594 A JP2002540594 A JP 2002540594A
Authority
JP
Japan
Prior art keywords
phase
memory cell
layer
metal line
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000607220A
Other languages
English (en)
Other versions
JP4027041B2 (ja
Inventor
ゲーベル ベルント
シュヴァルツル ジークフリート
Original Assignee
インフィネオン テクノロジース アクチエンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジース アクチエンゲゼルシャフト filed Critical インフィネオン テクノロジース アクチエンゲゼルシャフト
Publication of JP2002540594A publication Critical patent/JP2002540594A/ja
Application granted granted Critical
Publication of JP4027041B2 publication Critical patent/JP4027041B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

(57)【要約】 金属ライン（Ｌ１、Ｌ２、Ｌ３）の相とメモリセルの相とが交互に相互に重ねて配置されている。このメモリセルはそれぞれ１つのダイオード及び前記ダイオードに直列に接続されている１つのメモリ素子を有する。メモリ素子は磁気抵抗効果を有する積層構造体を有する。ダイオードは少なくとも２つの金属層（Ｍ１、Ｍ２）及びその間に配置された絶縁層（Ｉ１）とからなる積層構造体を有する。メモリ素子の積層構造体及びダイオードの積層構造体は相互に重なって配置されている。それぞれ１つの相の金属ライン（Ｌ１）は相互に平行に延在する。相互に隣り合う相の金属ライン（Ｌ１、Ｌ２）は相互に横断する方向に延在する。

Description

【発明の詳細な説明】
【０００１】 本発明は磁気抵抗効果を有する積層構造体を備えたメモリ素子を有するメモリ
セル装置に関する。
【０００２】 磁気抵抗効果を有する積層構造体はTechnologieanalyse XMR-Technologien, T
echnologiefrueherkennung, 編者Stefan Mangel, 出版社VDI-Technologiezentru
m Physikalische Technologienから公知である。この積層構造体の構造に応じて
、ＧＭＲ素子、ＴＭＲ素子、ＡＭＲ素子及びＣＭＲ素子が区別される。
【０００３】 ＧＭＲ素子の概念は、専門分野において、少なくとも２つの強磁性層とその間
に配置された１つの非磁性の導電層を有し、いわゆるＧＭＲ（巨大磁気抵抗；gi
ant magnetoresistance）効果を示す、つまりＡＭＲ（異方性磁気抵抗；anisotr
opic magnetoresistance）効果と比較して大きな磁気抵抗効果を示す積層構造体
に対して使用される。ＧＭＲ効果とは、ＧＭＲ素子の電気抵抗が２つの強磁性層
中の磁化が平行かもしくは反平行に整列しているかどうかに依存する現象と解釈
される。
【０００４】 ＴＭＲ素子の概念は、専門分野において、少なくとも２つの強磁性層及びその
間に配置された絶縁性の非磁性層を有するトンネリング・マグネットレジスタン
ス（Tunneling Magnetoresistance）積層構造体に対して使用される。この場合
、絶縁層は２つの強磁性層の間でトンネル電流が生じる程度に薄い。この積層構
造体は同様に磁気抵抗効果を示し、この効果は両方の強磁性層間に配置された絶
縁性の非磁性層を通過するスピン分極トンネル電流により生じる。この場合でも
、ＴＭＲ素子の電気抵抗は、両方の強磁性層中の磁化が平行又は反平行に整列し
ているかどうかに依存する。
【０００５】 ＡＭＲ効果とは、磁化された導体中での抵抗が磁化方向に対して平行方向及び
垂直方向で異なることにより生じる。従って、ＡＭＲ効果は単一の強磁性層中で
生じる容積効果であると解釈される。
【０００６】 磁気抵抗効果の大きさ（ΔＲ／Ｒ＝１００〜４００％、室温で）のために、コ
ロッサル・マグネットレジスタンス（Collosal Magnetoresistance）効果と呼ば
れるもう一つの磁気抵抗効果は、高い保磁力のために、磁化状態間で切り替える
ために高い磁場を必要とする。
【０００７】 米国特許第５６４０３４３号明細書には、いわゆるＭＲＡＭ−メモリセル装置
が記載されており、この場合、メモリセルは金属ラインの相互に重なって配置さ
れた２つの相の間に配置されている。このメモリセルはそれぞれ１つのダイオー
ド及び前記ダイオードと直列に配置された１つのメモリ素子を有している。この
メモリ素子は磁気抵抗効果を有する積層構造体を有する。前記ダイオードはｐｎ
−ダイオード又はショットキーダイオードであり、シリコンを含有する。メモリ
素子の積層構造体及びダイオードの積層構造体は相互に重なって配置されている
。第１の相の金属ラインは相互に平行に延在する。第２の相の金属ラインは相互
に平行で、かつ第１の相の金属ラインに対して垂直に延在している。このメモリ
セルはそれぞれ第１の相の金属ラインと第２の相の金属ラインとの間に接続され
ている。このメモリ素子の積層構造体は２つの強磁性層とその間に配置された１
つの絶縁層とからなる。このメモリ素子の電気抵抗は、２つの強磁性層の磁化方
向が相互に平行であるか又は反平行であるかに依存している。１つのメモリセル
に情報を書き込むためにメモリセルと接続している金属ラインに電流を供給する
。この場合、電圧はメモリセルを通過して電流が流れない程度に選択される。こ
の電流により生じた磁場がメモリセルの領域内で、２つの磁性層の一方の磁化が
磁場中で整列される程度に加えられる。他方の強磁性層の磁化方向は変化しない
ままである。この整列は情報を表す。この情報の読みとりのためにダイオードと
接続している金属ラインの電圧は低下し、メモリ素子と接続している金属ライン
での電圧は高くなる。残りのメモリ素子と接続している金属ラインでは、読み取
るべきメモリセルのダイオードと接続している金属ラインと同じ電圧である。残
りのダイオードと接続されている金属ラインでは、読み取るべきメモリセルのメ
モリ素子と接続している金属ラインと同じ電圧である。メモリセル中のダイオー
ドに基づき、読み取るべきメモリセルを通してだけ電流が流れることができる。
この電流は、メモリセルに記憶された情報である２つの個別値に依存し、この値
はメモリ素子の２種類の磁化状態に対応する。
【０００８】 本発明の根底をなす課題は、先行技術と比較して高いパッケージング密度で製
造可能な磁気抵抗効果を有するメモリ素子を備えたメモリセル装置を提供するこ
とであった。さらに、このようなメモリセル装置の製造方法を提供することであ
った。
【０００９】 前記の課題は、金属ラインの少なくとも３つの相と、メモリセルの２つの相と
が設けられており、これらの相が交互に重なって配置されているメモリセル装置
により解決される。メモリセルはそれぞれ１つのダイオード及び前記ダイオード
と直列に接続した１つのメモリ素子とを有する。このメモリ素子は磁気抵抗効果
を有する積層構造体を有する。このダイオードは少なくとも２つの金属層とその
間に配置された絶縁層とからなる積層構造体を有する。メモリ素子のこの積層構
造体とダイオードのこの積層構造体とは相互に重なって配置されている。それぞ
れ１つの相の金属ラインは相互に平行に延在し、相互に隣り合う相の金属ライン
は相互に横断する方向に延在する。このメモリセルはそれぞれ１つの相の金属ラ
インとこの相に隣り合う相の金属ラインとの間に接続されている。
【００１０】 さらに、前記の課題は、相互に平行に延在する金属ラインの第１の相を作成す
るメモリセル装置の製造方法により解決される。金属ラインの第１の相の上方に
メモリセルの第１の相を、前記メモリセルが第１の相の金属ラインと接続するよ
うに作成する。第１の相のメモリセルのためにそれぞれ１つのメモリ素子と、前
記メモリ素子に直列接続した１つのダイオードとを作成する。このダイオードの
ために、少なくとも２つの金属層とその間に配置された絶縁層とからなる積層構
造体を作成する。このメモリ素子のために磁気抵抗効果を有する積層構造体を作
成する。このメモリ素子の積層構造体とダイオードの積層構造体とを相互に積み
重ねて作成する。メモリセルの第１の相の上方に、相互に平行に延在しかつ第１
の相の金属ラインに対して横断する方向に延在する金属ラインの第２の相を、第
１の相のメモリセルが第１の相の金属ラインと第２の相の金属ラインとの間に接
続されるように作成する。金属ラインの第２の相の上方に、第１の相のメモリセ
ルに対応するように構築された第２の相のメモリセルを作成する。メモリセルの
第２の相の上方に、相互に平行に延在しかつ第２の相の金属ラインに対して横断
する方向に延在する金属ラインの第３の相を、第２の相のメモリセルがそれぞれ
第２の相の金属ラインと第３の相の金属ラインとの間に接続されるように作成す
る。
【００１１】 メモリセルは少なくとも２つの相互に積層された相中に配置されているため、
メモリ素子あたりの所要面積は減少し及びメモリセル装置のパッケージング密度
は高まる。相互に積層されているメモリ素子の相の数が多くなればそれだけ、達
成可能なパッケージング密度が高くなる。この場合、メモリセルの各相は金属ラ
インの２つの相の間に配置されている。一方の相の金属ラインは他方の相の金属
ラインに対して横断する方向に延在する。金属ラインはそれぞれ最小の寸法でか
つ使用した技術において製造可能な最小の構造サイズＦの間隔で製造可能である
ので、１相あたり、４Ｆ２の所要面積／メモリセルが生じる。ｎ相の場合に全体
のメモリセル装置中でメモリセルあたり４Ｆ２／ｎの所要面積が生じる。
【００１２】 ダイオードはトンネルダイオードであり、この場合、電子は絶縁層を一方の方
向が他方の方向よりも容易に通り抜ける。ダイオードの作成のために、ダイオー
ドの下方にある金属ラインが破壊されるほどの高温は必要ではない。
【００１３】 このダイオードの設計は一方の相のメモリセルの情報が読み出される際に電流
がこの相に隣り合う相のメモリセルを通過して流れること阻止する。さらに、こ
のダイオードの設計は、読み出されるべきメモリセルと接続している金属ライン
間にだけこの読み出されるべきメモリセルを通過して電流が流れるようにする。
このことは、それにより電流の大きさが他のメモリセルに記憶された情報とは無
関係であり、かつ単に読み出されるべき情報に反映されるために有利である。
【００１４】 メモリセル装置の作成のためのプロセスコストは、１つの相の金属ラインの作
成のためのマスクと隣り合う相の金属ラインの作成のためのマスクがさらに金属
ラインのこれらの相の間に配置されたメモリセルの作成のために用いられる場合
に特に少ない。
【００１５】 例えば第１の導電性層とメモリセルの第１の相の作成のためのその上の層とを
作成する。メモリセルの第１の相の作成のための層及び第１の導電性層をストラ
イプ状の第１のマスクを用いて、第１の層から金属ラインの第１の相が作成され
るように構造化する。引き続き、絶縁材料を堆積させ、平坦化して相互に別々の
ストライプ状の第１の絶縁構造体を作成する。
【００１６】 第２の導電性層及びメモリセルの第２の相を作成するための層を被着させる。
メモリセルの第２の相の作成のための層、第２の導電性層及びメモリセルの第１
の相の作成のための層をストライプ状の第２のマスクを用いて、第２の層から金
属ラインの第２の相が作成されかつメモリセルの第１の相の作成のための層から
第１の相のメモリセルが作成されるように構造化する。第１の相のメモリセルは
従って第２の工程で対応する層の構造化により作成される。第１の工程は金属ラ
インの第１の相の作成の際に行われ、第２の工程は金属ラインの第２の相の作成
の際に行われる。引き続き、絶縁材料を堆積させ、平坦化し、相互に別々のスト
ライプ状の第２の絶縁構造体を作成する。
【００１７】 引き続き、第３の導電性層を被着させる。この第３の導電性層及びメモリセル
の第２の相の作成のための層を、第３の層から金属ストライプの第３の相が作成
されかつメモリセルの第２の相の作成のための層から第２の相のメモリセルが作
成されるようにストライプ状に構造化する。第２の相のメモリセルは従って２つ
のプロセス工程で対応する層の構造化によって作成される。第１の工程は金属ラ
インの第２の相の作成の際に行われ、第２の工程は金属ラインの第３の相の作成
の際に行われる。このように、メモリセル及び金属ラインの多くの相を任意に作
成することができる。
【００１８】 ダイオードの特に有利な電気的特性は一方の金属層の仕事関数と他方の金属層
の仕事関数の差ができる限り大きい場合に達成される。この場合ダイオード中で
のトンネル効果の非対称性が特に大きく、つまり、電子は他方の方向よりも一方
の方向で著しく容易に通過する。アルミニウムは特に低い仕事関数を有する。従
って、この一方の金属層は特にアルミニウムからなる。しかしながら低い仕事関
数を有する他の材料も同様に適している。他の金属層は白金からなるのが有利で
ある、それというのも白金は特に高い仕事関数を有するためである。しかしなが
ら、高い仕事関数を有する他の材料、例えばタングステンも同様に適している。
【００１９】 絶縁層の作成のためにアルミニウムを酸化することができる。
【００２０】 金属ラインは例えばＣｕ、ＡｌＳｉＣｕ又は金属ケイ化物からなることができ
る。
【００２１】 プロセスの簡素化のために、ダイオードの２つの金属層の一方が金属ラインの
一部である場合が有利である。この場合、金属ラインは有利にアルミニウムから
なる。
【００２２】 ダイオードの積層構造体及びメモリ素子の積層構造体の間に、例えばＴｉＮか
らなる拡散バリアを配置することができる。
【００２３】 メモリ素子として全ての公知のＴＭＲ素子及びＧＭＲ素子が適している。さら
に、異なる抵抗を有する２つの磁化状態を有し、この２つの磁化状態間でメモリ
の使用のために許容できる高さの磁場をかけることにより相互に切り換えること
ができる全てのＸＭＲ素子が適している。
【００２４】 メモリ素子の積層構造体が２つの磁性層とその間に配置された１つの非磁性層
からなるのが有利である。メモリセルはそれぞれ２つの磁化状態を有する。
【００２５】 非磁性層は絶縁層（ＴＭＲ−素子）であるのが有利である、それというのもこ
の層によってより高い素子抵抗（＝１００ｋΩ）を達成可能であるためであり、
この高い素子抵抗は電力消費並びに信号／ノイズ比に関して有利である。磁性層
の材料として、例えばＮｉ、Ｆｅ、Ｃｏ、Ｃｒ、Ｍｎ、Ｇｄ、Ｄｙ及びこれらの
合金、例えばＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＦｅ、ＣｏＣｒＦｅ、並びにＭｕＢ
ｉ、ＢｉＦｅ、ＣｏＳｍ、ＣｏＰｔ、ＣｏＭｎＢ、ＣｏＦｅＢが適している。非
磁性層の絶縁性材料として、例えばＡｌ２Ｏ３、ＭｇＯ、ＮｉＯ、ＨｆＯ２、Ｔ
ｉＯ２、ＮｂＯ、ＳｉＯ２及びＤＬＣ（ダイヤモンド状炭素）が適している。非
磁性層の導電性材料として、例えばＣｕ又はＡｇが適している。
【００２６】 磁性層の厚さは有利に５ｎｍ〜１０ｎｍである。非磁性層の厚さは有利に１ｎ
ｍ〜３ｎｍの範囲内にある。メモリ素子は有利に５０ｎｍ〜１５０ｎｍの範囲内
の寸法を有する。このメモリ素子は特に正方形又は長方形の形状を有することが
できる。
【００２７】 この方法のプロセス安全性を高めるために、メモリセルの積層構造体とその上
に配置された金属ラインとの間に中間層を配置するのが有利である。この中間層
は絶縁構造体の製造のために絶縁材料を平坦化する際にメモリセルの積層構造体
の損傷を防止する。平坦化の際に、中間層は露出されるか、いくらか除去される
こともできる。さらにこの中間層は拡散バリアとしても機能することができる。
【００２８】 メモリ素子の積層構造体をダイオードの積層構造体上に配置することができる
。また、ダイオードの積層構造体をメモリ素子の積層構造体上に配置されている
。
【００２９】 次に、メモリセル装置の可能な操作方法を記載する。
【００３０】 メモリセル上に情報を書き込むために、このメモリセルと接続する金属ライン
に電流を供給する。それにより生じた磁場はこのメモリセルの領域内では残りの
メモリセルの領域内よりも大きい。この磁場はこのメモリセルの範囲内で、所属
するメモリ素子の２つの磁性層の軟磁性の層の磁化が磁場中で整列する程度大き
い。２つの磁性層の硬磁性の層の磁化方向は変化されないままである。この磁場
は書き込まれるべき情報に応じて、軟磁性の層の磁化方向を硬磁性の層の磁化方
向に対して平行か又は反平行になるように調節される。その結果、これらのメモ
リセルは２つの異なる磁化状態を採る。
【００３１】 メモリセルの情報を読み出すために、所属する金属ラインに、このメモリセル
を通過して電流が流れる程度に電圧を印加する。この電流の高さは、メモリセル
の磁化状態に依存し、従って記憶された情報に依存する。
【００３２】 次に、本発明を図面で示した実施例により詳説する。
【００３３】 これらの図面は寸法通りではない。
【００３４】 実施例において、半導体構成素子（図示されていない）が配置された基板が設
けられており、この基板は中間酸化物Ｚで覆われている（図１参照）。この半導
体構成素子は作成すべきメモリセル装置の周辺装置の一部であることができる。
【００３５】 第１の導電性層の作成のために、銅を約５００ｎｍの厚さで堆積させる。第１
の金属層Ｍ１の作成のためにアルミニウムを約１０ｎｍの厚さで堆積させる。熱
酸化により酸化アルミニウムからなる約３ｎｍの厚さの第１の絶縁層Ｉ１を作成
する。第２の金属層Ｍ２の作成のために白金を約１０ｎｍの厚さで堆積させる。
引き続き、窒化チタンからなる約１０ｎｍの厚さの第１の拡散バリア（図示され
ていない）を堆積させる。第１の磁性層Ｇ１の作成のためにコバルトを約１０ｎ
ｍの厚さで堆積させる。約３ｎｍの厚さの第１の非磁性層Ｍ１の作成のためにア
ルミニウムを堆積させ、これを熱酸化により完全に酸化させる。第２の磁性層Ｇ
２の作成のためにＮｉＦｅを約１０ｎｍの厚さで堆積させる。第１の中間層Ｚ１
の作成のために約２０ｎｍの厚さで窒化チタンを堆積させる（図１参照）。
【００３６】 約１５０ｎｍのストライプの幅を有しかつ相互に約１５０ｎｍの間隔を有する
ストライプ状の第１のフォトレジストマスク（図示されていない）を用いて、第
１の中間層Ｚ１、第２の磁性層Ｇ２、第１の非磁性層Ｎ１、第１の磁性層Ｇ１、
第１の拡散バリア、第２の金属層Ｍ２、第１の絶縁層Ｉ１及び第１の金属層Ｍ１
をアルゴンを用いたスパッタリングによりエッチングする。引き続き、銅を例え
ばＢＣｌ３＋Ｃｌ２＋ＣＨ４を用いてエッチングすることで、第１の導電性層か
ら、金属ラインＬ１の第１の相を作成する（図１参照）。この第１のフォトレジ
ストマスクを除去する。
【００３７】 第１の絶縁層Ｓ１の作成のためにＳｉＯ２を約１００ｎｍの厚さで堆積させ、
これを第１の中間層Ｚ１が露出するまで化学機械研磨により平坦化する（図１参
照）。この場合、第１の中間層Ｚ１は約１０ｎｍ取り去られる。
【００３８】 第２の導電性層の作成のために、銅を約５００ｎｍの厚さで堆積させる。第３
の金属層Ｍ３の作成のためにアルミニウムを約１０ｎｍの厚さで堆積させる。熱
酸化により酸化アルミニウムからなる約３ｎｍの厚さの第２の絶縁層Ｉ２を作成
する。第４の金属層Ｍ４の作成のために、白金を約１０ｎｍの厚さで堆積させる
。第２の拡散バリア（図示されていない）の作成のために、窒化チタンを約１０
ｎｍの厚さで堆積させる。第３の磁性層Ｇ３の作成のために、コバルトを約１０
ｎｍの厚さで堆積させる。約３ｎｍの厚さの第２の非磁性層Ｎ２の作成のために
、アルミニウムを堆積させ、これを熱酸化により完全に酸化させる。第４の磁性
層Ｇ４の作成のために、ＮｉＦｅを約１０ｎｍの厚さで堆積させる。第２の中間
層Ｚ２の作成のために、ＴｉＮを約２０ｎｍの厚さで堆積させる（図２ａ及び２
ｂ参照）。
【００３９】 約１５０ｎｍのストライプの幅を有し、第１のフォトレジストマスクのストラ
イプに対して横断する方向に延在し、かつ相互に約１５０ｎｍの間隔を有する第
２のストライプ状のフォトレジストマスク（図示されていない）を用いて第２の
中間層Ｚ２、第４の磁性層Ｇ４、第２の非磁性層Ｎ２、第３の磁性層Ｇ３、第２
の拡散バリア、第４の金属層Ｍ４、第２の絶縁層Ｉ２及び第３の金属層Ｍ３をア
ルゴンを用いたスパッタリングによりエッチングする。引き続き第２の導電性層
を例えばＢＣｌ３＋Ｃｌ２＋ＣＨ４を用いてエッチングして、金属ラインＬ２の
第２の相が作成される（図２ａ及び２ｂ参照）。
【００４０】 引き続き、第１の中間層Ｚ１、第２の磁性層Ｇ２、第１の非磁性層Ｎ１、第１
の磁性層Ｇ１、第１の拡散バリア、第２の金属層Ｍ２、第１の絶縁層Ｉ１及び第
１の金属層Ｍ１をアルゴンを用いたスパッタリングによりエッチングする。それ
により第２の磁性層Ｇ２、第１の非磁性層Ｎ１及び第１の磁性層Ｇ１から、メモ
リセルの第１の相のメモリ素子の相互に別個の積層構造体が得られる。第２の金
属層Ｍ２、第１の絶縁層Ｉ１及び第１の金属層Ｍ１からはメモリセルの第１の相
のダイオードの積層構造体が得られる。第１の相のメモリセルは１つのダイオー
ド及び１つのメモリセルを含み、これらの積層構造体は相互に積み重なっている
。
【００４１】 第２のフォトレジストマスクを除去する。
【００４２】 第２の絶縁構造体Ｓ２の作成のために、ＳｉＯ２を約１００ｎｍの厚さで堆積
させ、第２の中間層Ｚ２が露出するまで化学機械研磨により平坦化する。その際
、第２の中間層Ｚ２は約１０ｎｍ除去される。
【００４３】 第３の導電性層の作成のために銅を約５００ｎｍの厚さで堆積させる。
【００４４】 第１のフォトレジストマスクに対応する第３のストライプ状のフォトレジスト
マスク（図示されていない）を用いて、銅を例えばＢＣｌ３＋Ｃｌ２＋ＣＨ４を
用いてエッチングすることで、第３の導電性層から、金属ラインＬ３の第３の相
を作成する（図３ａ及び３ｂ参照）。
【００４５】 引き続き、第２の中間相Ｚ２、第４の磁性層Ｇ４、第２の非磁性層Ｎ２、第３
の磁性層Ｇ３、第２の拡散バリア、第４の金属層Ｍ４、第２の絶縁層Ｉ２及び第
３の金属層Ｍ３をアルゴンを用いるスパッタリングでエッチングする。第４の磁
性層Ｇ４、第２の非磁性層Ｎ２及び第３の磁性層Ｇ３から、それによりメモリセ
ルの第２の相のメモリ素子の相互に別々の積層構造体が得られる。第４の金属層
Ｍ４、第２の絶縁層Ｉ２及び第３の金属層Ｍ３から、第２の相のメモリセルのダ
イオードの積層構造体が得られる。第２の相のメモリセルは、１つのダイオード
及び１つのメモリ素子を有し、これらの積層構造体は相互に重なって配置されて
いる。
【００４６】 この方法によりメモリセルの相互に積み重なって配置された２つの相を有する
ＭＲＡＭ−メモリセル装置が作成される。
【００４７】 同様に本発明の範囲内にある実施例の多様なバリエーションが考えられる。特
に、記載された層及びマスクの寸法はそれぞれの要求に応じて任意に適合させる
ことができる。同様のことが材料の選択にも当てはまる。
【００４８】 金属ラインＬ１、Ｌ２、Ｌ３は銅の代わりにアルミニウムから製造することが
できる。この場合、ダイオードの金属層として金属ラインの一部が作用する。別
々の金属層Ｍ１、Ｍ２の作成は行わなくてもよい。
【００４９】 相互に交互に積み重ねられた３つの相より多い金属ライン及び２つの相よりも
多いメモリセルを作成することができる。
【図面の簡単な説明】
【図１】 金属ラインの第１の相、第１の金属層、絶縁層、第２の金属層、第１の磁性層
、非磁性層、第２の磁性層、第１の中間層及び第１の絶縁構造体を作成した後の
中間酸化物を備えた基板の断面図
【図２Ａ】 金属ラインの第２の相、第３の金属層、第２の絶縁層、第４の金属層、第３の
磁性層、第２の非磁性層、第４の磁性層、第２の中間層及び第２の絶縁構造体を
作成した後の図１の断面図
【図２Ｂ】 図２ａからのプロセスの後の基板の、図２ａの断面図に対して垂直方向の断面
図
【図３Ａ】 金属ラインの第３の相を作成した後の図２ａからの断面図
【図３Ｂ】 図３ａからのプロセスの後の図２ｂからの断面図
【符号の説明】
Ｌ１，Ｌ２，Ｌ３ 金属ライン、 Ｍ１，Ｍ２ 金属層、 Ｉ１ 絶縁層、
Ｇ１，Ｇ２ 磁性層、 Ｎ１ 非磁性層

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 金属ライン（Ｌ１、Ｌ２、Ｌ３）の少なくとも３つの相と、
    メモリセルの少なくとも２つの相が設けられており、これらの相は相互に重なっ
    て配置されており、 メモリセルはそれぞれ１つのダイオードと、前記ダイオードに直列に接続され
    た１つのメモリ素子とを有し、 メモリ素子は磁気抵抗効果を有する積層構造体を有し、 ダイオードは、少なくとも２つの金属層（Ｍ１、Ｍ２）と、その間に配置され
    た絶縁層（Ｉ１）とからなる積層構造体を有し、 メモリ素子の積層構造体とダイオードの積層構造体とは相互に重なって配置さ
    れており、 それぞれ１つの相の金属ライン（Ｌ１）は相互に平行に延在し、 相互に隣り合う相の金属ライン（Ｌ１、Ｌ２）は相互に横断する方向に延在し
    、 メモリセルは一方の相の金属ライン（Ｌ１、Ｌ２）と前記の相と隣り合う相の
    金属ライン（Ｌ２、Ｌ３）との間にそれぞれ接続されている メモリセル装置。
  2. 【請求項２】 ダイオードの２つの金属層（Ｍ１）の一方が金属ライン（Ｌ
    １）の一部である、請求項１記載のメモリセル装置。
  3. 【請求項３】 メモリ素子の積層構造体が少なくとも２つの磁性層（Ｇ１、
    Ｇ２）とその間に配置された非磁性層（Ｎ１）とからなる、請求項１又は２記載
    のメモリセル装置。
  4. 【請求項４】 相互に平行に延在する金属ライン（Ｌ１）の第１の相を作成
    し、 金属ライン（Ｌ１）の第１の相の上方にメモリセルの第１の相を、第１の相の
    メモリセルが第１の相の金属ライン（Ｌ１）と接続するように作成し、 第１の相のメモリセルのためにそれぞれ１つのメモリ素子と前記メモリ素子と
    直列に接続されたダイオードとを作成し、 ダイオードのために、少なくとも２つの金属層（Ｍ１、Ｍ２）とその間に配置
    された絶縁層（Ｉ１）とからなる積層構造体を作成し、 メモリ素子のために、磁気抵抗効果を有する積層構造体を作成し、 メモリ素子の積層構造体とダイオードの積層構造体を相互に重ねて作成し、 メモリセルの第１の相の上方に、第１の相の金属ライン（Ｌ１）に対して横断
    する方向に延在する金属ライン（Ｌ２）の第２の相を、第１の相のメモリセルが
    第１の相の金属ライン（Ｌ１）と第２の相の金属ライン（Ｌ２）との間に接続さ
    れるように作成し、 金属ライン（Ｌ２）の第２の相の上方に第１の相のメモリセルに対応するよう
    に構築された第２の相のメモリセルを作成し、 メモリセルの第２の相の上方に、相互に平行で、かつ第２の相の金属ライン（
    Ｌ２）に対して横断する方向に延在する金属ライン（Ｌ３）の第３の相を、第２
    の相のメモリセルが第２の相の金属ライン（Ｌ２）と第３の相の金属ライン（Ｌ
    ３）との間に接続されるように作成する、 メモリセル装置の製造方法。
  5. 【請求項５】 第１の導電性層及びメモリセルの第１の相の作成のためのそ
    の上の層（Ｍ１、Ｉ１、Ｍ２、Ｇ１、Ｎ１、Ｇ２）を作成し、 メモリセルの第１の相の作成のための前記の層（Ｍ１、Ｉ１、Ｍ２、Ｇ１、Ｎ
    １、Ｇ２）及び第１の導電性層を、第１のストライプ状のマスクを用いて、第１
    の層から金属ライン（Ｌ１）の第１の相が作成されるように構造化し、 絶縁層を堆積させ、相互に別個のストライプ状の第１の絶縁構造体（Ｓ１）が
    作成されるように平坦化し、 第２の導電性層及びメモリセルの第２の相の作成のためのその上の層（Ｍ３、
    Ｉ２、Ｍ４、Ｇ３、Ｎ２、Ｇ４）を被着させ、 メモリセルの第２の相の作成のための層（Ｍ３、Ｉ２、Ｍ４、Ｇ３、Ｎ２、Ｇ
    ４）、第２の導電性層及びメモリセルの第１の相の作成のための層（Ｍ１、Ｉ１
    、Ｍ２、Ｇ１、Ｎ１、Ｇ２）をストライプ状の第２のマスクを用いて、第２の層
    から金属ライン（Ｌ２）の第２の相が作成されかつメモリセルの第１の相の作成
    のための層（Ｍ１、Ｉ１、Ｍ２、Ｇ１、Ｎ１、Ｇ２）から第１の相のメモリセル
    が作成されるように構造化し、 絶縁材料を堆積させ、相互に別々のストライプ状の第２の絶縁構造体（Ｓ２）
    が作成されるように平坦化し、 第３の導電性層を被着させ、 第３の層及びメモリセルの第２の相の作成のための層（Ｍ３、Ｉ２、Ｍ４、Ｇ
    ３、Ｎ２、Ｇ４）をストライプ状の第３のマスクを用いて、第３の層から金属ラ
    イン（Ｌ３）の第３の相が作成され、かつメモリセルの第２の相の作成のための
    層（Ｍ３、Ｉ２、Ｍ４、Ｇ３、Ｎ２、Ｇ４）から第２の相のメモリセルが作成さ
    れるように構造化する、 請求項４記載の方法。
  6. 【請求項６】 ダイオードの第２の金属層（Ｍ１）の一方が、金属ライン（
    Ｌ１）の一部として作成される、請求項４又は５記載の方法。
  7. 【請求項７】 メモリ素子の構造化のために少なくとも２つの磁性層（Ｇ１
    、Ｇ２）及びその間に配置された非磁性層（Ｎ１）を作成する、請求項４から６
    までのいずれか１項記載の方法。
JP2000607220A 1999-03-19 2000-03-01 メモリセル装置及びその製造方法 Expired - Fee Related JP4027041B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19912523.6 1999-03-19
DE19912523 1999-03-19
PCT/DE2000/000590 WO2000057423A1 (de) 1999-03-19 2000-03-01 Speicherzellenanordnung und verfahren zu deren herstellung

Publications (2)

Publication Number Publication Date
JP2002540594A true JP2002540594A (ja) 2002-11-26
JP4027041B2 JP4027041B2 (ja) 2007-12-26

Family

ID=7901711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000607220A Expired - Fee Related JP4027041B2 (ja) 1999-03-19 2000-03-01 メモリセル装置及びその製造方法

Country Status (7)

Country Link
US (1) US6579729B2 (ja)
EP (1) EP1163676B1 (ja)
JP (1) JP4027041B2 (ja)
KR (1) KR100408576B1 (ja)
DE (1) DE50000924D1 (ja)
TW (1) TW463210B (ja)
WO (1) WO2000057423A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273335A (ja) * 2002-03-15 2003-09-26 Hewlett Packard Co <Hp> Ｍｒａｍデバイスにおいて用いるための改善されたダイオードおよびその製造方法
JP2006060236A (ja) * 2004-08-23 2006-03-02 Samsung Electronics Co Ltd 磁気メモリ素子、その動作方法及びその製造方法
JP2009033160A (ja) * 2007-07-20 2009-02-12 Samsung Electronics Co Ltd 転移金属酸化膜を有する半導体素子及びその製造方法
JP2009088544A (ja) * 2001-03-15 2009-04-23 Micron Technology Inc Ｍｒａｍデバイス
JP2009283486A (ja) * 2008-05-19 2009-12-03 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2010067942A (ja) * 2008-08-13 2010-03-25 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011198959A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 不揮発性記憶装置の製造方法
US10680167B2 (en) 2004-03-12 2020-06-09 Japan Science And Technology Agency Magnetic tunnel junction device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611453B2 (en) * 2001-01-24 2003-08-26 Infineon Technologies Ag Self-aligned cross-point MRAM device with aluminum metallization layers
US6569745B2 (en) * 2001-06-28 2003-05-27 Sharp Laboratories Of America, Inc. Shared bit line cross point memory array
JP2003124445A (ja) 2001-10-17 2003-04-25 Nec Corp 磁性記憶装置とその製造方法
US6795334B2 (en) 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory
US6735111B2 (en) * 2002-01-16 2004-05-11 Micron Technology, Inc. Magnetoresistive memory devices and assemblies
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
US6660568B1 (en) * 2002-11-07 2003-12-09 International Business Machines Corporation BiLevel metallization for embedded back end of the line structures
US7199055B2 (en) * 2003-03-03 2007-04-03 Cypress Semiconductor Corp. Magnetic memory cell junction and method for forming a magnetic memory cell junction
JP2004269910A (ja) * 2003-03-05 2004-09-30 Tdk Corp 磁性材のドライエッチング方法、磁性材及び磁気記録媒体
JP4747507B2 (ja) * 2004-04-16 2011-08-17 ソニー株式会社 磁気メモリ及びその記録方法
US7635903B2 (en) * 2005-09-13 2009-12-22 Everspin Technologies, Inc. Oscillator and method of manufacture
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP5495108B2 (ja) 2007-10-25 2014-05-21 富士電機株式会社 スピンバルブ素子及びその製造方法
US8110476B2 (en) * 2008-04-11 2012-02-07 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8466044B2 (en) * 2008-08-07 2013-06-18 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods forming the same
WO2011115926A1 (en) * 2010-03-16 2011-09-22 Sandisk 3D, Llc Bottom electrodes for use with metal oxide resistivity switching layers
US8389971B2 (en) * 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
US8841648B2 (en) 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US8879314B2 (en) * 2011-06-06 2014-11-04 Iii Holdings 1, Llc Memory cell with Schottky diode

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3972059A (en) * 1973-12-28 1976-07-27 International Business Machines Corporation Dielectric diode, fabrication thereof, and charge store memory therewith
US5650958A (en) 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5764567A (en) * 1996-11-27 1998-06-09 International Business Machines Corporation Magnetic tunnel junction device with nonferromagnetic interface layer for improved magnetic field response
JPH10222817A (ja) * 1997-02-06 1998-08-21 Hitachi Ltd 磁気抵抗センサ
US5838608A (en) 1997-06-16 1998-11-17 Motorola, Inc. Multi-layer magnetic random access memory and method for fabricating thereof
DE19744095A1 (de) * 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US6072718A (en) * 1998-02-10 2000-06-06 International Business Machines Corporation Magnetic memory devices having multiple magnetic tunnel junctions therein
US6114719A (en) * 1998-05-29 2000-09-05 International Business Machines Corporation Magnetic tunnel junction memory cell with in-stack biasing of the free ferromagnetic layer and memory array using the cell
US6285581B1 (en) * 1999-12-13 2001-09-04 Motorola, Inc. MRAM having semiconductor device integrated therein

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088544A (ja) * 2001-03-15 2009-04-23 Micron Technology Inc Ｍｒａｍデバイス
JP2003273335A (ja) * 2002-03-15 2003-09-26 Hewlett Packard Co <Hp> Ｍｒａｍデバイスにおいて用いるための改善されたダイオードおよびその製造方法
US10680167B2 (en) 2004-03-12 2020-06-09 Japan Science And Technology Agency Magnetic tunnel junction device
US11233193B2 (en) 2004-03-12 2022-01-25 Japan Science And Technology Agency Method of manufacturing a magnetorestive random access memeory (MRAM)
US11737372B2 (en) 2004-03-12 2023-08-22 Godo Kaisha Ip Bridge 1 Method of manufacturing a magnetoresistive random access memory (MRAM)
US11968909B2 (en) 2004-03-12 2024-04-23 Godo Kaisha Ip Bridge 1 Method of manufacturing a magnetoresistive random access memory (MRAM)
JP2006060236A (ja) * 2004-08-23 2006-03-02 Samsung Electronics Co Ltd 磁気メモリ素子、その動作方法及びその製造方法
JP2009033160A (ja) * 2007-07-20 2009-02-12 Samsung Electronics Co Ltd 転移金属酸化膜を有する半導体素子及びその製造方法
JP2009283486A (ja) * 2008-05-19 2009-12-03 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2010067942A (ja) * 2008-08-13 2010-03-25 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011198959A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 不揮発性記憶装置の製造方法
US8546196B2 (en) 2010-03-18 2013-10-01 Kabushiki Kaisha Toshiba Non-volatile memory device and manufacturing method thereof

Also Published As

Publication number Publication date
DE50000924D1 (de) 2003-01-23
JP4027041B2 (ja) 2007-12-26
US6579729B2 (en) 2003-06-17
US20020064069A1 (en) 2002-05-30
KR20010108359A (ko) 2001-12-07
WO2000057423A1 (de) 2000-09-28
EP1163676B1 (de) 2002-12-11
EP1163676A1 (de) 2001-12-19
KR100408576B1 (ko) 2003-12-03
TW463210B (en) 2001-11-11

Similar Documents

Publication Publication Date Title
JP4027041B2 (ja) メモリセル装置及びその製造方法
US7696548B2 (en) MRAM with super-paramagnetic sensing layer
US6510078B2 (en) Memory cell array and method for manufacturing it
TW550639B (en) Semiconductor memory device and its manufacturing method
JP5153061B2 (ja) 磁気メモリ構造およびトンネル磁気抵抗効果型再生ヘッドならびにそれらの製造方法
KR100807295B1 (ko) 개선된 자계 응답을 갖는 자기 소자와 이의 제작 방법
US8287944B2 (en) Magnetic memory cell construction
JP4504273B2 (ja) 磁気抵抗効果素子および磁気メモリ
CN104241286B (zh) 存储元件、存储装置、制造存储元件的方法及磁头
KR100451869B1 (ko) 자기저항효과소자 및 자기저항효과형 기억소자
KR100450468B1 (ko) 기억 셀 장치 및 그의 제조 방법
JP2002538614A5 (ja)
JP2008218829A (ja) 磁気抵抗素子及びその製造方法
JP2002319663A (ja) 半導体記憶装置及びその製造方法
JP2006278645A (ja) 磁気メモリ装置
JP4575101B2 (ja) 磁気抵抗効果素子および磁気メモリ
US6605837B2 (en) Memory cell configuration and production method
JP4032695B2 (ja) 磁気メモリ装置
KR20230040533A (ko) 자기 저항 메모리 소자
KR20060069039A (ko) ＴｉＮ을 상지층으로 사용한 자기 저항 소자

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051028

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060125

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071009

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111019

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121019

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131019

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees