JP4747507B2 - 磁気メモリ及びその記録方法 - Google Patents
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Description
しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
シリコン基板等の半導体基体110の素子分離層102により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域108、ソース領域107、並びにゲート電極101が、それぞれ形成されている。
また、ゲート電極101の上方には、図中前後方向に延びるワード線105が設けられている。
ドレイン領域108は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域108には、配線109が接続されている。
そして、ワード線105と、上方に配置された、図中左右方向に延びるビット線106との間に、磁化の向きが反転する記憶層を有する磁気記憶素子103が配置されている。この磁気記憶素子103は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
さらに、磁気記憶素子103は、水平方向のバイパス線111及び上下方向のコンタクト層104を介して、ソース領域107に電気的に接続されている。
ワード線105及びビット線106にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子103に印加して、これにより磁気記憶素子103の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、MRAMを構成する素子の微細化に従い、アドレス配線も細くなるため、充分な電流が流せなくなってくる。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
日経エレクトロニクス 2001.2.12号(第164頁−171頁)
シリコン基板等の半導体基体60の素子分離層52により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域58、ソース領域57、並びにゲート電極51が、それぞれ形成されている。このうち、ゲート電極51は、図中前後方向に延びるワード線を兼ねている。
ドレイン領域58は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域58には、配線59が接続されている。
そして、ソース領域57と、上方に配置された、図中左右方向に延びるビット線56との間に、スピン注入により磁化の向きが反転する記憶層を有する磁気記憶素子53が配置されている。この磁気記憶素子53は、例えば磁気トンネル接合素子(MTJ素子)により構成される。
さらに、磁気記憶素子53は、ビット線56と、ソース領域57とに、それぞれ上下のコンタクト層54を介して接続されている。これにより、磁気記憶素子53に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
このため、近接する磁気記憶素子同士の磁気的干渉が生じることにより、安定した記録動作が困難になってしまう。
また、製造プロセスが複雑化するため、製造歩留まりが低下して、製造コスト上昇を招くという問題点がある。
さらに、2種類の配線の間に接続された複数個の磁気記憶素子は、それぞれ情報の記録が可能になる記録電流の閾値が異なっているため、これら複数個の磁気記憶素子に流す電流の大きさと向きを選定することにより、複数個の磁気記憶素子のうち、一部又は全部の磁気記憶素子に対して選択的に記録を行うことが可能になる。
そして、複数個の磁気記憶素子の一部又は全部に対して選択的に情報の記録を行う操作を、記録電流の大きさと向きとを選定して、1回又は複数回組み合わせることにより、複数個の磁気記憶素子の任意の磁気記憶素子に、任意の情報を記録することが可能になる。
このように構成したことにより、複数個の磁気記憶素子に記録できる情報量が少なくなる代わりに、1回の選択的記録の操作によって、任意の情報を記録することが可能になる。
また、本発明によれば、記録電流の大きさとその向き(極性)を選定することによって、配線間に接続された複数個の磁気記憶素子に対して選択して記録することができる。
本発明は、前述したスピン注入により、磁気記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
そして、磁化状態により情報を保持することができる磁性層(記憶層)を有し、それぞれ情報記憶単位を構成する磁気記憶素子を、2種類の配線の間に、複数個接続して配置し、これら複数個の磁気記憶素子の電流の閾値が異なる構成とする。
このように構成することにより、複数個の磁気記憶素子を選択的に記録することが可能になる。
これに対して、スピン注入により磁化反転を行う場合には、上述のように、書き込み電流の閾値が充分に小さくなるため、集積回路の消費電力を低減させるために有効であることがわかる。
また、通常のMRAMで必要とされる、電流磁界発生用の配線(図9の105)が不要となるため、集積度においても通常のMRAMに比較して有利である。
例えば、磁気記憶素子を磁気トンネル接合素子(MTJ素子)で構成した場合には、一般には、トンネルバリア層(絶縁層)の厚さを変化させることで抵抗値を変化させることができ、材料構成が同じ場合には、ΔR/Rで表されるMR比はほぼ一定値となる。そのため、複数個の磁気記憶素子のそれぞれの抵抗値を変えておけば、各状態の抵抗値を分離させることが可能になる。
本発明の一実施の形態として、磁気メモリの概略構成図(斜視図)を図1に示す。
即ち、例えばシリコン基板から成る半導体基体10の素子分離層2により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域8、ソース領域7、並びにゲート電極1が、それぞれ形成されている。このうち、ゲート電極1は、図中前後方向に延びる一方のアドレス配線(例えばワード線)を兼ねている。
そして、ソース領域7と、上方に配置された、図中左右方向に延びる他方のアドレス配線(例えばビット線)6との間に、磁気記憶素子が配置されている。
そして、下側の磁気記憶素子3とソース領域7、上側の磁気記憶素子5と下側の磁気記憶素子3、ビット線6と上側の磁気記憶素子5が、それぞれ、コンタクト層4を介して電気的に接続されている。
即ち、2種類のアドレス配線1,6間に、選択用トランジスタを介して、2個の磁気記憶素子3,5を直列に配置した構成となっている。
図2Aに示すように、2個の磁気記憶素子3,5は、それぞれ、反平行に磁気的結合した2つの磁性層11及び12,13及び14を有して成る。
これにより、それぞれの磁気記憶素子3,5において、互いに反平行の向きである2層の磁性層11及び12,13及び14の磁化が打ち消し合って、記憶層全体の合成磁化が小さくなり、記憶層の磁性層11及び12,13及び14の磁化の向きを小さい電流で容易に変えることが可能になる。
これにより、磁気記憶素子3,5の記録層10から漏洩する磁場を最小限に抑えることができるため、2個の磁気記憶素子3,5を近接配置しても磁気記憶素子3,5同士の磁気的な干渉が少なくなり、情報記憶単位となる各磁気記憶素子3,5に、それぞれ独立した情報を記録し保存することが可能になる。
或いは、2つの磁気記憶素子3,5の各層を順次成膜した後に、まとめてパターニングを行って、各磁気記憶素子3,5を形成してもよい。
これにより、2個の磁気記憶素子3,5に対して、選択的に情報を記録することができると共に、各磁気記憶素子3,5に記録された情報を読み出すことが可能になる。
図3に示す形態は、磁気トンネル接合素子(MTJ素子)により磁気記憶素子を構成するものである。
図3に示すように、上層から、磁化の向きを反転させることが可能であり、磁化状態として情報を記録することができる記憶層21と、トンネル絶縁層(トンネルバリア層)22と、磁化の向きが固定された磁化固定層23と、磁化固定層23の磁化の向きを一定方向に固定するための反強磁体層24とが積層されて、磁気トンネル接合素子(MTJ素子)が構成されている。
記憶層21及び磁化固定層23には、CoFe、NiFe、CoFeB等の合金等を使用することができる。トンネル絶縁層(トンネルバリア層)22には、金属Alを酸化させた酸化アルミニウムを使用することができる。反強磁性体層24には、PtMn,NiMn,IrMn,FeMn等の材料を使用することができる。
一方、記憶層21の磁化M21の向きと、磁化固定層23の磁化M23の向きとが、互いに平行である場合には、トンネル絶縁層22を流れるトンネル電流に対する抵抗が低くなる。
図4では、トンネル絶縁層22を流れるトンネル電流に対する抵抗が低い状態(記憶層21と磁化固定層23の磁化M21,M23の向きが互いに平行である状態)から、記憶層の磁化の向きを反転させて、抵抗が高い状態(記憶層21と磁化固定層23の磁化M21,M23の向きが互いに反平行である状態)に変化させる向きの印加電流を、+側の極性とし、その逆の向きの印加電流を−側の極性としている。以降の図でも同様とする。
また、図4では、記憶層の磁化の向きが反転する印加電流の閾値を、+側と−側とで、それぞれ+Icと−Icとしている。
なお、初期状態において、記憶層21の磁化M21の向きと磁化固定層23の磁化M23の向きとが互いに平行であり、抵抗が低い状態(RL)であったとして説明する。
それ以上は、+側に大きい電流を流しても、素子抵抗は変化しない。
それ以上は、−側に大きい電流を流しても、素子抵抗は変化しない。
このようにして、磁気トンネル接合素子(MTJ素子)から成る磁気記憶素子に、抵抗が低い状態と、抵抗が高い状態との、2値の記録を行うことが可能になる。
以下の説明では、第1の情報記憶単位及び第2の情報記憶単位という表現を用い、第1の情報記憶単位及び第2の情報記憶単位のうち、磁化の向きが反転する電流の閾値の絶対値が小さい方を第1の情報記憶単位とする。
そして、第1の情報記憶単位については、抵抗の低い状態の抵抗値をR1Lとし、抵抗の高い状態の抵抗値をR1L+ΔR1とし、電流の閾値を+Ic1,−Ic1とする。第2の情報記憶単位については、抵抗の低い状態の抵抗値をR2Lとし、抵抗の高い状態の抵抗値をR2L+ΔR2とし、電流の閾値を+Ic2,−Ic2とする。
このように構成した場合には、前述した(1)式より、第2の情報記憶単位の記録電流の閾値+IC2,−Ic2は、おおよそ第1の情報記憶単位の記録電流の閾値+Ic1,−Ic1のそれぞれ2倍になる。
ここでは、各閾値を、−IC2<−IC1<0<+IC1<+IC2となるように設定した場合について、説明を行う。
従って、図5より、ΔR1,ΔR2,ΔR1+ΔR2が、いずれも異なる値になるように、第1の情報記憶単位及び第2の情報記憶単位を構成する必要があり、これら第1の情報記憶単位及び第2の情報記憶単位となる2個の磁気記憶素子3,5が、互いに異なる抵抗値を有する構成とする必要がある。
このような構成とするには、例えば、2個の磁気記憶素子3,5が図3に示したような磁気トンネル接合素子(MTJ素子)から構成される場合には、トンネル絶縁層22の材料・組成や膜厚等を異ならせればよい。
そして、これら合成直列抵抗の4つの抵抗状態をセンスアンプで判別することにより、4値の記憶が可能となる。
例えば、第2の情報記憶単位の閾値よりも絶対値の大きい電流を流すことにより、1回の操作で、他の抵抗状態から、第1の抵抗状態や第4の抵抗状態に遷移させることが可能である。
例えば、第2の抵抗状態と第4の抵抗状態との相互間の遷移、第1の抵抗状態から第4の抵抗状態への遷移、第3の抵抗状態から第2の抵抗状態への遷移は、いずれも1回の操作では遷移させることができないが、他の抵抗状態を経由する2回の操作で遷移させることができる。
そして、2種類の配線の間に1個の磁気記憶素子が配置されていた磁気メモリの構成と比較して、単位体積当たりの磁気記憶素子の数を増やして、磁気メモリを高密度化することができる。
これにより、2個の磁気記憶素子に4値の記録を行うことができる。
従って、各配線の幅を縮小しなくても、磁気メモリの高記録密度化を図ることが可能になる。
2種類の配線の間に接続された磁気記憶素子(情報記憶単位)の個数をn個とすると、記録できる情報は2n値となり、nビットの情報を記録することができる。
なお、磁気記憶素子(情報記憶単位)を並列に接続した場合には、直列に接続した場合と合成抵抗値の演算が異なるが、選択記録や読み出しは同様に行うことができる。
本実施の形態の磁気メモリの概略構成は、図1〜図2に示した先の実施の形態の磁気メモリと同様である。このため、先の実施の形態の磁気メモリと同様である構成については重複説明を省略する。また、各部品等は、図1〜図2に示した符号を利用して説明する。
このような構成とするには、例えば、各磁気記憶素子3,5が図4に示したような磁気トンネル接合素子(MTJ素子)から構成される場合には、トンネル絶縁層22の材料・膜厚をほぼ同じにすればよい。
本実施の形態では、2個の磁気記憶素子3,5がほぼ等しい抵抗値を有するので、R1L=R2L=RLとし、ΔR1=ΔR2=ΔRとする。
また、図5の場合と同様に、第1の情報記憶単位(一方の磁気記憶素子)の電流の閾値を+Ic1及び−Ic1とし、第2の情報記憶単位(他方の磁気記憶素子)の記録電流の閾値を+Ic2及び−Ic2とし、第1の情報記憶単位の方が閾値の絶対値が小さい値である構成とする。
次に、+IC1<IWRITE<+IC2を満足する書き込み電流IWRITEを印加すると、第1の情報記憶単位は高抵抗の状態RL+ΔRに変化するが、第2の情報記憶単位は低抵抗の状態RLのままである。この際の合成直列抵抗は、2RL+ΔRとなる。
次に、+IC2<IWRITEを満足する書き込み電流IWRITEを印加すると、第1の情報記憶単位及び第2の情報記憶単位が共に高抵抗の状態RL+ΔRとなる。この際の合成直列抵抗は2RL+2ΔRとなる。
次に、印加電流の極性をマイナス側にして、−IC2<IWRITE<−IC1を満足する書き込み電流IWRITEを印加すると、第1の情報記憶単位のみ低抵抗の状態RLに変化するが、第2の情報記憶単位は高抵抗の状態RL+ΔRのままである。この際の合成直列抵抗は2RL+ΔRとなる。
次に、IWRITE<−IC2を満足する書き込み電流IWRITEを流すことにより、第1の情報記憶単位及び第2の情報記憶単位の両方において、低抵抗の状態となる。この際の合成直列抵抗は2RLとなる。
従って、合成抵抗値は、2RL、2RL+ΔR、2RL+2ΔRの3つの値となり、2個の磁気記憶素子に対して、3値の情報の記録を行うことができる。
そして、本発明を使用しない通常の方式のMRAMと比較して、1.5倍程度の容量を、同じチップサイズ、同じ書き込み時間で実現することが可能である。
従って、磁気記憶素子3,5を高密度に配置して、単位チップ面積あたりの密度を向上し、磁気メモリの高記録密度化を図ることができる。これにより、磁気メモリの記憶容量の増大や小型化を図ることができる。
磁気記憶素子(情報記憶単位)の個数をn個とすると、記録できる情報は(n+1)値となり、抵抗値を異ならせた場合の2n値と比較して少なくなる。
その代わりに、(n+1)値のいずれの状態からでも、記録電流の大きさと向きを選定することにより、1回の操作で他のn値の状態に変化させることが可能である。
Claims (2)
- 情報を磁性体の磁化状態により保持する記憶層を有する磁気記憶素子を備えた磁気メモリであって、
互いに交差する2種類の配線の交点付近かつ前記2種類の配線の間に、それぞれ複数個の前記磁気記憶素子が電気的に直列又は並列に接続され、
前記2種類の配線を通じて、前記磁気記憶素子に電流を流すことにより、スピン注入により前記記憶層の磁化の向きが反転して、前記磁気記憶素子に情報の記録が行われ、
複数個の前記磁気記憶素子は、それぞれ情報の記録が可能になる記録電流の閾値が異なり、
前記複数個の磁気記憶素子の抵抗値がほぼ等しく、
各前記磁気記憶素子の前記記憶層が、それぞれ異なる情報記憶単位を構成する
磁気メモリ。 - 情報を磁性体の磁化状態により保持する記憶層を有する磁気記憶素子を備え、
互いに交差する2種類の配線の交点付近かつ前記2種類の配線の間に、それぞれ複数個の前記磁気記憶素子が電気的に直列又は並列に接続され、
前記2種類の配線を通じて、前記磁気記憶素子に電流を流すことにより、スピン注入により前記記憶層の磁化の向きが反転して、前記磁気記憶素子に情報の記録が行われ、
複数個の前記磁気記憶素子は、それぞれ情報の記録が可能になる記録電流の閾値が異なり、
前記複数個の磁気記憶素子の抵抗値がほぼ等しく、
各前記磁気記憶素子の前記記憶層が、それぞれ異なる情報記憶単位を構成する磁気メモリに対して、
前記複数個の前記磁気記憶素子のそれぞれの記録電流の閾値のうち、いずれか2つの閾値の中間の値に記録電流を選定する、或いは最大の閾値よりも大きい値に記録電流を選定することにより、前記複数個の前記磁気記憶素子に対して選択的に情報の記録を行う
磁気メモリの記録方法。
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Families Citing this family (17)
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JP2007281334A (ja) * | 2006-04-11 | 2007-10-25 | Fuji Electric Holdings Co Ltd | スピン注入磁化反転素子、その製造方法、およびそれを用いた磁気記録装置 |
JP2007305629A (ja) * | 2006-05-08 | 2007-11-22 | Fuji Electric Holdings Co Ltd | スピン注入型磁化反転素子 |
KR100837412B1 (ko) * | 2006-12-12 | 2008-06-12 | 삼성전자주식회사 | 멀티 스택 메모리 소자 |
JP5165898B2 (ja) * | 2007-01-17 | 2013-03-21 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその書き込み方法 |
US20090218645A1 (en) * | 2007-02-12 | 2009-09-03 | Yadav Technology Inc. | multi-state spin-torque transfer magnetic random access memory |
JP4864760B2 (ja) | 2007-02-15 | 2012-02-01 | 株式会社東芝 | 半導体記憶装置及びそのデータ書き込み/読み出し方法 |
JP2008243933A (ja) * | 2007-03-26 | 2008-10-09 | Nippon Hoso Kyokai <Nhk> | 磁気ランダムアクセスメモリおよびこれを備えた記録装置 |
WO2010103649A1 (ja) * | 2009-03-12 | 2010-09-16 | 富士通株式会社 | 複合抵抗変化素子及びその製造方法 |
US9257483B2 (en) | 2010-01-13 | 2016-02-09 | Hitachi, Ltd. | Magnetic memory, method of manufacturing the same, and method of driving the same |
JPWO2012008349A1 (ja) * | 2010-07-16 | 2013-09-09 | 株式会社日立製作所 | 磁気抵抗素子、磁気メモリセル及び磁気ランダムアクセスメモリ |
JP5617923B2 (ja) * | 2010-08-17 | 2014-11-05 | 富士通株式会社 | 磁気抵抗素子及び半導体記憶装置 |
JP5551129B2 (ja) * | 2011-09-07 | 2014-07-16 | 株式会社東芝 | 記憶装置 |
US9047964B2 (en) * | 2012-08-20 | 2015-06-02 | Qualcomm Incorporated | Multi-level memory cell using multiple magnetic tunnel junctions with varying MGO thickness |
DE102016112765B4 (de) * | 2016-07-12 | 2024-04-25 | Infineon Technologies Ag | Magnetspeicherbauelement und Verfahren zum Betreiben desselben |
JP2018147529A (ja) * | 2017-03-02 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 磁気メモリ、半導体装置、電子機器及び磁気メモリの読み出し方法 |
KR102571115B1 (ko) * | 2021-11-01 | 2023-08-25 | 한국과학기술연구원 | 뉴로모픽 장치 및 이의 구동 방법 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3767930B2 (ja) * | 1995-11-13 | 2006-04-19 | 沖電気工業株式会社 | 情報の記録・再生方法および情報記憶装置 |
US5930164A (en) * | 1998-02-26 | 1999-07-27 | Motorola, Inc. | Magnetic memory unit having four states and operating method thereof |
JP4027041B2 (ja) * | 1999-03-19 | 2007-12-26 | インフィネオン テクノロジース アクチエンゲゼルシャフト | メモリセル装置及びその製造方法 |
US6436526B1 (en) * | 1999-06-17 | 2002-08-20 | Matsushita Electric Industrial Co., Ltd. | Magneto-resistance effect element, magneto-resistance effect memory cell, MRAM and method for performing information write to or read from the magneto-resistance effect memory cell |
JP2001217398A (ja) * | 2000-02-03 | 2001-08-10 | Rohm Co Ltd | 強磁性トンネル接合素子を用いた記憶装置 |
US6911710B2 (en) * | 2000-03-09 | 2005-06-28 | Hewlett-Packard Development Company, L.P. | Multi-bit magnetic memory cells |
US6767655B2 (en) * | 2000-08-21 | 2004-07-27 | Matsushita Electric Industrial Co., Ltd. | Magneto-resistive element |
DE10041378C1 (de) * | 2000-08-23 | 2002-05-16 | Infineon Technologies Ag | MRAM-Anordnung |
FR2817999B1 (fr) * | 2000-12-07 | 2003-01-10 | Commissariat Energie Atomique | Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif |
JP2002230965A (ja) * | 2001-01-24 | 2002-08-16 | Internatl Business Mach Corp <Ibm> | 不揮発性メモリ装置 |
US6927995B2 (en) * | 2001-08-09 | 2005-08-09 | Hewlett-Packard Development Company, L.P. | Multi-bit MRAM device with switching nucleation sites |
JP3866567B2 (ja) * | 2001-12-13 | 2007-01-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP2003229544A (ja) * | 2002-02-04 | 2003-08-15 | Mitsubishi Electric Corp | 磁気記憶装置 |
JP4322481B2 (ja) * | 2002-08-12 | 2009-09-02 | 株式会社東芝 | 半導体集積回路装置 |
TW578149B (en) * | 2002-09-09 | 2004-03-01 | Ind Tech Res Inst | High density magnetic random access memory |
US6903909B2 (en) * | 2002-11-01 | 2005-06-07 | Hewlett-Packard Development Company, L.P. | Magnetoresistive element including ferromagnetic sublayer having smoothed surface |
US6985385B2 (en) * | 2003-08-26 | 2006-01-10 | Grandis, Inc. | Magnetic memory element utilizing spin transfer switching and storing multiple bits |
US7166881B2 (en) * | 2003-10-13 | 2007-01-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-sensing level MRAM structures |
US7242045B2 (en) * | 2004-02-19 | 2007-07-10 | Grandis, Inc. | Spin transfer magnetic element having low saturation magnetization free layers |
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