KR100581299B1 - 자기 저항 효과 소자 및 이것을 갖는 자기 메모리 - Google Patents

자기 저항 효과 소자 및 이것을 갖는 자기 메모리 Download PDF

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Abstract

사이즈를 저감해도, MR비가 크고, 열 안정성이 우수하며, 스위칭 자장이 작은 자기 저항 효과 소자 및 이 자기 저항 효과 소자를 이용한 자기 메모리를 얻는 것을 가능하게 한다. 제1 강자성층, 제1 비자성층, 제2 강자성층이 순차적으로 적층되고 상기 제1 및 제2 강자성층이 자기적으로 결합된 구조와, 제1 강자성층, 제1 비자성층, 제2 강자성층, 제2 비자성층, 제3 강자성층이 순차적으로 적층되고 제1 및 제2 강자성층이 자기적으로 결합되고 제2 및 제3 강자성층이 자기적으로 결합된 구조 중 어느 한 쪽을 갖는 기억층과, 제4 강자성층을 갖고, Ta, Pt, Ru, Ir, W의 군으로부터 선택된 적어도 1종을 재료로 하는 기초 금속층 상에 형성된 자성막과, 상기 기억층과 상기 자성막 간에 형성된 터널 배리어층을 구비하고, 상기 기억층의 강자성층은 Ni-Fe-Co 삼원 합금으로 이루어지며, Ni-Fe-Co 삼원 상태도에 있어서, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선이 둘러싼 내측의 조성 영역 및 Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선, Co90(at%)Fe10(at%)-Fe70(at%)Ni30(at%)의 직선, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선이 둘러싼 내측의 조성 영역 중 어느 한쪽의 조성 영역으로부터 선택되는 조성을 갖고, 상기 기억층과 상기 터널 배리어층의 계면 및 상기 자성막과 상기 터널 배리어층의 계면에서의 최대 표면 거칠기가 0.4㎚ 이하이다.
터널 배리어층, 교환 결합력, 삼원 합금, MR비

Description

자기 저항 효과 소자 및 이것을 갖는 자기 메모리{MAGNETO RESISTANCE EFFECT DEVICE AND MAGNETIC MEMORY HAVING THE SAME}
도 1은 본 발명의 제1 실시 형태에 따른 자기 저항 효과 소자의 기억층의 조성에 Co-Fe-Ni을 이용한 경우의 MR 특성, 스위칭 자장 특성을 도시하는 Co-Fe-Ni 삼원 상태도.
도 2의 (a) 및 도 2의 (b)는 제1 실시 형태의 자기 저항 효과 소자의 구성을도시하는 구성 단면도.
도 3은 제1 실시 형태와 비교예 1과의 스위칭 자장의 기억층 또는 자화 고착층과 터널 배리어층과의 계면의 거칠기(최대 표면 거칠기)에 대한 특성을 도시하는 도면.
도 4는 제1 실시 형태와 비교예 2와의 스위칭 자장의 기억층 또는 자화 고착층과 터널 배리어층과의 계면의 거칠기(최대 표면 거칠기)에 대한 특성을 도시하는 도면.
도 5의 (a) 및 도 5의 (b)는 제1 실시 형태와 비교예 1, 2의 자기 저항 효과 소자의 데이터 유지의 신뢰성 시험을 행한 결과를 도시하는 도면.
도 6의 (a) 및 도 6의 (b)는 제1 실시 형태의 자기 저항 효과 소자에 따른 기억층의 구성을 도시하는 단면도.
도 7의 (a) 내지 도 7의 (c)는 제1 실시 형태의 자기 저항 효과 소자에 따른 자화 고착층의 구성을 도시하는 단면도.
도 8의 (a) 내지 도 8의 (e)는 제1 실시 형태의 자기 저항 효과 소자의 형상을 도시하는 도면.
도 9는 제2 실시 형태의 자기 저항 효과 소자의 구성을 도시하는 단면도.
도 10의 (a)는 제3 실시 형태의 자기 메모리에 이용되는 단위 메모리 셀의 일 구체예를 도시하는 도면, 도 10의 (b)는 도 10의 (a)에 도시하는 절단선 A-A에서 절단했을 때의 단면도.
도 11의 (a)는 제3 실시 형태의 자기 메모리에 이용되는 단위 메모리 셀의 일 구체예를 도시하는 도면, 도 11의 (b)는 도 11의 (a)에 도시하는 절단선 A-A에서 절단했을 때의 단면도.
도 12의 (a)는 제3 실시 형태의 자기 메모리에 이용되는 단위 메모리 셀의 일 구체예를 도시하는 도면, 도 12의 (b)는 도 12의 (a)에 도시하는 절단선 A-A에서 절단했을 때의 단면도.
도 13의 (a)는 제3 실시 형태의 자기 메모리에 이용되는 단위 메모리 셀의 일 구체예를 도시하는 도면, 도 13의 (b)는 도 13의 (a)에 도시하는 절단선 A-A에서 절단했을 때의 단면도.
도 14는 제3 실시 형태에 따른 자기 메모리의 아키텍처의 제1 구체예를 도시하는 도면.
도 15는 제3 실시 형태에 따른 자기 메모리의 아키텍처의 제2 구체예를 도시 하는 도면.
도 16은 제3 실시 형태에 따른 자기 메모리의 아키텍처의 제3 구체예를 도시하는 도면.
도 17은 제3 실시 형태에 따른 자기 메모리의 아키텍처의 제4 구체예를 도시하는 도면.
도 18의 (a) 및 도 18의 (b)는 각각, 제3 실시 형태에 따른 자기 메모리의 제5 구체예의 정면도 및 측면도.
도 19의 (a) 및 도 19의 (b)는 각각 제3 실시 형태에 따른 자기 메모리의 아키텍처의 제6 구체예를 도시하는 정면도 및 측면도.
도 20의 (a) 및 도 20의 (b)는 각각 제3 실시 형태에 따른 자기 메모리의 아키텍처의 제7 구체예를 도시하는 정면도 및 측면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 기초 금속층
4 : 반강자성층
6 : 자화 고착층(핀층)
8 : 터널 배리어층
10 : 자화 자유층(기억층)
12 : 터널 배리어층
14 : 자화 고착층
16 : 반강자성층
18 : 커버/하드 마스크층
본 발명은 자기 저항 효과 소자 및 이 자기 저항 효과 소자를 갖는 자기 메모리에 관한 것이다.
자성체막을 이용한 자기 저항 효과 소자는 자기 헤드, 자기 센서 등에 이용되고 있지만, 고체 자기 메모리에 이용하는 것이 제안되고 있다.
특히, 고속 기입 및 판독, 대용량, 저소비 전력 동작도 가능한 차세대의 고체 불휘발 메모리로서, 강자성체의 자기 저항 효과를 이용한 자기 랜덤 액세스 메모리 (이하, MRAM(Magnetic Random Access Memory)으로 칭한다)로의 관심이 높아지고 있다.
최근, 2개의 자성 금속층 간에 1층의 유전체를 삽입한 샌드위치 구조를 갖고, 막면에 대하여 수직으로 전류를 흘리고, 터널 전류를 이용한 자기 저항 효과 소자로서, 소위 「강자성 터널 접합 소자(이하, TMR(Tunneling Magneto-Resistance effect) 소자라고도 한다)」가 제안되고 있다. 강자성 터널 접합 소자에 있어서는, 20% 이상의 자기 저항 변화율(MR비)이 얻어지게 되었기 때문에 (J.Appl.Phys.79,4724(1996) 참조), MRAM으로의 응용의 가능성이 높아지고 있다.
이 강자성 터널 접합 소자는 강자성 전극 상에 0.6㎚∼2.0㎚ 두께의 얇은 Al(알루미늄)층을 성막한 후, 그 표면을 산소 글로우 방전 또는 산소 가스에 노출 함으로써, Al2O3으로 이루어지는 터널 배리어층을 형성함으로써 실현할 수 있다.
또한, 이 강자성 1중 터널 접합을 구성하는 한쪽의 강자성층에 접하도록 반강자성층을 형성하여 교환 결합력에 의해, 상기 한쪽의 강자성층의 자화 반전을 발생하기 어려워져 자화의 방향을 고정한 자화 고정층으로 한 구조를 갖는 강자성 1중 터널 접합이 제안되고 있다(일본 특허 공개 공보: 특개평 10-4227호 참조).
또한, 유전체 중에 분산한 자성 입자를 통한 강자성 터널 접합이나, 강자성 2중 터널 접합(연속막)도 제안되고 있다(Phys.Rev.B56(10), R5747(1997), 응용 자기 학회지 23, 4-2, (1999), Appl.Phys.Lett.73(19), 2829(1998), Jpn.J.Appl.Phys.39, L1035(2001)).
이들에 있어서도, 20∼50%의 자기 저항 변화율이 얻어지게 된 것 및 원하는 출력 전압값을 얻기 위해서 강자성 터널 접합 소자에 인가하는 전압값을 늘리더라도 자기 저항 변화율의 감소가 억제되기 때문에, MRAM으로의 응용의 가능성이 있다.
MRAM에 TMR 소자를 이용하는 경우, 터널 배리어층을 사이에 두는 2개의 강자성층 중, 한쪽이 자화의 방향이 변화하지 않도록 고정한 자화 고착층을 자화 기준층으로 하고, 다른 한쪽이 자화의 방향이 반전하기 쉽도록 한 자화 자유층을 기억층으로 한다. 기준층과 기억층의 자화의 방향이 평행한 상태와 반평행한 상태를 2진 정보인 "0"과 "1"에 대응하는 것으로 정보를 기억할 수 있다.
기록 정보의 기입은 TMR 소자 근방에 형성된 기입 배선에 전류를 흘려 발생 하는 유도자장에 의해 기억층의 자화의 방향을 반전시킴으로써 행한다. 또한, 기록 정보의 판독은 TMR 효과에 의한 저항 변화분을 검출함으로써 행한다.
기준층의 자화의 방향을 고정하기 위해서는 강자성층에 접하도록 반강자성층을 형성하여 교환 결합력에 의해 자화 반전을 발생시키기 어렵게 하는 방법이 이용되며, 이러한 구조는 스핀밸브형 구조로 불리고 있다. 이 구조에 있어서 기준층의 자화의 방향은 자장을 인가하면서 열처리함으로써(자화 고착 어닐링) 결정된다. 한편, 기억층은 자기 이방성을 제공함으로써 자화 용이 방향과 기준층의 자화의 방향이 거의 동일해지도록 형성되어 있다.
이들 강자성 1중 터널 접합 혹은 강자성 2중 터널 접합을 이용한 자기 기억 소자는 불휘발성으로, 기입 판독 시간도 10나노초 이하로 빠르며, 재기입 횟수도 1015 이상이라는 전위를 갖는다. 특히, 강자성 2중 터널 접합을 이용한 자기 기억 소자는, 상술한 바와 같이 원하는 출력 전압값을 얻기 위해서 강자성 터널 접합 소자에 인가하는 전압값을 늘려도 자기 저항 변화율의 감소가 억제되기 때문에, 큰 출력 전압이 얻어지며, 자기 기억 소자로서 바람직한 특성을 도시한다.
그러나, 메모리의 셀 사이즈에 관해서는 메모리 셀이 1개의 트랜지스터와 1개의 TMR 소자로 이루어지는 1 트랜지스터-1 TMR 아키텍처(예를 들면, USP 5,734,605호 공보 참조)를 이용한 경우, 반도체의 DRAM(Dynamic Random Access Memory) 이하로 사이즈를 작게 할 수 없다는 문제가 있다.
이 문제를 해결하기 위해서, 비트선과 워드선 간에 TMR 소자와 다이오드를 직렬 접속한 다이오드형 아키텍처(미국 특허 등록 USP5,640,343호 공보 참조)나 비트선과 워드선 간에 TMR 소자를 배치한 단순 매트릭스형 아키텍쳐(독일 특허 공보 DE 19744095, 유럽 특허 공보: WO 9914760 참조)가 제안되고 있다.
그러나, 대용량화하여 TMR 소자의 사이즈를 미소화하면, 열 요동의 문제가 생겨, 스핀 정보가 없어져 버릴 가능성이 생기는 것 외에, TMR 소자의 사이즈의 감소에 따른 스위칭 자장의 증대 등이 문제가 된다.
보자력 즉 스위칭 자장은 소자 사이즈, 형상, 강자성 재료의 자화, 막 두께 등에 의존하고 있고, 일반적으로 기억 소자의 사이즈가 작아지면, 스위칭 자장은 커진다. 이것은 터널 접합을 갖는 TMR 소자를 기억 소자로서 MRAM에 이용하는 경우, 기입에 큰 전류 자장을 필요로 하고, 소비 전력이 커진다는 것을 의미한다. 또한 고집적화를 생각한 경우에는 소비 전력이 커지는 것이, 한층 더 현저해진다는 점에서 큰 문제이다.
또한, 열에 의한 Mn 원자 등의 확산의 영향으로 장기적인 열 안정성의 문제도 존재한다.
이상 설명한 바와 같이, 자기 메모리의 초대용량화를 실현하기 위해서는 TMR 소자의 사이즈를 감소해도 MR비가 크고, 스위칭 자장이 작고, 열 안정성이 우수한 자기 저항 효과 소자 및 그것을 이용한 자기 메모리가 필요해진다.
본 발명은 이러한 과제의 인식에 기초하여 이루어진 것으로, 강자성 터널 접합 소자의 사이즈를 감소해도 MR비가 크고, 스위칭 자장이 작고, 열 안정성이 우수 한 신뢰성있는 자기 저항 효과 소자 및 그것을 이용한 자기 메모리를 제공하는 것이다.
본 발명의 제1 형태에 따른 자기 저항 효과 소자는, 제1 강자성층, 제1 비자성층, 제2 강자성층이 순차적으로 적층되고 상기 제1 및 제2 강자성층이 자기적으로 결합된 구조와, 제1 강자성층, 제1 비자성층, 제2 강자성층, 제2 비자성층, 제3 강자성층이 순차적으로 적층되고 제1 및 제2 강자성층이 자기적으로 결합되고 제2 및 제3 강자성층이 자기적으로 결합된 구조 중 어느 한 쪽을 갖는 기억층과, 제4 강자성층을 갖고, Ta, Pt, Ru, Ir, W의 군으로부터 선택된 적어도 1종을 재료로 하는 기초 금속층 상에 형성된 자성막과, 상기 기억층과 상기 자성막 간에 형성된 터널 배리어층을 구비하고, 상기 기억층의 강자성층은 Ni-Fe-Co 삼원 합금으로 이루어지고, Ni-Fe-Co 삼원 상태도에 있어서, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선이 둘러싼 내측의 조성 영역 및 Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선, Co90(at%)Fe10(at%)-Fe70(at%)Ni30(at%)의 직선, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선이 둘러싼 내측의 조성 영역 중 어느 한쪽의 조성 영역으로부터 선택되는 조성을 갖고, 상기 기억층과 상기 터널 배리어층의 계면 및 상기 자성막과 상기 터널 배리어층의 계면에서의 최대 표면 거칠기가 0.4㎚ 이하인 것을 특징으로 한다.
본 발명의 제2 형태에 따른 자기 메모리는, 제1 배선과, 상기 제1 배선과 교차하는 제2 배선과, 상기 제1 배선과 상기 제2 배선과의 교차 영역마다 형성된 메모리 셀을 구비하여, 상기 메모리 셀은 기억 소자로서 상기 자기 저항 효과 소자를 갖고 있는 것을 특징으로 한다.
본 발명의 제3 형태에 따른 자기 메모리는, 제1 배선과, 상기 제1 배선 위에 형성된 제1 자기 저항 효과 소자와, 상기 제1 배선 아래에 형성된 제2 자기 저항 효과 소자와, 상기 제1 배선 위에 형성되어 상기 제1 배선과 교차하는 제2 배선과, 상기 제1 배선 아래에 형성되어 상기 제1 배선과 교차하는 제3 배선을 구비하고, 상기 제1 및 제2 자기 저항 효과 소자는 각각 상기에 기재된 자기 저항 효과 소자이고, 상기 제2 및 제3 배선에 각각 전류를 흘리면서 상기 제1 배선에 전류를 흘림으로써 상기 제1 및 제2 자기 저항 효과 소자의 기억층의 자화를 각각 소정의 방향으로 반전 가능하고, 상기 제1 배선을 통하여 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 상기 제1 및 제2 자기 저항 효과 소자로부터의 출력 신호의 차분을 검출함으로써, 2치 정보 중 어느 하나로서 판독하는 것을 특징으로 한다.
<발명의 실시 형태>
본 발명의 실시 형태를 설명하기 전에, 본 발명에 따른 경위를 설명한다.
현재, MRAM에서 TMR 소자를 기억 소자로서 이용하는 경우, TMR 소자의 양단에 생긴 자극에 의한 반자장의 영향에 의해 짧은 변의 길이의 역수에 비례하여 스위칭 자장이 증대하는 것이 알려져 있다. 또한, 강자성체의 내부 자화는 중앙부 부근에서는 자기 이방성과 교환 상호 작용의 효과로부터, 자화 용이 방향을 따라 평행하게 배열되어 있는 상태가 가장 안정적이다. 그러나, 양 단부에서는 자극이 발생하여 정자기(靜磁) 에너지가 증대하기 때문에, 자극 발생에 따르는 에너지의 증대를 희생으로 해도 정자기 에너지를 감소시키려면, 중앙부와 다른 자화 방향을 갖는 자구(엣지 도메인)가 형성된다. 이 엣지 도메인은 자화 반전 과정을 복잡하 게 하여, 무자장 상태에서의 잔류 자화, 즉 출력이 되는 자기 저항 변화율을 저하시킨다.
따라서, MRAM의 TMR 소자의 기억층으로서 이용되는 강자성체로서 본질적으로 보자력이 작고, 그와 동시에 무자장 상태에서도 충분한 출력이 얻어지는 만큼의 큰 MR비를 갖는 재료를 선택하는 것이 고집적화 MRAM을 실현하는 데에 있어서 중요하다.
또한, 현행의 MRAM에서는 기억층의 자성 재료로서, Ni-Fe계를 이용한 예가 보고되고 있다(IEEE International Solid-State Circuits Conference, Digest of Technical Papers, 2000, p.128., IEEE International Solid-State Circuits Conference, Digest of Technical Papers, 2000, p.130.참조).
상술한 「보자력이 작다」,「큰 MR비(MR 변화율)을 갖는다」 등의 조건에 주목하여 Ni-Fe계, Co-Fe계 양자를 비교하면, Co-Fe계는 40% 이상으로 매우 큰 MR 변화율을 나타내지만 보자력은 크다. 한편 Ni-Fe계는 Ni 조성이 큰 조성 범위(거의 80%at 이상)에 있어서 매우 작은 보자력을 나타내지만, MR 변화율은 Co-Fe계의 그것과 비교하여 작아지게 된다.
보자력의 크기, 즉 스위칭 자장의 크기는 자성 재료의 종류, 합금 조성에 의존하지만, 일반적으로 MR 변화율이 큰 조성의 Co-Fe계 합금으로서는 보자력은 커진다. 한편, MR 변화율은 일반적으로 스핀 분극율이 큰 합금 조성 재료를 이용한 쪽이 크다. 이에 대하여, 보자력의 크기는 자성 재료의 종류 및 합금 조성뿐만 아니라, 자성층보다 하층의 적층 구조의 재료와, 적층에 의한 거칠기의 크기에 대단히 민감한 것이 알려져 있다. 거칠기가 큰 경우에는 자성층 간에 자기적인 결합이 생겨서, 결과적으로 보자력은 커진다. 따라서, 기억층에 본질적으로 보자력이 작은 재료를 이용함과 함께, 거칠기가 작은 적층 구조 및 기초 재료를 선택하는 것도 중요하게 된다.
특히, 기억층에 강자성층과 비자성층으로 이루어지는 다층 적층 구조를 이용한 경우, 기억층과 터널 배리어층의 계면 또는 자화 고착층과 터널 배리어층의 계면에서의 거칠기가 큰 경우, 스위칭 자장의 크기가 극단적으로 커지게 된다는 문제가 있다. 그러나, 다층 적층 구조의 기억층을 이용한 경우, 거칠기를 작게 하면 단층막을 이용하는 경우에 비하여 MR비를 크게 유지한 채, 스위칭 자장을 감소할 수 있다는 장점이 존재한다.
또한, 다층 적층 구조의 기억층의 강자성 층간에 층간 결합(Interlayer Coupling)을 생기게 함으로써, 셀 사이즈를 감소하고 기억층의 체적을 작게 해도 열 안정성이 뛰어난 특성을 얻을 수 있다. 이 경우, 거칠기를 작게 하는 막 구조의 토탈 설계가 필요해진다.
이상과 같이, 현행의 기억층으로서 이용되고 있는 자성 재료에 있어서는, 「보자력이 작다」,「큰 MR 변화율을 갖는다」,「열 안정성이 우수하다」 등의 3개의 조건을 동시에는 만족시키지 못한다.
그래서, 본 발명자는 이들 3개의 조건을 동시에 만족시키는 자성 재료 구조를 기억층으로 하고, 또한 거칠기가 작은 적층 구조 및 기초 재료를 선택함으로써, 저소비 전력 또한 고출력의 TMR 소자 및 이 TMR 소자를 이용한 자기 메모리가 얻어 진다고 생각하였다.
이하, 도면을 참조하여 본 발명의 기본 개념 및 실시 형태를 설명한다.
일반적으로, TMR 소자의 기억층에 이용하는 것은 외부 자장에 빠르게 추종하여 자화 방향을 용이하게 변화하는, 소위 연자성 재료이지만, 연자성 재료로서 구비해야 할 주된 점으로서는, (a) 최초 투자율(透磁率)이나 최대 투자율 등의 투자율이 크다, (b) 잔류 자화나 포화 자화가 크다, (c) 보자력이 작다 등의 예를 들 수 있다. 여기서 자성 재료의 자기 이방성이 자기 왜곡에 기인하는 경우, 최초 투자율은 자화 왜곡 상수의 역수에 비례하고, 보자력은 자화 왜곡 상수에 비례하기 때문에, 자화 왜곡 상수가 작을수록, TMR 소자에 적합한 자성 재료라고 할 수 있다. 또한, TMR 소자의 기억층으로서 이용하는 자성 재료는, 이들 조건 외에 높은 출력을 얻기 위해 큰 자기 저항 변화율을 나타낼 필요가 있지만, 이것은 스핀 분극율이 큰 재료, 자기 전이 온도(퀴리 온도)가 높은 재료를 터널 배리어층을 통하여 배치하거나 또는 Fe 조성의 큰 재료를 이용함으로써 실현할 수 있다.
TMR 소자는 터널 배리어층이 복수층 갖고 있는 도 2의 (a)에 도시하는 강자성 다중 터널 접합(도면 상에서는 2중 접합)과, 터널 배리어층이 한층밖에 갖고 있지 않은 도 2의 (b)에 도시하는 강자성 1중 접합이 있다. 즉, 강자성 1중 접합은 기초 금속층(2) 상에, 반강자성층(4), 자화 고착층(6)(핀층이라고도 함), 터널 배리어층(8), 자화 자유층(10)(기억층이라고도 함), 커버/하드 마스크층(18)을 순차 형성한 구성으로 되어 있다. 또한, 강자성 2중 터널 접합은 기초 금속층(2) 상에 반강자성층(4), 자화 고착층(6), 터널 배리어층(8), 기억층(10), 터널 배리어층(12), 자화 고착층(14), 반강자성층(16), 커버/하드 마스크층(18)을 순차 형성한 구성으로 되어 있다.
(제1 실시 형태)
이러한 TMR 소자의 MR비가 가급적 크며 또한 스위칭 자장이 가급적 작아지는 기억층의 구성을 발견하기 위해서 이하의 실험을 행하였다.
우선, 본 실시 형태의 TMR 소자는 사이즈가 0.15×0.2㎛2의 강자성 2중 터널 접합형이다. 그리고, 기억층은 Ru로 이루어지는 비자성층을 강자성층에서 사이에 둔 3층 구조의 것으로써, Co-Fe-Ni의 삼원 합금으로 하였다. 이 기억층을 구성하는 강자성층의 막 두께는 2㎚로 하였다. 자화 고착층으로서는 큰 MR비를 얻기 위해서, Co-Fe 합금, 특히 Co50Fe50을 이용하였다. 반강자성층은 IrMn 합금으로 하였다. 터널 배리어층은 AlOx를 이용하였다. 또한, 기초 금속층은 Ta/Ru의 2층 구조이다. 따라서, 본 실시 형태의 TMR 소자의 구성은,
Ta/Ru/IrMn/CoFe/Ru/CoFe/AlOx/CoFeNi/Ru/CoFeNi/AlOx/CoFe/Ru/CoFe/IrMn/Ru/상부 배선
으로 되어 있다.
우선, 기억층의 강자성층을 구성하는 Co-Fe-Ni의 삼원 합금의 조성을 바꾼 경우의 TMR 소자를 제작하고, MR비 및 스위칭 자장을 조사한 결과를, 도 1에 도시한다. 기억층을 구성하는 강자성층의 조성은 도 1 내에서 ×로 표시되어 있다. 도 1의 미세한 종선으로 나타낸 영역이 상기 TMR 소자를 제작했을 때에 스위칭 자 장이 35 Oe 이하로 된 영역이다. 또한, 도 1에 도시하는 Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선보다 아래 영역이 실온으로 MR비가 40% 이상 얻어진 영역이다.
이 실험 결과로부터, TMR 소자에 있어서 기억층의 강자성층은 Ni-Fe-Co 삼원 합금으로 이루어지고, Ni-Fe-Co 이원 상태도에 있어서, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선 k1, Fe80(at%)Ni20(at%)-Fe 30(%)Ni70(at%)의 직선 k2, Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선 k3이 둘러싸는 내측의 조성 영역 r1, 또는 Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선 k3, Co90(at%)Fe10(at%)-Fe 70(at%)Ni30(at%)의 직선 k4, Co90(at%)Fe10(at%) -Fe30(at%)Ni70(at%)의 직선 k5가 둘러싸는 내측의 조성 영역 r2로부터 선택되는 조성을 갖고 있는 것이 바람직한 것을 알 수 있었다.
또, 자화 고착층에 Co-Fe를 이용하면 40% 이상의 MR비가 얻어지기 때문에 바람직하다. 본 실시 형태에서는 자화 고착층으로서 Co50Fe50을 이용하였지만, Co10Fe90∼Co90Fe10의 것을 이용하여도 크게 MR 특성의 경향은 영향받지 않았다.
다음에, 기억층과 터널 배리어층과의 계면 또는 자화 고착층과 터널 배리어층과의 거칠기의 스위칭 자장에의 영향을 조사하기 위해서, 본 실시 형태의 TMR 소자의 기초 금속층(2)에 가까운 반강자성층(4)의 막 두께를 8㎚∼14㎚까지 2㎚마다 바꾼 TMR 소자를 제작하였다. 또, 기초 금속층(2)으로부터 먼 반강자성층(16)의 막 두께는 8㎚로 하였다. 따라서, 거칠기의 영향을 조사하는 데 이용한 TMR 소자 의 구성은 이하와 같이 되어 있다.
Ta/Ru/IrMn(x㎚)/CoFe/Ru/CoFe/AlOx/CoFeNi/Ru/CoFeNi/AlOx/CoFe/Ru/CoFe/IrMn(8㎚)/Ru/상부 배선
또, 비교를 위해, 하기 구성의 비교예 1 및 비교예 2의 TMR 소자를 제작하고, 기초 금속층(2)으로부터 먼 반강자성층(16)의 막 두께는 8㎚로 하고, 기초 금속층(2)에 가까운 반강자성층(4)의 막 두께를 8㎚∼14㎚까지 2㎚마다 바꾼 시료를 제작하고, 거칠기의 영향을 조사하였다.
비교예 1 ; Ta/Al/Ru/IrMn(x㎚)/CoFe/Ru/CoFe/AlOx/CoFeNi/Ru/CoFeNi/ AlOx/CoFe/Ru/CoFe/IrMn(8㎚)/Ru/상부 배선
비교예 2 ; Ta/Ru/lrMn(x㎚)/CoFe/Ru/CoFe/AlOx/CoFeNi/AlOx/CoFe/Ru/ CoFe/IrMn(8㎚)/Ru/상부 배선
즉, 비교예 1은 본 실시 형태에 따른 TMR 소자의 기초 금속층(2)의 구성을 Ta/Ru로부터 Ta/Al/Ru로 대신한 구성으로 되어 있으며, 비교예 2는 본 실시 형태의 TMR 소자가 3층 구조의 기억층을 갖는 데 대하여, 단층 구조의 기억층을 갖고, TMR 소자의 기초 금속층(2)의 구성이 본 실시 형태와 동일한 Ta/Ru로 구성되어 있다.
InMn으로 이루어지는 반강자성층의 막 두께를 변화시켰을 때, 단면을 투과형 전자 현미경(이하, TEM(Transparent Electron Microscope)으로도 칭함)으로 관측한 바 기억층 또는 자화 고착층과 터널 배리어층과의 계면의 거칠기(최대 표면 거칠기)는, 기초 금속층에 크게 의존하고 있는 것을 알 수 있었다. 본 실시 형태와, 비교예 2에서는 기초 금속층(2)이 동일한 구성으로 되어 있기 때문에, 반강자성층 의 막 두께가 동일한 경우 거칠기는 거의 동일하였다. 그러나, 비교예 1은 본 실시 형태와 달리, 기초 금속층에 Ta/Al/Ru를 이용하고 있기 때문에, Ta/Ru로 이루어지는 기초 금속층을 갖는 본 실시 형태의 TMR 소자에 비하여, 거칠기는 큰 것이 관측되었다.
본 실시 형태와 비교예 1의 TMR 소자의 기억층 또는 자화 고착층과 터널 배리어층과의 계면의 거칠기(최대 표면 거칠기)에 대한 스위칭 자장 Hsw의 각각의 의존성을 도 3에, 본 실시 형태와 비교예 2의 TMR 소자의 기억층 또는 자화 고착층과 터널 배리어층과의 계면 거칠기에 대한 스위칭 자장 Hsw 각각의 의존성을 도 4에 도시한다. 또, 도 3 및 도 4에 있어서, d는 기초 금속층에 가까운 반강자성층의 막 두께를 나타내고 있다. 도 3에서 알 수 있듯이, 본 실시 형태와 비교예 1은, 기억층이 동일한 다층 구조이고 또한 기초 금속층에 가까운 반강자성층이 동일한 막 두께라도, 기억층 또는 자화 고착층과 터널 배리어층과의 계면의 거칠기는 기초 금속층에 Ta/Al/Ru를 이용하고 있는 비교예 1의 TMR 소자쪽이 크며 스위칭 자장 Hsw도 크다. 또한, 도 4에서 알 수 있듯이 기억층 또는 자화 고착층과 터널 배리어층과의 계면의 거칠기를 작게 하면, 기억층이 3층 구조인 본 실시 형태쪽이 기억층이 단층 구조인 비교예 2에 비하여, 작은 스위칭 자장이 얻어진다. 따라서, 기억층이 다층 구조인 경우는 기억층 또는 자화 고착층과 터널 배리어층과의 계면의 거칠기가 0.4㎚ 이하이면, 기억층이 단층 구조인 경우에 비하여 스위칭 자장을 작게 할 수 있다.
다음에, 본 실시 형태, 비교예 1 및 비교예 2의 TMR 소자를 각각, 85℃ 오븐 속에 방치한 데이터 유지(데이터 출력 유지 시간)의 신뢰성 시험을 행하였다. 그 결과를 도 5의 (a), 도 5의 (b)에 도시한다. 기록층이 단층 구조인 비교예 2의 TMR 소자는 기억층과 터널 배리어층에 가까운 자화 고착층의 강자성층의 스핀의 방향이 반평형 상태일 때에는 데이터가 유지되었지만(도 5의 (b) 참조), 평행할 때는 데이터가 유지되지 않은 비트가 관측되었다(도 5의 (a) 참조). 그러나, 본 실시 형태 및 비교예 1의 TMR 소자는 양 TMR 소자 모두 바람직한 신뢰성이 얻어져서(도 5의 (a), 도 5의 (b) 참조), 기록층에 3층 구조를 이용하면 신뢰성있는 소자가 얻어지는 것을 알 수 있었다.
이상 설명한 바와 같이, 본 실시 형태의 TMR 소자에 따르면, 스위칭 자장을 작게 유지한 채, MR 변화율이 크고, 열 안정성이 우수한 특성을 얻을 수 있다.
본 실시 형태에 있어서는, 기록층은 도 6의 (a)에 도시한 바와 같이, 비자성층을 강자성층 사이에 둔 3층 구조였지만, 도 6의 (b)에 도시한 바와 같이, 강자성층 a/비자성층/강자성층 b/비자성층/강자성층 a로 이루어지는 구조라도 된다. 즉, 강자성층이 비자성층을 통하여 층간 결합을 하고 있는 구조라면 된다. 그리고, 그 결합 강도는, Hex=3kOe 이하이면 강자성적이나 반강자성적이어도 된다. 또한, 도 6의 (b)에 도시하는 구성에 있어서, 강자성층 b는 강자성층 a보다도 막 두께가 얇거나 비자성층에서 분단된 구조를 갖는, 소위 강자성층 a의 반자장에 따르는 전위 배리어를 작게 하는 역할을 하고 있다. TMR 소자의 기억층으로서, 도 6의 (b)에 도시하는 구조를 이용하면 도 6의 (a)에 도시하는 구조보다 더 작은 스위칭 자장을 얻는 것이 가능해진다. 예를 들면, 강자성층 a를 Co-Fe-Ni로 구성하고, 강자성층 b를 Ni-Fe로 구성하고, 비자성층을 Ru로 구성한 Co-Fe-Ni/Ru/Ni-Fe/Ru/Co-Fe-Ni로 이루어지는 5층 적층 구조의 기억층을, 본 실시 형태의 3층 적층 구조의 기억층 대신에 이용하면, 스위칭 자장을 10∼20% 더 감소할 수 있는 것이 밝혀졌다.
또한, 본 실시 형태에 있어서는 기록층의 강자성층의 막 두께는 2㎚였지만, 1㎚ 이상 3㎚ 이하인 것이 바람직하다. 1㎚ 이하가 되면, 강자성층이 초상자성으로 되게 되며, 강자성 스핀의 열 안정성을 유지할 수 없게 된다. 또한, 3㎚ 이상으로 되면 스위칭 자장이 커져 스위칭하기 위한 전류 펄스의 절대값이 증대하여 EM(Electro-migration)의 문제가 생기게 된다.
또한, 본 실시 형태에 있어서는, 자화 고착층으로서, Co-Fe 이원 합금 강자성층을 이용하였지만, 자화 고착층에 Co-Fe 이원 합금 강자성층을 이용한 경우, Co-Fe-Ni, Ni-Fe, Co-Ni를 이용한 경우보다도 큰 MR비를 얻는 것이 가능해진다.
또한, 본 실시 형태에 따른 TMR 소자에 있어서, 자화 고착층은 도 7의 (a)에 도시한 바와 같이, 강자성층/비자성층/강자성층의 3층 구조로 터널 배리어층에 가까운 강자성층의 막 두께가 두꺼운 것을 이용하는 것이 바람직하다. 이 구조로 하면 자화 고착층으로부터의 부유자장(stray field)을 상쇄시킬 수 있기 때문에, 열 안정성을 유지한 채, MR 커브의 히스테리시스 곡선을 제로 자장에 대하여 대칭으로 조정할 수 있다.
부유자장 Hstray는 TMR 소자의 긴 변의 길이 L에 역비례한다(Hstray=C/L). 여기 서, C는 상수이다. 따라서, TMR 소자의 긴 변의 길이에 따라서 터널 배리어층에 가까운 강자성층의 두께를 어느 정도 두껍게 하면 되지만 일의적으로 결정할 수 있다.
또한, 본 실시 형태에 따른 TMR 소자에 있어서, 자화 고착층 중 적어도 터널 배리어에 인접한 강자성층이 강자성층/비정질 자성층/강자성층 3층 구조를 갖는 구조, 예를 들면 도 7의 (b)에 도시한 바와 같이, 자화 고착층이 강자성층/비정질 자성층/강자성층/비자성층/강자성층의 적층 구조, 혹은 도 7의 (c)에 도시한 바와 같이, 강자성층/비정질 자성층/강자성층/비자성층/비정질 자성층/강자성층의 적층 구조를 이용하는 것이 바람직하다. 또, 비정질 자성층은 비정질 강자성층이 바람직하다. 상기 구조를 이용하면, 반강자성층에, Pt-Mn, Ir-Mn, Ni-Mn 등을 이용한 경우에도 Mn의 확산이 억제되어 장기 안정성을 유지할 수 있고, 신뢰성있는 TMR 소자를 제공할 수 있다.
또, 비정질 자성층은 Co, Fe, Ni 또는 이들 합금에, Zr, Nb, Bi, Ta, W 등을 수%로부터 수10% 혼합시킴으로써 쉽게 제작할 수 있다.
3층 또는 다층 구조의 기억층 또는 자화 고착층에 이용되는 비자성층으로서는, Ru(루테늄), Ir(이리듐), Os(오스늄) 또는 이들 합금을 이용하는 것이 바람직하다.
또한, 본 실시 형태의 TMR 과소자(果素子)에 있어서, 자화 고착층에 접하도록 형성된 반강자성층은, PtxMn1-x, NiyMn1-y, IrzMn 1-z 중 어느 하나로 구성되고, 여기 서, 49.5at%≤x, y≤50.5at%, 22at%≤z≤27at%로, 반강자성층의 막 두께를 10㎚ 이하, 보다 바람직하게는 9㎚ 이하로 하는 것이 바람직하다. 이에 의해, 자화 고착층과 터널 배리어층의 계면 또는 터널 배리어층과 기억층과의 계면의 거칠기를 TEM에서 관측했을 때 피크-대-피크값(peak-to-peak value), 즉 최대 표면 거칠기가 0.4㎚ 이하, 바람직하게는 0.3㎚ 이하로 하는 것이 가능해진다.
또한, 거칠기를 억제하는 방법으로서, 반강자성층 아래에 형성되는 기초 금속층의 전극 재료로서는 Ta 또는 W, 버퍼층으로서는 Ru, Ir, Pt를 이용하면, 자화 고착층에 접하는 면의 거칠기(최대 표면 거칠기)를 0.2㎚∼0.4㎚ 이하로 할 수 있다.
또한, TMR 소자의 터널 배리어층으로서는, Al2O3(산화 알루미늄), SiO2(산화 실리콘), MgO(산화 마그네슘), AlN(질화 알루미늄), Bi2O3(산화 비스무스), MgF2 (불화 마그네슘), CaF2(불화 칼슘), SrTiO2(산화 티탄·스트론튬), AlLaO3(산화 란탄·알루미늄), Al-N-O(산화 질화 알루미늄), GaO(산화 갈륨) 등의 각종 절연체(유전체)를 이용할 수 있다.
이들의 화합물은 화학 양론적으로 보고 완전하게 정확한 조성일 필요는 없고, 산소, 질소, 불소 등의 결손, 혹은 과부족이 존재하여도 된다. 또한, 이 절연층(유전체층)의 두께는 터널 전류가 흐르는 정도로 얇은 쪽이 바람직하며, 실제상으로는 10㎚ 이하인 것이 바람직하다.
이러한 TMR 소자는 각종 스퍼터법, 증착법, 분자선 에피택셜법 등의 통상의 박막 형성 수단을 이용하여, 소정의 기판 상에 형성할 수 있다. 이 경우의 기판으로서는, 예를 들면, Si(실리콘), SiO2(산화 실리콘), Al2O3(산화 알루미늄), 첨정석, AlN(질화 알루미늄)등 각종의 기판을 이용할 수 있다.
또한, TMR 소자 형상으로서는, 자화 방향 M1, M2는 반드시 직선형일 필요는 없다. TMR 소자의 형상을 도 8의 (a) 내지 도 8의 (e)에 도시한 바와 같이, 다양한 엣지 도메인을 형성해도 된다. 도 8의 (a) 내지 도 8의 (e)는 본 실시 형태에서의 TMR 소자의 기억층의 평면 형태의 다른 구체예를 도시하는 모식도이다. 즉, TMR 소자의 기억층은, 예를 들면 도 8의 (a)에 도시한 바와 같이, 장방형의 한쪽의 대각 양단에 돌출부를 부가한 형상이나 도 8의 (b)에 도시한 바와 같은 평행 사변형, 도 8의 (c)에 도시한 바와 같은 마름모형, 도 8의 (d)에 도시한 바와 같은 타원형, 도 8의 (e)에 도시한 바와 같은 엣지 경사형 등의 각종 형상으로 할 수 있다.
여기서, 기억층을 도 8의 (a)∼도 8의 (c) 및 도 8의 (e)에 도시한 형상으로 패터닝하는 경우, 실제로는 각부가 둥글게 되는 경우가 많지만, 그와 같이 각부가 둥글게 되더라도 된다. 이들의 비대칭인 형상은 포토리소그래피에 있어서 이용하는 레티클의 패턴 형상을 비대칭 형상으로 함으로써 용이하게 제작할 수 있다.
(제2 실시 형태)
다음에, 본 발명의 제2 실시 형태에 따른 TMR 소자의 구성을 도 9에 도시한다. 이 실시 형태의 TMR 소자는 기초 금속층 위에, 자화 자유층, 터널 배리어층, 기억층, 커버층/하드 마스크를 순차 형성한 구성으로 되어 있다. 기초 금속층/기억층/터널 배리어층/자화 자유층/커버층/하드 마스크라도 된다. 즉, 도 2의 (b)에 도시하는 제1 실시 형태의 TMR 소자에 있어서, 반강자성층 및 자화 고착층(핀층) 대신에 자화 자유층을 형성한 구성으로 되어 있다.
그리고, 이 실시 형태의 TMR 소자에 있어서, 기억층은 도 6에 도시하는 제1 실시 형태인 경우와 마찬가지로, 강자성층이 비자성층을 통하여 복수층 적층된 구성으로 되어 있다. 또한, 기억층과 터널 배리어층과의 계면의 거칠기(최대 표면 거칠기)는 0.4㎚ 이하가 되도록 구성되어 있다. 자화 자유층은 적어도 하나의 강자성층을 포함하고 있다.
또한, 기초 금속층은 제1 실시 형태와 마찬가지의 구성으로 되어 있다.
이 제2 실시 형태의 TMR 소자도 제1 실시 형태와 마찬가지로, 스위칭 자장을 작게 유지한 채로, MR 변화율이 크며, 열 안정성이 우수한 특성을 얻을 수 있다.
(제3 실시 형태)
다음에, 본 발명의 제3 실시 형태에 따른 자기 메모리를, 도면을 참조하여 설명한다. 또, 이 제3 실시 형태에 있어서는 자기 메모리의 기억 소자로서는 상기 제1 및 제2 실시 형태로 설명한 TMR 소자가 이용된다.
도 10의 (a) 내지 도 13의 (b)는 기억 소자로서 TMR 소자를 이용하여, 셀 선택 소자로서 MOS 트랜지스터를 이용한 경우의 본 실시 형태에 따른 자기 메모리의 단위 셀을 단순화하여 도시한 단면도이다. 도 10의 (a)는 TMR 소자의 일단이 비트선 BL에, 타단이 인출 전극, 접속 플러그를 통하여 선택 트랜지스터의 소스 및 드 레인 한쪽에 접속되며, 기입 워드선 WL이 TMR 소자의 아래쪽으로 형성된 구성의 단위 셀을 도시하고 있다. 도 10의 (b)는 도 10의 (a)에 도시하는 절단선 A-A에서 절단한 단면도를 도시한다. 도 11의 (a)는 TMR 소자의 일단이 워드선 WL에, 타단이 인출 전극, 접속 플러그를 통하여 선택 트랜지스터의 소스 및 드레인 한쪽에 접속되어, 기입하여 비트선 BL이 TMR 소자의 상측에 형성된 구성의 단위 셀을 도시하고 있다. 도 11의 (b)는 도 11의 (a)에 도시하는 절단선 A-A에서 절단한 단면도를 도시한다. 도 12의 (a)는 도 10의 (a)에 도시하는 단위 셀에서, 비트선 BL 및 워드선 WL이 자성체에 의해서 피복된 구성의 단위 셀을 도시하고, 도 13의 (a)는 도 11의 (a)에 도시하는 단위 셀에 있어서, 비트선 BL 및 워드선 WL이 자성체에 의해 피복된 구성의 단위 셀을 도시하고 있다. 또, 도 12의 (b) 및 도 13의 (b)는 각각, 도 12의 (a) 및 도 13의 (a)에 도시하는 절단선 A-A에서 절단한 단면도를 도시한다.
도 10의 (a) 내지 도 13의 (b) 중 어느 하나의 단위 셀을 갖는 자기 메모리에 있어서, 판독은 트랜지스터에 의해 선택된 TMR 소자에 전류를 흘리고, TMR 소자의 저항이 큰지의 여부를 "1"이나 "0"으로 판단한다. TMR 소자에 대한 정보의 기입은 그 상하에 형성된 워드선 WL과 비트선 BL과 전류 펄스를 흘림으로써 생기는 자장에 의해 행한다. 예를 들면, 비트선 BL과 워드선 WL 각각에 전류를 흘리면, 이들 주위에 전류 자장이 생긴다. 이들 전류 자장을 합성한 자장에 의해, TMR 소자의 기억층의 자화를 반전시킬 수 있다.
이 기입에 있어서는, 소정의 방향으로 자화를 반전시키기 위해서, 비트선 BL 과 워드선 WL의 쌍방에 대하여, 소정 방향의 전류 펄스를 적절하게 흘리면 된다. 이와 같이 하면, 비트선 BL과 워드선 WL 중 어느 하나에만 전류를 흘림으로써 자화 반전을 생기게 하는 경우와 비교하여, 배선당 전류량을 감소할 수 있음과 함께 셀 선택할 수 있다. 그 결과로서, 배선의 피로가 적고, 신뢰성이 높은 자기 메모리를 제공할 수 있다. 도 12 및 도 13에 도시한 바와 같이, 비트선 BL과 워드선 WL을 자성체로 피복하면 전류에 따르는 자장 효율을 2배(도 11) 이상∼5배 이상(도 12)으로 올릴 수 있어 보다 소비 전력화가 가능해진다.
도 14는 본 실시 형태에 따른 자기 메모리의 제1 구체예의 아키텍처를 도시하는 모식도이다. 즉, 도 14는 메모리 어레이의 단면 구조를 도시하고 있으며, 이 아키텍쳐에 있어서는, 판독/기입용 비트선 BL에 복수의 TMR 소자 C가 병렬로 접속되어 있다. 각각의 TMR 소자 C의 타단에는 다이오드 D를 통하여 판독/기입용 워드선 WL이 접속되어 있다. 또한, 각 워드선 WL은 각 워드선 WL을 선택하는 선택 트랜지스터 STw를 통하여 감지 증폭기 SA에 접속된 구성으로 되어 있다. 또한, 판독/기입용 비트선 BL은 이 비트선 BL을 선택하기 위한 선택 트랜지스터 STB를 통하여 접지된 구성으로 되어 있다.
이 도 14에 도시하는 제1 구체예의 자기 메모리에 있어서는, 판독 시에는 목적으로 하는 TMR 소자 C에 접속되어 있는 비트선 BL과 워드선 WL을 선택 트랜지스터 STB, STw에 의해 각각 선택하여 감지 증폭기 SA에 의해 전류를 검출한다. 또한, 기입 시에는 역시 목적의 TMR 소자 C에 접속되어 있는 비트선 BL과 워드선 WL을 선택 트랜지스터 STB, STw에 의해 선택하여 기입 전류를 흘린다. 이 때에 비트 선 BL과 워드선 WL에 각각 발생하는 자장을 합성한 기입하여 자장이 TMR 소자 C의 기억층의 자화를 소정의 방향으로 향함으로써 기입이 가능하다.
다이오드 D는 이들 판독 시 혹은 기입 시에 매트릭스 형상으로 배선되어 있는 다른 TMR 소자 C를 통하여 흐르는 우회 전류를 차단하는 역할을 갖는다.
다음에, 본 실시 형태에 따른 자기 메모리의 아키텍처의 제2 구체예를 도 15를 참조하여 설명한다.
도 15는 메모리 어레이를 적층화할 수 있는 아키텍처의 제2 구체예를 나타내는 모식도이다. 즉, 도 15는 메모리 어레이의 단면 구조를 도시한다.
이 아키텍처에 있어서는, 판독/기입용 비트선 BLw와 판독용 비트선 BLr 간에 복수의 TMR 소자 C가 병렬로 접속된 「사닥다리형」의 구성으로 되어 있다. 또한, 각각의 TMR 소자 C에 근접하여, 기입 워드선 WL이 비트선 BLw와 교차하는 방향에 배선되어 있다.
TMR 소자로의 기입은 판독/기입용 비트선 BLw에 기입 전류를 흘림으로써 발생하는 자장과, 기입 워드선 WL에 기입 전류를 흘림으로써 발생하는 자장과의 합성자장을 TMR 소자의 기억층에 작용시킴으로써 행할 수 있다.
한편, 판독 시에는 비트선 BLw 및 BLr의 사이에서 전압을 인가한다. 그러면, 이들 사이에 병렬로 접속되어 있는 모든 TMR 소자에 전류가 흐른다. 이 전류의 합계를 감지 증폭기 SA에 의해 검출하면서, 목적의 TMR 소자에 근접한 워드선 WL에 기입 전류를 인가하여, 목적의 TMR 소자의 기억층의 자화를 소정의 방향으로 재기입한다. 이 때의 전류 변화를 검출함으로써, 목적의 TMR 소자의 판독을 행할 수 있다.
즉, 재기입 전의 기억층의 자화 방향이 재기입 후의 자화 방향과 동일하면, 감지 증폭기 SA에 의해 검출되는 전류는 변화하지 않는다. 그러나, 재기입 전후에 기억층의 자화 방향이 반전하는 경우에는 감지 증폭기 SA에 의해 검출되는 전류가 자기 저항 효과에 의해 변화한다. 이와 같이 하여 재기입 전의 기억층의 자화 방향 즉, 저장 데이터를 판독할 수 있다. 단, 이 방법은 판독 시에 저장 데이터를 변화시키는, 소위 「파괴 판독」에 대응한다.
이것에 대하여, TMR 소자의 구성을, 제2 실시 형태에서 설명한 자화 자유층/터널 배리어층/자기 기록층 등의 구조로 한 경우에는, 「비파괴 판독」이 가능하다. 즉, 이 구조의 TMR 소자를 이용하는 경우에는 기억층에 자화 방향을 기록하여, 판독 시에는 자화 자유층의 자화 방향을 적절하게 변화시켜 감지 전류를 비교함으로써, 기억층의 자화 방향을 판독할 수 있다. 단 이 경우에는 기억층의 자화 반전자장보다도 자화 자유층의 자화 반전자장의 쪽이 작아지도록 설계할 필요가 있다.
도 16은 본 실시 형태에 따른 자기 메모리의 아키텍처의 제3 구체예를 나타내는 모식도이다. 즉, 도 16은 메모리 어레이의 단면 구조를 도시한다.
이 아키텍처에 있어서는, 판독/기입용 비트선 BLw에 복수의 TMR 소자 C가 병렬로 접속되고, 이들 TMR 과소자 C의 타단에는 각각 판독용 비트선 BLr이 매트릭스 형상으로 접속되어 있다. 또한, 이들 판독용 비트선 BLr에 근접하고, 기입용 워드선 WL이 배선되어 있다.
TMR 소자 C에의 기입은 판독/기입용 비트선 BLw에 기입 전류를 흘림으로써 발생하는 자장과, 기입 워드선 WL에 기입 전류를 흘림으로써 발생하는 자장과의 합성자장을 TMR 소자의 기억층에 작용시킴으로써 행할 수 있다.
한편, 판독 시에는 선택 트랜지스터 ST에 의해 기입하여 비트선 BLw와 판독 비트선 BLr를 선택함으로써, 목적의 TMR 소자에 감지 전류를 흘려 감지 증폭기 SA에 의해 검출할 수 있다.
다음에, 본 실시 형태에 따른 자기 메모리의 아키텍처의 제4 구체예를, 도 17을 참조하여 설명한다.
도 17은 본 실시 형태에 따른 자기 메모리의 아키텍처의 제4 구체예를 나타내는 모식도이다. 즉, 도 17은 메모리 어레이의 단면 구조를 도시한다. 판독용 비트선 BLr이 리드 L을 통하여 TMR 소자 C에 접속되고, TMR 소자 C의 바로 아래에는 기입용 워드선 WL이 배선되어 있는 점이 서로 다르다. 이와 같이 하면, TMR 소자 C와 기입 워드선 WL을 도 16의 구조보다도 접근시킬 수 있다. 그 결과로서, 워드선 WL에서의 기입 자장을 TMR 소자에 대하여 보다 효과적으로 작용시킬 수 있다.
다음에, 차동 증폭형, 다치형 아키텍처에 대하여 설명한다.
도 18의 (a), 도 18의 (b) 및 도 19의 (a), 도 19의 (b)에, 본 실시 형태에 따른 자기 메모리의 차동 증폭형, 다치형 아키텍처를 각각 도시한다. 도 18의 (a) 및 도 18의 (b)는 본 실시 형태에 따른 자기 메모리의 차동 증폭형 아키텍처의 정면도 및 측면도를 각각 도시하고, 도 19의 (a) 및 도 19의 (b)는 본 실시 형태에 따른 자기 메모리의 다치형 아키텍쳐의 정면도 및 측면도를 각각 도시한다.
각각의 형태의 자기 메모리에 있어서, 비트선 BL과, 워드선 WL1, WL2 및 판독용 배선 RL1, RL2가 교차하도록 배선되고, 비트선 BL과 워드 WL1, WL2의 교차부에 TMR 소자 TMR1, TMR2가 형성되어 있다. 이와 같이 TMR 셀을 세로 방향에 적층함으로써 차동 증폭, 다치 메모리로 해도 셀 면적을 크게 하는 것을 피할 수 있다.
도 18의 (a), 도 18의 (b)에 있어서, 판독 시는 비트선 BL에서 전류를 흘려, 판독용 배선 RL1, RL2의 종단에 형성된 감지 증폭기에 의해 차동 증폭을 행한다. 또한, TMR 소자 TMR1, TMR2의 신호 출력을 바꾼 경우, 이 아키텍처는 다식화가 가능해진다. 또, 도 18의 (a), 도 18의 (b)에 있어서는, TMR 소자 TMR1, TMR2는 강자성 1중 접합이다.
도 19의 (a), 도 19의 (b)에 있어서, 후술한 바와 같이, 비트선 BL, 워드선 WL1, WL2과 TMR 소자 C1, C2과의 접속 관계에 대해서는, 각종 구체예를 채용 할 수 있다. 예를 들면, 기입용과 판독용 2개의 비트선을 형성하고 TMR 소자에 접속해도 된다. 또한, 워드선 WL은 TMR 소자 C1, C2에 대하여 접속하는 경우도 접속하지 않은 경우도 있다.
TMR 소자 C1, C2는 기억층을 갖는다. 이 기억층에 자화 고착층에 대하여, 상호 대략 반평행한 자화 방향 M1, M2를 갖고, 자기 저항 효과 소자의 자화 고착층의 자화의 방향에 대하여 반평행, 평행하게 스핀 정보를 기입하여, 비트선 BL에서 흘린 감지 전류를 상기 TMR 소자에 흘려서, 차동 증폭을 행하는 것으로 "1", "0"을 판단한다. 또, TMR 소자 C1은 강자성 1중 접합이고, TMR 소자 C2는 강자성 2중 터널 접합이다.
또한, 다치 기록으로 하는 경우에는 상기 기억층에 TMR 소자의 자화 고착층의 자화 방향에 대하여 반평행, 평행하게 스핀 정보를 재기입하고, 비트선 BL에서 흘린 감지 전류를 상기 TMR 소자에 흘려서, 차동 증폭을 행하는 것으로 다치 정보를 검출한다.
도 18의 (b)에 본 실시 형태에 따른 차동 증폭형 아키텍처를 이용한 경우의 기입 방법 및 TMR 셀의 스핀의 방향을 맞추어서 나타내고 있다. 차동 증폭형인 경우에는, 워드선 WL의 길이축 방향으로 TMR 소자의 용이축이 형성되어 있는 것이 바람직하다. 워드 WL의 길이축 방향으로 TMR 소자의 용이축이 형성되어 있으면, 비트선 BL의 전류 펄스가 상하의 TMR 소자에 인가하는 자장의 방향으로 대략 180도 다르기 때문에, 상하의 TMR 셀에 일변적으로 기입을 행할 수 있으며, 고속 기입이 가능해진다.
도 19의 (b)에 본 실시 형태에 따른 다치 기록형 아키텍처의 기입 방법 및 실제의 TMR 셀의 스핀의 방향을 맞추어서 나타내고 있다. 다치 기록형 아키텍처인 경우에는 상하의 TMR 소자에 임의로 기록 정보를 기록하는 것이 요구되기 때문에, 비트선 BL의 길이축 방향으로 TMR 소자의 용이축이 형성되어 있는 것이 바람직하다. 비트선 BL의 길이축 방향으로 TMR 소자의 용이축이 형성되어 있으면, 워드선 WL1, WL2에 의해 상하의 TMR 소자에 임의의 정보 기록이 가능해지고, 다치 기록이 가능해진다.
또, 도 14∼도 17에 도시한 아키텍처는 다층에 적층하여, 대용량화를 도모할 수 있는 것 외에, 상술한 차동형, 다치형 아키텍처, 또는 이들을 적층한 아키텍처 를 이용할 수 있다. 그 경우, 예를 들면 도 20의 (a), 도 20의 (b)에 도시한 바와 같이 비트선 BL을 공용하는 쪽이 바람직하다. 공용한 비트선 BL에는 비트선 BL의 측벽에 자성 피복 배선을 이용하는 것이 바람직하다.
이상 설명한 바와 같이, 제3 실시 형태의 자기 메모리에 따르면, MR비가 크고, 열안정성이 우수하며, 스위칭 자장이 작은 제1 또는 제2 실시 형태의 TMR 소자를 기억 소자로서 이용하고 있기 때문에, 고집적화 및 저소비 전력화가 가능해진다.
이상 설명한 바와 같이, 본 발명에 따르면, 사이즈를 감소해도, MR비가 크고, 열 안정성이 우수하여, 스위칭 자장이 작은 자기 저항 효과 소자 및 이 자기 저항 효과 소자를 이용한 자기 메모리를 얻을 수 있다.

Claims (12)

  1. 제1 강자성층, 제1 비자성층, 제2 강자성층이 순차적으로 적층되고 상기 제1 및 제2 강자성층이 자기적으로 결합된 구조와, 제1 강자성층, 제1 비자성층, 제2 강자성층, 제2 비자성층, 제3 강자성층이 순차적으로 적층되고 제1 및 제2 강자성층이 자기적으로 결합되고 제2 및 제3 강자성층이 자기적으로 결합된 구조 중 어느 한 쪽을 갖는 기억층과,
    제4 강자성층을 갖고, Ta, Pt, Ru, Ir, W의 군으로부터 선택된 적어도 1종을 재료로 하는 기초 금속층 상에 형성된 자성막과,
    상기 기억층과 상기 자성막과의 사이에 형성된 터널 배리어층
    을 포함하며,
    상기 기억층의 강자성층은 Ni-Fe-Co 삼원 합금으로 이루어지고, Ni-Fe-Co 삼원 상태도에 있어서, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선이 둘러싼 내측의 조성 영역 및 Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선, Co90(at%)Fe10(at%)-Fe70(at%)Ni30(at%)의 직선, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선이 둘러싼 내측의 조성 영역 중 어느 한쪽의 조성 영역으로부터 선택되는 조성을 갖고, 상기 기억층과 상기 터널 배리어층의 계면 및 상기 자성막과 상기 터널 배리어층의 계면에서의 최대 표면 거칠기가 0.4㎚ 이하인 것을 특징으로 하는 자기 저항 효과 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 자성막은, 상기 제4 강자성층과 제5 강자성층 사이에 제3 비자성층을 개재한 구조를 갖고, 상기 제3 비자성층을 개재하여 상기 제4 및 제5 강자성층끼리는 반강자성적으로 결합되어 있는 것을 특징으로 하는 자기 저항 효과 소자.
  5. 제1항에 있어서,
    상기 기억층의 상기 강자성층은 막 두께가 1㎚ 이상 3㎚ 이하인 것을 특징으로 하는 자기 저항 효과 소자.
  6. 제1항에 있어서,
    상기 자성막은 반강자성층에 접하여 형성되고 이 반강자성층과의 교환 결합력에 의해 자화가 고정된 강자성층을 갖는 자화 고착층을 포함하는 것을 특징으로 하는 자기 저항 효과 소자.
  7. 제6항에 있어서,
    상기 자화 고착층의 강자성층은 Co-Fe의 이원 합금을 포함하는 것을 특징으로 하는 자기 저항 효과 소자.
  8. 제6항에 있어서,
    상기 반강자성층은 PtxMn1-x(49.5at%≤x≤50.5at%), NiyMn1-y (49.5at%≤y≤50.5at%), IrzMn1-z(22at%≤z≤27at%) 중 어느 하나를 포함하는 것을 특징으로 하는 자기 저항 효과 소자.
  9. 제1 배선과,
    상기 제1 배선과 교차하는 제2 배선과,
    상기 제1 배선과 상기 제2 배선과의 교차 영역마다 형성된 메모리 셀
    을 포함하고,
    상기 메모리 셀은, 기억 소자로서,
    복수의 강자성층이 비자성층을 사이에 두고 적층된 기억층과,
    적어도 1층의 강자성층을 갖는 자성막과,
    상기 기억층과 상기 자성막과의 사이에 형성된 터널 배리어층
    을 포함하고,
    상기 기억층의 강자성층은 Ni-Fe-Co 삼원 합금으로 이루어지며, Ni-Fe-Co 삼원 상태도에 있어서, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)- Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Co65(at%) Ni35(at%)의 직선이 둘러싼 내측의 조성 영역 및 Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선, Co 90(at%)Fe10(at%)-Fe70(at%)Ni30(at%)의 직선, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선이 둘러싸는 내측의 조성 영역 중 어느 한쪽의 조성 영역으로부터 선택되는 조성을 갖고, 상기 기억층과 상기 터널 배리어층의 계면 및 상기 자성막과 상기 터널 배리어층의 계면에서의 최대 표면 거칠기가 0.4㎚ 이하인 자기 저항 효과 소자
    를 포함하는 것을 특징으로 하는 자기 메모리.
  10. 제9항에 있어서,
    상기 제1 및 제2 배선의 적어도 한쪽은, 적어도 측부에 연자성 재료로 이루어지는 피복층을 포함하는 것을 특징으로 하는 자기 메모리.
  11. 제1 배선과,
    상기 제1 배선 위에 형성된 제1 자기 저항 효과 소자와,
    상기 제1 배선 아래에 형성된 제2 자기 저항 효과 소자와,
    상기 제1 배선 위에 형성되며 상기 제1 배선과 교차하는 제2 배선과,
    상기 제1 배선 아래에 형성되며 상기 제1 배선과 교차하는 제3 배선
    을 포함하고,
    상기 제1 및 제2 자기 저항 효과 소자는,
    복수의 강자성층이 비자성층을 사이에 두고 적층된 기억층과,
    적어도 1층의 강자성층을 갖는 자성막과,
    상기 기억층과 상기 자성막과의 사이에 형성된 터널 배리어층
    을 포함하며,
    상기 기억층의 강자성층은 Ni-Fe-Co 삼원 합금으로 이루어지고, Ni-Fe-Co 삼원 상태도에 있어서, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Fe30(at%)Ni70(at%)의 직선, Fe80(at%)Ni20(at%)-Co65(at%) Ni35(at%)의 직선이 둘러싼 내측의 조성 영역 및 Fe80(at%)Ni20(at%)-Co65(at%)Ni35(at%)의 직선, Co 90(at%)Fe10(at%)-Fe70(at%)Ni30(at%)의 직선, Co90(at%)Fe10(at%)-Fe30(at%)Ni70(at%)의 직선이 둘러싸는 내측의 조성 영역 중의 어느 한쪽의 조성 영역으로부터 선택되는 조성을 갖고, 상기 기억층과 상기 터널 배리어층의 계면 및 상기 자성막과 상기 터널 배리어층의 계면에서의 최대 표면 거칠기가 0.4㎚ 이하인 자기 저항 효과 소자이고,
    상기 제2 및 제3 배선에 각각 전류를 흘리면서 상기 제1 배선에 전류를 흘림으로써 상기 제1 및 제2 자기 저항 효과 소자의 기억층의 자화를 각각 소정 방향으로 반전 가능하고,
    상기 제1 배선을 통하여 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 상기 제1 및 제2 자기 저항 효과 소자로부터의 출력 신호의 차분을 검출하는 것에 의해, 2치 정보 중 어느 하나로서 판독하는 것을 특징으로 하는 자기 메모리.
  12. 제11항에 있어서,
    상기 제2 및 제3 배선 중 적어도 한쪽은 적어도 측부에 연자성 재료로 이루어지는 피복층을 포함하는 것을 특징으로 하는 자기 메모리.
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