JP4040414B2 - 磁気メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、磁気メモリに関し、より詳細には、強磁性トンネル接合型などの磁気抵抗効果素子を有するメモリアレーを積層した構造を有し、接合抵抗やMR比などの特性のバラツキの影響が少ない大容量高速磁気メモリに関する。
【0002】
【従来の技術】
磁性体膜を用いた磁気抵抗効果素子は、磁気ヘッド、磁気センサーなどに用いられているとともに、固体磁気メモリ(磁気抵抗効果メモリ:MRAM(Magnetic Random Access Memory))に用いることが提案されている。
【0003】
近年、2つの磁性金属層の間に1層の誘電体を挿入したサンドイッチ構造膜において、膜面に対して垂直に電流を流し、トンネル電流を利用した磁気抵抗効果素子として、いわゆる「強磁性トンネル接合素子(Tunneling Magneto-Resistance effect:TMR素子)」が提案されている。強磁性トンネル接合素子においては、20%以上の磁気抵抗変化率が得られるようになったことから(J. Appl. Phys. 79, 4724 (1996))、MRAMへの民生化応用の可能性が高まってきた。
【0004】
この強磁性トンネル接合素子は、強磁性電極上に0.6nm〜2.0nm厚の薄いAl(アルミニウム)層を成膜した後、その表面を酸素グロー放電または酸素ガスに曝すことによって、Al2O3からなるトンネルバリア層を形成することにより、実現できる。
【0005】
また、この強磁性1重トンネル接合の片側一方の強磁性層に反強磁性層を付与し、片方を磁化固定層とした構造を有する強磁性1重トンネル接合が提案されている(特開平10−4227号公報)。
【0006】
また、誘電体中に分散した磁性粒子を介した強磁性トンネル接合や、強磁性2重トンネル接合(連続膜)も提案されている(Phys.Rev.B56(10), R5747 (1997)、応用磁気学会誌23,4-2, (1999)、Appl. Phys. Lett. 73(19), 2829 (1998)、Jpn. J. Appl. Phys.39,L1035(2001))。
【0007】
これらにおいても、20〜50%の磁気抵抗変化率が得られるようになったこと、及び、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられることから、MRAMへの応用の可能性がある。
【0008】
これら強磁性1重トンネル接合あるいは強磁性2重トンネル接合を用いた磁気記録素子は、不揮発性で、書き込み読み出し時間も10ナノ秒以下と速く、書き換え回数も1015回以上というポテンシャルを有する。特に、強磁性2重トンネル接合を用いた磁気記録素子は、上述したように、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられるため、大きな出力電圧が得られ、磁気記録素子として好ましい特性を示す。
【0009】
しかし、メモリのセルサイズに関しては、1Tr(トランジスタ)−1TMRアーキテクチャ(例えば、USP5、734、605号公報に開示されている)を用いた場合、半導体のDRAM(Dynamic Random Access Memory)以下にサイズを小さくできないという問題がある。
【0010】
この問題を解決するために、ビット(bit)線とワード(word)線との間にTMRセルとダイオードを直列接続したダイオード型アーキテクチャ(USP5、640、343号公報)や、ビット線とワード線の間にTMRセルを配置した単純マトリックス型アーキテクチャ(DE 19744095、WO 9914760)が提案されている。
【0011】
【発明が解決しようとする課題】
しかし、メモリ容量を大容量化するために、ビットサイズを微小化すると、磁気抵抗効果素子からの出力も小さくなるため、記録及び再生のS/Nが低下するという問題が生ずる。
【0012】
これに対して、2つの磁気抵抗効果素子を組み合わせ、これらに対して相補的にデータを記録し、それらの出力の差分を検出する、いわゆる「差動動作」を行うとし、出力信号を倍増でき、高いS/Nを確保できる。
しかし、このような差動動作を行う場合には、組み合わせて用いる一対の磁気抵抗効果素子に対する記録及び読み出しを同一の条件で行う必要がある。すなわち、いずれか一方の磁気抵抗効果素子に対する記録または読み出し条件がばらつく、出力信号もばらつくため、記録・読み出しエラーが生ずる。
【0013】
従って、磁気メモリの超大容量化を実現するためには、これらバラツキの影響が少ないアーキテクチャが必要とされる。
【0014】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、差動動作などを行う場合に、組み合わせて用いる一対の磁気抵抗効果素子に対する記録、読み出しの条件のばらつきの影響が少ないアーキテクチャを有する磁気メモリを提供することにある。
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の磁気メモリは、
第1の方向に延在する第1の配線と、
前記第1の配線の上に形成された第1の磁気抵抗効果素子と、
前記第1の配線の下に形成された第2の磁気抵抗効果素子と、
前記第1の配線の上側において、前記第1の方向と交差する方向に延在する第2の配線と、
前記第1の配線の下側において、前記第1の方向と交差する方向に延在する第3の配線と、
を備え、
前記第1及び第2の磁気抵抗効果素子は、前記第1の配線の上下に対称に同一の構造に設けられ、
前記第2及び第3の配線にそれぞれ電流を流しつつ前記第1の配線に電流を流して前記第1及び第2の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより前記第1及び第2の磁気抵抗効果素子の記録層に対して互いに反対方向の磁化を2値情報のいずれかとして相補的に記録し、
前記第1の配線を介して前記第1及び第2の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号の差分を検出することにより、2値情報のいずれかとして読み出すことを特徴とする。
【0015】
上記構成によれば、第1の配線の上下に一対の磁気抵抗効果素子を積層して差動動作させることにより、配線環境のばらつきなどを解消し、安定した差動動作が可能となるとともに、メモリセルの構造も簡素化でき、大容量の高集積化メモリを実現できる。
【0016】
また、本発明の第2の磁気メモリは、
第1の方向に延在する第1の配線と、
前記第1の配線の上に形成された第1の磁気抵抗効果素子と、
前記第1の配線の下に形成された第2の磁気抵抗効果素子と、
前記第1の配線の上側において、前記第1の方向と交差する方向に延在する第2の配線と、
前記第1の配線の下側において、前記第1の方向と交差する方向に延在する第3の配線と、
前記第1の磁気抵抗効果素子に接続された第4の配線と、
前記第2の磁気抵抗効果素子に接続された第5の配線と、
を備え、
前記第1及び第2の磁気抵抗効果素子は、前記第1の配線の上下に対称に同一の構造に設けられ、
前記第2の配線の一端と前記第3の配線の一端とが短絡されてひとつの電流経路が形成され、
前記ひとつの電流経路に電流を流しつつ前記第1の配線に電流を流して前記第1及び第2の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより前記第1及び第2の磁気抵抗効果素子の記録層に対して互いに反対方向の磁化を2値情報のいずれかとして相補的に記録し、
前記第1の配線を介して前記第1及び第2の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号を前記第4及び第5の配線を介して差動動作させて検出することを特徴とする。
【0017】
上記構成によれば、ひとつの電源から、第2及び第3の配線に対して書き込み電流を流すことが可能となり、メモリセルの占有率の高い磁気メモリを提供できる。
【0018】
なおここで、「交差する」とは、空間において2本の配線が平行でなく且つ交わることもなく配置された状態をいうものとする。
【0019】
ここで、前記第1及び第2の磁気抵抗効果素子のそれぞれは、前記第1の方向に対して垂直な方向に磁化が実質的に固着された強磁性体からなる磁化固着層を有し、
前記第1及び第2の磁気抵抗効果素子の前記記録層の前記磁化の方向も、前記第1の方向に対して垂直であるものとすれば、第1の配線の電流磁界により、記録層の磁化反転を確実且つ容易に実現できる。
【0020】
また、前記2値情報のいずれかの記録に際して、前記第1の配線に前記電流を流すことにより、前記第1及び第2の磁気抵抗効果素子の記録層の磁化を互いに反対の方向とすれば、差動動作が確実且つ容易となる。
【0021】
また、前記第1及び第2の磁気抵抗効果素子は、前記第1の配線の上下に対称に同一の構造を有するものとすれば、差動動作により出力信号を倍増して安定した記録、読み出しが可能となる。
【0026】
なお、本願明細書において「多値情報」とは、3値以上の情報をいい、例えば、「0」レベル、「1」レベル、「2」レベル及び「3」レベルの4値を有する情報のことをいうものとする。
【0029】
また、上記第1及び第2の磁気メモリにおいて、前記第1の磁気抵抗効果素子に接続され、その出力信号を検出するための第1の読み出し用配線と、
前記第2の磁気抵抗効果素子に接続され、その出力信号を検出するための第2の読み出し用配線と、
をさらに備え、
前記第1及び第2の読み出し用配線は、メモリブロック毎に上下関係が反転するように形成されたものとすれば、第1及び第2の配線の配線環境すなわち配線抵抗や寄生容量などを同一とし、第1及び第2の磁気抵抗効果素子に対する配線環境を同一にすることができる。
【0030】
ここで、「メモリブロック」とは、例えば256個のような所定数からなる隣接するメモリセルの集団であり、磁気メモリを複数のメモリブロックの組み合わせとして構成するものである。但し、ひとつの磁気メモリに含まれるメモリブロックのメモリセルの数は、全てのメモリブロックにおいて同一である必要はない。
【0031】
また、第1及び第2の磁気抵抗効果素子の前記記録層は、その磁化が所定の軸に沿った方向に容易となる一軸異方性を有するものとすれば、磁化方向を互いに反対向きの2方向に規定でき、記録及び再生を確実に行うことができる。
【0032】
また、前記第1及び第2の磁気抵抗効果素子は、前記第1の配線に対して上下対称な位置関係に設けられたものとすれば、これら磁気抵抗効果素子に対する配線環境を同一とし、さらに、メモリセルの集積度も高くすることができる。
【0033】
またさらに、前記第2及び第3の配線は、前記第1の方向に対して垂直な方向に延在するものとすれば、各配線からの電流磁界の方向をセルの磁気異方性の方向に対して平行あるいは垂直な配置関係とすることが容易である。
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【0034】
図1は、本発明の磁気メモリの単位セルの積層構造を単純化して表した模式断面図である。本発明においては、同図に表したように、一対の磁気抵抗効果素子C1、C2がビット線BLの上下に配置されている。
【0035】
すなわち、同図に表した具体例の場合、ビット線BLに対して、デジット線DL1及びDL2、読み出し用配線M1及びM2が交差するように配線され、ビット線BLとデジット線DL1、DL2の交差部に、一対の磁気抵抗効果素子C1、C2が設けられている。
【0036】
これら磁気抵抗効果素子C1、C2は、後に詳述するように、それぞれが強磁性体からなる記録層を有し、例えば、これら記録層に対して互いに反対方向の磁化が記録される。つまり、一対の磁気抵抗効果素子C1、C2は、相補的に作用する。そして、これら磁気抵抗効果素子C1、C2からの再生信号は、読み出し用配線M1、M2を介してアンプSAにより差動動作される。このようにして、磁気抵抗効果素子からの再生信号を倍増し、S/N(信号対ノイズ)比の高い記録、再生が可能となる。
【0037】
また後に詳述するように、これら上下の磁気抵抗効果素子C1、C2の信号出力を変えた場合、このアーキテクチャによれば、多値記録が可能となる。
【0038】
そして、本発明においては、このような差動動作のための一対の磁気抵抗効果素子C1、C2を、ビット線BLの上下に近接して積層することによって差動動作させた場合にも、配線環境の相違による影響を抑制し、同時にセル面積も小さくして高い集積度を実現できる。
【0039】
つまり、一対の磁気抵抗効果素子C1、C2をビット線BLの上下に近接して設けることにより、上下の磁気抵抗効果素子C1、C2に対して、同一のビット線BLを介してデータの読み出し(あるいは書き込み)を行うことができ、配線経路環境の相違による「ずれ」を抑えることができる。この効果は、特に、一対の磁気抵抗効果素子を用いて差動動作や多値記録を行う場合に顕著であり、上下の磁気抵抗効果素子の間で配線環境が異なることによる読み出し(あるいは書き込み)エラーを確実且つ容易に防ぐことができる。
【0040】
また、本発明によれば、ビット線BLの上下に一対の磁気抵抗効果素子C1、C2を近接させて設けることにより、素子の構造を簡単にし且つコンパクトに形成できる。従って、高い集積度が実現でき、製造も容易となる点でも有利である。
【0041】
後に詳述するように、ビット線BL、デジット線D(D1、D2)と磁気抵抗効果素子C(C1、C2)との接続関係については、各種の具体例を採用することができる。例えば、書き込み用と読み出し用の2本のビット線を設けて磁気抵抗効果素子に接続してもよい。また、デジット線は、磁気抵抗効果素子に対して接続する場合も接続しない場合もある。
【0042】
またここで、図1においては、一対の磁気抵抗効果素子C1、C2を、ビット線BLの上下において、ほぼ対称な位置に設けた場合を表したが、本発明はこれに限定されるものではない。つまり、本発明においては、上下の磁気抵抗効果素子C1、C2の間で配線環境が実質的に同じになるように形成すればよい。
【0043】
従って例えば、図2に例示したように、これら一対の磁気抵抗効果素子C1、C2を、ビット線BLの長手方向に沿って、ある程度「ずらして」設けてもよい。またさらに、これら磁気抵抗効果素子C1、C2を、ビット線BLの幅方向に沿って、互いにずらして設けてもよい。
【0044】
また、磁気抵抗効果素子C(C1、C2)は、例えば、「TMR(Tunneling Magneto-Resistance effect)」や「スピンバルブ」などの構造を有し、いずれの場合にも、強磁性体からなる磁気記録層を有する。この磁気記録層に対して、所定の方向の磁化を与えることにより、情報を記録することができる。
【0045】
一方、磁気抵抗効果素子Cは、この磁気記録層とは別に、例えば、磁化方向が所定の方向に固着された磁化固着層(ピン層)をそれぞれ有する。そして、磁気抵抗効果素子Cにおいては、このピン層と磁気記録層の磁化の方向の関係に応じて、出力信号が変化する。従って、上下の磁気抵抗効果素子C1、C2の出力が倍増するように磁気記録層あるいは磁化固着層の磁化の方向を定めることにより、差動動作で「1」、「0」の2値情報を高いS/N比で記録、再生できる。
【0046】
また一方、これら上下の磁気抵抗効果素子C1、C2の出力電流レベルが異なるようにすると、多値記録が可能となる。例えば、後に詳述するように、上下の磁気抵抗効果素子C1、C2の構造を変えることにより出力レベルを変えれば、差動動作した場合に、倍増するかまたはキャンセルアウトする、という2通り以外の出力レベルが得られる。
【0047】
磁気抵抗効果素子C(C1、C2)に対する情報の書き込みは、例えば、その上下に設けられたデジット線DL(DL1、DL2)とビット線BLとに電流パルスを流すことにより生ずる磁場により行うことができる。具体的には、ビット線BLとデジット線DL1、DL2のそれぞれに電流を流すと、これらの周囲に電流磁界がそれぞれ生ずる。これら電流磁界を合成した書き込み磁界により、磁気抵抗効果素子C1、C2の磁気記録層の磁化を反転させることができる。この書き込みに際しては、所定の方向に磁化を反転させるために、ビット線BLとデジット線DL1、DL2に対して、所定の方向の合成磁界が生ずるように最適な方向の電流パルスを適宜流せばよい。
【0048】
このようにすれば、ビット線とデジット線のいずれかのみに電流を流すことによって磁化反転を生じさせる場合と比較して、配線あたりの電流量を低減することができるとともに、書き込みに際してセルの選択も容易となる。その結果として、配線の疲労が少なく、信頼性の高い磁気メモリを提供することができる。
【0049】
図3は、差動動作アーキテクチャを用いた場合のデータの書きこみを説明するための概念図である。すなわち、同図(a)はビット線BLの長手方向に対する垂直断面図であり、同図(b)は長手方向に対する平行断面図である。
【0050】
同図に例示した磁気抵抗効果素子C1、C2は、記録層として作用する強磁性層52、トンネルバリア層54、磁化が所定の方向に固着された強磁性層(「ピン層」あるいは「磁化固着層」などと称されることもある)56、反強磁性層58をこの順に積層した強磁性トンネル接合素子(Tunneling Magneto-Resistance effect:TMR素子)である。ここで、反強磁性層58は、ピン層として作用する強磁性層56の磁化を固着させる作用を有する。
【0051】
なお、本発明において用いる磁気抵抗効果素子C1、C2は、TMR素子には限定されず、例えば、一対の強磁性層の間に非磁性層を挿入した「スピンバルブ構造」なども用いることができる。
【0052】
書き込みに際しては、デジット線DL1、DL2と、ビット線BLとにそれぞれ所定の書き込み電流Iを流すことにより、これらの合成磁場を磁気抵抗効果素子C1、C2の記録層52に印加して、磁化スピンを適宜反転させる。
【0053】
2値情報の記録、読み出しにおいて差動動作動作をさせる場合、上下の磁気抵抗効果素子C1、C2に対して相補的なデータを書き込む。そして、これらを組み合わせて2値情報のいずれかとして読み出す。
【0054】
図3においては、磁気抵抗効果素子C1、C2の各磁性層の磁化スピンの方法を矢印により表した。同図に表した具体例の場合、上下の磁気抵抗効果素子C1、C2の強磁性層(ピン層)56の磁化は同一の方向に固着されている。そして、上下の記録層52が互いに反対方向となるように、書き込みを行う。
【0055】
例えば、図3に表したように、磁気抵抗効果素子C1については、記録層52の磁化方向が固着層56の磁化と同一の方向(「パラレル」と称する)となるように書き込みを行い、磁気抵抗効果素子C2については、記録層52の磁化方向が固着層56の磁化と反対の方向(「アンチパラレル」と称する)となるように書き込みを行う。そして、これら磁気抵抗効果素子C1及びC2の出力電圧(あるいは抵抗または電流)の差分を検出する。このようにすると、差動動作により出力信号を倍増でき、高いS/N比が得られる。この動作については、後に、実施例を参照しつつ詳述する。
【0056】
また、差動動作動作をさせる場合には、デジット線DLの長軸方向に対して磁気抵抗効果素子C1、C2の磁化容易軸を平行に配置することが望ましい。つまり、これら磁化容易軸をビット線BLに対して垂直な方向とする。このようにすると、ビット線BLに電流パルスを流すことにより上下の磁気抵抗効果素子C1、C2に印加される磁場が、記録層の磁化容易軸に対して平行あるいは反平行に作用するため、上下の磁気抵抗効果素子C1、C2に対して同時に書きこみを行うことができ、高速書きこみが可能となる。
【0057】
また、上記アーキテクチャにおいては、上下のデジット線に電流を流すため、デジット線を流れる電流の合計が通常の倍になってしまい、消費電力の点で不利になる。また、電流を2倍流さなければいけないため、デジット線に電流を供給するドライバの面積が大きくなり、チップ面積に対する、メモリエリアの割合(Array efficiency )が小さくなってしまうという点でも不利である。
【0058】
この問題を解決するためには、図4及び図5に表したように、磁気抵抗効果素子C1、C2の上下にそれぞれ接続されているデジット線DL1、DL2の端部を短絡して共通化するとよい。
【0059】
すなわち、図4及び図5に表した構造の場合、ビット線BLの上下には、対称に配置された複数の磁気抵抗効果素子C1、C2が設けられ、これら上下の磁気抵抗効果素子C1、C2を差動増幅して、「1」、「0」を検出することができる。
【0060】
そして、このような縦型差動MRAMにおいて、ビット線BLに略直行して設けられた2本つのデジット線(書き込みワード線)DL1、DL2の端部を短絡して一本の配線とする。このようにすれば、デジット線DL1、DL2に対して一つの電源から書き込みパルスを送って書き込みを実施することができる。つまり、書き込みパルスは、上下のデジット線DL1とDL2を連続的に伝搬する。例えば、デジット線DL1の端に接続された電源(図示せず)から、書き込みパルスをデジット線DL1に流す。この書き込みパルスは、デジット線DL1を流れた後に、その他端に接続されたデジット線DL2を流れる。そして、この書き込みパルスにより、磁気抵抗効果素子C1、C2に対して、ほぼ同時に書き込みを行うことができる。
【0061】
これは、デジット線DL1、DL2を流れる電流(電子)の伝達速度が108cm/秒と非常に速いことに因っている。例えば、10ナノ秒という非常に短い書き込みパルスを印加した場合を例に挙げる。この場合でも、電流の伝達速度を考慮すると、この書き込みパルスによって均一な電流磁場が印加される空間サイズLは、L=108cm/秒 × 10ナノ秒=1cmとなる。
【0062】
メモリのチップ面積は、たかだか1cm2程度であり、そのうちでメモリエリアが占める割合すなわち Array efficiency は50%程度であるから、電流パルスを往復させても、10ナノ秒というごく短い時間の間、パルスを印加すれば、上下の磁気抵抗効果素子C1、C2に同時に書き込みを行うことが可能となる。
【0063】
つまり、図4及び図5に例示したように、磁気抵抗効果素子C1、C2の上下のデジット線DL1、DL2をメモリブロックの端で短絡し、折り返せばこれが可能となることが分かった。
【0064】
図6は、ビット線BLとデジット線DL1に挟まれた磁気抵抗効果素子C1の磁気記録層の磁化Mの反転方向を模式的に表す平面図である。すなわち、磁化Mの反転方向は、デジット線を流れる電流の向きに応じて逆転する。つまり、図4及び図5の構成の場合、磁化Mの反転方向は、上下の磁気抵抗効果素子C1、C2で、時計回りと反時計回りと異なる。しかし、アステロイドカーブはどちらの方向もほぼ対称であるので問題はない。
【0065】
以上、図4乃至図6を参照しつつ説明したように、磁気抵抗効果素子C1、C2の上下のデジット線DL1、DL2の端部を短絡させて共通化すると、差動増幅型アーキテクチャを用いても電流の増大がなく、消費電力の増大やドライバの増大にともなうMRAMメモリビットの容量減少を伴うことがなくなる。そして、高い Array efficiency を実現できる。
【0066】
一方、本発明によれば、上下の磁気抵抗効果素子C1、C2の出力を組み合わせることにより、多値記録も可能となる。
【0067】
図7は、本発明の多値記録メモリセルを表す模式図である。すなわち、同図(a)はビット線BLの長手方向に対する垂直断面図であり、同図(b)は長手方向に対する平行断面図である。
【0068】
多値記録のためには、上下の磁気抵抗効果素子C1、C2に対して、それぞれ独立に書き込みを行えるようにする。そして、これらの出力の差を演算する。
【0069】
例えば、磁気抵抗効果素子C1及びC2の出力を以下の如く仮定する。
【0070】
【0071】
磁気抵抗効果素子C1及びC2に対して独立に書き込みが可能な場合、C2の出力からC1の出力を差し引いた出力差の組み合わせとしては、以下の4通りのものがありうる。
【0072】
【0073】
従って、上下の磁気抵抗効果素子C1及びC2の出力A〜Dを適当な値に調節すれば、上記の4通りの出力差のそれぞれが有意差を有し、4値の情報を記録、再生することが可能となる。
【0074】
このように、上下の磁気抵抗効果素子C1、C2の出力が互いに異なるようにするため、図7の具体例の場合、磁気抵抗効果素子の構造を変えている。つまり、上側の磁気抵抗効果素子C1は、強磁性1重トンネル接合を有するのに対して、下側の磁気抵抗効果素子C2は、強磁性2重トンネル接合を有する。このように一対の磁気抵抗効果素子の構造を変えることにより、出力を異ならせ、安定した多値記録が可能となる。但し、上下の磁気抵抗効果素子の出力を異ならせる構成は図7に表したものには限定されず、その他にも、例えば、上下の磁気抵抗効果素子の積層構造を互いに異なるものとするか、あるいは、磁気抵抗効果素子を構成する少なくともいずれかの層の材料や層厚を互いに異なるものとしてもよい。
【0075】
また、多値記録のためには、上下の磁気抵抗効果素子C1、C2に対して、独立を記録することが求められるため、図7に表したように、記録層52の磁化容易軸をビット線BLの長軸方向に対して平行に形成することが望ましい。つまり、記録層52の磁化容易軸をデジット線DL1、DL2に対して垂直な方向に配列する。こうすれば、デジット線DL1、DL2にそれぞれ書き込み電流を独立に流すことにより、より上下の磁気抵抗効果素子C1、C2に対して独立に書き込みが可能となり、多値記録が可能となる。
【0076】
また、図7に表した多値記録のためのアーキテクチャにおいても、上下のデジット線DL1、DL2に電流を流すために、デジット線を流れる電流が通常のアーキテクチャよりも大きくなり、消費電力の点で不利である。また、電流を多く流さなければならないため、デジット線に電流を供給するドライバの面積が大きくなり、チップ面積に対する、メモリエリアの割合(Array efficiency)が小さくなってしまうという点で不利である。
【0077】
この問題を解決するためには、図8乃至図11に例示したように、多値情報が記録可能な縦型差動MRAMにおいて、ビット線BLに略直行して設けられた2つのデジット線DL1、DL2のそれぞれの端部の片方をスイッチング素子を介して短絡可能とすればよい。すなわち、スイッチング素子Tr1をオン(ON)した時にのみ、デジット線DL1とDL2とは短絡される。
【0078】
これも理由は、図4乃至図6に関して前述したものと同様であり、デジット線を流れる電流(電子)の伝達速度が108cm/秒と非常に速いことに因っている。すなわち、前述したように、例えば、10ナノ秒という非常に短いパルスを印加した場合でも、このパルスにより約1cmのサイズの空間で均一な電流磁場が形成される。このサイズは、通常のメモリチップのメモリエリアを十分にカバーする範囲である。従って、10ナノ秒という極めて短い書き込みパルスを用いた場合でも、上下のデジット線DL1、DL2を短絡して電流パルスを往復させて、上下の磁気抵抗効果素子C1、C2に同時に書き込みを行うことが可能となる。
【0079】
ただし、多値記録の場合には、書き込みビットに応じて、スイッチング素子Tr1を適宜オン、オフする必要がある。つまり、書き込みビット情報に応じて、上下のデジット線DL1、DL2を短絡したり、遮断したりする必要がある。
【0080】
例えば、上下の磁気抵抗効果素子C1、C2にそれぞれ「0」を書き込む場合には、図8(a)に表したように、スイッチング素子Tr1をオンにして上下のデジット線DL1、DL2を短絡する。そして、例えば、デジット線DL1の端部に接続された電源から書き込みパルスを印加し、これをデジット線DL2まで流す。この書き込みのタイミングは、同図(c)に例示した如くである。すなわち、ビット線BLに書き込みパルスを印加するのとほぼ同じタイミングでスイッチング素子Tr1をオンして、デジット線DL1、DL2にも書き込みパルスを流せばよい。
【0081】
また、上下の磁気抵抗効果素子C1、C2にそれぞれ「1」を書き込む場合もほぼ同様であり、図9(a)に表したように、スイッチング素子Tr1をオンにして上下のデジット線DL1、DL2を短絡する。そして、例えば、デジット線DL2の端部に接続された電源から書き込みパルスを印加し、これをデジット線DL1まで流す。この書き込みのタイミングも、同図(c)に例示した如くである。すなわち、ビット線BLに書き込みパルスを印加するのとほぼ同じタイミングでスイッチング素子Tr1をオンして、デジット線DL1、DL2にも書き込みパルスを流せばよい。
【0082】
これに対して、上下の磁気抵抗効果素子C1、C2のいずれか一方に「0」、いずれか他方に「1」書き込む場合には、上下のデジット線DL1、DL2を短絡できない。
【0083】
例えば、図10(a)に表したように、上側の強磁性1重トンネル接合を有する磁気抵抗効果素子C1に「0」を書き込み、下側の強磁性2重トンネル接合を有する磁気抵抗効果素子C2に「1」を書き込む場合には、スイッチング素子Tr1をオフにして上下のデジット線DL1、DL2を遮断する。そして、デジット線DL1とDL2の端部にそれぞれ接続された電源から、それぞれ同方向に書き込みパルスを流す。
【0084】
この書き込みのタイミングは、同図(c)に例示した如くである。すなわち、ビット線BLに書き込みパルスを印加するのとほぼ同じタイミングでスイッチング素子Tr1をオフにする。そして、デジット線DL1とDL2にそれぞれ書き込みパルスを流せばよい。ただしこの時、ひとつの電源(図示せず)から上下のデジット線DL1、DL2にそれぞれ電流パルスを供給するためには、同図(c)に例示した如く、書き込みタイミングをずらす必要がある。つまり、デジット線DL1、DL2のいずれか一方にまず電源を接続して書き込み電流パルスを流した後に、もう一方のデジット線に電源を切り替えて、書き込みパルスを流す。
【0085】
また、上下の磁気抵抗効果素子C1、C2にデータを書き込む際に、これから書き込むデータが、すでに格納されているデータと同一である場合には、必ずしも新たに書き込む必要はない。すなわち、磁気抵抗効果素子C1あるいはC2に格納されているデータを予め読み出すなどして調べた上で、書き込むデータが同一であれば、書き込みを省略することも可能である。
【0086】
スイッチング素子Tr1は、少なくとも、これら上下のデジット線DL1、DL2にそれぞれ電流パルスが供給される間、オフ状態とされる。
【0087】
また、上側の強磁性1重トンネル接合を有す磁気抵抗効果素子C1に「1」を書き込み、下側の強磁性2重トンネル接合を有す磁気抵抗効果素子C2に「0」を書き込む場合には、図11に表したように、やはりスイッチング素子Tr1をオフにする。そして、それぞれのデジット線DL1、DL2に電源を切り替えて、同方向の電流パルスを流せばよい。
【0088】
以上、図8乃至図11に例示したように、上下のデジット線DL1、DL2を適宜短絡、遮断可能とし、また、電源もこれらそれぞれについて適宜接続可能とすれば、差動増幅型アーキテクチャを用いても電流の増大がなく、消費電力の増大、ドライバの増大にともなうMRAMメモリビットの容量減少を伴うことがなくなる。
【0089】
次に、本発明の磁気メモリに用いることができる磁気抵抗効果素子の積層構成の具体例について説明する。
【0090】
図12及び図13は、強磁性一重トンネル接合を有する磁気抵抗効果素子の断面構造を表す模式図である。
【0091】
すなわち、図12の磁気抵抗効果素子の場合、下地層BFの上に、反強磁性層AF、強磁性層FM1、トンネルバリア層TB、強磁性層FM2、保護層PBがこの順に積層されている。反強磁性層AFに隣接して積層された強磁性層FM1が磁化固着層(ピン層)として作用し、トンネルバリア層TBの上に積層された強磁性層FM2が記録層(フリー層)として作用する。゜
図13の磁気抵抗効果素子の場合、トンネルバリア層TBの上下において、強磁性層FMと非磁性層NMと強磁性層FMとが積層された積層膜SLがそれぞれ設けられている。この場合も、反強磁性層AFとトンネルバリア層TBの間に設けられた積層膜SLが磁化固着層として作用し、トンネルバリア層TBの上に設けられた積層膜SLが記録層として作用する。
【0092】
図14乃至図16は、強磁性2重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。これらの図面については、図12及び図13に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【0093】
図14乃至図16に例示した構造の場合、いずれも2層のトンネルバリア層TBが設けられ、その上下に強磁性層FMあるいは、強磁性層FMと非磁性層NMとの積層膜SLが設けられている。ここに例示した2重トンネル接合素子の場合には、上下の反強磁性層AFに隣接して積層された強磁性層FMあるいは積層膜が磁化固着層として作用し、2層のトンネルバリア層TBの間に設けられた強磁性層FMあるいは積層膜SLが記録層として作用する。
【0094】
このような2重トンネル接合を採用すると、記録層の磁化方向に対する電流変化を大きくすることができる点で有利である。
【0095】
なお、本発明の磁気メモリにおいて用いる磁気抵抗効果素子は、図12乃至図16に例示したものには限定されず、これら以外にも例えば、第1の強磁性層と非磁性層と第2の強磁性層とを積層させたいわゆる「スピンバルブ構造」の磁気抵抗効果素子などを用いることもできる。
【0096】
磁気抵抗効果素子としていずれの構造を採用した場合も、一方の強磁性層を、磁化方向が実質的に固定された「磁化固着層(「ピン層」などと称される場合もある)」として作用させ、他方の強磁性層を、外部からの磁界を印加することにより磁化方向を可変とした「磁気記録層(磁気記録層)」として作用させることができる。
【0097】
また、後に詳述するように、読み出し方式によっては、反強磁性層に隣接して設けられた強磁性層を、記録層として用いることもできる。
【0098】
これらの磁気抵抗効果素子において、磁化固着層として用いることができる強磁性体としては、例えば、Fe(鉄)、Co(コバルト)、Ni(ニッケル)またはこれらの合金や、スピン分極率の大きいマグネタイト、CrO2、RXMnO3−y(ここでRは希土類、XはCa(カルシウム)、Ba(バリウム)、Sr(ストロンチウム)のいずれかを表す)などの酸化物、あるいは、NiMnSb(ニッケル・マンガン・アンチモン)、PtMnSb(白金マンガン・アンチモン)などのホイスラー合金を用いることができる。
【0099】
これらの材料からなる磁化固着層は、一方向異方性を有することが望ましい。またその厚さは0.1nm以上100nm以下であることが望ましい。さらに、この強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、0.4nm以上であることがより望ましい。
【0100】
また、磁化固着層として用いる強磁性層には、反強磁性膜を付加して磁化を固着することが望ましい。そのような反強磁性膜としては、Fe(鉄)−Mn(マンガン)、Pt(白金)−Mn(マンガン)、Pt(白金)−Cr(クロム)−Mn(マンガン)、Ni(ニッケル)−Mn(マンガン)、Ir(イリジウム)−Mn(マンガン)、NiO(酸化ニッケル)、Fe2O3(酸化鉄)、または上述した磁性半導体などを挙げることができる。
【0101】
また、これら磁性体には、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Mg(マグネシウム)、Si(シリコン)、Bi(ビスマス)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)H(水素)などの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【0102】
一方、磁化固着層として、強磁性層と非磁性層との積層膜を用いても良い。例えば、図13などに例示したような強磁性層/非磁性層/強磁性層という3層構造を用いることができる。この場合、非磁性層を介して両側の強磁性層に反強磁性的な層間の相互作用が働いていることが望ましい。
【0103】
より具体的には、磁性層を一方向に固着する方法として、Co(Co−Fe)/Ru(ルテニウム)/Co(Co−Fe)、 Co(Co−Fe)/Ir(イリジウム)/Co(Co−Fe)、 Co(Co−Fe)/Os(オスニウム)/Co(Co−Fe)、磁性半導体強磁性層/磁性半導体非磁性層/磁性半導体強磁性層などの3層構造の積層膜を磁化固着層とし、さらに、これに隣接して反強磁性膜を設けることが望ましい。
【0104】
この場合の反強磁性膜としても、前述したものと同様に、Fe−Mn、Pt−Mn、Pt−Cr−Mn、Ni−Mn、Ir−Mn、NiO、Fe2O3、磁性半導体などを用いることができる。この構造を用いると、磁化固着層の磁化がしっかりと磁化が固着される他、磁化固着層からの漏洩磁界(stray field)を減少(あるいは調節)でき、磁化固着層を形成する2層の強磁性層の膜厚を変えることにより、磁気記録層(磁気記録層)の磁化シフトを調整することができる。
【0105】
一方、磁気記録層(フリー層)の材料としても、磁化固着層と同様に、例えば、例えば、Fe(鉄)、Co(コバルト)、Ni(ニッケル)またはこれらの合金や、スピン分極率の大きいマグネタイト、CrO2、RXMnO3−y(ここでRは希土類、XはCa(カルシウム)、Ba(バリウム)、Sr(ストロンチウム)のいずれかを表す)などの酸化物、あるいは、NiMnSb(ニッケル・マンガン・アンチモン)、PtMnSb(白金マンガン・アンチモン)などのホイスラー合金などを用いることができる。
【0106】
これらの材料かなる磁気記録層としての強磁性層は、膜面に対して略平行な方向の一軸異方性を有することが望ましい。またその厚さは0.1nm以上、100nm以下であることが望ましい。さらに、この強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、0.4nm以上であることがより望ましい。
【0107】
また、磁気記録層として、軟磁性層/強磁性層という2層構造、または、強磁性層/軟磁性層/強磁性層という3層構造を用いても良い。磁気記録層として、強磁性層/非磁性層/強磁性層という3層構造または、強磁性層/非磁性層/強磁性層/非磁性層/強磁性層という5層構造を用いて、強磁性層の層間の相互作用の強さを制御することにより、メモリセルである磁気記録層のセル幅がサブミクロン以下になっても、電流磁界の消費電力を増大させずに済むというより好ましい効果が得られる。5層構造の場合、中間強磁性層は軟磁性層、または、非磁性元素で分断された強磁性層を用いるとより好ましい。
【0108】
磁化記録層においても、これら磁性体に、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Mg(マグネシウム)、Si(シリコン)、Bi(ビスマス)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)、H(水素)などの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【0109】
一方、磁気抵抗効果素子としてTMR素子を用いる場合に、磁化固着層と磁化記録層との間に設けられるトンネルバリア層TBの材料としては、Al2O3(酸化アルミニウム)、SiO2(酸化シリコン)、MgO(酸化マグネシウム)、AlN(窒化アルミニウム)、Bi2O3(酸化ビスマス)、MgF2(フッ化マグネシウム)、CaF2(フッ化カルシウム)、SrTiO2(酸化チタン・ストロンチウム)、AlLaO3(酸化ランタン・アルミニウム)、Al−N−O(酸化窒化アルニウム)、非磁性半導体(ZnO、InMn、GaN、GaAs、TiO2、Zn、Te、またはそれらに遷移金属がドープされたもの)などを用いることができる。
【0110】
これらの化合物は、化学量論的にみて完全に正確な組成である必要はなく、酸素、窒素、フッ素などの欠損、あるいは過不足が存在していてもよい。また、この絶縁層(誘電体層)の厚さは、トンネル電流が流れる程度に薄い方が望ましく、実際上は、10nm以下であることが望ましい。
【0111】
このような磁気抵抗効果素子は、各種スパッタ法、蒸着法、分子線エピタキシャル法、CVD法などの通常の薄膜形成手段を用いて、所定の基板上に形成することができる。この場合の基板としては、例えば、Si(シリコン)、SiO2(酸化シリコン)、Al2O3(酸化アルミニウム)、スピネル、AlN(窒化アルニウム)、GaAs、GaNなど各種の基板を用いることができる。
【0112】
また、基板の上に、下地層や保護層などとして、Ta(タンタル)、Ti(チタン)、Pt(白金)、Pd(パラジウム)、Au(金)、Ti(チタン)/Pt(白金)、Ta(タンタル)/Pt(白金)、Ti(チタン)/Pd(パラジウム)、Ta(タンタル)/Pd(パラジウム)、Cu(銅)、Al(アルミニウム)‐Cu(銅)、Ru(ルテニウム)、Ir(イリジウム)、Os(オスミウム)、GaAs、GaN、ZnO、TiO2などの半導体下地などからなる層を設けてもよい。
【0113】
以上、本発明の磁気メモリにおいて用いる磁気抵抗効果素子の積層構造について説明した。
【0114】
また、本発明における磁気抵抗効果素子C1、C2の磁気記録層に書き込まれる磁化の方向は、必ずしも直線状である必要はなく、磁気記録層の平面形状に応じて、「エッジドメイン」などを有し屈曲したものとしてもよい。
【0115】
図17は、磁気抵抗効果素子の磁気記録層の平面形状と、それに対応する磁化の方向を例示した模式図である。すなわち、磁気抵抗効果素子の磁気記録層は、例えば、同図(a)に表したように、長方形の一方の対角両端に突出部を付加した形状や、同図(b)に表したような平行四辺形、同図(c)に表したような菱形、同図(d)に表したような楕円形、(e)エッジ傾斜型などの各種の形状とすることができる。そして、同図(a)及び(b)に例示したような非対称形状の場合、「エッジドメイン」の形成によって、磁化方向は屈曲したものとなる。本発明においては、このような磁気記録層を用いてもよい。これらの非対称な形状は、フォトリソグラフィにおいて用いるレチクルのパターン形状を非対称形状にすることにより容易に作製できる。
また、磁気記録層を図17(a)〜(c)、(e)に表した形状にパターニングする場合、実際には角部が丸まる場合が多いが、そのように角部が丸まってもよい。 またここで、磁気記録層には、磁化方向が一軸に沿った方向に実質的に規定される一軸異方性が付与されていることが望ましい。このためには、磁気記録層の幅Wと長さLとの比L/Dは、1.2よりも大きいことが望ましく、このようにすれば、長さLの方向に沿った一軸異方性が形成されやすい。
【0116】
以上、本発明の磁気メモリの基本構成及びそこで用いる磁気抵抗効果素子について説明した。
【0117】
次に、本発明の磁気メモリのセル構造について具体例を挙げて説明する。
【0118】
図18は、CMOSを用いた場合の本特許のアーキテクチャ構造を表す模式図である。
スイッチング素子としてCMOS(Complementary Metal-Oxide-Semiconductor)を用いた場合、読み出しに際しては、下部選択トランジスタCMOSをオンにし、ビット線BLを介してそれぞれの磁気抵抗効果素子C1、C2にセンス電流を流し、読み出し用配線M1、M2から取り出してアンプSAにより差動動作を行う。
【0119】
また、磁気抵抗効果素子C1、C2への書きこみは、直交するビット線BLとデジット線DL1、DL2にそれぞれ書き込み電流を流すことにより行う。そして、図3及び図4に関して前述したように、磁気抵抗効果素子C1、C2の記録層52の磁化容易軸の方向を変えることによって、差動動作型あるいは多値メモリ型のメモリを形成できる。
【0120】
また、更なる超大容量化メモリを実現するためには、メモリアレーを積層化できるアーキテクチャを用いて、多層化することが望ましい。
【0121】
図19は、本発明において用いることができるアーキテクチャの第2の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。このアーキテクチャにおいては、読み出し/書き込み用ビット線BLに磁気抵抗効果素子Cが並列に接続されている。それぞれの磁気抵抗効果素子Cの他端には、ダイオードDを介して読み出し/書き込み用ワード線Wが接続されている。
【0122】
読み出し時には、目的の磁気抵抗効果素子Cに接続されているビット線BLとデジット線DLとをそれぞれ選択トランジスタSTB、STwにより選択してセンスアンプSAにより電流を検出する。
【0123】
また、書き込み時には、やはり目的の磁気抵抗効果素子Cに接続されているビット線BLとデジット線DLとを選択トランジスタSTB、STwにより選択して、書き込み電流を流す。この際に、ビット線BLとデジット線DLにそれぞれ発生する磁界を合成した書き込み磁界が磁気抵抗効果素子Cの磁気記録層の磁化を所定の方向に向けることにより、書き込みができる。
【0124】
ダイオードDは、これら読み出し時あるいは書き込み時に、マトリクス状に配線されている他の磁気抵抗効果素子Cを介して流れる迂回電流を遮断する役割を有する。
【0125】
図20は、図19のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【0126】
また、図21は、図19のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【0127】
なお、図20及び図21においては、簡単のために、ビット線BL、磁気抵抗効果素子C、ダイオードD、デジット線DLのみを表し、それら以外の要素は省略した。図21は、一対の磁気抵抗効果素子C1、C2の出力電圧を変えるため、磁気抵抗効果素子C1は強磁性1重トンネル接合とし、もう片方の磁気抵抗効果素子C2は強磁性2重トンネル接合を用いた場合を例示ている。これらメモリセルの動作原理は、図1乃至図19に関して前述したものと同様とすることができる。
【0128】
ここで、配線(デジット線DL、ビット線BL)の材料としては、例えばCu(銅)を用い、後に記述するように磁性体からなる被覆層を付与することが好ましい。被覆層の材料としては、FeOx(酸化鉄)、CoZnNb(コバルト亜鉛ニオブ)などの磁性アモルファス材料、CoFeNi(コバルトニッケル)、NiFe(ニッケル鉄)、パーマロイなどの磁性合金を用いることができる。
【0129】
また、図21(a)及び(b)においては、多値記録の容易のために、上側の磁気抵抗効果素子C1を1重トンネル接合、下側の磁気抵抗効果素子C2を2重トンネル接合として、これらの出力が互いに異なるようにした場合を例示した。しかし、この代わりに、磁気抵抗効果素子C2として、図21(c)に例示したような1重トンネル接合のものを用いてもよい。この場合、上側の磁気抵抗効果素子C1と比較して、例えば、いずれかの層の材料あるいは層厚を変えることにより、磁気抵抗効果素子C1とは異なる出力を得ることができる。このようにしても、多値記録を容易にすることができる。
【0130】
次に、本発明の磁気メモリに採用できるアーキテクチャの第3の具体例について説明する。
【0131】
図22は、メモリアレーを積層化できるアーキテクチャの第3の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。
【0132】
このアーキテクチャにおいては、読み出し/書き込み用ビット線BLwと読み出し用ビット線BLrとの間に複数の磁気抵抗効果素子Cが並列に接続された「ハシゴ型」の構成とされている。さらに、それぞれの磁気抵抗効果素子Cに近接して、書き込みワード線Wがビット線と交差する方向に配線されている。
【0133】
磁気抵抗効果素子への書き込みは、読み出し/書き込み用ビット線BLwに書き込み電流を流すことにより発生する磁界と、書き込みデジット線DLに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子の磁気記録層に作用させることにより、行うことができる。
【0134】
一方、読み出しの際には、ビット線BLw及びBLrの間で電圧を印加する。すると、これらの間で並列に接続されている全ての磁気抵抗効果素子に電流が流れる。この電流の合計をセンスアンプSAにより検出しながら、目的の磁気抵抗効果素子に近接したワード線Wに書き込み電流を印加して、目的の磁気抵抗効果素子の磁気記録層の磁化を所定の方向に書き換える。この時の電流変化を検出することにより、目的の磁気抵抗効果素子の読み出しを行うことができる。
【0135】
すなわち、書き換え前の磁気記録層の磁化方向が書き換え後の磁化方向と同一であれば、センスアンプSAにより検出される電流は変化しない。しかし、書き換え前後で磁気記録層の磁化方向が反転する場合には、センスアンプSAにより検出される電流が磁気抵抗効果により変化する。このようにして書き換え前の磁気記録層の磁化方向すなわち、格納データを読み出すことができる。
【0136】
但し、この方法は、読み出しの際に格納データを変化させる、いわゆる「破壊読み出し」に対応する。
【0137】
これに対して、磁気抵抗効果素子の構成を、磁化自由層/絶縁層(非磁性層)/磁気記録層、という構造とした場合には、いわゆる「非破壊読み出し」が可能である。すなわち、この構造の磁気抵抗効果素子を用いる場合には、磁気記録層に磁化方向を記録し、読み出しの際には、磁化自由層の磁化方向を適宜変化させてセンス電流を比較することにより、磁気記録層の磁化方向を読み出すことができる。但しこの場合には、磁気記録層の磁化反転磁界よりも磁化自由層の磁化反転磁界のほうが小さくなるように設計する必要がある。
【0138】
図23(a)は、図22のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。また、同図(b)は、その磁気抵抗効果素子C1、C2の積層構造を例示する模式図である。差動動作型の場合には、上下の磁気抵抗効果素子C1、C2の構造をこのように揃えて、同一の出力が得られるようにすることができる。
【0139】
また、図24(a)は、図22のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。なお、図23及び図24においても、簡単のために、ビット線BL、磁気抵抗効果素子C、デジット線DLのみを表し、それら以外の要素は省略した。これらメモリセルの動作原理は、図1乃至図19に関して前述したものと同様とすることができる。
【0140】
図24(a)に例示したメモリセルにおいても、一対の磁気抵抗効果素子C1、C2の出力電圧を変えるため、同図(b)に表したように、磁気抵抗効果素子C1は強磁性1重トンネル接合とし、もう片方の磁気抵抗効果素子C2は強磁性2重トンネル接合を用いることができる。または、同図(c)に表したように、下側の磁気抵抗効果素子C2も1重トンネル接合としつつ、その少なくともいずれかの層の材料あるいは層厚を上側の素子C1とは変えることより、C1とは異なる出力を得るようにしてもよい。
【0141】
ここでも、配線(デジット線DL、ビット線BL)の材料としては、例えばCu(銅)を用い、後に記述するように磁性体からなる被覆層を付与することが好ましい。被覆層の材料としては、FeOx(酸化鉄)、CoZnNb(コバルト亜鉛ニオブ)などの磁性アモルファス材料、CoFeNi(コバルトニッケル)、NiFe(ニッケル鉄)、パーマロイなどの磁性合金を用いることができる。
【0142】
次に、本発明の磁気メモリに採用できるアーキテクチャの第4の具体例について説明する。
【0143】
図25は、メモリアレーを積層化できるアーキテクチャの第4の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。
【0144】
このアーキテクチャにおいては、読み出し/書き込み用ビット線BLwに複数の磁気抵抗効果素子Cが並列に接続され、これら磁気抵抗効果素子の他端には、それぞれ読み出し用ビット線BLrがマトリクス状に接続されている。
【0145】
さらに、これら読み出し用ビット線BLrに近接して、書き込み用デジット線DLが配線されている。
【0146】
磁気抵抗効果素子への書き込みは、読み出し/書き込み用ビット線BLwに書き込み電流を流すことにより発生する磁界と、書き込みデジット線DLに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子の磁気記録層に作用させることにより、行うことができる。
【0147】
一方、読み出しの際には、選択トランジスタSTによりビット線BLwとBLrとを選択することにより、目的の磁気抵抗効果素子にセンス電流を流してセンスアンプSAにより検出することができる。
【0148】
図26は、図25のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【0149】
また、図27は、図25のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。なお、図26及び図27においても、簡単のために、ビット線BL、磁気抵抗効果素子C、デジット線DLのみを表し、それら以外の要素は省略した。これらメモリセルの動作原理は、図1乃至図19に関して前述したものと同様とすることができる。
【0150】
また、図27に例示したメモリセルにおいても、一対の磁気抵抗効果素子C1、C2の出力電圧を変えるため、磁気抵抗効果素子C1は強磁性1重トンネル接合とし、もう片方の磁気抵抗効果素子C2は強磁性2重トンネル接合を用いている。
【0151】
図27(a)に例示したメモリセルにおいても、一対の磁気抵抗効果素子C1、C2の出力電圧を変えるため、同図(b)に表したように、磁気抵抗効果素子C1は強磁性1重トンネル接合とし、もう片方の磁気抵抗効果素子C2は強磁性2重トンネル接合を用いることができる。または、同図(c)に表したように、下側の磁気抵抗効果素子C2も1重トンネル接合としつつ、その少なくともいずれかの層の材料あるいは層厚を上側の素子C1とは変えることより、C1とは異なる出力を得るようにしてもよい。
【0152】
また、配線(デジット線DL、ビット線BL)の材料や、その周囲に設ける2被覆層についても、図19乃至図24に関して前述したものと同様である。
【0153】
次に、本発明の磁気メモリに採用できるアーキテクチャの第5の具体例について説明する。
【0154】
図28は、本特許を適用できるアーキテクチャの第5の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。読み出し用ビット線BLrがリードLを介して磁気抵抗効果素子に接続され、磁気抵抗効果素子の直下には書き込み用デジット線が配線されている点が異なる。このようにすると、磁気抵抗効果素子とデジット線とを図25の構造よりも接近させることができる。その結果として、デジット線からの書き込み磁界を磁気抵抗効果素子に対してより効果的に作用させることができる。
【0155】
図29乃至図31は、図28のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【0156】
また、図32は、図28のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。なお、図29及び図32においても、簡単のために、ビット線BL、磁気抵抗効果素子C、デジット線DLのみを表し、それら以外の要素は省略した。
【0157】
また、図32に例示したメモリセルにおいても、一対の磁気抵抗効果素子C1、C2の出力電圧を変えるため、磁気抵抗効果素子C1は強磁性1重トンネル接合とし、もう片方の磁気抵抗効果素子C2は強磁性2重トンネル接合を用いている。これらメモリセルの動作原理は、図1乃至図19に関して前述したものと同様とすることができる。
【0158】
ここで、図29に表したメモリセルは、磁気抵抗効果素子C1、C2として強磁性1重トンネル接合素子を用いたものである。
【0159】
また、図30に表したメモリセルは、磁気抵抗効果素子C1、C2として強磁性2重トンネル接合素子を用いたものである。
【0160】
一方、図31に表したメモリセルは、磁気抵抗効果素子C1、C2として、強磁性1重トンネル接合を有し、且つ記録層を強磁性層FMと非磁性層NMと強磁性層FMの3層構造としたものである。
【0161】
また、図32(a)及び(b)においては、多値記録の容易のために、上側の磁気抵抗効果素子C1を1重トンネル接合、下側の磁気抵抗効果素子C2を2重トンネル接合として、これらの出力が互いに異なるようにした場合を例示した。しかし、この代わりに、磁気抵抗効果素子C2として、図32(c)に例示したような1重トンネル接合のものを用いてもよい。この場合、上側の磁気抵抗効果素子C1と比較して、例えば、いずれかの層の材料あるいは層厚を変えることにより、磁気抵抗効果素子C1とは異なる出力を得ることができる。このようにしても、多値記録を容易にすることができる。
【0162】
次に、本発明のメモリセルの配線に設けることができる被覆層SMについて説明する。
【0163】
図33乃至図35は、被覆層SMを設けたメモリセルを例示する模式図である。すなわち、同図(a)はそのビット線BLの長手方向に対する垂直断面図、同図(b)は長手方向に対する平行断面図である。
【0164】
図33は、図1に表したメモリセルにおいて被覆層SMを設けた場合を例示し、配線(デジット線DL、ビット線BL)の外周部に、磁性体からなる被覆層SMが付与されている。すなわち、銅(Cu)などからなる配線(デジット線DL、ビット線BL)の外周のうちで、書き込み磁界を放出する必要がない部分を磁性体からなる被覆層SMにより覆っている。このようにすると、デジット線DLやビット線BLから放出される書き込み磁界による書き込みクロストーク、すなわち横方向や積層方向に隣接する他の磁気抵抗効果素子に対する不必要な書き込みを防ぐことができる。
【0165】
従って、被覆層SMは磁界の漏洩を防ぐ作用を有し、その材料としては、FeOx(酸化鉄)、CoZnNb(コバルト亜鉛ニオブ)などの磁性アモルファス材料、CoFeNi(コバルトニッケル)、NiFe(ニッケル鉄)、パーマロイなどの磁性合金を用いることができる。
【0166】
また、この被覆層SMは、図34に例示した如く、磁気抵抗効果素子C1、C2の側面にまで延出させて設けても良い。このようにすると、書き込み用デジット線DL1、DL2からの書き込み磁界の放散を効果的に防ぎ、磁気抵抗効果素子C1、C2の記録層に効率的に集中させることも可能となる。この時、磁性金属からなる被覆層SMは、いわゆる「磁気ヨーク」としての作用も有する。従って、被覆層SMを、磁気抵抗効果素子C1、C2の記録層の近傍まで延出させると、これら被覆層SMを介して、書き込み電流磁界を記録層に集中させて、書き込み効率をさらに改善することもできる。
【0167】
また、図34の如く被覆層SMを延出させる場合には、延出部は、必ずしも一体でなくてもよい。すなわち、デジット線DL1、DL2の周囲を被覆する被覆層SMの部分と、磁気抵抗効果素子C1、C2の近傍に設けられた被覆層SMの部分とは、磁気的に結合していればよく、これらの部分の間に空間あるいは他の材料が介在していてもよい。
【0168】
図35は、図29に表したメモリセルにおいて被覆層SMを設けた場合を例示する。すなわち、配線(デジット線DL、ビット線BL)の外周部に、磁性体からなる被覆層SMが付与されている。このようにすると、やはり、デジット線DLやビット線BLから放出される書き込み磁界による書き込みクロストーク、すなわち横方向や積層方向に隣接する他の磁気抵抗効果素子に対する不必要な書き込みを防ぐことができる。
【0169】
また、この具体例の場合にも、図34に例示した如く、被覆層SMを磁気抵抗効果素子C1、C2の側面にまで延出させることにより、書き込み磁界の放散を防ぎ、磁気ヨークとして記録層に電流磁界を集中させる効果が得られる。
【0170】
図36は、図29に例示した差動動作型アーキテクチャのメモリセルを積層した磁気メモリの断面構造を例示する模式図である。このように、マトリクス状の差動動作型メモリセルを積層することにより、高い集積度の大容量メモリを実現できる。なお、このような積層構造は、図29に例示したアーキテクチャには限定されず、その他前述したいずれの差動動作型のアーキテクチャについても同様に可能である。
【0171】
図37は、図24に例示した多値記録型アーキテクチャのメモリセルを積層して磁気メモリの断面構造を例示する模式図である。多値記録型の場合にも、このように、マトリクス状のメモリセルを積層することにより、高い集積度の大容量メモリを実現できる。なお、このような積層構造は、図24に例示した多値記録型アーキテクチャには限定されず、その他前述したいずれの多値記録型のアーキテクチャについても同様に可能である。
【0172】
図37(a)に例示したメモリセルにおいても、一対の磁気抵抗効果素子C1、C2の出力電圧を変えるため、同図(b)に表したように、磁気抵抗効果素子C1は強磁性1重トンネル接合とし、もう片方の磁気抵抗効果素子C2は強磁性2重トンネル接合を用いることができる。または、同図(c)に表したように、下側の磁気抵抗効果素子C2も1重トンネル接合としつつ、その少なくともいずれかの層の材料あるいは層厚を上側の素子C1とは変えることより、C1とは異なる出力を得るようにしてもよい。
【0173】
また一方、本発明においては、差動動作あるいは多値記録を行うために組み合わせて用いる一対の磁気抵抗効果素子C1、C2をビット線BLの上下に設けることにより上下の磁気抵抗効果素子の間の配線経路などのバラツキを抑えることができるが、さらに、読み出し用配線M1、M2などについてもその配線構造を工夫することにより、経路長や寄生容量などの配線環境を均一にすることができる。
【0174】
図38は、読み出し用配線M1及びM2の配線環境を均一にすることができるメモリ断面構造を表す模式図である。すなわち、磁気メモリは、複数のメモリセルをマトリクス状に集積して形成するが、これを複数のメモリブロックMBに分割し、これらメモリブロックMBの間において、読み出し用配線M1、M2を交差させる。つまり、読み出し用配線M1、M2は、メモリブロック毎に、上下関係が反転するように配線されている。
【0175】
このようにすると、読み出し用配線M1、M2の配線長や、寄生容量などの配線環境を実質的に同一にすることができる。つまり、信号レベルの低下量や、伝送速度の遅延量などを同一にできる。その結果として、ビット線BLの上下に設けられた一対の磁気抵抗効果素子C1、C2からの読み出し信号のレベル低下や遅延量を揃えることができ、差動動作や多値記録を安定して実行できる。
【0176】
なお、図38に例示したような配線環境の均一化のための構造は、読み出し用配線M1、M2に限定されず、その他、メモリセルに構造に応じて、ビット線やワード線などについても同様に実施して同様の効果が得られる。
【0177】
【実施例】
以下、実施例を参照しつつ本発明の実施の形態についてさらに詳細に説明する。
【0178】
(第1の実施例)
まず、本発明の第1の実施例として、図33に例示した単純マトリックス構造のメモリアレーを基本として、3×3個の縦に2個のTMRセルを有するメモリセルを2層積層させた磁気メモリを形成した。但し、本実施例においては、上側の磁気抵抗効果素子C1を1重トンネル接合、下側の磁気抵抗効果素子C2を2重トンネル接合とした。
【0179】
この磁気メモリの構造について、その製造手順に沿って説明すれば、以下の如くである。
【0180】
まず、図示しない基板上に、まず、下層の配線M2及びデジット線DL2として、銅(Cu)からなる厚み1μmの配線層をダマシン法により作製した。しかる後に、絶縁層をCVD(Chemical Vapor Deposition)法で作製しビアをRIE(Reactive Ion Etching)法で作製した後、CMP(Chemical Mechanical Polishing)を行い、平坦化を行った。
【0181】
その後、下部接続配線MX2、強磁性2重トンネル接合を有するTMR素子C2の積層構造膜をスパッタ法により成膜した。その各層の材質及び層厚は、下側から順に、Ta(30nm)/Ru(3nm)/Ir−Mn(8nm)/CoFe(3nm)/Ru(1nm)/CoFe(3nm)/AlOx(1nm)/CoFeNi(2nm)/Cu(1.5nm)/CoFeNi(2nm)/AlOx(1nm)/CoFe(3nm)/Ru(1nm)/CoFe(3nm)/IrMn(8nm)/Ta(9nm)/Ru(30nm)とした。
【0182】
次に、最上層のRu(ルテニウム)層をハードマスクとして用い、塩素系のエッチングガスを用いたRIEにより下側のRu/Ta配線層M2まで積層構造膜をエッチングすることにより、TMR素子C2の孤立パターンを作製した。
【0183】
その次に、RIEを用いてRu/Taからなる配線MX2まで選択的にエッチングすることより、下層の接続配線MX2を形成した。
【0184】
その後、絶縁体としてSiOxを低温テオス法により堆積してCMPにより平坦化した後、ビット線BLを成膜、パターニングにより形成した
その後、強磁性1重トンネル接合を有するTMR素子C1の積層構造膜をスパッタ法により成膜した。その各層の材質及び層厚は、下側から順に、Ta(5nm)/CoFeNi(2nm)/Cu(1.5nm)/CoFeNi(2nm)/AlOx(1nm)/CoFe(3nm)/Ru(1nm)/CoFe(3nm)/IrMn(8nm)/Ta(9nm)/Ru(30nm)とした。
【0185】
上述したものと同様方法でTMR素子C1を形成し、平坦化を行った後、接続配線MX1を成膜、パターニングを行った。
【0186】
その後、ビアを同様の方法で形成し、メッキ法を用いて銅(Cu)配線DL1、M1を形成した。
【0187】
その後、磁場を印加可能な熱処理炉に導入し、TMR素子C1、C2の磁気記録層52に一軸異方性を、磁気固着層56に一軸異方性をそれぞれ導入した。この際に、メモリを差動動作型とする場合は、デジットDLの長手方向と同じ方向に一軸異方性を付与し、メモリを多値記録型とする場合はビット線BLの長手と同じ方向に一軸異方性を付与した。
【0188】
このようにして製作した本発明の磁気メモリにおいて、信号出力を測定し、差動動作、多値化の効果を調べる実験を行った。
【0189】
図39は、本実施例において得られた磁気抵抗効果素子C1、C2の出力電圧の測定値を表す表である。すなわち、TMR素子C1及びC2について、アンチパラレルの状態における出力電圧VAPと、パラレルの状態における出力電圧VPとを表した。この結果からも分かるように、2重接合を有するTMR素子C2ほうがアンチパラレル状態とパラレル状態との出力差が大きくなる。
【0190】
図39は、本実施例のメモリセルにおいて差動動作型の動作をさせた結果を表すグラフ図である。デジット線DL1、DL2に所定の電流を流しつつ、同図(a)に例示したようにビット線BLに対してパルス状の書き込み電流パルスを流す。こうすることにより、TMR素子C1及びC2の記録層52に同時に反対方向の書き込みを実施し、2値情報のうちの「1」に対応する情報を記録することができる。
【0191】
次に、ビット線BLに対して反対向きの書き込み電流パルスを流すことにより、TMR素子C1及びC2の記録層をそれぞれ反対向きに磁化させる書き込みを行う。これにより、2値情報のうちの「0」に対応する情報を記録することができる。
【0192】
このようにして得られる「1」と「0」との出力差は、差動動作をさせた場合には、250mVに達する。これは、TMR素子C2に単独で書き込みをおこなった場合の出力差(Va−Vb)である170mVと、TMR素子C1に単独で書き込みを行った場合の出力差(Vc−Vd)である80mVとを積算したものに等しい。
【0193】
つまり、差動動作を行うことにより、2値情報の出力差を大きくとることができ、高いS/N比で記録、再生を行うことができる。そして、本発明によれば、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を近接させて積層することにより、これらの素子C1、C2について配線環境を実質的に同一とし、差動動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【0194】
さらにまた、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を積層することにより、磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【0195】
次に、図41は、本実施例のメモリセルにおいて多値記録の動作をさせた結果を表すグラフ図である。多値記録動作の場合には、ビット線BLに電流を流しつつ、同図(a)に表したように、デジット線DL1、DL2に書き込み電流パルスを適宜流すことにより、上下の磁気抵抗効果素子C1、C2に対して適宜、独立に書き込みを行う。
【0196】
図41(a)に例示した書き込みパルスに対応して、磁気抵抗効果素子C1、C2を差動動作、すなわちこれらの出力の差をとることにより得られる信号出力は、図41(b)に表した如くである。
【0197】
すなわち、まず、上下の磁気抵抗効果素子C1、C2の両方をアンチパラレル状態にした場合、その出力差はVa−Vdすなわち160mVとなる。これを「0」レベルとする。
【0198】
また、磁気抵抗効果素子C2をアンチパラレル、磁気抵抗効果素子C1をパラレルとした場合には、出力差はVa−Vcすなわち80mVとなる。これを「1」レベルとする。
【0199】
さらに、磁気抵抗効果素子C2をパラレル、磁気抵抗効果素子C1をアンチパラレルとした場合には、出力差はVb−Vdすなわち−10mVとなる。これを「2」レベルとする。
【0200】
そして、磁気抵抗効果素子C2及びC1をいずれもパラレルとした場合には、出力差はVb−Vcすなわち−90mVとなる。これを「3」レベルとする。
【0201】
つまり、本実施例においては、「0」〜「3」の4値のデータを80mV乃至90mVの間隔で設定することができ、データ間に十分な分解能を与えて、確実且つ容易に4値情報の記録、再生が可能となる。
【0202】
そして、本発明によれば、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を近接させて積層することにより、これらの素子C1、C2について配線環境を実質的に同一とし、多値記録動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【0203】
さらにまた、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を積層することにより、多値記録型磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【0204】
(第2の実施例)
次に、本発明の第2の実施例として、図24に表した「はしご型」構造のメモリアレーを基本として、3×3個の縦に2個のTMRセルを有するメモリセルを2層積層させた磁気メモリを形成した。なお、本実施例においても、図24(b)に表したように、上側の磁気抵抗効果素子C1を1重トンネル接合型とし、下側の磁気抵抗効果素子C2を2重トンネル接合型とした。
【0205】
この磁気メモリの構造について、その製造手順に沿って説明すれば、以下の如くである。
【0206】
図示しない基板上に、まず、下層のデジット線DL2として、銅(Cu)からなる厚み1μmの配線層をダマシン法により作製した。しかる後に、絶縁層をCVD法で作製した後、CMPにより平坦化を行った。その後、下層のビット線BL1として、Cu/Taからなる厚み1μmの配線層をスパッタ法により成膜し、強磁性トンネル接合を有するTMR素子C2の積層構造膜をスパッタ法により成膜した。
【0207】
TMR素子C2の各層の材質及び層厚は、下側から順に、Ta(2nm)/Ru(3nm)/Pt−Mn(12nm)/CoFe(2.5nm)/Ru(1nm)/CoFe(3nm)/AlOx(1nm)/CoFeNi(1.8nm)/Ru(1.5nm)/CoFeNi(1.8nm)/AlOx(1nm)/CoFe(3nm)/Ru(1nm)/CoFe(2.5nm)/IrMn(9nm)/Ta(9nm)/Ru(30nm)とした。
【0208】
次に、最上層のRu(ルテニウム)層をハードマスクとして用い、塩素系のエッチングガスを用いたRIEにより下側のRu/Ta/Cu配線層BL1まで積層構造膜をエッチングすることにより、TMR素子C2の孤立パターンを作製した。
【0209】
その次に、RIEを用いてRu/Ta/CuからなるBL1配線まで選択的にエッチングすることより、下層のビット線BL1を形成した。
【0210】
その後、絶縁体としてSiOxを低温テオス法により堆積してCMPにより平坦化した後、ビット線BL2を成膜、パターニングにより形成した
その後、強磁性1重トンネル接合を有するTMR素子C1の積層構造膜をスパッタ法により成膜した。その各層の材質及び層厚は、下側から順に、Ta(10nm)/CoFeNi(2nm)/Ru(1.5nm)/CoFeNi(2nm)/AlOx(1nm)/CoFe(3nm)/Ru(1nm)/CoFe(2.2nm)/IrMn(8nm)/Ta(9nm)/Ru(30nm)とした。
【0211】
TMR素子C2と同様の方法でTMR素子C1を形成し、平坦化を行った後、ビット線BL3を成膜、パターニングを行った。
【0212】
この後のプロセスは、第1実施例に関して前述したものと概略同様であるのでその説明は省略する。
【0213】
その後、磁場を印加可能な熱処理炉に導入し、TMR素子C1、C2の磁気記録層52に一軸異方性を、磁気固着層56に一軸異方性をそれぞれ導入した。この際に、メモリを差動動作型とする場合は、デジットDLの長手方向と同じ方向に一軸異方性を付与し、メモリを多値記録型とする場合はビット線BLの長手と同じ方向に一軸異方性を付与した。
【0214】
このようにして製作した本発明の磁気メモリにおいて、信号出力を測定し、差動動作、多値化の効果を調べる実験を行った。
【0215】
図42は、本実施例において得られた磁気抵抗効果素子C1、C2の出力電圧の測定値を表す表である。すなわち、TMR素子C1及びC2について、アンチパラレルの状態における出力電圧VAPと、パラレルの状態における出力電圧VPとを表した。この結果からも分かるように、2重接合を有するTMR素子C2ほうがアンチパラレル状態とパラレル状態との出力差が大きくなる。
【0216】
図43は、本実施例のメモリセルにおいて差動動作型の動作をさせた結果を表すグラフ図である。デジット線DL1、DL2に所定の電流を流しつつ、同図(a)に表したようにビット線BLに対してパルス状の書き込み電流パルスを流す。こうすることにより、TMR素子C1及びC2の記録層52に同時に反対方向に書き込みを実施し、2値情報のうちの「1」に対応する情報を記録することができる。
【0217】
次に、ビット線BLに対して反対向きの書き込み電流パルスを流すことにより、TMR素子C1及びC2の記録層をそれぞれ反対向きに磁化させる書き込みを行う。これにより、2値情報のうちの「0」に対応する情報を記録することができる。
【0218】
このようにして得られる「1」と「0」との出力差は、差動動作をさせた場合には、280mVに達する。これは、TMR素子C2に単独で書き込みをおこなった場合の出力差(Va−Vb)である185mVと、TMR素子C1に単独で書き込みを行った場合の出力差(Vc−Vd)である95mVとを積算したものに等しい。
【0219】
つまり、本実施例においても、差動動作を行うことにより、2値情報の出力差を大きくとることができ、高いS/N比で記録、再生を行うことができる。そして、本実施例においても、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を近接させて積層することにより、これらの素子C1、C2について配線環境を実質的に同一とし、差動動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【0220】
さらにまた、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を積層することにより、磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【0221】
次に、図44は、本実施例のメモリセルにおいて多値記録の動作をさせた結果を表すグラフ図である。多値記録動作の場合には、ビット線BLに電流を流しつつ、同図(a)に表したように、デジット線DL1、DL2に書き込み電流パルスを適宜流すことにより、上下の磁気抵抗効果素子C1、C2に対して適宜、独立に書き込みを行う。
【0222】
図44(a)に例示した書き込みパルスに対応して、磁気抵抗効果素子C1、C2を差動動作、すなわちこれらの出力の差をとることにより得られる信号出力は、図44(b)に表した如くである。
【0223】
すなわち、まず、上下の磁気抵抗効果素子C1、C2の両方をアンチパラレル状態にした場合、その出力差はVa−Vdすなわち187.5mVとなる。これを「0」レベルとする。
【0224】
また、磁気抵抗効果素子C2をアンチパラレル、磁気抵抗効果素子C1をパラレルとした場合には、出力差はVa−Vcすなわち92.5mVとなる。これを「1」レベルとする。
【0225】
さらに、磁気抵抗効果素子C2をパラレル、磁気抵抗効果素子C1をアンチパラレルとした場合には、出力差はVb−Vdすなわち2.5mVとなる。これを「2」レベルとする。
【0226】
そして、磁気抵抗効果素子C2及びC1をいずれもパラレルとした場合には、出力差はVb−Vcすなわち−92.5mVとなる。これを「3」レベルとする。
【0227】
つまり、本実施例においては、「0」〜「3」の4値のデータを90mV乃至95mVの間隔で設定することができ、データ間に十分な分解能を与えて、確実且つ容易に4値情報の記録、再生が可能となる。
【0228】
そして、本実施例においても、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を近接させて積層することにより、これらの素子C1、C2について配線環境を実質的に同一とし、多値記録動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【0229】
さらにまた、共通のビット線BLの上下にこれら磁気抵抗効果素子C1、C2を積層することにより、多値記録型磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【0230】
(第3の実施例)
次に、本発明の第3の実施例として、図4及び図5に例示した配線構造を有する磁気メモリの全体構成について説明する。
【0231】
図45は、本実施例の磁気メモリの全体構成を例示する概念図である。すなわち、図4乃至図6に関して前述した通り、本発明においては、作動動作する一対の磁気抵抗効果素子C1、C2の上下に設けられたデジット線DL1、DL2の端を短絡することにより、ひとつの電源で書き込みパルスを与えることができる。
【0232】
このような配線構造を有する磁気メモリは、図45に例示した如く、メモリアレイ110の両端、すなわちビット線の配線方向の両端には、ビット線BLに電流を供給するためのドライバーと、ビット線BLから電流を吸い込むためのシンカーとを有する。
【0233】
本発明においては、ビット線BLに対して、正負両方向の電流を流すので、メモリアレイ110の両端にドライバー210、230がそれぞれ設けられている。また、同様にシンカー220、240がメモリアレイ110の両端に設けられている。
【0234】
ドライバー210からビット線BLに供給された電流はシンカー240により吸い込まれる。また、ドライバー230からビット線BLに供給された電流は、シンカー220により吸い込まれる。
【0235】
一方、デジット線DL1、DL2の配線方向についてみると、メモリアレイ110の一端にのみ、ドライバー310及びシンカー320が設けられている。これは、図4乃至図6に関して前述した如く、上下のデジット線DL1、DL2の多端を短絡して、ひとつの配線経路を構成しているからである。従って、ドライ310からデジット線DL1、DL2のいずれか一方に供給された電流は、メモリアレイ110の多端に設けられた短絡部を介して、デジット線DL1、DL2のいずれか他方に流入して折り返し、シンカー320に吸い込まれる。
【0236】
本実施例によれば、上下2対のデジット線DL1、DL2に対して、ひとつのドライバー310及びシンカー320で電流を流すことができる。その結果として、ドライバーやシンカーを増設する必要がなく、メモリアレイの占有率すなわち、Array efficiency を高くすることができる。
【0237】
(第4の実施例)
次に、本発明の第4の実施例として、図8乃至図11に例示した配線構造を有する磁気メモリの全体構成について説明する。
【0238】
図46は、本実施例の磁気メモリの全体構成を例示する概念図である。すなわち、図8乃至図11に関して前述した通り、本発明においては、多値記録のために作動動作する一対の磁気抵抗効果素子C1、C2の上下に設けられたデジット線DL1、DL2の一端にスイッチング素子Tr1を設けて適宜短絡することにより、ひとつの電源で書き込みパルスを与えることが可能となる。
【0239】
このような配線構造を有する磁気メモリの場合も、図46(a)に例示した如く、メモリアレイ110の両端、すなわちビット線の配線方向の両端には、ビット線BLに電流を供給するためのドライバーと、ビット線BLから電流を吸い込むためのシンカーとを有する。
【0240】
これは、図45に関して前述した如く、ビット線BLに対して、正負両方向の電流を流すからであり、メモリアレイ110の両端にドライバー210、230がそれぞれ設けられている。また、同様にシンカー220、240がメモリアレイ110の両端に設けられている。
【0241】
一方、デジット線DL1、DL2の配線方向についてみると、メモリアレイ110の両端に、スイッチング部400、410を介してドライバー310、330及びシンカー320、340が設けられている。これは、図8乃至図11に関して前述した如く、記録モードに応じて、デジット線に流す電流の方向を変える必要があるからである。
【0242】
すなわち、図8及び図9に関して前述したように、デジット線の他端に設けられたスイッチング素子Tr1をオンにして短絡させ、ドライバー310からデジット線DL1、DL2のいずれか一方に電流を流し、デジット線のいずれか他方からシンカー320に電流を吸い込む必要がある。スイッチング部400を動作させることにより、電流を流す方向に応じて、ドライバー310とシンカー320をそれぞれデジット線DL1、DL2のいずれか一方に切り替えて接続する。
【0243】
また、図10及び図11に関して前述したように、スイッチング素子Tr1をオフして上下のデジット線を遮断し、これらデジット線に同方向の書き込み電流を流す場合もある。この際に、電流を供給する側のスイッチング部410、420を順次切り替えることにより、ドライバー310、330のいずれかから上下のデジット線DL1、DL2に順次、書き込み電流パルスを供給することができる。この電流は、デジット線DL1、DL2の他端にスイッチング部を介して接続されたシンカーにより吸い取られる。
【0244】
本実施例によれば、上下2対のデジット線DL1、DL2に対して、2組のドライバー及びシンカーで電流を流すことができる。その結果として、ドライバーやシンカーを増設する必要がなく、メモリアレイの占有率すなわち、Array efficiency を高く維持することができる。
【0245】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気抵抗効果素子を構成する強磁性体層、絶縁膜、反強磁性体層、非磁性金属層、電極などの具体的な材料や、膜厚、形状、寸法などに関しては、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
【0246】
同様に、本発明の磁気メモリを構成するビット線、デジット線、ワード線、被覆層、選択トランジスタ、ダイオードをはじめとする各要素の構造、材質、形状、寸法についても、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
【0247】
その他、本発明の実施の形態として上述した磁気メモリを基にして、当業者が適宜設計変更して実施しうるすべての磁気メモリも同様に本発明の範囲に属する。
【0248】
【発明の効果】
以上詳述したように、本発明によれば、ビット線の上下の一対の磁気抵抗効果素子を近接して設けることにより、これら磁気抵抗効果素子に対する配線環境を揃えることができる。
【0249】
その結果として、差動動作や多値記録を実施する場合にも、信号のばらつきなどによる読み出しあるいは書き込みエラーを解消できる。
【0250】
さらに、メモリセルの集積度を上げ、構造も簡単にできるので、超大容量・高速の磁気メモリを容易に実現することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図1】本発明の磁気メモリの単位セルの積層構造を単純化して表した模式断面図である。
【図2】一対の磁気抵抗効果素子C1、C2を、ビット線BLの長手方向に沿って、「ずらして」設けた具体例を表す模式図である。
【図3】差動動作アーキテクチャを用いた場合のデータの書きこみを説明するための概念図である。
【図4】磁気抵抗効果素子C1、C2の上下にそれぞれ接続されているデジット線DL1、DL2の端部を短絡して共通化した配線構造を表す模式図である。
【図5】磁気抵抗効果素子C1、C2の上下にそれぞれ接続されているデジット線DL1、DL2の端部を短絡して共通化した配線構造を表す模式図である。
【図6】ビット線BLとデジット線DL1に挟まれた磁気抵抗効果素子C1の磁気記録層の磁化Mの反転方向を模式的に表す平面図である。
【図7】本発明の多値記録メモリセルを表す模式図である。
【図8】多値情報が記録可能な縦型差動MRAMにおいて、ビット線BLに略直行して設けられた2つのデジット線DL1、DL2のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図9】多値情報が記録可能な縦型差動MRAMにおいて、ビット線BLに略直行して設けられた2つのデジット線DL1、DL2のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図10】多値情報が記録可能な縦型差動MRAMにおいて、ビット線BLに略直行して設けられた2つのデジット線DL1、DL2のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図11】多値情報が記録可能な縦型差動MRAMにおいて、ビット線BLに略直行して設けられた2つのデジット線DL1、DL2のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図12】強磁性一重トンネル接合を有する磁気抵抗効果素子の断面構造を表す模式図である。
【図13】強磁性一重トンネル接合を有する磁気抵抗効果素子の断面構造を表す模式図である。
【図14】強磁性2重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。
【図15】強磁性2重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。
【図16】強磁性2重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。
【図17】磁気抵抗効果素子の磁気記録層の平面形状と、それに対応する磁化の方向を例示した模式図である。
【図18】CMOSを用いた場合の本特許のアーキテクチャ構造を示す。
【図19】本発明において用いることができるアーキテクチャの第2の具体例を表す模式図である。
【図20】図19のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【図21】図19のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図22】メモリアレーを積層化できるアーキテクチャの第3の具体例を表す模式図である。
【図23】図22のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【図24】図22のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図25】メモリアレーを積層化できるアーキテクチャの第4の具体例を表す模式図である。
【図26】図25のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【図27】図25のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図28】本発明において用いることができるアーキテクチャの第5の具体例を表す模式図である。
【図29】図28のアーキテクチャを用いて磁気抵抗効果素子C1、C2として強磁性1重トンネル接合素子により構成した差動動作型のメモリセルを表す断面模式図である。
【図30】図28のアーキテクチャを用いて磁気抵抗効果素子C1、C2として強磁性2重トンネル接合素子により構成した差動動作型のメモリセルを表す断面模式図である。
【図31】図28のアーキテクチャを用いて磁気抵抗効果素子C1、C2として、強磁性1重トンネル接合を有し、且つ記録層を強磁性層FMと非磁性層NMと強磁性層FMの3層構造とした差動動作型のメモリセルを表す断面模式図である。
【図32】図28のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図33】被覆層SMを設けたメモリセルを例示する模式図である。
【図34】被覆層SMを設けたメモリセルを例示する模式図である。
【図35】被覆層SMを設けたメモリセルを例示する模式図である。
【図36】図29に例示した差動動作型アーキテクチャのメモリセルを積層した磁気メモリの断面構造を例示する模式図である。
【図37】図24に例示した多値記録型アーキテクチャのメモリセルを積層して磁気メモリの断面構造を例示する模式図である。
【図38】読み出し用配線M1及びM2の配線環境を均一にすることができるメモリ断面構造を表す模式図である。
【図39】本発明の第1の実施例において得られた磁気抵抗効果素子C1、C2の出力電圧の測定値を表す表である。
【図40】差動動作型の動作をさせた結果を表すグラフ図である。
【図41】多値記録型の動作をさせた結果を表すグラフ図である。
【図42】本発明の第2の実施例において得られた磁気抵抗効果素子C1、C2の出力電圧の測定値を表す表である。
【図43】差動動作型の動作をさせた結果を表すグラフ図である。
【図44】多値記録型の動作をさせた結果を表すグラフ図である。
【図45】本発明の第3実施例の磁気メモリの全体構成を例示する概念図である。
【図46】本発明の第4実施例の磁気メモリの全体構成を例示する概念図である。
【符号の説明】
52 強磁性層(記録層)
54 トンネルバリア層
56 強磁性層(固着層)
58 反強磁性層
AF 反強磁性層
BF 下地層
BL ビット線
BL、BL1〜BL3 ビット線
BLw 書き込み用ビット線
C、C1、C2 磁気抵抗効果素子
CMOS 選択トランジスタ
D ダイオード
DL、DL1、DL2 デジット線
FM、FM1、FM2 強磁性層
I 電流
M1,M2 読み出し用配線
MB メモリブロック
MX1、MX2 接続配線
NM 非磁性層
PB 保護層
SA アンプ
SL 積層膜
SM 被覆層
ST 選択トランジスタ
STB 選択トランジスタ
TB トンネルバリア層
Claims (8)
- 第1の方向に延在する第1の配線と、
前記第1の配線の上に形成された第1の磁気抵抗効果素子と、
前記第1の配線の下に形成された第2の磁気抵抗効果素子と、
前記第1の配線の上側において、前記第1の方向と交差する方向に延在する第2の配線と、
前記第1の配線の下側において、前記第1の方向と交差する方向に延在する第3の配線と、
を備え、
前記第1及び第2の磁気抵抗効果素子は、前記第1の配線の上下に対称に同一の構造に設けられ、
前記第2及び第3の配線にそれぞれ電流を流しつつ前記第1の配線に電流を流して前記第1及び第2の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより前記第1及び第2の磁気抵抗効果素子の記録層に対して互いに反対方向の磁化を2値情報のいずれかとして相補的に記録し、
前記第1の配線を介して前記第1及び第2の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号の差分を検出することにより、2値情報のいずれかとして読み出すことを特徴とする磁気メモリ。 - 前記第1の磁気抵抗効果素子に接続され、その出力信号を検出するための第1の読み出し用配線と、
前記第2の磁気抵抗効果素子に接続され、その出力信号を検出するための第2の読み出し用配線と、
をさらに備え、
前記第1及び第2の読み出し用配線は、メモリブロック毎に上下関係が反転するように形成されたことを特徴とする請求項1記載の磁気メモリ。 - 第1の方向に延在する第1の配線と、
前記第1の配線の上に形成された第1の磁気抵抗効果素子と、
前記第1の配線の下に形成された第2の磁気抵抗効果素子と、
前記第1の配線の上側において、前記第1の方向と交差する方向に延在する第2の配線と、
前記第1の配線の下側において、前記第1の方向と交差する方向に延在する第3の配線と、
前記第1の磁気抵抗効果素子に接続された第4の配線と、
前記第2の磁気抵抗効果素子に接続された第5の配線と、
を備え、
前記第1及び第2の磁気抵抗効果素子は、前記第1の配線の上下に対称に同一の構造に設けられ、
前記第2の配線の一端と前記第3の配線の一端とが短絡されてひとつの電流経路が形成され、
前記ひとつの電流経路に電流を流しつつ前記第1の配線に電流を流して前記第1及び第2の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより前記第1及び第2の磁気抵抗効果素子の記録層に対して互いに反対方向の磁化を2値情報のいずれかとして相補的に記録し、
前記第1の配線を介して前記第1及び第2の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号を前記第4及び第5の配線を介して差動動作させて検出することを特徴とする磁気メモリ。 - 前記第4及び第5の配線は、メモリブロック毎に上下関係が反転するように形成されたことを特徴とする請求項3記載の磁気メモリ。
- 前記第1及び第2の磁気抵抗効果素子のそれぞれは、前記第1の方向に対して垂直な方向に磁化が実質的に固着された強磁性体からなる磁化固着層を有し、
前記第1及び第2の磁気抵抗効果素子の前記記録層の前記磁化の方向も、前記第1の方向に対して垂直であることを特徴とする請求項1〜4のいずれか1つに記載の磁気メモリ。 - 第1及び第2の磁気抵抗効果素子の前記記録層は、その磁化が所定の軸に沿った方向に容易となる一軸異方性を有することを特徴とする請求項1〜5のいずれか1つに記載の磁気メモリ。
- 前記第1及び第2の磁気抵抗効果素子は、前記第1の配線に対して上下対称な位置関係に設けられたことを特徴とする請求項1〜6のいずれか1つに記載の磁気メモリ。
- 前記第2及び第3の配線は、前記第1の方向に対して垂直な方向に延在することを特徴とする請求項1〜7いずれか1つに記載の磁気メモリ。
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