KR100533301B1 - 자기 메모리 - Google Patents

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KR100533301B1
KR100533301B1 KR10-2002-0085195A KR20020085195A KR100533301B1 KR 100533301 B1 KR100533301 B1 KR 100533301B1 KR 20020085195 A KR20020085195 A KR 20020085195A KR 100533301 B1 KR100533301 B1 KR 100533301B1
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Abstract

제1 배선(BL)의 상하로 제1 및 제2 자기 저항 효과 소자(C1, C2)를 적층하고, 제1 배선과 수직인 방향으로 제2 및 제3 배선(DL1, DL2)을 설치하며, 상기 제2 및 제3 배선에 각각 전류를 흘리면서 상기 제1 배선에 전류를 흘림으로써 상기 제1 및 제2 자기 저항 효과 소자의 기록층의 자화를 각각 소정의 방향으로 동시에 반전시켜 2진 정보 중 어느 하나를 기록하고, 상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호의 차분을 검출함으로써, 2진 정보 중 어느 하나로서 판독하는 것을 특징으로 하는 자기 메모리를 제공한다.

Description

자기 메모리{MAGNETIC MEMORY}
본 발명은 자기 메모리에 관한 것으로, 보다 상세하게는, 강자성 터널 접합형 등의 자기 저항 효과 소자를 갖는 메모리 어레이를 적층한 구조를 갖고, 접합 저항이나 MR비 등의 특성의 변동의 영향이 적은 대용량 고속 자기 메모리에 관한 것이다.
자성체막을 이용한 자기 저항 효과 소자는, 자기 헤드, 자기 센서 등에 이용되고 있으며, 고체 자기 메모리(자기 저항 효과 메모리: MRAM(Magnetic Random Access Memory))에 이용하는 것이 제안되어 있다.
최근, 2개의 자성 금속층 사이에 1층의 유전체를 삽입한 샌드위치 구조막에서, 막 면에 대하여 수직으로 전류를 흘려, 터널 전류를 이용한 자기 저항 효과 소자로서, 소위 「강자성 터널 접합 소자(Tunneling Magneto-Resistance effect: TMR 소자)」가 제안되어 있다. 강자성 터널 접합 소자에서는, 20% 이상의 자기 저항 변화율이 얻어지도록 되었기 때문에(J. Appl. Phys. 79, 4724(1996)), MRAM에의 일반화 응용의 가능성이 높아졌다.
이 강자성 터널 접합 소자는, 강자성 전극 상에 0.6㎚∼2.0㎚ 두께의 얇은 Al(알루미늄)층을 성막한 후, 그 표면을 산소 글로 방전 또는 산소 가스에 노출시켜, Al2O3으로 이루어지는 터널 배리어층을 형성함으로써, 실현할 수 있다.
또한, 이 강자성 1중 터널 접합의 한쪽 강자성층에 반강자성층을 부여하고, 다른쪽을 자화 고정층으로 한 구조를 갖는 강자성 1중 터널 접합이 제안되어 있다(일본 특개평10-4227호 공보).
또한, 유전체 내에 분산된 자성 입자를 통한 강자성 터널 접합이나, 강자성 2중 터널 접합(연속막)도 제안되어 있다(Phys. Rev. B56(10), R5747(1997), 응용 자기학회지 23, 4-2, (1999), Appl. Phys. Lett. 73(19), 2829(1998), Jpn. J. Appl. Phys. 39, L1035(2001)).
이들에 있어서도, 20∼50%의 자기 저항 변화율이 얻어지도록 되며, 또한 원하는 출력 전압값을 얻기 위해 강자성 터널 접합 소자에 인가하는 전압값을 증가시켜도 자기 저항 변화율의 감소가 억제되기 때문에, MRAM에의 응용 가능성이 있다.
이들 강자성 1중 터널 접합 혹은 강자성 2중 터널 접합을 이용한 자기 기록 소자는, 불휘발성이며, 기입 판독 시간도 10나노초 이하로 빠르고, 재기입 횟수도 1015회 이상이라는 가능성을 갖는다. 특히, 강자성 2중 터널 접합을 이용한 자기 기록 소자는, 상술한 바와 같이, 원하는 출력 전압값을 얻기 위해 강자성 터널 접합 소자에 인가하는 전압값을 증가시켜도 자기 저항 변화율의 감소가 억제되기 때문에, 큰 출력 전압이 얻어져, 자기 기록 소자로서 바람직한 특성을 나타낸다.
그러나, 메모리의 셀 사이즈에 관해서는, 1Tr(트랜지스터)-1TMR 아키텍처(예를 들면, USP 5,734,605호 공보에 개시되어 있음)를 이용할 경우, 반도체의 DRAM(Dynamic Random Access Memory) 이하로 사이즈를 작게 할 수 없다고 하는 문제가 있다.
이 문제를 해결하기 위해, 비트선과 워드선 사이에 TMR 셀과 다이오드를 직렬 접속한 다이오드형 아키텍처(USP 5,640,343호 공보)나, 비트선과 워드선 사이에 TMR 셀을 배치한 단순 매트릭스형 아키텍처(DE 19744095, WO 9914760)가 제안되어 있다.
그러나, 메모리 용량을 대용량화하기 위해, 비트 사이즈를 미소화하면, 자기 저항 효과 소자로부터의 출력도 작아지기 때문에, 기록 및 재생의 S/N이 저하되는 문제가 발생한다.
이에 대하여, 2개의 자기 저항 효과 소자를 조합하여, 이들에 대하여 상보적으로 데이터를 기록하고, 이들의 출력의 차분을 검출하는, 소위 「차동 동작」을 행하여, 출력 신호를 두배로 증가시킬 수 있어, 높은 S/N을 확보할 수 있다.
그러나, 이러한 차동 동작을 행하는 경우에는, 조합하여 이용하는 한쌍의 자기 저항 효과 소자에 대한 기록 및 판독을 동일한 조건으로 행할 필요가 있다. 즉, 어느 한쪽의 자기 저항 효과 소자에 대한 기록 또는 판독 조건이 변동되면, 출력 신호도 변동되기 때문에, 기록·판독 에러가 발생한다.
따라서, 자기 메모리의 초대용량화를 실현하기 위해서는, 이들 변동의 영향이 적은 아키텍처가 필요하게 된다.
본 발명은, 이러한 과제의 인식에 기초하여 이루어진 것으로, 그 목적은, 차동 동작 등을 행하는 경우에, 조합하여 이용하는 한쌍의 자기 저항 효과 소자에 대한 기록, 판독 조건의 변동의 영향이 적은 아키텍처를 갖는 자기 메모리를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 자기 메모리는,
제1 방향으로 연장되는 제1 배선과,
상기 제1 배선 위에 형성된 제1 자기 저항 효과 소자와,
상기 제1 배선 아래에 형성된 제2 자기 저항 효과 소자와,
상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장하는 제3 배선을 포함하며,
상기 제2 및 제3 배선에 각각 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자의 기록층에 대하여 전류 자계를 인가함으로써 2진 정보 중 어느 하나를 기록하고,
상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호의 차분을 검출함으로써, 2진 정보 중 어느 하나로서 판독하는 것을 특징으로 한다.
상기 구성에 따르면, 제1 배선의 상하에 한쌍의 자기 저항 효과 소자를 적층하여 차동 동작하게 함으로써, 배선 환경의 변동 등을 해소하여, 안정된 차동 동작이 가능해짐과 함께, 메모리 셀의 구조도 간소화할 수 있어, 대용량의 고집적화 메모리를 실현할 수 있다.
또한, 본 발명의 제2 자기 메모리는,
제1 방향으로 연장되는 제1 배선과,
상기 제1 배선 위에 형성된 제1 자기 저항 효과 소자와,
상기 제1 배선 아래에 형성된 제2 자기 저항 효과 소자와,
상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제3 배선을 포함하며,
상기 제2 배선의 일단과 상기 제3 배선의 일단이 단락되어 하나의 전류 경로가 형성되고,
상기 하나의 전류 경로로 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자의 기록층에 대하여 전류 자계를 인가함으로써 2진 정보 중 어느 하나를 기록하고,
상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호를 검출하는 것을 특징으로 한다.
상기 구성에 따르면, 하나의 전원으로부터, 제2 및 제3 배선에 대하여 기입 전류를 흘리는 것이 가능해져, 메모리 셀의 점유율이 높은 자기 메모리를 제공할 수 있다.
또 여기서, 「교차한다」란, 공간에서 2개의 배선이 평행하지 않으며 또한 접속하지도 않게 배치된 상태를 말하는 것으로 한다.
여기서, 상기 제1 및 제2 자기 저항 효과 소자 각각은, 상기 제1 방향에 대하여 대략 수직인 방향으로 자화가 실질적으로 고착된 강자성체로 이루어지는 자화 고착층을 갖고,
상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층의 상기 자화 방향도, 상기 제1 방향에 대하여 대략 수직인 것으로 하면, 제1 배선의 전류 자계에 의해, 기록층의 자화 반전을 확실하고 또한 용이하게 실현할 수 있다.
또한, 상기 2진 정보 중 어느 하나의 기록 시에, 상기 제1 배선에 상기 전류를 흘림으로써, 상기 제1 및 제2 자기 저항 효과 소자의 기록층의 자화를 서로 반대 방향으로 하면, 차동 동작이 확실하고 또한 용이해진다.
또한, 상기 제1 및 제2 자기 저항 효과 소자는, 대략 동일한 구조를 갖는 것으로 하면, 차동 동작에 의해 출력 신호를 두배로 증가하여 안정된 기록, 판독이 가능해진다.
한편, 본 발명의 제3 자기 메모리는,
제1 방향으로 연장되는 제1 배선과,
상기 제1 배선 위에 형성된 제1 자기 저항 효과 소자와,
상기 제1 배선 아래에 형성된 제2 자기 저항 효과 소자와,
상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제3 배선을 포함하며,
상기 제1 배선에 전류를 흘리면서 상기 제2 및 제3 배선 중 적어도 어느 하나에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자 중 적어도 어느 하나의 기록층에 전류 자계를 인가함으로써 다치 정보 중 어느 하나를 기록하고,
상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호의 차분을 검출함으로써, 다치 정보 중 어느 하나로서 판독하는 것을 특징으로 한다.
상기 구성에 따르면, 제1 배선의 상하에 한쌍의 자기 저항 효과 소자를 적층하여 차동 동작하게 함으로써, 배선 환경의 변동 등을 해소하여, 안정된 차동 동작에 의한 다치 기록·판독이 가능해짐과 함께, 메모리 셀의 구조도 간소화할 수 있어, 대용량의 다치 기록형의 고집적화 메모리를 실현할 수 있다.
또한, 본 발명의 제4 자기 메모리는,
제1 방향으로 연장되는 제1 배선과,
상기 제1 배선 위에 형성된 제1 자기 저항 효과 소자와,
상기 제1 배선 아래에 형성된 제2 자기 저항 효과 소자와,
상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제3 배선과,
상기 제2 배선의 일단과 상기 제3 배선의 일단 사이에 접속된 스위칭 소자를 포함하며,
상기 스위칭 소자의 접속 동작에 의해 상기 제2 배선의 상기 일단과 상기 제3 배선의 상기 일단이 단락되어 하나의 전류 경로를 형성한 상태에서, 상기 하나의 전류 경로로 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자의 기록층에 대하여 전류 자계를 인가함으로써 다치 정보 중 어느 하나를 기록하고,
상기 스위칭 소자의 차단 동작에 의해 상기 제2 배선의 상기 일단과 상기 제3 배선의 상기 일단이 차단된 상태에서, 상기 제2 배선과 상기 제3 배선 중 적어도 어느 하나에 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자 중 적어도 어느 하나의 기록층에 대하여 전류 자계를 인가함으로써 다치 정보 중 다른 어느 하나를 기록하고,
상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호를 검출하는 것을 특징으로 한다.
상기 구성에 따르면, 하나의 전원으로부터, 제2 및 제3 배선에 대하여 기입 전류를 흘리는 것이 가능해져, 메모리 셀의 점유율이 높은 자기 메모리를 제공할 수 있다.
또한, 본원 명세서에서 「다치 정보」란, 3치 이상의 정보를 말하며, 예를 들면, 「0」 레벨, 「1」 레벨, 「2」 레벨 및 「3」 레벨의 4치를 갖는 정보를 말하는 것으로 한다.
본 발명에 따르면, 비트선의 상하의 한쌍의 자기 저항 효과 소자를 근접하여 설치함으로써, 이들 자기 저항 효과 소자에 대한 배선 환경을 일치시킬 수 있다.
그 결과로서, 차동 동작이나 다치 기록을 실시하는 경우에도, 신호의 변동 등에 의한 판독 혹은 기입 에러를 해소할 수 있다.
또한, 메모리 셀의 집적도를 높이고, 구조도 간단하게 할 수 있기 때문에, 초대용량·고속의 자기 메모리를 용이하게 실현할 수 있어, 산업상의 장점은 다대하다.
<실시 형태>
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.
도 1은 본 발명의 자기 메모리의 단위 셀의 적층 구조를 단순화하여 도시한 모식 단면도이다. 본 발명에서는, 도 1에 도시한 바와 같이, 한쌍의 자기 저항 효과 소자 C1, C2가 비트선 BL의 상하에 배치되어 있다.
즉, 도 1에 도시한 구체예의 경우, 비트선 BL에 대하여, 디지트선 DL1 및 DL2, 판독용 배선 M1 및 M2가 교차하도록 배선되며, 비트선 BL과 디지트선 DL1, DL2의 교차부에, 한쌍의 자기 저항 효과 소자 C1, C2가 설치되어 있다.
이들 자기 저항 효과 소자 C1, C2는, 후에 상술하는 바와 같이, 각각이 강자성체로 이루어지는 기록층을 갖고, 예를 들면, 이들 기록층에 대하여 서로 반대 방향의 자화가 기록된다. 즉, 한쌍의 자기 저항 효과 소자 C1, C2는 상보적으로 작용한다. 그리고, 이들 자기 저항 효과 소자 C1, C2로부터의 재생 신호는, 판독용 배선 M1, M2를 통해 증폭기 SA에 의해 차동 동작된다. 이와 같이 하여, 자기 저항 효과 소자로부터의 재생 신호를 두배로 증가시켜, S/N(신호대 노이즈)비가 높은 기록, 재생이 가능해진다.
또한 후에 상술하는 바와 같이, 이들 상하의 자기 저항 효과 소자 C1, C2의 신호 출력을 변화시킨 경우, 이 아키텍처에 따르면, 다치 기록이 가능해진다.
그리고, 본 발명에서는, 이러한 차동 동작을 위한 한쌍의 자기 저항 효과 소자 C1, C2를, 비트선 BL의 상하에 근접하여 적층함으로써 차동 동작시키는 경우에도, 배선 환경의 차이에 의한 영향을 억제하고, 동시에 셀 면적도 작게 하여 높은 집적도를 실현할 수 있다.
즉, 한쌍의 자기 저항 효과 소자 C1, C2를 비트선 BL의 상하에 근접하여 설치함으로써, 상하의 자기 저항 효과 소자 C1, C2에 대하여, 동일한 비트선 BL을 통해 데이터의 판독(혹은 기입)을 행할 수 있어, 배선 경로 환경의 차이에 의한 「어긋남」을 억제할 수 있다. 이 효과는, 특히, 한쌍의 자기 저항 효과 소자를 이용하여 차동 동작이나 다치 기록을 행하는 경우에 현저하며, 상하의 자기 저항 효과 소자 사이에서 배선 환경이 다른 것에 의한 판독(혹은 기입) 에러를 확실하고 또한 용이하게 방지할 수 있다.
또한, 본 발명에 따르면, 비트선 BL의 상하에 한쌍의 자기 저항 효과 소자 C1, C2를 근접시켜 설치함으로써, 소자의 구조를 간단하게 하고 또한 조밀하게 형성할 수 있다. 따라서, 높은 집적도를 실현할 수 있고, 제조도 용이해지는 점에서도 유리하다.
후에 상술하는 바와 같이, 비트선 BL, 디지트선 D(D1, D2)와 자기 저항 효과 소자 C(C1, C2)와의 접속 관계에 대해서는, 다양한 구체예를 채용할 수 있다. 예를 들면, 기입용과 판독용의 2개의 비트선을 설치하여 자기 저항 효과 소자에 접속해도 된다. 또한, 디지트선은, 자기 저항 효과 소자에 대하여 접속하는 경우도 접속하지 않는 경우도 있다.
또한 여기서, 도 1에서는, 한쌍의 자기 저항 효과 소자 C1, C2를, 비트선 BL의 상하에서, 거의 대칭인 위치에 설치한 경우를 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 즉, 본 발명에서는, 상하의 자기 저항 효과 소자 C1, C2 사이에서 배선 환경이 실질적으로 동일해지도록 형성하면 된다.
따라서 예를 들면, 도 2에 예시한 바와 같이, 이들 한쌍의 자기 저항 효과 소자 C1, C2를, 비트선 BL의 길이 방향을 따라, 어느 정도 「어긋나게」 설치해도 된다. 또한, 이들 자기 저항 효과 소자 C1, C2를, 비트선 BL의 폭 방향을 따라, 서로 어긋나게 하여 설치해도 된다.
또한, 자기 저항 효과 소자 C(C1, C2)는, 예를 들면, 「TMR(Tunneling Magneto-Resistance effect)」이나 「스핀 밸브」 등의 구조를 가지며, 어느 경우에도, 강자성체로 이루어지는 자기 기록층을 갖는다. 이 자기 기록층에 대하여, 소정 방향의 자화를 공급함으로써, 정보를 기록할 수 있다.
한편, 자기 저항 효과 소자 C는, 이 자기 기록층과는 별도로, 예를 들면, 자화 방향이 소정의 방향으로 고착된 자화 고착층(핀층)을 각각 갖는다. 그리고, 자기 저항 효과 소자 C에서는, 이 핀층과 자기 기록층의 자화 방향의 관계에 따라, 출력 신호가 변화된다. 따라서, 상하의 자기 저항 효과 소자 C1, C2의 출력이 두배로 증가되도록 자기 기록층 혹은 자화 고착층의 자화 방향을 정함으로써, 차동 동작으로 「1」, 「0」의 2진 정보를 높은 S/N비로 기록, 재생할 수 있다.
또한, 이들 상하의 자기 저항 효과 소자 C1, C2의 출력 전류 레벨을 다르게 하면, 다치 기록이 가능해진다. 예를 들면, 후에 상술하는 바와 같이, 상하의 자기 저항 효과 소자 C1, C2의 구조를 변화시킴으로써 출력 레벨을 변화시키면, 차동 동작인 경우에, 두배로 증가하거나 또는 캔슬 아웃하는 2가지 이외의 출력 레벨이 얻어진다.
자기 저항 효과 소자 C(C1, C2)에 대한 정보의 기입은, 예를 들면, 그 상하에 설치된 디지트선 DL(DL1, DL2)과 비트선 BL에 전류 펄스를 흘림으로써 발생하는 자장에 의해 행할 수 있다. 구체적으로는, 비트선 BL과 디지트선 DL1, DL2의 각각에 전류를 흘리면, 이들 주위에 전류 자계가 각각 발생한다. 이들 전류 자계를 합성한 기입 자계에 의해, 자기 저항 효과 소자 C1, C2의 자기 기록층의 자화를 반전시킬 수 있다. 이 기입에서는, 소정 방향으로 자화를 반전시키기 위해, 비트선 BL과 디지트선 DL1, DL2에 대하여, 소정의 방향의 합성 자계가 발생하도록 최적의 방향의 전류 펄스를 적절하게 흘리면 된다.
이와 같이 하면, 비트선과 디지트선 중 어느 하나에만 전류를 흘림으로써 자화 반전을 발생시키는 경우와 비교하여, 배선당 전류량을 저감할 수 있음과 함께, 기입 시의 셀의 선택도 용이해진다. 그 결과, 배선의 피로가 적고, 신뢰성이 높은 자기 메모리를 제공할 수 있다.
도 3은 차동 동작 아키텍처를 이용한 경우의 데이터 기입을 설명하기 위한 개념도이다. 즉, 도 3의 (a)는 비트선 BL의 길이 방향에 수직인 단면도이고, 도 3의 (b)는 길이 방향에 평행인 단면도이다.
도 3에 예시한 자기 저항 효과 소자 C1, C2는, 기록층으로서 작용하는 강자성층(52), 터널 배리어층(54), 자화가 소정의 방향으로 고착된 강자성층(「핀층」 혹은 「자화 고착층」 등으로 칭하는 경우도 있음)(56), 반강자성층(58)을 이 순서대로 적층한 강자성 터널 접합 소자(Tunneling Magneto-Resistance effect: TMR 소자)이다. 여기서, 반강자성층(58)은, 핀층으로서 작용하는 강자성층(56)의 자화를 고착시키는 작용을 갖는다.
또한, 본 발명에서 이용하는 자기 저항 효과 소자 C1, C2는, TMR 소자에 한정되지 않고, 예를 들면, 한쌍의 강자성층 사이에 비자성층을 삽입한 「스핀 밸브 구조」 등도 이용할 수 있다.
기입 시에는, 디지트선 DL1, DL2와, 비트선 BL에 각각 소정의 기입 전류 I를 흘림으로써, 이들의 합성 자장을 자기 저항 효과 소자 C1, C2의 기록층(52)에 인가하여, 자화 스핀을 적절하게 반전시킨다.
2진 정보의 기록, 판독에서 차동 동작을 행하는 경우, 상하의 자기 저항 효과 소자 C1, C2에 대하여 상보적인 데이터를 기입한다. 그리고, 이들을 조합하여 2진 정보 중 어느 하나로서 판독한다.
도 3에서는, 자기 저항 효과 소자 C1, C2의 각 자성층의 자화 스핀의 방법을 화살표로 표시하였다. 도 3에 도시한 구체예의 경우, 상하의 자기 저항 효과 소자 C1, C2의 강자성층(핀층)(56)의 자화는 동일한 방향으로 고착되어 있다. 그리고, 상하의 기록층(52)이 서로 반대 방향이 되도록, 기입을 행한다.
예를 들면, 도 3에 도시한 바와 같이, 자기 저항 효과 소자 C1에 대해서는, 기록층(52)의 자화 방향이 고착층(56)의 자화와 동일한 방향(「병렬」로 칭함)이 되도록 기입을 행하고, 자기 저항 효과 소자 C2에 대해서는, 기록층(52)의 자화 방향이 고착층(56)의 자화와 반대의 방향(「역병렬(antiparallel)」로 칭함)이 되도록 기입을 행한다. 그리고, 이들 자기 저항 효과 소자 C1 및 C2의 출력 전압(혹은 저항 또는 전류)의 차분을 검출한다. 이와 같이 하면, 차동 동작에 의해 출력 신호를 두배로 증가할 수 있어, 높은 S/N비가 얻어진다. 이 동작에 대해서는, 후에, 실시예를 참조하면서 상술한다.
또한, 차동 동작을 행하는 경우에는, 디지트선 DL의 길이축 방향에 대하여 자기 저항 효과 소자 C1, C2의 자화 용이축을 평행하게 배치하는 것이 바람직하다. 즉, 이들 자화 용이축을 비트선 BL에 대하여 수직인 방향으로 한다. 이와 같이 하면, 비트선 BL에 전류 펄스를 흘림으로써 상하의 자기 저항 효과 소자 C1, C2에 인가되는 자장이, 기록층의 자화 용이축에 대하여 평행 혹은 반평행하게 작용하기 때문에, 상하의 자기 저항 효과 소자 C1, C2에 대하여 동시에 기입을 행할 수 있어, 고속 기입이 가능해진다.
또한, 상기 아키텍처에서는, 상하의 디지트선에 전류를 흘리기 때문에, 디지트선을 흐르는 전류의 합계가 통상의 배로 되게 되어, 소비 전력면에서 불리하게 된다. 또한, 전류를 2배로 흘려야만 하기 때문에, 디지트선에 전류를 공급하는 드라이버의 면적이 커져, 칩 면적에 대한, 메모리 영역의 비율(어레이 효율도(Array efficiency))이 작아지게 된다고 하는 점에서도 불리하다.
이 문제를 해결하기 위해서는, 도 4 및 도 5에 도시한 바와 같이, 자기 저항 효과 소자 C1, C2의 상하에 각각 접속되어 있는 디지트선 DL1, DL2의 단부를 단락하여 공통화하면 된다.
즉, 도 4 및 도 5에 도시한 구조의 경우, 비트선 BL의 상하에는, 대칭으로 배치된 복수의 자기 저항 효과 소자 C1, C2가 설치되고, 이들 상하의 자기 저항 효과 소자 C1, C2를 차동 증폭하여, 「1」, 「0」을 검출할 수 있다.
그리고, 이러한 종형 차동 MRAM에서, 비트선 BL에 대략 직행하여 설치된 2개의 디지트선(기입 워드선) DL1, DL2의 단부를 단락하여 1개의 배선으로 한다. 이와 같이 하면, 디지트선 DL1, DL2에 대하여 하나의 전원으로부터 기입 펄스를 보내어 기입을 실시할 수 있다. 즉, 기입 펄스는, 상하의 디지트선 DL1과 DL2를 연속적으로 전파한다. 예를 들면, 디지트선 DL1의 단에 접속된 전원(도시 생략)으로부터, 기입 펄스를 디지트선 DL1로 흘린다. 이 기입 펄스는, 디지트선 DL1을 흐른 후에, 그 타단에 접속된 디지트선 DL2를 흐른다. 그리고, 이 기입 펄스에 의해, 자기 저항 효과 소자 C1, C2에 대하여, 거의 동시에 기입을 행할 수 있다.
이것은, 디지트선 DL1, DL2를 흐르는 전류(전자)의 전달 속도가 108㎝/초로 매우 빠른 것에 기인한다. 예를 들면, 10나노초라는 매우 짧은 기입 펄스를 인가한 경우를 예로 든다. 이 경우에도, 전류의 전달 속도를 고려하면, 이 기입 펄스에 의해 균일한 전류 자장이 인가되는 공간 사이즈 L은, L=108㎝/초×10나노초=1㎝로 된다.
메모리의 칩 면적은, 겨우 1㎠ 정도이고, 그 중에서 메모리 어레이가 차지하는 비율, 즉 어레이 효율도(Array efficiency는 50% 정도이므로, 전류 펄스를 왕복시켜도, 10나노초라는 매우 짧은 시간 동안, 펄스를 인가하면, 상하의 자기 저항 효과 소자 C1, C2에 동시에 기입을 행하는 것이 가능해진다.
즉, 도 4 및 도 5에 예시한 바와 같이, 자기 저항 효과 소자 C1, C2의 상하의 디지트선 DL1, DL2를 메모리 블록의 단에서 단락시켜, 절첩하면 이것이 가능해지는 것을 알 수 있었다.
도 6은 비트선 BL과 디지트선 DL1 사이에 끼워진 자기 저항 효과 소자 C1의 자기 기록층의 자화 M의 반전 방향을 모식적으로 도시하는 평면도이다. 즉, 자화 M의 반전 방향은, 디지트선을 흐르는 전류의 방향에 따라 역전된다. 즉, 도 4 및 도 5의 구성의 경우, 자화 M의 반전 방향은, 상하의 자기 저항 효과 소자 C1, C2에서, 시계 회전 방향과 반시계 회전 방향으로 다르다. 그러나, 아스테로이드 커브는 어느 쪽 방향도 거의 대칭이기 때문에 문제는 없다.
이상, 도 4 내지 도 6을 참조하면서 설명한 바와 같이, 자기 저항 효과 소자 C1, C2의 상하의 디지트선 DL1, DL2의 단부를 단락시켜 공통화하면, 차동 증폭형 아키텍처를 이용해도 전류의 증대가 없어, 소비 전력의 증대나 드라이버의 증대에 수반되는 MRAM 메모리 비트의 용량 감소를 수반하지 않게 된다. 그리고, 높은 Array efficiency를 실현할 수 있다.
한편, 본 발명에 따르면, 상하의 자기 저항 효과 소자 C1, C2의 출력을 조합함으로써, 다치 기록도 가능해진다.
도 7은 본 발명의 다치 기록 메모리 셀을 도시하는 모식도이다. 즉, 도 7의 (a)는 비트선 BL의 길이 방향에 수직인 단면도이고, 도 7의 (b)는 길이 방향에 평행인 단면도이다.
다치 기록을 위해서는, 상하의 자기 저항 효과 소자 C1, C2에 대하여, 각각 독립적으로 기입을 행할 수 있도록 한다. 그리고, 이들의 출력의 차를 연산한다.
예를 들면, 자기 저항 효과 소자 C1 및 C2의 출력을 이하와 같이 가정한다.
《표 1》
역병렬 병렬
C1의 출력 A B
C2의 출력 C D
저항 효과 소자 C1 및 C2에 대하여 독립적으로 기입이 가능한 경우, C2의 출력으로부터 C1의 출력을 뺀 출력차의 조합으로서는, 이하의 4가지의 것이 있을 수 있다.
《표 2》
C1 C2 출력차
역병렬 역병렬 (C-A)
병렬 역병렬 (C-B)
역병렬 병렬 (D-A)
병렬 병렬 (D-B)
따라서, 상하의 자기 저항 효과 소자 C1 및 C2의 출력 A∼D를 적당한 값으로 조절하면, 상기한 4가지의 출력차의 각각이 유의차를 갖고, 4치의 정보를 기록, 재생하는 것이 가능해진다.
이와 같이, 상하의 자기 저항 효과 소자 C1, C2의 출력을 서로 다르게 하기 위해, 도 7의 구체예의 경우, 자기 저항 효과 소자의 구조를 변화시키고 있다. 즉, 상측의 자기 저항 효과 소자 C1은, 강자성 1중 터널 접합을 갖는 데 대하여, 하측의 자기 저항 효과 소자 C2는, 강자성 2중 터널 접합을 갖는다. 이와 같이 한쌍의 자기 저항 효과 소자의 구조를 변화시킴으로써, 출력을 다르게 하여, 안정된 다치 기록이 가능해진다. 단, 상하의 자기 저항 효과 소자의 출력을 다르게 한 구성은 도 7에 도시한 것에 한정되지 않고, 그 외에도, 예를 들면, 상하의 자기 저항 효과 소자의 적층 구조를 서로 다르게 하거나, 혹은, 자기 저항 효과 소자를 구성하는 적어도 어느 하나의 층의 재료나 층 두께를 서로 다르게 해도 된다.
또한, 다치 기록을 위해서는, 상하의 자기 저항 효과 소자 C1, C2에 대하여, 독립적으로 기록하는 것이 요구되기 때문에, 도 7에 도시한 바와 같이, 기록층(52)의 자화 용이축을 비트선 BL의 길이축 방향에 대하여 평행하게 형성하는 것이 바람직하다. 즉, 기록층(52)의 자화 용이축을 디지트선 DL1, DL2에 대하여 수직인 방향으로 배열한다. 이렇게 하면, 디지트선 DL1, DL2에 각각 기입 전류를 독립적으로 흘림으로써, 보다 상하의 자기 저항 효과 소자 C1, C2에 대하여 독립적으로 기입이 가능해져, 다치 기록이 가능해진다.
또한, 도 7에 도시한 다치 기록을 위한 아키텍처에서도, 상하의 디지트선 DL1, DL2에 전류를 흘리기 때문에, 디지트선을 흐르는 전류가 통상의 아키텍처보다 커져, 소비 전력면에서 불리하다. 또한, 전류를 많이 흘려야 하기 때문에, 디지트선에 전류를 공급하는 드라이버의 면적이 커져, 칩 면적에 대한, 메모리 영역의 비율(Array efficiency)이 작아지게 된다고 하는 점에서 불리하다.
이 문제를 해결하기 위해서는, 도 8 내지 도 11에 예시한 바와 같이, 다치 정보가 기록 가능한 종형 차동 MRAM에서, 비트선 BL에 대략 직행하여 설치된 2개의 디지트선 DL1, DL2의 각각의 단부의 한쪽을 스위칭 소자를 통해 단락 가능하게 하면 된다. 즉, 스위칭 소자 Tr1을 온(ON)했을 때에만, 디지트선 DL1과 DL2가 단락된다.
이 역시도, 도 4 내지 도 6에 관하여 상술한 것과 마찬가지로, 디지트선을 흐르는 전류(전자)의 전달 속도가 108㎝/초로 매우 빠른 것에 기인한다. 즉, 상술한 바와 같이, 예를 들면, 10나노초라는 매우 짧은 펄스를 인가한 경우에서도, 이 펄스에 의해 약 1㎝ 사이즈의 공간에서 균일한 전류 자장이 형성된다. 이 사이즈는, 통상의 메모리칩의 메모리 영역을 충분히 커버하는 범위이다. 따라서, 10나노초라는 매우 짧은 기입 펄스를 이용한 경우에도, 상하의 디지트선 DL1, DL2를 단락하여 전류 펄스를 왕복시켜, 상하의 자기 저항 효과 소자 C1, C2에 동시에 기입을 행하는 것이 가능해진다.
단, 다치 기록인 경우에는, 기입 비트에 따라, 스위칭 소자 Tr1을 적절하게 온, 오프할 필요가 있다. 즉, 기입 비트 정보에 따라, 상하의 디지트선 DL1, DL2를 단락하거나, 차단할 필요가 있다.
예를 들면, 상하의 자기 저항 효과 소자 C1, C2에 각각 「0」을 기입하는 경우에는, 도 8의 (a)에 도시한 바와 같이, 스위칭 소자 Tr1을 온으로 하여 상하의 디지트선 DL1, DL2를 단락한다. 그리고, 예를 들면, 디지트선 DL1의 단부에 접속된 전원으로부터 기입 펄스를 인가하여, 이것을 디지트선 DL2까지 흘린다. 이 기입 타이밍은, 도 8의 (c)에 예시한 바와 같다. 즉, 비트선 BL에 기입 펄스를 인가하는 것과 거의 동일한 타이밍에서 스위칭 소자 Tr1을 온하여, 디지트선 DL1, DL2에도 기입 펄스를 흘리면 된다.
또한, 상하의 자기 저항 효과 소자 C1, C2에 각각 「1」을 기입하는 경우에도 거의 마찬가지로, 도 9의 (a)에 도시한 바와 같이, 스위칭 소자 Tr1을 온으로 하여 상하의 디지트선 DL1, DL2를 단락한다. 그리고, 예를 들면, 디지트선 DL2의 단부에 접속된 전원으로부터 기입 펄스를 인가하고, 이것을 디지트선 DL1까지 흘린다. 이 기입 타이밍도, 도 9의 (c)에 예시한 바와 같다. 즉, 비트선 BL에 기입 펄스를 인가하는 것과 거의 동일한 타이밍에서 스위칭 소자 Tr1을 온하여, 디지트선 DL1, DL2에도 기입 펄스를 흘리면 된다.
이에 대하여, 상하의 자기 저항 효과 소자 C1, C2 중 어느 한쪽에 「0」, 다른 한쪽에 「1」을 기입하는 경우에는, 상하의 디지트선 DL1, DL2를 단락할 수 없다.
예를 들면, 도 10의 (a)에 도시한 바와 같이, 상측의 강자성 1중 터널 접합을 갖는 자기 저항 효과 소자 C1에 「0」을 기입하고, 하측의 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자 C2에 「1」을 기입하는 경우에는, 스위칭 소자 Tr1을 오프로 하여 상하의 디지트선 DL1, DL2를 차단한다. 그리고, 디지트선 DL1과 DL2의 단부에 각각 접속된 전원으로부터, 각각 같은 방향으로 기입 펄스를 흘린다.
이 기입 타이밍은, 도 10의 (c)에 예시한 바와 같다. 즉, 비트선 BL에 기입 펄스를 인가하는 것과 거의 동일한 타이밍에서 스위칭 소자 Tr1을 오프로 한다. 그리고, 디지트선 DL1과 DL2에 각각 기입 펄스를 흘리면 된다. 단 이 때, 하나의 전원(도시 생략)으로부터 상하의 디지트선 DL1, DL2에 각각 전류 펄스를 공급하기 위해서는, 도 10의 (c)에 예시한 바와 같이, 기입 타이밍을 어긋나게 할 필요가 있다. 즉, 디지트선 DL1, DL2 중 어느 한쪽에 먼저 전원을 접속하여 기입 전류 펄스를 흘린 후에, 다른 한쪽의 디지트선으로 전원을 전환하여, 기입 펄스를 흘린다.
또한, 상하의 자기 저항 효과 소자 C1, C2에 데이터를 기입할 때에, 이제부터 기입하는 데이터가, 이미 저장되어 있는 데이터와 동일한 경우에는, 반드시 새롭게 기입할 필요는 없다. 즉, 자기 저항 효과 소자 C1 혹은 C2에 저장되어 있는 데이터를 사전에 판독 등으로 조사한 후에, 기입하는 데이터가 동일하면, 기입을 생략하는 것도 가능하다.
스위칭 소자 Tr1은, 적어도, 이들 상하의 디지트선 DL1, DL2에 각각 전류 펄스가 공급되는 동안, 오프 상태로 된다.
또한, 상측의 강자성 1중 터널 접합을 갖는 자기 저항 효과 소자 C1에 「1」을 기입하고, 하측의 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자 C2에 「0」을 기입하는 경우에는, 도 11에 도시한 바와 같이, 스위칭 소자 Tr1을 역시 오프로 한다. 그리고, 각각의 디지트선 DL1, DL2로 전원을 전환하여, 같은 방향의 전류 펄스를 흘리면 된다.
이상, 도 8 내지 도 11에 예시한 바와 같이, 상하의 디지트선 DL1, DL2를 적절하게 단락, 차단 가능하게 하고, 또한, 전원도 이들 각각에 대하여 적절하게 접속 가능하게 하면, 차동 증폭형 아키텍처를 이용해도 전류의 증대가 없어, 소비 전력의 증대, 드라이버의 증대에 수반되는 MRAM 메모리 비트의 용량 감소를 수반하지 않게 된다.
다음으로, 본 발명의 자기 메모리에 이용할 수 있는 자기 저항 효과 소자의 적층 구성의 구체예에 대하여 설명한다.
도 12 및 도 13은 강자성 1중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 도시하는 모식도이다.
즉, 도 12의 자기 저항 효과 소자인 경우, 기초층 BF 위에, 반강자성층 AF, 강자성층 FM1, 터널 배리어층 TB, 강자성층 FM2, 보호층 PB가 이 순서대로 적층되어 있다. 반강자성층 AF에 인접하여 적층된 강자성층 FM1이 자화 고착층(핀층)으로서 작용하고, 터널 배리어층 TB 위에 적층된 강자성층 FM2이 기록층(프리층)으로서 작용한다.
도 13의 자기 저항 효과 소자의 경우, 터널 배리어층 TB의 상하에서, 강자성층 FM과 비자성층 NM과 강자성층 FM이 적층된 적층막 SL이 각각 형성되어 있다. 이 경우에도, 반강자성층 AF와 터널 배리어층 TB 사이에 형성된 적층막 SL이 자화 고착층으로서 작용하고, 터널 배리어층 TB 위에 형성된 적층막 SL이 기록층으로서 작용한다.
도 14 내지 도 16은, 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도이다. 이들 도면에 대해서는, 도 12 및 도 13에 관하여 상술한 것과 마찬가지의 요소에는 동일한 부호를 붙이고 상세한 설명은 생략한다.
도 14 내지 도 16에 예시한 구조의 경우, 모두 2층의 터널 배리어층 TB가 형성되고, 그 상하에 강자성층 FM 혹은, 강자성층 FM과 비자성층 NM과의 적층막 SL이 형성되어 있다. 여기에 예시한 2중 터널 접합 소자인 경우에는, 상하의 반강자성층 AF에 인접하여 적층된 강자성층 FM 혹은 적층막이 자화 고착층으로서 작용하고, 2층의 터널 배리어층 TB 사이에 형성된 강자성층 FM 혹은 적층막 SL이 기록층으로서 작용한다.
이러한 2중 터널 접합을 채용하면, 기록층의 자화 방향에 대한 전류 변화를 크게 할 수 있는 점에서 유리하다.
또한, 본 발명의 자기 메모리에서 이용하는 자기 저항 효과 소자는, 도 12 내지 도 16에 예시한 것에 한정되지 않고, 이들 이외에도 예를 들면, 제1 강자성층과 비자성층과 제2 강자성층을 적층시킨 소위 「스핀 밸브 구조」의 자기 저항 효과 소자 등을 이용할 수도 있다.
자기 저항 효과 소자로서 어느 구조를 채용한 경우에도, 한쪽의 강자성층을, 자화 방향이 실질적으로 고정된 「자화 고착층(「핀층」 등으로 칭하는 경우도 있음)」으로서 작용시키고, 다른쪽의 강자성층을, 외부로부터의 자계를 인가함으로써 자화 방향을 가변으로 한 「자기 기록층」으로서 작용시킬 수 있다.
또한, 후에 상술하는 바와 같이, 판독 방식에 따라서는, 반강자성층에 인접하여 형성된 강자성층을, 기록층으로서 이용할 수도 있다.
이들의 자기 저항 효과 소자에서, 자화 고착층으로서 이용할 수 있는 강자성체로서는, 예를 들면, Fe(철), Co(코발트), Ni(니켈) 또는 이들의 합금이나, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(여기서 R은 희토류, X는 Ca(칼슘), Ba(바륨), Sr(스트론튬) 중 어느 하나를 나타냄) 등의 산화물, 혹은, NiMnSb(니켈·망간· 안티몬), PtMnSb(백금·망간·안티몬) 등의 휘슬러 합금을 이용할 수 있다.
이들 재료로 이루어지는 자화 고착층은, 한 방향 이방성을 갖는 것이 바람직하다. 또한 그 두께는 0.1㎚ 이상 100㎚ 이하인 것이 바람직하다. 또한, 이 강자성층의 막 두께는, 초상자성이 되지 않을 정도의 두께가 필요하며, 0.4㎚ 이상인 것이 보다 바람직하다.
또한, 자화 고착층으로서 이용하는 강자성층에는, 반강자성막을 부가하여 자화를 고착하는 것이 바람직하다. 그와 같은 반강자성막으로서는, Fe(철)-Mn(망간), Pt(백금)-Mn(망간), Pt(백금)-Cr(크롬)-Mn(망간), Ni(니켈)-Mn(망간), Ir(이리듐) -Mn(망간), NiO(산화니켈), Fe2O3(산화철), 또는 상술한 자성 반도체 등을 예로 들 수 있다.
또한, 이들 자성체에는, Ag(은), Cu(구리), Au(금), Al(알루미늄), Mg(마그네슘), Si(실리콘), Bi(비스무스), Ta(탄탈), B(붕소), C(탄소), O(산소), N(질소), Pd(팔라듐), Pt(백금), Zr(지르코늄), Ir(이리듐), W(텅스텐), Mo(몰리브덴), Nb(니오븀), H(수소) 등의 비자성 원소를 첨가하여, 자기 특성을 조절하거나, 그 밖에, 결정성, 기계적 특성, 화학적 특성 등의 각종 물성을 조절할 수 있다.
한편, 자화 고착층으로서, 강자성층과 비자성층과의 적층막을 이용해도 된다. 예를 들면, 도 13 등에 예시한 바와 같은 강자성층/비자성층/강자성층의 3층 구조를 이용할 수 있다. 이 경우, 비자성층을 통해 양측의 강자성층에 반강자성적인 층간의 상호 작용이 기능하는 것이 바람직하다.
보다 구체적으로는, 자성층을 한 방향으로 고착하는 방법으로서, Co(Co-Fe)/Ru(루테늄)/Co(Co-Fe), Co(Co-Fe)/Ir(이리듐)/Co(Co-Fe), Co(Co-Fe)/Os(오스뮴)/Co(Co-Fe), 자성 반도체 강자성층/자성 반도체 비자성층/자성 반도체 강자성층 등의 3층 구조의 적층막을 자화 고착층으로 하고, 또한, 이에 인접하여 반강자성막을 형성하는 것이 바람직하다.
이 경우의 반강자성막으로서도, 상술한 것과 마찬가지로, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3, 자성 반도체 등을 이용할 수 있다. 이 구조를 이용하면, 자화 고착층의 자화가 확실하게 고착되는 것 외에, 자화 고착층으로부터의 누설 자계(stray field)를 감소(혹은 조절)할 수 있고, 자화 고착층을 형성하는 2층의 강자성층의 막 두께를 변화시킴으로써, 자기 기록층(자기 기록층)의 자화 시프트를 조정할 수 있다.
한편, 자기 기록층(프리층)의 재료로서도, 자화 고착층과 마찬가지로, 예를 들면, Fe(철), Co(코발트), Ni(니켈) 또는 이들의 합금이나, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(여기서 R은 희토류, X는 Ca(칼슘), Ba(바륨), Sr(스트론튬) 중 어느 하나를 나타냄) 등의 산화물, 혹은, NiMnSb(니켈·망간·안티몬), PtMnSb(백금·망간·안티몬) 등의 휘슬러 합금 등을 이용할 수 있다.
이들 재료로 이루어지는 자기 기록층으로서의 강자성층은, 막 면에 대하여 대략 평행한 방향의 일축 이방성을 갖는 것이 바람직하다. 또한 그 두께는 0.1㎚ 이상, 100㎚ 이하인 것이 바람직하다. 또한, 이 강자성층의 막 두께는, 초상자성이 되지 않을 정도의 두께가 필요하며, 0.4㎚ 이상인 것이 보다 바람직하다.
또한, 자기 기록층으로서, 연자성층/강자성층의 2층 구조, 또는, 강자성층/연자성층/강자성층의 3층 구조를 이용해도 된다. 자기 기록층으로서, 강자성층/비자성층/강자성층의 3층 구조, 또는 강자성층/비자성층/강자성층/비자성층/강자성층의 5층 구조를 이용하여, 강자성층의 층간의 상호 작용의 강함을 제어함으로써, 메모리 셀인 자기 기록층의 셀 폭이 서브 미크론 이하로 되어도, 전류 자계의 소비 전력을 증대시키지 않는 보다 바람직한 효과가 얻어진다. 5층 구조인 경우, 중간 강자성층은 연자성층, 또는 비자성 원소로 분단된 강자성층을 이용하면 보다 바람직하다.
자화 기록층에서도, 이들 자성체에, Ag(은), Cu(구리), Au(금), Al(알루미늄), Mg(마그네슘), Si(실리콘), Bi(비스무스), Ta(탄탈), B(붕소), C(탄소), O(산소), N(질소), Pd(팔라듐), Pt(백금), Zr(지르코늄), Ir(이리듐), W(텅스텐), Mo(몰리브덴), Nb(니오븀), H(수소) 등의 비자성 원소를 첨가하여, 자기 특성을 조절하거나, 그 밖에, 결정성, 기계적 특성, 화학적 특성 등의 각종 물성을 조절할 수 있다.
한편, 자기 저항 효과 소자로서 TMR 소자를 이용하는 경우에, 자화 고착층과 자화 기록층 사이에 형성되는 터널 배리어층 TB의 재료로서는, Al2O3(산화알루미늄), SiO2(산화실리콘), MgO(산화마그네슘), AlN(질화알루미늄), Bi2O3(산화비스무스), MgF2(불화마그네슘), CaF2(불화칼슘), SrTiO2(산화티탄 스트론튬), AlLaO3(산화란탄 알루미늄), Al-N-O(산화 질화 알루미늄), 비자성 반도체(ZnO, InMn, GaN, GaAs, TiO2, Zn, Te, 또는 이들에 천이 금속이 도핑된 것) 등을 이용할 수 있다.
이들 화합물은, 화학 양론적으로 봐서 완전하게 정확한 조성일 필요는 없고, 산소, 질소, 불소 등의 결손, 혹은 과부족이 존재하여도 된다. 또한, 이 절연층(유전체층)의 두께는, 터널 전류가 흐를 정도로 얇은 것이 바람직하며, 실제로는 10㎚ 이하인 것이 바람직하다.
이러한 자기 저항 효과 소자는, 각종 스퍼터법, 증착법, 분자선 에피택셜법, CVD법 등의 통상의 박막 형성 수단을 이용하여, 소정의 기판 상에 형성할 수 있다. 이 경우의 기판으로서는, 예를 들면, Si(실리콘), SiO2(산화 실리콘), Al2O3(산화 알루미늄), 첨정석, AlN(질화알루미늄), GaAs, GaN 등 각종 기판을 이용할 수 있다.
또한, 기판 위에, 기초층이나 보호층 등으로서, Ta(탄탈), Ti(티탄), Pt(백금), Pd(팔라듐), Au(금), Ti(티탄)/Pt(백금), Ta(탄탈)/Pt(백금), Ti(티탄)/Pd(팔라듐), Ta(탄탈)/Pd(팔라듐), Cu(구리), Al(알루미늄)-Cu(구리), Ru(루테늄), Ir(이리듐), Os(오스뮴), GaAs, GaN, ZnO, TiO2 등의 반도체 기초 등으로 이루어지는 층을 형성해도 된다.
이상, 본 발명의 자기 메모리에서 이용하는 자기 저항 효과 소자의 적층 구조에 대하여 설명하였다.
또한, 본 발명에서의 자기 저항 효과 소자 C1, C2의 자기 기록층에 기입되는 자화 방향은, 반드시 직선형일 필요는 없고, 자기 기록층의 평면 형상에 따라, 「엣지 도메인」 등을 갖고 굴곡진 것으로 해도 된다.
도 17은, 자기 저항 효과 소자의 자기 기록층의 평면 형상과, 그것에 대응하는 자화 방향을 예시한 모식도이다. 즉, 자기 저항 효과 소자의 자기 기록층은, 예를 들면, 도 17의 (a)에 도시한 바와 같이, 장방형의 한쪽의 대각 양단에 돌출부를 부가한 형상이나, 도 17의 (b)에 도시한 바와 같은 평행 사변형, 도 17의 (c)에 도시한 바와 같은 마름모형, 도 17의 (d)에 도시한 바와 같은 타원형, 도 17의 (e)에 도시한 엣지 경사형 등의 각종 형상으로 할 수 있다. 그리고, 도 17의 (a) 및 (b)에 예시한 바와 같은 비대칭 형상인 경우, 「엣지 도메인」의 형성에 따라서, 자화 방향은 굴곡지게 된다. 본 발명에서는, 이러한 자기 기록층을 이용해도 된다. 이들 비대칭 형상은, 포토리소그래피에서 이용하는 레티클의 패턴 형상을 비대칭 형상으로 함으로써 용이하게 제작할 수 있다.
또한, 자기 기록층을 도 17의 (a)∼도 17의 (c), (e)에 도시한 형상으로 패터닝하는 경우, 실제로는 각부가 둥글게 되는 경우가 많지만, 그와 같이 각부가 둥글게 되어도 된다. 또한 여기서, 자기 기록층에는, 자화 방향이 일축을 따른 방향으로 실질적으로 규정되는 일축 이방성이 부여되는 것이 바람직하다. 이를 위해, 자기 기록층의 폭 W와 길이 L의 비 L/D는 1.2보다 큰 것이 바람직하고, 이와 같이 하면, 길이 L의 방향을 따른 일축 이방성이 형성되기 쉽다.
이상, 본 발명의 자기 메모리의 기본 구성 및 거기에 이용하는 자기 저항 효과 소자에 대하여 설명하였다.
다음으로, 본 발명의 자기 메모리의 셀 구조에 대하여 구체예를 들어 설명한다.
도 18은 CMOS를 이용한 경우의 본 발명의 아키텍처 구조를 도시하는 모식도이다.
스위칭 소자로서 CMOS(Complementary Metal-Oxide-Semiconductor)를 이용하는 경우, 판독 시에는, 하부 선택 트랜지스터 CMOS를 온으로 하여, 비트선 BL을 통해 각각의 자기 저항 효과 소자 C1, C2에 감지 전류를 흘리고, 판독용 배선 M1, M2로부터 추출하여 증폭기 SA에 의해 차동 동작을 행한다.
또한, 자기 저항 효과 소자 C1, C2에의 기입은, 직교하는 비트선 BL과 디지트선 DL1, DL2에 각각 기입 전류를 흘림으로써 행한다. 그리고, 도 3 및 도 4에 관하여 상술한 바와 같이, 자기 저항 효과 소자 C1, C2의 기록층(52)의 자화 용이축의 방향을 변화시킴으로써, 차동 동작형 혹은 다치 메모리형의 메모리를 형성할 수 있다.
또한, 한층 더한 초대용량화 메모리를 실현하기 위해서는, 메모리 어레이를 적층화할 수 있는 아키텍처를 이용하여, 다층화하는 것이 바람직하다.
도 19는, 본 발명에서 이용할 수 있는 아키텍처의 제2 구체예를 도시하는 모식도이다. 즉, 도 19는 메모리 어레이의 단면 구조를 도시한다. 이 아키텍처에서는, 판독/기입용 비트선 BL에 자기 저항 효과 소자 C가 병렬로 접속되어 있다. 각각의 자기 저항 효과 소자 C의 타단에는, 다이오드 D를 통해 판독/기입용 워드선 W가 접속되어 있다.
판독 시에는, 목적하는 자기 저항 효과 소자 C에 접속되어 있는 비트선 BL과 디지트선 DL을 각각 선택 트랜지스터 STB, STw에 의해 선택하고 감지 증폭기 SA에 의해 전류를 검출한다.
또한, 기입 시에는, 역시 목적하는 자기 저항 효과 소자 C에 접속되어 있는 비트선 BL과 디지트선 DL을 선택 트랜지스터 STB, STw에 의해 선택하여, 기입 전류를 흘린다. 이 때에, 비트선 BL과 디지트선 DL에 각각 발생하는 자계를 합성한 기입 자계가 자기 저항 효과 소자 C의 자기 기록층의 자화를 소정의 방향으로 향하게 함으로써, 기입할 수 있다.
다이오드 D는, 이들 판독 시 혹은 기입 시에, 매트릭스 형상으로 배선되어 있는 다른 자기 저항 효과 소자 C를 통해 흐르는 우회 전류를 차단하는 역할을 갖는다.
도 20은 도 19의 아키텍처를 이용하여 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도이다.
또한, 도 21은 도 19의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도이다.
또한, 도 20 및 도 21에서는, 간단화를 위해, 비트선 BL, 자기 저항 효과 소자 C, 다이오드 D, 디지트선 DL만을 나타내고, 이들 이외의 요소는 생략하였다. 도 21은, 한쌍의 자기 저항 효과 소자 C1, C2의 출력 전압을 변화시키기 위해서, 자기 저항 효과 소자 C1은 강자성 1중 터널 접합으로 하고, 다른쪽의 자기 저항 효과 소자 C2는 강자성 2중 터널 접합을 이용한 경우를 예시하고 있다. 이들 메모리 셀의 동작 원리는, 도 1 내지 도 19에 관하여 상술한 것과 마찬가지로 할 수 있다.
여기서, 배선(디지트선 DL, 비트선 BL)의 재료로서는, 예를 들면 Cu(구리)를 이용하고, 후에 기술하는 바와 같이 자성체로 이루어지는 피복층을 부여하는 것이 바람직하다. 피복층의 재료로서는, FeOx(산화철), CoZnNb(코발트 아연 니오븀) 등의 자성 비정질 재료, CoFeNi(코발트 니켈), NiFe(니켈 철), 퍼멀로이 등의 자성 합금을 이용할 수 있다.
또한, 도 21의 (a) 및 (b)에서는, 다치 기록의 용이화를 위해, 상측의 자기 저항 효과 소자 C1을 1중 터널 접합, 하측의 자기 저항 효과 소자 C2를 2중 터널 접합으로 하고, 이들의 출력을 서로 다르게 한 경우를 예시하였다. 그러나, 이 대신에, 자기 저항 효과 소자 C2로서, 도 21의 (c)에 예시한 바와 같은 1중 터널 접합을 이용해도 된다. 이 경우, 상측의 자기 저항 효과 소자 C1과 비교하여, 예를 들면, 어느 하나의 층의 재료 혹은 층 두께를 변화시킴으로써, 자기 저항 효과 소자 C1과는 다른 출력을 얻을 수 있다. 이와 같이 해도, 다치 기록을 용이하게 할 수 있다.
다음으로, 본 발명의 자기 메모리에 채용할 수 있는 아키텍처의 제3 구체예에 대하여 설명한다.
도 22는 메모리 어레이를 적층화할 수 있는 아키텍처의 제3 구체예를 도시하는 모식도이다. 즉, 도 22는 메모리 어레이의 단면 구조를 도시한다.
이 아키텍처에서는, 판독/기입용 비트선 BLw와 판독용 비트선 BLr 사이에 복수의 자기 저항 효과 소자 C가 병렬로 접속된 「사다리형」의 구성으로 되어 있다. 또한, 각각의 자기 저항 효과 소자 C에 근접하여, 기입 워드선 W가 비트선과 교차하는 방향으로 배선되어 있다.
자기 저항 효과 소자에의 기입은, 판독/기입용 비트선 BLw에 기입 전류를 흘림으로써 발생하는 자계와, 기입 디지트선 DL에 기입 전류를 흘림으로써 발생하는 자계와의 합성 자계를 자기 저항 효과 소자의 자기 기록층에 작용시킴으로써, 행할 수 있다.
한편, 판독 시에는, 비트선 BLw 및 BLr 사이에서 전압을 인가한다. 그렇게 하면, 이들 사이에서 병렬로 접속되어 있는 모든 자기 저항 효과 소자에 전류가 흐른다. 이 전류의 합계를 감지 증폭기 SA에 의해 검출하면서, 목적하는 자기 저항 효과 소자에 근접한 워드선 W에 기입 전류를 인가하여, 목적하는 자기 저항 효과 소자의 자기 기록층의 자화를 소정의 방향으로 재기입한다. 이 때의 전류 변화를 검출함으로써, 목적하는 자기 저항 효과 소자의 판독을 행할 수 있다.
즉, 재기입의 자기 기록층의 자화 방향이 재기입 후의 자화 방향과 동일하면, 감지 증폭기 SA에 의해 검출되는 전류는 변화되지 않는다. 그러나, 재기입 전후로 자기 기록층의 자화 방향이 반전되는 경우에는, 감지 증폭기 SA에 의해 검출되는 전류가 자기 저항 효과에 의해 변화된다. 이와 같이 하여 재기입 전의 자기 기록층의 자화 방향, 즉 저장 데이터를 판독할 수 있다.
단, 이 방법은, 판독 시에 저장 데이터를 변화시키는, 소위 「파괴 판독」에 대응한다.
이에 대하여, 자기 저항 효과 소자의 구성을, 자화자유층/절연층(비자성층)/자기 기록층의 구조로 하는 경우에는, 소위 「비파괴 판독」이 가능하다. 즉, 이 구조의 자기 저항 효과 소자를 이용하는 경우에는, 자기 기록층에 자화 방향을 기록하고, 판독 시에는, 자화 자유층의 자화 방향을 적절하게 변화시켜 감지 전류를 비교함으로써, 자기 기록층의 자화 방향을 판독할 수 있다. 단 이 경우에는, 자기 기록층의 자화 반전 자계보다 자화 자유층의 자화 반전 자계쪽이 작아지도록 설계할 필요가 있다.
도 23의 (a)는 도 22의 아키텍처를 이용하여 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도이다. 또한, 도 23의 (b)는 그 자기 저항 효과 소자 C1, C2의 적층 구조를 예시하는 모식도이다. 차동 동작형인 경우에는, 상하의 자기 저항 효과 소자 C1, C2의 구조를 이와 같이 일치시켜, 동일한 출력이 얻어지도록 할 수 있다.
또한, 도 24의 (a)는 도 22의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도이다. 또한, 도 23 및 도 24에서도, 간단화를 위해, 비트선 BL, 자기 저항 효과 소자 C, 디지트선 DL만을 나타내고, 이들 이외의 요소는 생략하였다. 이들 메모리 셀의 동작 원리는, 도 1 내지 도 19에 관하여 상술한 것과 마찬가지로 할 수 있다.
도 24의 (a)에 예시한 메모리 셀에서도, 한쌍의 자기 저항 효과 소자 C1, C2의 출력 전압을 변화시키기 위해, 도 24의 (b)에 도시한 바와 같이, 자기 저항 효과 소자 C1은 강자성 1중 터널 접합으로 하고, 다른 한쪽의 자기 저항 효과 소자 C2는 강자성 2중 터널 접합을 이용할 수 있다. 또는, 도 24의 (c)에 도시한 바와 같이, 하측의 자기 저항 효과 소자 C2도 1중 터널 접합으로 하면서, 그 적어도 어느 하나의 층의 재료 혹은 층 두께를 상측의 소자 C1과는 다르게 함으로써, C1과는 다른 출력을 얻도록 해도 된다.
여기서도, 배선(디지트선 DL, 비트선 BL)의 재료로서는, 예를 들면 Cu(구리)를 이용하여, 후에 기술하는 바와 같이 자성체로 이루어지는 피복층을 부여하는 것이 바람직하다. 피복층의 재료로서는, FeOx(산화철), CoZnNb(코발트 아연 니오븀) 등의 자성 비정질 재료, CoFeNi(코발트 니켈), NiFe(니켈 철), 퍼멀로이 등의 자성 합금을 이용할 수 있다.
다음으로, 본 발명의 자기 메모리에 채용할 수 있는 아키텍처의 제4 구체예에 대하여 설명한다.
도 25는 메모리 어레이를 적층화할 수 있는 아키텍처의 제4 구체예를 도시하는 모식도이다. 즉, 도 25는 메모리 어레이의 단면 구조를 도시한다.
이 아키텍처에서는, 판독/기입용 비트선 BLw에 복수의 자기 저항 효과 소자 C가 병렬로 접속되고, 이들 자기 저항 효과 소자의 타단에는, 각각 판독용 비트선 BLr이 매트릭스 형상으로 접속되어 있다.
또한, 이들 판독용 비트선 BLr에 근접하여, 기입용 디지트선 DL이 배선되어 있다.
자기 저항 효과 소자에의 기입은, 판독/기입용 비트선 BLw에 기입 전류를 흘림으로써 발생하는 자계와, 기입 디지트선 DL에 기입 전류를 흘림으로써 발생하는 자계와의 합성 자계를 자기 저항 효과 소자의 자기 기록층에 작용시킴으로써, 행할 수 있다.
한편, 판독 시에는, 선택 트랜지스터 ST에 의해 비트선 BLw와 BLr을 선택함으로써, 목적하는 자기 저항 효과 소자에 감지 전류를 흘려 감지 증폭기 SA에 의해 검출할 수 있다.
도 26은 도 25의 아키텍처를 이용하여 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도이다.
또한, 도 27은 도 25의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도이다. 또한, 도 26 및 도 27에서도, 간단화를 위해, 비트선 BL, 자기 저항 효과 소자 C, 디지트선 DL만을 나타내고, 이들 이외의 요소는 생략하였다. 이들 메모리 셀의 동작 원리는, 도 1 내지 도 19에 관하여 상술한 것과 마찬가지로 할 수 있다.
또한, 도 27에 예시한 메모리 셀에서도, 한쌍의 자기 저항 효과 소자 C1, C2의 출력 전압을 변화시키기 위해, 자기 저항 효과 소자 C1은 강자성 1중 터널 접합으로 하고, 다른 한쪽의 자기 저항 효과 소자 C2는 강자성 2중 터널 접합을 이용하고 있다.
도 27의 (a)에 예시한 메모리 셀에서도, 한쌍의 자기 저항 효과 소자 C1, C2의 출력 전압을 변화시키기 위해, 도 27의 (b)에 도시한 바와 같이, 자기 저항 효과 소자 C1은 강자성 1중 터널 접합으로 하고, 다른 한쪽의 자기 저항 효과 소자 C2는 강자성 2중 터널 접합을 이용할 수 있다. 또는, 도 27의 (c)에 도시한 바와 같이, 하측의 자기 저항 효과 소자 C2도 1중 터널 접합으로 하면서, 그 적어도 어느 하나의 층의 재료 혹은 층 두께를 상측의 소자 C1과는 다르게 함으로써, C1과는 다른 출력을 얻도록 해도 된다.
또한, 배선(디지트선 DL, 비트선 BL)의 재료나, 그 주위에 형성하는 2피복층에 대해서도, 도 19 내지 도 24에 관하여 상술한 것과 마찬가지이다.
다음으로, 본 발명의 자기 메모리에 채용할 수 있는 아키텍처의 제5 구체예에 대하여 설명한다.
도 28은 본 발명을 적용할 수 있는 아키텍처의 제5 구체예를 도시하는 모식도이다. 즉, 도 28은 메모리 어레이의 단면 구조를 도시한다. 판독용 비트선 BLr이 리드 L을 통해 자기 저항 효과 소자에 접속되고, 자기 저항 효과 소자의 바로 아래에는 기입용 디지트선이 배선되어 있는 점이 다르다. 이와 같이 하면, 자기 저항 효과 소자와 디지트선을 도 25의 구조보다 접근시킬 수 있다. 그 결과로서, 디지트선으로부터의 기입 자계를 자기 저항 효과 소자에 대하여 보다 효과적으로 작용시킬 수 있다.
도 29 내지 도 31은, 도 28의 아키텍처를 이용하여 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도이다.
또한, 도 32는 도 28의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도이다. 또한, 도 29 및 도 32에서도, 간단화를 위해, 비트선 BL, 자기 저항 효과 소자 C, 디지트선 DL만을 나타내고, 이들 이외의 요소는 생략하였다.
또한, 도 32에 예시한 메모리 셀에서도, 한쌍의 자기 저항 효과 소자 C1, C2의 출력 전압을 변화시키기 위해, 자기 저항 효과 소자 C1은 강자성 1중 터널 접합으로 하고, 다른 한쪽의 자기 저항 효과 소자 C2는 강자성 2중 터널 접합을 이용하고 있다. 이들 메모리 셀의 동작 원리는, 도 1 내지 도 19에 관하여 상술한 것과 마찬가지로 할 수 있다.
여기서, 도 29에 도시한 메모리 셀은, 자기 저항 효과 소자 C1, C2로서 강자성 1중 터널 접합 소자를 이용한 것이다.
또한, 도 30에 도시한 메모리 셀은, 자기 저항 효과 소자 C1, C2로서 강자성 2중 터널 접합 소자를 이용한 것이다.
한편, 도 31에 도시한 메모리 셀은, 자기 저항 효과 소자 C1, C2로서, 강자성 1중 터널 접합을 갖고, 또한 기록층을 강자성층 FM과 비자성층 NM과 강자성층 FM의 3층 구조로 한 것이다.
또한, 도 32의 (a) 및 (b)에서는, 다치 기록의 용이화를 위해, 상측의 자기 저항 효과 소자 C1을 1중 터널 접합, 하측의 자기 저항 효과 소자 C2를 2중 터널 접합으로 하여, 이들 출력을 서로 다르게 한 경우를 예시하였다. 그러나, 이 대신에, 자기 저항 효과 소자 C2로서, 도 32의 (c)에 예시한 바와 같은 1중 터널 접합을 이용해도 된다. 이 경우, 상측의 자기 저항 효과 소자 C1과 비교하여, 예를 들면, 어느 하나의 층의 재료 혹은 층 두께를 변화시킴으로써, 자기 저항 효과 소자 C1과는 다른 출력을 얻을 수 있다. 이와 같이 해도, 다치 기록을 용이하게 할 수 있다.
다음으로, 본 발명의 메모리 셀의 배선에 형성할 수 있는 피복층 SM에 대하여 설명한다.
도 33 내지 도 35는, 피복층 SM을 형성한 메모리 셀을 예시하는 모식도이다. 즉, 각 도의 (a)는 그 비트선 BL의 길이 방향에 수직인 단면도, 각 도의 (b)는 길이 방향에 평행인 단면도이다.
도 33은, 도 1에 도시한 메모리 셀에서 피복층 SM을 형성한 경우를 예시한 것으로, 배선(디지트선 DL, 비트선 BL)의 외주부에, 자성체로 이루어지는 피복층 SM이 부여되어 있다. 즉, 강철(Cu) 등으로 이루어지는 배선(디지트선 DL, 비트선 BL)의 외주 중에서, 기입 자계를 방출할 필요가 없는 부분을 자성체로 이루어지는 피복층 SM으로 피복하고 있다. 이와 같이 하면, 디지트선 DL이나 비트선 BL로부터 방출되는 기입 자계에 의한 기입 크로스토크, 즉 가로 방향이나 적층 방향으로 인접하는 다른 자기 저항 효과 소자에 대한 불필요한 기입을 방지할 수 있다.
따라서, 피복층 SM은 자계의 누설을 방지하는 작용을 갖고, 그 재료로서는, FeOx(산화철), CoZnNb(코발트 아연 니오븀) 등의 자성 비정질 재료, CoFeNi(코발트 니켈), NiFe(니켈 철), 퍼멀로이 등의 자성 합금을 이용할 수 있다.
또한, 이 피복층 SM은, 도 34에 예시한 바와 같이, 자기 저항 효과 소자 C1, C2의 측면에까지 연장시켜 형성해도 된다. 이와 같이 하면, 기입용 디지트선 DL1, DL2로부터의 기입 자계의 방산을 효과적으로 방지하여, 자기 저항 효과 소자 C1, C2의 기록층에 효율적으로 집중시키는 것도 가능해진다. 이 때, 자성 합금으로 이루어지는 피복층 SM은, 소위 「자기 요크」로서의 작용도 갖는다. 따라서, 피복층 SM을, 자기 저항 효과 소자 C1, C2의 기록층의 근방까지 연장시키면, 이들 피복층 SM을 통해, 기입 전류 자계를 기록층에 집중시켜, 기입 효율을 더욱 개선할 수도 있다.
또한, 도 34와 같이 피복층 SM을 연장시키는 경우에는, 연장부는 반드시 일체가 아니어도 된다. 즉, 디지트선 DL1, DL2의 주위를 피복하는 피복층 SM 부분과, 자기 저항 효과 소자 C1, C2의 근방에 형성된 피복층 SM 부분은, 자기적으로 결합되어 있으면 되고, 이들 부분의 사이에 공간 혹은 다른 재료가 개재되어 있어도 된다.
도 35는 도 29에 도시한 메모리 셀에서 피복층 SM을 형성한 경우를 예시한다. 즉, 배선(디지트선 DL, 비트선 BL)의 외주부에, 자성체로 이루어지는 피복층 SM이 부여되어 있다. 이와 같이 하면, 역시, 디지트선 DL이나 비트선 BL로부터 방출되는 기입 자계에 의한 기입 크로스토크, 즉 가로 방향이나 적층 방향으로 인접하는 다른 자기 저항 효과 소자에 대한 불필요한 기입을 방지할 수 있다.
또한, 이 구체예의 경우에도, 도 34에 예시한 바와 같이, 피복층 SM을 자기 저항 효과 소자 C1, C2의 측면까지 연장시킴으로써, 기입 자계의 방산을 방지하여, 자기 요크로서 기록층에 전류 자계를 집중시키는 효과가 얻어진다.
도 36은 도 29에 예시한 차동 동작형 아키텍처의 메모리 셀을 적층한 자기 메모리의 단면 구조를 예시하는 모식도이다. 이와 같이, 매트릭스 형상의 차동 동작형 메모리 셀을 적층함으로써, 높은 집적도의 대용량 메모리를 실현할 수 있다. 또한, 이러한 적층 구조는, 도 29에 예시한 아키텍처에 한정되지 않고, 그 밖에 상술한 어느 차동 동작형의 아키텍처에 대해서도 마찬가지로 가능하다.
도 37은 도 24에 예시한 다치 기록형 아키텍처의 메모리 셀을 적층한 자기 메모리의 단면 구조를 예시하는 모식도이다. 다치 기록형인 경우에도, 이와 같이, 매트릭스 형상의 메모리 셀을 적층함으로써, 높은 집적도의 대용량 메모리를 실현할 수 있다. 또한, 이러한 적층 구조는, 도 24에 예시한 다치 기록형 아키텍처에 한정되지 않고, 그 밖에 상술한 어느 다치 기록형의 아키텍처에 대해서도 마찬가지로 가능하다.
도 37의 (a)에 예시한 메모리 셀에서도, 한쌍의 자기 저항 효과 소자 C1, C2의 출력 전압을 변화시키기 위해, 도 37의 (b)에 도시한 바와 같이, 자기 저항 효과 소자 C1은 강자성 1중 터널 접합으로 하고, 다른 한쪽의 자기 저항 효과 소자 C2는 강자성 2중 터널 접합을 이용할 수 있다. 또는, 도 37의 (c)에 도시한 바와 같이, 하측의 자기 저항 효과 소자 C2도 1중 터널 접합으로 하면서, 그 적어도 어느 하나의 층의 재료 혹은 층 두께를 상측의 소자 C1과는 다르게 함으로써, C1과는 다른 출력을 얻도록 해도 된다.
또한 한편, 본 발명에서는, 차동 동작 혹은 다치 기록을 행하기 위해 조합하여 이용하는 한쌍의 자기 저항 효과 소자 C1, C2를 비트선 BL의 상하에 설치함으로써 상하의 자기 저항 효과 소자 사이의 배선 경로 등의 변동을 억제할 수 있으며, 또한, 판독용 배선 M1, M2 등에 대해서도 그 배선 구조를 적용함으로써, 경로 길이나 기생 용량 등의 배선 환경을 균일하게 할 수 있다.
도 38은 판독용 배선 M1 및 M2의 배선 환경을 균일하게 할 수 있는 메모리 단면 구조를 도시하는 모식도이다. 즉, 자기 메모리는, 복수의 메모리 셀을 매트릭스 형상으로 집적하여 형성하며, 이것을 복수의 메모리 블록 MB로 분할하고, 이들 메모리 블록 MB 사이에서, 판독용 배선 M1, M2를 교차시킨다. 즉, 판독용 배선 M1, M2는 메모리 블록마다 상하 관계가 반전되도록 배선되어 있다.
여기서, 「메모리 블록」이란, 예를 들면 256개와 같은 소정 수로 이루어지는 인접하는 메모리 셀의 집단으로, 자기 메모리를 복수의 메모리 블록의 조합으로 하여 구성하는 것이다. 단, 하나의 자기 메모리에 포함되는 메모리 블록의 메모리 셀의 수는, 모든 메모리 블록에서 동일할 필요는 없다.
도 38에 도시한 바와 같이 하면, 판독용 배선 M1, M2의 배선 길이나, 기생 용량 등의 배선 환경을 실질적으로 동일하게 할 수 있다. 즉, 신호 레벨의 저하량이나, 전송 속도의 지연량 등을 동일하게 할 수 있다. 그 결과로서, 비트선 BL의 상하에 설치된 한쌍의 자기 저항 효과 소자 C1, C2로부터의 판독 신호의 레벨 저하나 지연량을 일치시킬 수 있어, 차동 동작이나 다치 기록을 안정적으로 실행할 수 있다.
또한, 도 38에 예시한 바와 같은 배선 환경의 균일화를 위한 구조는, 판독용 배선 M1, M2에 한정되지 않고, 그 밖에, 메모리 셀의 구조에 따라, 비트선이나 워드선 등에 대해서도 마찬가지로 실시하여 마찬가지의 효과가 얻어진다.
<실시예>
이하, 실시예를 참조하면서 본 발명의 실시 형태에 대하여 더욱 상세히 설명한다.
(제1 실시예)
우선, 본 발명의 제1 실시예로서, 도 33에 예시한 단순 매트릭스 구조의 메모리 어레이를 기본으로 하여, 3×3개의 세로로 2개의 TMR 셀을 갖는 메모리 셀을 2층 적층시킨 자기 메모리를 형성하였다. 단, 본 실시예에서는, 상측의 자기 저항 효과 소자 C1을 1중 터널 접합, 하측의 자기 저항 효과 소자 C2를 2중 터널 접합으로 하였다.
이 자기 메모리의 구조에 대하여, 그 제조 수순에 따라 설명하면, 이하와 같다.
우선, 도시하지 않은 기판 상에, 하층의 배선 M2 및 디지트선 DL2로서, 구리(Cu)로 이루어지는 두께 1㎛의 배선층을 다마신 기법에 의해 제작하였다. 그러한 후에, 절연층을 CVD(Chemical Vapor Deposition)법으로 제작하고 비아를 R IE(Reactive Ion Etching)법으로 제작한 후, CMP(Chemical Mechanical Polishing)를 행하여, 평탄화를 행하였다.
그 후, 하부 접속 배선 MX2, 강자성 2중 터널 접합을 갖는 TMR 소자 C2의 적층 구조막을 스퍼터법에 의해 성막하였다. 그 각 층의 재질 및 층 두께는, 하측으로부터 순서대로,
Ta(30㎚)/Ru(3㎚)/Ir-Mn(8㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(3㎚)/AlOx(1㎚)/CoFeNi(2㎚)/Cu(1.5㎚)/CoFeNi(2㎚)/AlOx(1㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(3㎚)/IrMn(8㎚)/Ta(9㎚)/Ru(30㎚)로 하였다.
다음으로, 최상층의 Ru(루테늄)층을 하드 마스크로서 이용하여, 염소계의 에칭 가스를 이용한 RIE에 의해 하측의 Ru/Ta 배선층 M2까지 적층 구조막을 에칭함으로써, TMR 소자 C2의 고립 패턴을 제작하였다.
그 다음에, RIE를 이용하여 Ru/Ta로 이루어지는 배선 MX2까지 선택적으로 에칭함으로써, 하층의 접속 배선 MX2를 형성하였다.
그 후, 절연체로서 SiOx를 저온 테오스법에 의해 퇴적하고 CMP에 의해 평탄화한 후, 비트선 BL을 성막, 패터닝에 의해 형성하였다.
그 후, 강자성 1중 터널 접합을 갖는 TMR 소자 C1의 적층 구조막을 스퍼터법에 의해 성막하였다. 그 각 층의 재질 및 층 두께는, 하측으로부터 순서대로,
Ta(5㎚)/CoFeNi(2㎚)/Cu(1.5㎚)/CoFeNi(2㎚)/AlOx(1㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(3㎚)/IrMn(8㎚)/Ta(9㎚)/Ru(30㎚)로 하였다.
상술한 것과 마찬가지 방법으로 TMR 소자 C1을 형성하고, 평탄화를 행한 후, 접속 배선 MX1을 성막, 패터닝을 행하였다.
그 후, 비아를 마찬가지의 방법으로 형성하고, 도금법을 이용하여 구리(Cu) 배선 DL1, M1을 형성하였다.
그 후, 자장을 인가할 수 있는 열 처리로에 도입하여, TMR 소자 C1, C2의 자기 기록층(52)에 일축 이방성을, 자기 고착층(56)에 일축 이방성을 각각 도입하였다. 이 때에, 메모리를 차동 동작형으로 하는 경우에는, 디지트 DL의 길이 방향과 동일한 방향으로 일축 이방성을 부여하고, 메모리를 다치 기록형으로 하는 경우에는 비트선 BL의 길이와 동일한 방향으로 일축 이방성을 부여하였다.
이와 같이 하여 제작한 본 발명의 자기 메모리에서, 신호 출력을 측정하여, 차동 동작, 다치화의 효과를 조사하는 실험을 행하였다.
도 39는 본 실시예에서 얻어진 자기 저항 효과 소자 C1, C2의 출력 전압의 측정값을 나타내는 표이다. 즉, TMR 소자 C1 및 C2에 대하여, 역병렬 상태에서의 출력 전압 VAP와, 병렬 상태에서의 출력 전압 VP를 나타내었다. 이 결과로부터도 알 수 있는 바와 같이, 2중 접합을 갖는 TMR 소자 C2쪽이 역병렬 상태와 병렬 상태와의 출력차가 커진다.
도 40은 본 실시예의 메모리 셀에서 차동 동작형의 동작을 행한 결과를 나타내는 그래프이다. 디지트선 DL1, DL2에 소정의 전류를 흘리면서, 도 40의 (a)에 예시한 바와 같이 비트선 BL에 대하여 펄스형의 기입 전류 펄스를 흘린다. 이렇게 함으로써, TMR 소자 C1 및 C2의 기록층(52)에 동시에 반대 방향의 기입을 실시하여, 2진 정보 중의 「1」에 대응하는 정보를 기록할 수 있다.
다음으로, 비트선 BL에 대하여 반대 방향의 기입 전류 펄스를 흘림으로써, TMR 소자 C1 및 C2의 기록층을 각각 반대 방향으로 자화시키는 기입을 행한다. 이에 의해, 2진 정보 중의 「0」에 대응하는 정보를 기록할 수 있다.
이와 같이 하여 얻어지는 「1」과 「0」의 출력차는, 차동 동작을 행한 경우에는 250㎷에 달한다. 이것은, TMR 소자 C2에 단독으로 기입을 행한 경우의 출력차(Va-Vb)인 170㎷와, TMR 소자 C1에 단독으로 기입을 행한 경우의 출력차(Vc-Vd)인 80㎷를 적산한 것과 같다.
즉, 차동 동작을 행함으로써, 2진 정보의 출력차를 크게 취할 수 있어, 높은 S/N비로 기록, 재생을 행할 수 있다. 그리고, 본 발명에 따르면, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 근접시켜 적층함으로써, 이들 소자 C1, C2에 대하여 배선 환경을 실질적으로 동일하게 하여, 차동 동작한 경우의 기입 자계나 판독 값의 「어긋남」 등의 문제를 해소할 수 있다.
또한, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 적층함으로써, 자기 메모리를 컴팩트하고 또한 간략한 구성으로 하여, 고집적화도 용이하게 할 수 있다.
다음으로, 도 41은 본 실시예의 메모리 셀에서 다치 기록의 동작을 행한 결과를 나타내는 그래프이다. 다치 기록 동작인 경우에는, 비트선 BL에 전류를 흘리면서, 도 41의 (a)에 도시한 바와 같이, 디지트선 DL1, DL2에 기입 전류 펄스를 적절하게 흘림으로써, 상하의 자기 저항 효과 소자 C1, C2에 대하여 적절하게, 독립적으로 기입을 행한다.
도 41의 (a)에 예시한 기입 펄스에 대응하여, 자기 저항 효과 소자 C1, C2를 차동 동작, 즉 이들의 출력의 차를 취함으로써 얻어지는 신호 출력은, 도 41의 (b)에 도시한 바와 같다.
즉, 우선, 상하의 자기 저항 효과 소자 C1, C2의 양방을 역병렬 상태로 한 경우, 그 출력차는 Va-Vd, 즉 160㎷로 된다. 이것을 「0」 레벨로 한다.
또한, 자기 저항 효과 소자 C2를 역병렬, 자기 저항 효과 소자 C1을 병렬로 한 경우에는, 출력차는 Va-Vc, 즉 80㎷로 된다. 이것을 「1」 레벨로 한다.
또한, 자기 저항 효과 소자 C2를 병렬, 자기 저항 효과 소자 C1을 역병렬로 한 경우에는, 출력차는 Vb-Vd, 즉 -10㎷로 된다. 이것을 「2」 레벨로 한다.
그리고, 자기 저항 효과 소자 C2 및 C1 모두 병렬로 한 경우에는, 출력차는 Vb-Vc, 즉 -90㎷로 된다. 이것을 「3」 레벨로 한다.
즉, 본 실시예에서는, 「0」∼「3」의 4치의 데이터를 80㎷ 내지 90㎷의 간격으로 설정할 수 있어, 데이터간에 충분한 분해능을 공급하여, 확실하고 또한 용이하게 4치 정보의 기록, 재생이 가능해진다.
그리고, 본 발명에 따르면, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 근접시켜 적층함으로써, 이들 소자 C1, C2에 대하여 배선 환경을 실질적으로 동일하게 하여, 다치 기록 동작을 행한 경우의 기입 자계나 판독값의 「어긋남」 등의 문제를 해소할 수 있다.
또한, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 적층함으로써, 다치 기록형 자기 메모리를 컴팩트하고 또한 간략한 구성으로 하여, 고집적화도 용이하게 할 수 있다.
(제2 실시예)
다음으로, 본 발명의 제2 실시예로서, 도 24에 도시한 「사다리형」 구조의 메모리 어레이를 기본으로 하여, 3×3개의 세로로 2개의 TMR 셀을 갖는 메모리 셀을 2층 적층시킨 자기 메모리를 형성하였다. 또한, 본 실시예에서도, 도 24의 (b)에 도시한 바와 같이, 상측의 자기 저항 효과 소자 C1을 1중 터널 접합형으로 하고, 하측의 자기 저항 효과 소자 C2를 2중 터널 접합형으로 하였다.
이 자기 메모리의 구조에 대하여, 그 제조 수순에 따라 설명하면, 이하와 같다.
도시하지 않은 기판 상에, 우선, 하층의 디지트선 DL2로서, 구리(Cu)로 이루어지는 두께 1㎛의 배선층을 다마신 기법에 의해 제작하였다. 그러한 후에, 절연층을 CVD법으로 제작한 후, CMP에 의해 평탄화를 행하였다. 그 후, 하층의 비트선 BL1로서, Cu/Ta로 이루어지는 두께 1㎛의 배선층을 스퍼터법에 의해 성막하고, 강자성 터널 접합을 갖는 TMR 소자 C2의 적층 구조막을 스퍼터법에 의해 성막하였다.
TMR 소자 C2의 각 층의 재질 및 층 두께는, 하측으로부터 순서대로,
Ta(2㎚)/Ru(3㎚)/Pt-Mn(12㎚)/CoFe(2.5㎚)/Ru(1㎚)/CoFe(3㎚)/AlOx(1㎚)/CoFeNi(1.8㎚)/Ru(1.5㎚)/CoFeNi(1.8㎚)/AlOx(1㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(2.5㎚)/IrMn(9㎚)/Ta(9㎚)/Ru(30㎚)로 하였다.
다음으로, 최상층의 Ru(루테늄)층을 하드 마스크로서 이용하여, 염소계의 에칭 가스를 이용한 RIE에 의해 하측의 Ru/Ta/Cu 배선층 BL1까지 적층 구조막을 에칭함으로써, TMR 소자 C2의 고립 패턴을 제작하였다.
그 다음에, RIE를 이용하여 Ru/Ta/Cu로 이루어지는 BL1 배선까지 선택적으로 에칭함으로써, 하층의 비트선 BL1을 형성하였다.
그 후, 절연체로서 SiOx를 저온 테오스법에 의해 퇴적하고 CMP에 의해 평탄화한 후, 비트선 BL2를 성막, 패터닝에 의해 형성하였다.
그 후, 강자성 1중 터널 접합을 갖는 TMR 소자 C1의 적층 구조막을 스퍼터법에 의해 성막하였다. 그 각 층의 재질 및 층 두께는, 하측으로부터 순서대로,
Ta(10㎚)/CoFeNi(2㎚)/Ru(1.5㎚)/CoFeNi(2㎚)/AlOx(1㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(2.2㎚)/IrMn(8㎚)/Ta(9㎚)/Ru(30㎚)로 하였다.
TMR 소자 C2와 마찬가지의 방법으로 TMR 소자 C1을 형성하고, 평탄화를 행한 후, 비트선 BL3을 성막, 패터닝을 행하였다.
이 후의 프로세스는, 제1 실시예에 관하여 상술한 것과 개략적으로 마찬가지이기 때문에 그 설명은 생략한다.
그 후, 자장을 인가할 수 있는 열 처리로에 도입하여, TMR 소자 C1, C2의 자기 기록층(52)에 일축 이방성을, 자기 고착층(56)에 일축 이방성을 각각 도입하였다. 이 때에, 메모리를 차동 동작형으로 하는 경우에는, 디지트 DL의 길이 방향과 동일한 방향으로 일축 이방성을 부여하고, 메모리를 다치 기록형으로 하는 경우에는 비트선 BL의 길이와 동일한 방향으로 일축 이방성을 부여하였다.
이와 같이 하여 제작한 본 발명의 자기 메모리에서, 신호 출력을 측정하여, 차동 동작, 다치화의 효과를 조사하는 실험을 행하였다.
도 42는, 본 실시예에서 얻어진 자기 저항 효과 소자 C1, C2의 출력 전압의 측정값을 나타내는 표이다. 즉, TMR 소자 C1 및 C2에 대하여, 역병렬 상태에서의 출력 전압 VAP와, 병렬 상태에서의 출력 전압 VP를 나타내었다. 이 결과로부터도 알 수 있는 바와 같이, 2중 접합을 갖는 TMR 소자 C2쪽이 역병렬 상태와 병렬 상태와의 출력차가 커진다.
도 43은 본 실시예의 메모리 셀에서 차동 동작형의 동작을 행한 결과를 나타내는 그래프이다. 디지트선 DL1, DL2에 소정의 전류를 흘리면서, 도 43의 (a)에 도시한 바와 같이 비트선 BL에 대하여 펄스 형상의 기입 전류 펄스를 흘린다. 이렇게 함으로써, TMR 소자 C1 및 C2의 기록층(52)에 동시에 반대 방향으로 기입을 실시하여, 2진 정보 중의 「1」에 대응하는 정보를 기록할 수 있다.
다음으로, 비트선 BL에 대하여 반대 방향의 기입 전류 펄스를 흘림으로써, TMR 소자 C1 및 C2의 기록층을 각각 반대 방향으로 자화시키는 기입을 행한다. 이에 의해, 2진 정보 중의 「0」에 대응하는 정보를 기록할 수 있다.
이와 같이 하여 얻어지는 「1」과 「0」의 출력차는, 차동 동작을 시킨 경우에는 280㎷에 달한다. 이것은, TMR 소자 C2에 단독으로 기입이 행해진 경우의 출력차(Va-Vb)인 185㎷와, TMR 소자 C1에 단독으로 기입을 행한 경우의 출력차(Vc-Vd)인 95㎷를 적산한 것과 같다.
즉, 본 실시예에서도, 차동 동작을 행함으로써, 2진 정보의 출력차를 크게 취할 수 있어, 높은 S/N비로 기록, 재생을 행할 수 있다. 그리고, 본 실시예에서도, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 근접시켜 적층함으로써, 이들 소자 C1, C2에 대하여 배선 환경을 실질적으로 동일하게 하여, 차동 동작한 경우의 기입 자계나 판독값의 「어긋남」 등의 문제를 해소할 수 있다.
또한, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 적층함으로써, 자기 메모리를 컴팩트하고 또한 간략한 구성으로 하여, 고집적화도 용이하게 할 수 있다.
다음으로, 도 44는 본 실시예의 메모리 셀에서 다치 기록의 동작을 행한 결과를 나타내는 그래프이다. 다치 기록 동작인 경우에는, 비트선 BL에 전류를 흘리면서, 도 44의 (a)에 도시한 바와 같이, 디지트선 DL1, DL2에 기입 전류 펄스를 적절하게 흘림으로써, 상하의 자기 저항 효과 소자 C1, C2에 대하여 적절하게, 독립적으로 기입을 행한다.
도 44의 (a)에 예시한 기입 펄스에 대응하여, 자기 저항 효과 소자 C1, C2를 차동 동작, 즉 이들의 출력의 차를 취함으로써 얻어지는 신호 출력은, 도 44의 (b)에 도시한 바와 같다.
즉, 우선, 상하의 자기 저항 효과 소자 C1, C2의 양방을 역병렬 상태로 한 경우, 그 출력차는 Va-Vd, 즉 187.5㎷로 된다. 이것을 「0」 레벨로 한다.
또한, 자기 저항 효과 소자 C2를 역병렬, 자기 저항 효과 소자 C1을 병렬로 한 경우에는, 출력차는 Va-Vc, 즉 92.5㎷로 된다. 이것을 「1」 레벨로 한다.
또한, 자기 저항 효과 소자 C2를 병렬, 자기 저항 효과 소자 C1을 역병렬로 한 경우에는, 출력차는 Vb-Vd, 즉 2.5㎷로 된다. 이것을 「2」 레벨로 한다.
그리고, 자기 저항 효과 소자 C2 및 C1 모두 병렬로 한 경우에는, 출력차는 Vb-Vc, 즉 -92.5㎷로 된다. 이것을 「3」 레벨로 한다.
즉, 본 실시예에서는, 「0」∼「3」의 4치의 데이터를 90㎷ 내지 95㎷의 간격으로 설정할 수 있어, 데이터간에 충분한 분해능을 제공하여, 확실하며 또한 용이하게 4치 정보의 기록, 재생이 가능해진다.
그리고, 본 실시예에서도, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 근접시켜 적층함으로써, 이들 소자 C1, C2에 대하여 배선 환경을 실질적으로 동일하게 하여, 다치 기록 동작을 행한 경우의 기입 자계나 판독값의 「어긋남」 등의 문제를 해소할 수 있다.
또한, 공통의 비트선 BL의 상하에 이들 자기 저항 효과 소자 C1, C2를 적층함으로써, 다치 기록형 자기 메모리를 컴팩트하고, 또한 간략한 구성으로 하여, 고집적화도 용이하게 할 수 있다.
(제3 실시예)
다음으로, 본 발명의 제3 실시예로서, 도 4 및 도 5에 예시한 배선 구조를 갖는 자기 메모리의 전체 구성에 대하여 설명한다.
도 45는 본 실시예의 자기 메모리의 전체 구성을 예시하는 개념도이다. 즉, 도 4 내지 도 6에 관하여 상술한 바와 같이, 본 발명에서는, 작동 동작하는 한쌍의 자기 저항 효과 소자 C1, C2의 상하에 설치된 디지트선 DL1, DL2의 단을 단락함으로써, 하나의 전원으로 기입 펄스를 공급할 수 있다.
이러한 배선 구조를 갖는 자기 메모리는, 도 45에 예시한 바와 같이, 메모리 어레이(110)의 양단, 즉 비트선의 배선 방향의 양단에는, 비트선 BL에 전류를 공급하기 위한 드라이버와, 비트선 BL로 전류를 흡입하기 위한 싱커를 갖는다.
본 발명에서는, 비트선 BL에 대하여, 정, 역 양방향의 전류를 흘리기 때문에, 메모리 어레이(110)의 양단에 드라이버(210, 230)가 각각 설치되어 있다. 또한, 마찬가지로 싱커(220, 240)가 메모리 어레이(110)의 양단에 설치되어 있다.
드라이버(210)로부터 비트선 BL에 공급된 전류는 싱커(240)로 흡입된다. 또한, 드라이버(230)로부터 비트선 BL에 공급된 전류는, 싱커(220)로 흡입된다.
한편, 디지트선 DL1, DL2의 배선 방향에 대하여 살펴보면, 메모리 어레이(110)의 일단에만, 드라이버(310) 및 싱커(320)가 설치되어 있다. 이것은, 도 4 내지 도 6에 관하여 상술한 바와 같이, 상하의 디지트선 DL1, DL2의 다단을 단락하여, 하나의 배선 경로를 구성하고 있기 때문이다. 따라서, 드라이(310)로부터 디지트선 DL1, DL2 중 어느 한쪽에 공급된 전류는, 메모리 어레이(110)의 다단에 설치된 단락부를 통해, 디지트선 DL1, DL2 중 어느 다른 한쪽으로 유입 반환되어, 싱커(320)에 의해 흡입된다.
본 실시예에 따르면, 상하 2쌍의 디지트선 DL1, DL2에 대하여, 하나의 드라이버(310) 및 싱커(320)로 전류를 흘릴 수 있다. 그 결과, 드라이버나 싱커를 증설할 필요가 없어, 메모리 어레이의 점유율 즉, Array efficiency를 높게 할 수 있다.
(제4 실시예)
다음으로, 본 발명의 제4 실시예로서, 도 8 내지 도 11에 예시한 배선 구조를 갖는 자기 메모리의 전체 구성에 대하여 설명한다.
도 46은 본 실시예의 자기 메모리의 전체 구성을 예시하는 개념도이다. 즉, 도 8 내지 도 11에 관하여 상술한 바와 같이, 본 발명에서는, 다치 기록을 위해 작동 동작하는 한쌍의 자기 저항 효과 소자 C1, C2의 상하에 설치된 디지트선 DL1, DL2의 일단에 스위칭 소자 Tr1을 설치하여 적절하게 단락함으로써, 하나의 전원으로 기입 펄스를 공급하는 것이 가능해진다.
이러한 배선 구조를 갖는 자기 메모리인 경우에도, 도 46의 (a)에 예시한 바와 같이, 메모리 어레이(110)의 양단, 즉 비트선의 배선 방향의 양단에는, 비트선 BL에 전류를 공급하기 위한 드라이버와, 비트선 BL로부터 전류를 흡입하기 위한 싱커를 갖는다.
이것은, 도 45에 관하여 상술한 바와 같이, 비트선 BL에 대하여, 정, 역 양방향의 전류를 흘리기 때문이며, 메모리 어레이(110)의 양단에 드라이버(210, 230)가 각각 설치되어 있다. 또한, 마찬가지로 싱커(220, 240)가 메모리 어레이(110)의 양단에 설치되어 있다.
한편, 디지트선 DL1, DL2의 배선 방향에 대하여 살펴보면, 메모리 어레이(110)의 양단에, 스위칭부(400, 410)를 통해 드라이버(310, 330) 및 싱커(320, 340)가 설치되어 있다. 이것은, 도 8 내지 도 11에 관하여 상술한 바와 같이, 기록 모드에 따라, 디지트선에 흘리는 전류의 방향을 변화시킬 필요가 있기 때문이다.
즉, 도 8 및 도 9에 관하여 상술한 바와 같이, 디지트선의 타단에 설치된 스위칭 소자 Tr1을 온으로 하여 단락시켜, 드라이버(310)로부터 디지트선 DL1, DL2 중 어느 한쪽에 전류를 흘리고, 디지트선 중 어느 다른 한쪽으로 싱커(320)에 전류를 흡입할 필요가 있다. 스위칭부(400)를 동작시킴으로써, 전류를 흘리는 방향에 따라, 드라이버(310)와 싱커(320)를 각각 디지트선 DL1, DL2 중 어느 한쪽으로 전환하여 접속한다.
또한, 도 10 및 도 11에 관하여 상술한 바와 같이, 스위칭 소자 Tr1을 오프하여 상하의 디지트선을 차단하고, 이들 디지트선에 동일한 방향의 기입 전류를 흘리는 경우도 있다. 이 때, 전류를 공급하는 측의 스위칭부(410, 420)를 순차적으로 전환함으로써, 드라이버(310, 330) 중 어느 하나로부터 상하의 디지트선 DL1, DL2로 순차적으로 기입 전류 펄스를 공급할 수 있다. 이 전류는, 디지트선 DL1, DL2의 타단에 스위칭부를 통해 접속된 싱커로 흡입된다.
본 실시예에 따르면, 상하 2쌍의 디지트선 DL1, DL2에 대하여, 2조의 드라이버 및 싱커로 전류를 흘릴 수 있다. 그 결과, 드라이버나 싱커를 증설할 필요가 없어, 메모리 어레이의 점유율 즉, Array efficiency를 높게 유지할 수 있다.
이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대하여 설명하였다. 그러나, 본 발명은, 이들 구체예에 한정되는 것은 아니다. 예를 들면, 자기 저항 효과 소자를 구성하는 강자성체층, 절연막, 반강자성체층, 비자성 금속층, 전극 등의 구체적인 재료나, 막 두께, 형상, 치수 등에 관해서는, 당업자가 적절하게 선택함으로써 본 발명을 마찬가지로 실시하여, 마찬가지의 효과를 얻을 수 있는 것도 본 발명의 범위에 포함된다.
마찬가지로, 본 발명의 자기 메모리를 구성하는 비트선, 디지트선, 워드선, 피복층, 선택 트랜지스터, 다이오드를 비롯한 각 요소의 구조, 재질, 형상, 치수에 대해서도, 당업자가 적절하게 선택함으로써 본 발명을 마찬가지로 실시하여, 마찬가지의 효과를 얻을 수 있는 것도 본 발명의 범위에 포함된다.
그 밖에, 본 발명의 실시 형태로서 상술한 자기 메모리를 기초로 하여, 당업자가 적절하게 설계 변경하여 실시할 수 있는 모든 자기 메모리도 마찬가지로 본 발명의 범위에 속한다.
본 발명에 따르면, 기록, 판독의 조건의 변동의 영향이 적은 아키텍처를 갖는 자기 메모리를 제공 할 수 있다.
도 1은 본 발명의 자기 메모리의 단위 셀의 적층 구조를 단순화하여 도시한 모식 단면도.
도 2는 한쌍의 자기 저항 효과 소자 C1, C2를, 비트선 BL의 길이 방향을 따라 「어긋나게」 설치한 구체예를 도시하는 모식도.
도 3은 차동 동작 아키텍처를 이용한 경우의 데이터의 기입을 설명하기 위한 개념도.
도 4는 자기 저항 효과 소자 C1, C2의 상하에 각각 접속되어 있는 디지트선 DL1, DL2의 단부를 단락하여 공통화한 배선 구조를 도시하는 모식도.
도 5는 자기 저항 효과 소자 C1, C2의 상하에 각각 접속되어 있는 디지트선 DL1, DL2의 단부를 단락하여 공통화한 배선 구조를 도시하는 모식도.
도 6은 비트선 BL과 디지트선 DL1 사이에 끼워진 자기 저항 효과 소자 C1의 자기 기록층의 자화 M의 반전 방향을 모식적으로 도시하는 평면도.
도 7은 본 발명의 다치 기록 메모리 셀을 도시하는 모식도.
도 8은 다치 정보가 기록 가능한 종형 차동 MRAM에서, 비트선 BL에 대략 직행하여 설치된 2개의 디지트선 DL1, DL2의 각각의 단부의 한쪽을 스위칭 소자를 통해 단락 가능하게 한 배선 구조를 도시하는 모식도.
도 9는 다치 정보가 기록 가능한 종형 차동 MRAM에서, 비트선 BL에 대략 직행하여 설치된 2개의 디지트선 DL1, DL2의 각각의 단부의 한쪽을 스위칭 소자를 통해 단락 가능하게 한 배선 구조를 도시하는 모식도.
도 10은 다치 정보가 기록 가능한 종형 차동 MRAM에서, 비트선 BL에 대략 직행하여 설치된 2개의 디지트선 DL1, DL2의 각각의 단부의 한쪽을 스위칭 소자를 통해 단락 가능하게 한 배선 구조를 도시하는 모식도.
도 11은 다치 정보가 기록 가능한 종형 차동 MRAM에서, 비트선 BL에 대략 직행하여 설치된 2개의 디지트선 DL1, DL2의 각각의 단부의 한쪽을 스위칭 소자를 통해 단락 가능하게 한 배선 구조를 도시하는 모식도.
도 12는 강자성 1중 접합을 갖는 자기 저항 효과 소자의 단면 구조를 도시하는 모식도.
도 13은 강자성 1중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 도시하는 모식도.
도 14는 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도.
도 15는 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도.
도 16은 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도.
도 17은 자기 저항 효과 소자의 자기 기록층의 평면 형상과, 그것에 대응하는 자화 방향을 예시한 모식도.
도 18은 CMOS를 이용한 경우의 본 특허의 아키텍처 구조를 도시하는 도면.
도 19는 본 발명에서 이용할 수 있는 아키텍처의 제2 구체예를 도시하는 모식도.
도 20은 도 19의 아키텍처를 이용하여 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도.
도 21은 도 19의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도.
도 22는 메모리 어레이를 적층화할 수 있는 아키텍처의 제3 구체예를 도시하는 모식도.
도 23은 도 22의 아키텍처를 이용하여 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도.
도 24는 도 22의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도.
도 25는 메모리 어레이를 적층화할 수 있는 아키텍처의 제4 구체예를 도시하는 모식도.
도 26은 도 25의 아키텍처를 이용하여 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도.
도 27은 도 25의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도.
도 28은 본 발명에서 이용할 수 있는 아키텍처의 제5 구체예를 도시하는 모식도.
도 29는 도 28의 아키텍처를 이용하여 자기 저항 효과 소자 C1, C2로서 강자성 1중 터널 접합 소자에 의해 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도.
도 30은 도 28의 아키텍처를 이용하여 자기 저항 효과 소자 C1, C2로서 강자성 2중 터널 접합 소자에 의해 구성한 차동 동작형 메모리 셀을 도시하는 단면 모식도.
도 31은 도 28의 아키텍처를 이용하여 자기 저항 효과 소자 C1, C2로서 강자성 1중 터널 접합을 갖고, 또한 기록층을 강자성층 FM과 비자성층 NM과 강자성층 FM의 3층 구조로 한 차동 동작형 메모리 셀을 도시하는 단면 모식도.
도 32는 도 28의 아키텍처를 이용하여 구성한 다치 기록형 메모리 셀을 도시하는 단면 모식도.
도 33은 피복층 SM을 형성한 메모리 셀을 예시하는 모식도.
도 34는 피복층 SM을 형성한 메모리 셀을 예시하는 모식도.
도 35는 피복층 SM을 형성한 메모리 셀을 예시하는 모식도.
도 36은 도 29에 예시한 차동 동작형 아키텍처의 메모리 셀을 적층한 자기 메모리의 단면 구조를 예시하는 모식도.
도 37은 도 24에 예시한 다치 기록형 아키텍처의 메모리 셀을 적층한 자기 메모리의 단면 구조를 예시하는 모식도.
도 38은 판독용 배선 M1 및 M2의 배선 환경을 균일하게 할 수 있는 메모리 단면 구조를 도시하는 모식도.
도 39는 본 발명의 제1 실시예에서 얻어진 자기 저항 효과 소자 C1, C2의 출력 전압의 측정값을 나타내는 표.
도 40은 차동 동작형의 동작을 행한 결과를 나타내는 그래프.
도 41은 다치 기록형의 동작을 행한 결과를 나타내는 그래프.
도 42는 본 발명의 제2 실시예에서 얻어진 자기 저항 효과 소자 C1, C2의 출력 전압의 측정값을 나타내는 표.
도 43은 차동 동작형의 동작을 행한 결과를 나타내는 그래프.
도 44는 다치 기록형의 동작을 행한 결과를 나타내는 그래프.
도 45는 본 발명의 제3 실시예의 자기 메모리의 전체 구성을 예시하는 개념도.
도 46은 본 발명의 제4 실시예의 자기 메모리의 전체 구성을 예시하는 개념도.
<도면의 주요 부분에 대한 부호의 설명>
BL : 비트선
C1, C2 : 저항 효과 소자
DL1, DL2 : 디지트선
M1, M2 : 판독용 배선
STB : 선택 트랜지스터
52, 56 : 강자성층
54 : 터널 배리어층
58 : 반강자성층

Claims (23)

  1. 제1 방향으로 연장되는 제1 배선과,
    상기 제1 배선 위에 형성되는 제1 자기 저항 효과 소자와,
    상기 제1 배선 아래에 형성되는 제2 자기 저항 효과 소자와,
    상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
    상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제3 배선
    을 포함하며,
    상기 제2 및 제3 배선에 각각 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자의 기록층에 대하여 전류 자계를 인가함으로써 2진 정보 중 어느 하나를 기록하고,
    상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호의 차분을 검출함으로써, 2진 정보 중 어느 하나로서 판독하며,
    상기 제1 및 제2 자기 저항 효과 소자 각각은, 상기 제1 방향에 대하여 대략 수직인 방향으로 자화가 실질적으로 고착된 강자성체로 이루어지는 자화 고착층을 갖고,
    상기 제1 배선의 상하에 위치하는 자기 저항 효과 소자의 각각에서, 상기 기록층이 상기 자화 고착층보다도 상기 제1 배선에 가까이 위치하며, 각각의 기록층의 자화 방향이 서로 반대인 것을 특징으로 하는 자기 메모리.
  2. 제1항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층의 상기 자화 방향도, 상기 제1 방향에 대하여 대략 수직인 것을 특징으로 하는 자기 메모리.
  3. 제1항에 있어서,
    상기 2진 정보 중 어느 하나의 기록 시에, 상기 제1 배선에 상기 전류를 흘림으로써, 상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층의 자화를 서로 반대 방향으로 하는 것을 특징으로 하는 자기 메모리.
  4. 제1항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는 대략 동일한 구조를 갖는 것을 특징으로 하는 자기 메모리.
  5. 제1항에 있어서,
    상기 제1 자기 저항 효과 소자에 접속되어, 그 출력 신호를 검출하기 위한 제1 판독용 배선과,
    상기 제2 자기 저항 효과 소자에 접속되어, 그 출력 신호를 검출하기 위한 제2 판독용 배선
    을 더 포함하며,
    상기 제1 및 제2 판독용 배선은, 메모리 블록마다 상하 관계가 반전되도록 형성되는 것을 특징으로 하는 자기 메모리.
  6. 제1항에 있어서,
    제1 및 제2 자기 저항 효과 소자의 상기 기록층은, 그 자화가 소정의 축을 따른 방향으로 용이해지는 일축 이방성을 갖는 것을 특징으로 하는 자기 메모리.
  7. 제1항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는, 상기 제1 배선에 대하여 대략 상하 대칭인 위치 관계로 설치되는 것을 특징으로 하는 자기 메모리.
  8. 제1항에 있어서,
    상기 제2 및 제3 배선은 상기 제1 방향에 대하여 대략 수직인 방향으로 연장되는 것을 특징으로 하는 자기 메모리.
  9. 제1 방향으로 연장되는 제1 배선과,
    상기 제1 배선 위에 형성되는 제1 자기 저항 효과 소자와,
    상기 제1 배선 아래에 형성되는 제2 자기 저항 효과 소자와,
    상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
    상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제3 배선
    을 포함하며,
    상기 제2 배선의 일단과 상기 제3 배선의 일단이 단락되어 하나의 전류 경로가 형성되며,
    상기 하나의 전류 경로로 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자의 기록층에 대하여 전류 자계를 인가함으로써 2진 정보 중 어느 하나를 기록하고,
    상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호를 검출하며,
    상기 제1 및 제2 자기 저항 효과 소자 각각은, 상기 제1 방향에 대하여 대략 수직인 방향으로 자화가 실질적으로 고착된 강자성체로 이루어지는 자화 고착층을 갖고,
    상기 제1 배선의 상하에 위치하는 자기 저항 효과 소자의 각각에서, 상기 기록층이 상기 자화 고착층보다도 상기 제1 배선에 가까이 위치하며, 각각의 기록층의 자화 방향이 서로 반대인 것을 특징으로 하는 자기 메모리.
  10. 제9항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층의 상기 자화 방향도, 상기 제1 방향에 대하여 대략 수직인 것을 특징으로 하는 자기 메모리.
  11. 제9항에 있어서,
    상기 2진 정보 중 어느 하나의 기록 시에, 상기 제1 배선에 상기 전류를 흘림으로써, 상기 제1 및 제2 자기 저항 효과 소자의 기록층의 자화를 서로 반대 방향으로 하는 것을 특징으로 하는 자기 메모리.
  12. 제9항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는 대략 동일한 구조를 갖는 것을 특징으로 하는 자기 메모리.
  13. 제1 방향으로 연장되는 제1 배선과,
    상기 제1 배선 위에 형성되는 제1 자기 저항 효과 소자와,
    상기 제1 배선 아래에 형성되는 제2 자기 저항 효과 소자와,
    상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
    상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제3 배선과,
    상기 제1 배선에 전류를 흘리면서 상기 제2 및 제3 배선 중 적어도 어느 하나에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자 중 적어도 어느 하나의 기록층에 대하여 전류 자계를 인가함으로써 다치 정보 중 어느 하나를 기록하는 기록 회로와,
    상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호의 차분을 검출함으로써, 다치 정보 중 어느 하나로서 판독하는 판독 회로
    를 포함하는 것을 특징으로 하는 자기 메모리.
  14. 제13항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자 각각은, 상기 제1 방향에 대하여 대략 평행 또는 반평행한 방향으로 자화가 실질적으로 고착된 강자성체로 이루어지는 자화 고착층을 갖고,
    상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층의 상기 자화 방향도, 상기 제1 방향에 대하여 대략 평행 또는 반평행한 것을 특징으로 하는 자기 메모리.
  15. 제13항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는 서로 다른 구조를 갖는 것을 특징으로 하는 자기 메모리.
  16. 제13항에 있어서,
    상기 제1 자기 저항 효과 소자에 접속되어, 그 출력 신호를 검출하기 위한 제1 판독용 배선과,
    상기 제2 자기 저항 효과 소자에 접속되어, 그 출력 신호를 검출하기 위한 제2 판독용 배선
    을 더 포함하며,
    상기 제1 및 제2 판독용 배선은 메모리 블록마다 상하 관계가 반전되도록 형성되는 것을 특징으로 하는 자기 메모리.
  17. 제13항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층은, 그 자화가 소정의 축을 따른 방향으로 용이해지는 일축 이방성을 갖는 것을 특징으로 하는 자기 메모리.
  18. 제13항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는, 상기 제1 배선에 대하여 대략 상하 대칭인 위치 관계로 설치되는 것을 특징으로 하는 자기 메모리.
  19. 제13항에 있어서,
    상기 제2 및 제3 배선은 상기 제1 방향에 대하여 대략 수직인 방향으로 연장되는 것을 특징으로 하는 자기 메모리.
  20. 제1 방향으로 연장되는 제1 배선과,
    상기 제1 배선 위에 형성되는 제1 자기 저항 효과 소자와,
    상기 제1 배선 아래에 형성되는 제2 자기 저항 효과 소자와,
    상기 제1 배선의 상측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제2 배선과,
    상기 제1 배선의 하측에서, 상기 제1 방향과 교차하는 방향으로 연장되는 제3 배선과,
    상기 제2 배선의 일단과 상기 제3 배선의 일단 사이에 접속된 스위칭 소자와,
    상기 스위칭 소자의 접속 동작에 의해 상기 제2 배선의 상기 일단과 상기 제3 배선의 상기 일단이 단락되어 하나의 전류 경로를 형성한 상태에서, 상기 하나의 전류 경로로 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자의 기록층에 대하여 전류 자계를 인가함으로써 다치 정보 중 어느 하나를 기록하는 한편, 상기 스위칭 소자의 차단 동작에 의해 상기 제2 배선의 상기 일단과 상기 제3 배선의 상기 일단이 차단된 상태에서, 상기 제2 배선과 상기 제3 배선 중 적어도 어느 하나에 전류를 흘리면서 상기 제1 배선에 전류를 흘려 상기 제1 및 제2 자기 저항 효과 소자 중 적어도 어느 하나의 기록층에 대하여 전류 자계를 인가함으로써 다치 정보의 다른 어느 하나를 기록하는 기록 회로와,
    상기 제1 배선을 통해 상기 제1 및 제2 자기 저항 효과 소자에 감지 전류를 흘림으로써 얻어지는 이들 자기 저항 효과 소자로부터의 출력 신호를 검출하는 판독 회로
    를 포함하는 것을 특징으로 하는 자기 메모리.
  21. 제20항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자 각각은, 상기 제1 방향에 대하여 대략 평행 또는 반평행한 방향으로 자화가 실질적으로 고착된 강자성체로 이루어지는 자화 고착층을 갖고,
    상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층의 상기 자화 방향도, 상기 제1 방향에 대하여 대략 평행 또는 반평행한 것을 특징으로 하는 자기 메모리.
  22. 제20항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자는 서로 다른 구조를 갖는 것을 특징으로 하는 자기 메모리.
  23. 제20항에 있어서,
    상기 제1 및 제2 자기 저항 효과 소자의 상기 기록층은, 그 자화가 소정의 축을 따른 방향으로 용이해지는 일축 이방성을 갖는 것을 특징으로 하는 자기 메모리.
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