JP3949900B2 - 磁気記憶素子、磁気記憶装置および携帯端末装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶素子、磁気記憶装置およびそれを用いた携帯端末装置に関する。
【０００２】
【従来の技術】
近年、２つの磁性金属層の間に一層の誘電体を挿入したサンドイッチ膜において、膜面に垂直方向にトンネル電流を流し、このトンネル電流を利用して抵抗変化を読み取ることのできる磁気抵抗効果素子、いわゆる強磁性トンネル接合素子（ＴＭＲ素子）が見出されている。
【０００３】
強磁性トンネル接合は、２０％以上の磁気抵抗変化率が得られるようになったことから（J. Appl. Phys. 79,4724(1996)参照）、磁気へッドや磁気抵抗効果記憶装置（USP 5,640,343, USP 5,734,605 参照）への応用の可能性が高まってきた。この強磁性トンネル接合は、薄い０．４ｎｍ〜２．０ｎｍ厚のＡｌ層を強磁性電極上に成膜した後、表面を純酸素または酸素グロー放電、または酸素ラジカルに曝すことによつて、ＡｌＯｘからなるトンネルバリア層を形成している。
【０００４】
また、上記強磁性１重トンネル接合の一方の強磁性層に反強磁性層を付与し、その一方の強磁性層を磁化固定層とした構造を有する強磁性１重トンネル接合が提案されている（特開平１０−４２２７参照）。しかし、この強磁性トンネル接合素子（強磁性１重トンネル接合）でも、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やすと磁気抵抗変化率（ＭＲ比）がかなり減少するという問題が同様に存在する。
【０００５】
また、誘電体中に分散した磁性粒子を介した強磁性トンネル接合、または、強磁性２重トンネル接合が提案されている（特願平９−２６０７４３、Phys. Rev. B 56(10)，R5747(1997)、応用磁気学会誌23,4-2,(1999)、Appl. Phys. Lett. 73(19)，2829(1998)参照）。これらにおいても、２０％以上の磁気抵抗変化率が得られるようになったことから、磁気へッドや磁気抵抗効果記憶装置への応用の可能性が出てきた。
【０００６】
これら強磁性２重トンネル接合では、強磁性１重トンネル接合に比べて、バイアス電圧にともなうＭＲ比の低下が少ないため、大きな出力が得られるという特徴を有している。
【０００７】
これら強磁性１重および２重トンネル接合を用いた磁気記憶素子は不揮発であり、書き込み読み出し時間が１０ nsec 以下と速く，書き換え回数が１０15回以上、セルサイズもＤＲＡＭ並みに小さくできる潜在能力を有する。
【０００８】
特に、強磁性２重トンネル接合を用いた磁気記憶素子は、上述したように、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられるため、大きな出力電圧がとれ、磁気記憶素子として好ましい特性を示す。
【０００９】
しかし、これら強磁性１重および２重トンネル接合を用いた磁気記憶素子は、強磁性体を用いているため、大容量化し強磁性トンネル接合のセル幅を小さくすると、ＦｅＲＡＭ、フラッシュメモリ等の競合メモリに比べて、書き込み時の消費電力が大きいという問題が存在する。
【００１０】
スイッチング磁界が増大すると，書込み時の消費電力が増大するばかりか，磁気ランダムアクセスメモリ（ＭＲＡＭ）を高密度化し，設計ルールを小さくした場合，スピンを反転させるためにワード線、ビット線に流す電流密度が増大し、エレクトロマイグレーション（ＥＭ：Electro-Migration）の問題が生じる。
【００１１】
設計ルールを０．１μｍとした場合のＴＭＲセル面内方向の電流磁界分布と強度の電磁界シミュレーションの結果から，配線に流す電流密度を５×１０6Ａ／ｃｍ2を仮定した場合においても、電流磁界の強度は高々１０エルステッド（Ｏｅ）のオーダーであることが分かる。
【００１２】
また，ＭＲＡＭの容量が１Ｇｂｉｔ程度になり，隣接セル間が０．１μｍ程度になると，隣接セルに印加される磁場は配線上のセルに印加される磁場の約８０％にもおよび，セル間の干渉，いわゆるクロストークの問題も生じてくる。
【００１３】
これらクロストークの問題を解決するために、隣接セル間の容易軸方向を異なる方向にすることが提案されている（USP 6,005,800 参照）。この方法を用いるには、セル形状を正確にばらつき無く形成する必要がある。しかしながら、ＭＲＡＭを大容量化しセルサイズを小さくすると、加工精度の制御が困難になり、セルのスイッチング磁界がばらつき、クロストークを無くすことが難しくなると言う問題があった。
【００１４】
また、スイッチング磁界の大きさは、ＴＭＲのセルサイズ、セル形状、材料の磁化特性、膜厚等に依存する。例えば、前述のようにＴＭＲのセルサイズが小さくなれば，反磁場の影響でスピンの反転磁場が増大する。
【００１５】
セル形状に関しては，矩形のセル形状では端部に磁区が発生し，ヒステリシスの角型比が悪くなるとともに、段差状のとびが生じる。また、その磁区のでき方に依存してスイッチング磁場のばらつきが生じる。セル形状を楕円形にすると単磁区構造が得られ、ＭＲ比も低下しないが、スイッチング磁界のセルサイズに伴う増大が大きい。
【００１６】
また、これらを解決するために略直行したビット線とワード線が交差する部分に磁気メモリセルがあり、そのセルの形状が磁化容易軸に関して非対称であることを特徴とした構造、容易軸を多少配線方向から傾けた構造が提案されている(USP 6,104,633 参照)。
【００１７】
しかし、形状制御は前述した様にＭＲＡＭを大容量化しセルサイズが小さくなると、加工精度を制御することができないという問題があり、セルのスイッチング磁界がばらついてしまうという問題があった。
【００１８】
また、セルの容易軸を多少配線方向から傾けた構造においてスイッチング磁界は低減されるが、大容量化した場合クロストークの問題が深刻化する。
【００１９】
これらの課題（クロストークおよびセル幅減少に伴うスイッチング磁界増大）を解決するためには，配線に磁気シールドを付与する必要があると考えられている。磁気シールドを配線に付与すると（USP 5,659,499、 USP 5,940,319、WO 200010172 参照）、電流磁界の値が増大するばかりでなく，上記クロストークの問題も解決できるからである。
【００２０】
ビット線とワード線の断面アスペクト比を１：２、ビット線およびワード線と記録層間の距離をそれそれ１０ｎｍ、５０ｎｍと仮定し，それらに流す電流の電流密度として現実的な２．５×１０6Ａ／ｃｍ2と仮定した場合に、ＴＭＲセルに生じる電流磁界は８７エルステッド（Ｏｅ）となる。しかし、ＭＲ比が大きいＣｏ−Ｆｅの内，最もソフトであるＣｏ90Ｆｅ10を用いてもセル巾を０．１μｍ以下にするとスイッチング磁界は約200エルステッド（Ｏｅ）に達し、１ＧｂｉｔＭＲＡＭ実現のためには更なる新しいセル構造、メモリ構造が必要となる。
【００２１】
また、ＨＤＤ用磁気ヘッド材料として強磁性トンネル接合を用いる場合、バルクハウゼンノイズを低減するため強磁性トンネル接合に隣接してハードバイアス層を設けた構造（USP 5,729,410、USP 5,966,012 参照）が提案されている。しかしながら、スイッチング磁界の低減には、ハードバイアス層を用いることは好ましくない。
【００２２】
【発明が解決しようとする課題】
上述したように、ＭＲＡＭは、大容量化した場合、ＦｅＲＡＭ、フラッシュメモリ等の競合メモリに比べて、書き込み時の消費電力が大きいという問題、クロストークの問題、エレクトロマイグレーション（ＥＭ）の問題があった。
【００２３】
本発明は、これら課題を解決するためになされたものであり、書込み時の消費電力を低減し、クロストークの無い、ＥＭの問題も生じないメモリ構造および配線構造を備えた磁気記憶素子、磁気記憶装置及びこれを用いた携帯端末装置を提供することを課題とする。
【００２４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１は、複数の磁気記憶素子が行列状に配置された磁気記憶装置であって、前記複数の磁気記憶素子の各々は、第１の書き込み線と、前記第１の書込み線の上に、これと絶縁して形成された配線層と、前記配線層上に備えられ、少なくとも反強磁性層／第１の強磁性層／トンネルバリア層／第２の強磁性層を含む積層膜であり、前記第１と第２の強磁性層の略平行する磁化容易軸が前記第１の書き込み線と略４５°の角度を有する強磁性トンネル接合膜と、前記強磁性トンネル接合膜の上面に接続され、少なくとも前記強磁性トンネル接合膜の近傍で前記第１の書き込み線と平行な第２の書き込み線とを具備し、前記磁化容易軸の方向が前記複数の磁気記憶素子において同一方向であることを特徴とする磁気記憶装置である。
【００２５】
また、本発明の第２は、少なくとも反強磁性層／第１の強磁性層／トンネルバリア層／第２の強磁性層を含む積層膜で形成された強磁性トンネル接合膜と、前記第１と第２の強磁性層の略平行する磁化容易軸方向における前記強磁性トンネル接合膜の両端に備えられた、前記第２の強磁性層より軟磁性を示すソフト磁性バイアス層とを具備することを特徴とする磁気記憶素子である。
【００２６】
【発明の実施の形態】
実施形態の説明に先立ち本発明の骨子を説明する。本発明の第１の磁気記憶素子は、少なくとも１つのトンネルバリア層と、少なくとも２つの強磁性層と少なくとも１つの反強磁性層を有する強磁性トンネル接合を有する記録セルと記録セルの上下に平行に配置された２つの書きこみ配線を有し、この２つの書きこみ配線と記録セルの長軸（磁化容易軸）方向が略４５°の方向を有していることを特徴としている。さらに、上記２つの書きこみ配線は磁気シールド材料で囲まれていることを特徴とする。
【００２７】
本発明の磁気記憶素子は、図１に示すように、強磁性トンネル接合（ＴＭＲ）セル１の上下の配線（ビット線２および書き込みワード線３）は少なくともＴＭＲセル１の上下の位置において互いに略平行に配置され、その配線方向に対してＴＭＲセル１の磁化容易軸が略４５°の方向を向くように配置されている。また、上記配線のＴＭＲセル１の上下にＴＭＲセル長手方向の１．２倍以上の配線長さに渡つて、配線にシールド材４が付与されている。なお、参照番号５はビット線２に直交する読み出しワード線、あるいはトランジスタ、ダイオード等の導通制御素子に接続する配線、６は配線５と書き込みワード線を絶縁する絶縁層である。ＴＭＲ素子１はビット線２と配線５の間に挟持され接続されている。
【００２８】
これに対し、従来の磁気記憶素子は図１６に示すように、ビット線１０２と書き込みワード線１０３は直交しており、ＴＭＲセル１はその磁化容易軸がビット線方向に向くように、ビット線１０２と配線１０５との間に挟持され接続されている。なお、参照番号１０５は読み出しワード線、あるいはトランジスタ、ダイオード等の導通制御素子に接続する配線、１０６は配線１０５と書き込みワード線１０３を絶縁する絶縁層である。
【００２９】
本発明の構造を用いた場合、上下の平行配線に互いに反対方向のパルス電流を流すと、スイッチング磁場曲線が図２に示したように変形し、従来のアステロイド曲線に比べてより小さな磁場で書き込みを行うことができる。
【００３０】
より詳細には、図１６に示すような従来のクロスポイントのアーキテクチャーでは、アステロイド曲線は図２のＢのような曲線になる。この曲線の外側の磁場が与えられた場合には、スピンの反転が生じる。図２から明らかなように、上部配線が作る磁場と下部配線の作る磁場の合成磁場が４５°方向のときに、最も小さな磁力でスピンの反転が生じることになる。従って、本発明のように、ビット線１と書き込みワード線３を平行として、ＴＭＲ素子１の磁化容易軸を４５°傾けると、図２のＡで示すように、スイッチング磁場曲線を小さくすることができる。
【００３１】
本発明の構造にした場合、配線ルールを０．１μｍまで小さくし、隣接セル間を狭くしても、配線２、３にシールド材４が付与されていること、スイッチング磁場曲線がクロストークに対してより有利な形状をしているためクロストークの心配がない。
【００３２】
この構造の場合、配線２，３に付与するシールド材４の長さは少なくともＴＭＲセル１の長手方向の長さの１．２倍以上であることが好ましい。この長さ以上にするとシールド材４が電流磁場を増強する効果も持たせることができるため、よりスイッチング磁界が小さくなる方向に、スイッチング磁界曲線を小さくすることができる。
【００３３】
上記の構造を実現する具体的な実施形態を次に説明する。
【００３４】
（第１の実施形態）
図３は、本発明の第１の実施形態に係る磁気記憶素子を用いたメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図であり、メモリセルにはダイオード、トランジスタ等のスイッチング素子を備えない単純マトリックスのアーキテクチャである。
【００３５】
複数のビット線ＢＬ（第２の書き込み線）と複数の読み出しワード線ＷＬは略垂直に交差し、各交差点にはＴＭＲセル１がビット線ＢＬと読み出しワード線ＷＬの間に接続されている。各ビット線に平行に書き込みワード線ＷＬ´（第１の書き込み線）が設けられており、この書き込みワード線ＷＬ´とビット線ＢＬはＴＭＲセルの容易軸方向と略４５度の角度をなして交差している。これらのビット線ＢＬ、書き込みワード線ＷＬ´には、図１に示したように、磁気シールドが付与されている。上記メモリセルアレイの外側には、読み出しワード線ＷＬを選択するカラムデコーダ１１と、ビット線ＢＬ、書き込みワード線ＷＬ′を選択するローデコーダ１２が備えられている。
【００３６】
なお、図３において、ビット線ＢＬ，読み出しワード線ＷＬ，書き込みワード線ＷＬ´は各３本しか記載されていないが、夫々所望の複数本を備えることができる。後述の実施形態における結線図においても同様である。
【００３７】
上記のように構成することにより、従来より小さい磁場で書き込みが可能になるので、書き込み時の消費電力が低下し、エレクトロマイグレーションも抑制され、クロストークの無いメモリ及び配線構造を提供することができる。
【００３８】
なお、このアーキテクチャを用いる場合、ビット線ＢＬ，書き込みワード線ＷＬ´の抵抗よりＴＭＲセルの抵抗が大きくなければいけないため、メモリ１ブロック当たりのＴＭＲセルの数は１０Ｋｂｉｔ以下であることが好ましく、より好ましくは３Ｋｂｉｔ以下とすべきである。
【００３９】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る磁気記憶素子を使用したメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図である。第２の実施形態では、ＴＭＲセル１とこれに直列接続されたダイオード７とからなるメモリセルのマトリックスに、第１の実施形態と同様にビット線ＢＬ，ビット線ＢＬに交差する読み出しワード線ＷＬ，ビット線ＢＬに平行な書き込みワード線ＷＬ´を配したアーキテクチャである。
【００４０】
また、第２の実施形態においても、ビット線ＢＬ，書き込みワード線ＷＬ´と、ＴＭＲセル１の磁化容易軸方向とは略４５度の角度をなし、ビット線ＢＬ，書き込みワード線ＷＬ´には磁気シールド（不図示）が付与されている。
【００４１】
これにより、第１の実施形態と同様な効果が得られるとともに、ＴＭＲ素子１に直列にダイオード７が付加されたことにより、アクティブマトリックス型のメモリセルアレイが実現できる。
【００４２】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る磁気記憶素子を用いたメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図である。第３の実施形態では、ＴＭＲセル１とＭＯＳＦＥＴ８からなるメモリセルのマトリックスに、第１の実施形態と同様にビット線ＢＬ，ビット線ＢＬに交差する読み出しワード線ＷＬ，ビット線ＢＬに平行な書き込みワード線ＷＬ´を配したアーキテクチャである。
【００４３】
このアーキテクチヤにおいても、ビット線ＢＬ，書き込みワード線ＷＬ´と、ＴＭＲセル１の磁化容易軸方向とは略４５度の角度をなし、ビット線ＢＬ，書き込みワード線ＷＬ´には磁気シールド（不図示）が付与されている。
【００４４】
これにより、第１の実施形態と同様な効果が得られるとともに、ＴＭＲ素子１にＭＯＳＦＥＴ８が付加されたことにより、アクティブマトリックス型のメモリセルアレイが実現できる。
【００４５】
次に、具体例として、ＭＯＳＦＥＴとＴＭＲセルの本実施形態のメモリセルを用いて、３×３セルマトリックスのテストエレメント（ＴＥＧ１）を作製した例を示す。比較のため、図１６に示した通常のＭＯＳＦＥＴとＴＭＲセルのアーキテクチャで３×３セルマトリックス構造のテストエレメント（ＴＥＧ２）を作製し、スイッチング磁界特性を比較した。配線はＡｌ−Ｃｕ配線を用い、配線ルールは０．１７５μｍ、配線断面のアスペクト比は１：２とし縦長の配線を用いた。
【００４６】
ＴＭＲセルは、両方とも楕円形状とし、本発明の構造（図１）を用いたＴＥＧ１は、配線（ビット線、書き込みワード線）に対してＴＭＲセルの磁化容易軸を４５°方向に傾けてある。シールド材料としてはＮｉ−Ｆｅを用いＣＶＤ法で作製した。各配線を成膜する前にはＣＭＰ処理を行い、ＴＭＲセルとビット線ＢＬ，書き込みワード線ＷＬ´の間の距離は、両方のテストエレメントとも同じに設計した。
【００４７】
ＴＭＲセルは両方とも、強磁性二重トンネル接合（Ｔａ／Ｉｒ−Ｍｎ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／ＡｌＯx ／Ｎｉ−Ｆｅ／ＡｌＯx ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／Ｉｒ−Ｍｎ／Ｔａ）を用いている。
【００４８】
ＴＭＲセルは超高真空スパッタ装置を用い成膜を行い、ＡｌＯxの作製は、Ａｌを成膜した後、プラズマ酸化を行う方法で作製した。図６は本実施形態のアーキテクチャを用いた場合のスイッチング磁界曲線Ｃと、図１６の通常のアーキテクチャを用いた場合のスイッチング磁界曲線Ｄを示したものである。図６に示したように、本実施形態のスイッチング磁界曲線は著しく縮小し、書込み時の消費電力を低減し、クロストークの無い、エレクトロマイグレーションの問題も生じないメモリ構造を提供できることが確認された。
【００４９】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る磁気記憶素子を用いたメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図である。第４の実施形態では、ＴＭＲセル１とＭＯＳＦＥＴ８からなるメモリセルのマトリックスに、略直交するビット線ＢＬ，読み出しワード線ＷＬを配するが、書き込みワード線ＷＬ´は読み出しワード線ＷＬと平行に配置されており、ＴＭＲセル１の上または下を通過する位置においてのみ、ビット線ＢＬと書き込みワード線ＷＬ´が平行とされたアーキテクチャーである。
【００５０】
図８は、図７中のＶＩＩＩ部の配線状態を表した摸式的な平面図であり、この場合、ワード線ＷＬ´が下部配線、ビット線ＢＬが上部配線であり、ＴＭＲ素子１はビット線ＢＬの下面に接続されており、その磁化容易軸はビット線ＢＬおよびその下部に絶縁的に配置されたワード線ＷＬ´の部分に対して略４５°傾いて配置されている。
【００５１】
図９は、図７の１メモリセル部の摸式的な断面図で、上半分が図８に示した上部配線（ＢＬ）と下部配線（ＷＬ´）の位置関係を断面的に示している。即ち、下部配線（ＷＬ´）は図９の右部分では上部配線（ＢＬ）に垂直に配置されているが、図９の中央部では上部配線（ＢＬ）と平行とされ、上部配線との間にＴＭＲ１とダイオード９を挟持した形になっている。但し、ダイオード９はＴＭＲ素子１の抵抗がＭＯＳＦＥＴ８のオン抵抗に比べて５倍程度以上大きい場合には不要である。ＴＭＲ１は、断面図では明らかではないが、その磁化容易軸が上部配線、下部配線と略４５°傾いて配置されている。
【００５２】
上記のような構成とすれば、第３の実施形態と同様な効果が得られるほか、読み出しワード線ＷＬと書き込みワード線ＷＬ´を同一方向に配線すれば良いので、ワード線駆動回路（デコーダ）の配置が簡略化できる。
【００５３】
第１乃至第４の実施形態において、メモリセルアレイの周りにはビット線ＢＬ，読み出しワード線ＷＬ、書き込みワード線ＷＬ´を選択するためのカラムデコーダ１１、ローデコーダ１２が配置されており、メモリブロック毎に配置された参照セル（不図示）と比較してＴＭＲセルからの信号電圧が大きいか小さいかによって“１”か“０”を判断する。
【００５４】
参照セルの電圧値は、ＴＭＲセルの信号電圧が高い隣同士のスピン配置が反平衡状態の電圧値と、信号電圧が小さい隣同士のスピン配置が平衡状態の電圧値の約中間の電圧値を有する参照セルを用いることが好ましい。
【００５５】
次に、本発明の第２の磁気記憶素子についてその骨子を説明する。本発明の第２は、少なくとも１つのトンネルバリア層と、少なくとも２つの強磁性層と少なくとも１つの反強磁性層を有する強磁性トンネル接合有する記憶セルに記憶セルの磁化容易軸方向にソフト磁性バイアス層が付与されていることを特徴とした磁気記憶素子である。
【００５６】
図１０はＴＭＲセルを上から見た図面を示している。本発明では、ＴＭＲセル１の記憶層に隣接してソフト磁性バイアス層１０が付与されている。バイアス層１０は磁場が無い時（Ｈ＝０）には、端部にエッジドメインが生じているが、バイアス磁界が与えられるとスピンが反転する。このように、電流磁界に応じてまずソフトバイアス層が反転するため、ソフト磁性層からのバイアス磁界によってＴＭＲセル１のスイッチング磁場が小さくなる。
【００５７】
図１０には長方形のＴＭＲセル形状が、図１にはＴＭＲセル形状が楕円形のセルを示したが、セル形状は長方形、楕円である必要は無い。たとえば、図１１（ａ）〜（ｄ）に示したように様々なセル形状を用いることができる。図１１（ａ）、（ｂ）は上述の楕円形、円形であり、図１１（ｃ）、（ｄ）は夫々菱形、平行四辺形の例を示す。ソフトバイアス層としてはどのような形状を用いても良いが、例えば楕円形、円形、平行四辺形、菱形を用いた場合は、単磁区構造に近くなるため有効にバイアス磁界が印加され、誤動作が少ない。また、円形の場合セル構造が最も小さくできるので好ましい。
【００５８】
また、サブミクロン以下にソフト磁性層とＴＭＲセルを制御すると、ＴＭＲセルとソフト磁性層の間に静磁結合が生じる。このため、図１１（ａ）に示したようにＴＭＲセル１を細長の形状にしなくても、ソフト磁性層の磁化容易軸を規定できる。そのうえ、セル面積を小さくできるので、より大容量の磁気記憶装置（ＭＲＡＭ）が作製できる。これら構造においては、図１１（ｂ）の円形の構造が最も小さなスイッチング磁界を示す。
【００５９】
また、本発明の第１と第２を組み合わせて使用する時が最もスイッチング磁界が小さく、その場合ソフトバイアス層同士を結ぶ軸方向を、配線方向と略４５°方向に傾けることが好ましい。第５の実施形態はそのような例である。
【００６０】
（第５の実施形態）
第５の実施例では、図１１（ｂ）の構造のＴＭＲセル１とＭＯＳＦＥＴを有する第３の実施形態（図５）の構造の３×３セルマトリックスのテストエレメント（ＴＥＧ３）と、単純な楕円形状ＴＭＲセルを有する第３の実施形態（図５）による３×３セルマトリックス構造のテストエレメント（ＴＥＧ４）を作製し、スイッチング磁場特性を比較した。
【００６１】
配線はＡｌ−Ｃｕ配線を用い、配線ルールは０．２５μｍ、配線の断面アスペクト比は１：２とし縦長断面の配線を用いた。両テストエレメントともＴＭＲセルを配線（ビット線ＢＬ，書き込みワード線ＷＬ´）に対して４５°方向に傾けてある。シールド材料としてはＮｉ―Ｆｅを用いＣＶＤ法で作製した。各配線を成膜する前にはＣＭＰ処理を行い、ＴＭＲセルとビット線ＢＬ，書き込みワード線ＷＬ´の間の距離は両テストエレメントとも同じに設計した。ＴＭＲセルは両方とも、強磁２重トンネル接合（Ｔａ／Ｎｉ−Ｆｅ／Ｐｔ−Ｍｎ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／ＡｌＯx／（Ｃｏ−Ｆｅ−Ｎｉ／Ｃｕ／Ｃｏ−Ｆｅ−Ｎｉ）／ＡｌＯｘ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／Ｐｔ−Ｍｎ／Ｔａ）を用いている。
【００６２】
ＴＭＲセル１は超高真空スパッタ装置を用い成膜を行い、ＡｌＯxの作製は、Ａｌを成膜した後、プラズマ酸化をおこなう方法で作製した。図１２は第５の実施形態のアーキテクチャ（ＴＥＧ３）を用いた場合（Ｅ）と、第３の実施形態の構造（ＴＥＧ４）を用いた場合（Ｆ）のスイッチング磁場曲線を示したものである。図１２に示したように、第５の実施形態のスイッチング磁場曲線は、第３の実施形態に比べても著しく縮小する。この結果、書込み時の消費電力が低減し、クロストークの無い、ＥＭの問題も生じないメモリ構造を提供できることが確認された。
【００６３】
上記の第１乃至第５の実施形態で説明した磁気記憶装置は、携帯電話等のメモリー部に搭載するのに好適である。
【００６４】
なお、第１乃至第５の実施形態を通じ、ＴＭＲ素子（セル）構造としては、図１３、図１４に示したように反強磁性層２１、３１を付与するいわゆるスピンバルブ型にすることが好ましい。なお、図１３において、参照番号２２、２４は強磁性層、２３はトンネルバリア層で、少なくとも１つのトンネルバリア層と、少なくとも２つの強磁性層と、少なくとも１つの反強磁性層を有するトンネル接合構造である。また、図１４において、参照番号３２，３４、３６は強磁性層、３３，３５はトンネルバリア層、３１，３７は反強磁性層である。
【００６５】
また、上記強磁性層（磁気固着層）３２を、図１５のように、（強磁性層３２−１/非磁性層３８／強磁性層３２−２）の３層構造で非磁性層を介して反強磁性結合をしているいわゆる反強磁性結合層で置換することができる。
【００６６】
この３層構造をピン（磁気固着）層として用いることにより、より強固にピン層のスピンを固着することができるため、何度かの書き込みによって磁気固着層の一部の磁気モーメントが回転してしまい出力が徐々に低下してしまうという問題が完全に無くなること、反強磁性膜の膜厚を薄くでき加工精度が上がることなどのメリットがあり、スイッチング磁場のバラツキが減少する。
【００６７】
また、磁気記録層も（強磁性層／非磁性層／強磁性層）の３層構造を用いることが好ましい。この場合、強磁性層間に強磁性層結合があることが好ましい。この構造を磁気記録層に用いると、スイッチング磁場のセル幅依存性が小さく（セル幅を小さくしてもスイッチング磁場の増大が小さく、ＭＲＡＭを大容量化し、ＴＭＲ素子のセル幅が小さくなっても消費電力の増大、書きこみ時の配線のエレクトロマイグレーションの心配が無く、更なる大容量ＭＲＡＭを作製できる。強磁性結合の強さは弱い方が好ましく、弱いほどスイッチング磁場は小さくなる。
【００６８】
本発明の強磁性層の元素，種類は、特に制限はなく、は、Ｆｅ、Ｃｏ、Ｎｉ、またはそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3- ｙ（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ，Ｓｒ）などの酸化物の他ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金、Ｚｎ−Ｍｎ−Ｏ、Ｔｉ−Ｍｎ−Ｏ、ＣｄＭｎＰ2、ＺｎＭｎＰ2などの磁性半導体を用いることができる。
【００６９】
本発明の強磁性層の膜厚は超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることが好ましい。また、あまり厚いとスイッチング磁場、漏れ磁場が大きくなってしまうため、３．０ｎｍ以下で有ることが好ましい。また、これら磁性体にはＡｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていても強磁性を失わない限り良い。
【００７０】
反強磁性膜は、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、Ｒｕ−Ｍｎなどを用いることができる。フリー（記録）層に強磁性層／非磁性層／強磁性層の３層膜を用いる場合、その非磁性層としては、Ｃｕ、Ａｕ、Ｒｕ、Ｉｒ、Ｒｈ、Ａｇなどを用いることができる。
【００７１】
誘電体または絶縁層としては、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、ＡｌＯＮ、ＧａＯ、Ｂｉ2Ｏ3、ＳｒＴｉＯ2、ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらは、酸素、窒素欠損が多少存在していてもかまわない。
【００７２】
誘電体層の厚さはＴＭＲ素子の接合面積に依存し、３ｎｍ以下であることが好ましい。基板材料は特に制限はなく、Ｓｉ、ＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮなど各種基板上に作製できる。その上に、下地層，保護層として、Ｔａ、Ｔｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ／Ｐｔ、Ｔａ／Ｐｔ、Ｔｉ／Ｐｄ、Ｔａ／Ｐｄなどを用いることが好ましい。
【００７３】
このような磁気抵抗効果素子は、各種スパッタ法、蒸着法、分子線エピタキシャル法などの通常の薄膜形成装置を用いれば作製することができる。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、書込み時の消費電力を著しく低減することができ、従来の磁気記憶装置（ＭＲＡＭ）が有する消費電力が大きいという問題、クロストークの問題、エレクトロマイグレーション（ＥＭ）の問題等が解決された高密度磁気記憶素子あるいは磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の磁気記憶素子の基本形態を示す斜視図。
【図２】本発明第１の基本形態を用いた場合のスイッチング磁場曲線（Ａ）と従来のスイッチング磁場曲線（Ｂ）を比較した図。
【図３】本発明の第１の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図４】本発明の第２の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図５】本発明の第３の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図６】第３の実施形態の磁気記憶装置のスイッチング磁場曲線（Ｃ）と従来のスイッチング磁場曲線（Ｄ）を比較した図。
【図７】本発明の第４の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図８】第４の実施形態における上部配線、下部配線、ＴＭＲ素子の配置の状態を示す摸式的な平面図。
【図９】第４の実施形態における１メモリセルの摸式的な断面図。
【図１０】本発明の第２の磁気記憶装置の基本形態を示す摸式的な平面図。
【図１１】本発明の第２の磁気記憶装置のセル形状（平面図）の例。
【図１２】本発明の第５の実施形態に係る磁気記憶装置のスイッチング磁場曲線（Ｅ）を第３の実施形態の磁気記憶装置のスイッチング磁場曲線（Ｆ）と比較して示した図。
【図１３】本発明で使用するＴＭＲセルの層構成の１例を示す素子断面図。
【図１４】本発明で使用するＴＭＲセルの層構成の他の１例を示す素子断面図。
【図１５】本発明で使用するＴＭＲセルの層構成の更に他の１例を示す素子断面図。
【図１６】従来のクロスポイントのＴＭＲセルの配置を示す摸式的な斜視図。
【符号の説明】
１…ＴＭＲセル
２…ビット線
３…書き込みワード線
４…磁気シールド
５…配線
６…絶縁層
７、９…ダイオード
８…ＭＯＳＦＥＴ
１０…ソフト磁性バイアス層
１１…カラムデコーダ
１２…ロウデコーダ
２１，３１，３７…反強磁性層
２２，２４、３２，３２−１，３２−２、３４，３６…強磁性層
２３、３３，３５…トンネルバリア層
３８…非磁性層
【発明の属する技術分野】
本発明は、磁気記憶素子、磁気記憶装置およびそれを用いた携帯端末装置に関する。
【０００２】
【従来の技術】
近年、２つの磁性金属層の間に一層の誘電体を挿入したサンドイッチ膜において、膜面に垂直方向にトンネル電流を流し、このトンネル電流を利用して抵抗変化を読み取ることのできる磁気抵抗効果素子、いわゆる強磁性トンネル接合素子（ＴＭＲ素子）が見出されている。
【０００３】
強磁性トンネル接合は、２０％以上の磁気抵抗変化率が得られるようになったことから（J. Appl. Phys. 79,4724(1996)参照）、磁気へッドや磁気抵抗効果記憶装置（USP 5,640,343, USP 5,734,605 参照）への応用の可能性が高まってきた。この強磁性トンネル接合は、薄い０．４ｎｍ〜２．０ｎｍ厚のＡｌ層を強磁性電極上に成膜した後、表面を純酸素または酸素グロー放電、または酸素ラジカルに曝すことによつて、ＡｌＯｘからなるトンネルバリア層を形成している。
【０００４】
また、上記強磁性１重トンネル接合の一方の強磁性層に反強磁性層を付与し、その一方の強磁性層を磁化固定層とした構造を有する強磁性１重トンネル接合が提案されている（特開平１０−４２２７参照）。しかし、この強磁性トンネル接合素子（強磁性１重トンネル接合）でも、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やすと磁気抵抗変化率（ＭＲ比）がかなり減少するという問題が同様に存在する。
【０００５】
また、誘電体中に分散した磁性粒子を介した強磁性トンネル接合、または、強磁性２重トンネル接合が提案されている（特願平９−２６０７４３、Phys. Rev. B 56(10)，R5747(1997)、応用磁気学会誌23,4-2,(1999)、Appl. Phys. Lett. 73(19)，2829(1998)参照）。これらにおいても、２０％以上の磁気抵抗変化率が得られるようになったことから、磁気へッドや磁気抵抗効果記憶装置への応用の可能性が出てきた。
【０００６】
これら強磁性２重トンネル接合では、強磁性１重トンネル接合に比べて、バイアス電圧にともなうＭＲ比の低下が少ないため、大きな出力が得られるという特徴を有している。
【０００７】
これら強磁性１重および２重トンネル接合を用いた磁気記憶素子は不揮発であり、書き込み読み出し時間が１０ nsec 以下と速く，書き換え回数が１０15回以上、セルサイズもＤＲＡＭ並みに小さくできる潜在能力を有する。
【０００８】
特に、強磁性２重トンネル接合を用いた磁気記憶素子は、上述したように、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられるため、大きな出力電圧がとれ、磁気記憶素子として好ましい特性を示す。
【０００９】
しかし、これら強磁性１重および２重トンネル接合を用いた磁気記憶素子は、強磁性体を用いているため、大容量化し強磁性トンネル接合のセル幅を小さくすると、ＦｅＲＡＭ、フラッシュメモリ等の競合メモリに比べて、書き込み時の消費電力が大きいという問題が存在する。
【００１０】
スイッチング磁界が増大すると，書込み時の消費電力が増大するばかりか，磁気ランダムアクセスメモリ（ＭＲＡＭ）を高密度化し，設計ルールを小さくした場合，スピンを反転させるためにワード線、ビット線に流す電流密度が増大し、エレクトロマイグレーション（ＥＭ：Electro-Migration）の問題が生じる。
【００１１】
設計ルールを０．１μｍとした場合のＴＭＲセル面内方向の電流磁界分布と強度の電磁界シミュレーションの結果から，配線に流す電流密度を５×１０6Ａ／ｃｍ2を仮定した場合においても、電流磁界の強度は高々１０エルステッド（Ｏｅ）のオーダーであることが分かる。
【００１２】
また，ＭＲＡＭの容量が１Ｇｂｉｔ程度になり，隣接セル間が０．１μｍ程度になると，隣接セルに印加される磁場は配線上のセルに印加される磁場の約８０％にもおよび，セル間の干渉，いわゆるクロストークの問題も生じてくる。
【００１３】
これらクロストークの問題を解決するために、隣接セル間の容易軸方向を異なる方向にすることが提案されている（USP 6,005,800 参照）。この方法を用いるには、セル形状を正確にばらつき無く形成する必要がある。しかしながら、ＭＲＡＭを大容量化しセルサイズを小さくすると、加工精度の制御が困難になり、セルのスイッチング磁界がばらつき、クロストークを無くすことが難しくなると言う問題があった。
【００１４】
また、スイッチング磁界の大きさは、ＴＭＲのセルサイズ、セル形状、材料の磁化特性、膜厚等に依存する。例えば、前述のようにＴＭＲのセルサイズが小さくなれば，反磁場の影響でスピンの反転磁場が増大する。
【００１５】
セル形状に関しては，矩形のセル形状では端部に磁区が発生し，ヒステリシスの角型比が悪くなるとともに、段差状のとびが生じる。また、その磁区のでき方に依存してスイッチング磁場のばらつきが生じる。セル形状を楕円形にすると単磁区構造が得られ、ＭＲ比も低下しないが、スイッチング磁界のセルサイズに伴う増大が大きい。
【００１６】
また、これらを解決するために略直行したビット線とワード線が交差する部分に磁気メモリセルがあり、そのセルの形状が磁化容易軸に関して非対称であることを特徴とした構造、容易軸を多少配線方向から傾けた構造が提案されている(USP 6,104,633 参照)。
【００１７】
しかし、形状制御は前述した様にＭＲＡＭを大容量化しセルサイズが小さくなると、加工精度を制御することができないという問題があり、セルのスイッチング磁界がばらついてしまうという問題があった。
【００１８】
また、セルの容易軸を多少配線方向から傾けた構造においてスイッチング磁界は低減されるが、大容量化した場合クロストークの問題が深刻化する。
【００１９】
これらの課題（クロストークおよびセル幅減少に伴うスイッチング磁界増大）を解決するためには，配線に磁気シールドを付与する必要があると考えられている。磁気シールドを配線に付与すると（USP 5,659,499、 USP 5,940,319、WO 200010172 参照）、電流磁界の値が増大するばかりでなく，上記クロストークの問題も解決できるからである。
【００２０】
ビット線とワード線の断面アスペクト比を１：２、ビット線およびワード線と記録層間の距離をそれそれ１０ｎｍ、５０ｎｍと仮定し，それらに流す電流の電流密度として現実的な２．５×１０6Ａ／ｃｍ2と仮定した場合に、ＴＭＲセルに生じる電流磁界は８７エルステッド（Ｏｅ）となる。しかし、ＭＲ比が大きいＣｏ−Ｆｅの内，最もソフトであるＣｏ90Ｆｅ10を用いてもセル巾を０．１μｍ以下にするとスイッチング磁界は約200エルステッド（Ｏｅ）に達し、１ＧｂｉｔＭＲＡＭ実現のためには更なる新しいセル構造、メモリ構造が必要となる。
【００２１】
また、ＨＤＤ用磁気ヘッド材料として強磁性トンネル接合を用いる場合、バルクハウゼンノイズを低減するため強磁性トンネル接合に隣接してハードバイアス層を設けた構造（USP 5,729,410、USP 5,966,012 参照）が提案されている。しかしながら、スイッチング磁界の低減には、ハードバイアス層を用いることは好ましくない。
【００２２】
【発明が解決しようとする課題】
上述したように、ＭＲＡＭは、大容量化した場合、ＦｅＲＡＭ、フラッシュメモリ等の競合メモリに比べて、書き込み時の消費電力が大きいという問題、クロストークの問題、エレクトロマイグレーション（ＥＭ）の問題があった。
【００２３】
本発明は、これら課題を解決するためになされたものであり、書込み時の消費電力を低減し、クロストークの無い、ＥＭの問題も生じないメモリ構造および配線構造を備えた磁気記憶素子、磁気記憶装置及びこれを用いた携帯端末装置を提供することを課題とする。
【００２４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１は、複数の磁気記憶素子が行列状に配置された磁気記憶装置であって、前記複数の磁気記憶素子の各々は、第１の書き込み線と、前記第１の書込み線の上に、これと絶縁して形成された配線層と、前記配線層上に備えられ、少なくとも反強磁性層／第１の強磁性層／トンネルバリア層／第２の強磁性層を含む積層膜であり、前記第１と第２の強磁性層の略平行する磁化容易軸が前記第１の書き込み線と略４５°の角度を有する強磁性トンネル接合膜と、前記強磁性トンネル接合膜の上面に接続され、少なくとも前記強磁性トンネル接合膜の近傍で前記第１の書き込み線と平行な第２の書き込み線とを具備し、前記磁化容易軸の方向が前記複数の磁気記憶素子において同一方向であることを特徴とする磁気記憶装置である。
【００２５】
また、本発明の第２は、少なくとも反強磁性層／第１の強磁性層／トンネルバリア層／第２の強磁性層を含む積層膜で形成された強磁性トンネル接合膜と、前記第１と第２の強磁性層の略平行する磁化容易軸方向における前記強磁性トンネル接合膜の両端に備えられた、前記第２の強磁性層より軟磁性を示すソフト磁性バイアス層とを具備することを特徴とする磁気記憶素子である。
【００２６】
【発明の実施の形態】
実施形態の説明に先立ち本発明の骨子を説明する。本発明の第１の磁気記憶素子は、少なくとも１つのトンネルバリア層と、少なくとも２つの強磁性層と少なくとも１つの反強磁性層を有する強磁性トンネル接合を有する記録セルと記録セルの上下に平行に配置された２つの書きこみ配線を有し、この２つの書きこみ配線と記録セルの長軸（磁化容易軸）方向が略４５°の方向を有していることを特徴としている。さらに、上記２つの書きこみ配線は磁気シールド材料で囲まれていることを特徴とする。
【００２７】
本発明の磁気記憶素子は、図１に示すように、強磁性トンネル接合（ＴＭＲ）セル１の上下の配線（ビット線２および書き込みワード線３）は少なくともＴＭＲセル１の上下の位置において互いに略平行に配置され、その配線方向に対してＴＭＲセル１の磁化容易軸が略４５°の方向を向くように配置されている。また、上記配線のＴＭＲセル１の上下にＴＭＲセル長手方向の１．２倍以上の配線長さに渡つて、配線にシールド材４が付与されている。なお、参照番号５はビット線２に直交する読み出しワード線、あるいはトランジスタ、ダイオード等の導通制御素子に接続する配線、６は配線５と書き込みワード線を絶縁する絶縁層である。ＴＭＲ素子１はビット線２と配線５の間に挟持され接続されている。
【００２８】
これに対し、従来の磁気記憶素子は図１６に示すように、ビット線１０２と書き込みワード線１０３は直交しており、ＴＭＲセル１はその磁化容易軸がビット線方向に向くように、ビット線１０２と配線１０５との間に挟持され接続されている。なお、参照番号１０５は読み出しワード線、あるいはトランジスタ、ダイオード等の導通制御素子に接続する配線、１０６は配線１０５と書き込みワード線１０３を絶縁する絶縁層である。
【００２９】
本発明の構造を用いた場合、上下の平行配線に互いに反対方向のパルス電流を流すと、スイッチング磁場曲線が図２に示したように変形し、従来のアステロイド曲線に比べてより小さな磁場で書き込みを行うことができる。
【００３０】
より詳細には、図１６に示すような従来のクロスポイントのアーキテクチャーでは、アステロイド曲線は図２のＢのような曲線になる。この曲線の外側の磁場が与えられた場合には、スピンの反転が生じる。図２から明らかなように、上部配線が作る磁場と下部配線の作る磁場の合成磁場が４５°方向のときに、最も小さな磁力でスピンの反転が生じることになる。従って、本発明のように、ビット線１と書き込みワード線３を平行として、ＴＭＲ素子１の磁化容易軸を４５°傾けると、図２のＡで示すように、スイッチング磁場曲線を小さくすることができる。
【００３１】
本発明の構造にした場合、配線ルールを０．１μｍまで小さくし、隣接セル間を狭くしても、配線２、３にシールド材４が付与されていること、スイッチング磁場曲線がクロストークに対してより有利な形状をしているためクロストークの心配がない。
【００３２】
この構造の場合、配線２，３に付与するシールド材４の長さは少なくともＴＭＲセル１の長手方向の長さの１．２倍以上であることが好ましい。この長さ以上にするとシールド材４が電流磁場を増強する効果も持たせることができるため、よりスイッチング磁界が小さくなる方向に、スイッチング磁界曲線を小さくすることができる。
【００３３】
上記の構造を実現する具体的な実施形態を次に説明する。
【００３４】
（第１の実施形態）
図３は、本発明の第１の実施形態に係る磁気記憶素子を用いたメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図であり、メモリセルにはダイオード、トランジスタ等のスイッチング素子を備えない単純マトリックスのアーキテクチャである。
【００３５】
複数のビット線ＢＬ（第２の書き込み線）と複数の読み出しワード線ＷＬは略垂直に交差し、各交差点にはＴＭＲセル１がビット線ＢＬと読み出しワード線ＷＬの間に接続されている。各ビット線に平行に書き込みワード線ＷＬ´（第１の書き込み線）が設けられており、この書き込みワード線ＷＬ´とビット線ＢＬはＴＭＲセルの容易軸方向と略４５度の角度をなして交差している。これらのビット線ＢＬ、書き込みワード線ＷＬ´には、図１に示したように、磁気シールドが付与されている。上記メモリセルアレイの外側には、読み出しワード線ＷＬを選択するカラムデコーダ１１と、ビット線ＢＬ、書き込みワード線ＷＬ′を選択するローデコーダ１２が備えられている。
【００３６】
なお、図３において、ビット線ＢＬ，読み出しワード線ＷＬ，書き込みワード線ＷＬ´は各３本しか記載されていないが、夫々所望の複数本を備えることができる。後述の実施形態における結線図においても同様である。
【００３７】
上記のように構成することにより、従来より小さい磁場で書き込みが可能になるので、書き込み時の消費電力が低下し、エレクトロマイグレーションも抑制され、クロストークの無いメモリ及び配線構造を提供することができる。
【００３８】
なお、このアーキテクチャを用いる場合、ビット線ＢＬ，書き込みワード線ＷＬ´の抵抗よりＴＭＲセルの抵抗が大きくなければいけないため、メモリ１ブロック当たりのＴＭＲセルの数は１０Ｋｂｉｔ以下であることが好ましく、より好ましくは３Ｋｂｉｔ以下とすべきである。
【００３９】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る磁気記憶素子を使用したメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図である。第２の実施形態では、ＴＭＲセル１とこれに直列接続されたダイオード７とからなるメモリセルのマトリックスに、第１の実施形態と同様にビット線ＢＬ，ビット線ＢＬに交差する読み出しワード線ＷＬ，ビット線ＢＬに平行な書き込みワード線ＷＬ´を配したアーキテクチャである。
【００４０】
また、第２の実施形態においても、ビット線ＢＬ，書き込みワード線ＷＬ´と、ＴＭＲセル１の磁化容易軸方向とは略４５度の角度をなし、ビット線ＢＬ，書き込みワード線ＷＬ´には磁気シールド（不図示）が付与されている。
【００４１】
これにより、第１の実施形態と同様な効果が得られるとともに、ＴＭＲ素子１に直列にダイオード７が付加されたことにより、アクティブマトリックス型のメモリセルアレイが実現できる。
【００４２】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る磁気記憶素子を用いたメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図である。第３の実施形態では、ＴＭＲセル１とＭＯＳＦＥＴ８からなるメモリセルのマトリックスに、第１の実施形態と同様にビット線ＢＬ，ビット線ＢＬに交差する読み出しワード線ＷＬ，ビット線ＢＬに平行な書き込みワード線ＷＬ´を配したアーキテクチャである。
【００４３】
このアーキテクチヤにおいても、ビット線ＢＬ，書き込みワード線ＷＬ´と、ＴＭＲセル１の磁化容易軸方向とは略４５度の角度をなし、ビット線ＢＬ，書き込みワード線ＷＬ´には磁気シールド（不図示）が付与されている。
【００４４】
これにより、第１の実施形態と同様な効果が得られるとともに、ＴＭＲ素子１にＭＯＳＦＥＴ８が付加されたことにより、アクティブマトリックス型のメモリセルアレイが実現できる。
【００４５】
次に、具体例として、ＭＯＳＦＥＴとＴＭＲセルの本実施形態のメモリセルを用いて、３×３セルマトリックスのテストエレメント（ＴＥＧ１）を作製した例を示す。比較のため、図１６に示した通常のＭＯＳＦＥＴとＴＭＲセルのアーキテクチャで３×３セルマトリックス構造のテストエレメント（ＴＥＧ２）を作製し、スイッチング磁界特性を比較した。配線はＡｌ−Ｃｕ配線を用い、配線ルールは０．１７５μｍ、配線断面のアスペクト比は１：２とし縦長の配線を用いた。
【００４６】
ＴＭＲセルは、両方とも楕円形状とし、本発明の構造（図１）を用いたＴＥＧ１は、配線（ビット線、書き込みワード線）に対してＴＭＲセルの磁化容易軸を４５°方向に傾けてある。シールド材料としてはＮｉ−Ｆｅを用いＣＶＤ法で作製した。各配線を成膜する前にはＣＭＰ処理を行い、ＴＭＲセルとビット線ＢＬ，書き込みワード線ＷＬ´の間の距離は、両方のテストエレメントとも同じに設計した。
【００４７】
ＴＭＲセルは両方とも、強磁性二重トンネル接合（Ｔａ／Ｉｒ−Ｍｎ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／ＡｌＯx ／Ｎｉ−Ｆｅ／ＡｌＯx ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／Ｉｒ−Ｍｎ／Ｔａ）を用いている。
【００４８】
ＴＭＲセルは超高真空スパッタ装置を用い成膜を行い、ＡｌＯxの作製は、Ａｌを成膜した後、プラズマ酸化を行う方法で作製した。図６は本実施形態のアーキテクチャを用いた場合のスイッチング磁界曲線Ｃと、図１６の通常のアーキテクチャを用いた場合のスイッチング磁界曲線Ｄを示したものである。図６に示したように、本実施形態のスイッチング磁界曲線は著しく縮小し、書込み時の消費電力を低減し、クロストークの無い、エレクトロマイグレーションの問題も生じないメモリ構造を提供できることが確認された。
【００４９】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る磁気記憶素子を用いたメモリセルアレイ（磁気記憶装置）の構成を示した模式的な結線図である。第４の実施形態では、ＴＭＲセル１とＭＯＳＦＥＴ８からなるメモリセルのマトリックスに、略直交するビット線ＢＬ，読み出しワード線ＷＬを配するが、書き込みワード線ＷＬ´は読み出しワード線ＷＬと平行に配置されており、ＴＭＲセル１の上または下を通過する位置においてのみ、ビット線ＢＬと書き込みワード線ＷＬ´が平行とされたアーキテクチャーである。
【００５０】
図８は、図７中のＶＩＩＩ部の配線状態を表した摸式的な平面図であり、この場合、ワード線ＷＬ´が下部配線、ビット線ＢＬが上部配線であり、ＴＭＲ素子１はビット線ＢＬの下面に接続されており、その磁化容易軸はビット線ＢＬおよびその下部に絶縁的に配置されたワード線ＷＬ´の部分に対して略４５°傾いて配置されている。
【００５１】
図９は、図７の１メモリセル部の摸式的な断面図で、上半分が図８に示した上部配線（ＢＬ）と下部配線（ＷＬ´）の位置関係を断面的に示している。即ち、下部配線（ＷＬ´）は図９の右部分では上部配線（ＢＬ）に垂直に配置されているが、図９の中央部では上部配線（ＢＬ）と平行とされ、上部配線との間にＴＭＲ１とダイオード９を挟持した形になっている。但し、ダイオード９はＴＭＲ素子１の抵抗がＭＯＳＦＥＴ８のオン抵抗に比べて５倍程度以上大きい場合には不要である。ＴＭＲ１は、断面図では明らかではないが、その磁化容易軸が上部配線、下部配線と略４５°傾いて配置されている。
【００５２】
上記のような構成とすれば、第３の実施形態と同様な効果が得られるほか、読み出しワード線ＷＬと書き込みワード線ＷＬ´を同一方向に配線すれば良いので、ワード線駆動回路（デコーダ）の配置が簡略化できる。
【００５３】
第１乃至第４の実施形態において、メモリセルアレイの周りにはビット線ＢＬ，読み出しワード線ＷＬ、書き込みワード線ＷＬ´を選択するためのカラムデコーダ１１、ローデコーダ１２が配置されており、メモリブロック毎に配置された参照セル（不図示）と比較してＴＭＲセルからの信号電圧が大きいか小さいかによって“１”か“０”を判断する。
【００５４】
参照セルの電圧値は、ＴＭＲセルの信号電圧が高い隣同士のスピン配置が反平衡状態の電圧値と、信号電圧が小さい隣同士のスピン配置が平衡状態の電圧値の約中間の電圧値を有する参照セルを用いることが好ましい。
【００５５】
次に、本発明の第２の磁気記憶素子についてその骨子を説明する。本発明の第２は、少なくとも１つのトンネルバリア層と、少なくとも２つの強磁性層と少なくとも１つの反強磁性層を有する強磁性トンネル接合有する記憶セルに記憶セルの磁化容易軸方向にソフト磁性バイアス層が付与されていることを特徴とした磁気記憶素子である。
【００５６】
図１０はＴＭＲセルを上から見た図面を示している。本発明では、ＴＭＲセル１の記憶層に隣接してソフト磁性バイアス層１０が付与されている。バイアス層１０は磁場が無い時（Ｈ＝０）には、端部にエッジドメインが生じているが、バイアス磁界が与えられるとスピンが反転する。このように、電流磁界に応じてまずソフトバイアス層が反転するため、ソフト磁性層からのバイアス磁界によってＴＭＲセル１のスイッチング磁場が小さくなる。
【００５７】
図１０には長方形のＴＭＲセル形状が、図１にはＴＭＲセル形状が楕円形のセルを示したが、セル形状は長方形、楕円である必要は無い。たとえば、図１１（ａ）〜（ｄ）に示したように様々なセル形状を用いることができる。図１１（ａ）、（ｂ）は上述の楕円形、円形であり、図１１（ｃ）、（ｄ）は夫々菱形、平行四辺形の例を示す。ソフトバイアス層としてはどのような形状を用いても良いが、例えば楕円形、円形、平行四辺形、菱形を用いた場合は、単磁区構造に近くなるため有効にバイアス磁界が印加され、誤動作が少ない。また、円形の場合セル構造が最も小さくできるので好ましい。
【００５８】
また、サブミクロン以下にソフト磁性層とＴＭＲセルを制御すると、ＴＭＲセルとソフト磁性層の間に静磁結合が生じる。このため、図１１（ａ）に示したようにＴＭＲセル１を細長の形状にしなくても、ソフト磁性層の磁化容易軸を規定できる。そのうえ、セル面積を小さくできるので、より大容量の磁気記憶装置（ＭＲＡＭ）が作製できる。これら構造においては、図１１（ｂ）の円形の構造が最も小さなスイッチング磁界を示す。
【００５９】
また、本発明の第１と第２を組み合わせて使用する時が最もスイッチング磁界が小さく、その場合ソフトバイアス層同士を結ぶ軸方向を、配線方向と略４５°方向に傾けることが好ましい。第５の実施形態はそのような例である。
【００６０】
（第５の実施形態）
第５の実施例では、図１１（ｂ）の構造のＴＭＲセル１とＭＯＳＦＥＴを有する第３の実施形態（図５）の構造の３×３セルマトリックスのテストエレメント（ＴＥＧ３）と、単純な楕円形状ＴＭＲセルを有する第３の実施形態（図５）による３×３セルマトリックス構造のテストエレメント（ＴＥＧ４）を作製し、スイッチング磁場特性を比較した。
【００６１】
配線はＡｌ−Ｃｕ配線を用い、配線ルールは０．２５μｍ、配線の断面アスペクト比は１：２とし縦長断面の配線を用いた。両テストエレメントともＴＭＲセルを配線（ビット線ＢＬ，書き込みワード線ＷＬ´）に対して４５°方向に傾けてある。シールド材料としてはＮｉ―Ｆｅを用いＣＶＤ法で作製した。各配線を成膜する前にはＣＭＰ処理を行い、ＴＭＲセルとビット線ＢＬ，書き込みワード線ＷＬ´の間の距離は両テストエレメントとも同じに設計した。ＴＭＲセルは両方とも、強磁２重トンネル接合（Ｔａ／Ｎｉ−Ｆｅ／Ｐｔ−Ｍｎ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／ＡｌＯx／（Ｃｏ−Ｆｅ−Ｎｉ／Ｃｕ／Ｃｏ−Ｆｅ−Ｎｉ）／ＡｌＯｘ／（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）／Ｐｔ−Ｍｎ／Ｔａ）を用いている。
【００６２】
ＴＭＲセル１は超高真空スパッタ装置を用い成膜を行い、ＡｌＯxの作製は、Ａｌを成膜した後、プラズマ酸化をおこなう方法で作製した。図１２は第５の実施形態のアーキテクチャ（ＴＥＧ３）を用いた場合（Ｅ）と、第３の実施形態の構造（ＴＥＧ４）を用いた場合（Ｆ）のスイッチング磁場曲線を示したものである。図１２に示したように、第５の実施形態のスイッチング磁場曲線は、第３の実施形態に比べても著しく縮小する。この結果、書込み時の消費電力が低減し、クロストークの無い、ＥＭの問題も生じないメモリ構造を提供できることが確認された。
【００６３】
上記の第１乃至第５の実施形態で説明した磁気記憶装置は、携帯電話等のメモリー部に搭載するのに好適である。
【００６４】
なお、第１乃至第５の実施形態を通じ、ＴＭＲ素子（セル）構造としては、図１３、図１４に示したように反強磁性層２１、３１を付与するいわゆるスピンバルブ型にすることが好ましい。なお、図１３において、参照番号２２、２４は強磁性層、２３はトンネルバリア層で、少なくとも１つのトンネルバリア層と、少なくとも２つの強磁性層と、少なくとも１つの反強磁性層を有するトンネル接合構造である。また、図１４において、参照番号３２，３４、３６は強磁性層、３３，３５はトンネルバリア層、３１，３７は反強磁性層である。
【００６５】
また、上記強磁性層（磁気固着層）３２を、図１５のように、（強磁性層３２−１/非磁性層３８／強磁性層３２−２）の３層構造で非磁性層を介して反強磁性結合をしているいわゆる反強磁性結合層で置換することができる。
【００６６】
この３層構造をピン（磁気固着）層として用いることにより、より強固にピン層のスピンを固着することができるため、何度かの書き込みによって磁気固着層の一部の磁気モーメントが回転してしまい出力が徐々に低下してしまうという問題が完全に無くなること、反強磁性膜の膜厚を薄くでき加工精度が上がることなどのメリットがあり、スイッチング磁場のバラツキが減少する。
【００６７】
また、磁気記録層も（強磁性層／非磁性層／強磁性層）の３層構造を用いることが好ましい。この場合、強磁性層間に強磁性層結合があることが好ましい。この構造を磁気記録層に用いると、スイッチング磁場のセル幅依存性が小さく（セル幅を小さくしてもスイッチング磁場の増大が小さく、ＭＲＡＭを大容量化し、ＴＭＲ素子のセル幅が小さくなっても消費電力の増大、書きこみ時の配線のエレクトロマイグレーションの心配が無く、更なる大容量ＭＲＡＭを作製できる。強磁性結合の強さは弱い方が好ましく、弱いほどスイッチング磁場は小さくなる。
【００６８】
本発明の強磁性層の元素，種類は、特に制限はなく、は、Ｆｅ、Ｃｏ、Ｎｉ、またはそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3- ｙ（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ，Ｓｒ）などの酸化物の他ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金、Ｚｎ−Ｍｎ−Ｏ、Ｔｉ−Ｍｎ−Ｏ、ＣｄＭｎＰ2、ＺｎＭｎＰ2などの磁性半導体を用いることができる。
【００６９】
本発明の強磁性層の膜厚は超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることが好ましい。また、あまり厚いとスイッチング磁場、漏れ磁場が大きくなってしまうため、３．０ｎｍ以下で有ることが好ましい。また、これら磁性体にはＡｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていても強磁性を失わない限り良い。
【００７０】
反強磁性膜は、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、Ｒｕ−Ｍｎなどを用いることができる。フリー（記録）層に強磁性層／非磁性層／強磁性層の３層膜を用いる場合、その非磁性層としては、Ｃｕ、Ａｕ、Ｒｕ、Ｉｒ、Ｒｈ、Ａｇなどを用いることができる。
【００７１】
誘電体または絶縁層としては、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、ＡｌＯＮ、ＧａＯ、Ｂｉ2Ｏ3、ＳｒＴｉＯ2、ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらは、酸素、窒素欠損が多少存在していてもかまわない。
【００７２】
誘電体層の厚さはＴＭＲ素子の接合面積に依存し、３ｎｍ以下であることが好ましい。基板材料は特に制限はなく、Ｓｉ、ＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮなど各種基板上に作製できる。その上に、下地層，保護層として、Ｔａ、Ｔｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ／Ｐｔ、Ｔａ／Ｐｔ、Ｔｉ／Ｐｄ、Ｔａ／Ｐｄなどを用いることが好ましい。
【００７３】
このような磁気抵抗効果素子は、各種スパッタ法、蒸着法、分子線エピタキシャル法などの通常の薄膜形成装置を用いれば作製することができる。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、書込み時の消費電力を著しく低減することができ、従来の磁気記憶装置（ＭＲＡＭ）が有する消費電力が大きいという問題、クロストークの問題、エレクトロマイグレーション（ＥＭ）の問題等が解決された高密度磁気記憶素子あるいは磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の磁気記憶素子の基本形態を示す斜視図。
【図２】本発明第１の基本形態を用いた場合のスイッチング磁場曲線（Ａ）と従来のスイッチング磁場曲線（Ｂ）を比較した図。
【図３】本発明の第１の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図４】本発明の第２の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図５】本発明の第３の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図６】第３の実施形態の磁気記憶装置のスイッチング磁場曲線（Ｃ）と従来のスイッチング磁場曲線（Ｄ）を比較した図。
【図７】本発明の第４の実施形態に係る磁気記憶装置のアーキテクチャを示す回路図。
【図８】第４の実施形態における上部配線、下部配線、ＴＭＲ素子の配置の状態を示す摸式的な平面図。
【図９】第４の実施形態における１メモリセルの摸式的な断面図。
【図１０】本発明の第２の磁気記憶装置の基本形態を示す摸式的な平面図。
【図１１】本発明の第２の磁気記憶装置のセル形状（平面図）の例。
【図１２】本発明の第５の実施形態に係る磁気記憶装置のスイッチング磁場曲線（Ｅ）を第３の実施形態の磁気記憶装置のスイッチング磁場曲線（Ｆ）と比較して示した図。
【図１３】本発明で使用するＴＭＲセルの層構成の１例を示す素子断面図。
【図１４】本発明で使用するＴＭＲセルの層構成の他の１例を示す素子断面図。
【図１５】本発明で使用するＴＭＲセルの層構成の更に他の１例を示す素子断面図。
【図１６】従来のクロスポイントのＴＭＲセルの配置を示す摸式的な斜視図。
【符号の説明】
１…ＴＭＲセル
２…ビット線
３…書き込みワード線
４…磁気シールド
５…配線
６…絶縁層
７、９…ダイオード
８…ＭＯＳＦＥＴ
１０…ソフト磁性バイアス層
１１…カラムデコーダ
１２…ロウデコーダ
２１，３１，３７…反強磁性層
２２，２４、３２，３２−１，３２−２、３４，３６…強磁性層
２３、３３，３５…トンネルバリア層
３８…非磁性層
Claims (8)
- 複数の磁気記憶素子が行列状に配置された磁気記憶装置であって、前記複数の磁気記憶素子の各々は、
第１の書き込み線と、
前記第１の書込み線の上に、これと絶縁して形成された配線層と、
前記配線層上に備えられ、少なくとも反強磁性層／第１の強磁性層／トンネルバリア層／第２の強磁性層を含む積層膜であり、前記第１と第２の強磁性層の略平行する磁化容易軸が前記第１の書き込み線と略４５°の角度を有する強磁性トンネル接合膜と、
前記強磁性トンネル接合膜の上面に接続され、少なくとも前記強磁性トンネル接合膜の近傍で前記第１の書き込み線と平行な第２の書き込み線と、
を具備し、前記磁化容易軸の方向が前記複数の磁気記憶素子において同一方向であることを特徴とする磁気記憶装置。 - 前記第１及び第２の書き込み線が、少なくとも前記強磁性トンネル接合膜の近傍において、外部磁場の影響を遮断する磁気シールドを具備することを特徴とする請求項１に記載の磁気記憶装置。
- 各々が前記第２の書き込み線からなる複数のビット線と、
前記複数のビット線と交差する読み出し用の複数のワード線と、
前記ビット線とワード線の各交差点にそれぞれ備えられた前記強磁性トンネル接合膜と、
前記各交差点にそれぞれ備えられ、前記強磁性トンネル接合膜に直列接続されたトランジスタあるいはダイオードと、
を具備することを特徴とする請求項１又は２に記載の磁気記憶装置。 - 前記第１と第２の強磁性層の少なくとも一層が、強磁性層／非磁性金属層／強磁性層の３層構造を含む積層層で置換されていることを特徴とする請求項１乃至請求項３のいずれかに記載の磁気記憶装置。
- 少なくとも反強磁性層／第１の強磁性層／トンネルバリア層／第２の強磁性層を含む積層膜で形成された強磁性トンネル接合膜と、
前記第１と第２の強磁性層の略平行する磁化容易軸方向における前記強磁性トンネル接合膜の両端に備えられた、前記第２の強磁性層より軟磁性を示すソフト磁性バイアス層と、
を具備することを特徴とする磁気記憶素子。 - 前記第１と第２の強磁性層の少なくとも一層が、強磁性層／非磁性金属層／強磁性層の３層構造を含む積層層で置換されていることを特徴とする請求項５に記載の磁気記憶素子。
- 複数のビット線と、
前記複数のビット線と交差する読み出し用の複数のワード線と、
前記ビット線とワード線の各交差点にそれぞれ備えられた、請求項５または６に記載の磁気記憶素子と、
前記各交差点にそれぞれ備えられ、前記磁気記憶素子に直列接続されたトランジスタあるいはダイオードと、
を具備することを特徴とする磁気記憶装置。 - 請求項１乃至４、７のいずれかに記載の磁気記憶装置を搭載することを特徴とする携帯端末装置。
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