JP4005832B2 - 磁気メモリ及び磁気メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果を利用したメモリ及びメモリ装置に係り、特には、強磁性トンネル接合型のように膜面垂直通電型（ＣＰＰ：Current-perpendicular-to-plane）の磁気抵抗効果素子を含んだ磁気メモリ及び磁気メモリ装置に関する。
【０００２】
【従来の技術】
磁気抵抗効果素子は、例えば、一対の強磁性層を非磁性層を介して積層した構造を有している。この磁気抵抗効果素子の抵抗値は、一方の強磁性層の磁化に対する他方の強磁性層の磁化の相対的な向きに応じて変化する。このような磁気抵抗効果を示す磁気抵抗効果素子は様々な用途で利用可能であり、磁気メモリは磁気抵抗効果素子の主要な用途の１つである。
【０００３】
磁気抵抗効果素子には、例えば、強磁性１重トンネル接合素子や強磁性２重トンネル接合素子のような強磁性トンネル接合素子（或いは、「ＴＭＲ素子」；Tunneling Magneto-Resistance element）がある。強磁性１重トンネル接合素子は、ピン層、トンネルバリア層、フリー層を積層した構造を有している。また、強磁性２重トンネル接合素子は、ピン層、トンネルバリア層、フリー層、トンネルバリア層、ピン層を積層した構造を有している。なお、「フリー層」は外部磁場印加の際にその磁化の向きを変化させ得る単層構造または積層構造の強磁性層であり、「ピン層」は外部磁場印加の際にその磁化の向きを維持する単層構造または積層構造の強磁性層である。
【０００４】
上記のＴＭＲ素子では、２０％以上のＭＲ比が得られている。例えば、強磁性層上に厚さ０．４ｎｍ乃至２．０ｎｍの薄いＡｌ層を成膜した後、その表面を酸素グロー放電または酸素ラジカルに曝すことによってＡｌＯxからなるトンネルバリア層を形成し、その上に強磁性層をさらに成膜することにより形成される強磁性１重トンネル接合素子が提案されている。この強磁性トンネル接合素子によると、２０％以上のＭＲ比が得られている（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７９，４７２４（１９９６））。また、誘電体中に分散させた磁性粒子を介した強磁性トンネル接合や強磁性２重トンネル接合（連続膜）でも２０％以上のＭＲ比が得られている（特開平９−２６０７４３号、Ｐｈｙｓ．Ｒｅｖ．Ｂ ５６（１０），Ｒ５７４７（１９９７）．、応用磁気学会誌２３，４−２，（１９９９）、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７３（１９），２８２９（１９９８）、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３９，Ｌ１０３５（２００１））。
【０００５】
ところで、磁気メモリを大容量化した場合、十分に大きな出力信号を得るためにはＴＭＲ素子に印加する電圧を高める必要がある。このようにＴＭＲ素子への印加電圧を高めた場合、ＭＲ比が著しく減少することがある。そのため、上記のように２０％以上のＭＲ比が得られたとしても、磁気メモリを大容量化した場合に必ずしも十分に大きな出力信号が得られる訳ではない。
【０００６】
また、磁気メモリを大容量化するためには、ビットサイズを微小化する必要がある。ビットサイズを微小化すると、ＴＭＲ素子のフリー層による反磁界増大の影響が大きくなる。反磁界の増大により、フリー層は磁化を安定化するために環流磁区構造をとり易くなり、その結果、フリー層の容易磁化方向の保持力，すなわち、書き込み磁界（スイッチング磁界），が大きくなる。磁気メモリでは、ビット線とワード線とに電流を流すことにより発生する磁界によってフリー層の磁化を反転させるので、スイッチング磁界の増大は書き込みに要する電力消費量の増大をもたらす。
【０００７】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることが可能な磁気メモリ及び磁気メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の側面によると、互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、前記第１磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、前記第２磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第２ピン層及び前記共通配線間に介在し且つ１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、前記第１ピン層が含む前記強磁性層の数及び前記第２ピン層が含む前記強磁性層の数は何れも奇数であるか或いは何れも偶数であることを特徴とする磁気メモリが提供される。
【００１０】
本発明の第２の側面によると、互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、前記第１磁気抵抗効果素子は、１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第１及び第２ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、前記第２磁気抵抗効果素子は、偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第３ピン層と、前記第３ピン層及び前記共通配線間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きを維持する第４ピン層と、前記第３及び第４ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、前記第１フリー層が含む前記強磁性層の数と前記第２フリー層が含む前記強磁性層の数と前記第２ピン層が含む前記強磁性層の数とは何れも奇数であり且つ前記第４ピン層が含む前記強磁性層の数は偶数であるか、或いは、前記第１フリー層が含む前記強磁性層の数と前記第２フリー層が含む前記強磁性層の数と前記第２ピン層が含む前記強磁性層の数とは何れも偶数であり且つ前記第４ピン層が含む前記強磁性層の数は奇数であることを特徴とする磁気メモリが提供される。
【００１１】
本発明の第３の側面によると、互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、前記第１磁気抵抗効果素子は、１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第１及び第２ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、前記第２磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第３ピン層と、前記第３ピン層及び前記共通配線間に介在し且つ１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きを維持する第４ピン層と、前記第３及び第４ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、前記第１フリー層が含む前記強磁性層の数は偶数であり且つ前記第２フリー層が含む前記強磁性層の数と前記第３ピン層が含む前記強磁性層の数とは何れも奇数であるか、或いは、前記第１フリー層が含む前記強磁性層の数は奇数であり且つ前記第２フリー層が含む前記強磁性層の数と前記第３ピン層が含む前記強磁性層の数とは何れも偶数であることを特徴とする磁気メモリが提供される。
【００１２】
本発明の第４の側面によると、上記の磁気メモリを具備し、前記第１磁気抵抗効果素子と前記第２磁気抵抗効果素子との組を備えたメモリセルを複数個含んだことを特徴とする磁気メモリ装置が提供される。
【００１３】
本発明の第１の側面に係る磁気メモリは、第１磁気抵抗効果素子と第１配線との間に介在した第１反強磁性層と、第２磁気抵抗効果素子と第２配線との間に介在した第２反強磁性層とをさらに具備していてもよい。また、本発明の第２及び第３の側面に係る磁気メモリは、第１磁気抵抗効果素子と第１配線との間に介在した第１反強磁性層と、第１磁気抵抗効果素子と共通配線との間に介在した第２反強磁性層と、第２磁気抵抗効果素子と第２配線との間に介在した第３反強磁性層と、第２磁気抵抗効果素子と共通配線との間に介在した第４反強磁性層とをさらに具備していてもよい。さらに、本発明の第２の側面において、第１フリー層が含む強磁性層の数と第２フリー層が含む前記強磁性層の数とは等しくてもよい。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、各図において、同様または類似する機能を有する構成要素には同一の参照符号を付し、重複する説明は省略する。まず、本発明の第１乃至第３の実施形態及び参考例で利用可能な構造の一例について説明する。
【００１５】
図１は、本発明の第１乃至第３の実施形態及び参考例に係る磁気ランダムアクセスメモリ（以下、ＭＲＡＭという）で利用可能なアーキテクチャの第１の例を概略的に示す図である。図１に示すＭＲＡＭ１では、１つのメモリセルは一対の磁気抵抗効果素子２ａ，２ｂを含んでいる。それら磁気抵抗効果素子２ａ，２ｂは書き込み用のビット線３を挟んで対向している。ビット線３は、磁気抵抗効果素子２ａを介して読み出し用のビット線４ａに電気的に接続されるとともに、磁気抵抗効果素子２ｂを介して読み出し用のビット線４ｂに電気的に接続されている。なお、ビット線４ａ，４ｂはビット線３に対して略垂直な方向に延在している。また、図中、ビット線４ａの下方にはビット線３と略垂直に交差する方向に書き込み用のディジット線５ａが延在しており、ビット線４ｂの上方にはビット線３と略垂直に交差する方向に書き込み用のディジット線５ｂが延在している。
【００１６】
このＭＲＡＭで二値記憶を行う場合、情報の書き込みは、ビット線３とディジット線５ａ，５ｂとに電流パルスを流すことにより行う。すなわち、ビット線３とディジット線５ａ，５ｂとに書き込み電流を流すと、これらの周囲に電流磁界が生ずる。これら電流磁界を合成してなる合成磁界により、磁気抵抗効果素子２ａ，２ｂのフリー層の磁化を反転させることができる。また、記録した情報の読み出しは、ビット線３から磁気抵抗効果素子２ａ，２ｂにセンス電流を流し、センスアンプによりそれら磁気抵抗効果素子２ａ，２ｂを流れた電流を検出する。このような方法で読み出しを行った場合、大きな出力信号を得ることができる。
【００１７】
次に、本発明の参考例について説明する。図２は、本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。また、図３（ａ），（ｂ）は、図２に示す構造で二値記憶を行うのに利用可能な状態を概略的に示す図である。例えば、図３（ａ）は情報“０”を保持している状態を示し、図３（ｂ）は情報“１”を保持している状態を示している。なお、図２及び図３（ａ），（ｂ）において、参照符号１１ａ，１１ｂはフリー層を示し、参照符号１２ａ，１２ｂはピン層を示し、参照符号１３ａ，１３ｂは反強磁性層を示し、参照符号１４ａ，１４ｂは下地層を示し、参照符号１５ａ，１５ｂは保護層を示し、参照符号１６ａ，１６ｂは非磁性層を示している。また、図２及び図３（ａ），（ｂ）において、実線矢印は磁化の向きを示し、破線矢印はフリー層１１ａ，１１ｂ同士が静磁結合している様子を示している。
【００１８】
図２に示すように、本参考例では、磁気抵抗効果素子２ａは１つのフリー層１１ａと１つのピン層１２ａとを含み、磁気抵抗効果素子２ｂも１つのフリー層１１ｂと１つのピン層１２ｂとを含む。また、本参考例では、フリー層１１ａの磁化の向きとフリー層１１ｂの磁化の向きとを、情報“０”を保持している状態と情報“１”を保持している状態との双方で反平行とする。
【００１９】
このような構造では、フリー層１１ａとフリー層１１ｂとがビット線３を挟んで静磁結合する。そのため、それらの端部の磁荷が消失し、フリー層１１ａ，１１ｂのそれぞれの磁区構造が単磁区構造となる。すなわち、フリー層１１ａ，１１ｂのそれぞれの磁区構造が安定化するとともに、より大きなＭＲ比を得ることができる。
【００２０】
また、それらフリー層１１ａ，１１ｂの磁化により、ビット線３やディジット線５ａ，５ｂに電流を流すことによって発生する電流磁界を磁化反転に効率的に利用することができる。そのため、メモリセルが磁気抵抗効果素子を１つのみ含んだ場合に比べ、より低い電流値（配線１本当りの）で情報を書き込むことが可能となる。すなわち、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることが可能となる。また、上記構造では、書き込み用の配線１本当たりに流す電流値を低減することができるため、配線疲労を抑制することができ、高い信頼性を実現することができる。
【００２１】
さて、上記の通り、本参考例では、情報“０”及び“１”の記憶に図３（ａ），（ｂ）に示す２つの状態を利用する。すなわち、図３（ａ），（ｂ）から明らかなように、本参考例では、ピン層１２ａとピン層１２ｂとの間で磁化の向きを反平行とする必要がある。しかしながら、ピン層１２ａ，１２ｂへの一方向磁気異方性の付与は、所定強度の磁場中でアニールすることにより行う。そのため、ピン層１２ａ，１２ｂのそれぞれが強磁性層を１層のみ含んでいる場合、ピン層１２ａの磁化の向きとピン層１２ｂの磁化の向きとは同一となってしまう。
【００２２】
図４は、本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。なお、図４において、参照符号２１は強磁性層を示し、参照符号２２は非磁性層を示している。
【００２３】
図４に示すように、本参考例では、ピン層１２ａは偶数の強磁性層２１を非磁性層２２を介して積層してなる積層体で構成し、ピン層１２ｂは１つの強磁性層２１で構成するか或いは３つ以上の奇数の強磁性層２１を非磁性層２２を介して積層してなる積層体で構成する。また、本参考例では、フリー層１１ａ，１１ｂのそれぞれは１つの強磁性層で構成するか或いは複数の強磁性層を非磁性層を介して積層してなる積層体で構成する。さらに、本参考例では、フリー層１１ａが含む強磁性層の数及びフリー層１１ｂが含む強磁性層の数を何れも奇数とするか或いは何れも偶数とし、典型的には互いに等しくする。
【００２４】
このような構造を採用した場合、所定強度の磁場中でアニールしてピン層１２ａ，１２ｂへの一方向磁気異方性を付与すると、ピン層１２ａ，１２ｂに含まれる強磁性層２１の磁化の向きは図４に示すようになる。すなわち、ピン層１２ａに含まれる強磁性層２１のうちフリー層１１ａに最も近いものとピン層１２ｂに含まれる強磁性層２１のうちフリー層１１ｂに最も近いものとの間で磁化の向きを反平行とすることができる。ピン層１２ａ，１２ｂに含まれる強磁性層２１のうちフリー層１１ａ，１１ｂに最も近いものが磁気抵抗効果に寄与するので、図４に示すように一方向磁気異方性を付与すると、図３（ａ），（ｂ）に示したのと同様の状態を生じさせることが可能となる。
【００２５】
本参考例において、フリー層１１ａ，１１ｂのそれぞれは、複数の強磁性層を非磁性層を介して積層してなる積層体で構成することができる。このような構造を採用する場合、フリー層１１ａ，１１ｂのそれぞれに含まれる強磁性層のうち、ビット線３に最も近いものは他に比べてより厚いことが好ましい。これにより、フリー層１１ａ，１１ｂ同士が静磁的にカップリングし、それぞれのフリー層１１ａ，１１ｂで磁区構造が単磁区構造となって安定化する。また、フリー層１１ａ，１１ｂに上記の積層構造を採用することにより、磁化と膜厚との関をより容易に調節することが可能となる。
【００２６】
次に、本発明の第１の実施形態について説明する。図５は、本発明の第１の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。なお、図５において、参照符号２３は強磁性層を示し、参照符号２４は非磁性層を示している。
【００２７】
第１の実施形態に係るＭＲＡＭは以下の事項を除いて参考例に係るＭＲＡＭと同様の構造を有している。すなわち、図５に示すように、第１の実施形態では、ピン層１２ａ，１２ｂの双方を、偶数の強磁性層２１を非磁性層２２を介して積層してなる積層体で構成する。また、第１の実施形態では、フリー層１１ａは１つの強磁性層で構成するか或いは３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体で構成し、フリー層１１ｂは偶数の強磁性層２３を非磁性層２４を介して積層してなる積層体で構成する。さらに、第１の実施形態では、ピン層１２ａが含む強磁性層２１の数及びピン層１２ｂが含む強磁性層２１の数を何れも奇数とするか或いは何れも偶数とする。このような構造を採用しても、参考例で説明したのと同様の効果を得ることができる。
【００２８】
なお、図５に示す構造では、フリー層１１ａを単層構造としている。フリー層１１ａのように、フリー層中に含まれる全ての強磁性層の間で磁化の向きが互いに平行である構造は単純構造と呼ばれる。また、フリー層１１ｂのように、フリー層中に含まれる強磁性層のうち非磁性層を介して隣り合うもの同士の間で磁化の向きが互いに反平行である構造はシンセティック構造と呼ばれる。
【００２９】
シンセティック構造のフリー層に含まれる強磁性層２３の磁化と膜厚との積はそれぞれの有効磁化を打ち消すような設計でなくても良い。また、ピン層１２ａ，１２ｂの構造は、シンセティック構造であってもよく、或いは、単純構造であってもよい。
【００３０】
次に、本発明の第２の実施形態について説明する。図６は、本発明の第２の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。なお、図６において、参照符号１２ａ1，１２ａ2，１２ｂ1，１２ｂ2はピン層を示し、参照符号１３ａ1，１３ａ2，１３ｂ1，１３ｂ2は反強磁性層を示し、参照符号１６ａ1，１６ａ2，１６ｂ1，１６ｂ2は非磁性層を示している。
【００３１】
第２の実施形態に係るＭＲＡＭにおいて、磁気抵抗効果素子２ａ，２ｂのそれぞれはデュアル構造を有している。すなわち、第２の実施形態に係るＭＲＡＭは、スピンバルブ型の磁気抵抗効果素子２ａ，２ｂを含んでいる。
【００３２】
第２の実施形態に係るＭＲＡＭは、磁気抵抗効果素子２ａ，２ｂのそれぞれがデュアル構造を有するとともに以下の構造を採用したこと以外は参考例に係るＭＲＡＭと同様の構造を有している。すなわち、第２の実施形態では、例えば、図６に示すように、磁気抵抗効果素子２ａのピン層１２ａ1に含まれる強磁性層２１の数を偶数とし、磁気抵抗効果素子２ｂのピン層１２ｂ1に含まれる強磁性層２１の数を奇数とする。さらに、フリー層１１ａが含む強磁性層２３の数とフリー層１１ｂが含む強磁性層２３の数とピン層１２ｂ2が含む強磁性層２１の数との全てを偶数とし且つピン層１２ａ2が含む強磁性層２１の数を奇数とする。このような構造を採用しても、参考例で説明したのと同様の効果を得ることができる。
【００３３】
なお、本実施形態では、フリー層１１ａが含む強磁性層２３の数とフリー層１１ｂが含む強磁性層２３の数とピン層１２ｂ 2 が含む強磁性層２１の数との全てを奇数とし且つピン層１２ａ 2 が含む強磁性層２１の数を偶数としてもよい。また、フリー層１１ａ，１１ｂ同士の静磁結合は、それらの距離が長いほど小さくなる。したがって、ピン層１２ａ2，１２ｂ2は薄いことが望ましい。
【００３４】
次に、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。第３の実施形態に係るＭＲＡＭは、第２の実施形態に係るＭＲＡＭと同様に、スピンバルブ型の磁気抵抗効果素子２ａ，２ｂを含んでいる。
【００３５】
第３の実施形態に係るＭＲＡＭは、以下の構造を採用したこと以外は第２の実施形態に係るＭＲＡＭと同様の構造を有している。すなわち、第３の実施形態では、例えば、図７に示すように、ピン層１２ａ2に含まれる強磁性層２１の数を奇数とし、ピン層１２ｂ1に含まれる強磁性層２１の数との双方を奇数とし、ピン層１２ｂ2に含まれる強磁性層２１の数を偶数とする。さらに、フリー層１１ａが含む強磁性層２３の数とピン層１２ａ1が含む強磁性層２１の数とを奇数とし且つフリー層１１ｂが含む強磁性層２３の数を偶数とする。このような構造を採用しても、参考例で説明したのと同様の効果を得ることができる。
【００３６】
なお、本実施形態では、フリー層１１ａが含む強磁性層２３の数とピン層１２ａ1が含む強磁性層２１の数とを偶数とし且つフリー層１１ｂが含む強磁性層２３の数を奇数としてもよい。
【００３７】
上述した第１乃至第３の実施形態及び参考例に係るＭＲＡＭ１は、図８に示す構造を有し得る。図８は、図１に示すアーキテクチャを採用したＭＲＡＭの一例を概略的に示す断面図である。図８に示すＭＲＡＭ１では、Ｐ型Ｓｉ基板のような半導体基板５１の表面領域に素子分離絶縁膜５２が形成されている。素子分離絶縁膜５２によって分離された素子領域にはＮ+型領域のような不純物拡散領域５３が形成されている。それら領域５３間の上部にはゲート絶縁膜５４を介してゲート電極として用いられる読み出し用のワード線５５が配置され、それらはＭＯＳＦＥＴ６０を構成している。
【００３８】
不純物拡散層５３にはプラグ５７を介して金属配線５６ａ，５６ｂが接続されており、金属配線５６ｂはプラグ５７や配線５６ｃを介して読み出し用のビット線４ｂに接続されている。ビット線４ａはビット線４ｂと対を為しており、それらの間にはビット線３が延在している。
【００３９】
ビット線４ａとビット線３との間には磁気抵抗効果素子２ａが介在しており、ビット線４ｂとビット線３との間には磁気抵抗効果素子２ｂが介在している。ディジット線５ａ，５ｂはそれらを上下から挟むように及びビット線３に対して略垂直な方向に延在している。なお、図８において、参照符号５８は層間絶縁膜を示している。
【００４０】
以上の第１乃至第３の実施形態及び参考例では、図１に示すアーキテクチャを例に説明を行ったが、第１乃至第３の実施形態及び参考例に係るＭＲＡＭでは様々なアーキテクチャを利用することができる。
【００４１】
図９は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第２の例を概略的に示す図である。図９に示すＭＲＡＭでは、磁気抵抗効果素子２ａ，２ｂのそれぞれの一端は読み出し／書き込み用ビット線３に接続されている。それぞれの磁気抵抗効果素子２ａ，２ｂの他端には、ダイオード６２ａ，６２ｂを介して読み出し／書き込み用ワード線５ａ，５ｂが接続されている。なお、ビット線３とワード線５ａ，５ｂとは互いに交差するように配置されている。
【００４２】
読み出し時には、例えば、いずれかの磁気抵抗効果素子２ａ，２ｂの組に接続されているビット線３とワード線５ａ，５ｂとをトランジスタ６４，６５ａ，６５ｂにより選択してセンスアンプ６６により電流を検出する。また、書き込み時には、例えば、いずれかの磁気抵抗効果素子２ａ，２ｂの組に接続されているビット線３とワード線５ａ，５ｂとをトランジスタ６４，６５ａ，６５ｂにより選択して、書き込み電流を流す。この際に、ビット線３及びワード線５ａ，５ｂの周囲にそれぞれ発生する磁界を合成してなる書き込み磁界が磁気抵抗効果素子２ａ，２ｂのフリー層の磁化を所定の方向に変化させる。これにより、書き込みが為される。なお、ダイオード６２ａ，６２ｂは、読み出し時或いは書き込み時に、選択していない磁気抵抗効果素子２ａ，２ｂを介して流れる迂回電流を遮断する役割を果たす。
【００４３】
図１０は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第３の例を概略的に示す図である。図１０に示すＭＲＡＭは、読み出し／書き込み用ビット線３と読み出し用ビット線４ａ，４ｂとの間に磁気抵抗効果素子２ａ，２ｂを並列に接続した「ハシゴ型」の構成を採用している。さらに、それぞれの磁気抵抗効果素子２ａ，２ｂに近接して、ワード線５ａ，５ｂがビット線３，４ａ，４ｂと交差するように配置されている。
【００４４】
磁気抵抗効果素子２ａ，２ｂへの書き込みは、例えば、ビット線３に書き込み電流を流すことにより発生する磁界と、ワード線５ａ，５ｂに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子２ａ，２ｂのフリー層に作用させることにより行う。他方、読み出しの際には、トランジスタ６ａ，６４ａ，６４ｂによって何れかのビット線３，４ａ，４ｂの組を選択し、選択したビット線３，４ａ間及びビット線３，４ｂ間に電圧を印加する。すると、これらの間で並列に接続されている全ての磁気抵抗効果素子２ａ，２ｂに電流が流れる。この電流の合計をセンスアンプ６６により検出しながら、いずれかの磁気抵抗効果素子２ａ，２ｂの組に近接したワード線５ａ，５ｂに書き込み電流を流す。これにより、その磁気抵抗効果素子２ａ，２ｂのフリー層の磁化を所定の方向に変化させる。この時の電流変化を検出することにより、当該磁気抵抗効果素子２ａ，２ｂの読み出しを行うことができる。
【００４５】
すなわち、書き換え前のフリー層の磁化方向が書き換え後の磁化方向と同一であれば、センスアンプ６６により検出される電流は変化しない。しかし、書き換え前後でフリー層の磁化方向が反転する場合には、センスアンプ６６により検出される電流が磁気抵抗効果により変化する。このようにして、書き換え前のフリー層の磁化方向に対応した格納データを読み出すことができる。なお、この方法は、読み出しの際に格納データを変化させる、いわゆる「破壊読み出し」に対応している。
【００４６】
図１１は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第４の例を概略的に示す図である。図１１に示すＭＲＡＭでは、磁気抵抗効果素子２ａ，２ｂのそれぞれの一端は読み出し／書き込み用ビット線３に並列に接続されている。また、これら磁気抵抗効果素子２ａ，２ｂのそれぞれの他端は、ビット線３と交差するように配置された読み出し用ワード線４ａ，４ｂに接続されている。さらに、これらワード線４ａ，４ｂに近接して、書き込み用ワード線５ａ，５ｂが配置されている。
【００４７】
磁気抵抗効果素子２ａ，２ｂへの書き込みは、ビット線３に書き込み電流を流すことにより発生する磁界と、ワード線５ａ，５ｂに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子２ａ，２ｂのフリー層に作用させることにより行う。他方、読み出しの際には、トランジスタ６４，６５ａ，６５ｂによって、何れかの磁気抵抗効果素子２ａ，２ｂの組に接続されたビット線３とワード線４ａ，４ｂとを選択し、さらに、当該磁気抵抗効果素子２ａ，２ｂにセンス電流を流し、それをセンスアンプ６６により検出する。
【００４８】
図１２は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第５の例を概略的に示す図である。図１２に示すＭＲＡＭでは、磁気抵抗効果素子２ａ，２ｂのそれぞれの一端は読み出し／書き込み用ビット線３に並列に接続されている。また、これら磁気抵抗効果素子２ａ，２ｂのそれぞれの他端は、リード６７ａ，６７ｂを介して、ビット線３と交差するように配置された読み出し用ワード線４ａ，４ｂに接続されている。さらに、磁気抵抗効果素子２ａ，２ｂを上下から挟むように書き込み用ワード線５ａ，５ｂが配置されている。
【００４９】
図１２に示すＭＲＡＭでは、図１１に示すＭＲＡＭに関して説明したのと同様の方法により書き込み及び読み出しが可能である。但し、図１２に示すＭＲＡＭでは、図１１に示すＭＲＡＭとは異なり、ワード線５ａ，５ｂと磁気抵抗効果素子２ａ，２ｂとの間にワード線４ａ，４ｂは介在していない。そのため、図１２に示すＭＲＡＭでは、図１１に示すＭＲＡＭに比べ、磁気抵抗効果素子２ａ，２ｂとワード線５ａ，５ｂとをより接近させることができる。したがって、ワード線５ａ，５ｂによって発生する書き込み磁界を磁気抵抗効果素子２ａ，２ｂに対してより効果的に作用させることができる。
【００５０】
次に、第１乃至第３の実施形態及び参考例で説明した磁気抵抗効果素子２ａ，２ｂに利用可能な材料などについて説明する。
【００５１】
ピン層１２の強磁性層２１に利用可能な強磁性体としては、例えば、Ｆｅ、Ｃｏ、Ｎｉまたはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3-y（ここでＲは希土類、ＸはＣａ、Ｂａ、Ｓｒのいずれかを表す）などの酸化物、或いは、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを挙げることができる。
【００５２】
ピン層１２の強磁性層２１には一方向異方性を付与することが望ましい。またその厚さは０．１ｎｍ乃至１００ｎｍの範囲内とすることが好ましい。さらに、この強磁性層２１の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【００５３】
ピン層１２としては、上記の通り、強磁性層２１と非磁性層２２との積層膜を用いても良い。例えば、強磁性層／非磁性層／強磁性層の三層構造を用いることができる。この場合、非磁性層を介して両側の強磁性層に反強磁性的な層間の相互作用が働いていることが望ましい。三層構造のピン層１２としては、例えば、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ（ルテニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｉｒ（イリジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｏｓ（オスニウム）／Ｃｏ（Ｃｏ−Ｆｅ）などの積層膜を挙げることができる。このようなピン層１２に隣接して反強磁性膜１３と、ピン層１２の磁化がビット線やワード線からの電流磁界の影響をより受け難く、磁化が強固に固着される。また、ピン層１２からの漏洩磁界（stray field）を減少（或いは調節）でき、ピン層１２に含まれる２つの強磁性層２１の膜厚を変えることにより、フリー層１１の磁化シフトを調整することができる。
【００５４】
反強磁性層１３は必須の構成要素ではないが、ピン層１２の磁化を強固に固着させる観点からは設けることが望ましい。反強磁性層１３の材料としては、例えば、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3などを挙げることができる。これら磁性体には、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００５５】
フリー層１１の材料としても、ピン層１２と同様に、例えば、Ｆｅ、Ｃｏ、Ｎｉまたはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3-y（ここでＲは希土類、ＸはＣａ、Ｂａ、Ｓｒのいずれかを表す）などの酸化物、或いは、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。
【００５６】
フリー層１１に含まれる強磁性層２３は、膜面に対して略平行な方向の一軸磁気異方性を有することが望ましい。また、その厚さは０．１ｎｍ乃至１００ｎｍの範囲内にあることが好ましい。さらに、この強磁性層２３の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【００５７】
フリー層１１は、軟磁性層／強磁性層の二層構造、または、強磁性層／軟磁性層／強磁性層の三層構造を有し得る。フリー層１１が強磁性層／非磁性層／強磁性層の三層構造を有している場合、強磁性層の層間の相互作用の強さを制御することにより、メモリセルのセル幅がサブミクロン以下になっても、電流磁界の消費電力を増大させずに済むというより好ましい効果が得られる。
【００５８】
フリー層１１でも、上記の磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００５９】
上記の磁気抵抗効果素子２ａ，２ｂは、ＴＭＲ素子であってもよい。この場合、ピン層１２とフリー層１１との間に設けられる絶縁層（或いは誘電体層）１６の材料としては、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3、Ａｌ−Ｎ−Ｏなどの各種の絶縁体（誘電体）を用いることができる。これらの化合物は、化学量論的組成を有している必要はなく、酸素、窒素、フッ素などの欠損、或いは過不足が存在していてもよい。また、この絶縁層（誘電体層）の厚さは、トンネル電流が流れる程度に薄い方が望ましく、実際上は、１０ｎｍ以下であることが望ましい。
【００６０】
このような磁気抵抗効果素子２ａ，２ｂは、スパッタリング法、蒸着法、分子線エピタキシャル法などの通常の薄膜形成手段を用いて、所定の基板上に形成することができる。ここで使用可能な基板の材料としては、例えば、Ｓｉ、ＳｉＯ2、Ａｌ2Ｏ3、スピネル、ＡｌＮなどを挙げることがができる。
【００６１】
下地層１４や保護層１５は必須の構成要素ではないが、設けることが望ましい。下地層１４や保護層１５の材料としては、例えば、Ｔａ、Ｔｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ／Ｐｔ、Ｔａ／Ｐｔ、Ｔｉ／Ｐｄ、Ｔａ／Ｐｄ、Ｃｕ、Ａｌ−Ｃｕ、Ｒｕ、Ｉｒ、Ｏｓなどを挙げることができる。
【００６２】
【実施例】
図１に示すＭＲＡＭを以下に説明する方法により作製した。なお、本例では、磁気抵抗効果素子２ａ，２ｂに図７に示す構造を採用した。
【００６３】
まず、トランジスタなどを形成した基板上に絶縁膜を成膜し、この絶縁膜にＣｕを主成分とする厚さ１μｍのディジット線５ｂなどをダマシン法により形成した。すなわち、上記絶縁膜にＲＩＥ（Reactive Ion Etching）法を用いて配線溝やビアホールを形成した。その後、Ｃｕを主成分とする金属膜を成膜し、この金属膜をＣＭＰ（Chemical Mechanical Polishing）法により平坦化した。以上のようにしてディジット線５ｂなどを得た。
次に、同様の方法により、上記基板のディジット線５ｂを形成した面に絶縁膜を成膜し、この絶縁膜にビット線４ｂなどを埋め込み形成した。
【００６４】
次いで、強磁性１重トンネル接合を有する磁気抵抗効果素子２ｂの各層をスパッタリング法により成膜した。なお、ＴＭＲ素子２ｂの層構成は、下側から順に、Ｔａ（５ｎｍ）／Ｒｕ（２ｎｍ）／ＰｔＭｎ−Ｍｎ（１５ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＡｌＯx（１ｎｍ）／ＣｏＦｅ（１ｎｍ）／ＮｉＦｅ（３nｍ）／ＣｏＦｅ（１ｎｍ）／Ｃｕ（１ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。さらに、最上層のＲｕ層をハードマスクとして使用し、塩素系のエッチングガスを用いたＲＩＥ法により下側のＲｕ／Ｔａ層までエッチングすることにより上記の積層体をパターニングしてＴＭＲ素子２ｂを得た。
その後、ＳｉＯxを低温ＴＥＯＳ法により堆積して絶縁膜を成膜し、この絶縁膜にビット線２ａなどを埋め込み形成した。
【００６５】
次に、強磁性一重トンネル接合を有する磁気抵抗効果素子２ａの各層をスパッタリング法により成膜した。なお、ＴＭＲ素子２ａの層構成は、下側から順に、Ｔａ（５ｎｍ）／ＮｉＦｅ（３ｎｍ）／ＣｏＦｅ（１ｎｍ）／ＡｌＯx（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｐｔ―Ｍｎ（１５ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。さらに、ＴＭＲ素子２ｂに関して説明したのと同様の方法により上記の積層体をパターニングしてＴＭＲ素子２ａを得た。
その後、上記基板のＴＭＲ素子２ａを形成した面に絶縁膜を成膜し、この絶縁膜にビット線４ａなどを埋め込み形成した。その上にさらに絶縁膜を成膜し、この絶縁膜にディジット線５ａなどを埋め込み形成した。さらに、このようにして得られた構造を所定強度の磁場中でアニールすることにより、ピン層１２に位置方向磁気異方性を付与し、フリー層１１には一軸磁気異方性を付与した。以上のようにして、図１に示すＭＲＡＭ１を得た。
【００６６】
また、比較例として、上述したのとほぼ同様の方法により、１つのメモリセルに含まれるＴＭＲ素子の数が１つである従来型のＭＲＡＭセルを作製した。
【００６７】
これらＭＲＡＭについて、セルのスイッチングに必要な最小電流値及びスイッチング速度を調べた。その結果、本実施例に係るＭＲＡＭは、比較例に係るＭＲＡＭに比べ、最小電流値がより低く且つスイッチング速度がより高いことを確認することができた。具体的には、スイッチング電流を２０％低減することができ、それに伴いスイッチング速度も２０％向上した。また、本実施例に係るＭＲＡＭでは、比較例に係るＭＲＡＭに比べ、出力電流が２．２倍になり、Ｓ／Ｎ比は２０％向上した。
【００６８】
【発明の効果】
以上説明したように、本発明では、一対の磁気抵抗効果素子を書き込み用の共通配線を挟んで対向させ、それら磁気抵抗効果素子を用いて二値記憶を可能としている。また、本発明では、情報“０”を保持している状態と情報“１”を保持している状態との双方でそれら磁気抵抗効果素子のフリー層同士が静磁結合し得る構造を採用するため、何れの状態においてもフリー層の磁区構造が単磁区構造となる。したがって、本発明によると、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることができる。
すなわち、本発明によると、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることが可能な磁気メモリ及び磁気メモリ装置が提供される。
【図面の簡単な説明】
【図１】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭというで利用可能なアーキテクチャの第１の例を概略的に示す図。
【図２】 本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図３】 （ａ），（ｂ）は、図２に示す構造で二値記憶を行うのに利用可能な状態を概略的に示す図。
【図４】 本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図５】 本発明の第１の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図６】 本発明の第２の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図７】 本発明の第３の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図８】 図１に示すアーキテクチャを採用したＭＲＡＭの一例を概略的に示す断面図。
【図９】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第２の例を概略的に示す図。
【図１０】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第３の例を概略的に示す図。
【図１１】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第４の例を概略的に示す図。
【図１２】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第５の例を概略的に示す図。
【符号の説明】
１…ＭＲＡＭ、２ａ，２ｂ…磁気抵抗効果素子、３，４ａ，４ｂ…ビット線、５ａ，５ｂ…ディジット線、１１ａ，１１ｂ…フリー層、１２ａ，１２ｂ，１２ａ1，１２ａ2，１２ｂ1，１２ｂ2…ピン層、１３ａ，１３ｂ，１３ａ1，１３ａ2，１３ｂ1，１３ｂ2…反強磁性層、１４ａ，１４ｂ…下地層、１５ａ，１５ｂ…保護層、１６ａ，１６ｂ，１６ａ1，１６ａ2，１６ｂ1，１６ｂ2…非磁性層、２１…強磁性層、２２…非磁性層、２３…強磁性層、２４…非磁性層、５１…基板、５２…素子分離絶縁膜、５３…不純物拡散領域、５４…ゲート絶縁膜、５５…ワード線、６０…ＭＯＳＦＥＴ、５７…プラグ、５６ａ，５６ｂ，５６ｃ…金属配線、５８…層間絶縁膜、６２ａ，６２ｂ…ダイオード、６４，６４ａ，６４ｂ，６５ａ，６５ｂ…トランジスタ、６６…センスアンプ、６７ａ，６７ｂ…リード。
【発明の属する技術分野】
本発明は、磁気抵抗効果を利用したメモリ及びメモリ装置に係り、特には、強磁性トンネル接合型のように膜面垂直通電型（ＣＰＰ：Current-perpendicular-to-plane）の磁気抵抗効果素子を含んだ磁気メモリ及び磁気メモリ装置に関する。
【０００２】
【従来の技術】
磁気抵抗効果素子は、例えば、一対の強磁性層を非磁性層を介して積層した構造を有している。この磁気抵抗効果素子の抵抗値は、一方の強磁性層の磁化に対する他方の強磁性層の磁化の相対的な向きに応じて変化する。このような磁気抵抗効果を示す磁気抵抗効果素子は様々な用途で利用可能であり、磁気メモリは磁気抵抗効果素子の主要な用途の１つである。
【０００３】
磁気抵抗効果素子には、例えば、強磁性１重トンネル接合素子や強磁性２重トンネル接合素子のような強磁性トンネル接合素子（或いは、「ＴＭＲ素子」；Tunneling Magneto-Resistance element）がある。強磁性１重トンネル接合素子は、ピン層、トンネルバリア層、フリー層を積層した構造を有している。また、強磁性２重トンネル接合素子は、ピン層、トンネルバリア層、フリー層、トンネルバリア層、ピン層を積層した構造を有している。なお、「フリー層」は外部磁場印加の際にその磁化の向きを変化させ得る単層構造または積層構造の強磁性層であり、「ピン層」は外部磁場印加の際にその磁化の向きを維持する単層構造または積層構造の強磁性層である。
【０００４】
上記のＴＭＲ素子では、２０％以上のＭＲ比が得られている。例えば、強磁性層上に厚さ０．４ｎｍ乃至２．０ｎｍの薄いＡｌ層を成膜した後、その表面を酸素グロー放電または酸素ラジカルに曝すことによってＡｌＯxからなるトンネルバリア層を形成し、その上に強磁性層をさらに成膜することにより形成される強磁性１重トンネル接合素子が提案されている。この強磁性トンネル接合素子によると、２０％以上のＭＲ比が得られている（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７９，４７２４（１９９６））。また、誘電体中に分散させた磁性粒子を介した強磁性トンネル接合や強磁性２重トンネル接合（連続膜）でも２０％以上のＭＲ比が得られている（特開平９−２６０７４３号、Ｐｈｙｓ．Ｒｅｖ．Ｂ ５６（１０），Ｒ５７４７（１９９７）．、応用磁気学会誌２３，４−２，（１９９９）、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７３（１９），２８２９（１９９８）、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３９，Ｌ１０３５（２００１））。
【０００５】
ところで、磁気メモリを大容量化した場合、十分に大きな出力信号を得るためにはＴＭＲ素子に印加する電圧を高める必要がある。このようにＴＭＲ素子への印加電圧を高めた場合、ＭＲ比が著しく減少することがある。そのため、上記のように２０％以上のＭＲ比が得られたとしても、磁気メモリを大容量化した場合に必ずしも十分に大きな出力信号が得られる訳ではない。
【０００６】
また、磁気メモリを大容量化するためには、ビットサイズを微小化する必要がある。ビットサイズを微小化すると、ＴＭＲ素子のフリー層による反磁界増大の影響が大きくなる。反磁界の増大により、フリー層は磁化を安定化するために環流磁区構造をとり易くなり、その結果、フリー層の容易磁化方向の保持力，すなわち、書き込み磁界（スイッチング磁界），が大きくなる。磁気メモリでは、ビット線とワード線とに電流を流すことにより発生する磁界によってフリー層の磁化を反転させるので、スイッチング磁界の増大は書き込みに要する電力消費量の増大をもたらす。
【０００７】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることが可能な磁気メモリ及び磁気メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の側面によると、互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、前記第１磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、前記第２磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第２ピン層及び前記共通配線間に介在し且つ１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、前記第１ピン層が含む前記強磁性層の数及び前記第２ピン層が含む前記強磁性層の数は何れも奇数であるか或いは何れも偶数であることを特徴とする磁気メモリが提供される。
【００１０】
本発明の第２の側面によると、互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、前記第１磁気抵抗効果素子は、１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第１及び第２ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、前記第２磁気抵抗効果素子は、偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第３ピン層と、前記第３ピン層及び前記共通配線間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きを維持する第４ピン層と、前記第３及び第４ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、前記第１フリー層が含む前記強磁性層の数と前記第２フリー層が含む前記強磁性層の数と前記第２ピン層が含む前記強磁性層の数とは何れも奇数であり且つ前記第４ピン層が含む前記強磁性層の数は偶数であるか、或いは、前記第１フリー層が含む前記強磁性層の数と前記第２フリー層が含む前記強磁性層の数と前記第２ピン層が含む前記強磁性層の数とは何れも偶数であり且つ前記第４ピン層が含む前記強磁性層の数は奇数であることを特徴とする磁気メモリが提供される。
【００１１】
本発明の第３の側面によると、互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、前記第１磁気抵抗効果素子は、１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第１及び第２ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、前記第２磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第３ピン層と、前記第３ピン層及び前記共通配線間に介在し且つ１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きを維持する第４ピン層と、前記第３及び第４ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、前記第１フリー層が含む前記強磁性層の数は偶数であり且つ前記第２フリー層が含む前記強磁性層の数と前記第３ピン層が含む前記強磁性層の数とは何れも奇数であるか、或いは、前記第１フリー層が含む前記強磁性層の数は奇数であり且つ前記第２フリー層が含む前記強磁性層の数と前記第３ピン層が含む前記強磁性層の数とは何れも偶数であることを特徴とする磁気メモリが提供される。
【００１２】
本発明の第４の側面によると、上記の磁気メモリを具備し、前記第１磁気抵抗効果素子と前記第２磁気抵抗効果素子との組を備えたメモリセルを複数個含んだことを特徴とする磁気メモリ装置が提供される。
【００１３】
本発明の第１の側面に係る磁気メモリは、第１磁気抵抗効果素子と第１配線との間に介在した第１反強磁性層と、第２磁気抵抗効果素子と第２配線との間に介在した第２反強磁性層とをさらに具備していてもよい。また、本発明の第２及び第３の側面に係る磁気メモリは、第１磁気抵抗効果素子と第１配線との間に介在した第１反強磁性層と、第１磁気抵抗効果素子と共通配線との間に介在した第２反強磁性層と、第２磁気抵抗効果素子と第２配線との間に介在した第３反強磁性層と、第２磁気抵抗効果素子と共通配線との間に介在した第４反強磁性層とをさらに具備していてもよい。さらに、本発明の第２の側面において、第１フリー層が含む強磁性層の数と第２フリー層が含む前記強磁性層の数とは等しくてもよい。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、各図において、同様または類似する機能を有する構成要素には同一の参照符号を付し、重複する説明は省略する。まず、本発明の第１乃至第３の実施形態及び参考例で利用可能な構造の一例について説明する。
【００１５】
図１は、本発明の第１乃至第３の実施形態及び参考例に係る磁気ランダムアクセスメモリ（以下、ＭＲＡＭという）で利用可能なアーキテクチャの第１の例を概略的に示す図である。図１に示すＭＲＡＭ１では、１つのメモリセルは一対の磁気抵抗効果素子２ａ，２ｂを含んでいる。それら磁気抵抗効果素子２ａ，２ｂは書き込み用のビット線３を挟んで対向している。ビット線３は、磁気抵抗効果素子２ａを介して読み出し用のビット線４ａに電気的に接続されるとともに、磁気抵抗効果素子２ｂを介して読み出し用のビット線４ｂに電気的に接続されている。なお、ビット線４ａ，４ｂはビット線３に対して略垂直な方向に延在している。また、図中、ビット線４ａの下方にはビット線３と略垂直に交差する方向に書き込み用のディジット線５ａが延在しており、ビット線４ｂの上方にはビット線３と略垂直に交差する方向に書き込み用のディジット線５ｂが延在している。
【００１６】
このＭＲＡＭで二値記憶を行う場合、情報の書き込みは、ビット線３とディジット線５ａ，５ｂとに電流パルスを流すことにより行う。すなわち、ビット線３とディジット線５ａ，５ｂとに書き込み電流を流すと、これらの周囲に電流磁界が生ずる。これら電流磁界を合成してなる合成磁界により、磁気抵抗効果素子２ａ，２ｂのフリー層の磁化を反転させることができる。また、記録した情報の読み出しは、ビット線３から磁気抵抗効果素子２ａ，２ｂにセンス電流を流し、センスアンプによりそれら磁気抵抗効果素子２ａ，２ｂを流れた電流を検出する。このような方法で読み出しを行った場合、大きな出力信号を得ることができる。
【００１７】
次に、本発明の参考例について説明する。図２は、本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。また、図３（ａ），（ｂ）は、図２に示す構造で二値記憶を行うのに利用可能な状態を概略的に示す図である。例えば、図３（ａ）は情報“０”を保持している状態を示し、図３（ｂ）は情報“１”を保持している状態を示している。なお、図２及び図３（ａ），（ｂ）において、参照符号１１ａ，１１ｂはフリー層を示し、参照符号１２ａ，１２ｂはピン層を示し、参照符号１３ａ，１３ｂは反強磁性層を示し、参照符号１４ａ，１４ｂは下地層を示し、参照符号１５ａ，１５ｂは保護層を示し、参照符号１６ａ，１６ｂは非磁性層を示している。また、図２及び図３（ａ），（ｂ）において、実線矢印は磁化の向きを示し、破線矢印はフリー層１１ａ，１１ｂ同士が静磁結合している様子を示している。
【００１８】
図２に示すように、本参考例では、磁気抵抗効果素子２ａは１つのフリー層１１ａと１つのピン層１２ａとを含み、磁気抵抗効果素子２ｂも１つのフリー層１１ｂと１つのピン層１２ｂとを含む。また、本参考例では、フリー層１１ａの磁化の向きとフリー層１１ｂの磁化の向きとを、情報“０”を保持している状態と情報“１”を保持している状態との双方で反平行とする。
【００１９】
このような構造では、フリー層１１ａとフリー層１１ｂとがビット線３を挟んで静磁結合する。そのため、それらの端部の磁荷が消失し、フリー層１１ａ，１１ｂのそれぞれの磁区構造が単磁区構造となる。すなわち、フリー層１１ａ，１１ｂのそれぞれの磁区構造が安定化するとともに、より大きなＭＲ比を得ることができる。
【００２０】
また、それらフリー層１１ａ，１１ｂの磁化により、ビット線３やディジット線５ａ，５ｂに電流を流すことによって発生する電流磁界を磁化反転に効率的に利用することができる。そのため、メモリセルが磁気抵抗効果素子を１つのみ含んだ場合に比べ、より低い電流値（配線１本当りの）で情報を書き込むことが可能となる。すなわち、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることが可能となる。また、上記構造では、書き込み用の配線１本当たりに流す電流値を低減することができるため、配線疲労を抑制することができ、高い信頼性を実現することができる。
【００２１】
さて、上記の通り、本参考例では、情報“０”及び“１”の記憶に図３（ａ），（ｂ）に示す２つの状態を利用する。すなわち、図３（ａ），（ｂ）から明らかなように、本参考例では、ピン層１２ａとピン層１２ｂとの間で磁化の向きを反平行とする必要がある。しかしながら、ピン層１２ａ，１２ｂへの一方向磁気異方性の付与は、所定強度の磁場中でアニールすることにより行う。そのため、ピン層１２ａ，１２ｂのそれぞれが強磁性層を１層のみ含んでいる場合、ピン層１２ａの磁化の向きとピン層１２ｂの磁化の向きとは同一となってしまう。
【００２２】
図４は、本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。なお、図４において、参照符号２１は強磁性層を示し、参照符号２２は非磁性層を示している。
【００２３】
図４に示すように、本参考例では、ピン層１２ａは偶数の強磁性層２１を非磁性層２２を介して積層してなる積層体で構成し、ピン層１２ｂは１つの強磁性層２１で構成するか或いは３つ以上の奇数の強磁性層２１を非磁性層２２を介して積層してなる積層体で構成する。また、本参考例では、フリー層１１ａ，１１ｂのそれぞれは１つの強磁性層で構成するか或いは複数の強磁性層を非磁性層を介して積層してなる積層体で構成する。さらに、本参考例では、フリー層１１ａが含む強磁性層の数及びフリー層１１ｂが含む強磁性層の数を何れも奇数とするか或いは何れも偶数とし、典型的には互いに等しくする。
【００２４】
このような構造を採用した場合、所定強度の磁場中でアニールしてピン層１２ａ，１２ｂへの一方向磁気異方性を付与すると、ピン層１２ａ，１２ｂに含まれる強磁性層２１の磁化の向きは図４に示すようになる。すなわち、ピン層１２ａに含まれる強磁性層２１のうちフリー層１１ａに最も近いものとピン層１２ｂに含まれる強磁性層２１のうちフリー層１１ｂに最も近いものとの間で磁化の向きを反平行とすることができる。ピン層１２ａ，１２ｂに含まれる強磁性層２１のうちフリー層１１ａ，１１ｂに最も近いものが磁気抵抗効果に寄与するので、図４に示すように一方向磁気異方性を付与すると、図３（ａ），（ｂ）に示したのと同様の状態を生じさせることが可能となる。
【００２５】
本参考例において、フリー層１１ａ，１１ｂのそれぞれは、複数の強磁性層を非磁性層を介して積層してなる積層体で構成することができる。このような構造を採用する場合、フリー層１１ａ，１１ｂのそれぞれに含まれる強磁性層のうち、ビット線３に最も近いものは他に比べてより厚いことが好ましい。これにより、フリー層１１ａ，１１ｂ同士が静磁的にカップリングし、それぞれのフリー層１１ａ，１１ｂで磁区構造が単磁区構造となって安定化する。また、フリー層１１ａ，１１ｂに上記の積層構造を採用することにより、磁化と膜厚との関をより容易に調節することが可能となる。
【００２６】
次に、本発明の第１の実施形態について説明する。図５は、本発明の第１の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。なお、図５において、参照符号２３は強磁性層を示し、参照符号２４は非磁性層を示している。
【００２７】
第１の実施形態に係るＭＲＡＭは以下の事項を除いて参考例に係るＭＲＡＭと同様の構造を有している。すなわち、図５に示すように、第１の実施形態では、ピン層１２ａ，１２ｂの双方を、偶数の強磁性層２１を非磁性層２２を介して積層してなる積層体で構成する。また、第１の実施形態では、フリー層１１ａは１つの強磁性層で構成するか或いは３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体で構成し、フリー層１１ｂは偶数の強磁性層２３を非磁性層２４を介して積層してなる積層体で構成する。さらに、第１の実施形態では、ピン層１２ａが含む強磁性層２１の数及びピン層１２ｂが含む強磁性層２１の数を何れも奇数とするか或いは何れも偶数とする。このような構造を採用しても、参考例で説明したのと同様の効果を得ることができる。
【００２８】
なお、図５に示す構造では、フリー層１１ａを単層構造としている。フリー層１１ａのように、フリー層中に含まれる全ての強磁性層の間で磁化の向きが互いに平行である構造は単純構造と呼ばれる。また、フリー層１１ｂのように、フリー層中に含まれる強磁性層のうち非磁性層を介して隣り合うもの同士の間で磁化の向きが互いに反平行である構造はシンセティック構造と呼ばれる。
【００２９】
シンセティック構造のフリー層に含まれる強磁性層２３の磁化と膜厚との積はそれぞれの有効磁化を打ち消すような設計でなくても良い。また、ピン層１２ａ，１２ｂの構造は、シンセティック構造であってもよく、或いは、単純構造であってもよい。
【００３０】
次に、本発明の第２の実施形態について説明する。図６は、本発明の第２の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。なお、図６において、参照符号１２ａ1，１２ａ2，１２ｂ1，１２ｂ2はピン層を示し、参照符号１３ａ1，１３ａ2，１３ｂ1，１３ｂ2は反強磁性層を示し、参照符号１６ａ1，１６ａ2，１６ｂ1，１６ｂ2は非磁性層を示している。
【００３１】
第２の実施形態に係るＭＲＡＭにおいて、磁気抵抗効果素子２ａ，２ｂのそれぞれはデュアル構造を有している。すなわち、第２の実施形態に係るＭＲＡＭは、スピンバルブ型の磁気抵抗効果素子２ａ，２ｂを含んでいる。
【００３２】
第２の実施形態に係るＭＲＡＭは、磁気抵抗効果素子２ａ，２ｂのそれぞれがデュアル構造を有するとともに以下の構造を採用したこと以外は参考例に係るＭＲＡＭと同様の構造を有している。すなわち、第２の実施形態では、例えば、図６に示すように、磁気抵抗効果素子２ａのピン層１２ａ1に含まれる強磁性層２１の数を偶数とし、磁気抵抗効果素子２ｂのピン層１２ｂ1に含まれる強磁性層２１の数を奇数とする。さらに、フリー層１１ａが含む強磁性層２３の数とフリー層１１ｂが含む強磁性層２３の数とピン層１２ｂ2が含む強磁性層２１の数との全てを偶数とし且つピン層１２ａ2が含む強磁性層２１の数を奇数とする。このような構造を採用しても、参考例で説明したのと同様の効果を得ることができる。
【００３３】
なお、本実施形態では、フリー層１１ａが含む強磁性層２３の数とフリー層１１ｂが含む強磁性層２３の数とピン層１２ｂ 2 が含む強磁性層２１の数との全てを奇数とし且つピン層１２ａ 2 が含む強磁性層２１の数を偶数としてもよい。また、フリー層１１ａ，１１ｂ同士の静磁結合は、それらの距離が長いほど小さくなる。したがって、ピン層１２ａ2，１２ｂ2は薄いことが望ましい。
【００３４】
次に、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図である。第３の実施形態に係るＭＲＡＭは、第２の実施形態に係るＭＲＡＭと同様に、スピンバルブ型の磁気抵抗効果素子２ａ，２ｂを含んでいる。
【００３５】
第３の実施形態に係るＭＲＡＭは、以下の構造を採用したこと以外は第２の実施形態に係るＭＲＡＭと同様の構造を有している。すなわち、第３の実施形態では、例えば、図７に示すように、ピン層１２ａ2に含まれる強磁性層２１の数を奇数とし、ピン層１２ｂ1に含まれる強磁性層２１の数との双方を奇数とし、ピン層１２ｂ2に含まれる強磁性層２１の数を偶数とする。さらに、フリー層１１ａが含む強磁性層２３の数とピン層１２ａ1が含む強磁性層２１の数とを奇数とし且つフリー層１１ｂが含む強磁性層２３の数を偶数とする。このような構造を採用しても、参考例で説明したのと同様の効果を得ることができる。
【００３６】
なお、本実施形態では、フリー層１１ａが含む強磁性層２３の数とピン層１２ａ1が含む強磁性層２１の数とを偶数とし且つフリー層１１ｂが含む強磁性層２３の数を奇数としてもよい。
【００３７】
上述した第１乃至第３の実施形態及び参考例に係るＭＲＡＭ１は、図８に示す構造を有し得る。図８は、図１に示すアーキテクチャを採用したＭＲＡＭの一例を概略的に示す断面図である。図８に示すＭＲＡＭ１では、Ｐ型Ｓｉ基板のような半導体基板５１の表面領域に素子分離絶縁膜５２が形成されている。素子分離絶縁膜５２によって分離された素子領域にはＮ+型領域のような不純物拡散領域５３が形成されている。それら領域５３間の上部にはゲート絶縁膜５４を介してゲート電極として用いられる読み出し用のワード線５５が配置され、それらはＭＯＳＦＥＴ６０を構成している。
【００３８】
不純物拡散層５３にはプラグ５７を介して金属配線５６ａ，５６ｂが接続されており、金属配線５６ｂはプラグ５７や配線５６ｃを介して読み出し用のビット線４ｂに接続されている。ビット線４ａはビット線４ｂと対を為しており、それらの間にはビット線３が延在している。
【００３９】
ビット線４ａとビット線３との間には磁気抵抗効果素子２ａが介在しており、ビット線４ｂとビット線３との間には磁気抵抗効果素子２ｂが介在している。ディジット線５ａ，５ｂはそれらを上下から挟むように及びビット線３に対して略垂直な方向に延在している。なお、図８において、参照符号５８は層間絶縁膜を示している。
【００４０】
以上の第１乃至第３の実施形態及び参考例では、図１に示すアーキテクチャを例に説明を行ったが、第１乃至第３の実施形態及び参考例に係るＭＲＡＭでは様々なアーキテクチャを利用することができる。
【００４１】
図９は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第２の例を概略的に示す図である。図９に示すＭＲＡＭでは、磁気抵抗効果素子２ａ，２ｂのそれぞれの一端は読み出し／書き込み用ビット線３に接続されている。それぞれの磁気抵抗効果素子２ａ，２ｂの他端には、ダイオード６２ａ，６２ｂを介して読み出し／書き込み用ワード線５ａ，５ｂが接続されている。なお、ビット線３とワード線５ａ，５ｂとは互いに交差するように配置されている。
【００４２】
読み出し時には、例えば、いずれかの磁気抵抗効果素子２ａ，２ｂの組に接続されているビット線３とワード線５ａ，５ｂとをトランジスタ６４，６５ａ，６５ｂにより選択してセンスアンプ６６により電流を検出する。また、書き込み時には、例えば、いずれかの磁気抵抗効果素子２ａ，２ｂの組に接続されているビット線３とワード線５ａ，５ｂとをトランジスタ６４，６５ａ，６５ｂにより選択して、書き込み電流を流す。この際に、ビット線３及びワード線５ａ，５ｂの周囲にそれぞれ発生する磁界を合成してなる書き込み磁界が磁気抵抗効果素子２ａ，２ｂのフリー層の磁化を所定の方向に変化させる。これにより、書き込みが為される。なお、ダイオード６２ａ，６２ｂは、読み出し時或いは書き込み時に、選択していない磁気抵抗効果素子２ａ，２ｂを介して流れる迂回電流を遮断する役割を果たす。
【００４３】
図１０は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第３の例を概略的に示す図である。図１０に示すＭＲＡＭは、読み出し／書き込み用ビット線３と読み出し用ビット線４ａ，４ｂとの間に磁気抵抗効果素子２ａ，２ｂを並列に接続した「ハシゴ型」の構成を採用している。さらに、それぞれの磁気抵抗効果素子２ａ，２ｂに近接して、ワード線５ａ，５ｂがビット線３，４ａ，４ｂと交差するように配置されている。
【００４４】
磁気抵抗効果素子２ａ，２ｂへの書き込みは、例えば、ビット線３に書き込み電流を流すことにより発生する磁界と、ワード線５ａ，５ｂに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子２ａ，２ｂのフリー層に作用させることにより行う。他方、読み出しの際には、トランジスタ６ａ，６４ａ，６４ｂによって何れかのビット線３，４ａ，４ｂの組を選択し、選択したビット線３，４ａ間及びビット線３，４ｂ間に電圧を印加する。すると、これらの間で並列に接続されている全ての磁気抵抗効果素子２ａ，２ｂに電流が流れる。この電流の合計をセンスアンプ６６により検出しながら、いずれかの磁気抵抗効果素子２ａ，２ｂの組に近接したワード線５ａ，５ｂに書き込み電流を流す。これにより、その磁気抵抗効果素子２ａ，２ｂのフリー層の磁化を所定の方向に変化させる。この時の電流変化を検出することにより、当該磁気抵抗効果素子２ａ，２ｂの読み出しを行うことができる。
【００４５】
すなわち、書き換え前のフリー層の磁化方向が書き換え後の磁化方向と同一であれば、センスアンプ６６により検出される電流は変化しない。しかし、書き換え前後でフリー層の磁化方向が反転する場合には、センスアンプ６６により検出される電流が磁気抵抗効果により変化する。このようにして、書き換え前のフリー層の磁化方向に対応した格納データを読み出すことができる。なお、この方法は、読み出しの際に格納データを変化させる、いわゆる「破壊読み出し」に対応している。
【００４６】
図１１は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第４の例を概略的に示す図である。図１１に示すＭＲＡＭでは、磁気抵抗効果素子２ａ，２ｂのそれぞれの一端は読み出し／書き込み用ビット線３に並列に接続されている。また、これら磁気抵抗効果素子２ａ，２ｂのそれぞれの他端は、ビット線３と交差するように配置された読み出し用ワード線４ａ，４ｂに接続されている。さらに、これらワード線４ａ，４ｂに近接して、書き込み用ワード線５ａ，５ｂが配置されている。
【００４７】
磁気抵抗効果素子２ａ，２ｂへの書き込みは、ビット線３に書き込み電流を流すことにより発生する磁界と、ワード線５ａ，５ｂに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子２ａ，２ｂのフリー層に作用させることにより行う。他方、読み出しの際には、トランジスタ６４，６５ａ，６５ｂによって、何れかの磁気抵抗効果素子２ａ，２ｂの組に接続されたビット線３とワード線４ａ，４ｂとを選択し、さらに、当該磁気抵抗効果素子２ａ，２ｂにセンス電流を流し、それをセンスアンプ６６により検出する。
【００４８】
図１２は、本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第５の例を概略的に示す図である。図１２に示すＭＲＡＭでは、磁気抵抗効果素子２ａ，２ｂのそれぞれの一端は読み出し／書き込み用ビット線３に並列に接続されている。また、これら磁気抵抗効果素子２ａ，２ｂのそれぞれの他端は、リード６７ａ，６７ｂを介して、ビット線３と交差するように配置された読み出し用ワード線４ａ，４ｂに接続されている。さらに、磁気抵抗効果素子２ａ，２ｂを上下から挟むように書き込み用ワード線５ａ，５ｂが配置されている。
【００４９】
図１２に示すＭＲＡＭでは、図１１に示すＭＲＡＭに関して説明したのと同様の方法により書き込み及び読み出しが可能である。但し、図１２に示すＭＲＡＭでは、図１１に示すＭＲＡＭとは異なり、ワード線５ａ，５ｂと磁気抵抗効果素子２ａ，２ｂとの間にワード線４ａ，４ｂは介在していない。そのため、図１２に示すＭＲＡＭでは、図１１に示すＭＲＡＭに比べ、磁気抵抗効果素子２ａ，２ｂとワード線５ａ，５ｂとをより接近させることができる。したがって、ワード線５ａ，５ｂによって発生する書き込み磁界を磁気抵抗効果素子２ａ，２ｂに対してより効果的に作用させることができる。
【００５０】
次に、第１乃至第３の実施形態及び参考例で説明した磁気抵抗効果素子２ａ，２ｂに利用可能な材料などについて説明する。
【００５１】
ピン層１２の強磁性層２１に利用可能な強磁性体としては、例えば、Ｆｅ、Ｃｏ、Ｎｉまたはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3-y（ここでＲは希土類、ＸはＣａ、Ｂａ、Ｓｒのいずれかを表す）などの酸化物、或いは、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを挙げることができる。
【００５２】
ピン層１２の強磁性層２１には一方向異方性を付与することが望ましい。またその厚さは０．１ｎｍ乃至１００ｎｍの範囲内とすることが好ましい。さらに、この強磁性層２１の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【００５３】
ピン層１２としては、上記の通り、強磁性層２１と非磁性層２２との積層膜を用いても良い。例えば、強磁性層／非磁性層／強磁性層の三層構造を用いることができる。この場合、非磁性層を介して両側の強磁性層に反強磁性的な層間の相互作用が働いていることが望ましい。三層構造のピン層１２としては、例えば、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ（ルテニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｉｒ（イリジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、Ｃｏ（Ｃｏ−Ｆｅ）／Ｏｓ（オスニウム）／Ｃｏ（Ｃｏ−Ｆｅ）などの積層膜を挙げることができる。このようなピン層１２に隣接して反強磁性膜１３と、ピン層１２の磁化がビット線やワード線からの電流磁界の影響をより受け難く、磁化が強固に固着される。また、ピン層１２からの漏洩磁界（stray field）を減少（或いは調節）でき、ピン層１２に含まれる２つの強磁性層２１の膜厚を変えることにより、フリー層１１の磁化シフトを調整することができる。
【００５４】
反強磁性層１３は必須の構成要素ではないが、ピン層１２の磁化を強固に固着させる観点からは設けることが望ましい。反強磁性層１３の材料としては、例えば、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3などを挙げることができる。これら磁性体には、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００５５】
フリー層１１の材料としても、ピン層１２と同様に、例えば、Ｆｅ、Ｃｏ、Ｎｉまたはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3-y（ここでＲは希土類、ＸはＣａ、Ｂａ、Ｓｒのいずれかを表す）などの酸化物、或いは、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。
【００５６】
フリー層１１に含まれる強磁性層２３は、膜面に対して略平行な方向の一軸磁気異方性を有することが望ましい。また、その厚さは０．１ｎｍ乃至１００ｎｍの範囲内にあることが好ましい。さらに、この強磁性層２３の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【００５７】
フリー層１１は、軟磁性層／強磁性層の二層構造、または、強磁性層／軟磁性層／強磁性層の三層構造を有し得る。フリー層１１が強磁性層／非磁性層／強磁性層の三層構造を有している場合、強磁性層の層間の相互作用の強さを制御することにより、メモリセルのセル幅がサブミクロン以下になっても、電流磁界の消費電力を増大させずに済むというより好ましい効果が得られる。
【００５８】
フリー層１１でも、上記の磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００５９】
上記の磁気抵抗効果素子２ａ，２ｂは、ＴＭＲ素子であってもよい。この場合、ピン層１２とフリー層１１との間に設けられる絶縁層（或いは誘電体層）１６の材料としては、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、ＳｒＴｉＯ2、ＡｌＬａＯ3、Ａｌ−Ｎ−Ｏなどの各種の絶縁体（誘電体）を用いることができる。これらの化合物は、化学量論的組成を有している必要はなく、酸素、窒素、フッ素などの欠損、或いは過不足が存在していてもよい。また、この絶縁層（誘電体層）の厚さは、トンネル電流が流れる程度に薄い方が望ましく、実際上は、１０ｎｍ以下であることが望ましい。
【００６０】
このような磁気抵抗効果素子２ａ，２ｂは、スパッタリング法、蒸着法、分子線エピタキシャル法などの通常の薄膜形成手段を用いて、所定の基板上に形成することができる。ここで使用可能な基板の材料としては、例えば、Ｓｉ、ＳｉＯ2、Ａｌ2Ｏ3、スピネル、ＡｌＮなどを挙げることがができる。
【００６１】
下地層１４や保護層１５は必須の構成要素ではないが、設けることが望ましい。下地層１４や保護層１５の材料としては、例えば、Ｔａ、Ｔｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｔｉ／Ｐｔ、Ｔａ／Ｐｔ、Ｔｉ／Ｐｄ、Ｔａ／Ｐｄ、Ｃｕ、Ａｌ−Ｃｕ、Ｒｕ、Ｉｒ、Ｏｓなどを挙げることができる。
【００６２】
【実施例】
図１に示すＭＲＡＭを以下に説明する方法により作製した。なお、本例では、磁気抵抗効果素子２ａ，２ｂに図７に示す構造を採用した。
【００６３】
まず、トランジスタなどを形成した基板上に絶縁膜を成膜し、この絶縁膜にＣｕを主成分とする厚さ１μｍのディジット線５ｂなどをダマシン法により形成した。すなわち、上記絶縁膜にＲＩＥ（Reactive Ion Etching）法を用いて配線溝やビアホールを形成した。その後、Ｃｕを主成分とする金属膜を成膜し、この金属膜をＣＭＰ（Chemical Mechanical Polishing）法により平坦化した。以上のようにしてディジット線５ｂなどを得た。
次に、同様の方法により、上記基板のディジット線５ｂを形成した面に絶縁膜を成膜し、この絶縁膜にビット線４ｂなどを埋め込み形成した。
【００６４】
次いで、強磁性１重トンネル接合を有する磁気抵抗効果素子２ｂの各層をスパッタリング法により成膜した。なお、ＴＭＲ素子２ｂの層構成は、下側から順に、Ｔａ（５ｎｍ）／Ｒｕ（２ｎｍ）／ＰｔＭｎ−Ｍｎ（１５ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＡｌＯx（１ｎｍ）／ＣｏＦｅ（１ｎｍ）／ＮｉＦｅ（３nｍ）／ＣｏＦｅ（１ｎｍ）／Ｃｕ（１ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。さらに、最上層のＲｕ層をハードマスクとして使用し、塩素系のエッチングガスを用いたＲＩＥ法により下側のＲｕ／Ｔａ層までエッチングすることにより上記の積層体をパターニングしてＴＭＲ素子２ｂを得た。
その後、ＳｉＯxを低温ＴＥＯＳ法により堆積して絶縁膜を成膜し、この絶縁膜にビット線２ａなどを埋め込み形成した。
【００６５】
次に、強磁性一重トンネル接合を有する磁気抵抗効果素子２ａの各層をスパッタリング法により成膜した。なお、ＴＭＲ素子２ａの層構成は、下側から順に、Ｔａ（５ｎｍ）／ＮｉＦｅ（３ｎｍ）／ＣｏＦｅ（１ｎｍ）／ＡｌＯx（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｐｔ―Ｍｎ（１５ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。さらに、ＴＭＲ素子２ｂに関して説明したのと同様の方法により上記の積層体をパターニングしてＴＭＲ素子２ａを得た。
その後、上記基板のＴＭＲ素子２ａを形成した面に絶縁膜を成膜し、この絶縁膜にビット線４ａなどを埋め込み形成した。その上にさらに絶縁膜を成膜し、この絶縁膜にディジット線５ａなどを埋め込み形成した。さらに、このようにして得られた構造を所定強度の磁場中でアニールすることにより、ピン層１２に位置方向磁気異方性を付与し、フリー層１１には一軸磁気異方性を付与した。以上のようにして、図１に示すＭＲＡＭ１を得た。
【００６６】
また、比較例として、上述したのとほぼ同様の方法により、１つのメモリセルに含まれるＴＭＲ素子の数が１つである従来型のＭＲＡＭセルを作製した。
【００６７】
これらＭＲＡＭについて、セルのスイッチングに必要な最小電流値及びスイッチング速度を調べた。その結果、本実施例に係るＭＲＡＭは、比較例に係るＭＲＡＭに比べ、最小電流値がより低く且つスイッチング速度がより高いことを確認することができた。具体的には、スイッチング電流を２０％低減することができ、それに伴いスイッチング速度も２０％向上した。また、本実施例に係るＭＲＡＭでは、比較例に係るＭＲＡＭに比べ、出力電流が２．２倍になり、Ｓ／Ｎ比は２０％向上した。
【００６８】
【発明の効果】
以上説明したように、本発明では、一対の磁気抵抗効果素子を書き込み用の共通配線を挟んで対向させ、それら磁気抵抗効果素子を用いて二値記憶を可能としている。また、本発明では、情報“０”を保持している状態と情報“１”を保持している状態との双方でそれら磁気抵抗効果素子のフリー層同士が静磁結合し得る構造を採用するため、何れの状態においてもフリー層の磁区構造が単磁区構造となる。したがって、本発明によると、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることができる。
すなわち、本発明によると、大容量化した場合でも比較的低い消費電力で情報を書き込むこと及び十分に大きな出力信号を得ることが可能な磁気メモリ及び磁気メモリ装置が提供される。
【図面の簡単な説明】
【図１】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭというで利用可能なアーキテクチャの第１の例を概略的に示す図。
【図２】 本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図３】 （ａ），（ｂ）は、図２に示す構造で二値記憶を行うのに利用可能な状態を概略的に示す図。
【図４】 本発明の参考例に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図５】 本発明の第１の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図６】 本発明の第２の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図７】 本発明の第３の実施形態に係るＭＲＡＭで利用可能な構造の例を概略的に示す図。
【図８】 図１に示すアーキテクチャを採用したＭＲＡＭの一例を概略的に示す断面図。
【図９】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第２の例を概略的に示す図。
【図１０】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第３の例を概略的に示す図。
【図１１】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第４の例を概略的に示す図。
【図１２】 本発明の第１乃至第３の実施形態及び参考例に係るＭＲＡＭで利用可能なアーキテクチャの第５の例を概略的に示す図。
【符号の説明】
１…ＭＲＡＭ、２ａ，２ｂ…磁気抵抗効果素子、３，４ａ，４ｂ…ビット線、５ａ，５ｂ…ディジット線、１１ａ，１１ｂ…フリー層、１２ａ，１２ｂ，１２ａ1，１２ａ2，１２ｂ1，１２ｂ2…ピン層、１３ａ，１３ｂ，１３ａ1，１３ａ2，１３ｂ1，１３ｂ2…反強磁性層、１４ａ，１４ｂ…下地層、１５ａ，１５ｂ…保護層、１６ａ，１６ｂ，１６ａ1，１６ａ2，１６ｂ1，１６ｂ2…非磁性層、２１…強磁性層、２２…非磁性層、２３…強磁性層、２４…非磁性層、５１…基板、５２…素子分離絶縁膜、５３…不純物拡散領域、５４…ゲート絶縁膜、５５…ワード線、６０…ＭＯＳＦＥＴ、５７…プラグ、５６ａ，５６ｂ，５６ｃ…金属配線、５８…層間絶縁膜、６２ａ，６２ｂ…ダイオード、６４，６４ａ，６４ｂ，６５ａ，６５ｂ…トランジスタ、６６…センスアンプ、６７ａ，６７ｂ…リード。
Claims (7)
- 互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、
前記第１磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、
前記第２磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第２ピン層及び前記共通配線間に介在し且つ１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、
前記第１ピン層が含む前記強磁性層の数及び前記第２ピン層が含む前記強磁性層の数は何れも奇数であるか或いは何れも偶数であることを特徴とする磁気メモリ。 - 互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、
前記第１磁気抵抗効果素子は、１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第１及び第２ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、
前記第２磁気抵抗効果素子は、偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第３ピン層と、前記第３ピン層及び前記共通配線間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きを維持する第４ピン層と、前記第３及び第４ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、
前記第１フリー層が含む前記強磁性層の数と前記第２フリー層が含む前記強磁性層の数と前記第２ピン層が含む前記強磁性層の数とは何れも奇数であり且つ前記第４ピン層が含む前記強磁性層の数は偶数であるか、或いは、前記第１フリー層が含む前記強磁性層の数と前記第２フリー層が含む前記強磁性層の数と前記第２ピン層が含む前記強磁性層の数とは何れも偶数であり且つ前記第４ピン層が含む前記強磁性層の数は奇数であることを特徴とする磁気メモリ。 - 互いに対向した第１及び第２磁気抵抗効果素子と、前記第１及び第２磁気抵抗効果素子間に介在した共通配線と、前記共通配線に対して前記第１磁気抵抗効果素子を挟んで交差した第１配線と、前記共通配線に対して前記第２磁気抵抗効果素子を挟んで交差した第２配線とを具備し、
前記第１磁気抵抗効果素子は、１つの強磁性層または３つ以上の奇数の強磁性層を非磁 性層を介して積層してなる積層体を含むとともに前記共通配線と前記第１配線とに書き込み電流を流すことにより生じる第１磁界を印加した際に磁化の向きを維持する第１ピン層と、前記第１ピン層及び前記共通配線間に介在し且つ偶数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きを維持する第２ピン層と、前記第１及び第２ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第１磁界を印加した際に磁化の向きが反転し得る第１フリー層とを備え、
前記第２磁気抵抗効果素子は、１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記共通配線と前記第２配線とに書き込み電流を流すことにより生じる第２磁界を印加した際に磁化の向きを維持する第３ピン層と、前記第３ピン層及び前記共通配線間に介在し且つ１つの強磁性層または３つ以上の奇数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きを維持する第４ピン層と、前記第３及び第４ピン層間に介在し且つ１つの強磁性層または複数の強磁性層を非磁性層を介して積層してなる積層体を含むとともに前記第２磁界を印加した際に磁化の向きが反転し得る第２フリー層とを備え、
前記第１フリー層が含む前記強磁性層の数は偶数であり且つ前記第２フリー層が含む前記強磁性層の数と前記第３ピン層が含む前記強磁性層の数とは何れも奇数であるか、或いは、前記第１フリー層が含む前記強磁性層の数は奇数であり且つ前記第２フリー層が含む前記強磁性層の数と前記第３ピン層が含む前記強磁性層の数とは何れも偶数であることを特徴とする磁気メモリ。 - 前記第１磁気抵抗効果素子と前記第１配線との間に介在した第１反強磁性層と、前記第２磁気抵抗効果素子と前記第２配線との間に介在した第２反強磁性層とをさらに具備したことを特徴とする請求項１に記載の磁気メモリ。
- 前記第１磁気抵抗効果素子と前記第１配線との間に介在した第１反強磁性層と、前記第１磁気抵抗効果素子と前記共通配線との間に介在した第２反強磁性層と、前記第２磁気抵抗効果素子と前記第２配線との間に介在した第３反強磁性層と、前記第２磁気抵抗効果素子と前記共通配線との間に介在した第４反強磁性層とをさらに具備したことを特徴とする請求項２または請求項３に記載の磁気メモリ。
- 前記第１フリー層が含む前記強磁性層の数と前記第２フリー層が含む前記強磁性層の数とは等しいことを特徴とする請求項２に記載の磁気メモリ。
- 請求項１乃至請求項６の何れか１項に記載の磁気メモリを具備し、前記第１磁気抵抗効果素子と前記第２磁気抵抗効果素子との組を備えたメモリセルを複数個含んだことを特徴とする磁気メモリ装置。
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