KR20080084590A - 기억 소자 및 메모리 - Google Patents

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유키 오이시
히로시 카노
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Abstract

본 발명에서 기억 소자가 제공된다. 상기 기억 소자는 기억층과 자화 고정층을 포함한다. 상기 기억층은 정보를 자성체의 자화 상태에 따라 보존유지한다. 상기 자화 고정층은 절연체로 이루어지는 중간층을 통해 상기 기억층 상에 형성된다. 적층 방향으로 스핀 편극한 전자를 주입함으로써 야기되는 기억층의 자화 방향의 변경에 의해 정보가 기억층에 기록된다. 상기 기억층에 의해 수신되는 실효 반자계 레벨은 상기 기억층의 포화 자화 레벨보다 더 작다.
기억 소자, 하지층, 반강자성층, 강자성층, 비자성층, 절연층, 기억층, 캡층, 자화 고정층.

Description

기억 소자 및 메모리{MEMORY DEVICE AND MEMORY}
본 발명은, 그 전체 내용이 본원 명세서에 참고용으로 병합되어 있는, 2007년 3월 15일자로 일본 특허청에 출원된 일본특허출원 JP2007-066907호에 관련된 주제를 포함한다.
본 발명은, 강자성층의 자화 상태를 정보로서 기억하는 기억층과, 자화의 방향이 고정된 자화 고정층으로 이루어지고, 전류를 흐르게 함으로써 기억층의 자화 방향을 변화시키는 기억 소자에 관한 것이다. 본 발명은 또한 비휘발성 메모리에 적합하게 적용되는, 그러한 메모리 소자를 포함하는 메모리에 관한 것이다.
컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리로서, 동작이 고속이고, 고밀도인 DRAM이 널리 사용되고 있다.
그러나, DRAM은 전원을 끄면 정보가 사라져 버리는 휘발성 메모리이기 때문에, 정보가 사라지지 않는 비휘발성 메모리가 요구되고 있다.
그리고, 비휘발성 메모리의 후보로서, 자성체의 자화로 정보를 기록하는 자기(磁氣) 랜덤 액세스 메모리(magnetic random access memory:MRAM)가 주목받고, 개발이 진행되고 있다.
MRAM은, 서로 간에 거의 직교하는 상이한 2개의 어드레스 배선(워드선, 비트선)에 각각 전류를 흐르게 하여, 각 어드레스 배선으로부터 전류의 자계를 발생시키고, 이 전류 자계에 의해서, 어드레스 배선의 교점에 있는 자기 기억 소자의 자성층의 자화를 반전해서 정보의 기록을 행하는 것이다.
종래기술에서 일반적으로 이용되는 MRAM의 모식도를 도 1에 도시한다.
실리콘 기판 등의 반도체 기판(基體: substrate)(110)의 소자 분리층(102)에 의해 분리된 부분에, 각 메모리 셀을 선택하기 위한 선택용 트랜지스터를 구성하는, 드레인 영역(108), 소스 영역(107) 및 게이트 전극(101)이, 각각 형성되어 있다.
또, 게이트 전극(101)의 위쪽에는, 도면에 도시된 바와 같이 깊이 방향으로 워드선(105)이 연장된다.
드레인 영역(108)은, 도 1에서 도시된 바와 같이 좌우의 선택용 트랜지스터에 공통으로 형성되어 있고, 이 드레인 영역(108)에는, 배선(109)이 접속되어 있다.
그리고, 워드선(105)과, 도면에서 도시된 바와 같이 횡방향으로 연장하며 상기 워드선 위에 위치한 비트선(106) 사이에, 자화 방향이 반전되는 기억층을 가지는 자기 기억 소자(103)가 배치되어 있다. 이 자기 기억 소자(103)는, 예를 들면 자기 터널 접합 소자(MTJ 소자)에 의해 구성된다.
또, 자기 기억 소자(103)는, 수평 방향으로 연장하는 바이패스선(111) 및 상하 방향으로 연장하는 연결층(contact layer)(104)을 거쳐서, 소스 영역(107)에 전 기적으로 접속되어 있다.
워드선(105) 및 비트선(106)에 각각 전류를 흐르게 하는 것에 의해, 전류 자계를 자기 기억 소자(103)에 인가하고, 이것에 의해 자기 기억 소자(103)의 기억층의 자화 방향을 반전시켜, 정보의 기록을 행할 수가 있다.
그리고, MRAM 등의 자기 메모리에 있어서, 기록한 정보를 안정하게 보존유지(保持: retain)하기 위해서는, 정보를 기록하는 자성층(기억층)이, 소정의 보자력(保磁力: magnetic coercive force)을 가지고 있는 것이 필요하다.
한편, 기록된 정보를 고쳐쓰기(書換: rewriting) 위해서는, 어드레스 배선에 특정레벨의 전류가 흘러야 한다.
그런데, MRAM을 구성하는 소자의 미세화에 따라서, 어드레스 배선도 가늘어지기 때문에, 충분한 전류를 흐르게 하는 것이 어렵게 된다.
그래서, 보다 적은 전류로 자화 반전이 가능한 구성으로서, 스핀 주입에 의한 자화 반전을 이용하는 구성의 메모리가 주목받고 있다(예를 들면, 일본 공개특허공보 제2003-17782호, 미국 특허 제6256223호, 미국 특허공개 제2005-018439 A1, PHYs. Rev.B., 54.9353(1996) 및, J.Magn. Mat.,159, L1(1996) 참조)
스핀 주입에 의한 자화 반전이라 함은, 자성체 내를 통과해서 스핀편극한 전자를, 다른 자성체에 주입하는 것에 의해, 다른 자성체에서 자화 반전을 일으키게 하는 것이다.
예를 들면, 거대 자기 저항 효과 소자(GMR 소자)나 자기 터널 접합 소자(MTJ 소자)에 대해서, 그의 막면(film surface)에 수직인 방향으로 전류를 흐르게 하는 것에 의해, 이들 소자의 적어도 일부의 자성층의 자화 방향을 반전시킬 수가 있다.
그리고, 스핀 주입에 의한 자화 방향 반전은, 소자가 미세화되더라도, 전류를 늘리지 않고 자화 방향 반전을 실현할 수 있다는 이점을 가지고 있다.
상술한 스핀 주입에 의한 자화 반전을 이용하는 메모리 구성의 모식도를, 도 2 및 도 3에 도시한다. 도 2는 사시도, 도 3은 단면도이다.
실리콘 기판 등의 반도체 기판(60)의 소자 분리층(52)에 의해 분리된 부분에, 각 메모리 셀을 선택하기 위한 선택용 트랜지스터를 구성하는, 드레인 영역(58), 소스 영역(57) 및 게이트 전극(51)이, 각각 형성되어 있다. 이 중, 게이트 전극(51)은, 도 2에서 도시된 바와 같이 깊이 방향으로 연장하는 워드선을 겸하고 있다.
드레인 영역(58)은, 도 2에서 도시된 바와 같이 좌우측에 선택용 트랜지스터에 공통으로 사용될 수 있도록 형성되어 있고, 이 드레인 영역(58)에는, 배선(59)이 접속되어 있다.
그리고, 소스 영역(57)과, 도 2에 도시된 바와 같이 횡방향으로 연장하며 상기 소스 영역(57) 위에 배치된 비트선(56) 사이에, 스핀 주입에 의해 자화 방향이 반전되는 기억층을 가지는 기억 소자(53)가 배치되어 있다.
이 기억 소자(53)는, 예를 들면 자기 터널 접합 소자(MTJ 소자)로 구성된다. 도면에서, 참조 번호 (61) 및 (62)는 자성층을 나타내고 있으며, 2층의 자성층(61, 62)중, 한쪽의 자성층을 자화 방향이 고정된 자화 고정층으로 하고, 다른쪽의 자성층을 자화 방향이 변화하는 자화 자유층으로 제공한다.
또, 기억 소자(53)는, 비트선(56)과 소스 영역(57)에, 각각 상하의 연결층(54)을 거쳐서 접속되어 있다. 이것에 의해, 기억 소자(53)에 전류를 흐르게 하여, 스핀 주입에 의해 기억층의 자화 방향을 반전시킬 수가 있다.
이와 같은 스핀 주입에 의한 자화 반전을 이용하는 구성의 메모리인 경우, 도 1에 도시한 일반적인 MRAM과 비교해서, 소자 구조를 단순화할 수 있고, 그 때문에 고밀도로 집적되는 이점을 가진다.
또, 스핀 주입에 의한 자화 반전을 이용하는 것에 의해, 외부 자계에 의해 자화 반전을 행하는 일반적인 MRAM과 비교해서, 소자의 미세화가 진행되더라도, 기입(書入: writing) 전류가 증가되지 않을 수 있다.
그런데, MRAM의 경우에는, 기억 소자 뿐만 아니라 기입선(워드선이나 비트선)을 형성하고, 기입선에 전류를 흐르게 하여 발생하는 전류 자계에 의해, 정보의 기입(기록)을 행하고 있다. 그 때문에, 기입선에, 기입 정보를 위해 필요한 전류량을 충분히 흐르게 할 수가 있다.
한편, 스핀 주입에 의한 자화 반전을 이용하는 구성의 메모리에 있어서는, 기억 소자에 흐르게 하는 전류에 의해 스핀 주입을 행하여, 기억층의 자화 방향이 반전될 수 있다.
그리고, 이와 같이 기억 소자에 직접 전류를 공급하여 정보의 기입(기록)을 행하기 때문에, 정보가 기록될 메모리 셀을 선택하기 위해서, 기억 소자를 선택용 트랜지스터와 접속해서 메모리 셀을 구성한다. 이 경우, 기억 소자에 흐르는 전류는, 선택용 트랜지스터를 통과하는 특정 레벨(선택용 트랜지스터의 포화 전류)로 제한된다.
이 때문에, 선택용 트랜지스터의 포화 전류 이하의 전류로 기입을 행할 필요가 있으며, 스핀 주입의 효율을 개선하여, 기억 소자에 흐르게 하는 전류를 저감시킬 필요가 있다.
또, 판독 신호(讀取信號: read signal)의 레벨을 크게 하기 위해서는, 높은 자기저항 변화율을 확보할 필요가 있으며, 그러기 위해서는 기억층의 양측에 접해 있는 중간층을 터널 절연층(터널 장벽층)으로서 기억 소자의 제공하는 것이 효과적이다.
이와 같이, 중간층으로서 터널 절연층을 이용한 경우에는, 터널 절연층이 절연 파괴되는 것을 방지하기 위해서, 기억 소자를 통해 흐르는 전류량에 제한이 생긴다. 이러한 관점에서도, 스핀 주입시의 전류를 제어할 필요가 있다.
이 전류 레벨이 기억층의 막두께에 비례하고, 기억층의 포화 자화의 제곱에 비례하므로, 전류 레벨을 낮추기 위해서 이들 인자(메모리의 막두께나 포화 자화)를 조절하면 좋다는 것을 알 수 있다(예를 들면, F. J. Albert et al., Appl. Phy. Lett., 77,3809(2000) 참조). 그리고, 예를 들면 Nguyen 등에 의해, 기록 재료의 자화량(Ms)을 저감하면, 전류값을 저감시킬 수 있다는 것이 개시되어 있다(미국 특허공개 제2005-018439 A1 참조).
그렇지만, 한편으로는, 이러한 전류에 의해서 기입된 정보를 기억하지 않으면 메모리로서는 기능할 수 없다. 다시 말해, 기억층의 열변동(熱搖: heat fluctuation)에 대한 안정성(열 안정성)을 확보할 필요가 있다.
스핀 주입에 의해 자화 방향이 반전되는 기억 소자의 경우, 종래의 MRAM과 비교해서, 기억층의 체적이 작아지므로, 열 안정성은 저하하는 것으로 간주될 수 있다.
기억층의 열 안정성이 확보되어 있지 않으면, 반전된 자화 방향이, 열에 의해 재반전되어, 기입 에러(writing error)가 발생할 수 있다.
그 때문에, 스핀 주입에 의한 자화 반전을 이용하는 기억 소자에 있어서, 열 안정성은 매우 중요한 특성이다.
따라서, 스핀 주입에 의해 기억층의 자화 방향을 반전시키는 구성의 기억 소자가 메모리로서 존재할 수 있기 위해서는, 스핀 주입에 의한 자화 반전에 필요한 전류를 트랜지스터의 포화 전류 이하로 줄이고, 또 기입된 정보를 확실하게 보존유지하는 열 안정성을 확보할 필요가 있다.
스핀 주입에 의한 자화 반전에 필요한 전류는, 기억층의 포화 자화 레벨(飽和磁化量: saturation-magnetization level) Ms를 저감하는 것이나, 기억층을 얇게 하함으로써 저감될 수 있다.
예를 들면, 상술한 미국 특허공개 제2005-018439 A1과 같이, 유리하게 사용될 수 있는 기억층의 재료는, 포화 자화 레벨 Ms가 낮은 재료를 사용하는 것이 유효하다.
그렇지만, 이와 같이, 단순하게 포화 자화 레벨 Ms가 낮은 재료를 이용한 경 우, 정보를 확실히 보존유지하는 열 안정성을 확보하기 어렵다.
본 발명에 있어서는, 기입 전류를 증대시키지 않고 열 안정성을 개선할 수 있는 기억 소자, 및 이 기억 소자를 가지는 메모리를 제공하는 것이 바람직하다.
본 발명의 1실시예에 따른 기억 소자가 제공된다. 이 기억 소자는, 자성체의 자화 상태에 따라 정보를 보존유지하는 기억층과: 이 기억층에 대해서 절연체(insulating material)로 이루어지는 중간층을 거쳐서 형성된 자화 고정층을 포함하고 있다. 이 기억 소자에서, 적층 방향으로 스핀편극한 전자(電子)를 주입하는 것에 의해, 기억층의 자화 방향이 변화하여, 기억층에 대해 정보가 기록된다. 그리고, 기억층이 받는, 실효 반자계(effective demagnetizing field) 레벨은, 기억층의 포화 자화 레벨보다도 작다.
본 발명의 다른 실시예에 따른 메모리가 제공된다. 이 메모리는, 정보를 자성체의 자화 상태에 따라 보존유지하는 기억층을 가지는 기억 소자와: 서로 직교하는 상이한 2개의 배선을 구비하고 있다. 이 메모리에 있어서, 기억 소자는 기억층 상에 중간층을 거쳐서 자화 고정층을 포함하고 있다. 여기서, 중간층은 절연체를 포함하고, 적층 방향으로 스핀편극한 전자를 주입하는 것에 의해, 기억층의 자화 방향이 변화하여, 기억층에 대해 정보의 기록이 행해진다. 기억층이 받는, 실효 반자계 레벨은, 기억층의 포화 자화 레벨보다도 작다. 이 기억 소자는, 2개의 배선(2개의 다른 배선)의 교점 부근에서 상기 상이한 2개의 배선 사이에 배치된다. 이들 2개의 배선을 통해서, 기억 소자에 적층 방향의 전류가 흘러, 스핀편극한 전 자가 주입되는 것이다.
본 발명의 실시예에 따른 기억 소자에, 정보를 자성체의 자화 상태에 따라 보존유지하는 기억층이 제공된다. 이 기억층에 대해서는, 절연체로 이루어지는 중간층을 거쳐서 자화 고정층이 설치된다. 이와 같이, 적층 방향으로 스핀편극한 전자를 주입하는 것에 의해, 기억층의 자화의 방향이 변화해서, 기억 소자에 대해서 정보의 기록이 행해지는 것이다. 다시 말해, 적층 방향으로 전류를 공급하여 스핀편극한 전자를 주입하는 것에 의해서, 정보의 기록을 행할 수가 있다.
그리고, 기억층이 받는, 실효 반자계 레벨은, 기억층의 포화 자화 레벨보다도 작은 것이다. 이것에 의해서, 기억층이 받는 반자계가 낮아지고 있으며, 기억층의 자화 방향을 반전시키고 위해서 필요한, 기입 전류량을 저감시킬 수가 있다.
한편, 기억층의 포화 자화 레벨을 저감하지 않더라도 기입 전류량을 저감시킬 수 있기 때문에, 기억층의 충분한 포화 자화 레벨을 유지하면서, 기억층의 열 안정성을 충분히 확보하는 것이 가능하게 된다.
본 발명의 다른 실시예에 따른 메모리는, 자성체의 자화 상태에 따라 정보를 보존유지하는 기억층을 가지는 기억 소자와: 서로 직교하는 상이한 2개의 배선을 구비하고 있다. 이 경우, 기억 소자는 상기 설명한 본 발명의 1실시예에 따른 기억 소자의 구성이다. 이 기억 소자는, 상이한 2개의 배선의 교점 부근에서 상이한 2개의 배선 사이에 배치되어 있다. 이들 2개의 배선을 통해서 기억 소자에 적층 방향의 전류가 흘러, 스핀편극한 전자가 주입되는 것이다. 그러므로, 2개의 배선을 통해서 기억 소자의 적층 방향으로 전류를 공급해서 스핀 주입에 의한 정보의 기록을 행할 수가 있다.
또, 기억층의 포화 자화 레벨을 저감시키지 않더라도, 기억 소자의 기입 전류량을 저감하는 것이 가능하게 된다. 이 때문에, 기억 소자에 기록된 정보를 안정하게 보존유지하면서, 메모리의 소비 전력을 저감하는 것이 가능하게 된다.
상술한 본 발명의 1실시예에 의하면, 기억층의 포화 자화 레벨을 저감하지 않더라도, 기억 소자의 기입 전류량을 저감하는 것이 가능하게 된다. 이 때문에, 정보 보존유지 능력을 나타내는 열 안정성을 충분히 확보하여, 특성 밸런스(balanced characteristics)가 뛰어난 기억 소자를 구성할 수가 있다.
결과적으로, 기억 소자에서 동작 에러의 발생을 방지함으로써, 상기 기억 소자의 충분한 동작 마진을 얻을 수가 있다.
따라서, 안정하게 동작하는, 신뢰성이 높은 메모리를 실현할 수가 있다.
또, 기입 전류량을 저감해서, 기입시 기억 소자의 소비 전력을 저감하는 것이 가능하게 된다.
따라서, 메모리 전체의 소비 전력을 저감하는 것이 가능하게 된다.
우선, 본 발명의 구체적인 실시예의 설명에 앞서서, 본 발명에 대해서 개략적으로 설명한다.
본 발명은, 전술한 스핀 주입에 의해, 기억 소자의 기억층의 자화 방향을 반전시켜, 정보의 기록을 행하는 것이다. 기억층은, 강자성층 등의 자성체에 의해 구 성되고, 정보를 강자성체의 자화 상태(자화 방향)에 따라 보존유지하는 것이다.
스핀 주입에 의해 자성층의 자화 방향을 반전시키는 기본적인 동작은, 거대 자기 저항 효과 소자(GMR 소자) 또는 터널 자기 저항 효과 소자(MTJ 소자)로 이루어지는 기억 소자에 대해서, 이 기억소자의 막면에 수직인 방향으로, 특정 임계값(threshold) 이상의 전류를 흐르게 하는 것이다. 이 때, 전류의 극성(방향)은, 반전시키는 자화 방향에 의존한다. 이 임계값보다도 절대값이 작은 전류를 흐르게 한 경우에는, 자화 방향은 반전되지 않는다.
스핀 주입에 의해서, 자성층의 자화 방향을 반전시킬 때, 필요로 되는 전류의 임계값 Ic는, 다음 수학식 (1)에 의해 표현된다.
[수학식 1]
Figure 112008013764249-PAT00001
여기서, A는 상수, α는 스핀제동 상수, η는 스핀주입 효율, Ms는 포화 자화 레벨, V는 기억층의 체적, Hd는 실효 반자계를 나타낸다.
식 (1)에 의해 표현되는 바와 같이, 전류의 임계값은, 자성층의 체적 V, 자성층의 포화 자화 Ms, 스핀 주입 효율 η, 스핀 제동 정수α를 제어하는 것에 의해, 선택적으로 결정될 수 있다.
본 발명의 1실시예에서는, 자성층의 자화 상태에 따라 정보를 보존유지할 수 있는 자성층(기억층)과, 자화 방향이 고정된 자화 고정층을 가지는 기억 소자를 구성한다.
메모리로서 존재할 수 있기 위해서는, 기입된 정보를 보존유지할 필요가 있다. 정보를 보존유지하는 능력을 판단하기 위해서, 열 안정성의 지표 Δ(=KV/kBT)의 값을 이용할 수 있다. 이 Δ는, 다음 수학식 (2)에 의해 표현된다.
[수학식 2]
Figure 112008013764249-PAT00002
여기서, Hk는 실효 이방성 자계, kB는 볼츠만 상수, T는 온도, Ms는 포화 자화 레벨, V는 기억층의 체적을 나타낸다.
실효 이방성 자계 Hk에는, 형상 자기 이방성, 유도 자기 이방성, 결정 자기 이방성 등의 영향을 포함하고 있으며, 단일 자기 영역(單磁區)의 코히어런트 로우텐션 모델(coherent low-tension model)을 가정한 경우, 보자력과 동등하다.
열 안정성의 지표 Δ와 전류의 임계값 Ic는, 절충(tradeoff) 관계에 있는 경우가 많다. 그 때문에, 메모리 특성을 유지하기 위해서는, 이러한 인자의 양립이 과제로 되는 경우가 많다.
기억층의 자화 상태를 변화시키는 전류의 임계값은, 실제로는, 예를 들면 기억층의 두께가 2㎚이고, 평면 패턴이 100㎚×150㎚인 거의 타원형인 TMR 소자에 있어서, +측의 임계값 +Ic=+0.5㎃이며, -측의 임계값 -Ic=-0.3 ㎃이며, 그 때의 전류 밀도는 약 3.5×106A/㎠이다. 이들은, 상기의 수학식(1)과 거의 일치한다.
반면, 전류 자계에 의해 자화 반전을 행하는 통상의 MRAM에서는, 수 밀리암 페어(㎃) 이상의 기입 전류가 필요하다.
따라서, 스핀 주입에 의해서 자화 방향 반전을 행하는 경우에는, 상술한 바와 같이 기입 전류의 임계값이 충분히 작아지기 때문에, 집적 회로의 소비 전력을 저감시키기 위해서 유효하다는 것을 알 수 있다.
따라서, 스핀 주입에 의해 자화 방향을 반전시키는 경우, (도 1에서 참조 번호 105로 나타난 바와 같은) 통상의 MRAM에서 필요한 바와 같이 전류 자계를 생성하기 위한 배선이 필요 없다. 따라서, 스핀 주입에 의해 자화 방향을 반전시키는 것은 통상의 MRAM과 비교시 집적도에 있어서 유리하다.
그리고, 스핀 주입에 의해 자화 반전을 행하는 경우에는, 기억 소자에 전류를 직접 공급하여 정보의 기입(기록)을 행한다. 이 때문에, 기입 동작을 행할 메모리 셀을 선택하기 위해서, 기억 소자를 선택용 트랜지스터와 접속해서 메모리 셀을 구성한다.
이 경우, 기억 소자에 흐르는 전류는, 선택용 트랜지스터에 공급될 수 있는 전류(선택용 트랜지스터의 포화 전류)의 양(amount: 量)에 의해서 제한된다.
선택용 트랜지스터의 포화 전류보다도, 스핀 주입에 의한 자화 반전의 전류의 임계값 Ic를 작게 하기 위해서는, 수학식 (1)로부터, 기억층의 포화 자화 레벨 Ms를 낮추면 좋다는 것을 알 수 있다.
그러나, 단순하게 포화 자화 레벨 Ms를 줄인 경우(예를 들면, 미국 특허공개 제2005-018439 A1 참조)에는, 기억층의 열 안정성이 현저하게 손상될 수 있다. 그 결과, 메모리로서 기능하기 어렵게 된다.
이와 같이, 메모리를 구성하기 위해서는, 열 안정성의 지표 Δ가 어느 정도 이상의 크기일 필요가 있다.
그래서, 본원 발명자들이 각종 검토를 행한 결과, 이하의 사실을 찾아내었다. 기억층을 구성하는 강자성층의 재료를 선정하는 것에 의해, 또는 기억층과 접하는 층의 재료를 선정하는 것에 의해, 기억층이 받는 실효 반자계(Meffective)의 레벨이 기억층의 포화 자화 레벨 Ms보다도 작아진다는 것이다.
본 발명의 실시예에서는, 이와 같이 기억층이 받는 실효 반자계 레벨은, 기억층의 포화 자화 레벨 Ms보다도 작다. 이것에 의해, 기억층이 받는 반자계를 작게 할 수 있으므로, 수학식 (2)에 의해 표현되는 열 안정성 Δ을 손상시키는 일없이, 수학식 (1)에 의해 표현되는 전류의 임계값 Ic를 저감하는 효과가 얻어진다.
따라서, 본 발명의 실시예에 의하면, 열 안정성을 유지하면서, 저전류로 정보의 기입을 할 수 있는 안정된 메모리의 형성될 수 있다.
기억층이 받는 실효 반자계 레벨을 저감해서, 기억층의 포화 자화 레벨 Ms보다도 작게 하기 위해서는, (1) 기억층을 구성하는 강자성 재료의 조성을 바꾼다, (2) 기억층을 구성하는 강자성 재료에 비자성 재료를 첨가한다, (3) 기억층의 중간층과는 반대측에 접하고, 반자계를 저감하는 성질을 가지는 비자성층을 마련한다는 3가지 방법을 들 수 있다.
기억층을 구성하는 강자성 재료의 조성을 바꾸는 경우, 예를 들면 CoFe 합금이나 CoFeB 합금에 있어서, Fe의 내용물을 증가시키고 Co 내용을를 줄이는 것이 생 각된다.
기억층을 구성하는 강자성 재료에 비자성 재료를 첨가하는 경우, 예를 들면 Cr, Ta, 또는 Hf 등의 비자성 금속 원소나 비자성 합금, MgO, Ta2O5 등의 비금속의 비자성 재료를 첨가해도 좋다.
기억층의 중간층과는 반대측에 접하고, 반자계를 저감하는 성질을 가지는 비자성층을 형성하는 경우, 비자성층의 재료로서, 예를 들면 Ru 등의 비자성 금속이나 산화 마그네슘(MgO)이나 산화 알루미늄 등의 비금속의 비자성층의 재료를 이용하면 좋다.
본 발명의 실시예에서는, 기억층이 받는 실효 반자계 레벨이, 기억층의 포화 자화 레벨 Ms보다도 작은 구성으로 한다. 즉, 실효 반자계 레벨 대 기억층의 포화 자화 레벨 Ms의 비를 1보다도 크게 한다.
보다 바람직하게는, 실효 반자계 레벨 대 기억층의 포화 자화 레벨 Ms의 비를 1.15 이상으로 한다.
또, 본 발명의 실시예에서는, 선택용 트랜지스터의 포화 전류량을 고려해서, 기억층과 자화 고정층과의 사이의 비자성 중간층으로서, 절연체로 이루어지는 터널 절연층을 이용하여 자기 터널 접합(MTJ) 소자를 구성한다.
터널 절연층을 이용하여 자기 터널 접합(MTJ) 소자가 형성되므로, 비자성 도전층을 이용하여 거대 자기 저항 효과(GMR) 소자를 구성한 경우와 비교해서, 자기 저항 변화율(MR비)을 크게 할 수 있으며, 이것에 의해 판독출력 신호 강도(讀出信 號强度: readout signal strength)를 크게 할 수 있다.
그리고, 특히, 이 터널 절연층의 재료로서, 산화 마그네슘(MgO)을 이용하는 것에 의해서, 지금까지 일반적으로 이용되어 온 산화 알루미늄을 이용한 경우보다도, 자기 저항 변화율(MR비)을 크게 할 수가 있다.
또, 일반적으로, 스핀 주입 효율은 MR비에 의존하고, MR비가 클수록 스핀 주입 효율이 향상되며, 자화 반전 전류 밀도를 저감할 수가 있다.
따라서, 중간층인 터널 절연층의 재료로서 산화 마그네슘을 이용하고, 동시에 상기한 바와 같은 기억층을 이용한다. 이것에 의해, 스핀 주입에 의한 기입 임계값 전류를 저감할 수 있고, 적은 전류로 정보의 기입(기록)을 행할 수가 있다. 또, 판독출력 신호 강도를 크게 할 수가 있다.
이것에 의해, MR비(TMR비)를 확보해서, 스핀 주입에 의한 기입 임계값 전류를 저감할 수 있고, 적은 전류로 정보의 기입(기록)을 행할 수가 있다. 또, 판독출력 신호 강도를 크게 할 수가 있다.
이와 같이, 터널 절연층을 산화 마그네슘(MgO) 막에 의해 형성하는 경우에는, MgO막이 결정화(結晶化)하고, 001방향으로 결정 배향성(結晶配向性)을 유지하는 것이 바람직하다.
또한, 본 발명에 있어서, 기억층과 자화 고정층과의 사이의 중간층(터널 절연층)은, 산화 마그네슘으로 이루어지는 구성으로 하는 것 이외에도, 예를 들면 산화 알루미늄, 질화 알루미늄, SiO2, Bi2O3, MgF2, CaF, SrTiO2, AlLaO3, Al-N-O 등의 각종 절연체, 유전체, 반도체를 이용해서 구성할 수도 있다.
터널 절연층의 면적 저항값은, 스핀 주입에 의해 기억층의 자화 방향을 반전시키는데 필요한 전류 밀도를 얻는 관점에서, 수십Ωㆍ㎛2 정도 이하로 제어할 필요가 있다.
그리고, MgO막으로 이루어지는 터널 절연층에서는, 면적 저항값을 상술한 범위로 하기 위해서, MgO막의 막두께를 1.5㎚ 이하로 설정할 필요가 있다. 또, 기억층의 자화 방향을, 작은 전류량으로 용이하게 반전시킬 수 있도록, 기억 소자를 작게 하는 것이 바람직하다.
따라서, 바람직하게는, 기억 소자의 면적을 0.04㎛2 이하로 한다.
또한, 상술한 구성 조건을 가지는 기억층과, 재료 또는 조성 범위가 다른 별도의(他: 다른) 강자성층을 직접 적층시키는 것도 가능하다. 또, 강자성층과 연자성층을 적층시키거나, 복수층의 강자성층을 연자성층이나 비자성층을 거쳐서 적층시키는 것도 가능하다. 이와 같이 적층시킨 경우에 있어서도, 본 발명의 실시예에 따른 효과를 얻을 수가 있다.
특히, 복수층의 강자성층을 비자성층을 거쳐서 적층시킨 구성으로 했을 때에는, 강자성층의 층간(層間) 상호작용의 힘을 조정하는 것이 가능하게 된다. 이 때문에, 기억 소자의 크기(寸法: dimensions)가 서브미크론(submicron) 이하로 되더라도, 자화 반전 전류량이 커지지 않도록 방지하는 효과를 얻을 수가 있다. 이 경우의 비자성층의 재료로서는, Ru, Os, Re, Ir, Au, Ag, Cu, Al, Bi, Si, B, C, Cr, Ta, Pd, Pt, Zr, Hf, W, Mo, Nb(들) 또는 그들의 합금을 이용할 수가 있다.
자화 고정층 및 기억층은, 1방향의 이방성을 가지고 있는 것이 바람직하다.
또, 자화 고정층 및 기억층의 각각의 막두께는, 1㎚ 내지 30㎚ 범위 내에 있는 것이 바람직하다.
기억 소자의 그밖의 구성은, 스핀 주입에 의해 정보를 기록하는 기억 소자의 종래 공지의 구성과 동일할 수가 있다.
자화 고정층은, 강자성층만으로 구성하거나, 또는 반강자성층과 강자성층의 반강자성 결합을 이용하는 것에 의해, 그의 자화 방향이 고정된 구성으로 할 수 있다.
또, 자화 고정층은, 단일 강자성층으로 이루어지는 구성, 또는 복수층의 강자성층을 비자성층을 통해 적층한 적층 강자성 구조(stacked ferrimagnetic structure)로 할 수 있다.
자화 고정층을 적층 강자성 구조로 했을 때에는, 자화 고정층의 외부 자계에 대한 감도(感度)를 저감할 수 있다. 이 때문에, 외부 자계에 의한 자화 고정층의 불필요한 자화 변동을 억제해서, 기억 소자를 안정되게 동작시킬 수가 있다. 또, 각 강자성층의 막두께를 조정할 수 있어, 자화 고정층으로부터의 누설 자계를 억제할 수가 있다.
적층 강자성 구조의 자화 고정층을 구성하는 강자성층의 재료로서는, Co, CoFe, CoFeB 등을 이용할 수가 있다. 또, 비자성층의 재료로서는, Ru, Re, Ir, Os 등을 이용할 수가 있다.
반강자성층의 재료로서는, FeMn 합금, PtMn 합금, PtCrMn 합금, NiMn 합금, IrMn 합금, NiO, Fe2O3 등의 자성체를 들 수가 있다.
또, 이들 자성체 중 임의의 것에, Ag, Cu, Au, Al, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Hf, Ir, W, Mo, 또는 Nb 등의 비자성 원소를 첨가해서, 자기 특성을 조정하거나, 그밖의 결정 구조나 결정성이나 물질의 안정성 등의 각종 물성을 조정할 수가 있다.
또, 기억 소자의 막 구성은, 기억층이 자화 고정층의 상측에 배치되는 막구성을 가질 수 있다. 또는, 기억층이 자화 고정층의 하측에 배치될 수 있다.
또한, 기억 소자의 기억층에 기록된 정보는 이하와 같이 판독할 수 있다. 기억 소자의 기억층에 얇은 절연막을 거쳐서, 정보의 기준으로 되는 자성층을 설치해서, 절연층을 거쳐서 흐르는 강자성 터널 전류의 흐름에 의해서 정보를 판독해도 좋다. 또는, 자기 저항 효과에 의해서 판독해도 좋다.
계속해서, 본 발명의 실시예에 대해서 설명한다.
도 4는, 본 발명의 1실시예에 따른 메모리의 구성을 도시하는 개략적인 사시도이다.
이 메모리는, 서로 직교하는 상이한 2개 어드레스 배선(예를 들면, 워드선과 비트선)의 교점 부근에 배치되어, 자화 상태로 정보를 보존유지하는 기억 소자를 구비한다.
즉, 실리콘 기판 등의 반도체 기판(10)의 소자 분리층(2)에 의해 분리된 부 분에, 각 메모리 셀을 선택하기 위한 선택용 트랜지스터를 구성하는 드레인 영역(8), 소스 영역(7) 및 게이트 전극(1)이, 각각 형성되어 있다. 이 중, 게이트 전극(1)은, 도4 에서 도시된 바와 같이 전후 방향으로 연장하는 한쪽의 어드레스 배선(예를 들면, 워드선)을 겸하고 있다.
드레인 영역(8)은, 도면에서 좌우의 선택용 트랜지스터에 공통으로 형성되어 있고, 이 드레인 영역(8)에는, 배선(9)이 접속되어 있다.
그리고, 소스 영역(7)과, 기억 소자의 위쪽에 배치되며 도 4에 도시된 바와 같이 좌우 방향으로 연장하는 다른쪽의 어드레스 배선(예를 들면, 비트선)(6) 사이에, 기억 소자(3)가 배치되어 있다. 이 기억 소자(3)는, 스핀 주입에 의해 자화 방향이 반전되는 강자성층으로 이루어지는 기억층을 가진다.
또, 이 기억 소자(3)는, 상이한 2개의 어드레스 배선(1, 6)의 교점 부근에 배치되어 있다.
이 기억 소자(3)는, 비트선(6)과 소스 영역(7)에, 각각 상하의 연결층(4)을 거쳐서 접속되어 있다.
따라서, 상이한 2개의 어드레스 배선(1, 6)을 통해서, 기억 소자(3)에 상하 방향의 전류를 흐르게 하여, 스핀 주입에 의해 기억층의 자화 방향을 반전시킬 수가 있다.
도 5는, 본 발명의 실시예에 따른 메모리의 기억 소자(3)의 단면도이다.
도 5에 도시하는 바와 같이, 이 기억 소자(3)는, 스핀 주입에 의해 자화 M1의 방향이 반전되는 기억층(17)에 대해서, 하층에 자화 고정층(31)을 포함한다. 또 자화 고정층(31) 아래에 반강자성층(12)이 형성되고, 이 반강자성층(12)에 의해, 자화 고정층(31)의 자화 방향이 고정된다.
기억층(17)과 자화 고정층(31) 사이에는, 터널 장벽층(터널 절연층)으로 형성되는 절연층(16)이 제작되어 있다. 기억층(17)과 자화 고정층(31)에 의해서, MTJ 소자가 구성되어 있다.
또, 반강자성층(12) 아래에는 하지층(下地層: foundation layer)(11)이 형성되어 있다. 기억층(17) 위에는 캡층(capping layer)(18)이 형성되어 있다.
자화 고정층(31)은, 적층 강자성 구조를 가진다.
구체적으로는, 자화 고정층(31)은, 2층의 강자성층(13, 15)이, 비자성층(14)을 거쳐서 적층되어 반강자성 결합된 구성이다.
자화 고정층(31)의 각 강자성층(13, 15)이 적층 강자성 구조로 되어 있기 때문에, 강자성층(13)의 자화 M13이 우향(右向)으로 되어 있고, 강자성층(15)의 자화 M15가 좌향(左向)으로 되어 있다. 이와 같이, 양층은 서로 반대 방향으로 되어 있다. 이것에 의해, 자화 고정층(31)의 각 강자성층(13, 15)으로부터 누설되는 자속(磁束: magnetic flux)이, 서로 상쇄(打消: cancel)된다.
자화 고정층(31)의 강자성층(13, 15) 재료로서는, 특별히 한정되는 것은 아니지만, 철, 니켈, 및 코발트의 1종 혹은 2종 이상으로 이루어지는 합금 재료를 이용할 수가 있다. 또, Nb, Zr, Gd, Ta, Ti, Mo, Mn, Cu 등의 전이금속(遷移金屬) 원소나 Si, B, C 등의 경원소(輕元素)가 함유될 수도 있다. 또, 예를 들면 CoFe/NiFe/CoFe의 적층과 같은, 재료가 다른 복수의 막을 직접(비자성층을 거치지 않고) 적층해서, 강자성층(13, 15)을 구성해도 좋다. 자화 고정층(31)의 적층 페리를 구성하는 비자성층(14)의 재료로서는, 루테늄, 구리, 크로뮴, 금, 은 등을 사용할 수가 있다.
본 발명의 실시예에 있어서는, 특히 기억층(17)이 받는 실효 반자계 레벨이 기억층(17)의 포화 자화 레벨 Ms보다도 작아지도록, 기억 소자(3)의 기억층(17)이 구성되어 있는 것을 특징으로 한다.
즉, 전술한 바와 같이, 기억층(17)의 강자성 재료의 조성이 선정되어 있는 구성, 또는 강자성 재료에 비자성 재료가 첨가되어 있는 구성으로 하는 것에 의해, 기억층(17)이 받는 실효 반자계 레벨을 낮게 해서, 기억층(17)의 포화 자화 레벨 Ms보다도 작게 되도록 한다.
이와 같은 기억층(17)의 구체적인 구성으로서는, 다음과 같은 구성을 들 수 있다.
예를 들면, CoFe 합금이나 CoFeB 합금에 있어서, Fe를 많게 하고 Co를 적게 한 조성으로 한다.
대안적으로, 예를 들면, 강자성 재료(예를 들면, CoFe 합금이나 CoFeB 합금)에, Cr, Ta, Hf 등의 비자성 금속 원소나 비자성 합금, MgO, Ta2O5 등의 비금속의 비자성 재료를 첨가한다.
또, 본 실시예에 있어서, 중간층인 절연층(16)을, 산화 마그네슘층으로 한 경우에는, 자기 저항 변화율(MR비)을 높게 할 수가 있다.
이와 같이 MR비를 높게 하는 것에 의해서, 스핀 주입 효율을 향상시켜, 기억층(17)의 자화 M1의 방향을 반전시키기 위해서 필요한 전류 밀도를 저감시킬 수가 있다.
본 실시예에 따른 기억 소자(3)는, 이하와 같이 해서 제작할 수가 있다. 우선, 하지층(11)으로부터 캡층(18)까지를 연속적으로 형성하기 위해 진공 장치가 사용된다. 그 후, 에칭 등의 가공에 의해 기억 소자(3)의 패턴을 형성한다.
상술한 본 발명의 실시예에 의하면, 기억층(17)이 받는 실효 반자계 레벨이 기억층(17)의 포화 자화 레벨 Ms보다도 작게 되도록 기억 소자(3)의 기억층(17)이 구성되어 있다. 이것에 의해, 기억층(17)이 받는 반자계가 낮게 되어 있다. 따라서, 기억층(17)의 자화 M1의 방향을 반전시키기 위해서 필요한, 기입 전류량을 저감할 수가 있다.
한편, 기억층(17)의 포화 자화 레벨 Ms를 저감하지 않고도 기입 전류량을 저감할 수 있다. 이 때문에, 기억층(17)의 포화 자화 레벨 Ms를 충분한 양으로 해서, 기억층(17)의 열 안정성을 충분히 확보하는 것이 가능하게 된다.
이와 같이, 정보 보존유지 능력을 나타내는 열 안정성을 충분히 확보할 수가 있다. 이 때문에, 특성 밸런스가 뛰어난 기억 소자(3)를 구성할 수가 있다.
이것에 의해, 동작 에러의 발생을 방지하여, 기억 소자(3)의 동작 마진을 충분히 얻을 수 있다. 이 때문에, 기억 소자(3)를 안정되게 동작시킬 수가 있다. 따라서, 안정되게 동작하는, 신뢰성이 높은 메모리를 실현할 수가 있다.
또, 기입 전류를 저감해서, 기억 소자(3)에 기입을 행할 때의 소비 전력을 저감하는 것이 가능하게 된다.
따라서, 기입 전류량을 줄여서, 기억 소자(3)에의 기입시 소비 전력을 저감할 수가 있다. 이것에 의해, 메모리 전체의 소비 전력을 저감하는 것이 가능하게 된다.
따라서, 정보 보존유지 특성이 뛰어난, 안정되게 동작하는 높은 신뢰성의 메모리를 실현할 수 있다. 기억 소자(3)를 구비한 메모리의 소비 전력을 저감할 수가 있다.
또, 도 5에 도시된 기억 소자(3)를 구비하고, 도 4에 도시한 바와 같이 구성된 메모리는, 메모리의 제조시에, 일반적인 반도체 MOS 형성 프로세스를 적용할 수 있다는 이점을 가지고 있다.
따라서, 본 실시예에 따른 메모리를, 범용(汎用)의 메모리로서 적용하는 것이 가능하게 된다.
다음에, 본 발명의 다른 실시예에 따른 기억 소자의 단면도를, 도 6에 도시한다. 도 6에 도시되는 바와 같이, 본 실시예에 따른 기억 소자(20)에서는, 기억층(17)과 캡층(18) 사이에, 기억층(17)이 받는 실효 반자계 레벨을 저감하는 성질을 가지는, 비자성 금속 또는 비자성의 산화물로 이루어지는 비자성층(19)을 구비하고 있다.
이와 같은 비자성층(19)에 이용되는 비자성 재료로서는, Ru(루테늄), MgO(산화 마그네슘), Al-O(산화 알루미늄: Al2O3이나 다른 알루미늄 산화물) 등이 바람직 하다.
그 밖의 구성은, 도 5에 도시된 상기한 실시예의 기억 소자(1)과 마찬가지이므로, 동일한 참조 번호가 부여되며 중복 설명을 생략한다.
도 6에 도시한 본 실시예에 따른 기억 소자(20)를 이용해서, 도 4에 도시된 구성의 메모리와 마찬가지의 메모리를 제작할 수가 있다.
상술한 본 실시예에 따라, 기억 소자(20)의 기억층(17)과 캡층(18) 사이에, 기억층(17)이 받는 실효 반자계 레벨을 저감하는 성질을 가지는, 비자성 금속 또는 비자성의 산화물로 이루어지는 비자성층(19)을 설치하고 있다. 이것에 의해, 기억층(17)이 받는 반자계가 낮게 되어 있고, 기억층(17)의 자화 M1의 방향을 반전시키기 위해서 필요로 되는, 기입 전류량을 저감할 수가 있다.
한편, 기억층(17)의 포화 자화 레벨 Ms를 저감하지 않더라도 기입 전류량을 저감할 수 있다. 이 때문에, 기억층(17)의 충분한 포화 자화 레벨 Ms을 획득해서, 기억층(17)의 열 안정성을 충분히 확보하는 것이 가능하게 된다.
이것에 의해, 상기한 실시예와 마찬가지로 특성 밸런스가 뛰어난 기억 소자(20)를 얻을 수가 있다. 동작 에러가 야기되는 것을 방지하여, 기억 소자(20)의 동작 마진을 충분히 얻을 수 있으며, 이것에 의해 기억 소자(20)를 안정되게 동작시킬 수가 있다.
따라서, 안정되게 동작하는, 신뢰성이 높은 메모리를 실현할 수가 있다.
또, 기입 전류를 저감해서, 기억 소자(20)에 기입을 행할 때의 소비 전력을 저감하는 것이 가능하게 된다.
따라서, 본 실시예의 각각이 기억 소자(20)로 형성된 메모리 셀을 포함하는 메모리는, 그 메모리 전체의 소비 전력을 저감할 수 있다.
따라서, 정보 보존유지 특성이 뛰어난, 안정되게 동작하는 높은 신뢰성의 메모리를 실현할 수 있다. 이것에 의해, 기억 소자(20)를 구비한 메모리에 있어서, 소비 전력을 저감할 수가 있다.
여기서, 본 발명의 실시예에 따른 기억 소자의 구성에 있어서, 시료로서 기억 소자를 제작한다. 즉, 기억층이 받는 실효 반자계 레벨을 조정해서, 기억 소자를 제작한다. 그와 같은 조정은, 기억층을 구성하는 강자성층의 재료를 구체적으로 선택함으로써, 또는 기억층과 접하는 층의 재료를 선택함으로써 행해진다.
실제의 메모리에는, 도 4에 도시한 바와 같이, 기억 소자 이외에도 스위칭용의 반도체 회로 등이 존재하지만, 본 명세서에서는, 기억층의 자화 반전 특성을 검토할 목적으로, 그 위에 기억 소자만이 형성된 웨이퍼에 대한 검토를 행했다.
<실험 1>
두께 0.725㎜의 실리콘 기판 상에, 두께 300㎚의 열 산화막을 형성하고, 그 위에 도 5에 도시한 바와 같이 구성된 기억 소자(3)를 형성했다.
구체적으로는, 도 5에 도시된 구성의 기억 소자(3)에 있어서, 각 층의 재료 및 막두께를 이하와 같이 규정한다. 하지막(11)은 막두께 10㎚의 Ta막이었다. 반강자성층(12)은 막두께 20㎚의 PtMn막이었다. 자화 고정층(31)을 구성하는 강자성층(13)은 막두께 2㎚의 CoFe막이고, 강자성층(15)은 막두께 2.5㎚의 CoFeB막이었 다. 그리고, 적층 강자성 구조의 자화 고정층(31)을 구성하는 비자성층(14)은 막두께 0.8㎚의 Ru막이었다. 터널 절연층으로서 작용하는 절연층(장벽층)(16)은 막두께 0.9㎚의 산화 마그네슘막이었다. 기억층(17)은 CoFeB막이었다. 캡층(18)은 막두께 5㎚의 Ta막이었다. 또, 하지막(11)과 반강자성층(12) 사이에는, (미도시되며, 후술하는 워드선으로서 제공되는) 막두께 100㎚의 Cu막을 형성했다.
상기 기억 소자(3)의 막 구성에서, 기억층(17)의 강자성층은, Co-Fe-B의 3원계(3元系: ternary) 합금으로 이루어지고, 강자성층의 감소된 막두께(換算膜厚: reduced film thickness)를 2.0㎚로 고정시켰다. PtMn막의 조성비는, Pt:Mn=50:50(원자%)으로 했다. CoFe막의 조성비는, Co:Fe=90:10(원자%)으로 했다.
산화 마그네슘막으로 이루어지는 절연층(16) 이외의 각 층은, DC 마그네트론(magnetron) 스퍼터링법을 이용하여 각각 제작했다.
산화 마그네슘(MgO)막으로 이루어지는 절연층(16)은, RF 마그네트론 스퍼터링법을 이용하여 제작했다.
또, 기억 소자(3)의 각 층의 막 형성 후에, 자기 열처리를 위한 열처리로(熱處理爐: furnace)에서, 10kOe의 자계로 360℃에서 2시간 동안의 열처리를 행해서, 반강자성층(12)의 PtMn막의 규칙화 열처리(規則化熱處理: thermal ordering process)를 행했다.
다음에, 워드선 부분을 포토리소그래피에 의해서 마스킹한 후에, 워드선 이외의 부분의 적층막에 대해서 Ar 플라즈마에 의해 선택 에칭을 행하는 것에 의해, 워드선(하부 전극)을 형성했다. 이 때에, 워드선 부분 이외는, 기판의 깊이 5㎚까 지 에칭되었다.
그 후, 전자빔 묘화 장치(exposure system)에 의해 기억 소자(3)의 패턴 마스크를 형성하고, 적층막에 대해 선택 에칭을 행해서, 기억 소자(3)를 형성했다. 기억 소자(3) 부분 이외는, 워드선의 Cu층 바로 위쪽까지 에칭되었다.
또한, 특성 평가용의 기억 소자에는, 자화 반전에 필요한 스핀 토크를 발생시키기 위해서, 기억 소자에 충분한 전류를 흐르게 할 필요가 있다. 이 때문에, 터널 절연층의 저항값을 억제할 필요가 있다. 그래서, 기억 소자(3)의 패턴을, 단축(短軸) 0.09㎛×장축(長軸) 0.18㎛의 타원 형상으로 해서, 기억 소자(3)의 면적 저항값(Ω㎛2)이 20Ω㎛2로 되도록 제작했다.
다음에, 기억 소자(3) 부분 이외를, 두께 100㎚ 정도의 Al2O3의 스퍼터링에 의해 절연했다.
그 후, 포토리소그래피를 이용하여, 상부 전극으로 되는 비트선 및 측정용 패드를 형성했다.
이와 같이 해서, 기억 소자(3)의 시료를 제작했다.
그리고, 상술한 제조 방법에 의해, 각각 기억층(17)의 강자성층의 Co-Fe-B 합금의 조성을 바꾼, 기억 소자(3)의 각 시료를 제작했다.
구체적으로는, CoFe와 B의 조성비(원자%)를 80:20으로 고정시키고, CoFe 중의 Co의 조성비 x(원자%)를, 90%, 80%, 70%, 60%, 50%, 40%, 30%, 20%, 10%으로 변화시켜, 각각 기억 소자(3)의 시료를 제작했다.
또, 이와 같이 제작한 기억 소자(3)의 각 시료에 대해서, 각각 이하와 같은 특성 평가를 행했다.
측정에 앞서서, 반전 전류의 플러스 방향과 마이너스 방향의 값을 대칭으로 되도록 제어하는 것을 가능하게 하기 위해서, 기억 소자(3)에 대해서, 외부로부터 자계를 인가할 수 있도록 구성했다. 또, 기억 소자(3)에 인가되는 전압이, 절연층(16)이 파괴하지 않는 범위 내의 1V까지로 되도록 설정했다.
포화 자화 레벨의 측정
포화 자화 레벨 Ms를, 시료 진동형 자력계(Vibrating Sample Magnetometer)를 사용한 VSM 측정에 의해서, 측정했다.
실효 반자계의 측정
실효적인 반자계의 측정용 시료로서, 상술한 기억 소자(3)의 시료와는 별도로, 기억 소자(3)를 구성하는 각 층을 형성하고, 이것을 20㎜×20㎜2(角: square)의 평면 패턴에 형성한 시료를 제작했다.
그리고, FMR(Ferromagnetic Resonance) 측정에 의해서, 실효 반자계 레벨 Meffective를 구했다.
이 FMR 측정에 의해서 구해지는, 임의의(optional) 외부 자계 Hex에 대한 공진 주파수 fFMR은, 하기의 식 (3)에 의해 주어진다.
[수학식 3]
Figure 112008013764249-PAT00003
여기서, 식(3) 중의 Meffective는, 4πMeffective=4πMs-H⊥(H⊥:막면에 수직인 방향의 이방성 자계)로 표현할 수가 있다.
반전 전류값 및 열 안정성의 측정
본 발명의 실시예에 따른 기억 소자의 기입 특성을 평가할 목적으로, 반전 전류값의 측정을 행했다.
기억 소자(3)에 10㎲∼100㎳의 펄스폭을 가지는 전류를 흐르게 하여, 그 후의 기억 소자(3)의 저항값을 측정했다. 또, 기억 소자(3)에 흐르게 하는 전류량을 변화시켜, 이 기억 소자(3)의 기억층(17)의 자화 M1의 방향이 반전되는 전류량을 구했다. 이 전류량의 펄스폭 의존성을 펄스폭 1㎱로 외삽(外揷: extrapolate)한 값을, 반전 전류량으로 제공했다.
또, 반전 전류량의 펄스폭 의존성의 기울기는, 기억 소자(3)의 전술한 열 안정성의 지표(Δ)에 대응한다. 반전 전류량이 펄스폭에 의해서 변화하지 않을수록(기울기가 작을수록), 열의 교란(disturbance)에 강한 것을 의미한다.
그리고, 기억 소자(3) 사이의 편차(variation)를 고려하여, 동일 구성의 기억 소자(3)를 20개 정도 제작해서, 상술한 측정을 행하고, 반전 전류량의 평균 및 열 안정성의 지표 Δ의 평균값을 구했다.
또, 측정에 의해 얻어진 반전 전류량의 평균값과, 기억 소자(3)의 평면 패턴 의 면적으로부터, 반전 전류 밀도 Jc0을 산출했다.
기억 소자(3)의 각 시료에 대해서, 기억층(17)의 Co-Fe-B 합금의 조성과, 포화 자화 레벨 Ms 및 실효 반자계 레벨 Meffective의 측정 결과를, 표 1에 나타낸다. 또, 표 1에는, 포화 자화 레벨과 실효 반자계 레벨와의 비 Ms/Meffective도 나타내고 있다.
[표 1]
Figure 112008013764249-PAT00004
표 1에 나타낸, 포화 자화 레벨 Ms 및 실효 반자계 레벨 Meffective의 측정 결과를, 막대 그래프로 해서, 도 7에 도시한다. 도 7은, 기억층(17)의 Co-Fe-B 합금의 Co량(CoFe 중의 함유량: 원자%)과, 포화 자화 레벨 Ms 및 실효 반자계 레벨 Meffective의 관계를 도시하고 있다.
또, 반전 전류값의 측정 결과를 도 8에 도시하고, 열 안정성의 지표의 측정 결과를 도 9에 도시한다. 도 8에는, 기억층(17)의 Co-Fe-B 합금의 Co량(CoFe중의 함유량: 원자%)과, 반전 전류값으로부터 구한 반전 전류 밀도 Jc0의 관계를 도시하고 있다. 도 9에는, 기억층(17)의 Co-Fe-B 합금의 Co량(CoFe중의 함유량: 원자%)과, 열 안정성의 지표 Δ(KV/kBT)의 관계를 도시하고 있다.
도 7로부터, Co-Fe-B의 조성에 따라, 포화 자화 레벨 Ms와 실효적인 반자계 Meffective의 대소 관계가 변화하고, 어떤 조성에서 실효적인 반자계 Meffective가 포화 자화 레벨 Ms보다도 작게 되어 있는 것을 알 수 있다. 구체적으로는, (CoxFe100-x)80B20으로 Co량 x가 70% 이하인 경우에 있어서, Meffective는 Ms보다도 작게 되어 있고, Co량 x가 작아질 수록, Meffective와 Ms의 차가 크게 되어 있다.
도 8로부터, Co량 x가 작게 됨에 따라서, 반전 전류 밀도 Jc0이 작아져 가는 것을 알 수 있다. 이것은, Co량 x가 작아진 경우, 포화 자화 레벨 Ms는 증가하지만 실효적인 반자계 Meffective가 작아지기 때문에, 양자의 곱(Ms×Meffective)으로서는 작아지는 것에 기인한다.
도 9로부터, Co량 x가 작아짐에 따라서, 열 안정성의 지표 Δ(=KV/kBT)가 커져 가고, Co량 x가 어느 정도 이상 작아지면 열 안정성의 지표 Δ가 큰 값으로 안정화하는 것을 알 수 있다. 이것은, 도 7에 도시한 포화 자화 레벨 Ms의 측정 결과와, 식 (2)로부터 열 안정성의 지표 Δ가 포화 자화 레벨 Ms에 비례하는 것 등으로 인해, 예상되는 변화와 잘 일치하고 있다.
이들 도 7 내지 도 9의 결과로부터, 실효적인 반자계 Meffective가 포화 자화 레벨 Ms보다도 작아지는 Co량 x가 70% 이하인 조성에서, Co량 x가 70%보다도 큰 조성보다 높은 열 안정성을 유지하면서, 반전 전류값 Jc0을 저감할 수 있다는 것을 알 수 있다.
그리고, 표 1로부터, Co량 x가 70%일 때의 비 Ms/Meffective는, 1.16이다.
따라서, 보다 바람직하게는, 이 비 Ms/Meffective가 1.16 이상으로 되도록, 기억층(17)의 조성을 선정한다.
<실험 2>
기억층(17)을, CoFeB에 첨가물을 첨가한 재료를 사용하여 제작하고, 포화 자화 레벨과 실효적인 반자계와의 비 Ms/Meffective를 조정해서, 실험 1과 마찬가지로 측정을 행했다.
기억 소자(3)의 시료는 다음, 즉, (CoxFe100 -x)80B20에서 Co량 x(원자%)를 70%로 한 CoFeB 합금중에, 감소된 막두께 0.1㎚로 첨가물(Cr, Ta, Hf, MgO, Ta2O5)을 첨가해서, 감소된 막두께 2.0㎚의 기억층(17)을 형성한 것을 제외하고는 실험 1과 마찬가지 방식으로 제작되었다.
따라서, 제작한 기억 소자(3)의 각 시료에 대해서, 실험 1과 마찬가지로, 포화 자화 레벨 Ms, 실효 반자계 Meffective, 반전 전류량을 측정했다.
측정 결과로서, 각 시료의 포화 자화 레벨 Ms, 실효 반자계 Meffective, 포화 자화 레벨과 실효 반자계와의 비 Ms/Meffective, 반전 전류값으로부터 구한 반전 전류 밀도 Jc0을, 표 2에 나타낸다. 또, 표 2에는, 실험 1에서 측정한, 첨가물을 첨가하지 않은 경우(없음)의 측정값도, 아울러 나타내고 있다.
[표 2]
Figure 112008013764249-PAT00005
표 2의 결과로부터, 첨가물의 첨가로써, 포화 자화 레벨과 실효적인 반자계와의 비 Ms/Meffective를 향상시켜, 반전 전류 밀도 Jc0을 15% 이상 저감할 수 있다는 것을 알 수 있다. 특히, Ta나 MgO를 첨가한 경우에는, 아무것도 첨가하지 않은 경우와 비교해서, 반전 전류 밀도 Jc0을 30% 이상 저감할 수 있다.
또한, Ta나 MgO를 첨가한 경우에는, 아무것도 첨가하지 않은 경우와 비교해서, 포화 자화 레벨 Ms가 저하하고 있지만, 그 대신에 이방성 자계 Hk가 증가하므로, 식 (2)에 의거하여, 열 안정성을 동일한 정도로 유지할 수가 있다.
<실험 3>
기억층(17)과 캡층(18) 사이에, 도 6에 도시한 바와 같이, 비자성층(19)을 설치하는 것에 의해, 기억층(17)에 인가될 실효 반자계 레벨을 조정하여, 실험 1과 유사한 방식으로 측정을 행했다.
기억층(17)의 CoFeB막의 조성은, (Co70Fe30)75B25로 고정했다. 이 조성은, 실험 1및 실험 2에서 제작한 시료보다도, B(붕소)의 함유량이 조금 많게 되어 있다. 이와 같이, B(붕소)의 함유량이 조금 많게 되어 있기 때문에, 포화 자화 레벨 Ms가 조금 작아지고, 실효적인 반자계 Meffective가 조금 커진다.
한편, 기억층(17)의 CoFeB막과, 캡층(18)의 Ta막 사이에, 다른 비자성재료(Cr, Ru, MgO, Al-O)로 이루어지는 비자성층(19)을, 막두께 1.0㎚로 형성했다.
그 이외는 실험 1과 마찬가지로 해서, 도 6에 도시한 구성의 기억 소자(20)의 시료를 제작했다.
또, 비교 대조로서, 기억층(17) 상에 직접 캡층(18)을 형성한 기억 소자의 시료도 제작했다.
제작한 기억 소자(3)의 각 시료에 대해서, 실험 1과 마찬가지로, 포화 자화 레벨 Ms, 실효적인 반자계 Meffective, 반전 전류값을 측정했다.
측정 결과로서, 각 시료의 포화 자화 레벨 Ms, 실효적인 반자계 Meffective, 포화 자화 레벨과 실효적인 반자계와의 비 Ms/Meffective, 반전 전류값으로부터 구한 반전 전류 밀도 Jc0을, 표 3에 나타낸다. 표 3중, 비교 대조의 기억층(17) 상에 직접 캡층(18)을 형성한 시료는, "Ta만"이라고 하고 있다.
[표 3]
Figure 112008013764249-PAT00006
표 3으로부터, 캡층(18)을 직접 형성한 경우나, Cr층을 캡층(18)과 기억층(17) 사이에 형성한 경우에는, 비 Ms/Meffective가 1 이하이며, 반전 전류 밀도 Jc0이 크다는 것을 알 수 있다./
한편, Ru, MgO, Al-O로 이루어지는 비자성층(19)을 형성한 경우에는, 비 Ms/Meffective가 1.15 이상으로 커지고, 캡층(18)을 직접 형성한 경우와 비교해서, 반전 전류 밀도 Jc0이 20% 이상 작은 값으로 되어 있다는 것을 알 수 있다. 또, 캡층(18)을 직접 형성한 경우와 비교해서, 기억층(17)의 포화 자화 레벨 Ms가 동등하다. 그러므로, 식 (2)로부터, 열 안정성의 지표 Δ도 동등하다고 생각된다.
즉, 기억층(17)과 캡층(18) 사이에, Ru, MgO, Al-O로 이루어지는 비자성층(19)을 형성하는 것에 의해, 열 안정성을 손상시키는 일없이, 반전 전류 밀도를 저감할 수가 있다.
이상의 결과로부터, Ms/Meffective가 1.15 이상인 범위에서는, 열 안정성을 손상시키는 일없이, 낮은 반전 전류 밀도 Jc0을 실현할 수 있게 된다.
또, 상기의 Co-Fe-B계의 재료 뿐만 아니라, 예를 들면 Co, Fe, Ni 중 2개 이 상의 재료를 이용하고, 그것에 B, C, Si, N, Ta, Ti, Cr, W, Al, Mg, O의 원소중 1개 이상의 원소를 첨가해서 제작한 기억층(17)이더라도, Ms/Meffective가 조건을 충족시키면, 본 발명에서 기술한 효과를 얻는 것은 가능하다.
게다가 또, 상술한 재료(Ru, MgO, Al-O) 이외의 재료를, 기억층(17)과 캡층(18) 사이에 삽입한 경우에 있어서도, 비 Ms/Meffective가 조건을 충족시키면, 본 발명의 실시예에서 기술한 효과를 얻는 것이 가능하다.
본 발명의 실시예에 따라, 상술한 각 실시예에서 설명한 기억 소자(3, 20)의 막 구성에 한정되지 않고, 여러가지 막 구성을 채용하는 것이 가능하다.
상술한 각 실시예에서는, 자화 고정층(31)이 2층의 강자성층(13, 15)과 비자성층(14)으로 이루어지는 적층 강자성 구조로 되어 있지만, 예를 들면 자화 고정층을 단층의 강자성층에 의해 구성해도 좋다.
본 발명은, 상술한 실시예에 한정되는 것은 아니며, 본 발명의 요지를 이탈하지 않는 범위에서 그 밖의 여러가지 구성을 취할 수가 있다.
본 발명은 첨부하는 특허청구범위 또는 그 균등물의 범위 내에 있는 한, 설계 요구조건 및 그 밖의 요인에 의거하여 각종 변형, 조합, 수정 및 변경 등을 행할 수 있다는 것은 당업자라면 당연히 이해할 수 있을 것이다.
도 1은 종래기술에 따른 MRAM의 구성을 모식적으로 도시한 사시도.
도 2는 자화 방향이 스핀 주입에 의해 반전되는 메모리의 구성을 도시하는 개략적인 사시도.
도 3은 도 2에 도시된 메모리의 단면도.
도 4는 본 발명의 1실시예에 따른 메모리의 구성을 도시하는 개략적인 사시도.
도 5는 도 4에 도시된 기억 소자의 단면도.
도 6은 본 발명의 다른 실시예에 따른 기억 소자의 단면도.
도 7은 기억층의 Co의 양과 포화 자화 레벨 및 실효 반자계와의 관계를 도시하는 도면.
도 8은 기억층의 Co의 양과 반전 전류 밀도와의 관계를 도시한 도면.
도 9는 기억층의 Co의 양과 열 안정성의 지표와의 관계를 도시한 도면.
<도면의 주요부분에 대한 부호의 간단한 설명>
3, 20: 기억 소자, 11: 하지층, 12: 반강자성층, 13, 15: 강자성층, 14, 19: 비자성층, 16: 절연층, 17: 기억층, 18: 캡층, 31: 자화 고정층.

Claims (5)

  1. 정보를 자성체의 자화 상태에 따라 보존유지하는 기억층과,
    절연체로 이루어지는 중간층을 통해서 상기 기억층 상에 형성된 자화 고정층을 포함하는 기억 소자로서,
    적층 방향으로 스핀편극한 전자를 주입하는 것에 의해, 기억층의 자화 방향이 변화하여, 기억층에 정보가 기록되며,
    기억층이 받는 실효 반자계(effective demagnetizing field) 레벨이, 기억층의 포화 자화 레벨보다도 작은, 기억 소자.
  2. 제1항에 있어서,
    상기 기억층 내에서 강자성층 재료의 포화 자화 레벨 대 상기 실효 반자계 레벨의 비가, 1.15 이상인, 기억 소자.
  3. 제1항에 있어서,
    상기 기억층은 산화물 또는 비자성 금속이 첨가된 강자성체를 포함하는, 기억 소자.
  4. 제1항에 있어서,
    상기 기억층이 받는 상기 실효 반자계 레벨을 저감하는 성질을 가지며 상기 중간층과는 반대측에 접한 기억층 상에 형성된 비자성층을 더 포함하는, 기억 소자.
  5. 정보를 자성체의 자화 상태에 따라 보존유지하는 기억층을 가지는 기억 소자와,
    서로 교차하는 상이한 2개의 배선을 포함하는 메모리로서,
    상기 기억 소자는, 중간층을 통해서 상기 기억층 상에 형성된 자화 고정층을 포함하고,
    상기 중간층은 절연체를 포함하고,
    적층 방향으로 스핀편극한 전자를 주입하는 것에 의해, 상기 기억층의 자화 방향이 변화하여, 기억층에 정보가 기록되고,
    상기 기억층이 받는 실효 반자계 레벨은, 상기 기억층의 포화 자화 레벨보다도 작고,
    상기 기억 소자는, 상이한 2개의 배선의 교점 부근에서 상이한 2개의 배선 사이에 배치되며,
    상기 상이한 2개의 배선을 통해서, 상기 기억 소자에 적층 방향의 전류가 흘러, 스핀편극한 전자가 주입되는, 메모리.
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