JP4661230B2 - 記憶素子及びメモリ - Google Patents
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Description
本発明は、強磁性層の磁化状態を情報として記憶する記憶層と、磁化の向きが固定された磁化固定層とから成り、電流を流すことにより記憶層の磁化の向きを変化させる記憶素子及びこの記憶素子を備えたメモリに係わり、不揮発メモリに適用して好適なものである。
コンピュータ等の情報機器では、ランダム・アクセス・メモリとして、動作が高速で、高密度なＤＲＡＭが広く使われている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
そして、不揮発メモリの候補として、磁性体の磁化で情報を記録する磁気ランダム・アクセス・メモリ（ＭＲＡＭ）が注目され、開発が進められている（例えば非特許文献１参照）。
ＭＲＡＭは、ほぼ直交する２種類のアドレス配線（ワード線、ビット線）にそれぞれ電流を流して、各アドレス配線から発生する電流磁場によって、アドレス配線の交点にある磁気記憶素子の磁性層の磁化を反転して情報の記録を行うものである。
一般的なＭＲＡＭの模式図（斜視図）を、図６に示す。
シリコン基板等の半導体基体１１０の素子分離層１０２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域１０８、ソース領域１０７、並びにゲート電極１０１が、それぞれ形成されている。
また、ゲート電極１０１の上方には、図中前後方向に延びるワード線１０５が設けられている。
ドレイン領域１０８は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域１０８には、配線１０９が接続されている。
そして、ワード線１０５と、上方に配置された、図中左右方向に延びるビット線１０６との間に、磁化の向きが反転する記憶層を有する磁気記憶素子１０３が配置されている。この磁気記憶素子１０３は、例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
さらに、磁気記憶素子１０３は、水平方向のバイパス線１１１及び上下方向のコンタクト層１０４を介して、ソース領域１０７に電気的に接続されている。
ワード線１０５及びビット線１０６にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子１０３に印加して、これにより磁気記憶素子１０３の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
シリコン基板等の半導体基体１１０の素子分離層１０２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域１０８、ソース領域１０７、並びにゲート電極１０１が、それぞれ形成されている。
また、ゲート電極１０１の上方には、図中前後方向に延びるワード線１０５が設けられている。
ドレイン領域１０８は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域１０８には、配線１０９が接続されている。
そして、ワード線１０５と、上方に配置された、図中左右方向に延びるビット線１０６との間に、磁化の向きが反転する記憶層を有する磁気記憶素子１０３が配置されている。この磁気記憶素子１０３は、例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
さらに、磁気記憶素子１０３は、水平方向のバイパス線１１１及び上下方向のコンタクト層１０４を介して、ソース領域１０７に電気的に接続されている。
ワード線１０５及びビット線１０６にそれぞれ電流を流すことにより、電流磁界を磁気記憶素子１０３に印加して、これにより磁気記憶素子１０３の記憶層の磁化の向きを反転させて、情報の記録を行うことができる。
そして、ＭＲＡＭ等の磁気メモリにおいて、記録した情報を安定に保持するためには、情報を記録する磁性層（記憶層）が、一定の保磁力を有していることが必要である。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、ＭＲＡＭを構成する素子の微細化に従い、反磁界が大きくなるため、より大きな書き込み磁界を必要とするようになる。また、細くなったアドレス配線には充分な電流が流せなくなってくる。
一方、記録された情報を書き換えるためには、アドレス配線にある程度の電流を流さなければならない。
ところが、ＭＲＡＭを構成する素子の微細化に従い、反磁界が大きくなるため、より大きな書き込み磁界を必要とするようになる。また、細くなったアドレス配線には充分な電流が流せなくなってくる。
そこで、より少ない電流で磁化反転が可能な構成として、スピン注入による磁化反転を利用する構成の磁気メモリが注目されている（例えば、特許文献１参照）。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
スピン注入による磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである。
例えば、巨大磁気抵抗効果素子（ＧＭＲ素子）や磁気トンネル接合素子（ＭＴＪ素子）に対して、その膜面に垂直な方向に電流を流すことにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。
そして、スピン注入による磁化反転は、素子が微細化されても、少ない電流で磁化反転を実現することができる利点を有している。
また、上述したスピン注入による磁化反転を利用する構成の磁気メモリの模式図を図４及び図５に示す。図４は斜視図、図５は断面図である。
シリコン基板等の半導体基体６０の素子分離層５２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域５８、ソース領域５７、並びにゲート電極５１が、それぞれ形成されている。このうち、ゲート電極５１は、図中前後方向に延びるワード線を兼ねている。
ドレイン領域５８は、図４中左右の選択用トランジスタに共通して形成されており、このドレイン領域５８には、配線５９が接続されている。
そして、ソース領域５７と、上方に配置された、図４中左右方向に延びるビット線５６との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子５３が配置されている。
この記憶素子５３は、単純に例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
図中６１及び６２は磁性層を示しており、２層の磁性層６１，６２のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子５３は、ビット線５６と、ソース領域５７とに、それぞれ上下のコンタクト層５４を介して接続されている。これにより、磁気記憶素子５３に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
シリコン基板等の半導体基体６０の素子分離層５２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域５８、ソース領域５７、並びにゲート電極５１が、それぞれ形成されている。このうち、ゲート電極５１は、図中前後方向に延びるワード線を兼ねている。
ドレイン領域５８は、図４中左右の選択用トランジスタに共通して形成されており、このドレイン領域５８には、配線５９が接続されている。
そして、ソース領域５７と、上方に配置された、図４中左右方向に延びるビット線５６との間に、スピン注入により磁化の向きが反転する記憶層を有する記憶素子５３が配置されている。
この記憶素子５３は、単純に例えば磁気トンネル接合素子（ＭＴＪ素子）により構成される。
図中６１及び６２は磁性層を示しており、２層の磁性層６１，６２のうち、一方の磁性層を磁化の向きが固定された磁化固定層として、他方の磁性層を磁化の向きが変化する磁化自由層即ち記憶層とする。
また、記憶素子５３は、ビット線５６と、ソース領域５７とに、それぞれ上下のコンタクト層５４を介して接続されている。これにより、磁気記憶素子５３に電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
このようなスピン注入による磁化反転を利用する構成のメモリの場合、図６に示した一般的なＭＲＡＭと比較して、デバイス構造を単純化することができる、という特徴も有している。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なＭＲＡＭと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
また、スピン注入による磁化反転を利用することにより、外部磁界により磁化反転を行う一般的なＭＲＡＭと比較して、素子の微細化が進んでも、書き込みの電流が増大しないという利点がある。
このスピン注入による磁化反転を利用する構成のメモリにおいて、消費電力をさらに抑制するためには、スピン注入効率を改善して、入力する電流を減らす必要がある。
また、読み出し信号を大きくするためには、大きな磁気抵抗変化率を確保する必要があり、そのためには記憶層の両側に接している中間層をトンネルバリア層にすることが効果的である。
この場合、バリア層の耐電圧の制限が生じるため、この点からも、スピン注入時の電流を抑制する必要がある。
この場合、バリア層の耐電圧の制限が生じるため、この点からも、スピン注入時の電流を抑制する必要がある。
そこで、スピン注入時の電流を抑制するための解決策として、記憶素子を磁化固定層／中間層／記憶層／中間層／磁化固定層の積層構造として、記憶層の上下に設けた磁化固定層の磁化の向きを反対向きにした構成が提案されている（特許文献２参照）。
そして、上記特許文献２において、上下の磁化固定層の磁化の向きを互いに反対向きにすることにより、スピン注入効率を倍増させることが可能であることが示されている。
そして、上記特許文献２において、上下の磁化固定層の磁化の向きを互いに反対向きにすることにより、スピン注入効率を倍増させることが可能であることが示されている。
日経エレクトロニクス ２００１．２．１２号（第１６４頁−１７１頁）
特開２００３−１７７８２号公報
米国特許公開第２００４／００２７８５３号明細書
スピン注入による磁化反転を利用する構成のメモリにおいては、スピン注入効率を改善する他に、高容量化及び高密度化が必要とされている。
しかしながら、今後、微細化が進むに従って、配線の微細化の限界に近づいていくことから、単純には高密度に集積することができなくなる。
この問題点は、スピン注入による磁化反転を利用する構成のメモリに限らず、フラッシュメモリ、ＦＲＡＭや、ＳＲＡＭ及びＤＲＡＭにおいても、同様のことが言える。
従って、さらなる高容量化及び高密度化のためには、微細化以外の手法を考えなければならない。
この問題点は、スピン注入による磁化反転を利用する構成のメモリに限らず、フラッシュメモリ、ＦＲＡＭや、ＳＲＡＭ及びＤＲＡＭにおいても、同様のことが言える。
従って、さらなる高容量化及び高密度化のためには、微細化以外の手法を考えなければならない。
そこで、１つの手法として、例えば、各メモリセルの記憶素子に、多くの情報を記録する構成とする、いわゆる多値化が考えられる。
しかし、これまで提案されている、スピン注入による磁化反転を利用する記憶素子の構成では、多値化を図ることが難しい。
しかし、これまで提案されている、スピン注入による磁化反転を利用する記憶素子の構成では、多値化を図ることが難しい。
上述した問題の解決のために、本発明においては、記憶素子の膜構成を工夫することにより、多値化が可能となり、記憶容量の向上を可能にする記憶素子、並びにこの記憶素子を有するメモリを提供するものである。
本発明の記憶素子は、情報を磁性体の磁化状態により保持する記憶層を２層以上有し、これら２層以上の記憶層は、非磁性の中間層を介して積層され、それぞれ独立して磁化の向きを変えることが可能であり、２層以上の記憶層に対して、上下にそれぞれ非磁性の中間層を介して磁化の向きが固定された磁化固定層が設けられ、各磁化固定層において、それぞれ記憶層に最も近い強磁性層の磁化の向きが互いに反対向きであり、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われ、各記憶層は磁化量に有意差を持ち、かつ、記憶層間の中間層と、記憶層と磁化固定層との間の中間層とにおいて、それぞれの中間層及び中間層の上下の強磁性層によって構成される磁気抵抗効果素子が、抵抗値又は磁気抵抗変化率に有意差を持っているものである。
本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する２種類の配線とを備え、記憶素子は、情報を磁性体の磁化状態により保持する記憶層を２層以上有し、これら２層以上の記憶層は、非磁性の中間層を介して積層され、それぞれ独立して磁化の向きを変えることが可能であり、２層以上の記憶層に対して、上下にそれぞれ非磁性の中間層を介して磁化の向きが固定された磁化固定層が設けられ、各磁化固定層において、それぞれ記憶層に最も近い強磁性層の磁化の向きが互いに反対向きであり、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われ、各記憶層は磁化量に有意差を持ち、かつ、記憶層間の中間層と、記憶層と磁化固定層との間の中間層とにおいて、それぞれの中間層及び中間層の上下の強磁性層によって構成される磁気抵抗効果素子が、抵抗値又は磁気抵抗変化率に有意差を持っている構成であり、２種類の配線の交点付近かつ２種類の配線の間に記憶素子が配置され、これら２種類の配線を通じて、記憶素子に積層方向の電流が流れるものである。
上述の本発明の記憶素子の構成によれば、情報を磁性体の磁化状態により保持する記憶層を有し、記憶層に対して、上下にそれぞれ非磁性の中間層を介して磁化の向きが固定された磁化固定層が設けられ、各磁化固定層において、それぞれ記憶層に最も近い強磁性層の磁化の向きが互いに反対向きであり、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われるので、積層方向に電流を流してスピン注入による情報の記録を行うことができる。
また、記憶層を２層以上有し、これら２層以上の記憶層が、非磁性の中間層を介して積層され、それぞれ独立して磁化の向きを変えることが可能であることにより、２層以上の記憶層の各記憶層の磁化の向きを任意に組み合わせることが可能になる。これにより、記憶素子に多くの情報を保持することが可能になり、例えば、各記憶層の磁化の向きが２通りであって、記憶層がｎ層である場合に、最大２ｎ通りの情報を記憶素子に保持することが可能になる。
さらに、各記憶層が磁化量に有意差を持つことにより、スピン注入により記憶層の磁化の向きを反転させるために必要となる電流量が各記憶層で異なり、各記憶層で磁化の向きの反転のしやすさが異なる。これにより、記憶素子の積層方向に流す電流量を変化させるだけで、全ての記憶層のうち、磁化の向きを反転させる記憶層を任意に選択して、所望の情報の記録を行うことが可能になる。
さらにまた、記憶層間の中間層と、記憶層と磁化固定層との間の中間層とにおいて、それぞれの中間層及び中間層の上下の強磁性層によって構成される磁気抵抗効果素子が、抵抗値又は磁気抵抗変化率に有意差を持っていることにより、それぞれの磁気抵抗効果素子で、低抵抗の抵抗値と高抵抗の抵抗値との差が異なってくる。これにより、各記憶層の磁化の向きの組み合わせにより、記憶素子全体の抵抗値が異なることになることから、記憶素子全体の抵抗値から、各記憶層の磁化の向きの組み合わせを識別して、記憶素子の各記憶層に記録された情報を容易に読み出すことができる。
また、記憶層を２層以上有し、これら２層以上の記憶層が、非磁性の中間層を介して積層され、それぞれ独立して磁化の向きを変えることが可能であることにより、２層以上の記憶層の各記憶層の磁化の向きを任意に組み合わせることが可能になる。これにより、記憶素子に多くの情報を保持することが可能になり、例えば、各記憶層の磁化の向きが２通りであって、記憶層がｎ層である場合に、最大２ｎ通りの情報を記憶素子に保持することが可能になる。
さらに、各記憶層が磁化量に有意差を持つことにより、スピン注入により記憶層の磁化の向きを反転させるために必要となる電流量が各記憶層で異なり、各記憶層で磁化の向きの反転のしやすさが異なる。これにより、記憶素子の積層方向に流す電流量を変化させるだけで、全ての記憶層のうち、磁化の向きを反転させる記憶層を任意に選択して、所望の情報の記録を行うことが可能になる。
さらにまた、記憶層間の中間層と、記憶層と磁化固定層との間の中間層とにおいて、それぞれの中間層及び中間層の上下の強磁性層によって構成される磁気抵抗効果素子が、抵抗値又は磁気抵抗変化率に有意差を持っていることにより、それぞれの磁気抵抗効果素子で、低抵抗の抵抗値と高抵抗の抵抗値との差が異なってくる。これにより、各記憶層の磁化の向きの組み合わせにより、記憶素子全体の抵抗値が異なることになることから、記憶素子全体の抵抗値から、各記憶層の磁化の向きの組み合わせを識別して、記憶素子の各記憶層に記録された情報を容易に読み出すことができる。
上述の本発明のメモリの構成によれば、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、互いに交差する２種類の配線とを備え、記憶素子が上記本発明の記憶素子の構成であり、２種類の配線の交点付近かつ２種類の配線の間に記憶素子が配置され、これら２種類の配線を通じて、記憶素子に積層方向の電流が流れるものであることにより、２種類の配線を通じて記憶素子の積層方向に電流を流してスピン注入による情報の記録を行うことができる。
また、記憶素子に多くの情報を保持することができる。
さらに、記憶素子に所望の情報の記録を行うことや、記憶素子の各記憶層に記録された情報を読み出すことが可能になる。
また、記憶素子に多くの情報を保持することができる。
さらに、記憶素子に所望の情報の記録を行うことや、記憶素子の各記憶層に記録された情報を読み出すことが可能になる。
また、上記本発明の記憶素子及びメモリによれば、記憶素子が、２層以上の記憶層に対して、上下にそれぞれ磁化固定層が設けられ、各磁化固定層において、それぞれ記憶層に最も近い強磁性層の磁化の向きが互いに反対向きである構成としたことにより、記憶層の上下にある２つの磁化固定層の、それぞれ記憶層に最も近い強磁性層の磁化の向きが互いに反対向きであることにより、スピン注入の効率を大幅に増大させることが可能になり、スピン注入により記憶層の磁化の向きを反転するために必要な電流量を低減することができる。
上述の本発明によれば、記憶素子に多くの情報を保持することができ、記憶素子に多くの情報の任意の情報を記録することができ、さらにまた、記憶素子に記録された多くの情報の読み出しを行うことができる。
即ち、記憶素子の記録の多値化を図り、記憶素子を多数備えたメモリにおいて、記憶容量の増大や小型化を図ることができる。
また、記憶素子において、記憶層の層数と膜構成を選定することによって多値化を図ることができるため、半導体プロセスにおける配線の微細化の限界にとらわれることがない。
従って、本発明によれば、従来にない、全く新しい多値記録が可能である不揮発メモリを実現することができる。
即ち、記憶素子の記録の多値化を図り、記憶素子を多数備えたメモリにおいて、記憶容量の増大や小型化を図ることができる。
また、記憶素子において、記憶層の層数と膜構成を選定することによって多値化を図ることができるため、半導体プロセスにおける配線の微細化の限界にとらわれることがない。
従って、本発明によれば、従来にない、全く新しい多値記録が可能である不揮発メモリを実現することができる。
また、本発明によれば、記録された情報を読み出す際に、容易に情報の読み出しを行うことが可能になる。
これにより、記憶素子を備えたメモリにおいて、例えば、情報の読み出しを行う際に記憶素子に流す電流を小さくして、読み出し時の消費電力を低減したり、出力を検出するための回路等の構成を簡略化したりすることが可能になる。
これにより、記憶素子を備えたメモリにおいて、例えば、情報の読み出しを行う際に記憶素子に流す電流を小さくして、読み出し時の消費電力を低減したり、出力を検出するための回路等の構成を簡略化したりすることが可能になる。
また、記憶素子が、２層以上の記憶層に対して、上下にそれぞれ磁化固定層が設けられ、各磁化固定層において、それぞれ記憶層に最も近い強磁性層の磁化の向きが互いに反対向きである構成としたことにより、スピン注入効率を改善することができるため、情報の記録に必要な電流量を低減することができ、メモリ全体の消費電力を低減することが可能になる。
本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態（磁化の向き）により保持するものである。
本発明は、前述したスピン注入により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態（磁化の向き）により保持するものである。
スピン注入により磁性層の磁化の向きを反転させる基本的な動作は、巨大磁気抵抗効果素子（ＧＭＲ素子）もしくはトンネル磁気抵抗効果素子（ＭＴＪ素子）から成る記憶素子に対して、その膜面に垂直な方向に、ある閾値以上の電流を流すものである。このとき、電流の極性（向き）は、反転させる磁化の向きに依存する。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
この閾値よりも絶対値が小さい電流を流した場合には、磁化反転を生じない。
スピン注入によって、磁性層の磁化の向きを反転させるときに、必要となる電流の閾値Ｉｃは、単純な系において、現象論的に、下記数１により表される（例えば、F.J.Albert他著、Appl.Phys.Lett.,77,p.3809,2000年、等を参照）。
本発明では、式（１）で表されるように、電流の閾値が、磁性層の体積Ｖ、磁性層の飽和磁化Ｍｓ、実効的な磁気異方性の大きさを制御することにより、任意に設定することが可能であることを利用する。
そして、磁化状態により情報を保持することができる磁性層（記憶層）と、磁化の向きが固定された磁化固定層とを有する記憶素子を構成する。
そして、磁化状態により情報を保持することができる磁性層（記憶層）と、磁化の向きが固定された磁化固定層とを有する記憶素子を構成する。
記憶層の磁化状態を変化させる電流の閾値は、実際には、例えば記憶層の厚さが２ｎｍであり、平面パターンが１２０〜１３０ｎｍ×１００ｎｍの略楕円形の巨大磁気抵抗効果素子（ＧＭＲ素子）において、＋側の閾値＋Ｉｃ＝＋０．６ｍＡであり、−側の閾値−Ｉｃ＝−０．２ｍＡであり、その際の電流密度は約６×１０６Ａ・ｃｍ２である。これらは、上記の式（１）にほぼ一致する（屋上他著，日本応用磁気学会誌，Vol.28,No.2,p.149,2004年参照）。
一方、電流磁場により磁化反転を行う通常のＭＲＡＭでは、書き込み電流が数ｍＡ以上必要となる。
これに対して、スピン注入により磁化反転を行う場合には、上述のように、書き込み電流の閾値が充分に小さくなるため、集積回路の消費電力を低減させるために有効であることがわかる。
また、通常のＭＲＡＭで必要とされる、電流磁界発生用の配線（図６の１０５）が不要となるため、集積度においても通常のＭＲＡＭに比較して有利である。
これに対して、スピン注入により磁化反転を行う場合には、上述のように、書き込み電流の閾値が充分に小さくなるため、集積回路の消費電力を低減させるために有効であることがわかる。
また、通常のＭＲＡＭで必要とされる、電流磁界発生用の配線（図６の１０５）が不要となるため、集積度においても通常のＭＲＡＭに比較して有利である。
現在、他にも種々の新規材料や構造による多くの新しい不揮発メモリが提案されているが、これらの不揮発メモリと比較して、ＭＲＡＭやスピン注入により磁化反転を行うメモリは、速度が速く、信頼性に高いことが特徴である。
そして、スピン注入により磁化反転を行うメモリにおいて、さらなる高容量化が可能であるとなれば、上述した、他の不揮発メモリと比較して実用上非常に有利な特性を、バランスよく確保できることとなる。
発明者は、スピン注入を利用したメモリにおいて、記憶素子の膜構成を工夫することにより、多値化が可能であることを見い出した。
即ち、記憶層を２層以上有して記憶素子を構成し、これら２層以上の記憶層が非磁性の中間層を介して積層され、それぞれ独立して磁化の向きを変えることが可能である構成とする。
これにより、２層以上の記憶層によって、従来の１層の記憶層から成る記憶素子と比較して、記憶素子に保持することができる情報を多くすることができる。
これにより、２層以上の記憶層によって、従来の１層の記憶層から成る記憶素子と比較して、記憶素子に保持することができる情報を多くすることができる。
また、各記憶層が磁化量に有意差を持つ構成とする。
これにより、各記憶層の磁化の反転のしやすさに差を有するので、記憶素子に流す電流量を変えるだけで、各記憶層のうち磁化の向きを反転させて、情報の記録を行う記憶層を任意に選択することが可能になる。
これにより、各記憶層の磁化の反転のしやすさに差を有するので、記憶素子に流す電流量を変えるだけで、各記憶層のうち磁化の向きを反転させて、情報の記録を行う記憶層を任意に選択することが可能になる。
また、中間層（記憶層間の中間層、並びに記憶層と磁化固定層との間の中間層）及びその上下の強磁性層から構成される磁気抵抗効果素子について、各磁気抵抗効果素子の抵抗値又は磁気抵抗変化率に有意差を持つ構成とする。
これにより、記憶素子の各記憶層に保持された情報の内容の組み合わせにより、記憶素子全体の抵抗値が異なることになることから、２層以上の記憶層によって保持される、従来よりも多くの情報を識別して、情報の読み出しを良好に行うことができる。
これにより、記憶素子の各記憶層に保持された情報の内容の組み合わせにより、記憶素子全体の抵抗値が異なることになることから、２層以上の記憶層によって保持される、従来よりも多くの情報を識別して、情報の読み出しを良好に行うことができる。
以下、本発明の具体的な内容説明を行う。
本発明の特徴的な記憶素子の膜構成の一形態を、積層順に列挙すると、記憶層が２層の場合に、第１の磁化固定層／第１の中間層／第１の記憶層／第２の中間層／第２の記憶層／第３の中間層／第２の磁化固定層となる。
本発明の特徴的な記憶素子の膜構成の一形態を、積層順に列挙すると、記憶層が２層の場合に、第１の磁化固定層／第１の中間層／第１の記憶層／第２の中間層／第２の記憶層／第３の中間層／第２の磁化固定層となる。
第１の磁化固定層及び第２の磁化固定層は、それぞれ磁化の向きが固定されている。
上記膜構成においては、さらに、これら２つの磁化固定層において、磁化固定層を構成する強磁性層のうち中間層に接している強磁性層、即ち最も記憶層側にある強磁性層の磁化の向きが、互いに反平行である構成とする。
２つの磁化固定層の最も記憶層側にある強磁性層の磁化の向きが反平行であることにより、スピン注入による磁化反転の効率を向上することができる。これにより、スピン注入による磁化反転を行うために必要となる電流量が低減され、また記憶層の磁化の向きを個別に制御することが可能になるため、記憶素子の抵抗値を段階的に制御できることにつながる。
上記膜構成においては、さらに、これら２つの磁化固定層において、磁化固定層を構成する強磁性層のうち中間層に接している強磁性層、即ち最も記憶層側にある強磁性層の磁化の向きが、互いに反平行である構成とする。
２つの磁化固定層の最も記憶層側にある強磁性層の磁化の向きが反平行であることにより、スピン注入による磁化反転の効率を向上することができる。これにより、スピン注入による磁化反転を行うために必要となる電流量が低減され、また記憶層の磁化の向きを個別に制御することが可能になるため、記憶素子の抵抗値を段階的に制御できることにつながる。
上述の膜構成の記憶素子において、多値化を実現するためには、磁化反転に必要な電流が、２層の記憶層で異なっていることが必要である。
磁化反転に必要な電流は、主として、記憶層の磁化量＝飽和磁化×膜厚×素子面積（素子寸法）と、素子形状と、記憶層に入射する伝導電子のスピントルクにより決定される。
磁化反転に必要な電流は、主として、記憶層の磁化量＝飽和磁化×膜厚×素子面積（素子寸法）と、素子形状と、記憶層に入射する伝導電子のスピントルクにより決定される。
ここで、構成を単純化するために、第１の記憶層と第２の記憶層の面積が等しいとする。飽和磁化は主に磁性材料組成に依存する。飽和磁化が小さく、膜厚が薄いほうが小さな電流密度で磁化反転する。素子形状に関しては、アスペクト比の影響が大きく、アスペクト比が小さい（１に近い）方が、小さな電流密度で磁化反転する。入射電子のスピントルクは、伝導電子が前に通ってきた磁性層のスピン分極率・膜厚、及び中間層の状態・材料により決定される。
電流値は、中間層の抵抗値と印加電圧とにより支配されるので、中間層の状態・材料の選択と調整は非常に重要である。
電流値は、中間層の抵抗値と印加電圧とにより支配されるので、中間層の状態・材料の選択と調整は非常に重要である。
また、第１の記憶層と第２の記憶層の面積が異なり、電流値が同じでも電流密度が異なることによる反転電流の違いを利用することも可能である。
上記膜構成の場合、さらに、第１の磁化固定層／第１の中間層／第１の記憶層、第１の記憶層／第２の中間層／第２の記憶層、第２の記憶層／第３の中間層／第２の磁化固定層、の３つの磁気抵抗効果素子において、それぞれの磁気抵抗変化率を調整する必要がある。
磁気抵抗変化率は、磁化固定層に用いられる強磁性層の材料・微視的組織形態・膜厚と、中間層の材料・微視的組織形態・膜厚、そして記憶層の材料・微視的組織形態・膜厚とにより決定される。
ここでも、中間層の状態・材料の選択と調整が重要である。中間層は非磁性で、求められる抵抗値、磁気抵抗変化率により、絶縁材料或いは導電材料を選択する必要がある。
磁気抵抗変化率は、磁化固定層に用いられる強磁性層の材料・微視的組織形態・膜厚と、中間層の材料・微視的組織形態・膜厚、そして記憶層の材料・微視的組織形態・膜厚とにより決定される。
ここでも、中間層の状態・材料の選択と調整が重要である。中間層は非磁性で、求められる抵抗値、磁気抵抗変化率により、絶縁材料或いは導電材料を選択する必要がある。
中間層の絶縁材料としては、酸化物や窒化物を用いることができる。
例えば、アルミニウム酸化物、アルミニウム窒化物、マグネシウム酸化物等を挙げることができ、主にこれらの酸化物や窒化物から成る絶縁層を構成する。
アルミニウム酸化物は、例えば、金属Ａｌ層を形成した後に、Ａｌ層を酸化することにより形成することができる。
アルミニウム窒化物は、例えば、金属Ａｌ層を形成した後に、Ａｌ層を窒化することにより形成することができる。
マグネシウム酸化物は、例えば、ＲＦスパッタ法により、直接酸化物を堆積させることにより形成することができる。
面積抵抗値（ＲＡ値）が１０〜数十Ωμｍ２の範囲では、アルミニウム酸化物を用いると、ＴＭＲ効果による抵抗変化率が５０％程度は得られる。
これに対して、マグネシウム酸化物を用いると、面積抵抗値（ＲＡ値）が１０〜数十Ωμｍ２の範囲でも、ＴＭＲ効果による抵抗変化率が１００％以上の高い値で得ることができる。
例えば、アルミニウム酸化物、アルミニウム窒化物、マグネシウム酸化物等を挙げることができ、主にこれらの酸化物や窒化物から成る絶縁層を構成する。
アルミニウム酸化物は、例えば、金属Ａｌ層を形成した後に、Ａｌ層を酸化することにより形成することができる。
アルミニウム窒化物は、例えば、金属Ａｌ層を形成した後に、Ａｌ層を窒化することにより形成することができる。
マグネシウム酸化物は、例えば、ＲＦスパッタ法により、直接酸化物を堆積させることにより形成することができる。
面積抵抗値（ＲＡ値）が１０〜数十Ωμｍ２の範囲では、アルミニウム酸化物を用いると、ＴＭＲ効果による抵抗変化率が５０％程度は得られる。
これに対して、マグネシウム酸化物を用いると、面積抵抗値（ＲＡ値）が１０〜数十Ωμｍ２の範囲でも、ＴＭＲ効果による抵抗変化率が１００％以上の高い値で得ることができる。
また、中間層に、導電材料として、Ｃｕ等の非磁性金属を用いることも可能である。Ｃｕ等の場合、ＧＭＲ効果による抵抗変化率は小さく、数％である。
続いて、記憶素子が上述の特性を満たすための条件について、さらに詳しく説明する。
例えば、記憶層が２層であり、前述した膜構成の場合、各記憶層の磁化の向きにより、後述する４つの状態をとる。
即ち、第１の磁気抵抗効果素子（第１の磁化固定層／第１の中間層／第１の記憶層）ＭＲ１と、第２の磁気抵抗効果素子（第１の記憶層／第２の中間層／第２の記憶層）ＭＲ２と、第３の磁気抵抗効果素子（第２の記憶層／第３の中間層／第２の磁化固定層）ＭＲ３とに３分割したとき、３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３のそれぞれの中間層を介した上下の強磁性層の磁化の向きの組み合わせは、下記の４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４をとる。
ＭＲ１：平行、ＭＲ２：平行、ＭＲ３：反平行 （Ｓ１）
ＭＲ１：平行、ＭＲ２：反平行、ＭＲ３：平行 （Ｓ２）
ＭＲ１：反平行、ＭＲ２：平行、ＭＲ３：平行 （Ｓ３）
ＭＲ１：反平行、ＭＲ２：反平行、ＭＲ３：反平行 （Ｓ４）
例えば、記憶層が２層であり、前述した膜構成の場合、各記憶層の磁化の向きにより、後述する４つの状態をとる。
即ち、第１の磁気抵抗効果素子（第１の磁化固定層／第１の中間層／第１の記憶層）ＭＲ１と、第２の磁気抵抗効果素子（第１の記憶層／第２の中間層／第２の記憶層）ＭＲ２と、第３の磁気抵抗効果素子（第２の記憶層／第３の中間層／第２の磁化固定層）ＭＲ３とに３分割したとき、３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３のそれぞれの中間層を介した上下の強磁性層の磁化の向きの組み合わせは、下記の４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４をとる。
ＭＲ１：平行、ＭＲ２：平行、ＭＲ３：反平行 （Ｓ１）
ＭＲ１：平行、ＭＲ２：反平行、ＭＲ３：平行 （Ｓ２）
ＭＲ１：反平行、ＭＲ２：平行、ＭＲ３：平行 （Ｓ３）
ＭＲ１：反平行、ＭＲ２：反平行、ＭＲ３：反平行 （Ｓ４）
中間層の上下の強磁性層の磁化の向きが平行のときは抵抗が低くなり、反平行のときは抵抗が高くなるため、これら４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４において、それぞれの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３は、下記の抵抗値となる。
状態Ｓ１：ＭＲ１は低抵抗Ｒ１Ｌ、ＭＲ２は低抵抗Ｒ２Ｌ、ＭＲ３は高抵抗Ｒ３Ｈ
状態Ｓ２：ＭＲ１は低抵抗Ｒ１Ｌ、ＭＲ２は高抵抗Ｒ２Ｈ、ＭＲ３は低抵抗Ｒ３Ｌ
状態Ｓ３：ＭＲ１は高抵抗Ｒ１Ｈ、ＭＲ２は低抵抗Ｒ２Ｌ、ＭＲ３は低抵抗Ｒ３Ｌ
状態Ｓ４：ＭＲ１は高抵抗Ｒ１Ｈ、ＭＲ２は高抵抗Ｒ２Ｈ、ＭＲ３は高抵抗Ｒ３Ｈ
状態Ｓ１：ＭＲ１は低抵抗Ｒ１Ｌ、ＭＲ２は低抵抗Ｒ２Ｌ、ＭＲ３は高抵抗Ｒ３Ｈ
状態Ｓ２：ＭＲ１は低抵抗Ｒ１Ｌ、ＭＲ２は高抵抗Ｒ２Ｈ、ＭＲ３は低抵抗Ｒ３Ｌ
状態Ｓ３：ＭＲ１は高抵抗Ｒ１Ｈ、ＭＲ２は低抵抗Ｒ２Ｌ、ＭＲ３は低抵抗Ｒ３Ｌ
状態Ｓ４：ＭＲ１は高抵抗Ｒ１Ｈ、ＭＲ２は高抵抗Ｒ２Ｈ、ＭＲ３は高抵抗Ｒ３Ｈ
なお、前述したように、２つの磁化固定層において、記憶層側の強磁性層の磁化の向きが互いに逆向きであるため、３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３の中間層を介した上下の強磁性層の磁化の向きがすべて平行になることはない。
ここで、図３Ａ〜図３Ｉを参照して、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４間の変化を説明する。図３Ａ〜図３Ｉでは、後述する実施の形態の記憶素子３の各符号を援用しており、第１の磁化固定層の強磁性層の磁化Ｍ１５が右向き、第２の磁化固定層の強磁性層の磁化Ｍ２１が左向きになっており、第１の記憶層の磁化Ｍ１及び第２の記憶層の磁化Ｍ２の向きが各状態Ｓ１，Ｓ２，Ｓ３，Ｓ４で変化していく。
まず、図３Ａに示すように、磁化の向きの組み合わせが状態Ｓ１であるときに、積層方向（膜面に垂直な方向）に電流を流して、図３Ｂに破線Ｉで示すように、膜面の上から下に電子が伝導すると、まず、磁化量の小さな上側の第２の記憶層の磁化Ｍ２がスピントルクにより反転し、図３Ｃに示すように状態Ｓ２に変化する。
次に、状態Ｓ２から、図３Ｄに示すように電子の伝導Ｉの向きは同じでさらに電流量を増やすと、下側の第１の記憶層の磁化Ｍ１も反転して、図３Ｅに示すように状態Ｓ３に変化する。
今度は、状態Ｓ３から、図３Ｆに示すように、電子の伝導Ｉの向きを逆向きにすると、まず磁化量の小さな上側の第２の記憶層の磁化Ｍ２が反転し、図３Ｇに示すように状態Ｓ４に変化する。
さらに、状態Ｓ４から、図３Ｈに示すように電子の伝導Ｉの向きは同じでさらに電流量を増やすと、下側の第１の記憶層の磁化Ｍ１も反転し、状態Ｓ１に戻る。
まず、図３Ａに示すように、磁化の向きの組み合わせが状態Ｓ１であるときに、積層方向（膜面に垂直な方向）に電流を流して、図３Ｂに破線Ｉで示すように、膜面の上から下に電子が伝導すると、まず、磁化量の小さな上側の第２の記憶層の磁化Ｍ２がスピントルクにより反転し、図３Ｃに示すように状態Ｓ２に変化する。
次に、状態Ｓ２から、図３Ｄに示すように電子の伝導Ｉの向きは同じでさらに電流量を増やすと、下側の第１の記憶層の磁化Ｍ１も反転して、図３Ｅに示すように状態Ｓ３に変化する。
今度は、状態Ｓ３から、図３Ｆに示すように、電子の伝導Ｉの向きを逆向きにすると、まず磁化量の小さな上側の第２の記憶層の磁化Ｍ２が反転し、図３Ｇに示すように状態Ｓ４に変化する。
さらに、状態Ｓ４から、図３Ｈに示すように電子の伝導Ｉの向きは同じでさらに電流量を増やすと、下側の第１の記憶層の磁化Ｍ１も反転し、状態Ｓ１に戻る。
このようにして、電流の向きと電流量を制御するだけで、記憶層の磁化の向きを個別に制御することができる。
そして、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４により、４つ（２ビット）の情報を記憶素子に記憶させることが可能になる。
そして、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４により、４つ（２ビット）の情報を記憶素子に記憶させることが可能になる。
しかしながら、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４のそれぞれを識別することができなければ、記憶素子に記憶した情報を読み出すことができない。
そこで、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４を識別することができるようにするために、具体的には、３つの磁気抵抗効果素子ＭＲ１，ＭＲ２、ＭＲ３のうち、いずれかを高抵抗状態でも抵抗値が低くなるように設定する。
即ち、例えば、第２の磁気抵抗効果素子（第１の記憶層／第２の中間層／第２の記憶層）ＭＲ２の第２の中間層を非磁性導電材料として、抵抗値を低くする。
一方、第１の磁気抵抗効果素子（第１の磁化固定層／第１の中間層／第１の記憶層）ＭＲ１の第１の中間層及び第３の磁気抵抗効果素子（第２の記憶層／第３の中間層／第２の磁化固定層）ＭＲ３の第３の中間層を絶縁材料として、抵抗値を高くする。
これにより、第２の磁気抵抗効果素子ＭＲ２は、低抵抗の抵抗値Ｒ２Ｌと高抵抗の抵抗値Ｒ２Ｈとの差が他の磁気抵抗効果素子ＭＲ１，ＭＲ３と比較して充分小さいため、低抵抗の抵抗値Ｒ２Ｌと高抵抗の抵抗値Ｒ２Ｈとがほぼ等しいとみなすことができる。
そこで、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４を識別することができるようにするために、具体的には、３つの磁気抵抗効果素子ＭＲ１，ＭＲ２、ＭＲ３のうち、いずれかを高抵抗状態でも抵抗値が低くなるように設定する。
即ち、例えば、第２の磁気抵抗効果素子（第１の記憶層／第２の中間層／第２の記憶層）ＭＲ２の第２の中間層を非磁性導電材料として、抵抗値を低くする。
一方、第１の磁気抵抗効果素子（第１の磁化固定層／第１の中間層／第１の記憶層）ＭＲ１の第１の中間層及び第３の磁気抵抗効果素子（第２の記憶層／第３の中間層／第２の磁化固定層）ＭＲ３の第３の中間層を絶縁材料として、抵抗値を高くする。
これにより、第２の磁気抵抗効果素子ＭＲ２は、低抵抗の抵抗値Ｒ２Ｌと高抵抗の抵抗値Ｒ２Ｈとの差が他の磁気抵抗効果素子ＭＲ１，ＭＲ３と比較して充分小さいため、低抵抗の抵抗値Ｒ２Ｌと高抵抗の抵抗値Ｒ２Ｈとがほぼ等しいとみなすことができる。
このように構成すると、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４の各々の抵抗値は、以下のようになる。
状態Ｓ１：Ｒ１Ｌ＋Ｒ２Ｌ＋Ｒ３Ｈ
状態Ｓ２：Ｒ１Ｌ＋Ｒ２Ｈ＋Ｒ３Ｌ≒Ｒ１Ｌ＋Ｒ２Ｌ＋Ｒ３Ｌ
状態Ｓ３：Ｒ１Ｈ＋Ｒ２Ｌ＋Ｒ３Ｌ
状態Ｓ４：Ｒ１Ｈ＋Ｒ２Ｈ＋Ｒ３Ｈ≒Ｒ１Ｈ＋Ｒ２Ｌ＋Ｒ３Ｈ
従って、状態Ｓ１は第３の磁気抵抗効果素子ＭＲ３の磁気抵抗効果を利用した抵抗状態、状態Ｓ２は最も抵抗増加分が小さく最も低い抵抗状態、状態Ｓ３は第１の磁気抵抗効果素子ＭＲ１の磁気抵抗効果を利用した抵抗状態、状態Ｓ４は第１の磁気抵抗効果素子ＭＲ１及び第３の磁気抵抗効果素子ＭＲ３の磁気抵抗効果による最も高い抵抗状態となる。
状態Ｓ１：Ｒ１Ｌ＋Ｒ２Ｌ＋Ｒ３Ｈ
状態Ｓ２：Ｒ１Ｌ＋Ｒ２Ｈ＋Ｒ３Ｌ≒Ｒ１Ｌ＋Ｒ２Ｌ＋Ｒ３Ｌ
状態Ｓ３：Ｒ１Ｈ＋Ｒ２Ｌ＋Ｒ３Ｌ
状態Ｓ４：Ｒ１Ｈ＋Ｒ２Ｈ＋Ｒ３Ｈ≒Ｒ１Ｈ＋Ｒ２Ｌ＋Ｒ３Ｈ
従って、状態Ｓ１は第３の磁気抵抗効果素子ＭＲ３の磁気抵抗効果を利用した抵抗状態、状態Ｓ２は最も抵抗増加分が小さく最も低い抵抗状態、状態Ｓ３は第１の磁気抵抗効果素子ＭＲ１の磁気抵抗効果を利用した抵抗状態、状態Ｓ４は第１の磁気抵抗効果素子ＭＲ１及び第３の磁気抵抗効果素子ＭＲ３の磁気抵抗効果による最も高い抵抗状態となる。
そして、さらに、第１の磁気抵抗効果素子ＭＲ１と、第３の磁気抵抗効果素子ＭＲ３とにおいて、抵抗値及び抵抗変化率（ＭＲ比）に差をつけておけば、状態Ｓ１と状態Ｓ３においても、記憶素子全体の抵抗値に差を生じさせることができる。
実際に、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４の抵抗値がメモリ動作としてエラーのない有意差をなすためには、最も抵抗値が低い状態から最も抵抗値が高い状態までの各段階の抵抗値ごとに、それぞれ３０％以上の抵抗変化率差が必要である。
ここで、第１の磁気抵抗効果素子ＭＲ１が、最も高い抵抗値及び抵抗変化率を有する、と設定する、即ちＲ１Ｌ＞Ｒ３Ｌ≫Ｒ２Ｌと設定する。３つの磁気抵抗効果素子ＭＲ１，ＭＲ２、ＭＲ３の抵抗変化率をＭＲ１，ＭＲ２，ＭＲ３（０＜ＭＲ１，ＭＲ２，ＭＲ３＜１）とすると、下記の式（２−１）（２−２）（２−３）を同時に満たす必要がある。
０．３≦（Ｒ３Ｌ・ＭＲ３）／（Ｒ１Ｌ＋Ｒ３Ｌ） （２−１）
（Ｒ３Ｌ・ＭＲ３）／（Ｒ１Ｌ＋Ｒ３Ｌ）＋０．３≦（Ｒ１Ｌ・ＭＲ１）／（Ｒ１Ｌ＋Ｒ３Ｌ） （２−２）
（Ｒ１Ｌ・ＭＲ１）／（Ｒ１Ｌ＋Ｒ３Ｌ）＋０．３≦（Ｒ１Ｌ・ＭＲ１＋Ｒ３Ｌ・ＭＲ３）／（Ｒ１Ｌ＋Ｒ３Ｌ） （２−３）
つまり、下記の式（３）を満たす必要がある。
（ＭＲ３＋０．３）／（ＭＲ１−０．３）≦Ｒ１Ｌ／Ｒ３Ｌ≦（ＭＲ３−０．３）／０．３ （３）
実際に、４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４の抵抗値がメモリ動作としてエラーのない有意差をなすためには、最も抵抗値が低い状態から最も抵抗値が高い状態までの各段階の抵抗値ごとに、それぞれ３０％以上の抵抗変化率差が必要である。
ここで、第１の磁気抵抗効果素子ＭＲ１が、最も高い抵抗値及び抵抗変化率を有する、と設定する、即ちＲ１Ｌ＞Ｒ３Ｌ≫Ｒ２Ｌと設定する。３つの磁気抵抗効果素子ＭＲ１，ＭＲ２、ＭＲ３の抵抗変化率をＭＲ１，ＭＲ２，ＭＲ３（０＜ＭＲ１，ＭＲ２，ＭＲ３＜１）とすると、下記の式（２−１）（２−２）（２−３）を同時に満たす必要がある。
０．３≦（Ｒ３Ｌ・ＭＲ３）／（Ｒ１Ｌ＋Ｒ３Ｌ） （２−１）
（Ｒ３Ｌ・ＭＲ３）／（Ｒ１Ｌ＋Ｒ３Ｌ）＋０．３≦（Ｒ１Ｌ・ＭＲ１）／（Ｒ１Ｌ＋Ｒ３Ｌ） （２−２）
（Ｒ１Ｌ・ＭＲ１）／（Ｒ１Ｌ＋Ｒ３Ｌ）＋０．３≦（Ｒ１Ｌ・ＭＲ１＋Ｒ３Ｌ・ＭＲ３）／（Ｒ１Ｌ＋Ｒ３Ｌ） （２−３）
つまり、下記の式（３）を満たす必要がある。
（ＭＲ３＋０．３）／（ＭＲ１−０．３）≦Ｒ１Ｌ／Ｒ３Ｌ≦（ＭＲ３−０．３）／０．３ （３）
上述したように膜構成や記録動作を選定することにより、例えば、２層の記憶層、３層の中間層、２層の磁化固定層を用いて、４段階の抵抗値を得ることができる。
可能な限り大きい磁気抵抗効果が得られるような磁気抵抗効果素子（強磁性層／中間層／強磁性層）の構成においては、中間層は、絶縁性が高く、比較的高抵抗であることが求められる。そのため、例えば、絶縁層を形成する際に、Ａｌ層やＭｇ層等の金属層に対して、充分に酸化或いは窒化させる。或いは、酸化物薄膜をスパッタリングにより堆積させる。
この比較的高抵抗の磁気抵抗効果素子の面積抵抗値ＲＡ（Ωμｍ２）は、５Ωμｍ２〜１５０Ωμｍ２の範囲であることが望ましい。
面積抵抗値ＲＡが５Ωμｍ２未満である場合には、充分な磁気抵抗効果を得られるように絶縁層の膜厚を薄くすると、ピンホール形成が頻発することになり、均一な絶縁層を安定して得ることができない。
面積抵抗値ＲＡが１５０Ωμｍ２を超える場合には、抵抗値が高くなり過ぎるため、記憶層の磁化の向きを反転させるための電流が流れにくくなる。そのため、電圧を上げて反転電流値以上の電流を流すと、絶縁層の絶縁耐圧を超えて、絶縁層が破壊されてしまう。
この比較的高抵抗の磁気抵抗効果素子の面積抵抗値ＲＡ（Ωμｍ２）は、５Ωμｍ２〜１５０Ωμｍ２の範囲であることが望ましい。
面積抵抗値ＲＡが５Ωμｍ２未満である場合には、充分な磁気抵抗効果を得られるように絶縁層の膜厚を薄くすると、ピンホール形成が頻発することになり、均一な絶縁層を安定して得ることができない。
面積抵抗値ＲＡが１５０Ωμｍ２を超える場合には、抵抗値が高くなり過ぎるため、記憶層の磁化の向きを反転させるための電流が流れにくくなる。そのため、電圧を上げて反転電流値以上の電流を流すと、絶縁層の絶縁耐圧を超えて、絶縁層が破壊されてしまう。
また、抵抗値を低くする必要のある磁気抵抗効果素子（強磁性層／中間層／強磁性層）の構成においては、高抵抗の磁気抵抗効果素子と面積抵抗値に有意差を有するように、中間層においても、低抵抗であり、かつ抵抗変化率も小さいことが求められる。
そのため、例えば、中間層にＣｕやＴａ等の非磁性金属導電層を用いるか、低抵抗の絶縁層を用いる。絶縁層を形成する際に、Ａｌ層やＴｉ層等の金属層に対して、充分には酸化或いは窒化させずに、酸化不足或いは窒化不足の状態とすれば、中間層の抵抗値を低く抑えることができる。
ただし、酸化或いは窒化の前の金属層があまりにも薄いと、酸化や窒化の際にピンホールが形成され、絶縁特性が得られず、隣り合う磁性層の磁気的な結合が発生することがあるため、ある一定以上の膜厚が必要である。例えば、Ａｌ層を用いて酸化する場合は、酸化前に０．３５ｎｍ以上の膜厚を確保することが必要である。
この低抵抗側の磁気抵抗効果素子の面積抵抗値ＲＡ（Ωμｍ２）は、１０ｍΩμｍ２〜３０Ωμｍ２の範囲が望ましい。下限の１０ｍΩμｍ２という値は、面積抵抗値ＲＡが１０ｍΩμｍ２以下に抑制することは現実的には難しいためである。
また、面積抵抗値ＲＡが３０Ωμｍ２を超える場合には、もう一方の高抵抗側の磁気抵抗効果素子の面積抵抗値との差が少なくなるため、磁気抵抗変化の相殺作用が無視できなくなり、記憶素子全体として抵抗変化率の差が小さくなってしまう。
そのため、例えば、中間層にＣｕやＴａ等の非磁性金属導電層を用いるか、低抵抗の絶縁層を用いる。絶縁層を形成する際に、Ａｌ層やＴｉ層等の金属層に対して、充分には酸化或いは窒化させずに、酸化不足或いは窒化不足の状態とすれば、中間層の抵抗値を低く抑えることができる。
ただし、酸化或いは窒化の前の金属層があまりにも薄いと、酸化や窒化の際にピンホールが形成され、絶縁特性が得られず、隣り合う磁性層の磁気的な結合が発生することがあるため、ある一定以上の膜厚が必要である。例えば、Ａｌ層を用いて酸化する場合は、酸化前に０．３５ｎｍ以上の膜厚を確保することが必要である。
この低抵抗側の磁気抵抗効果素子の面積抵抗値ＲＡ（Ωμｍ２）は、１０ｍΩμｍ２〜３０Ωμｍ２の範囲が望ましい。下限の１０ｍΩμｍ２という値は、面積抵抗値ＲＡが１０ｍΩμｍ２以下に抑制することは現実的には難しいためである。
また、面積抵抗値ＲＡが３０Ωμｍ２を超える場合には、もう一方の高抵抗側の磁気抵抗効果素子の面積抵抗値との差が少なくなるため、磁気抵抗変化の相殺作用が無視できなくなり、記憶素子全体として抵抗変化率の差が小さくなってしまう。
さらに、高抵抗とする第１の磁気抵抗効果素子ＭＲ１及び第３の磁気抵抗効果素子ＭＲ３においては、最適なトンネル磁気抵抗効果を得るために、磁化固定層の強磁性層／絶縁層／記憶層の強磁性層の構成における、強磁性層の材料の組み合わせも重要である。
これら高抵抗の磁気抵抗効果素子ＭＲ１，ＭＲ３において、中間層の絶縁層に接する磁化固定層の強磁性層及び記憶層の強磁性層には、スピン分極率の大きな材料を採用すると共に、磁気抵抗変化率が大きくなるように材料を組み合わせることが望ましい。
具体的には、絶縁層に接する強磁性層に、組成比Ｃｏ６０Ｆｅ４０（原子％）のＣｏＦｅ合金等のＣｏ−Ｆｅ系強磁性材料や、それにボロンＢが２０〜３０原子％添加されたアモルファス材料等を採用する。
また、絶縁層がマグネシウム系酸化物で形成され、絶縁層に接する強磁性層が鉄系材料で形成された場合には、非常に大きな磁気抵抗変化率が得られるため、望ましい組み合わせである。
そして、例えば、一番高い抵抗を有する強磁性層／絶縁層／強磁性層の絶縁層を主としてマグネシウム酸化物から成る構成とし、２番目に高い抵抗値を有する強磁性層／絶縁層／強磁性層の絶縁層も主としてマグネシウム酸化物、窒化物或いはアルミニウム酸化物、窒化物から成る構成とし、低抵抗側の中間層を主としてＣｕ，Ｔａ，Ｒｕ，Ａｕ，Ｐｔ，Ｐｄ，アルミニウム酸化物、窒化物のいずれかから成る構成とすればよい。
これら高抵抗の磁気抵抗効果素子ＭＲ１，ＭＲ３において、中間層の絶縁層に接する磁化固定層の強磁性層及び記憶層の強磁性層には、スピン分極率の大きな材料を採用すると共に、磁気抵抗変化率が大きくなるように材料を組み合わせることが望ましい。
具体的には、絶縁層に接する強磁性層に、組成比Ｃｏ６０Ｆｅ４０（原子％）のＣｏＦｅ合金等のＣｏ−Ｆｅ系強磁性材料や、それにボロンＢが２０〜３０原子％添加されたアモルファス材料等を採用する。
また、絶縁層がマグネシウム系酸化物で形成され、絶縁層に接する強磁性層が鉄系材料で形成された場合には、非常に大きな磁気抵抗変化率が得られるため、望ましい組み合わせである。
そして、例えば、一番高い抵抗を有する強磁性層／絶縁層／強磁性層の絶縁層を主としてマグネシウム酸化物から成る構成とし、２番目に高い抵抗値を有する強磁性層／絶縁層／強磁性層の絶縁層も主としてマグネシウム酸化物、窒化物或いはアルミニウム酸化物、窒化物から成る構成とし、低抵抗側の中間層を主としてＣｕ，Ｔａ，Ｒｕ，Ａｕ，Ｐｔ，Ｐｄ，アルミニウム酸化物、窒化物のいずれかから成る構成とすればよい。
低抵抗側においては、スピン注入効率を向上するために、良好なスピン分極率を有する材料が必要であるが、磁気抵抗変化率は大きくならないように材料を組み合わせることが望ましい。
また、低抵抗側においては、強磁性層と絶縁層の間に、薄い非磁性金属層を挿入することも効果的である。この非磁性金属層は、Ｐｔ，Ａｕ，Ｒｕ，Ａｇ，Ｐｄ，Ｒｈ等の材料を用いて、膜厚を２ｎｍ以下とすることが望ましい。このように、薄い非磁性金属層を挿入することにより、スピン流を減衰させないで維持することができると共に、磁気抵抗変化率を抑制することができる。
また、低抵抗側においては、強磁性層と絶縁層の間に、薄い非磁性金属層を挿入することも効果的である。この非磁性金属層は、Ｐｔ，Ａｕ，Ｒｕ，Ａｇ，Ｐｄ，Ｒｈ等の材料を用いて、膜厚を２ｎｍ以下とすることが望ましい。このように、薄い非磁性金属層を挿入することにより、スピン流を減衰させないで維持することができると共に、磁気抵抗変化率を抑制することができる。
記憶素子のその他の構成は、スピン注入により情報を記録する記憶素子の従来公知の構成と同様とすることができる。
磁化固定層は、強磁性層のみにより、或いは反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成とする。
また、磁化固定層や記憶層は、単層の強磁性層から成る構造、或いは複数層の強磁性層を非磁性層を介して積層した積層フェリ構造とする。
磁化固定層は、強磁性層のみにより、或いは反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成とする。
また、磁化固定層や記憶層は、単層の強磁性層から成る構造、或いは複数層の強磁性層を非磁性層を介して積層した積層フェリ構造とする。
なお、記憶素子の記憶層に記録された情報を読み出す方法としては、記憶素子の記憶層に薄い絶縁膜を介して、情報の基準となる磁性層を設けて、絶縁層を介して流れる強磁性トンネル電流によって、記録された情報を読み出してもよいし、磁気抵抗効果により読み出してもよい。
本発明は、上述した典型的な記憶素子の膜構成に限定されるものではなく、その他の構成も可能である。
例えば、上述した膜構成に対して、第３の中間層及び第２の磁化固定層を省略した構成等、磁化固定層を記憶層の一方の側のみに設けた構成としても、記憶素子を４段階の抵抗値とすることが可能である。
この場合には、４段階の抵抗値とするために、２層の記憶層の間の中間層も絶縁層として磁気抵抗変化率を大きくすると共に、磁化固定層と記憶層との間の中間層（絶縁層）に対して、抵抗値又は磁気抵抗変化率に有意差を持つ構成とすることが望ましい。
なお、スピン注入の効率は、磁化固定層を記憶層の一方の側のみに設けた構成よりも、磁化固定層を記憶層の上下に設けた構成の方が大きくなる。
この場合には、４段階の抵抗値とするために、２層の記憶層の間の中間層も絶縁層として磁気抵抗変化率を大きくすると共に、磁化固定層と記憶層との間の中間層（絶縁層）に対して、抵抗値又は磁気抵抗変化率に有意差を持つ構成とすることが望ましい。
なお、スピン注入の効率は、磁化固定層を記憶層の一方の側のみに設けた構成よりも、磁化固定層を記憶層の上下に設けた構成の方が大きくなる。
また、例えば、記憶層を３層以上とすることも可能である。
この場合、記憶層の層数を増やしたことにより、記録できる情報をより多くすることができる。ただし、この利点を充分に活かすためには、３層以上の記憶層でそれぞれ磁化量に有意差を持ち、かつ各磁気抵抗効果素子（中間層とその上下の強磁性層）の抵抗値又は磁気抵抗変化率に有意差を持つことが望ましい。
なお、記憶層を３層以上とした場合も、最も抵抗値の低い中間層を、抵抗変化率の小さい非磁性導電層とすることが可能である。
この場合、記憶層の層数を増やしたことにより、記録できる情報をより多くすることができる。ただし、この利点を充分に活かすためには、３層以上の記憶層でそれぞれ磁化量に有意差を持ち、かつ各磁気抵抗効果素子（中間層とその上下の強磁性層）の抵抗値又は磁気抵抗変化率に有意差を持つことが望ましい。
なお、記憶層を３層以上とした場合も、最も抵抗値の低い中間層を、抵抗変化率の小さい非磁性導電層とすることが可能である。
続いて、本発明の具体的な実施の形態を説明する。
本発明の一実施の形態として、メモリの概略構成図（斜視図）を図１に示す。
このメモリは、互いに直交する２種類のアドレス配線（例えばワード線とビット線）の交点付近に、磁化状態で情報を保持することができる記憶素子が配置されて成る。
即ち、シリコン基板等の半導体基体１０の素子分離層２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域８、ソース領域７、並びにゲート電極１が、それぞれ形成されている。このうち、ゲート電極１は、図中前後方向に延びる一方のアドレス配線（例えばワード線）を兼ねている。
ドレイン領域８は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域８には、配線９が接続されている。
このメモリは、互いに直交する２種類のアドレス配線（例えばワード線とビット線）の交点付近に、磁化状態で情報を保持することができる記憶素子が配置されて成る。
即ち、シリコン基板等の半導体基体１０の素子分離層２により分離された部分に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域８、ソース領域７、並びにゲート電極１が、それぞれ形成されている。このうち、ゲート電極１は、図中前後方向に延びる一方のアドレス配線（例えばワード線）を兼ねている。
ドレイン領域８は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域８には、配線９が接続されている。
そして、ソース領域７と、上方に配置された、図中左右方向に延びる他方のアドレス配線（例えばビット線）６との間に、記憶素子３が配置されている。この記憶素子３は、スピン注入により磁化の向きが反転する強磁性層から成る記憶層を有する。
また、この記憶素子３は、２種類のアドレス配線１，６の交点付近に配置されている。
この記憶素子３は、ビット線６と、ソース領域７とに、それぞれ上下のコンタクト層４を介して接続されている。
これにより、２種類のアドレス配線１，６を通じて、記憶素子３に上下方向（記憶素子３の積層方向）の電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
また、この記憶素子３は、２種類のアドレス配線１，６の交点付近に配置されている。
この記憶素子３は、ビット線６と、ソース領域７とに、それぞれ上下のコンタクト層４を介して接続されている。
これにより、２種類のアドレス配線１，６を通じて、記憶素子３に上下方向（記憶素子３の積層方向）の電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。
次に、本実施の形態のメモリの記憶素子３の断面図を図２に示す。
本実施の形態の記憶素子３においては、特に、磁性体の磁化状態により情報を保持する記憶層を、２層の強磁性層、即ち第１の記憶層１７及び第２の記憶層１９から成る構成としている。
これら第１の記憶層１７及び第２の記憶層１９は、非磁性層１８を介して積層されている。
また、第１の記憶層１７と、第２の記憶層１９とは、それぞれ互いに独立して磁化の向きを変化させることが可能な構成とする。これにより、第１の記憶層１７の磁化Ｍ１及び第２の記憶層１９の磁化Ｍ２のそれぞれの向き（図中右向きと左向き）の組み合わせが任意となり、２通り×２通り＝４通りの組み合わせが可能になる。
本実施の形態の記憶素子３においては、特に、磁性体の磁化状態により情報を保持する記憶層を、２層の強磁性層、即ち第１の記憶層１７及び第２の記憶層１９から成る構成としている。
これら第１の記憶層１７及び第２の記憶層１９は、非磁性層１８を介して積層されている。
また、第１の記憶層１７と、第２の記憶層１９とは、それぞれ互いに独立して磁化の向きを変化させることが可能な構成とする。これにより、第１の記憶層１７の磁化Ｍ１及び第２の記憶層１９の磁化Ｍ２のそれぞれの向き（図中右向きと左向き）の組み合わせが任意となり、２通り×２通り＝４通りの組み合わせが可能になる。
さらに、これら第１の記憶層１７及び第２の記憶層１９に対して、下層に第１の磁化固定層３１を設け、上層に第２の磁化固定層２１を設けている。即ち、記憶層１７及び１９に対して、上下２つの磁化固定層３１，２１を設けている。
第１の磁化固定層３１の下に第１の反強磁性層１２が設けられ、この第１の反強磁性層１２により、第１の磁化固定層３１の磁化の向きが固定される。また、第２の磁化固定層２１の上に第２の反強磁性層２２が設けられ、この第２の反強磁性層２２により、第２の磁化固定層２１の磁化の向きが固定される。
第１の磁化固定層３１の下に第１の反強磁性層１２が設けられ、この第１の反強磁性層１２により、第１の磁化固定層３１の磁化の向きが固定される。また、第２の磁化固定層２１の上に第２の反強磁性層２２が設けられ、この第２の反強磁性層２２により、第２の磁化固定層２１の磁化の向きが固定される。
そして、第１の磁化固定層３１は、積層フェリ構造となっている。
具体的には、第１の磁化固定層３１は、２層の強磁性層１３，１５が、非磁性層１４を介して積層されて反強磁性結合した構成である。
第１の磁化固定層３１の各強磁性層１３，１５が積層フェリ構造となっているため、強磁性層１３の磁化Ｍ１３が左向き、強磁性層１５の磁化Ｍ１５が右向きとなっており、互いに反対向きになっている。
これにより、第１の磁化固定層３１の各強磁性層１３，１５から漏れる磁束が、互いに打ち消し合う。
一方、第２の磁化固定層２１は、単層の強磁性層のみを有する構成である。この第２の磁化固定層２１の強磁性層２１の磁化Ｍ２１は右向きとなっている。
具体的には、第１の磁化固定層３１は、２層の強磁性層１３，１５が、非磁性層１４を介して積層されて反強磁性結合した構成である。
第１の磁化固定層３１の各強磁性層１３，１５が積層フェリ構造となっているため、強磁性層１３の磁化Ｍ１３が左向き、強磁性層１５の磁化Ｍ１５が右向きとなっており、互いに反対向きになっている。
これにより、第１の磁化固定層３１の各強磁性層１３，１５から漏れる磁束が、互いに打ち消し合う。
一方、第２の磁化固定層２１は、単層の強磁性層のみを有する構成である。この第２の磁化固定層２１の強磁性層２１の磁化Ｍ２１は右向きとなっている。
また、第１の反強磁性層１２の下には下地層１１が形成され、第２の反強磁性層２２の上にはキャップ層２３が形成されている。
第１の記憶層１７及び第２の記憶層１９の材料としては、特に限定はないが、鉄、ニッケル、コバルトの１種もしくは２種以上からなる合金材料を用いることができる。さらにＮｂ、Ｚｒ等の遷移金属元素やＢ等の軽元素を含有させることもできる。また、例えばＣｏＦｅ／ＮｉＦｅ／ＣｏＦｅの積層膜といったように、材料が異なる複数の膜を直接（非磁性層を介さずに）積層して、第１の記憶層１７及び第２の記憶層１９を構成してもよい。
磁化固定層３１，２１の強磁性層１３，１５，２１の材料としては、特に限定はないが、鉄、ニッケル、コバルトの１種もしくは２種以上からなる合金材料を用いることができる。さらにＮｂ、Ｚｒ等の遷移金属元素やＢ等の軽元素を含有させることもできる。
第１の磁化固定層３１の積層フェリを構成する非磁性層１４の材料としては、ルテニウム、銅、クロム、金、銀等が使用できる。非磁性層１４の膜厚は、材料によって変動するが、好ましくは、ほぼ０．５ｎｍから２．５ｎｍの範囲で使用する。
反強磁性層１２，２２の材料としては、鉄、ニッケル、白金、イリジウム、ロジウム等の金属元素とマンガンとの合金、コバルトやニッケルの酸化物等が使用できる。
反強磁性層１２，２２の材料としては、鉄、ニッケル、白金、イリジウム、ロジウム等の金属元素とマンガンとの合金、コバルトやニッケルの酸化物等が使用できる。
また、本実施の形態の記憶素子３においては、第１の記憶層１７と第２の記憶層１９とにおいて、磁化量に有意差を持つ構成とする。
この記憶素子３では、図２に示すように、第１の記憶層１７及び第２の記憶層１９の平面パターンがほぼ同一になっているので、膜厚又は材料を異ならせることにより、第１の記憶層１７及び第２の記憶層１９の磁化量に有意差を持たせる。
これにより、第１の記憶層１７と第２の記憶層とで、磁化の向きの反転のしやすさが異なり、前述したように、記憶素子３の積層方向に流す電流量を変えるだけで、任意に磁化の向きを反転させる記憶層を選択することが可能になる。
この記憶素子３では、図２に示すように、第１の記憶層１７及び第２の記憶層１９の平面パターンがほぼ同一になっているので、膜厚又は材料を異ならせることにより、第１の記憶層１７及び第２の記憶層１９の磁化量に有意差を持たせる。
これにより、第１の記憶層１７と第２の記憶層とで、磁化の向きの反転のしやすさが異なり、前述したように、記憶素子３の積層方向に流す電流量を変えるだけで、任意に磁化の向きを反転させる記憶層を選択することが可能になる。
さらに、本実施の形態の記憶素子３においては、第１の磁化固定層３１と第１の記憶層１７との間の中間層及び第２の磁化固定層２１と第２の記憶層１９との間の中間層が、いずれも絶縁層となっている。
即ち、第１の記憶層１７と下層の第１の磁化固定層３１との間には、トンネルバリア層（トンネル絶縁層）となる第１の絶縁層１６が設けられ、第１の記憶層１７と第１の磁化固定層３１とにより、ＭＴＪ素子が構成されている。
また、第２の記憶層１９と上層の第２の磁化固定層２１との間には、トンネルバリア層（トンネル絶縁層）となる第２の絶縁層２０が設けられ、第２の記憶層１９と第２の磁化固定層２１とにより、ＭＴＪ素子が構成されている。
即ち、第１の記憶層１７と下層の第１の磁化固定層３１との間には、トンネルバリア層（トンネル絶縁層）となる第１の絶縁層１６が設けられ、第１の記憶層１７と第１の磁化固定層３１とにより、ＭＴＪ素子が構成されている。
また、第２の記憶層１９と上層の第２の磁化固定層２１との間には、トンネルバリア層（トンネル絶縁層）となる第２の絶縁層２０が設けられ、第２の記憶層１９と第２の磁化固定層２１とにより、ＭＴＪ素子が構成されている。
一方、第１の記憶層１７と第２の記憶層１９との間の中間層（非磁性層）１８は、非磁性であれば、絶縁層でも導電層でも構わない。
ただし、第１の記憶層１７の磁化Ｍ１と、第２の記憶層１９の磁化Ｍ２とを、それぞれ互いに独立して磁化の向きを変化させることを可能にするために、これら２層１７，１９の間の非磁性層１８は、絶縁層とするか、ある程度の厚さ（例えばＣｕ層では２ｎｍ〜３ｎｍ程度）を有する導電層とする。非磁性層１８が薄い導電層であると、２層の記憶層１７，１９が反強磁性結合することによって、磁化Ｍ１，Ｍ２の向きが反平行になり易くなる。
ただし、第１の記憶層１７の磁化Ｍ１と、第２の記憶層１９の磁化Ｍ２とを、それぞれ互いに独立して磁化の向きを変化させることを可能にするために、これら２層１７，１９の間の非磁性層１８は、絶縁層とするか、ある程度の厚さ（例えばＣｕ層では２ｎｍ〜３ｎｍ程度）を有する導電層とする。非磁性層１８が薄い導電層であると、２層の記憶層１７，１９が反強磁性結合することによって、磁化Ｍ１，Ｍ２の向きが反平行になり易くなる。
そして、記憶層１７，１９の上下にある中間層、即ち第１の絶縁層１６及び第２の絶縁層２０が、面積抵抗値に有意差を有し、例えば第１の絶縁層１６が相対的に高抵抗であり、第２の絶縁層２０が相対的に低抵抗である構成とする。
そして、もう１つの中間層（非磁性層）１８は、第１の絶縁層１６及び第２の絶縁層２０に対して、充分に低抵抗である構成とする。
そして、高抵抗側（例えば第１の絶縁層１６側）の磁気抵抗変化率が、低抵抗側（例えば第２の絶縁層２０側）の磁気抵抗変化率よりも、大きい構成とする。
そして、もう１つの中間層（非磁性層）１８は、第１の絶縁層１６及び第２の絶縁層２０に対して、充分に低抵抗である構成とする。
そして、高抵抗側（例えば第１の絶縁層１６側）の磁気抵抗変化率が、低抵抗側（例えば第２の絶縁層２０側）の磁気抵抗変化率よりも、大きい構成とする。
このような構成とするために、例えば、第１の絶縁層１６と第２の絶縁層２０に絶縁性の異なる材料をそれぞれ用いたり、スパッタ時の絶縁層１６，２０の厚さを変えるように調整したり、絶縁層１６，２０を形成する際の酸化時間や窒化時間を異ならせて酸化や窒化の度合いを異ならせたりする。
そして、第１の磁化固定層３１のうち第１の記憶層１７に最も近い強磁性層１５の磁化Ｍ１５が右向きであり、第２の磁化固定層２１の強磁性層２１の磁化Ｍ２１が左向きであり、これらが互いに反対の向きになっている。
このように記憶層１７，１９を挟む磁化固定層３１，２１において、最も記憶層１７，１９に近い側の強磁性層１５，２１の磁化Ｍ１５，Ｍ２１が互いに反対の向きになっていることにより、スピン注入効率を増大させることができるため、スピン注入により記憶層１７，１９の磁化Ｍ１，Ｍ２の向きを反転させるために必要な電流量を低減することができる。
このように記憶層１７，１９を挟む磁化固定層３１，２１において、最も記憶層１７，１９に近い側の強磁性層１５，２１の磁化Ｍ１５，Ｍ２１が互いに反対の向きになっていることにより、スピン注入効率を増大させることができるため、スピン注入により記憶層１７，１９の磁化Ｍ１，Ｍ２の向きを反転させるために必要な電流量を低減することができる。
本実施の形態の記憶素子３は、下地層１１からキャップ層２３までを真空装置内で連続的に形成して、その後エッチング等の加工により記憶素子３のパターンを形成することにより、製造することができる。
上述の本実施の形態によれば、記憶層を互いに独立して磁化の向きを変化させることが可能である２層の強磁性層、即ち第１の記憶層１７及び第２の記憶層１９から成る構成としていることにより、第１の記憶層１７の磁化Ｍ１の向きと、第２の記憶層１９の磁化Ｍ２の向きとの組み合わせにより、４値（２ビット）の情報を記憶素子３に保持することが可能になる。
また、上述の本実施の形態によれば、第１の記憶層１７と第２の記憶層１９とで、磁化量に有意差を持つことにより、スピン注入により磁化の向きを反転させるために必要となる電流量が異なり、各記憶層１７，１９で磁化Ｍ１，Ｍ２の向きの反転のしやすさが異なる。これにより、記憶素子３の積層方向に流す電流量を変化させるだけで、２層の記憶層１７，１９のうち、磁化の向きを反転させる記憶層を任意に選択することができ、２層の記憶層１７，１９の磁化Ｍ１，Ｍ２の向きの組み合わせを任意にすることができる。これにより、記憶素子３に、４値の情報のうち所望の情報の記録を行うことができる。
さらに、本実施の形態によれば、記憶層１７，１９と第１の磁化固定層３１との間の中間層が第１の絶縁層１６であり、記憶層１７，１９と第２の磁化固定層２１との間の中間層が第２の絶縁層２０であり、第１の絶縁層１６及び第２の絶縁層２０が面積抵抗値に有意差を有し、記憶層１７，１９間の中間層が充分に低抵抗の非磁性層１８となっており、それぞれの中間層１６，１８，２０により、記憶素子３内に構成される３つの磁気抵抗効果素子において、低抵抗の抵抗値と高抵抗の抵抗値との差が異なってくる。
これにより、各記憶層１７，１９の磁化Ｍ１，Ｍ２の向きの組み合わせ(４通り)により、記憶素子３全体の抵抗値が４段階で異なることになる。
従って、記憶素子３全体の抵抗値から、各記憶層１７，１９の磁化Ｍ１，Ｍ２の向きの組み合わせを識別して、記憶素子３の各記憶層１７，１９に記録された情報を容易に読み出すことができる。
これにより、各記憶層１７，１９の磁化Ｍ１，Ｍ２の向きの組み合わせ(４通り)により、記憶素子３全体の抵抗値が４段階で異なることになる。
従って、記憶素子３全体の抵抗値から、各記憶層１７，１９の磁化Ｍ１，Ｍ２の向きの組み合わせを識別して、記憶素子３の各記憶層１７，１９に記録された情報を容易に読み出すことができる。
本実施の形態によれば、記憶素子３に多くの情報を保持することができ、記憶素子３に多くの情報の任意の情報を記録することができ、さらにまた、記憶素子３に記録された多くの情報の読み出しを容易に行うことができるため、記憶素子３の記録の多値化を図り、記憶素子３を多数備えたメモリにおいて、記憶容量の増大や小型化を図ることができる。
また、記憶素子３において、記憶層１７，１９の層数と膜構成を選定することによって多値化を図ることができるため、半導体プロセスにおける配線の微細化の限界にとらわれることがない。さらに、記憶素子３の面積の増大や、プロセス数の増加や、複雑な回路の付加を行うことなく、またコストをかけずに、メモリの高容量化を図ることが可能になる。
従って、全く新しい多値記録が可能である不揮発メモリを実現することができる。
また、記憶素子３において、記憶層１７，１９の層数と膜構成を選定することによって多値化を図ることができるため、半導体プロセスにおける配線の微細化の限界にとらわれることがない。さらに、記憶素子３の面積の増大や、プロセス数の増加や、複雑な回路の付加を行うことなく、またコストをかけずに、メモリの高容量化を図ることが可能になる。
従って、全く新しい多値記録が可能である不揮発メモリを実現することができる。
また、容易に情報の読み出しを行うことが可能になることにより、記憶素子３を備えたメモリにおいて、例えば、情報の読み出しを行う際に記憶素子３に流す電流を小さくして、読み出し時の消費電力を低減したり、出力を検出するための回路等の構成を簡略化したりすることが可能になる。
さらに、記憶層１７，１９に対して、下層に第１の絶縁層（中間層）１６を介して第１の磁化固定層３１が設けられ、上層に第２の絶縁層（中間層）２０を介して第２の磁化固定層２１が設けられ、第１の磁化固定層３１及び第２の磁化固定層２１のそれぞれ最も記憶層１７，１９に近い強磁性層１５，２１の磁化Ｍ１５，Ｍ２１の向きが反平行になっていることにより、スピン注入効率を増大させることができる。これにより、スピン注入によって記憶層１７，１９の磁化Ｍ１，Ｍ２を反転させるために必要な電流量を低減することができる。
なお、上述の実施の形態の記憶素子３では、記憶層１７，１９の下層にある第１の絶縁層１６が相対的に高抵抗であり、記憶層１７，１９の上層にある第２の絶縁層２０が相対的に低抵抗である構成として、説明したが、記憶層の下層の絶縁層が相対的に低抵抗であり、記憶層の上層の絶縁層が相対的に高抵抗である構成としてもよい。
また、上述の実施の形態の記憶素子３では、記憶層１７，１９の間の非磁性層１８を最も低抵抗の中間層であると設定したが、記憶層の下層の中間層或いは上層の中間層のいずれかが最も低抵抗の中間層であってもよい。
また、上述の実施の形態の記憶素子３では、記憶層１７，１９の間の非磁性層１８を最も低抵抗の中間層であると設定したが、記憶層の下層の中間層或いは上層の中間層のいずれかが最も低抵抗の中間層であってもよい。
（実施例）
ここで、本発明の記憶素子の構成において、具体的に各層の材料や膜厚等を選定して、特性を調べた。
実際には、メモリには、図１や図４に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁気抵抗特性を調べる目的で、記憶素子のみを形成したウエハにより検討を行った。
ここで、本発明の記憶素子の構成において、具体的に各層の材料や膜厚等を選定して、特性を調べた。
実際には、メモリには、図１や図４に示したように、記憶素子以外にもスイッチング用の半導体回路等が存在するが、ここでは、記憶層の磁気抵抗特性を調べる目的で、記憶素子のみを形成したウエハにより検討を行った。
（サンプル１；膜構成１）
まず、厚さ０．５７５ｍｍのシリコン基板上に厚さ２μｍの熱酸化膜を形成し、その上に図示しない下部電極層として、Ｔａ（３ｎｍ）／Ｃｕ(１００ｎｍ)の積層膜（後述するワード線となるもの）を予め形成した後に、その上に図２に示した構成の記憶素子３を形成した。
具体的には、図２に示した構成の記憶素子３において、下地層１１を膜厚３ｎｍのＴａ膜、第１の反強磁性層１２を膜厚２０ｎｍのＰｔＭｎ膜、第１の磁化固定層３１を構成する強磁性層１３を膜厚２ｎｍのＣｏ９０Ｆｅ１０膜（添え字は原子％）、積層フェリ構造の第１の磁化固定層３１を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、第１の磁化固定層３１を構成する強磁性層１５を膜厚２ｎｍのＣｏ６０Ｆｅ４０膜（添え字は原子％）、トンネル絶縁層となる第１の絶縁層１６を膜厚０．８ｎｍの酸化マグネシウム（ＭｇＯ）膜、第１の記憶層１７を膜厚２ｎｍのＣｏ９０Ｆｅ１０膜（添え字は原子％）、非磁性層１８を膜厚６ｎｍのＣｕ膜、第２の記憶層１９を膜厚１．５ｎｍのＣｏ９０Ｆｅ１０膜（添え字は原子％）、トンネル絶縁層となる第２の絶縁層２０を膜厚０．６ｎｍの酸化マグネシウム（ＭｇＯ）膜、第２の磁化固定層（強磁性層）２１を膜厚２．５ｎｍのＣｏ６０Ｆｅ４０膜、第２の反強磁性層２２を膜厚３０ｎｍのＰｔＭｎ膜、キャップ層２３を膜厚５ｎｍのＴａ膜と選定して、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１）として、記憶素子３を作製した。
膜構成１：
Ta(3nm)/Cu(100nm)/Ta(3nm)/PtMn(20nm)/Co90Fe10(2nm)/Ru(0.8nm)/Co60Fe40(2nm)/MgO(0.8nm)/Co90Fe10(2nm)/Cu(6nm)/Co90Fe10(1.5nm)/MgO(0.6nm)/Co60Fe40(2.5nm)/PtMn(30nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎの組成はＰｔ５０Ｍｎ５０（原子％）とした。
酸化マグネシウム膜から成る第１の絶縁層１６及び第２の絶縁層２０は、ＲＦマグネトロンスパッタ法を用い、それ以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
記憶素子３の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・２７０℃・４時間の熱処理を行い、反強磁性層１２，２２のＰｔＭｎ膜の規則化熱処理を行った。
まず、厚さ０．５７５ｍｍのシリコン基板上に厚さ２μｍの熱酸化膜を形成し、その上に図示しない下部電極層として、Ｔａ（３ｎｍ）／Ｃｕ(１００ｎｍ)の積層膜（後述するワード線となるもの）を予め形成した後に、その上に図２に示した構成の記憶素子３を形成した。
具体的には、図２に示した構成の記憶素子３において、下地層１１を膜厚３ｎｍのＴａ膜、第１の反強磁性層１２を膜厚２０ｎｍのＰｔＭｎ膜、第１の磁化固定層３１を構成する強磁性層１３を膜厚２ｎｍのＣｏ９０Ｆｅ１０膜（添え字は原子％）、積層フェリ構造の第１の磁化固定層３１を構成する非磁性層１４を膜厚０．８ｎｍのＲｕ膜、第１の磁化固定層３１を構成する強磁性層１５を膜厚２ｎｍのＣｏ６０Ｆｅ４０膜（添え字は原子％）、トンネル絶縁層となる第１の絶縁層１６を膜厚０．８ｎｍの酸化マグネシウム（ＭｇＯ）膜、第１の記憶層１７を膜厚２ｎｍのＣｏ９０Ｆｅ１０膜（添え字は原子％）、非磁性層１８を膜厚６ｎｍのＣｕ膜、第２の記憶層１９を膜厚１．５ｎｍのＣｏ９０Ｆｅ１０膜（添え字は原子％）、トンネル絶縁層となる第２の絶縁層２０を膜厚０．６ｎｍの酸化マグネシウム（ＭｇＯ）膜、第２の磁化固定層（強磁性層）２１を膜厚２．５ｎｍのＣｏ６０Ｆｅ４０膜、第２の反強磁性層２２を膜厚３０ｎｍのＰｔＭｎ膜、キャップ層２３を膜厚５ｎｍのＴａ膜と選定して、各層を形成した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１）として、記憶素子３を作製した。
膜構成１：
Ta(3nm)/Cu(100nm)/Ta(3nm)/PtMn(20nm)/Co90Fe10(2nm)/Ru(0.8nm)/Co60Fe40(2nm)/MgO(0.8nm)/Co90Fe10(2nm)/Cu(6nm)/Co90Fe10(1.5nm)/MgO(0.6nm)/Co60Fe40(2.5nm)/PtMn(30nm)/Ta(5nm)
なお、上記膜構成で、合金組成の示されていないＰｔＭｎの組成はＰｔ５０Ｍｎ５０（原子％）とした。
酸化マグネシウム膜から成る第１の絶縁層１６及び第２の絶縁層２０は、ＲＦマグネトロンスパッタ法を用い、それ以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
記憶素子３の各層を成膜した後に、磁場中熱処理炉で、１０ｋＯｅ・２７０℃・４時間の熱処理を行い、反強磁性層１２，２２のＰｔＭｎ膜の規則化熱処理を行った。
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線（下部電極）を形成した。この際に、ワード線部分以外は、基板の深さ５ｎｍまでエッチングされた。
その後、電子ビーム描画装置により記憶素子３のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子３を形成した。記憶素子３部分以外は、ワード線のＣｕ層直上までエッチングした。このとき、記憶素子３のパターンを、短軸０．０９μｍ×長軸０．１８μｍの楕円形状とした。
次に、記憶素子３部分以外を、厚さ１００ｎｍ程度のＡｌ２Ｏ３のスパッタリングによって絶縁した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成して記憶素子の試料を作製し、サンプル１の試料とした。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成して記憶素子の試料を作製し、サンプル１の試料とした。
（サンプル２；膜構成２）
第１の磁化固定層３１を構成する強磁性層１５をＣｏ５０Ｆｅ３０Ｂ２０膜とし、第１の絶縁層（ＭｇＯ膜）１６の膜厚を０．７ｎｍとし、第１の記憶層１７をＣｏ７０Ｆｅ１０Ｂ２０膜とし、第２の絶縁層２０を膜厚０．５ｎｍのＡｌ膜を酸化した酸化アルミニウム（ＡｌＯｘ）膜とし、その他はサンプル１と同様にして、記憶素子３を作製し、サンプル２の試料とした。
即ち、各層の材料及び膜厚を、下記の構成（膜構成２）として、記憶素子３を作製した。
膜構成２：
Ta(3nm)/Cu(100nm)/Ta(3nm)/PtMn(20nm)/Co90Fe10(2nm)/Ru(0.8nm)/Co50Fe30B20(2nm)/MgO(0.7nm)/Co70Fe10B20(2nm)/Cu(6nm)/Co90Fe10(1.5nm)/Al(0.5nm)-Ox/Co60Fe40(2.5nm)/PtMn(30nm)/Ta(5nm)
酸化アルミニウム（Ａｌ−Ｏｘ）膜から成る第２の絶縁層２０は、まず金属Ａｌ膜をＤＣスパッタ法により膜厚０．５ｎｍで堆積させて、その後に酸素／アルゴンの流量比を１：１とし、自然酸化法により金属Ａｌ層を酸化させた。そして、チャンバーガス圧を１０Ｔｏｒｒとして、酸化時間を１２００秒に設定することにより、第２の絶縁層２０の抵抗値を調整した。
第１の磁化固定層３１を構成する強磁性層１５をＣｏ５０Ｆｅ３０Ｂ２０膜とし、第１の絶縁層（ＭｇＯ膜）１６の膜厚を０．７ｎｍとし、第１の記憶層１７をＣｏ７０Ｆｅ１０Ｂ２０膜とし、第２の絶縁層２０を膜厚０．５ｎｍのＡｌ膜を酸化した酸化アルミニウム（ＡｌＯｘ）膜とし、その他はサンプル１と同様にして、記憶素子３を作製し、サンプル２の試料とした。
即ち、各層の材料及び膜厚を、下記の構成（膜構成２）として、記憶素子３を作製した。
膜構成２：
Ta(3nm)/Cu(100nm)/Ta(3nm)/PtMn(20nm)/Co90Fe10(2nm)/Ru(0.8nm)/Co50Fe30B20(2nm)/MgO(0.7nm)/Co70Fe10B20(2nm)/Cu(6nm)/Co90Fe10(1.5nm)/Al(0.5nm)-Ox/Co60Fe40(2.5nm)/PtMn(30nm)/Ta(5nm)
酸化アルミニウム（Ａｌ−Ｏｘ）膜から成る第２の絶縁層２０は、まず金属Ａｌ膜をＤＣスパッタ法により膜厚０．５ｎｍで堆積させて、その後に酸素／アルゴンの流量比を１：１とし、自然酸化法により金属Ａｌ層を酸化させた。そして、チャンバーガス圧を１０Ｔｏｒｒとして、酸化時間を１２００秒に設定することにより、第２の絶縁層２０の抵抗値を調整した。
上述の各サンプルの記憶素子に対して、特性の評価を行った。
なお、測定に先立ち、記憶素子に対して、外部から磁界を与えることができるように構成した。
なお、測定に先立ち、記憶素子に対して、外部から磁界を与えることができるように構成した。
（面積抵抗値の測定）
まず、記憶素子３全体の抵抗値を測定した。
また、上述の各サンプルの記憶素子３に対して、それぞれ記憶素子３の下側半分（第１の反強磁性層１２・第１の磁化固定層３１・第１の絶縁層１６・第１の記憶層１７の部分；第１の磁気抵抗効果素子ＭＲ１を含む）と、記憶素子３の上側半分（第２の反強磁性層２２・第２の磁化固定層２１・第２の絶縁層２０・第２の記憶層１９の部分；第３の磁気抵抗効果素子ＭＲ３を含む）とを別々に作製して、各々の抵抗値を測定した。
そして、記憶素子３全体の抵抗値から、記憶素子３の上側半分の抵抗値と、記憶素子３の下側半分の抵抗値とを引いて、中央の中間層（非磁性層）１８の抵抗値を算出した。
まず、記憶素子３全体の抵抗値を測定した。
また、上述の各サンプルの記憶素子３に対して、それぞれ記憶素子３の下側半分（第１の反強磁性層１２・第１の磁化固定層３１・第１の絶縁層１６・第１の記憶層１７の部分；第１の磁気抵抗効果素子ＭＲ１を含む）と、記憶素子３の上側半分（第２の反強磁性層２２・第２の磁化固定層２１・第２の絶縁層２０・第２の記憶層１９の部分；第３の磁気抵抗効果素子ＭＲ３を含む）とを別々に作製して、各々の抵抗値を測定した。
そして、記憶素子３全体の抵抗値から、記憶素子３の上側半分の抵抗値と、記憶素子３の下側半分の抵抗値とを引いて、中央の中間層（非磁性層）１８の抵抗値を算出した。
（ＭＲ比の測定）
記憶素子３に電流を流して、その後の記憶素子３の抵抗値を測定した。記憶素子３の抵抗値を測定する際には、温度を室温２５℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が１０ｍＶとなるように調節した。さらに、記憶素子３に流す電流量を変化させて、この記憶素子３の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。なお、この抵抗−電流曲線を得る測定は、両極性（プラス方向及びマイナス方向）の電流について行った。
記憶素子３が図２に示した構成であるため、抵抗−電流曲線は、図示しないが、前述した４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応した段階的な変化をする。
この抵抗−電流曲線を用いて、記憶素子３内に構成される３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３における、それぞれ、各強磁性層の磁化の向きによって決まる、抵抗が高い状態での抵抗値と抵抗が低い状態での抵抗値との差を求めた。そして、この抵抗値の差と、抵抗値が低い状態の抵抗値との比から、磁気抵抗変化率（ＭＲ比）を算出した。
記憶素子３に電流を流して、その後の記憶素子３の抵抗値を測定した。記憶素子３の抵抗値を測定する際には、温度を室温２５℃として、ワード線の端子とビット線の端子にかかるバイアス電圧が１０ｍＶとなるように調節した。さらに、記憶素子３に流す電流量を変化させて、この記憶素子３の抵抗値の測定を行い、測定結果から抵抗−電流曲線を得た。なお、この抵抗−電流曲線を得る測定は、両極性（プラス方向及びマイナス方向）の電流について行った。
記憶素子３が図２に示した構成であるため、抵抗−電流曲線は、図示しないが、前述した４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応した段階的な変化をする。
この抵抗−電流曲線を用いて、記憶素子３内に構成される３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３における、それぞれ、各強磁性層の磁化の向きによって決まる、抵抗が高い状態での抵抗値と抵抗が低い状態での抵抗値との差を求めた。そして、この抵抗値の差と、抵抗値が低い状態の抵抗値との比から、磁気抵抗変化率（ＭＲ比）を算出した。
ここで、第１の磁化固定層３１／第１の絶縁層１６／第１の記憶層１７から成る第１の磁気抵抗効果素子ＭＲ１の抵抗（磁化の向きが平行のとき）をＲＬ１、ＭＲ比をＭＲ１とし、第１の記憶層１７／非磁性層１８／第２の記憶層１９から成る第２の磁気抵抗効果素子ＭＲ２の抵抗（磁化の向きが平行のとき）ＲＬ２、ＭＲ比をＭＲ２とし、第２の記憶層１９／第２の絶縁層２０／第２の磁化固定層２１から成る第３の磁気抵抗効果素子ＭＲ３の抵抗（磁化の向きが平行のとき）ＲＬ３、ＭＲ比をＭＲ３とする。
各サンプルの試料の、測定によって得られた結果を、以下に示す。
各サンプルの試料の、測定によって得られた結果を、以下に示す。
まず、サンプル１の試料では、
ＲＬ１＝３０Ωμｍ２，ＭＲ１＝１２０％
ＲＬ２≦０．１Ωμｍ２，ＭＲ２≦１％
ＲＬ３＝１５Ωμｍ２，ＭＲ３＝１００％
となる。この結果から、記憶素子３全体で得られる４段階の抵抗値は、仮に３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３が全て低抵抗の状態にあるとした場合（実際にはありえない）を基準として、抵抗値の増分で示すと、低抵抗側から（１）≦１％、（２）３３％、（３）８０％、（４）１１３％となる。
従って、隣り合う抵抗値との間で３０％以上のＴＭＲ比が得られると共に、４段階の抵抗値を示すことがわかる。
なお、（１）〜（４）の各抵抗値を図３の４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応させると、（１）が状態Ｓ２、（２）が状態Ｓ１、（３）が状態Ｓ３、（４）が状態Ｓ４に対応している。
ＲＬ１＝３０Ωμｍ２，ＭＲ１＝１２０％
ＲＬ２≦０．１Ωμｍ２，ＭＲ２≦１％
ＲＬ３＝１５Ωμｍ２，ＭＲ３＝１００％
となる。この結果から、記憶素子３全体で得られる４段階の抵抗値は、仮に３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３が全て低抵抗の状態にあるとした場合（実際にはありえない）を基準として、抵抗値の増分で示すと、低抵抗側から（１）≦１％、（２）３３％、（３）８０％、（４）１１３％となる。
従って、隣り合う抵抗値との間で３０％以上のＴＭＲ比が得られると共に、４段階の抵抗値を示すことがわかる。
なお、（１）〜（４）の各抵抗値を図３の４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応させると、（１）が状態Ｓ２、（２）が状態Ｓ１、（３）が状態Ｓ３、（４）が状態Ｓ４に対応している。
次に、サンプル２の試料では、
ＲＬ１＝２０Ωμｍ２，ＭＲ１＝１２５％
ＲＬ２≦０．１Ωμｍ２，ＭＲ２≦１％
ＲＬ３＝２０Ωμｍ２，ＭＲ３＝６５％
となる。この結果から、記憶素子３全体で得られる４段階の抵抗値は、仮に３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３が全て低抵抗の状態にあるとした場合（実際にはありえない）を基準として、抵抗値の増分で示すと、低抵抗側から（１）≦１％、（２）３３％、（３）６３％、（４）９５％となる。
従って、隣り合う抵抗値との間で３０％以上のＴＭＲ比が得られると共に、４段階の抵抗値を示すことがわかる。
なお、（１）〜（４）の各抵抗値と図３の４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４との対応は、サンプル１の試料と同じである。
ＲＬ１＝２０Ωμｍ２，ＭＲ１＝１２５％
ＲＬ２≦０．１Ωμｍ２，ＭＲ２≦１％
ＲＬ３＝２０Ωμｍ２，ＭＲ３＝６５％
となる。この結果から、記憶素子３全体で得られる４段階の抵抗値は、仮に３つの磁気抵抗効果素子ＭＲ１，ＭＲ２，ＭＲ３が全て低抵抗の状態にあるとした場合（実際にはありえない）を基準として、抵抗値の増分で示すと、低抵抗側から（１）≦１％、（２）３３％、（３）６３％、（４）９５％となる。
従って、隣り合う抵抗値との間で３０％以上のＴＭＲ比が得られると共に、４段階の抵抗値を示すことがわかる。
なお、（１）〜（４）の各抵抗値と図３の４つの状態Ｓ１，Ｓ２，Ｓ３，Ｓ４との対応は、サンプル１の試料と同じである。
以上の結果から、本発明の構成とした実施例のサンプルでは、いずれも隣り合う抵抗値との間で３０％以上のＴＭＲ比が得られると共に、４段階の抵抗値を示すことがわかる。
上述の各サンプルは、いずれも下層の第１の絶縁層１６が最も高抵抗である構成としたが、非磁性層１８が最も高抵抗である構成としても、第２の絶縁層２０が最も高抵抗である構成としてもよい。
即ち、比較的抵抗の高い２つの中間層と、非常に抵抗の低い１つの中間層とを組み合わせて、さらに、比較的抵抗の高い２つの中間層において面積抵抗値に有意差がある構成とすることにより、ＴＭＲ比の向上と、メモリの多値化とを図ることができる。
即ち、比較的抵抗の高い２つの中間層と、非常に抵抗の低い１つの中間層とを組み合わせて、さらに、比較的抵抗の高い２つの中間層において面積抵抗値に有意差がある構成とすることにより、ＴＭＲ比の向上と、メモリの多値化とを図ることができる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
３ 記憶素子、１１ 下地層、１２，２２ 反強磁性層、１３，１５ 強磁性層、１４，１８ 非磁性層、１６ 第１の絶縁層、１７ 第１の記憶層、１９ 第２の記憶層、２０ 第２の絶縁層、２１ 第２の磁化固定層、２３ キャップ層、３１ 第１の磁化固定層
Claims (2)
- 情報を磁性体の磁化状態により保持する記憶層を２層以上有し、
２層以上の前記記憶層は、非磁性の中間層を介して積層され、それぞれ独立して磁化の向きを変えることが可能であり、
２層以上の前記記憶層に対して、上下にそれぞれ非磁性の中間層を介して磁化の向きが固定された磁化固定層が設けられ、各前記磁化固定層において、それぞれ前記記憶層に最も近い強磁性層の磁化の向きが互いに反対向きであり、
積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われ、
各前記記憶層は、磁化量に有意差を持ち、
かつ、前記記憶層間の前記中間層と、前記記憶層と前記磁化固定層との間の中間層とにおいて、それぞれの前記中間層及び前記中間層の上下の強磁性層によって構成される磁気抵抗効果素子が、抵抗値又は磁気抵抗変化率に有意差を持っている
記憶素子。 - 情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、
互いに交差する２種類の配線とを備え、
前記記憶素子は、情報を磁性体の磁化状態により保持する記憶層を２層以上有し、２層以上の前記記憶層は、非磁性の中間層を介して積層され、それぞれ独立して磁化の向きを変えることが可能であり、２層以上の前記記憶層に対して、上下にそれぞれ非磁性の中間層を介して磁化の向きが固定された磁化固定層が設けられ、各前記磁化固定層において、それぞれ前記記憶層に最も近い強磁性層の磁化の向きが互いに反対向きであり、積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われ、各前記記憶層は、磁化量に有意差を持ち、かつ、前記記憶層間の前記中間層と、前記記憶層と前記磁化固定層との間の中間層とにおいて、それぞれの前記中間層及び前記中間層の上下の強磁性層によって構成される磁気抵抗効果素子が、抵抗値又は磁気抵抗変化率に有意差を持っている構成であり、
前記２種類の配線の交点付近かつ前記２種類の配線の間に、前記記憶素子が配置され、
前記２種類の配線を通じて、前記記憶素子に前記積層方向の電流が流れる
メモリ。
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