JP6237162B2 - 磁気抵抗メモリ素子および磁気抵抗メモリ - Google Patents
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Description
また、垂直磁化MTJで、SF(Synthetic ferromagnetic)結合した記憶層が提案されている。
さらに、SF結合した記憶層の場合には、書換え電流Icが増加したり、記憶からの漏れ磁場が非常に大きくなるため、磁化固定層がその影響で固定されないで反転しやすくなるという問題があることが分かった。
図1は、先行技術の界面垂直磁化型のMRAMのメモリセルを示す図であり、(A)が1個のメモリセルの電気的等価回路を、(B)が複数のメモリセルを配置したメモリセルアレイを、示す。
図2に示すように、メモリセル部分および周辺回路部分において、基板21の上の層22にトランジスタなどの機能素子が形成される。コンタクト層CTでは、ゲート電極23Aおよび23B、ドレイン電極24Aおよび24B、およびソース電極25が形成される。M1からM5は、それぞれメタル層を示し、V1からVM4はビア層を示す。図示していないが、ゲート電極23Aおよび23Bは、いずれかのメタル層に設けられた、紙面に垂直な方向に伸びるワード線に接続される。また、ソース電極25は、いずれかのメタル層に設けられた、紙面上を横方向に伸びるソース線に接続される。ドレイン電極24Aおよび24Bは、メタル層M1〜M4およびビア層V1〜V4を介して上層に導かれ、下部電極26に接続される。以上の構造は、メモリセル部分および周辺回路部分で同じである。メモリセル部分においては、MTJ30は下部電極26と上部電極28の間に形成され、上部電極28はメタル層M5に配置され、紙面上を横方向に伸びるビット線に接続される。
図3の(A)に示すように、トップピン型のMTJ30は、下部電極26の上面に接触する記憶(フリー:磁化自由)層40と、記憶層40の上面に接触するトンネルバリア層31と、トンネルバリア層31の上面に接触する磁化固定(ピン)層32と、を有する。上部電極28は、磁化固定層32の上面に接触するように形成される。
図6において、Bottom electrodeが下部金属26に、Top electrodeが上部金属28に、MgOがトンネルバリア層31に、それぞれ対応する。図6の(A)において、記憶層がフリー層40に対応し、そこに含まれるCoFeB0.7nmが第1記憶磁性層M1に、CoPd1.1nmが第2記憶磁性層M2に、Ta0.2nmが第1非磁性層N1に、Ru0.6nmが第2非磁性層N2に、対応する。それ以外のCoFeB1.2nm、Ta0.3nm、CoPt4nm、Ru1.0nmおよびCoPt14nmが磁化固定(ピン)層32を形成する。
図6に示したMTJの特性を試験したところ、MRAMに使用する上で、不十分な点が見出された。以下、これについて説明する。
高抵抗状態と低抵抗状態を“1”、“0”に対応させて情報を記憶させる。例えば、図7において実線で示す磁化曲線は、外部磁場の正側にシフトしている。このずれをオフセット磁場(Hoff)と定義する。この場合、外部磁場がゼロのときには、“0”状態しか存在しないため、“1”状態にスイッチさせることができない。
以下に説明する実施形態では、Hoffがゼロに近いMTJが開示される。
マイクロマグネティック・シミュレーションにより、記憶層(フリー層)のSAF構造の「交換相互作用の大きさ」(−Jex)を制御することで、オフセット磁場をコントロールできることを発見した。以下、シミュレーションによる検討結果を示す。
−Jex=(Hsf/2)Ms1t1Ms2t2/(Ms2t2−Ms1t1)
この関係から、−JexはHsfに比例し、Hsfは第1非磁性層(Ta)の膜厚に応じて変化するので、−JexとTa層の膜厚の関係を求めることができる。
図11から、−JexはTaの膜厚にほぼ比例し、上記のHoffをゼロにする、すなわち−Jexを約0.18erg/cm2にするには、Taの膜厚を約0.3nmにすればよいことが判明した。なお、Taの膜厚が0.25nm〜0.35nmの範囲であれば、外部磁場がゼロでも、磁化曲線は“0”と“1”のに状態を取り得る。
第1実施形態のMTJは、トップピン型であり、記憶層(フリー層)40と、フリー層)40の上に形成されたトンネルバリア層31と、トンネルバリア層31の上に形成された磁化固定層(ピン層)30と、を有する。素子サイズは、約70nmφである。フリー層40は、トンネルバリア層31側から順に、第1磁性層M1、第1非磁性層N1、第2非磁性層N2および第2磁性層M2を有する。第1磁性層M1は、0.7nmの膜厚のCoFeBである。第1非磁性層N1は、0.3nmの膜厚のTaである。第2非磁性層N2は、0.6nmの膜厚のRuである。第2磁性層M2は、1.4nmの膜厚のCoPdである。言い換えれば、フリー層40は、CoPd1.4nm/Ru0.6nm/Ta0.3nm/CoFeB0.7nmである。トンネルバリア層31は、MgO膜である。
以上説明したように、第1実施形態のMTJは、Hoffがほぼゼロで、Hcも改善し、磁気抵抗メモリのMTJとして使用するのに適している。
第1実施形態では、記憶層(フリー層)の第1非磁性層であるTa層の膜厚を0.3nm付近にすることにより、Hoffをゼロに近づけた。これに対して、第2実施形態では、第1磁性層を積層構造とすることにより、Hoffをゼロに近づけ、Hc(磁化曲線のヒステリシス部分の幅/2)を大きくする。Hcを大きくすることにより、Hoffがゼロからずれていても、外部磁場がゼロの状態で、“1”と“0”の間でスイッチするようにする。言い換えれば、Hsを大きくすることによりHoffのマージンを広げ、Hoffのゼロからのによる問題が実用上発生しないようにする。
第2実施形態のMTJは、トップピン型であり、記憶層(フリー層)40と、フリー層)40の上に形成されたトンネルバリア層31と、トンネルバリア層31の上に形成された磁化固定層(ピン層)30と、を有する。素子サイズは、約50nmφである。フリー層40は、トンネルバリア層31側から順に、第1副磁性層M11、第2副磁性層M12、第1非磁性層N1、第2非磁性層N2および第2磁性層M2を有する。第1副磁性層M11は、0.4nmの膜厚のCoFeBTaである。第2副磁性層M12は、0.4nmの膜厚のCoFeBである。第1非磁性層N1は、0.2nmの膜厚のTaである。第2非磁性層N2は、0.6nmの膜厚のRuである。第2磁性層M2は、1.4nmの膜厚のCoPdである。言い換えれば、フリー層40は、CoPd1.4nm/Ru0.6nm/Ta0.3nm/CoFeBTa0.4nm/CoFeB0.4nmである。トンネルバリア層31は、MgO膜である。
第1および第2実施形態のMTJは、図1および図2で説明した形で界面垂直磁化型MRAMに適用される。また、第1および第2実施形態のMTJの製造プロセスは、広く知られている製造プロセスで実現され、特願2012−271077号に開示にも開示されているので、説明を省略する。
図19に示すように、半導体装置(チップ)200は、MRAM220と、MRAM220以外のCMOS回路部210と、を有する。CMOS回路部210は、例えば、プロセッサ等のロジック回路部211、アナログ回路部212、電源回路等を有する。
図20に示すように、MRAM220は、メモリセルアレイ301、ロウデコーダ302、コラムデコーダ303、選択スイッチ列304、ライトアンプ305、センスアンプ306、データI/O部307および制御部308を有する。ロウデコーダ302、コラムデコーダ303、データI/O部307および制御部308は、CMOS回路部210からのアドレス信号、入出力データおよび制御信号を受け、メモリセルアレイ301にアクセスする。MRAM220の構成および動作については広く知られているので、説明は省略する。
26 下部電極
28 上部電極
30 MTJ(磁気トンネル接合)(Magnetic Tunnel Junction)
31 トンネルバリア層
32 磁化固定(ピン)層
40 記憶(フリー)層(磁化自由層)
M1 第1磁性層
M11 第1副磁性層
M12 第2副磁性層
M2 第2磁性層
N1 第1非(常)磁性層
N2 第2非(常)磁性層
Claims (3)
- トンネルバリア層と、
前記トンネルバリア層の一方の側に設けられた磁化固定層と、
前記トンネルバリア層の他方の側に設けられた記憶層と、を備え、
前記記憶層は、
前記トンネルバリア層に接触し、垂直磁気異方性を有し、CoFeB、CoFe、Fe、Co、FeBまたはCoBのいずれかを材料とする第1磁性層と、
前記第1磁性層に接触し、Taを材料とし、0.25nm以上で0.35nm以下の膜厚を有する第1非磁性層と、
前記第1非磁性層に接触し、Ru、RhまたはPdのいずれかを材料とし、0.4nm以上で2.0nm以下の膜厚を有する第2非磁性層と、
前記第2非磁性層に接触し、垂直磁気異方性を有する第2磁性層と、を備え、
前記第1磁性層と前記第2磁性層は、反強磁性交換結合により磁気的に結合しており、
前記第1磁性層の飽和磁化と厚さを乗じた値は、前記第2磁性層の飽和磁化と厚さを乗じた値より大きいことを特徴とする垂直磁化型磁気抵抗メモリ素子。 - トンネルバリア層と、
前記トンネルバリア層の一方の側に設けられた磁化固定層と、
前記トンネルバリア層の他方の側に設けられた記憶層と、を備え、
前記記憶層は、
前記トンネルバリア層に接触し、垂直磁気異方性を有する第1磁性層と、
前記第1磁性層に接触し、Taを材料とし、0.1nm以上で0.5nm以下の膜厚を有する第1非磁性層と、
前記第1非磁性層に接触し、Ru、RhまたはPdのいずれかを材料とし、0.4nm以上で2.0nm以下の膜厚を有する第2非磁性層と、
前記第2非磁性層に接触し、垂直磁気異方性を有する第2磁性層と、を備え、
前記第1磁性層と前記第2磁性層は、反強磁性交換結合により磁気的に結合しており、
前記第1磁性層の飽和磁化と厚さを乗じた値は、前記第2磁性層の飽和磁化と厚さを乗じた値より大きく、
前記第1磁性層は、
前記トンネルバリア層に接触し、CoFeB、CoFe、Fe、Co、FeBまたはCoBからなる0.3nm以上2.0nm以下の膜厚を有する第1副磁性層と、
前記第1副磁性層に接触し、10%以上30%以下のTaを含有するCoFeB、CoFe、Fe、Co、FeBまたはCoBからなり、0.2nm以上で0.6nm以下の膜厚を有する第2副磁性層と、を備えることを特徴とする垂直磁化型磁気抵抗メモリ素子。 - 複数のメモリセルと、
各メモリセルの一方の端子に接続される第1配線と、
各メモリセルの他方の端子に接続される第2配線と、
選択線と、
前記第1配線および前記第2配線間に双方向に電流を流すように電圧を印加するライトアンプと、
前記第1配線および前記第2配線間の電圧差を検出するセンスアンプと、
前記選択線を制御するデコーダ回路と、を備え、
各メモリセルは、
請求項1または2に記載の垂直磁化型磁気抵抗メモリ素子と、
前記垂直磁化型磁気抵抗メモリ素子に接続された選択トランジスタと、を有し、
前記選択線は、各メモリセルの前記選択トランジスタのゲートに接続されることを特徴とする磁気抵抗メモリ。
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