JP6094194B2 - 磁気抵抗メモリ素子および磁気抵抗メモリ - Google Patents
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Description
また、垂直磁化MTJで、SF(Synthetic ferromagnetic)結合した記憶層が提案されている。
さらに、SF結合した記憶層の場合には、書換え電流Icが増加したり、記憶からの漏れ磁場が非常に大きくなるため、磁化固定層がその影響で固定されないで反転しやすくなるという問題があることが分かった。
図2に示すように、メモリセル部分および周辺回路部分において、基板21の上の層22にトランジスタなどの機能素子が形成される。コンタクト層CTでは、ゲート電極23Aおよび23B、ドレイン電極24Aおよび24B、およびソース電極25が形成される。M1からM5は、それぞれメタル層を示し、V1からVM4はビア層を示す。図示していないが、ゲート電極23Aおよび23Bは、いずれかのメタル層に設けられた、紙面に垂直な方向に伸びるワード線に接続される。また、ソース電極25は、いずれかのメタル層に設けられた、紙面上を横方向に伸びるソース線に接続される。ドレイン電極24Aおよび24Bは、メタル層M1〜M4およびビア層V1〜V4を介して上層に導かれ、下部電極26に接続される。以上の構造は、メモリセル部分および周辺回路部分で同じである。メモリセル部分においては、MTJ30は下部電極26と上部電極28の間に形成され、上部電極28はメタル層M5に配置され、紙面上を横方向に伸びるビット線に接続される。
図3の(A)に示すように、トップピン型のMTJ30は、下部電極26の上面に接触する記憶(フリー:磁化自由)層40と、記憶層40の上面に接触するトンネルバリア層31と、トンネルバリア層31の上面に接触する磁化固定(ピン)層32と、を有する。上部電極28は、磁化固定層32の上面に接触するように形成される。
図7に示すように、CoPd(n)/Ru(0.6)/Ta(0.2)/CoFeB(0.7)-SAF構造の飽和磁化msと残留磁化mrは、次のように定義される。
ms = msCoFeB + msCoPd
mr = | msCoPd - msCoFeB |
したがって、
msCoFeB> msCoPdの場合、a=2・msCoPd
msCoFeB< msCoPdの場合、a=2・msCoFeB
となる。
もともとHcが大きな磁性層が低磁場側のループを主導した場合、図9に示すように、ベタ膜をMTJに加工することで、それぞれのループがつながってしまい、SAF構造が機能しなくなる。
M1層:CoFeB 0.7nm、M2層:CoPd(n=1)
M2層:CoFeB 0.8nm、M2層:CoPd(n=1,2)
図10に示すように、スイッチング電流は3試料間でほとんど変わらないが、サンプルB: CoPd (n=1)/Ru 0.6nm/Ta 0.2nm/CoFeB 0.7nmを記憶層とするMTJは、Δが非常に大きくなることがわかった。
図11において、Bottom electrodeが下部金属26に、Top electrodeが上部金属28に、MgOがトンネルバリア層31に、それぞれ対応する。図11の(A)において、記憶層がフリー層40に対応し、そこに含まれるCoFeB0.7nmが第1記憶磁性層M1に、CoPd1.1nmが第2記憶磁性層M2に、Ta0.2nmが第1常磁性層N1に、Ru0.6nmが第2常磁性層N2に、対応する。それ以外のCoFeB1.2nm、Ta0.3nm、CoPt4nm、Ru1.0nmおよびCoPt14nmが磁化固定(ピン)層32を形成する。
以下、図12から図14を参照して、製造プロセスを説明する。
以上のような製造プロセスで、実施形態のMTJが作製される。
図15に示すように、半導体装置(チップ)200は、MRAM220と、MRAM220以外のCMOS回路部210と、を有する。CMOS回路部210は、例えば、プロセッサ等のロジック回路部211、アナログ回路部212、電源回路等を有する。
図16に示すように、MRAM220は、メモリセルアレイ301、ロウデコーダ302、コラムデコーダ303、選択スイッチ列304、ライトアンプ305、センスアンプ306、データI/O部307および制御部308を有する。ロウデコーダ302、コラムデコーダ303、データI/O部307および制御部308は、CMOS回路部210からのアドレス信号、入出力データおよび制御信号を受け、メモリセルアレイ301にアクセスする。MRAM220の構成および動作については広く知られているので、説明は省略する。
26 下部電極
28 上部電極
30 MTJ(磁気トンネル接合)(Magnetic Tunnel Junction)
31 トンネルバリア層
32 磁化固定(ピン)層
40 記憶(フリー)層(磁化自由層)
M1 第1磁性層
M2 第2磁性層
N1 第1常磁性層
N2 第2常磁性層
Claims (6)
- トンネルバリア層と、
前記トンネルバリア層の一方の側に設けられた磁化固定層と、
前記トンネルバリア層の他方の側に設けられた記憶層と、を備え、
前記記憶層は、
前記トンネルバリア層に接触し、垂直磁気異方性を有する第1磁性層と、
前記第1磁性層に接触した常磁性層と、
前記常磁性層に接触し、垂直磁気異方性を有する第2磁性層と、を備え、
前記第1磁性層の飽和磁化と厚さを乗じた値は、前記第2磁性層の飽和磁化と厚さを乗じた値より大きく、
前記常磁性層は、前記第1磁性層に接触する第1常磁性層と、前記第2磁性層に接触する第2常磁性層と、を有することを特徴とする垂直磁化型磁気抵抗メモリ素子。 - 前記第1磁性層の材料は、CoFeB、CoFe、Fe、Co、FeBまたはCoBのいずれかであることを特徴とする請求項1記載の垂直磁化型磁気抵抗メモリ素子。
- 前記垂直磁化型磁気抵抗メモリ素子は、表面に対して、前記記憶層が前記トンネルバリア層の下側に配置されるトップピン型であり、
前記第1磁性層の膜厚は、0.7nm以上、1.5nm以下であることを特徴とする請求項1または2記載の垂直磁化型磁気抵抗メモリ素子。 - 前記垂直磁化型磁気抵抗メモリ素子は、表面に対して、前記記憶層が前記トンネルバリア層の上側に配置されるボトムピン型であり、
前記第1磁性層の膜厚は、1.0nm以上、2.0nm以下であることを特徴とする請求項1または2記載の垂直磁化型磁気抵抗メモリ素子。 - 前記第1常磁性層の材料は、TaまたはNbであり、
前記第2常磁性層の材料は、Ru、RhまたはPdのいずれかであり、
前記第1常磁性層の膜厚は、0.1nm以上、0.5nm以下であり、
前記第2常磁性層の膜厚は、0.4nm以上、2.0nm以下であることを特徴とする請求項1記載の垂直磁化型磁気抵抗メモリ素子。 - 複数のメモリセルと、
各メモリセルの一方の端子に接続される第1配線と、
各メモリセルの他方の端子に接続される第2配線と、
選択線と、
前記第1配線および前記第2配線間に双方向に電流を流すように電圧を印加するライトアンプと、
前記第1配線および前記第2配線間の電圧差を検出するセンスアンプと、
前記選択線を制御するデコーダ回路と、を備え、
各メモリセルは、
請求項1から5のいずれか1項記載の垂直磁化型磁気抵抗メモリ素子と、
前記垂直磁化型磁気抵抗メモリ素子に接続された選択トランジスタと、を有し、
前記選択線は、各メモリセルの前記選択トランジスタのゲートに接続されることを特徴とする磁気抵抗メモリ。
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