JP5076361B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、特に、磁気抵抗変化を利用したメモリセルの書き込み制御方法、特に、電流方向によって情報を書き換える磁気抵抗変化型メモリに関するものである。
不揮発性メモリのなかで、磁気抵抗変化を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、高速動作が可能なＲＡＭとしての可能性がある。従来のＭＲＡＭのセル構成は、1つのトンネル磁気抵抗素子ＴＭＲと読み出し用の選択トランジスタＭＣＴ、書き込みワード線ＷＷＬとビット線ＢＬ、ソース線ＳＬからなる。図２８に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも2つの磁性層があり、1つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の2状態をとる自由層ＦＬからなる。情報の記憶は、この自由層のスピンの向きで記憶し、トンネル磁気抵抗素子の電気抵抗が反平行状態で高抵抗状態となり平行状態で低抵抗状態となる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取る。一方、書き換え動作では、書き込みワード線ＷＷＬとビット線ＢＬに電流を流して、その際にトンネル磁気抵抗素子ＴＭＲにおいて励起する合成磁場により、自由層のスピンの向きを制御する。しかし、この書き換え方式では、トンネル磁気抵抗素子ＴＭＲが微細化すると共に、書き換えに必要な磁場の大きさが大きくなるため、書き込みワード線とビット線に流す電流も大きくなる問題がある。それに対して、非特許文献1で紹介されているトンネル磁気抵抗素子ＴＭＲに垂直に電流を流すことで自由層のスピンの向きを変えるスピン注入磁化反転技術を利用したMRAM（Spin RAM）が報告されている。この書き換え方式は、図２９に示すように、固定層、トンネル膜、自由層に垂直方向の電流によって、自由層のスピンの向きを制御できる。そのため、書き換えに必要な電流がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。
しかしながら、スピン注入型MRAMにおいても、現在の書き換えに必要電流密度は、１x106〜107A/cm2 必要であり、これを50nm x 100nmの素子で考えた場合には、50uAの電流が必要になり、最小加工寸法のMOSトランジスタで駆動できる電流と等しいレベルである。そのため、最小加工寸法のトランジスタを用いた場合、書き換え動作では、データにしたがって、MOSトランジスタのソースドレイン間に印加される電圧の向きも異なるため、電圧印加の方向によっては、MOSトランジスタの基板電位が上昇し、しきい値電圧が上昇するため、書換え電流が確保できなくなる。また、図31に示すように、スピン注入磁化反転では、反平行状態にする電流の方が、平行化する電流に比べて大きい。そのため、書換え電流を確保できるように、メモリセル面積を大きくしなければいけなくなる。
そこで、本願発明の目的は、磁気抵抗素子を利用したMRAMにおいて、書換えにスピン注入磁化反転技術を用いたMRAMにおいて、微細なメモリセルトランジスタで最大の書換え電流を供給できるメモリセル構成を提供し、低電流で書き換えを実現しつつ、読み出し動作での読み出し電流を大きくとって、書換え動作・読み出し動作の安定化を図ることである。
上記課題を解決するための主な手段は以下の通りである。
第1にスピン注入磁化反転技術を利用したMRAMにおいて、トンネル磁気抵抗膜の自由層が固定層に比べて、NMOSメモリセルトランジスタのドレイン側に接続され、固定層が自由層に比べて、共通配線側に配置されている。
第2にメモリセルトランジスタがPMOSの場合には、トンネル磁気抵抗膜の自由層が固定層に比べてPMOSトランジスタのドレインあるいはソース側に接続され、自由層が固定層に比べて共通配線側に配置されている。
第3にスピン注入磁化反転を起こしやすくするために、トンネル磁気抵抗素子の周りにワード線と平行に外部より印加される電流により発熱する抵抗体が配置される。
第4に読み出し動作では、自由層のスピンの向きが反平行状態にする方向に電圧を印加する。
安定した読み出し動作を実現することが可能となる。
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにする。但し、本願発明は金属ゲートと半導体層の間に設けられた酸化膜絶縁膜を含む電界効果トランジスタだけに限定される訳ではなくＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)等の一般的なＦＥＴを用いた回路に適用される。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを'0'，ハイレベルを'1'とする。
本発明の第1の実施例について説明する。本構成のメモリセルは、メモリセルをN型MOSトランジスタとトンネル磁気抵抗素子TMRから構成している。本構成の特徴は、メモリセルトランジスタMNTがNMOSトランジスタの場合に、トンネル磁気抵抗素子TMRの自由層ＦＬと固定層ＰＬの配置が、トランジスタ側に自由層ＦＬが配置され、共通配線、ここでは、ビット線ＢＬ側に固定層ＰＬが配置される。この構成では、平行化動作に比べて大きい電流が必要な反平行化書き込み動作を、電流駆動力が大きくなるソース接地で行なうことができる。さらに、読み出し動作において、反平行化書き換え方向と同じ方向に電圧を印加して、誤書き換えを防止しつつ読み出し電流を大きくしている。図１は、本発明の実施例１を示したメモリセルアレーのレイアウト図である。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを２Fとした場合8F2である。また、図2は図1のA-A'間の断面図と周辺回路の断面図を示している。図3はB-B'間の断面図、C-C'間の断面図を示している。メモリセルMCは、1つのPMOSトランジスタとトンネル磁気抵抗TMRからなる。ワード線WLはトランジスタのゲートGNに接続される。ゲート材料は、N型ポリシリコンやN型ポリシリコンの上部にシリサイドあるいは、タングステン（W）が積層され、低抵抗化されている。メモリセルトランジスタMNTは、P型の半導体領域PWEL中に形成されるP型半導体領域は、隣接するセンスアンプブロック内のNMOSと共通に構成することで、P型半導体領域PWELの分離領域をもける必要がなくなるため、面積を低減できる。なお、メモリセルトランジスタMNTが形成されるP型半導体領域PWELをセンスアンプブロック内のNMOSと分離してもよい。この場合、センスアンプブロックSABとメモリセル領域で基板電圧を独立に制御できる利点がある。P型半導体領域PWELは、基板P-Sub上に形成されたN型半導体領域DWEL内に形成される。NMOSトランジスタの拡散層LNの一方には、ソース線コンタクトSLCが配置される。ソース線コンタクトは、隣接するメモリセルMCと共有化して小面積化している。ソース線コンタクト上には、ワード線と直行する方向にソース線が配線される。ソースコンタクトが配置されない拡散層LNには、トンネル磁気抵抗TMRに接続される下部電極コンタクトBECが配置される。下部電極コンタクトBECはトンネル磁気抵抗が配置される下部電極BEに接続される。下部電極BE上には、複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗TMRが下部電極コンタクトBECの真上ではなく、ずらして配置される。トンネル磁気抵抗TMRを構成する各層はナノメートルオーダーの厚さのため、平行性を保つことが重要であり、製造工程上と平らに作ることが困難であるコンタクトの真上からずらして形成することにより製造が容易となる。トンネル磁気抵抗TMRには、少なくとも1層のトンネル膜TBとその両側に配置される固定層PLと自由層FLが含まれる。磁性体の固定層PLでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層FLでは、内部の電子のスピンの向きが固定層に対して平行・反平行状態の2状態のいずれかの状態にある。本構成では、トンネル膜TBと下部電極の間に自由層FLが配置され、トンネル磁気抵抗TMRの上層に配線されるビット線BLとトンネル膜TBの間に固定層PLが配置される。ビット線は、ワード線と直交し、ソース線と平行に配線される。トンネル磁気抵抗TMRはビット線配線方向がワード線配線方向に比べて長い長方形あるいは、楕円形状になっている。縦横比の異なる形状にすることで、自由層の磁化を固定層PLに対して平行・反平行状態以外の方向に磁化されにくい磁気的な異方性が現れ、自由層FLのスピン方向の保持特性がよくなる利点がある。
図4は、本メモリセルアレーのレイアウト図を回路図で示したものである。前述の通り、ワード線WLに対して、ソース線SL、ビット線BLは直交して配線される。本図では、メモリセルMCはワード線とビット線の交点の半分に配置されているが、すべての交点に配置した構成も可能である。ビット線BL0,BL1,BL2,BL3および、ソース線SL0,SL1,SL2,SL3は、センスアンプブロックに接続される。センスアンプブロックは、メモリセルの抵抗状態を読み取るセンスアンプと、メモリセルのスピン状態を書き換えるライトアンプが含まれる。
図5に書き換え時のビット線BLとソース線SLとワード線の動作タイミング図を示す。図5(a)は書き換え動作で、メモリセルがNMOSトランジスタの場合、非選択状態は低電圧状態で、外部、あるいは、チップ内部で発行されたアドレスに対応したワード線WLが低電位状態（VSS）から高電位状態（VWH）に遷移する。平行化書き換えに比べて大きな電流が必要な、反平行状態に書き換える場合（→AP）では、ビット線をビット線駆動レベルVBLにソース線SLを低電位(VSS)に駆動する。これにより、メモリセルトランジスタMNTでは、NMOSトランジスタのソース線がドレインに比べて低電位であるため、ソース接地状態となり、大きな電流駆動力を実現できる。一方、磁気抵抗素子TMRには、固定層PL側から自由層FL側へ電流が流れる。電子の流れは、電流の流れの反対方向であるため、自由層FL側から固定層PL側に流れる。この向きに電子が流れると、自由層FLのスピンの向きは固定層PLの向きと反対になる。逆に、平行状態に書き換える場合（→P）では、ソース線SLをビット線駆動レベルVBL、ビット線BLを低電位(VSS）に駆動する。これにより、磁気抵抗素子TMRには、自由層FL側から固定層PL側に電流が流れ、電子流れは、固定層PLから自由層FLに流れる。この電流の流れの場合、自由層FLのスピンの向きは、固定層PLの向きと同一方向になる。
次に、読み出し動作について説明する。読み出し動作では、素子に書き換え動作の起こらない程度の電圧、即ち、ビット線駆動レベル(VBL)より小さい読み出し電圧(VR)を磁気抵抗素子TMRに印加して、そのとき流れる電流により、セル状態を読み取る。このとき、より大きな電流を確保するために、先ほどの書き換え動作における反平行状態への書き換え動作と同様の向きに電圧を印加する。つまり、ビット線側に固定層PLが配置されるセル構成の場合には、ビット線BLをソース線SLに比べて、高電位に設定する。平行状態への書き換え必要電流に比べて、反平行状態への書き換え電流の方が大きいため、反平行書き換え方向で読み出すことにより、読み出し電流を大きくすることができ、高速読み出し動作が可能になるとともに、読み出し書き込み間のマージンが大きく出来る。
図6は、図4のセンスアンプブロックの回路図例である。本図では、ワード線とビット線の半分の交点にメモリセルMCが配置されているが、すべての交点に配置してもより。この場合のレイアウト図は後で述べる。センスアンプブロックSABは、ビット線・ソース線選択回路BLSELとビット線の微小信号を増幅するSA、メモリセルにデータを書き込むためのライトアンプWAが配置される。図6では、1つのセンスアンプ・ライトアンプに対して、4対のビット線・ソース線ペアが接続されている例であるが、これに限られるわけではない。1対のビット線・ソース線ペアに対してセンスアンプ・ライトアンプを接続してもよい。その場合、面積は大きくなるが、すべてのビット線に対してセンスアンプが接続されるため、一度に多量のデータを外部に出力するのに有利である。一方、4対、あるいは8対、16対など複数のビット線・ソース線ペアに対して1つのセンスアンプ・ライトアンプを配置すると、センスアンプ・ライトアンプ回路数を減らせるため、面積を低減できる利点がある。
図7は4対のビット線・ソース線ペアからビット線選択信号SEL0,SEL1,SEL2,SEL3によって、1対のビット線・ソース線対を選ぶビット線・ソース線選択回路例である。この回路には、さらに、イコライズ信号EQ0,EQ1,EQ2,EQ3とプリチャージ信号PCA0,PCA1,PCA2,PCA3により、ビット線とソース線を非選択時に所定の電圧VSに設定するためのイコライズMOSと、センスアンププリチャージ信号PCSAにより、読み出し時に所定の読み出し電圧（VR）に設定するプリチャージ回路も含まれている。本回路は図7に示したものに限られるわけではない。同様の機能を持つものであれば、他の回路構成でもかまわない。
図8は、センスアンプ回路例である。読み出しイネーブル信号RETは、アレーから選択されたビット線BLSAの読み出し電流をセンスアンプに伝えるためのスイッチを制御する信号である。センスアンプ活性化信号SAEは、読み出し電流を電圧変換した信号を増幅するためのクロスカップル回路を活性化するための信号である。クロスカップルのソースに配置された2つのNMOSトランジスタの一方のゲートには、メモリセルの読み出し電流を反映した電圧が入力される。他方には、反平行状態と平行状態の電流の平均電流を流すリファレンス電流を反映した電圧が入力される。クロスカップル部は、外部へとデータを出力するために一時的にデータを保持するとともに、外部からのデータを書き込み動作のために保持する。
図9は、メモリセルへのデータを書き込むためのライトアンプ回路例を示している。本回路は、センスアンプのクロスカップル部に保持されたデータと書き込み活性化信号YSWEによって、ビット線とソース線を所定の電圧、低電位（VSS）あるいはビット線駆動レベルVBLに駆動する。
次にこれらの回路を用いた場合の読み出し動作について説明する。図10は読み出し動作のタイミング図を示している。読み出し動作では、読み出しコマンドが入力された後、アレー内のビット線BLとソース線をイコライズしているMOSのゲート信号イコライズEQ0,EQ1,EQ2,EQ3のうち、読み出しアドレスに対応したイコライズ信号がイコライズを終了するように遷移する。図では、'H'状態から'L'に遷移する。これと同時に読み出しビット線に対応したビット線選択信号SEL0,SEL1,SEL2,SEL3のいずれかが選択状態（‘H'）に遷移する。これにより、選択されたビット線BLは、読み出し電圧VRにプリチャージされる。その後、センスアンププリチャージ信号SAPCが非活性化状態（'L'）になる。その後、入力アドレスに対応したワード線が選択される。このとき、ビット線BLはメモリセルの磁気抵抗素子TMRのスピン状態が反平行状態（AP）の場合には、抵抗値が大きいため読み出し電流が小さくなり、読み出しレベルVRからの変化量が小さくVR付近を維持し、平行状態（P）の場合には、抵抗値が小さいため読み出し電流が大きくなり、読み出しレベルVRからの変化量が大きくソース線レベルVSに近くに遷移する。ワード線とほぼ同時に読み出しイネーブル信号RETが活性化して、センスアンプへの入力GTは'H'状態から低電圧側に遷移する。このとき、リファレンス側の入力GBは低抵抗状態と高抵抗状態の平均となる電流がダミーセルなどにより入力される。そのため、メモリセルが平行状態（P）（低抵抗）の場合には、センスアンプ入力GTはリファレンス側入力GBに比べて低電位となり、反平行状態（AP）（高抵抗）の場合には、センスアンプ入力GTはリファレンス側入力GBに比べて高電位となる。その後、読み出しイネーブル信号が非選択状態になる前に、センスアンプ活性化信号SAETが活性化される。これにより、センスアンプ入力GT/GBの微小信号がセンスアンプ出力SAOT/Bにおいて、所定の電圧振幅VBLまで増幅され、カラム選択動作に移る。カラム選択動作では、カラム選択信号YSが活性化されることで、共通I/O線にデータ出力され、最終的に外部にデータが出力される。読み出し動作が終了して、プリチャージ動作に入ると、ビット線とソース線をショートするイコライズ信号が活性化され、それと同時に、ビット線選択信号SELが非選択状態となる。それと前後して、ワード線が非活性化状態に遷移する。その後、センスアンププリチャージ信号SAPCによって、センスアンプ内ビット線SABLが所定のレベルにプリチャージされる。
次にライト動作について図11を用いて説明する。カラム選択動作までは、前述の読み出し動作と同様である。ただし、読み出し動作を行う必要がない場合には、センスアンプの活性化動作だけ行っていれば良い。図11では、それぞれ、平行状態から反平行状態へ書き換える動作（P→AP）と、反平行状態から平行状態へ書き換える動作（AP→P）の動作波形図を示している。カラム選択線YSが入力され、センスアンプにラッチされていたデータが反転したところから説明する。反転書き込みによって、反平行化書き込みセンスアンプでは、センスアンプ出力ノードSAOTは'H'を保持しセンスアンプ出力ノードSAOBは'L'状態を持されている。逆に平行化書き込みセンスアンプでは、センスアンプ出力ノードSAOTは'L'を保持しセンスアンプ出力ノードSAOBは'H'状態を持されている。その後、カラム書き込み信号YSWEが入力される。これによって、書き込み回路では、反平行化書き込みでは、ソース線を低電位（VSS）、ビット線BLをビット線駆動レベル（VBL）に駆動する。それによって、メモリセルトランジスタMNTは、NMOSのため、ソース線側が低電位（VSS）となり、ソース接地動作となり、電流駆動力が大きい動作となる。このとき、磁気抵抗素子では、固定層PLから自由層FLに電流が流れる。電子の流れは電流と反対方向であるので、自由層FLから固定層PLに流れることとなり、反平行書き込みが実行される。つまり、セルトランジスタの駆動力の大きな動作が反平行書き込み動作に対応する。この結果、書き込み動作に必要な電圧を低減でき、また、メモリセルトランジスタMNTを小型化でき、面積低減を実現できる。逆に、平行化書き込みでは、ビット線を低電位（VSS）、ソース線をビット線駆動レベル（VBL）に駆動する。このとき、磁気抵抗素子では、自由層FLから固定層FLに電流が流れる。電子の流れは電流と反対方向であるので、固定層PLから自由層FLに流れることとなり、平行書き込みが実行される。
本構成の利点について述べる。トンネル磁気抵抗素子TMRのビット線側に固定層が配置される場合にメモリセルトランジスタMNTにNMOSを用いることにより、大電流の必要な反平行化書き換え動作をメモリセルトランジスタMNTの電流駆動力の大きなソース接地動作で実現できる。これにより、メモリセル面積を縮小でき、書き換え時の必要電圧を低減できる。さらに、読み出し動作では、反平行化書き換え時と同じ方向に電圧を印加して読み出すことで、読み出し電流を大きくすることができ、高速動作と読み出しと書き換え電流マージンを大きく出来る利点がある。
次に、第1の実施例の変形例について述べる。本実施例は、磁気抵抗素子TMRの層の構成が図1、2、3と異なり、トランジスタ側に固定層PLが配置され、共通線（ビット線）側に自由層FLがある場合である。この場合、反平行化書き換え動作をメモリセルトランジスタのソース接地状態で実現するために、メモリセルトランジスタをPMOSで構成しているのが特長である。図12は、レイアウト図、図13は図12のA-A'間の断面図と周辺回路の断面図を示している。図14は、図12のB-B'間の断面図、C-C'間の断面図を示している。前述の実施例と比べて、ゲート電極GPがP型のポリシリコンを基本として構成され、拡散層LPがP型半導体領域で構成され、セルトランジスタがN型半導体領域NWEL中に形成され、トンネル磁気抵抗素子TMRの構成が上下反転している点が異なる。また、メモリセルトランジスタが形成されるN型半導体領域NWELは隣接するセンスアンプブロックSABのN型半導体領域NWELと共通にしても良いし、分離してもよい。共通化することで、N型半導体領域NWELの分離領域を削減でき、小面積化できる。また、分離することで、面積は増大するが、センスアンプブロックSABとメモリセル領域で基板電圧を独立に制御できる利点がある。それ以外については、前述の図1〜3と同様である。また、回路構成、動作波形図は、図4〜11と同様である。但し、メモリセルトランジスタをPMOSとしており、また、自由層FL、固定層PLの上下の位置関係が反対となっているためそれに併せて印加する電圧の極性を変える必要がある。
本構成の利点について述べる。メモリセルトランジスタにPMOSを用いた場合には、トンネル磁気抵抗素子TMRの構成をメモリセルトランジスタ側に固定層PLを配置し、共通線（ビット線）側に自由層FLを配置した構成により、大電流の必要な反平行化書き換え動作をメモリセルトランジスタの電流駆動力の大きなソース接地動作で実現できる。これにより、メモリセル面積を縮小でき、書き換え時の必要電圧を低減できる。さらに、読み出し動作では、反平行化書き換え時と同じ方向に電圧を印加して読み出すことで、読み出し電流を大きくすることができ、高速動作と読み出しと書き換え電流マージンを大きく出来る利点がある。
図１５〜１７に第１の実施例の別の変形例を示す。本構成は、ワード線とビット線のすべての交点にメモリセルが配置されており、メモリセル面積がワード線あるいはビット線の配線ピッチを２Fとしたときに6F2になり、さらなる小型化が出来る。図15は、レイアウト図、図16は図15のA-A'間の断面図と周辺回路の断面図を示している。図16は、図15のB-B'間の断面図、C-C'間の断面図を示している。
図１５に示すように、本レイアウトでは、ビット線BLとソース線を鏡像対称となるように配線し、その交点にソース線コンタクトSLCを配置している。拡散層Lはビット線BLと同様なパタンで形成されている。ソース線コンタクトSLCの配置されない拡散層LNの領域に下部電極コンタクトBECが配置され、下部電極コンタクトの上層に下部電極BEが形成される。下部電極BE上には、トンネル磁気抵抗素子TMRが形成される。トンネル磁気抵抗素子は、ビット線延伸方向がワード線延伸方向に比べて長い楕円あるいは、長方形で形成される。トンネル磁気抵抗TMRの上層には、ビット線BLが配線される。第1の実施例と同様にメモリセルトランジスタをPMOSで構成した場合には、反平行化電流を大きく確保するために、トンネル磁気抵抗TMRの構成として、トンネル膜TBとビット線BLの間に自由層FLが配置される構成が望ましい。逆に、トンネル膜TBとビット線の間に固定層PLが配置される場合には、反平行化電流を確保するために、メモリセルトランジスタにはNMOSを用いる構成が望ましい。
本構成の利点について述べる。メモリセルトランジスタにPMOSを用いた場合には、トンネル磁気抵抗素子TMRの構成をメモリセルトランジスタ側に固定層PLを配置し、共通線（ビット線）側に自由層FLを配置した構成あるいは、共通線側に固定層が配置される場合はメモリセルトランジスタにNMOSを用いることにより、大電流の必要な反平行化書き換え動作をメモリセルトランジスタの電流駆動力の大きなソース接地動作で実現できる。これにより、メモリセル面積を縮小でき、書き換え時の必要電圧を低減できる。さらに、メモリセル面積を最小6F2まで低減できる。さらに、読み出し動作では、反平行化書き換え時と同じ方向に電圧を印加して読み出すことで、読み出し電流を大きくすることができ、高速動作と読み出しと書き換え電流マージンを大きくできる利点がある。
図１８〜２１に第１の実施例の別の変形例を示す。本構成は、隣接するメモリセルでビット線BLとソース線を入れ替えて接続して、配線構成を簡素化しているのが特徴である。メモリセル面積は、第1の実施例と同様に８F２で構成される。図18は、レイアウト図、図19は図18のA-A'間の断面図と周辺回路の断面図を示している。図20は、図18のB-B'間の断面図、C-C'間の断面図を示している。図21は、図18の回路図を示している。図１８は、メモリセルトランジスタをNMOSトランジスタで構成した例である。ソース線コンタクトSLCは2つのメモリセルで共有化することで、面積を低減している。トランジスタの拡散層のうち、ソース線コンタクトSLCが配置されない側には、下部電極コンタクトBECが配置される。下部電極コンタクト上には、下部電極BEが配置される。下部電極BE上には、トンネル磁気抵抗素子TMRが配置される。図18では、自由層FLがトンネル膜に対して、トランジスタ側に配置され、固定層PLがトンネル膜TBに対してビット線側に配置されている。トンネル磁気抵抗素子TMR上には、上部電極TEが配置される。上部電極TEは、同一ビット線上の隣接するメモリセルと共通に接続されると共に、隣接ビット線のソース線コンタクトSLCと接続され、T字型の形状となる。これにより、特定のビット線BLとそれと隣接ビット線BLに接続されたメモリセルのソース線SLが接続されることで、配線本数を低減でき、配線パタンを容易にすることができる。
本メモリアレー構成に対応したビット線・ソース線選択回路BLSELについて図22を用いて説明する。本回路例では、4本のビット・ソース共通線のうち、1本をセンスアンプ内ビット線SABLに接続し、対となるビット・ソース共通線をセンスアンプ内ソース線SLSAに接続する。メモリアレーから引き出されたビット・ソース共通線対SL0BL1とSL1BL0及びSL2BL3とSL3BL2は、片方がソース線となるとき他方がビット線の役割を担う。例えば、ビット・ソース共通線SL0BL1がソース線となるとき、SL1BL0はビット線となり、それぞれセンスアンプ内ソース線SLSA、センスアンプ内ビット線SABLに接続される。このとき、対応するアレープリチャージ信号としてPCA0、ビット線選択信号としてSEL0、イコライズ信号EQ0が駆動される。逆にビット・ソース共通線SL0BL1がビット線となるとき、SL1BL0はソース線となり、それぞれセンスアンプ内ソース線SLSA、センスアンプ内ビット線SLBLに接続され、対応するアレープリチャージ信号としてPCA1、ビット線選択信号としてSEL1、イコライズ信号EQ1が駆動される。ビット・ソース共通線対SL2BL3、SL3BL2についても同様である。そのほかの読み出し動作・書き込み動作については、前述の実施例１と同様である。
本構成の利点について述べる。前述の実施例１及び実施例1の変形例と同様に、書き換えに大きな電流の必要な反平行書き込み動作をソース接地動作で実現できるため、メモリセル面積を低減できる。また、読み出し動作を反平行書き込み動作と同じ方向で読み出すことにより、読み出しマージンを向上できる。さらに、隣接するセルでビット線とソース線を共有化することにより配線構成を簡略化できる利点がある。
第2の実施例について図23〜25を用いて説明する。本構成では、メモリセルを構成するトンネル磁気抵抗素子TMRの下部に、書込み時に書き込み電流を低減するための磁界を励起するための書き込みビット線WBLを配置した構成である。これにより、通常のスピン注入磁化反転の際の電流に比べて、トンネル磁気抵抗素子TMRに流す電流を低減でき、メモリセルトランジスタを小型化することができると共に、書込み時の駆動電圧を低減できる利点がある。図23は、第2の実施例のメモリセルアレーのレイアウト例である。メモリセル面積は、最小サイズで8F2になる。本実施例では、下部電極コンタクトに対してワード線延伸方向にトンネル磁気抵抗TMRがずれて配置され、そのトンネル磁気抵抗TMRが形成される下部電極の下層には、ビット線に平行かつワード線に直交する方向に、書き込みビット線が配線される。この書き込みビット線により励起する磁界を用いて書き込み時に必要なトンネル磁気抵抗素子に流す電流を低減する。以下、構成について詳細を説明する。図23はメモリセルトランジスタをNMOSで構成した例である。拡散層LNでソース線コンタクトSLCは隣接するメモリセルで共有化して面積を低減している。メモリセルトランジスタのソース線コンタクトが配置されない拡散層LNには、下部電極コンタクトBECが配置される。下部電極コンタクトBEC上には、トンネル磁気抵抗素子TMRが配置される下部電極BEが配置される。トンネル磁気抵抗TMRは、図23〜25では、ビット線側に固定層PLが配置され、NMOSトランジスタ側に自由層FLが配置されている。これにより、大電流の必要な反平行書き込み動作をトランジスタの電流駆動力の大きなソース接地動作で実現でき、メモリセル面積を小さくすることが可能となる。さらに、書き込み動作時に必要な電圧を低減でき、低消費電力化を実現できる。下部電極BEは下部電極コンタクトBECに対して、ワード線延伸方向に伸びた形状となっている。トンネル磁気抵抗素子TMRは、下部電極コンタクトBECの直上ではなく、ワード線延伸方向に張り出た領域に形成される。トンネル磁気抵抗素子TMRの下部には、隣接するメモリセルのソース線コンタクトとの間に、書き込みビット線WBLが配線される。書き込みビット線と下部電極の間の距離は、書き込みビット線WBLにより、より強い磁界を磁気抵抗素子TMRに加えるために、短い距離にすることが望ましい。なお、書き込みビット線WBLは、ワード線WLと平行方向に延在しても、ビット線BLと平行方向に延在しても磁気抵抗素子TMRに書換えをアシストするための磁界を加えることが出来る。しかし、ビット線BLに平行に延在することでコンタクトを避ける必要がなくなり、面積の低減、レイアウトの容易化が実現できる。トンネル磁気抵抗の上部には、ビット線BLが配線される。ソース線SLCコンタクト上には、ソース線がビット線と平行に配線される。ここで、図24〜25では、ソース線は、ビット線に比べて上層で配線されているが、トランジスタに近い層で配線してもかまわない。その場合には、図25のようなソース線コンタクトと下部電極コンタクトBECの間の狭い領域に書き込みビット線を配線する必要がなくなるため、配線が容易になる利点がある。
次に書き込み動作について図26を用いて説明する。書き込み動作では、前述の実施例と同様に、平行に配線されたソース線SLとビット線を、平行化書き込み動作では、ソース線SLをビット線駆動レベルVBL,ビット線BLを低電位（VSS）に駆動する。このとき同時に書き込みビット線WBLに電流を流す。書き込みビット線WBLに流す電流の向きは、トンネル磁気抵抗素子TMRに任意の磁界が印加されればよいので、いずれの方向でもかまわない。逆に、反平行化書き込み動作では、ビット線BLをビット線駆動レベル（VBL）、ソース線SLを低電位（VSS）に駆動する。このとき同時に書き込みビット線WBLに電流を流す。書き込みビット線WBLに流す電流の向きは、トンネル磁気抵抗素子TMRに任意の磁界が印加されればよいので、どちらでもよい。これにより、外部から磁界が印加されるため、トンネル磁気抵抗素子TMRに直接流す電流を低減でき、メモリセルトランジスタの必要駆動電流を低減できる。書き込み動作が終了すると同時に、ビット線BLとソース線SLの駆動をやめ、さらに書き込みビット線WBLへの電流挿印を停止する。読み出し動作では、書き込みビット線に電流を挿印しないことにより、書き換えに必要な電流が大きくなるため、読み出し時の電流では誤って書き換えが起こることを防止できる。
本構成の利点について述べる。前述の実施例１と同様に、書き換えに大きな電流の必要な反平行書き込み動作をソース接地動作で実現できるため、メモリセル面積を低減できる。また、書込み時に隣接するライトビット線が励起する磁界を印加することで、書き換え時にトンネル磁気抵抗素子TMRに流す電流を低減でき、メモリセル面積の低減、動作電圧の低減が実現できる。また、読み出し動作を反平行書き込み動作と同じ方向で読み出すことにより、読み出しマージンを向上できる上に、書き込みビット線に電流を印加しないと書き換えに必要な電流が大きくなるため、さらに読み出しマージンを向上できる。
第2の実施例の別の変形例を図27に示す。本構成は、トンネル磁気抵抗TMRの周りに、ヒータHEATERを配置しているのが特徴である。このヒーターHEATERは、トンネル磁気抵TMRの自由層FLのスピンを書き換える際に、トンネル磁気抵抗TMRを熱することで、書き換え必要電流を低減する。
さらに、本実施例では、メモリセルトランジスタを縦型MOSで構成している。これによりメモリセル面積を4F2まで低減できる。
メモリセル構成の詳細について図27を用いて説明する。メモリセルMCは基板P-subに対して垂直方向にn+-p-n+の半導体接合からなり、p型半導体pの周囲にワード線WLとなるゲート電極GAが配置され、縦型のNMOSトランジスタを構成している。半導体接合のうち基板P-Sub側のn+領域は、P型半導体PWEL中のn型拡散層LNに接続される。この拡散層LNはソース線SLとなる。ソース線SLはゲートGAに対して直交する方向に配線される。ソース線SLと反対側のn+領域は、トンネル磁気抵抗素子TMRの下部電極に接続される。下部電極上には、トンネル磁気抵抗素子TMRが配置される。ここで、図では、トンネル磁気抵抗素子TMRは、基板側から自由層FLトンネル膜TB、固定層PLで構成される。さらに、トンネル磁気抵抗の周囲を囲うように書き込み動作時に発熱するヒーターHEATERが配置される。このヒーター線HEATERは、ワード線WL（ゲートGA）と平行して配線される。磁気抵抗素子TMR上には、ビット線BLが配線される。ビット線BLはヒーター線HEATER,ワード線WL（ゲートGA）と直交する方向で、ソース線SLと平行な方向に配線される。
次に書き換え動作について図28を用いて説明する。書き込み動作では、前述の実施例と同様に、平行に配線されたソース線SLとビット線を、平行化書き込み動作では、ソース線SLをビット線駆動レベルVBL,ビット線BLを低電位（VSS）に駆動する。このとき同時にヒーター線HEATERに電流を流し、トンネル磁気抵抗素子に熱を加える。これにより、トンネル磁気抵抗素子の自由層FLのスピンの向きを変えるのに必要なトンネル磁気抵抗自体に流す電流が低減できる。また、反平行化書き込み動作では、ビット線BLをビット線駆動レベルVBL、ソース線SLを低電位（VSS）に駆動する。このとき同時にヒーター線HEATERに電流を流し、トンネル磁気抵抗素子に熱を加える。これにより、トンネル磁気抵抗素子の自由層FLのスピンの向きをかえるのに必要なトンネル磁気抵抗素子TMRに直接流す電流を低減でき、メモリセルトランジスタの必要駆動電流を低減できる。書き込み動作が終了すると同時に、ビット線BLとソース線SLの駆動をやめ、さらにヒーター線HEATERへの電流挿印を停止する。電流挿印をやめることで、熱が拡散し、冷却される。読み出し動作では、ヒーター線への電流挿印を行なわないことにより、書き換えに必要な電流が大きくなるため、読み出し電流を大きくしても、誤って書き換え動作を行なうことが防止でき、読み出し動作を高速化できる。
本構成の利点について述べる。前述の実施例１及び実施例1の変形例と同様に、書き換えに大きな電流の必要な反平行書き込み動作をソース接地動作で実現できるため、メモリセル面積を低減できる。また、書込み時に隣接するヒーター線による発熱効果で、書き換え時にトンネル磁気抵抗素子TMRに流す電流を低減でき、メモリセル面積の低減、動作電圧の低減が実現できる。また、読み出し動作を反平行書き込み動作と同じ方向で読み出すことにより、読み出しマージンを向上できる上に、ヒーター線による発熱を起こさせないと書き換えに必要な電流が大きくなるため、さらに読み出しマージンを向上できる。
なお、実施例１においてもメモリセルトランジスタを縦型MOSで構成することによりメモリセルの面積を低減することが可能となる。また、本実施例において縦型MOSを実施例１のように通常のMOSを用いてもヒーターを有することにより、書込み時に隣接するヒーター線による発熱効果で、書き換え時にトンネル磁気抵抗素子TMRに流す電流を低減でき、メモリセル面積の低減、動作電圧の低減が実現できる。また、ヒーター線による発熱を起こさせないと書き換えに必要な電流が大きくなるため、さらに読み出しマージンを向上できる。
以上の実施例における電圧関係について述べる。読み出し電圧VRは、磁気抵抗素子の抵抗変化率が最も大きくなる0.5V程度が望ましい。また、ビット線駆動電圧VBLは1.2V程度が望ましく、ワード線選択レベルVWHは読み出し電流、書き込み電流を十分に大きくとるために、周辺回路電圧に比べて高い1.8Vや2.0Vが望ましい。周辺回路電圧VCLは1.2V程度がのぞましい。
また、本発明を適用するプロセスノードは、トンネル磁気抵抗素子TMRの素子サイズを50nmx100nm以下にすることが望ましいことから、最小加工寸法（ワード線あるいは、ビット線の配線ピッチのうち狭いほうの半分）が50nm以降のプロセスに適用するのが望ましい。
回路構成、及び、メモリセル断面構成は、ここに挙げたものに限られるわけではなく、同一の機能あるいは、同一の構成を実現するものであれば、異なる構成でもかまわない。
SL,SL0,SL1,SL2,SL3 ソース線、SLC ソース線コンタクト、BEC 下部電極コンタクト、BL、BL0,BL1、BL2,BL3 ビット線、BE 下部電極、TMR トンネル磁気抵抗素子、GP P型ポリシリコンゲート、LP P型拡散層、MC メモリセル、 FL 自由層、TB トンネル膜、PL 固定層、GN N型ポリシリコンゲート、LN N型拡散層、PWEL P型半導体領域、NWEL N型半導体領域、P-Sub P型基板 MCA メモリセルアレー、SABセンスアンプブロック、WD ワードドライバ EQ,EQ0,EQ1,EQ2,EQ3 イコライズ信号、SAE センスアンプ活性化信号 MNT NMOSメモリセルトランジスタ、WL ワード線、DWEL 基板中N型拡散層領域、BLSEL ビット線選択回路、BLSAセンスアンプ内ビット線、SLSA センスアンプ内ソース線、SA センスアンプ、WA ライトアンプ、PCA0,PCA1,PCA2,PCA3 アレープリチャージ回路、SEL0,SEL1,SEL2,SEL3 ビット線選択信号、PCSA センスアンププリチャージ信号、VS ソース線電位、VR 読み出しビット線レベル、VBL ビット線駆動電圧、RET 読み出しイネーブル信号、REF リファレンスレベル、GB/GT センスアンプゲート入力信号、SAOT/SAOB センスアンプ出力ノード、YSWE 書き込みイネーブル信号、VSS グランドレベル、YS カラム選択線、SL0BL1,SL1BL0,SL2BL3,SL3BL2,SLBL ビット・ソース共通線、WBL ライトビット線、HEATER TMR加熱線、GA ゲート電極、N＋ N+半導体領域、P P型半導体領域。
Claims (5)
- 複数のワード線と、
前記ワード線と交差する方向に配線される複数のビット線と、
前記ワード線と交差する方向に配線されるソース線と、
前記ワード線と前記ビット線の所定の交点に配置され、書換えにスピン注入磁化反転を用いたＭＲＡＭである複数のメモリセルとを具備し、
前記複数のメモリセルの夫々は、トンネル膜を挟んで自由層と固定層を有するトンネル磁気抵抗変化素子と、ゲートが前記ワード線に接続され、ソースが前記ソース線に接続され、ドレインが前記トンネル磁気抵抗素子の前記自由層側あるいは前記固定層のいずれかに接続されるMISFETを有し、
前記トンネル磁気抵抗素子の前記固定層あるいは、前記自由層のいずれかが前記ビット線に接続され、
読み出し動作において、前記固定層から前記自由層に向かって電流を流すことを特徴とする半導体装置。 - 請求項１において、
前記磁気抵抗素子は、前記ビット線よりも下層で前記ソース線よりも上層に形成されることを特徴とする半導体装置。 - 請求項１において、
前記自由層の電子スピン状態は、スピン注入磁化反転を利用して書き換えることを特徴とする半導体装置。 - 請求項３において、
前記ビット線に平行する書き込み磁界励起線が配線され、
書き込み動作において、前記書き込み磁界励起線に所定の方向に電流が流されることを特徴とする半導体装置。 - 請求項４において、
前記磁気抵抗素子は、前記ビット線と前記ソース線よりも下層に形成されることを特徴とする半導体装置。
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