KR101291925B1 - 반도체 장치 - Google Patents

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KR101291925B1
KR101291925B1 KR1020070018598A KR20070018598A KR101291925B1 KR 101291925 B1 KR101291925 B1 KR 101291925B1 KR 1020070018598 A KR1020070018598 A KR 1020070018598A KR 20070018598 A KR20070018598 A KR 20070018598A KR 101291925 B1 KR101291925 B1 KR 101291925B1
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겐찌 이또
히로마사 다까하시
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 스핀 주입 자화 반전을 이용한 MRAM에서, 미세한 메모리 셀에서 충분한 재기입 동작을 실현함과 함께, 판독 디스터브를 억제하면서 판독 전류를 크게 취한다. 터널 자기 저항 소자의 자유층이 비트선측에 있는 경우, PM0S 트랜지스터를 이용하고, 터널 자기 저항 소자의 고정층이 비트선측에 있는 경우, NMOS 트랜지스터를 이용해서, 반평행화 재기입을 소스 접지에 의해 행한다. 판독 동작을 반평행 재기입 방향에서 판독함으로써, 판독 기입 동작 마진을 향상한다.
스핀 주입, 자화 반전, 판독, 기입, 동작 마진, 반평행화, 트랜지스터

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 도시하는 메모리 셀 레이아웃도.
도 2는 제1 실시예의 메모리 셀 및 센스 앰프 블록의 단면도.
도 3은 제1 실시예의 메모리 셀의 단면도.
도 4는 제1 실시예의 메모리 셀의 회로도예.
도 5는 제1 실시예의 동작 파형도예.
도 6은 제1 실시예의 메모리 셀의 다른 회로도예.
도 7은 센스 앰프부의 비트선 선택 회로도예.
도 8은 센스 앰프 회로예.
도 9는 라이트 앰프 회로예.
도 10은 제1 실시예의 판독 동작 파형도예.
도 11은 제1 실시예의 기입 동작 파형도예.
도 12는 제1 실시예의 변형예의 메모리 셀 레이아웃도.
도 13은 제1 실시예의 변형예의 메모리 셀 및 센스 앰프 블록의 단면도.
도 14는 제1 실시예의 변형예의 메모리 셀의 단면도.
도 15는 제1 실시예의 다른 변형예의 메모리 셀 레이아웃예.
도 16은 제1 실시예의 다른 변형예의 메모리 셀 및, 센스 앰프 블록의 단면 도.
도 17은 제1 실시예의 다른 변형예의 메모리 셀의 단면도.
도 18은 제1 실시예의 다른 변형예의 메모리 셀 레이아웃예.
도 19는 제1 실시예의 다른 변형예의 메모리 셀 및 센스 앰프 블록의 단면도.
도 20은 제1 실시예의 다른 변형예의 메모리 셀 단면도.
도 21은 도 18에 대응한 메모리 셀 어레이의 회로도예.
도 22는 도 18에 대응한 센스 앰프부의 비트선 선택 회로도예.
도 23은 제2 실시예의 메모리 셀 레이아웃예.
도 24는 제2 실시예의 메모리 셀 및 센스 앰프 블록의 단면도.
도 25는 제2 실시예의 메모리 셀의 단면도.
도 26은 제2 실시예의 기입 동작 파형도예.
도 27은 제2 실시예의 변형예의 메모리 셀 단면도.
도 28은 제2 실시예의 변형예의 동작 파형도.
도 29는 터널 자기 저항 소자의 구성.
도 30은 터널 자기 저항 소자의 스핀 주입 자화 반전을 설명하는 도면.
도 31은 터널 자기 저항 소자의 재기입 특성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
SL, SL0, SL1, SL2, SL3: 소스선
SLC: 소스선 컨택트
BEC: 하부 전극 컨택트
BL, BL0, BL1, BL2, BL3: 비트선
BE: 하부 전극
TMR: 터널 자기 저항 소자
GP: P형 폴리실리콘 게이트
LP: P형 확산층
MC: 메모리 셀
FL: 자유층
TB: 터널막
PL: 고정층
GN: N형 폴리실리콘 게이트
LN: N형 확산층
PWEL: P형 반도체 영역
NWEL: N형 반도체 영역
P-Sub: P형 기판
MCA: 메모리 셀 어레이
SAB: 센스 앰프 블록
WD: 워드 드라이버
EQ, EQ0, EQ1, EQ2, EQ3: 이퀄라이즈 신호
SAE: 센스 앰프 활성화 신호
MNT NMOS: 메모리 셀 트랜지스터
WL: 워드선
DWEL: 기판 중 N형 확산층 영역
BLSEL: 비트선 선택 회로
BLSA: 센스 앰프 내 비트선
SLSA: 센스 앰프 내 소스선
SA: 센스 앰프
WA: 라이트 앰프
PCA0, PCA1, PCA2, PCA3: 어레이 프리차지 신호
SEL0, SEL1, SEL2, SEL3: 비트선 선택 신호
PCSA: 센스 앰프 프리차지 신호
VS: 소스선 전위
VR: 판독 비트선 레벨
VBL: 비트선 구동 전압
RET: 판독 인에이블 신호
REF: 레퍼런스 레벨
GB/GT: 센스 앰프 게이트 입력 신호
SAOT/SAOB: 센스 앰프 출력 노드
WE: 기입 인에이블 신호
VSS: 그라운드 레벨
YS: 컬럼 선택선
SL0BL1, SL1BL0, SL2BL3, SL3BL2, SLBL: 비트·소스 공통선
WBL: 라이트 비트선
HEATER TMR: 가열선
GA: 게이트 전극
N+: N+ 반도체 영역
P: P형 반도체 영역
[특허 문헌 1] 일본 특개 2005-116923호 공보
[비특허 문헌 1] 2005 1nternational Electron Device Meeting Technical Digest Papers pp.473-476 SpRAM
본 발명은, 반도체 장치에 관한 것으로, 특히, 자기 저항 변화를 이용한 메모리 셀의 기입 제어 방법, 특히, 전류 방향에 의해 정보를 재기입하는 자기 저항 변화형 메모리에 관한 것이다.
불휘발성 메모리 중에서, 자기 저항 변화를 이용한 MRAM(Magnetoresistive Random Access Memory)은, 고속 동작이 가능한 RAM으로서의 가능성이 있다. 종래의 RAM의 셀 구성은, 1개의 터널 자기 저항 소자 TMR과 판독용의 선택 트랜지스터 MCT, 기입 워드선 WWL과 비트선 BL, 소스선 SL로 이루어진다. 도 28에 도시하는 바와 같이, 터널 자기 저항 소자 TMR에는, 적어도 2개의 자성층이 있고, 한쪽은, 스핀의 방향이 고정되어 있는 고정층 PL, 다른쪽은 스핀의 방향이 고정층에 대하여, 평행 상태, 반평행 상태의 2가지 상태를 취하는 자유층 FL로 이루어진다. 정보의 기억은, 이 자유층의 스핀의 방향에서 기억하고, 터널 자기 저항 소자의 전기 저항이 반평행 상태에서 고저항 상태로 되고, 평행 상태에서 저저항 상태로 된다. 판독 동작에서는, 터널 자기 저항 소자 TMR의 저항의 대소를 판독한다. 한편, 재기입 동작에서는, 기입 워드선 WWL과 비트선 BL에 전류를 흘려, 그때에 터널 자기 저항 소자 TMR에서 여기하는 합성 자장에 의해, 자유층의 스핀의 방향을 제어한다. 그러나, 이 재기입 방법에서는, 터널 자기 저항 소자 TMR이 미세화함과 함께, 재기입에 필요한 자장의 크기가 커지기 때문에, 기입 워드선과 비트선에 흘리는 전류도 커지는 문제가 있다. 그에 대하여, 비특허 문헌 1에서 소개되어 있는 터널 자기 저항 소자 TMR에 수직으로 전류를 흘림으로써 자유층의 스핀의 방향을 바꾸는 스핀 주입 자화 반전 기술을 이용한 MRAM(Spin RAM)이 보고되어 있다. 이 재기입 방식은, 도 29에 도시하는 바와 같이, 고정층, 터널막, 자유층에 수직 방향의 전류에 의해, 자유층의 스핀의 방향을 제어할 수 있다. 그 때문에, 재기입에 필요한 전류가 터널 자기 저항 소자 TMR의 크기에 비례하기 때문에, 미세화와 함께 재기입 전류를 저감할 수 있어, 스케일러빌러티의 점에서 우수하다.
그러나, 스핀 주입형 MRAM에서도, 현재의 재기입에 필요 전류 밀도는, 1× 106∼107A/㎤ 필요하고, 이를 5㎚×100㎚의 소자에서 생각한 경우에는, 50㎂의 전류가 필요해져, 최소 가공 치수의 MOS 트랜지스터에 의해 구동할 수 있는 전류과 동일한 레벨이다. 그 때문에, 최소 가공 치수의 트랜지스터를 이용한 경우, 재기입 동작에서는, 데이터에 따라, MOS 트랜지스터의 소스 드레인간에 인가되는 전압의 방향도 서로 다르기 때문에, 전압 인가의 방향에 의해서는, MOS 트랜지스터의 기판 전위가 상승하고, 임계값 전압이 상승하기 때문에, 재기입 전류를 확보할 수 없게 된다. 또한, 도 31에 도시하는 바와 같이, 스핀 주입 자화 반전에서는, 반평행 상태로 하는 전류쪽이, 평행화하는 전류에 비해 크다. 그 때문에, 재기입 전류를 확보할 수 있도록, 메모리 셀 면적을 크게 하여야 한다.
그래서, 본원 발명의 목적은, 자기 저항 소자를 이용한 MRAM에서, 재기입에 스핀 주입 자화 반전 기술을 이용한 MRAM에서, 미세한 메모리 셀 트랜지스터에서 최대의 재기입 전류를 공급할 수 있는 메모리 셀 구성을 제공하고, 저전류에서 재기입을 실현하면서, 판독 동작에서의 판독 전류를 크게 취해, 재기입 동작 및 판독 동작의 안정화를 도모하는 것이다.
상기 과제를 해결하기 위한 주요한 수단은 이하와 같다.
첫번째로 스핀 주입 자화 반전 기술을 이용한 MRAM에서, 터널 자기 저항막의 자유층이 고정층에 비해, NMOS 메모리 셀(1), 트랜지스터의 드레인측에 접속되고, 고정층이 자유층에 비해, 공통 배선측에 배치되어 있다.
두번째로 메모리 셀 트랜지스터가 PMOS인 경우에는, 터널 자기 저항막의 자유층이 고정층에 비해 PMOS 트랜지스터의 드레인 혹은 소스측에 접속되고, 자유층이 고정층에 비해 공통 배선측에 배치되어 있다.
세번째로 스핀 주입 자화 반전을 일으키기 쉽게 하기 위해, 터널 자기 저항 소자의 주위에 워드선과 평행하게 외부로부터 인가되는 전류에 의해 발열하는 저항체가 배치된다.
네번째로 판독 동작에서는, 자유층의 스핀의 방향이 반평행 상태로 하는 방향으로 전압을 인가한다.
<실시예>
이하, 본 발명의 실시예에 대해 도면을 이용해서 상세히 설명한다. 실시예의 각 기능 블록을 구성하는 회로 소자는, 특히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 의해, 단결정 실리콘과 같은 반도체 기판 상에 형성된다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 회로 기호는 화살표를 붙이지 않는 것은 N형 MOSFET(NMOS)를 나타내고, 화살표를 붙인 P형 MOSFET(PMOS)와 구별된다. 이하 MOSFET를 부르기 위해 간략화해서 MOS라고 부르기로 한다. 단, 본원 발명은 금속 게이트와 반도체층 사이에 형성된 산화막 절연막을 포함하는 전계 효과 트랜지스터만에 한정되는 것은 아니라 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 일반적인 FET를 이용한 회로에 적용된다. 도면에는 MOS 트랜지스터의 기판 전위의 접속은 특히 명기하고 있지 않지만, MOS 트랜지스터가 정상 동작 가능한 범위이면, 그 접속 방법은 특별히 한정하지 않는다. 또한, 특별히 예고가 없는 경우, 신호의 로우 레벨을 ‘0’, 하이 레벨을 ‘1’로 한다.
<실시예 1>
본 발명의 제1 실시예에 대해 설명한다. 본 구성의 메모리 셀은, 메모리 셀을 N형 MOS 트랜지스터와 터널 자기 저항 소자 TMR로 구성하고 있다. 본 구성의 특징은, 메모리 셀 트랜지스터 MNT가 NMOS 트랜지스터인 경우에, 터널 자기 저항 소자 TMR의 자유층 FL과 고정층 PL의 배치가, 트랜지스터측에 자유층 FL이 배치되고, 공통 배선, 여기에서는, 비트선 BL측에 고정층 PL이 배치된다. 본 구성에서는, 평행화 동작에 비해 큰 전류가 필요한 반평행화 기입 동작을, 전류 구동력이 커지는 소스 접지에 의해 행할 수 있다. 또한, 판독 동작에서, 반평행화 재기입 방향과 동일한 방향으로 전압을 인가해서, 오재기입을 방지하면서 판독 전류를 크게 하고 있다. 도 1은, 본 발명의 실시예 1을 도시한 메모리 셀 어레이의 레이아웃도이다. 메모리 셀의 면적은, 워드선 혹은 비트선의 배선 피치를 2F로 한 경우 8F2이다. 또한, 도 2는 도 1의 A-A'간의 단면도와 주변 회로의 단면도를 도시하고 있다. 도 3은 B-B'간의 단면도, C-C'간의 단면도를 도시하고 있다. 메모리 셀 MC는, 1개의 PMOS 트랜지스터와 터널 자기 저항 TMR로 이루어진다. 워드선 WL은 트랜지스터의 게이트 GN에 접속된다. 게이트 재료는, N형 폴리실리콘이나 N형 폴리실리콘의 상부에 실리사이드 혹은, 텅스텐(W)이 적층되고, 저저항화되어 있다. 메모리 셀 트랜지스터 MNT는, P형의 반도체 영역 PWEL 중에 형성되는 P형 반도체 영 역은, 인접하는 센스 앰프 블록 내의 NMOS와 공통으로 구성함으로써, P형 반도체 영역 PWEL의 분리 영역을 형성할 필요가 없어지기 때문에, 면적을 저감할 수 있다. 또한, 메모리 셀 트랜지스터 MNT가 형성되는 P형 반도체 영역 PWEL을 센스 앰프 블록 내의 NMOS와 분리하여도 된다. 이 경우, 센스 앰프 블록 SAB와 메모리 셀 영역에서 기판 전압을 독립적으로 제어할 수 있는 이점이 있다. P형 반도체 영역 PWEL은, 기판 P-Sub 상에 형성된 N형 반도체 영역 DWEL 내에 형성된다. NMOS 트랜지스터의 확산층 LN의 한쪽에는, 소스선 컨택트 SLC가 배치된다. 소스선 컨택트는, 인접하는 메모리 셀 MC와 공유화하여 면적화하고 있다. 소스선 컨택트 상에는, 워드선과 직행하는 방향으로 소스선이 배선된다. 소스 컨택트가 배치되지 않는 확산층 LN에는, 터널 자기 저항 TMR에 접속되는 하부 전극 컨택트 BEC가 배치된다. 하부전극 컨택트 BEC는 터널 자기 저항이 배치되는 하부 전극 BE에 접속된다. 하부 전극 BE 상에는, 복수의 자성체막과 터널막으로 이루어지는 터널 자기 저항 TMR이 하부 전극 컨택트 BEC의 바로 위가 아니라, 어긋나게 해서 배치된다. 터널 자기 저항 TMR을 구성하는 각 층은 나노미터 오더의 두께 때문에, 평행성을 유지하는 것이 중요하고, 제조 공정상과 평평하게 만드는 것이 곤란한 컨택트의 바로 위로부터 어긋나게 해서 형성함으로써 제조가 용이해진다. 터널 자기 저항 TMR에는, 적어도 1층의 터널막 TB와 그 양측에 배치되는 고정층 PL과 자유층 FL이 포함된다. 자성체의 고정층 PL에서는, 내부의 전자의 스핀의 방향이 일정 방향으로 고정되어 있다. 한편, 자성체의 자유층 FL에서는, 내부의 전자의 스핀의 방향이 고정층에 대하여 평행·반평행 상태의 2가지 상태 중 어느 하나의 상태에 있다. 본 구성에서는, 터 널막 TB와 하부 전극 사이에 자유층 FL이 배치되고, 터널 자기 저항 TMR의 상층에 배선되는 비트선 BL과 터널막 TB 사이에 고정층 PL이 배치된다. 비트선은, 워드선과 직교하고, 소스선과 평행하게 배선된다. 터널 자기 저항 TMR은 비트선 배선 방향이 워드선 배선 방향에 비해 긴 장방형 혹은, 타원 형상으로 되어 있다. 종횡비가 서로 다른 형상으로 함으로써, 자유층의 자화를 고정층 PL에 대하여 평행·반평행 상태 이외의 방향으로 자화되기 어려운 자기적인 이방성이 나타나, 자유층 FL의 스핀 방향의 유지 특성이 좋아지는 이점이 있다.
도 4는, 본 메모리 셀 어레이의 레이아웃도를 회로도에 의해 도시한 것이다. 상술한 바와 같이, 워드선 WL에 대하여, 소스선 SL, 비트선 BL은 직교해서 배선된다. 본 도면에서는, 메모리 셀 MC는 워드선과 비트선의 교점의 절반에 배치되어 있지만, 모든 교점에 배치한 구성도 가능하다. 비트선 BL0, BL1, BL2, BL3 및, 소스선 SL0, SL1, SL2, SL3은, 센스 앰프 블록에 접속된다. 센스 앰프 블록은, 메모리 셀의 저항 상태를 판독하는 센스 앰프와, 메모리 셀의 스핀 상태를 재기입하는 라이트 앰프가 포함된다.
도 5에 재기입시의 비트선 BL과 소스선 SL과 워드선의 동작 타이밍도를 도시한다. 도 5의 (a)는 재기입 동작에서, 메모리 셀이 NMOS 트랜지스터인 경우, 비선택 상태는 저전압 상태에서, 외부, 혹은, 칩 내부에서 발행된 어드레스에 대응한 워드선 WL이 저전위 상태(VSS)로부터 고전위 상태(VWH)로 천이한다. 평행화 재기입에 비해 큰 전류가 필요한, 반평행 상태로 재기입하는 경우(→AP)에서는, 비트선을 비트선 구동 레벨 VBL로 소스선 SL을 저전위(VSS)로 구동한다. 이에 의해, 메 모리 트랜지스터 MNT에서는, NMOS 트랜지스터의 소스선이 드레인에 비해 저전위이기 때문에, 소스 접지 상태로 되어, 큰 전류 구동력을 실현할 수 있다. 한편, 자기 저항 소자 TMR에는, 고정층 PL측으로부터 자유층 FL측에 전류가 흐른다. 전자의 흐름은, 전류의 흐름의 반대 방향이기 때문에, 자유층 FL측으로부터 고정층 PL측으로 흐른다. 이 방향으로 전자가 흐르면, 자유층 FL의 스핀의 방향은 고정층 PL의 방향과 반대로 된다. 반대로, 평행 상태로 재기입하는 경우(→P)에서는, 소스선 SL을 비트선 구동 레벨 VBL, 비트선 BL을 저전위(VSS)로 구동한다. 이에 의해, 자기 저항 소자 TMR에는, 자유층 FL측으로부터 고정층 PL측으로 전류가 흐르고, 전자 흐름은, 고정층 PL로부터 자유층 FL로 흐른다. 이 전류의 흐름의 경우, 자유층 FL의 스핀의 방향은, 고정층 PL의 방향과 동일 방향으로 된다.
다음으로, 판독 동작에 대해 설명한다. 판독 동작에서는, 소자에 재기입 동작이 발생하지 않을 정도의 전압, 즉, 비트선 구동 레벨(VBL)보다 작은 판독 전압(VR)을 자기 저항 소자 TMR에 인가하고, 그때 흐르는 전류에 의해, 셀 상태를 판독한다. 이때, 보다 큰 전류를 확보하기 위해, 앞서 말한 재기입 동작에서의 반 평행 상태에의 재기입 동작과 마찬가지의 방향으로 전압을 인가한다. 즉, 비트선측에 고정층 PL이 배치되는 셀 구성의 경우에는, 비트선 BL을 소스선 SL에 비해, 고전위로 설정한다. 평행 상태에의 재기입 필요 전류에 비해, 반평행 상태에의 재기입 전류쪽이 크기 때문에, 반평행 재기입 방향에서 판독함으로써, 판독 전류를 크게 할 수가 있어, 고속 판독 동작이 가능하게 됨과 함께, 판독 기입간의 마진을 크게 할 수 있다.
도 6은, 도 4의 센스 앰프 블록의 회로도예이다. 도 6에서는, 워드선과 비트선의 절반의 교점에 메모리 셀 MC가 배치되어 있지만, 모든 교점에 배치하여도 된다. 이 경우의 레이아웃도는 나중에 설명한다. 센스 앰프 블록 SAB는, 비트선·소스선 선택 회로 BLSEL과 비트선의 미소 신호를 증폭하는 SA, 메모리 셀에 데이터를 기입하기 위한 라이트 앰프 WA가 배치된다. 도 6에서는, 1개의 센스 앰프·라이트 앰프에 대하여, 4쌍의 비트선·소스선 페어가 접속되어 있는 예이지만, 이에 한정되는 것은 아니다. 1쌍의 비트선·소스선 페어에 대하여 센스 앰프·라이트 앰프를 접속하여도 된다. 그 경우, 면적은 커지지만, 모든 비트선에 대하여 센스 앰프가 접속되기 때문에, 한번에 다량의 데이터를 외부에 출력하는데 유리하다. 한편, 4쌍, 혹은 8쌍, 16쌍 등 복수의 비트선·소스선 페어에 대하여 1개의 센스 앰프·라이트 앰프를 배치하면, 센스 앰프·라이트 앰프 회로수를 줄일 수 있기 때문에, 면적을 저감할 수 있는 이점이 있다.
도 7은 4쌍의 비트선·소스선 페어로부터 비트선 선택 신호 SEL0, SEL1, SEL2, SEL3에 의해, 1쌍의 비트선·소스선쌍을 선택하는 비트선·소스선 선택 회로예이다. 이 회로에는, 또한, 이퀄라이즈 신호 EQ0, EQ1, EQ2, EQ3과 프리차지 신호 PCA0, PCA1, PCA2, PCA3에 의해, 비트선과 소스선을 비선택시에 소정의 전압 VS로 설정하기 위한 이퀄라이즈 MOS와, 센스 앰프 프리차지 신호 PCSA에 의해, 판독시에 소정의 판독 전압(VR)으로 설정하는 프리차지 회로도 포함되어 있다. 본 회로는 도 7에 도시한 것에 한정되는 것은 아니다. 마찬가지의 기능을 갖는 것이면, 다른 회로 구성이어도 상관없다.
도 8은, 센스 앰프 회로예이다. 판독 인에이블 신호 RET는, 어레이로부터 선택된 비트선 BLSA의 판독 전류를 센스 앰프로 전달하기 위한 스위치를 제어하는 신호이다. 센스 앰프 활성화 신호 SAE는, 판독 전류를 전압 변환한 신호를 증폭하기 위한 클럭 커플 회로를 활성화하기 위한 신호이다. 클럭 커플의 소스에 배치된 2개의 NMOS 트랜지스터의 한쪽의 게이트에는, 메모리 셀의 판독 전류를 반영한 전압이 입력된다. 다른쪽에는, 반평행 상태와 평행 상태의 전류의 평균 전류를 흘리는 레퍼런스 전류를 반영한 전압이 입력된다. 클럭 커플부는, 외부에 데이터를 출력하기 위해 일시적으로 데이터를 유지함과 함께, 외부로부터의 데이터를 기입 동작을 위해 유지한다.
도 9는, 메모리 셀에의 데이터를 기입하기 위한 라이트 앰프 회로예를 도시하고 있다. 본 회로는, 센스 앰프의 클럭 커플부에 유지된 데이터와 기입 활성화 신호 YSWE에 의해, 비트선과 소스선을 소정의 전압, 저전위(VSS) 혹은 비트선 구동 레벨 VBL로 구동한다.
다음으로 이들 회로를 이용한 경우의 판독 동작에 대해 설명한다. 도 10은 판독 동작의 타이밍도를 도시하고 있다. 판독 동작에서는, 판독 커맨드가 입력된 후, 어레이 내의 비트선 BL과 소스선을 이퀄라이즈하고 있는 MOS의 게이트 신호 이퀄라이즈 EQ0, EQ1, EQ2, EQ3 중, 판독 어드레스에 대응한 이퀄라이즈 신호가 이퀄라이즈를 종료하도록 천이한다. 도 10에서는, ‘H’상태로부터 ‘L’로 천이한다. 이와 동시에 판독 비트선에 대응한 비트선 선택 신호 SEL0, SEL1, SEL2, SEL3 중 어느 하나가 선택 상태(‘H’)로 천이한다. 이에 의해, 선택된 비트선 BL은, 판독 전압 VR로 프리차지된다. 그 후, 센스 앰프 프리차지 신호 SAPC가 비활성화 상태(‘L’)로 된다. 그 후, 입력 어드레스에 대응한 워드선이 선택된다. 이때, 비트선 BL은 메모리 셀의 자기 저항 소자 TMR의 스핀 상태가 반평행 상태(AP)인 경우에는, 저항값이 크기 때문에 판독 전류가 작아지고, 판독 레벨 VR로부터의 변화량이 작아 VR 부근을 유지하고, 평행 상태(P)인 경우에는, 저항값이 작기 때문에 판독 전류가 커지고, 판독 레벨 VR로부터의 변화량이 커 소스선 레벨 VS에 가깝게 천이한다. 워드선과 거의 동시에 판독 인에이블 신호 RET가 활성화하여, 센스 앰프에의 입력 GT는 ‘H’상태로부터 저전압측으로 천이한다. 이때, 레퍼런스측의 입력 GB는 저저항 상태와 고저항 상태의 평균으로 되는 전류가 더미 셀 등으로부터 입력된다. 그 때문에, 메모리 셀이 평행 상태(P)(저저항)의 경우에는, 센스 앰프 입력 GT는 레퍼런스측 입력 GB에 비해 저전위로 되고, 반평행 상태(AP)(고저항)의 경우에는, 센스 앰프 입력 GT는 레퍼런스측 입력 GB에 비해 고전위로 된다. 그 후, 판독 인에이블 신호가 비선택 상태로 되기 전에, 센스 앰프 활성화 신호 SAET가 활성화된다. 이에 의해, 센스 앰프 입력 GT/GB의 미소 신호가 센스 앰프 출력 SAOT/B에서, 소정의 전압 진폭 VBL까지 증폭되어, 컬럼 선택 동작으로 이동한다. 컬럼 선택 동작에서는, 컬럼 선택 신호 YS가 활성화됨으로써, 공통 I/O선에 데이터 출력되어, 최종적으로 외부에 데이터가 출력된다. 판독 동작이 종료하여, 프리차지 동작에 들어가면, 비트선과 소스선을 쇼트하는 이퀄라이즈 신호가 활성화되고, 그와 동시에, 비트선 선택 신호 SEL이 비선택 상태로 된다. 그와 전후해서, 워드선이 비활성화 상태로 천이한다. 그 후, 센스 앰프 프리차지 신호 SAPC에 의해, 센스 앰프 내 비트선 SABL이 소정의 레벨로 프리차지된다.
다음으로 라이트 동작에 대해 도 11을 이용해서 설명한다. 컬럼 선택 동작까지는, 상술한 판독 동작과 마찬가지이다. 단, 판독 동작을 행할 필요가 없는 경우에는, 센스 앰프의 활성화 동작만 행하고 있으면 된다. 도 11에서는, 각각, 평행 상태로부터 반평행 상태에 재기입하는 동작(P→AP)과, 반평행 상태로부터 평행 상태로 재기입하는 동작(AP→P)의 동작 파형도를 도시하고 있다. 컬럼 선택선 YS가 입력되고, 센스 앰프에 래치되어 있던 데이터가 반전한 곳부터 설명한다. 반전 기입에 의해, 반평행화 기입 센스 앰프에서는, 센스 앰프 출력 노드 SAOT는 ‘H’를 유지하고 센스 앰프 출력 노드 SAOB는 ‘L’상태를 유지하고 있다. 반대로 평행화 기입 센스 앰프에서는, 센스 앰프 출력 노드 SAOT는 ‘L’을 유지하고 센스 앰프 출력 노드 SAOB는 ‘H’상태를 유지하고 있다. 그 후, 컬럼 기입 신호 YSWE가 입력된다. 이에 의해, 기입 회로에서는, 반평행화 기입에서는, 소스선을 저전위(VSS), 비트선 BL을 비트선 구동 레벨(VBL)로 구동한다. 그에 의해, 메모리 셀 트랜지스터 MNT는, NMOS이므로, 소스선측이 저전위(VSS)로 되고, 소스 접지 동작으로 되어, 전류 구동력이 큰 동작으로 된다. 이때, 자기 저항 소자에서는, 고정층 PL로부터 자유층 FL로 전류가 흐른다. 전자의 흐름은 전류와 반대 방향이기 때문에, 자유층 FL로부터 고정층 PL로 흐르게 되어, 반평행 기입이 실행된다. 즉, 셀 트랜지스터의 구동력이 큰 동작이 반평행 기입 동작에 대응한다. 이 결과, 기입 동작에 필요한 전압을 저감할 수 있고, 또한, 메모리 셀 트랜지스터 MNT를 소형화할 수 있어, 면적 저감을 실현할 수 있다. 반대로, 평행화 기입에서는, 비트선을 저전위(VSS), 소스선을 비트선 구동 레벨(VBL)로 구동한다. 이때, 자기 저항 소자에서는, 자유층 FL로부터 고정층 FL로 전류가 흐른다. 전자의 흐름은 전류와 반대 방향이기 때문에, 고정층 PL로부터 자유층 FL로 흐르게 되어, 평행 기입이 실행된다.
본 구성의 이점에 대해 설명한다. 터널 자기 저항 소자 TMR의 비트선측에 고정층이 배치되는 경우에 메모리 셀 트랜지스터 MNT에 NMOS를 이용함으로써, 대전류가 필요한 반평행화 재기입 동작을 메모리 셀 트랜지스터 MNT의 전류 구동력이 큰 소스 접지 동작에 의해 실현할 수 있다. 이에 의해, 메모리 셀 면적을 축소할 수 있어, 재기입시의 필요 전압을 저감할 수 있다. 또한, 판독 동작에서는, 반평행화 재기입시와 동일한 방향으로 전압을 인가해서 판독함으로써, 판독 전류를 크게 할 수가 있어, 고속 동작과 판독과 재기입 전류 마진을 크게 할 수 있는 이점이 있다.
다음으로, 제1 실시예의 변형예에 대해 설명한다. 본 실시예는, 자기 저항 소자 TMR의 층의 구성이 도 1, 2, 3과 달리, 트랜지스터측에 고정층 PL이 배치되고, 공통선(비트선)측에 자유층 FL이 있는 경우이다. 이 경우, 반평행화 재기입 동작을 메모리 셀 트랜지스터의 소스 접지 상태에서 실현하기 때문에, 메모리 셀 트랜지스터를 PMOS로 구성하고 있는 것이 특징이다. 도 12는 레이아웃 도, 도 13은 도 12의 A-A'간의 단면도와 주변 회로의 단면도를 도시하고 있다. 도 14는, 도 12의 B-B'간의 단면도, C-C'간의 단면도를 도시하고 있다. 상술한 실시예와 비교해서, 게이트 전극 GP가 P형의 폴리실리콘을 기본으로 하여 구성되고, 확산층 LP가 P형 반도체 영역에서 구성되고, 셀 트랜지스터가 N형 반도체 영역 NWEL 중에 형성되고, 터널 자기 저항 소자 TMR의 구성이 상하 반전하고 있는 점이 다르다. 또한, 메모리 셀 트랜지스터가 형성되는 N형 반도체 영역 NWEL은 인접하는 센스 앰프 블록 SAB의 N형 반도체 영역 NWEL과 공통으로 하여도 되고, 분리하여도 된다. 공통화함으로써, N형 반도체 영역 NWEL의 분리 영역을 삭감할 수 있어, 소면적화할 수 있다. 또한, 분리함으로써, 면적은 증대하지만, 센스 앰프 블록 SAB와 메모리 셀 영역에서 기판 전압을 독립해서 제어할 수 있는 이점이 있다. 그 이외에 대해서는, 상술한 도 1 내지 도 3과 마찬가지이다. 또한, 회로 구성, 동작 파형도는, 도 4 내지 도 11과 마찬가지이다. 단, 메모리 셀 트랜지스터를 PMOS로 하고 있고, 또한, 자유층 FL, 고정층 PL의 상하의 위치 관계가 반대로 되어 있기 때문에 그와 더불어 인가하는 전압의 극성을 바꿀 필요가 있다.
본 구성의 이점에 대해 설명한다. 메모리 셀 트랜지스터에 PMOS를 이용한 경우에는, 터널 자기 저항 소자 TMR의 구성을 메모리 셀 트랜지스터측에 고정층 PL을 배치하고, 공통선(비트선)측에 자유층 FL을 배치한 구성에 의해, 대전류가 필요한 반평행화 재기입 동작을 메모리 셀 트랜지스터의 전류 구동력이 큰 소스 접지 동작에 의해 실현할 수 있다. 이에 의해, 메모리 셀 면적을 축소할 수 있어, 재기입시의 필요 전압을 저감할 수 있다. 또한, 판독 동작에서는, 반평행화 재기입 시와 동일한 방향으로 전압을 인가해서 판독함으로써, 판독 전류를 크게 할 수 있어, 고속 동작과 판독과 재기입 전류 마진을 크게 할 수 있는 이점이 있다.
도 15 내지 도 17에 제1 실시예의 다른 변형예를 도시한다. 본 구성은, 워 드선과 비트선의 모든 교점에 메모리 셀이 배치되어 있고, 메모리 셀 면적이 워드선 혹은 비트선의 배선 피치를 2F로 하였을 때에 6F2로 되어, 한층 더 소형화를 할 수 있다. 도 15는 레이아웃도, 도 16은 도 15의 A-A'간의 단면도와 주변 회로의 단면도를 도시하고 있다. 도 16은, 도 15의 B-B'간의 단면도, C-C'간의 단면도를 도시하고 있다.
도 15에 도시하는 바와 같이, 본 레이아웃에서는, 비트선 BL과 소스선을 거울상 대칭으로 되도록 배선하고, 그 교점에 소스선 컨택트 SLC를 배치하고 있다. 확산층 L은 비트선 BL과 마찬가지의 패턴으로 형성되어 있다. 소스선 컨택트 SLC이 배치되지 않은 확산층 LN의 영역에 하부 전극 컨택트 BEC가 배치되고, 하부 전극 컨택트의 상층에 하부 전극 BE가 형성된다. 하부 전극 BE 상에는, 터널 자기 저항 소자 TMR이 형성된다. 터널 자기 저항 소자는, 비트선 연신 방향이 워드선 연신 방향에 비해 긴 타원 혹은, 장방형으로 형성된다. 터널 자기 저항 TMR의 상층에는, 비트선 BL이 배선된다. 제1 실시예와 마찬가지로 메모리 셀 트랜지스터를 PMOS로 구성한 경우에는, 반평행화 전류를 크게 확보하기 위해, 터널 자기 저항 TMR의 구성으로서, 터널막 TB와 비트선 BL 사이에 자유층 FL이 배치되는 구성이 바람직하다. 반대로, 터널막 TB와 비트선 사이에 고정층 PL이 배치되는 경우에는, 반평행화 전류를 확보하기 위해, 메모리 셀 트랜지스터에는 NMOS를 이용하는 구성이 바람직하다.
본 구성의 이점에 대해 설명한다. 메모리 셀 트랜지스터에 PMOS를 이용한 경우에는, 터널 자기 저항 소자 TMR의 구성을 메모리 셀 트랜지스터측에 고정층 PL을 배치하고, 공통선(비트선)측에 자유층 FL을 배치한 구성 혹은, 공통선측에 고정층이 배치되는 경우에는 메모리 셀 트랜지스터에 NMOS를 이용함으로써, 대전류가 필요한 반평행화 재기입 동작을 메모리 셀 트랜지스터의 전류 구동력이 큰 소스 접지 동작에 의해 실현할 수 있다. 이에 의해, 메모리 셀 면적을 축소할 수 있어, 재기입시의 필요 전압을 저감할 수 있다. 또한, 메모리 셀 면적을 최소 6F2까지 저감할 수 있다. 또한, 판독 동작에서는, 반평행화 재기입시와 동일한 방향으로 전압을 인가해서 판독함으로써, 판독 전류를 크게 할 수 있어, 고속 동작과 판독과 재기입 전류 마진을 크게 할 수 있는 이점이 있다.
도 18 내지 도 21에 제1 실시예의 다른 변형예를 도시한다. 본 구성은, 인접하는 메모리 셀에서 비트선 BL과 소스선을 교체해서 접속하여, 배선 구성을 간소화하고 있는 것이 특징이다. 메모리 셀 면적은, 제1 실시예와 마찬가지로 8F2로 구성된다. 도 18은 레이아웃도, 도 19는 도 18의 A-A'간의 단면도와 주변 회로의 단면도를 도시하고 있다. 도 20은, 도 18의 B-B'간의 단면도, C-C'간의 단면도를 도시하고 있다. 도 21은, 도 18의 회로도를 도시하고 있다. 도 18은, 메모리 셀 트랜지스터를 NMOS 트랜지스터로 구성한 예이다. 소스선 컨택트 SLC는 2개의 메모리 셀에서 공유화함으로써, 면적을 저감하고 있다. 트랜지스터의 확산층 중, 소스선 컨택트 SLC가 배치되지 않는 측에는, 하부 전극 컨택트 BEC가 배치된다. 하부전극 컨택트 상에는, 하부 전극 BE가 배치된다. 하부 전극 BE 상에는, 터널 자기 저항 소자 TMR이 배치된다. 도 18에서는, 자유층 FL이 터널막에 대하여, 트랜지스터측에 배치되고, 고정층 PL이 터널막 TB에 대하여 비트선측에 배치되어 있다. 터널 자기 저항 소자 TMR 상에는, 상부 전극 TE가 배치된다. 상부 전극 TE는, 동일 비트선 상의 인접하는 메모리 셀과 공통으로 접속됨과 함께, 인접 비트선의 소스선 컨택트 SLC과 접속되어, T자형의 형상으로 된다. 이에 의해, 특정의 비트선 BL과 인접 비트선 BL에 접속된 메모리 셀 소스선 SL이 접속됨으로써, 배선 갯수를 저감할 수 있어, 배선 패턴을 용이하게 할 수 있다.
본 메모리 어레이 구성에 대응한 비트선·소스선 선택 회로 BLSEL에 대해 도 22를 이용해서 설명한다. 본 회로예에서는, 4개의 비트/소스 공통선 중, 1개를 센스 앰프 내 비트선 SABL에 접속하고, 쌍을 이루는 비트/소스 공통선을 센스 앰프 내 소스선 SLSA에 접속한다. 메모리 어레이로부터 인출된 비트/소스 공통선쌍 SL0BL1과 SL1BL0 및 SL2BL3과 SL3BL2는, 한쪽이 소스선으로 될 때 다른쪽이 비트선의 역할을 담당한다. 예를 들면, 비트 소스 공통선 SL0BL1이 소스선으로 될 때, SL1BL0은 비트선으로 되고, 각각 센스 앰프 내 소스선 SLSA, 센스 앰프 내 비트선 SABL에 접속된다. 이때, 대응하는 어레이 프리차지 신호로서 PCA0, 비트선 선택 신호로서 SEL0, 이퀄라이즈 신호 EQ0이 구동된다. 반대로 비트/소스 공통선 SL0BL1이 비트선으로 될 때, SL1BL0은 소스선으로 되고, 각각 센스 앰프 내 소스선 SLSA, 센스 앰프 내 비트선 SLBL에 접속되고, 대응하는 어레이 프리차지 신호로서 PCA1, 비트선 선택 신호로서 SEL1, 이퀄라이즈 신호 EQ1이 구동된다. 비트/소스 공통선쌍 SL2BL3, SL3BL2에 대해서도 마찬가지이다. 그 밖의 판독 동작/기입 동작 에 대해서는, 상술한 실시예 1과 마찬가지이다.
본 구성의 이점에 대해 설명한다. 상술한 실시예 1 및 실시예 1의 변형예 와 마찬가지로, 재기입에 큰 전류가 필요한 반평행 기입 동작을 소스 접지 동작에 의해 실현할 수 있기 때문에, 메모리 셀 면적을 저감할 수 있다. 또한, 판독 동작을 반평행 기입 동작과 동일한 방향에서 판독함으로써, 판독 마진을 향상할 수 있다. 또한, 인접하는 셀에서 비트선과 소스선을 공유화함으로써 배선 구성을 간략화할 수 있는 이점이 있다.
<실시예 2>
제2 실시예에 대해 도 23 내지 도 25를 이용해서 설명한다. 본 구성에서는, 메모리 셀을 구성하는 터널 자기 저항 소자 TMR의 하부에, 기입시에 기입 전류를 저감하기 위한 자계를 여기하기 위한 기입 비트선 WBL을 배치한 구성이다. 이에 의해, 통상적인 스핀 주입 자화 반전시의 전류에 비해, 터널 자기 저항 소자 TMR에 흘리는 전류를 저감할 수 있어, 메모리 셀 트랜지스터를 소형화할 수 있음과 함께, 기입시의 구동 전압을 저감할 수 있는 이점이 있다. 도 23은, 제2 실시예의 메모리 셀 어레이의 레이아웃예이다. 메모리 셀 면적은, 최소 사이즈에서 8F2로 된다. 본 실시예에서는, 하부 전극 컨택트에 대하여 워드선 연신 방향으로 터널 자기 저항 TMR이 어긋나게 배치되고, 그 터널 자기 저항 TMR이 형성되는 하부 전극의 하층에는, 비트선에 평행하고 워드선에 직교하는 방향으로, 기입 비트선이 배선된다. 이 기입 비트선에 의해 여기하는 자계를 이용해서 기입시에 필요한 터널 자기 저항 소자에 흘리는 전류를 저감한다. 이하, 구성에 대해 상세 내용을 설명한다. 도 23은 메모리 셀 트랜지스터를 NMOS로 구성한 예이다. 확산층 LN에서 소스선 컨택트 SLC는 인접하는 메모리 셀에서 공유화해서 면적을 저감하고 있다. 메모리 셀 트랜지스터의 소스선 컨택트가 배치되지 않은 확산층 LN에는, 하부 전극 컨택트 BEC가 배치된다. 하부 전극 컨택트 BEC 상에는, 터널 자기 저항 소자 TMR이 배치되는 하부 전극 BE가 배치된다. 터널 자기 저항 TMR은, 도 23 내지 도 25에서는, 비트선측에 고정층 PL이 배치되고, NMOS 트랜지스터측에 자유층 FL이 배치되어 있다. 이에 의해, 대전류가 필요한 반평행 기입 동작을 트랜지스터의 전류 구동력이 큰 소스 접지 동작에 의해 실현할 수 있어, 메모리 셀 면적을 작게 하는 것이 가능해진다. 또한, 기입 동작시에 필요한 전압을 저감할 수 있어, 저소비 전력화를 실현할 수 있다. 하부 전극 BE는 하부 전극 컨택트 BEC에 대하여, 워드선 연신 방향으로 신장한 형상으로 되어 있다. 터널 자기 저항 소자 TMR은, 하부 전극 컨택트 BEC의 바로 위가 아니라, 워드선 연신 방향으로 뻗어 나온 영역에 형성된다. 터널 자기 저항 소자 TMR의 하부에는, 인접하는 메모리 셀의 소스선 컨택트 사이에, 기입 비트선 WBL이 배선된다. 기입 비트선과 하부 전극 사이의 거리는, 기입 비트선 WBL에 의해, 보다 강한 자계를 자기 저항 소자 TMR에 가하기 위해, 짧은 거리로 하는 것이 바람직하다. 또한, 기입 비트선 WBL은, 워드선 WL과 평행 방향으로 연장하여도, 비트선 BL과 평행 방향으로 연장하여도 자기 저항 소자 TMR에 재기입을 어시스트하기 위한 자계를 가할 수 있다. 그러나, 비트선 BL에 평행하게 연장함으로써 컨택트를 피할 필요가 없어져, 면적의 저감, 레이아웃의 용이화를 실현할 수 있 다. 터널 자기 저항의 상부에는, 비트선 BL이 배선된다. 소스선 SLC 컨택트 상에는, 소스선이 비트선과 평행하게 배선된다. 여기에서, 도 24 내지 도 25에서는, 소스선은, 비트선에 비해 상층에서 배선되어 있지만, 트랜지스터에 가까운 층에서 배선하여도 상관없다. 그 경우에는, 도 25와 같은 소스선 컨택트와 하부 전극 컨택트 BEC 사이의 좁은 영역에 기입 비트선을 배선할 필요가 없어지기 때문에, 배선이 용이해지는 이점이 있다.
다음으로 기입 동작에 대해 도 26을 이용해서 설명한다. 기입 동작에서는, 상술한 실시예와 마찬가지로, 평행하게 배선된 소스선 SL과 비트선을, 평행화 기입 동작에서는, 소스선 SL을 비트선 구동 레벨 VBL, 비트선 BL을 저전위(VSS)로 구동한다. 이때 동시에 기입 비트선 WBL에 전류를 흘린다. 기입 비트선 WBL에 흘리는 전류의 방향은, 터널 자기 저항 소자 TMR에 임의의 자계가 인가되면 되기 때문에, 어느 방향이어도 상관없다. 반대로, 반평행화 기입 동작에서는, 비트선 BL을 비트선 구동 레벨(VBL), 소스선 SL을 저전위(VSS)로 구동한다. 이때 동시에 기입 비트선 WBL에 전류를 흘린다. 기입 비트선 WBL에 흘리는 전류의 방향은, 터널 자기 저항 소자 TMR에 임의의 자계가 인가되면 되기 때문에, 어느쪽이어도 된다. 이에 의해, 외부로부터 자계가 인가되기 때문에, 터널 자기 저항 소자 TMR에 직접 흘리는 전류를 저감할 수 있어, 메모리 셀 트랜지스터의 필요 구동 전류를 저감할 수 있다. 기입 동작이 종료함과 동시에, 비트선 BL과 소스선 SL의 구동을 멈추고, 다시 기입 비트선 WBL에의 전류 압인을 정지한다. 판독 동작에서는, 기입 비트선에 전류를 압인하지 않음으로써, 재기입에 필요한 전류가 커지기 때문에, 판독시의 전류 에서는 잘못하여 재기입이 발생하는 것을 방지할 수 있다.
본 구성의 이점에 대해 설명한다. 상술한 실시예 1과 마찬가지로, 재기입에 큰 전류가 필요한 반평행 기입 동작을 소스 접지 동작에 의해 실현할 수 있기 때문에, 메모리 셀 면적을 저감할 수 있다. 또한, 기입시에 인접하는 라이트 비트선이 여기하는 자계를 인가함으로써, 재기입시에 터널 자기 저항 소자 TMR에 흘리는 전류를 저감할 수 있어, 메모리 셀 면적의 저감, 동작 전압의 저감을 실현할 수 있다. 또한, 판독 동작을 반평행 기입 동작과 동일한 방향에서 판독함으로써, 판독 마진을 향상할 수 있을 뿐만 아니라, 기입 비트선에 전류를 인가하지 않으면 재기입에 필요한 전류가 커지기 때문에, 판독 마진을 더 향상할 수 있다.
제2 실시예의 다른 변형예를 도 27에 도시한다. 본 구성은, 터널 자기 저항TMR의 주위에, 히터 HEATER를 배치하고 있는 것이 특징이다. 이 히터 HEATER은, 터널 자기 저항 TMR의 자유층 FL의 스핀을 재기입할 때에, 터널 자기 저항 TMR을 가열함으로써, 재기입 필요 전류를 저감한다.
또한, 본 실시예에서는, 메모리 셀 트랜지스터를 종형 MOS로 구성하고 있다. 이에 의해 메모리 셀 면적을 4F2까지 저감할 수 있다.
메모리 셀 구성의 상세에 대해 도 27을 이용해서 설명한다. 메모리 셀 MC는 기판 P-sub에 대하여 수직 방향으로 n+-p-n+의 반도체 접합으로 이루어지고, p형 반도체 p의 주위에 워드선 WL로 되는 게이트 전극 GA가 배치되고, 종형의 NMOS 트랜지스터를 구성하고 있다. 반도체 접합 중 기판 P-Sub측의 n+ 영역은, P형 반도 체PWEL 중의 n형 확산층 LN에 접속된다. 이 확산층 LN은 소스선 SL로 된다. 소스선 SL은 게이트 GA에 대하여 직교하는 방향으로 배선된다. 소스선 SL과 반대측의 n+ 영역은, 터널 자기 저항 소자 TMR의 하부 전극에 접속된다. 하부 전극 상에는, 터널 자기 저항 소자 TMR이 배치된다. 여기에서, 도면에서는, 터널 자기 저항 소자TMR은, 기판측으로부터 자유층 FL, 터널막 TB, 고정층 PL에 의해 구성된다. 또한, 터널 자기 저항의 주위를 둘러싸도록 기입 동작시에 발열하는 히터 HEATER가 배치된다. 이 히터선 HEATER는, 워드선 WL(게이트 GA)과 평행하게 배선된다. 자기 저항 소자 TMR 상에는, 비트선 BL이 배선된다. 비트선 BL은 히터선 HEATER, 워드선 WL(게이트 GA)과 직교하는 방향에서, 소스선 SL과 평행한 방향으로 배선된다.
다음으로 재기입 동작에 대해 도 28을 이용해서 설명한다. 기입 동작에서는, 상술한 실시예와 마찬가지로, 평행하게 배선된 소스선 SL과 비트선을, 평행화기입 동작에서는, 소스선 SL을 비트선 구동 레벨 VBL, 비트선 BL을 저전위(VSS)로 구동한다. 이때 동시에 히터선 HEATER에 전류를 흘리고, 터널 자기 저항 소자에 열을 가한다. 이에 의해, 터널 자기 저항 소자의 자유층 FL의 스핀의 방향을 바꾸는데 필요한 터널 자기 저항 자체에 흘리는 전류를 저감할 수 있다. 또한, 반평행화 기입 동작에서는, 비트선 BL을 비트선 구동 레벨 VBL, 소스선 SL을 저전위(VSS)로 구동한다. 이때 동시에 히터선 HEATER에 전류를 흘리고, 터널 자기 저항 소자에 열을 가한다. 이에 의해, 터널 자기 저항 소자의 자유층 FL의 스핀의 방향을 바꾸는데 필요한 터널 자기 저항 소자 TMR에 직접 흘리는 전류를 저감할 수 있어, 메모리 셀 트랜지스터의 필요 구동 전류를 저감할 수 있다. 기입 동작이 종료함과 동시에, 비트선 BL과 소스선 SL의 구동을 멈추고, 다시 히터선 HEATER에의 전류 압인을 정지한다. 전류 압인을 멈춤으로써, 열이 확산되고, 냉각된다. 판독 동작에서는, 히터선에의 전류 압인을 행하지 않음으로써, 재기입에 필요한 전류가 커지기 때문에, 판독 전류를 크게 하여도, 잘못하여 재기입 동작을 행하는 것을 방지할 수 있어, 판독 동작을 고속화할 수 있다.
본 구성의 이점에 대해 설명한다. 상술한 실시예 1 및 실시예 1의 변형예와 마찬가지로, 재기입에 큰 전류가 필요한 반평행 기입 동작을 소스 접지 동작에 의해 실현할 수 있기 때문에, 메모리 셀 면적을 저감할 수 있다. 또한, 기입시에 인접하는 히터선에 의한 발열 효과에 의해, 재기입시에 터널 자기 저항 소자 TMR에 흘리는 전류를 저감할 수 있어, 메모리 셀 면적의 저감, 동작 전압의 저감을 실현할 수 있다. 또한, 판독 동작을 반평행 기입 동작과 동일한 방향에서 판독함으로써, 판독 마진을 향상할 수 있을 뿐만 아니라, 히터선에 의한 발열을 일으키지 못하게 하면 재기입에 필요한 전류가 커지기 때문에, 더욱 판독 마진을 향상할 수 있다.
또한, 실시예 1에서도 메모리 셀 트랜지스터를 종형 MOS로 구성함으로써 메모리 셀의 면적을 저감하는 것이 가능해진다. 또한, 본 실시예에서 종형 MOS를 실시예 1과 같이 통상적인 MOS를 이용하여도 히터를 가짐으로써, 기입시에 인접하는 히터선에 의한 발열 효과에 의해, 재기입시에 터널 자기 저항 소자 TMR에 흘리는 전류를 저감할 수 있어, 메모리 셀 면적의 저감, 동작 전압의 저감을 실현할 수 있다. 또한, 히터선에 의한 발열을 일으키지 못하게 하면 재기입에 필요한 전류가 커지기 때문에, 더욱 판독 마진을 향상할 수 있다.
이상의 실시예에서의 전압 관계에 대해 설명한다. 판독 전압 VR은, 자기 저항 소자의 저항 변화율이 가장 커지는 0.5V 정도가 바람직하다. 또한, 비트선 구동 전압 VBL은 1.2V 정도가 바람직하고, 워드선 선택 레벨 VWH는 판독 전류, 기입 전류를 충분히 크게 취하기 위해, 주변 회로 전압에 비해 높은 1.8V나 2.0V가 바람직하다. 주변 회로 전압 VCL은 1.2V 정도가 바람직하다.
또한, 본 발명을 적용하는 프로세스 노드는, 터널 자기 저항 소자 TMR의 소자 사이즈를 50㎚×100㎚ 이하로 하는 것이 바람직하기 때문에, 최소 가공 치수(워드선 혹은, 비트선의 배선 피치 중 좁은 쪽의 절반)가 50㎚ 이후인 프로세스에 적용하는 것이 바람직하다.
회로 구성, 및, 메모리 셀 단면 구성은, 여기에 예를 든 것에 한정되는 것은 아니고, 동일한 기능 혹은, 동일한 구성을 실현하는 것이면, 다른 구성이어도 상관없다.
안정된 판독 동작을 실현하는 것이 가능해진다.

Claims (25)

  1. 복수의 워드선;
    상기 워드선들과 교차하는 방향으로 배선되는 복수의 비트선; 및
    상기 워드선들과 상기 비트선들의 미리 결정된 교점들에 배열되는 복수의 메모리 셀
    을 포함하고,
    상기 복수의 메모리 셀은, 고정층, 터널막 및 자유층이 적층되는 터널 자기 저항 소자, 및 상기 터널 자기 저항 소자에 접속되는 P형 MISFET를 포함하고,
    상기 고정층은, 상기 터널막에 인접하여 배열되고 전자의 스핀 방향이 미리 결정된 방향으로 고정되고,
    상기 자유층은, 상기 터널막의 상기 고정층에 인접하는 면에 대향하는 면에 인접하여 배치되고, 전자의 스핀 방향은 상기 고정층에 대하여 평행 또는 반평행(anti-parallel) 중 어느 하나의 상태로 설정되고,
    상기 P형 MISFET의 게이트는, 상기 워드선들에 접속되고,
    상기 P형 MISFET의 드레인은, 상기 터널 자기 저항 소자의 상기 고정층 측에 접속되고,
    상기 복수의 메모리 셀 각각에 저장된 정보는, 상기 복수의 메모리 셀 각각에 포함되는 상기 터널 자기 저항 소자를 통해 전류를 흐르게 함으로써 기입되고,
    상기 P형 MISFET의 소스가 접속되고, 상기 비트선들과 평행하게 배선되는 소스선을 더 포함하고,
    상기 자유층은, 상기 터널막과 대향하는 면에서 상기 비트선들과 접속되는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    판독 동작에서, 상기 비트선들에 인가되는 제1 전위는 상기 소스선들에 인가되는 제2 전위보다 낮은 반도체 장치.
  4. 제1항에 있어서,
    상기 자유층의 스핀은, 스핀 전달 토크 스위칭(spin transfer torque switching)을 이용하여 기입되는 반도체 장치.
  5. 제1항에 있어서,
    상기 터널 자기 저항 소자는, 상기 비트선들보다 하층이고 상기 소스선들보다 상층에 형성되는 반도체 장치.
  6. 복수의 워드선;
    상기 워드선들과 교차하는 방향으로 배선되는 복수의 비트선; 및
    상기 워드선들과 비트선들의 미리 결정된 교점들에 배열되는 복수의 메모리 셀
    을 포함하고,
    상기 복수의 메모리 셀의 각각은, 고정층, 터널막 및 자유층이 적층되는 터널 자기 저항 소자, 및 N형 MISFET를 포함하고,
    상기 고정층은, 상기 터널막에 인접하여 배열되고 전자의 스핀 방향이 미리 결정된 방향으로 고정되고,
    상기 자유층은, 상기 터널막의 상기 고정층에 인접하는 면에 대향하는 면에 인접하여 배치되고, 전자의 스핀 방향은 상기 고정층에 대하여 평행 또는 반평행 중 어느 하나의 상태로 설정되고,
    상기 N형 MISFET의 게이트는, 상기 워드선들에 접속되고,
    상기 N형 MISFET의 드레인은, 상기 터널 자기 저항 소자의 상기 자유층 측에 접속되고,
    상기 복수의 메모리 셀 각각에 저장된 정보는, 상기 복수의 메모리 셀 각각에 포함되는 상기 터널 자기 저항 소자를 통해 전류를 흐르게 함으로써 기입되고,
    상기 N형 MISFET의 소스가 접속되고, 상기 비트선들과 평행하게 배선되는 소스선을 더 포함하고,
    상기 고정층은, 상기 터널막과 대향하는 면에서 상기 비트선들과 접속되는 반도체 장치.
  7. 삭제
  8. 제6항에 있어서,
    상기 자유층의 스핀은, 스핀 전달 토크 스위칭을 이용해서 기입되는 반도체 장치.
  9. 제6항에 있어서,
    상기 터널 자기 저항 소자는, 상기 비트선들보다 하층이고 상기 소스선들보다 상층에 형성되는 반도체 장치.
  10. 복수의 워드선;
    상기 워드선들과 교차하는 방향으로 배선되는 복수의 비트선;
    상기 워드선들과 교차하는 방향으로 배선되는 소스선; 및
    상기 워드선들과 상기 비트선들의 미리 결정된 교점들에 배열되는 복수의 메모리 셀
    을 포함하고,
    상기 복수의 메모리 셀의 각각은,
    터널막을 사이에 두고 자유층과 고정층을 갖는 터널 자기 저항 변화 소자, 및
    상기 워드선들에 접속된 게이트, 상기 소스선들에 접속된 소스, 및 상기 터널 자기 저항 변화 소자의 상기 자유층 측 또는 상기 고정층 측 중 어느 하나에 접속되는 드레인을 갖는 MISFET를 갖고,
    상기 터널 자기 저항 변화 소자의 상기 고정층 또는 상기 자유층 중 어느 하나는 상기 비트선들에 접속되고,
    판독 동작에서, 상기 고정층으로부터 상기 자유층을 향한 방향으로 전류를 흘리고,
    상기 복수의 메모리 셀 각각에 저장된 정보는, 상기 복수의 메모리 셀 각각에 포함되는 상기 터널 자기 저항 변화 소자를 통해 전류를 흐르게 함으로써 기입되는 반도체 장치.
  11. 제10항에 있어서,
    상기 터널 자기 저항 변화 소자는, 상기 비트선들보다 하층이고 상기 소스선들보다 상층에 형성되는 반도체 장치.
  12. 제10항에 있어서,
    상기 자유층의 전자 스핀 상태는, 스핀 전달 토크 스위칭을 이용하여 기입되는 반도체 장치.
  13. 제12항에 있어서,
    상기 비트선들에 평행하는 기입 자계 여기선이 배선되고,
    기입 동작에서, 상기 기입 자계 여기선을 통해 미리 결정된 방향으로 전류를 흐르게 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 터널 자기 저항 변화 소자는, 상기 비트선들 및 상기 소스선들보다 하층에 형성되는 반도체 장치.
  15. 복수의 워드선;
    상기 워드선들과 교차하는 방향으로 배선되는 제1 비트선;
    상기 워드선들과 교차하는 방향으로 배선되는 제2 비트선;
    상기 워드선들과 상기 제1 비트선의 미리 결정된 교점들에 배열되는 복수의 제1 메모리 셀; 및
    상기 워드선들과 상기 제2 비트선의 미리 결정된 교점들에 배열되는 복수의 제2 메모리 셀
    을 포함하고,
    상기 제1 메모리 셀은,
    터널막을 사이에 두고 자유층과 고정층을 갖는 제1 터널 자기 저항 변화 소자, 및
    상기 제1 터널 자기 저항 변화 소자의 상기 자유층 측 또는 상기 고정층 측 중 어느 하나에 접속되는 드레인, 상기 워드선에 접속되는 게이트, 및 상기 제2 비트선에 접속되는 소스를 갖는 제1 MISFET를 갖고,
    상기 제2 메모리 셀들은,
    터널막을 사이에 두고 자유층과 고정층을 갖는 제2 터널 자기 저항 변화 소자, 및
    상기 제2 터널 자기 저항 변화 소자의 상기 자유층 측 또는 상기 고정층 측 중 어느 하나에 접속되는 드레인, 상기 워드선에 접속되는 게이트, 및 상기 제1 비트선에 접속되는 소스를 갖는 제2 MlSFET를 갖고,
    상기 제1 터널 자기 저항 변화 소자의 상기 고정층 또는 상기 자유층 중 어느 하나가 상기 제1 비트선에 접속되고,
    상기 제2 터널 자기 저항 변화 소자의 상기 고정층 또는 상기 자유층 중 어느 하나가 상기 제2 비트선에 접속되는 반도체 장치.
  16. 제15항에 있어서,
    상기 자유층의 전자 스핀 상태는, 스핀 전달 토크 스위칭을 이용하여 기입되는 반도체 장치.
  17. 제15항에 있어서,
    판독 동작에서는 상기 고정층으로부터 상기 자유층으로 전류를 흐르게 하는 반도체 장치.
  18. 제15항에 있어서,
    상기 터널 자기 저항 변화 소자는, 상기 제1 비트선들 및 제2 비트선들보다 하층이고 상기 워드선들보다 상층에 형성되는 반도체 장치.
  19. 복수의 워드선;
    상기 워드선들과 교차하는 방향으로 배선되는 비트선;
    상기 워드선들과 교차하는 방향으로 배선되고, P형 반도체 영역에 배열되는 N형 반도체로 형성되는 소스선;
    상기 워드선들과 평행하게 배선되는 기입 보조선; 및
    상기 비트선과 상기 워드선들의 미리 결정된 교점에 배열되는 메모리 셀
    을 포함하고,
    상기 메모리 셀은, 상기 비트선에 접속되는 자기 저항 소자, 및 상기 자기 저항 소자와 상기 소스선 사이에 배열되는 MISFET를 갖고,
    상기 기입 보조선은, 상기 자기 저항 소자의 주위에 배열되고,
    상기 MISFET는, 상기 비트선, 상기 워드선 및 상기 소스선에 직교하는 방향으로 형성되는 n-p-n 접합으로 구성되고,
    상기 워드선들은, 상기 P형 반도체의 주위에 배열되는 반도체 장치.
  20. 제19항에 있어서,
    상기 기입 보조선은, 기입 동작시에 전류가 인가되어 발열하는 반도체 장치.
  21. 복수의 워드선;
    상기 복수의 워드선을 가로지르는 제1 비트선;
    상기 복수의 워드선을 가로지르는 제1 소스선;
    각각이 제1 트랜지스터 및 제1 터널 자기 저항 소자를 갖는 복수의 제1 메모리 셀 - 상기 제1 트랜지스터 및 상기 제1 터널 자기 저항 소자는 상기 제1 비트선과 상기 제1 소스선 사이에 직렬로 결합되어 있고, 상기 제1 트랜지스터의 게이트는 상기 복수의 워드선 중 대응하는 워드선에 결합되어 있음 -; 및
    상기 제1 비트선과 상기 제1 소스선 사이에 결합된 제1 이퀄라이즈 트랜지스터
    를 포함하고,
    상기 제1 이퀄라이즈 트랜지스터는, 상기 제1 비트선 및 상기 제1 소스선이 선택되지 않은 경우 상기 제1 비트선 및 상기 제1 소스선을 이퀄라이즈하는 반도체 장치.
  22. 제21항에 있어서,
    상기 제1 비트선이 선택되지 않은 경우, 상기 제1 비트선은 제1 전위를 공급받고,
    상기 제1 비트선이 선택되는 경우, 상기 제1 비트선은 상기 제1 전위보다 높은 제2 전위를 공급받는 반도체 장치.
  23. 제21항에 있어서,
    프리차지(pre-charge) 회로를 더 포함하고,
    상기 제1 비트선이 선택되지 않은 경우, 상기 제1 비트선은 제1 전위를 공급받고,
    상기 제1 비트선이 선택되어 상기 복수의 제1 메모리 셀 중 하나로부터 정보를 판독하는 경우, 상기 프리차지 회로는 상기 제1 전위보다 높은 제2 전위를 상기 제1 비트선에 공급하는 반도체 장치.
  24. 제23항에 있어서,
    상기 복수의 워드선을 가로지르는 제2 비트선;
    상기 복수의 워드선을 가로지르는 제2 소스선;
    각각이 제2 트랜지스터 및 제2 터널 자기 저항 소자를 갖는 복수의 제2 메모리 셀 - 상기 제2 트랜지스터 및 상기 제2 터널 자기 저항 소자는 상기 제2 비트선과 상기 제2 소스선 사이에 직렬로 결합되어 있고, 상기 제2 트랜지스터의 게이트는 상기 복수의 워드선 중 대응하는 워드선에 결합되어 있음 -;
    상기 제1 비트선, 상기 제1 소스선, 상기 제2 비트선 및 상기 제2 소스선에 결합된 컬럼 선택 회로; 및
    상기 제2 비트선과 상기 제2 소스선 사이에 결합된 제2 이퀄라이즈 트랜지스터
    를 더 포함하고,
    상기 프리차지 회로는 상기 제1 비트선 및 상기 제2 비트선에 공통으로 제공되는 반도체 장치.
  25. 제21항에 있어서,
    상기 제1 비트선을 포함하고 상기 복수의 워드선을 가로지르는 복수의 비트선;
    상기 복수의 비트선에 결합되고, 상기 복수의 비트선 중 하나를 선택하는 컬럼 선택 회로; 및
    상기 컬럼 선택 회로에 결합되고, 상기 복수의 비트선에 공통으로 제공되는 프리차지 회로
    를 더 포함하고,
    상기 복수의 비트선은 비선택된 상태에서 제1 전위를 공급받고,
    정보를 판독하기 위해 상기 복수의 비트선 중 하나를 선택하는 경우, 상기 프리차지 회로는 상기 제1 전위보다 높은 제2 전위를 상기 컬럼 선택 회로에 공급하고, 상기 컬럼 선택 회로는 상기 복수의 비트선 중 선택된 비트선에 상기 제2 전위를 공급하는 반도체 장치.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6093175A (ja) * 1983-10-27 1985-05-24 Nippon Denso Co Ltd 燃料噴射時期調整装置の噴射時期検出装置
JP4843362B2 (ja) * 2006-04-27 2011-12-21 株式会社東芝 半導体記憶装置
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2009076731A (ja) * 2007-09-21 2009-04-09 Renesas Technology Corp 半導体装置およびその製造方法
US7995378B2 (en) * 2007-12-19 2011-08-09 Qualcomm Incorporated MRAM device with shared source line
US7672175B2 (en) * 2008-01-11 2010-03-02 Qualcomm Incorporated System and method of selectively applying negative voltage to wordlines during memory device read operation
JP2009176383A (ja) * 2008-01-28 2009-08-06 Toshiba Corp 磁気型不揮発性半導体記憶装置
JP2009218318A (ja) * 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
WO2009122519A1 (ja) * 2008-03-31 2009-10-08 株式会社 東芝 磁気ランダムアクセスメモリ
US8144509B2 (en) * 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
KR100968010B1 (ko) * 2008-08-29 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 소자의 단위 메모리 셀 및 이를 포함하는 메모리 셀 어레이
US20100096611A1 (en) * 2008-10-16 2010-04-22 Seagate Technology Llc Vertically integrated memory structures
JP5412640B2 (ja) 2008-11-13 2014-02-12 ルネサスエレクトロニクス株式会社 磁気メモリ装置
US8027206B2 (en) 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
JP2010177624A (ja) * 2009-02-02 2010-08-12 Toshiba Corp 半導体記憶装置
JP2010212661A (ja) * 2009-02-13 2010-09-24 Fujitsu Ltd 磁気ランダムアクセスメモリ
JP2010192718A (ja) 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8587993B2 (en) * 2009-03-02 2013-11-19 Qualcomm Incorporated Reducing source loading effect in spin torque transfer magnetoresisitive random access memory (STT-MRAM)
JP2010225783A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
JP4901899B2 (ja) 2009-03-30 2012-03-21 株式会社東芝 磁気抵抗効果メモリ
US8344433B2 (en) * 2009-04-14 2013-01-01 Qualcomm Incorporated Magnetic tunnel junction (MTJ) and methods, and magnetic random access memory (MRAM) employing same
US8018758B2 (en) * 2009-07-06 2011-09-13 Magic Technologies, Inc. Gate drive voltage boost schemes for memory array
US8208290B2 (en) * 2009-08-26 2012-06-26 Qualcomm Incorporated System and method to manufacture magnetic random access memory
US8416600B2 (en) * 2009-11-25 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse connection MTJ cell for STT MRAM
US8107285B2 (en) * 2010-01-08 2012-01-31 International Business Machines Corporation Read direction for spin-torque based memory device
JP5363644B2 (ja) * 2010-02-16 2013-12-11 株式会社日立製作所 半導体装置
US8837209B2 (en) * 2010-03-05 2014-09-16 Hitachi, Ltd. Magnetic memory cell and magnetic random access memory
US8432727B2 (en) 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
JP2011258288A (ja) * 2010-06-10 2011-12-22 Toshiba Corp 半導体記憶装置
US9666639B2 (en) 2010-09-17 2017-05-30 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8310868B2 (en) * 2010-09-17 2012-11-13 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8358534B2 (en) * 2010-09-17 2013-01-22 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8300454B2 (en) 2010-09-17 2012-10-30 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8644055B2 (en) * 2010-12-09 2014-02-04 Infineon Technologies Ag Nonvolatile memory with enhanced efficiency to address asymetric NVM cells
JP2012190515A (ja) * 2011-03-11 2012-10-04 Toshiba Corp 半導体記憶装置
WO2013005364A1 (ja) * 2011-07-06 2013-01-10 パナソニック株式会社 半導体記憶装置
JP5306487B2 (ja) * 2012-01-05 2013-10-02 株式会社東芝 磁気抵抗効果メモリ
KR101881750B1 (ko) 2012-02-29 2018-07-25 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
KR101919040B1 (ko) 2012-08-13 2018-11-15 삼성전자주식회사 반도체 기억 소자
KR20140023806A (ko) 2012-08-17 2014-02-27 삼성전자주식회사 자기 저항 메모리 장치의 배치 구조
JP6094194B2 (ja) * 2012-12-12 2017-03-15 富士通株式会社 磁気抵抗メモリ素子および磁気抵抗メモリ
KR102101407B1 (ko) * 2013-03-14 2020-04-16 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
JP5480420B1 (ja) 2013-03-26 2014-04-23 株式会社東芝 磁気メモリ
CN105448330B (zh) * 2014-09-24 2018-10-16 华邦电子股份有限公司 电阻式随机存取存储器装置以及其形成方法
KR102485297B1 (ko) 2015-12-11 2023-01-05 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
US10170182B2 (en) * 2016-03-16 2019-01-01 Imec Vzw Resistance change memory device configured for state evaluation based on reference cells
CN108666339B (zh) * 2017-03-28 2020-11-13 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其存储单元的制造方法
US10186551B1 (en) * 2018-01-08 2019-01-22 Spin Transfer Technologies, Inc. Buried tap for a vertical transistor used with a perpendicular magnetic tunnel junction (PMTJ)
CN113782077A (zh) * 2020-06-09 2021-12-10 上海磁宇信息科技有限公司 磁性随机存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004297049A (ja) 2003-03-11 2004-10-21 Toshiba Corp 磁気ランダムアクセスメモリ
JP2005116923A (ja) * 2003-10-10 2005-04-28 Hitachi Ltd スピントルクを用いた不揮発性磁気メモリセルおよびこれを用いた磁気ランダムアクセスメモリ
JP2005236177A (ja) 2004-02-23 2005-09-02 Renesas Technology Corp 半導体集積回路装置および磁気メモリ装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2817999B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
JP2002299584A (ja) * 2001-04-03 2002-10-11 Mitsubishi Electric Corp 磁気ランダムアクセスメモリ装置および半導体装置
KR100829557B1 (ko) * 2002-06-22 2008-05-14 삼성전자주식회사 열자기 자발 홀 효과를 이용한 자기 램 및 이를 이용한데이터 기록 및 재생방법
JP4400037B2 (ja) * 2002-10-31 2010-01-20 日本電気株式会社 磁気ランダムアクセスメモリ，及びその製造方法
JP4290494B2 (ja) * 2003-07-08 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
US7082050B2 (en) * 2003-11-30 2006-07-25 Union Semiconductor Technology Corporation Method to equalize word current circuitry
US7502248B2 (en) * 2004-05-21 2009-03-10 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device
JPWO2006030516A1 (ja) * 2004-09-17 2008-05-08 富士通株式会社 磁気記憶装置及びその製造方法
JP4487705B2 (ja) * 2004-09-22 2010-06-23 ソニー株式会社 メモリの記録方法
JP4920881B2 (ja) * 2004-09-27 2012-04-18 株式会社日立製作所 低消費電力磁気メモリ及び磁化情報書き込み装置
US7224601B2 (en) * 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004297049A (ja) 2003-03-11 2004-10-21 Toshiba Corp 磁気ランダムアクセスメモリ
JP2005116923A (ja) * 2003-10-10 2005-04-28 Hitachi Ltd スピントルクを用いた不揮発性磁気メモリセルおよびこれを用いた磁気ランダムアクセスメモリ
JP2005236177A (ja) 2004-02-23 2005-09-02 Renesas Technology Corp 半導体集積回路装置および磁気メモリ装置

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