JP2010225783A - 半導体記憶装置 - Google Patents

Abstract

【課題】最適な書き込み電流を磁気抵抗素子に供給する。
【解決手段】半導体記憶装置は、半導体基板１１に設けられた選択トランジスタ１３と、半導体基板１１の上方に設けられ、かつ第１の方向に延在する第１の配線層ＢＬと、磁化の方向が固定された固定層２２Ａと、固定層２２Ａ上に設けられた非磁性層２２Ｂと、非磁性層２２Ｂ上に設けられかつ磁化の方向が可変である記録層２２Ｃとを有し、かつ第１の配線層ＢＬの上方に設けられ磁気抵抗素子２２と、第１の方向に延在し、かつ選択トランジスタ１３の拡散領域１７に電気的に接続された第２の配線層ｂＢＬとを含む。固定層２２Ａは第１の配線層ＢＬに電気的に接続され、記録層２２Ｃは選択トランジスタ１３の拡散領域１６に電気的に接続される。
【選択図】 図３

Description

本発明は、半導体記憶装置に係り、例えばＴＭＲ（Tunneling Magnetoresistive）効果を利用した記憶素子を備えた半導体記憶装置に関する。

近年、記憶素子として可変抵抗素子を利用した半導体メモリ、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）が注目され開発が行われている。ＭＲＡＭは、例えばトンネル磁気抵抗（ＴＭＲ)効果を利用してメモリセルに“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＤＲＡＭ（dynamic random access memory）などを置き換える可能性があるユニバーサルメモリとして期待されている。

ＭＲＡＭは、第１の強磁性層、トンネルバリア層、及び第２の強磁性層からなる積層構造を有するＭＴＪ（Magnetic Tunnel Junction）素子を用いるのが一般的である。ＭＴＪ素子は、第１の強磁性層及び第２の強磁性層の磁化の相対角度の変化により情報（“１”、“０”）を記憶する。また、スピン分極電流により磁化を制御するスピン注入と呼ばれる方式を利用すれば、ＭＲＡＭのセルサイズを低減することで電流密度が増える。このため、容易に磁性体の磁化反転を実現でき、高密度、低消費電力のＭＲＡＭを構成することが可能である。

ところで、ＭＴＪ素子は、第１の強磁性層及び第２の強磁性層の磁化配列を、平行状態から反平行状態に設定する場合と、反平行状態から平行状態に設定する場合とで、スピン反転させる書き込み電流の大きさが異なる。従って、例えば、選択トランジスタを用いてＭＴＪ素子に書き込み電流を供給する場合、選択トランジスタの電流駆動力によっては、所望の書き込み電流をＭＴＪ素子に供給できなくなってしまう。これにより、ＭＴＪ素子に所望の情報が記録できないという問題は発生する。

また、この種の関連技術として、多層配線構造の多層化の低減を図ることで、構造および製造工程を簡略化して微細化、高集積化を可能としたＭＲＡＭが開示されている（特許文献１参照）。

特開２００２−２９９５８４号公報

本発明は、最適な書き込み電流を磁気抵抗素子に供給することが可能な半導体記憶装置を提供する。

本発明の一態様に係る半導体記憶装置は、半導体基板に設けられた選択トランジスタと、前記半導体基板の上方に設けられ、かつ第１の方向に延在する第１の配線層と、磁化の方向が固定された固定層と、前記固定層上に設けられた非磁性層と、前記非磁性層上に設けられかつ磁化の方向が可変である記録層とを有し、かつ前記第１の配線層の上方に設けられ、前記固定層は前記第１の配線層に電気的に接続され、前記記録層は前記選択トランジスタの第１の拡散領域に電気的に接続された、磁気抵抗素子と、前記第１の方向に延在し、かつ前記選択トランジスタの第２の拡散領域に電気的に接続された第２の配線層とを具備する。

本発明によれば、最適な書き込み電流を磁気抵抗素子に供給することが可能な半導体記憶装置を提供することができる。

本発明の第１の実施形態に係るＭＲＡＭの構成を示すレイアウト図。 図２は、図１に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図。 図１に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図。 図１に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図。 ＭＴＪ素子２２の構成を示す断面図。 ＭＲＡＭの等価回路図。 選択トランジスタ１３のＩＶカーブ。 ＭＴＪ素子２２の他の構成を示す断面図。 本発明の第２の実施形態に係るＭＲＡＭの構成を示すレイアウト図。 図９に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図。 図９に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置（ＭＲＡＭ）の構成を示すレイアウト図である。図２は、図１に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図である。図３は、図１に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図である。図４は、図１に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図である。

Ｐ型半導体基板１１は、表面領域に素子分離絶縁層１２を具備し、素子分離絶縁層１２が形成されていない領域が素子を形成する活性領域（素子領域）ＡＡとなる。活性領域ＡＡは、半導体基板１１に複数個設けられている。素子分離絶縁層１２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ１２としては、例えばシリコン酸化物（ＳｉＯ_２）が用いられる。

各活性領域ＡＡは、長手方向がＸ方向の例えば長方形であり、これが等間隔にＹ方向（例えばＸ方向に直交する方向）に複数個配列されている。また、図１には示していないが、Ｙ方向に並んだ複数個の活性領域ＡＡからなる単位が等間隔にＸ方向に複数個配列される。

各活性領域ＡＡには、２本のワード線ＷＬが跨っており、活性領域ＡＡと２本のワード線ＷＬとの交差領域にはそれぞれ、２個の選択トランジスタ１３が設けられている。各選択トランジスタ１３は、例えば、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなる。

すなわち、活性領域ＡＡ内には、互いに離間して第１及び第２の拡散領域（ソース／ドレイン領域）１６及び１７が設けられている。第１及び第２のソース／ドレイン領域１６及び１７はそれぞれ、半導体基板１１内に高濃度のＮ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成されたＮ^＋型拡散領域により構成される。ソース／ドレイン領域１６及び１７間の活性領域ＡＡ上には、ゲート絶縁膜１４を介して、Ｙ方向に延在するゲート電極１５が設けられている。ゲート電極１５は、ワード線ＷＬとして機能する。このようにして、第１の選択トランジスタ１３が構成される。同じ活性領域ＡＡに設けられる第２の選択トランジスタ１３は、１個のソース／ドレイン領域１７を共有するようにして、第１の選択トランジスタ１３と直列に接続されている。

２個の選択トランジスタ１３に共有されるソース／ドレイン領域１７上には、コンタクトプラグ１８が設けられている。コンタクトプラグ１８上には、Ｙ方向に延在する引き出し配線１９が設けられている。引き出し配線１９は、Ｘ方向に延在する第２のビット線ｂＢＬに電気的に接続されている。換言すると、Ｘ方向に延在する第２のビット線ｂＢＬは、これと同じレベルに形成されかつＹ方向に突き出た凸部を有しており、この凸部が引き出し配線１９に対応する。そして、第２のビット線ｂＢＬは、凸部（引き出し配線１９）を介してソース／ドレイン領域１７に電気的に接続される。引き出し配線１９は、第２のビット線ｂＢＬの側面からソース／ドレイン領域１７の上方に達する長さを有する。

第２のビット線ｂＢＬの上方には、絶縁層を介して、Ｘ方向に延在する第１のビット線ＢＬが設けられている。図１のレイアウト図では、第１のビット線ＢＬと第２のビット線ｂＢＬとが重なって図示されている。

第１のビット線ＢＬ上には、コンタクトプラグ２０が設けられている。コンタクトプラグ２０上には、下部電極２１が設けられている。下部電極２１上には、ＭＴＪ素子２２が設けられている。ＭＴＪ素子２２の平面形状については特に制限されず、円、楕円、正方形、或いはその他の多角形などの形状を有する。また、多角形の角が丸くなった形状、或いは角が欠けた形状であってもよい。なお、図１に示すように、第１のビット線ＢＬの上方には、複数のＭＴＪ素子２２がＸ方向に沿って等間隔に配置されている。

ＭＴＪ素子２２上には、上部電極２３が設けられている。上部電極２３上には、Ｙ方向に延在する引き出し配線２４が設けられている。引き出し配線２４は、ＭＴＪ素子２２の端からソース／ドレイン領域１６の上方に達する長さを有する、例えば平面形状が長方形の配線層である。引き出し配線２４とソース／ドレイン領域１６とは、コンタクトプラグ２５によって電気的に接続されている。半導体基板１１と引き出し配線２４との間は、層間絶縁層２６で満たされている。層間絶縁層２６としては、例えばシリコン酸化物（ＳｉＯ_２）が用いられる。

次に、ＭＴＪ素子２２の構成について説明する。図５は、ＭＴＪ素子２２の構成を示す断面図である。

ＭＴＪ素子２２は、下部電極２１、固定層（参照層ともいう）２２Ａ、中間層（非磁性層）２２Ｂ、記録層（自由層ともいう）２２Ｃ、上部電極２３が順に積層された積層構造を有する。すなわち、記録層２２Ｃは、中間層２２Ｂの上側に配置され、固定層２２Ａは、中間層２２Ｂの下側に配置されている。下部電極２１及び上部電極２３はそれぞれ、導電体からなる。

記録層２２Ｃは、磁化（或いはスピン）の方向が可変である（反転する）。固定層２２Ａは、磁化の方向が不変である（固着している）。「固定層２２Ａの磁化方向が不変である」とは、記録層２２Ｃの磁化方向を反転するために使用される反転電流を固定層２２Ａに流した場合でも、固定層２２Ａの磁化方向が変化しないことを意味する。従って、ＭＴＪ素子２２において、固定層２２Ａとして反転電流の大きな磁性層を用い、記録層２２Ｃとして固定層２２Ａよりも反転電流の小さい磁性層を用いることによって、磁化方向が可変の記録層２２Ｃと磁化方向が不変の固定層２２Ａとを備えたＭＴＪ素子２２を実現できる。スピン偏極電子により磁化反転を引き起こす場合、その反転電流は減衰定数、異方性磁界、及び体積に比例するため、これらを適切に調整して、記録層２２Ｃと固定層２２Ａとの反転電流に差を設けることができる。また、固定層２２Ａの磁化を固定する方法としては、固定層２２Ａに隣接して反強磁性層（図示せず）を設け、固定層２２Ａと反強磁性層との交換結合によって固定層２２Ａの磁化方向を固定することができる。

記録層２２Ｃ及び固定層２２Ａの容易磁化方向は、膜面（或いは積層面）に対して垂直であってもよいし（以下、垂直磁化という）、膜面に対して平行であってもよい（以下、面内磁化という）。垂直磁化の磁性層は、膜面に垂直方向の磁気異方性を有しており、面内磁化の磁性層は、面内方向の磁気異方性を有している。垂直磁化ＭＴＪ素子を用いた場合は、面内磁化ＭＴＪ素子のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。さらに、ＭＴＪ素子２２を微細化することで、反転電流を低減できるという効果が得られる。

記録層２２Ｃ及び固定層２２Ａは、高い保磁力を持つ磁性材料から構成され、具体的には、１×１０^６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を有することが好ましい。中間層２２Ｂは、非磁性体からなり、具体的には、絶縁体、半導体、金属などを用いることが可能である。中間層２２Ｂは、これに絶縁体或いは半導体を用いた場合はトンネルバリア層と呼ばれ、金属を用いた場合はスペーサ層と呼ばれる。

なお、固定層２２Ａ及び記録層２２Ｃの各々は、図示するような単層に限定されず、複数の磁性層からなる積層構造であってもよい。また、固定層２２Ａ及び記録層２２Ｃの各々は、第１の磁性層／非磁性層／第２の磁性層の３層からなり、第１及び第２の磁性層の磁化方向が反平行状態となるように磁気結合（交換結合）した反強磁性結合構造であってもよいし、第１及び第２の磁性層の磁化方向が平行状態となるように磁気結合（交換結合）した強磁性結合構造であってもよい。

ＭＴＪ素子２２へのデータの書き込みは、ＭＴＪ素子２２に書き込み電流を供給するスピン注入方式によって行われる。また、データに応じて書き込み電流の向き変えることで、ＭＴＪ素子２２を低抵抗状態、或いは高抵抗状態に設定する。

固定層２２Ａと記録層２２Ｃとの磁化配列が平行となる平行状態（低抵抗状態）の時は、ＭＴＪ素子２２の抵抗値は最も小さくなり、この場合を“０”データと規定する。一方、固定層２２Ａと記録層２２Ｃとの磁化配列が反平行となる反平行状態（高抵抗状態）の時は、ＭＴＪ素子２２の抵抗値は最も大きくなり、この場合を“１”データと規定する。

データの読み出しは、ＭＴＪ素子２２に単方向の読み出し電流を供給することで行われる。平行状態の抵抗値をＲ０、反平行状態の抵抗値をＲ１とすると、“（Ｒ１−Ｒ０）／Ｒ０”で定義される値を磁気抵抗比（ＭＲ比）と呼ぶ。磁気抵抗比はＭＴＪ素子２２を構成する材料やプロセス条件によって異なるが、数１０％から数１００％程度の値を取り得る。このＭＲ比に起因する読み出し電流の大きさを検知することで、ＭＴＪ素子２２に記憶された情報の読み出しを行なう。読み出し動作時にＭＴＪ素子２２に流す読み出し電流は、スピン注入により記録層２２Ｃの磁化が反転する電流よりも十分小さい電流値に設定する。

図６は、本実施形態のＭＲＡＭの等価回路図である。第１のビット線ＢＬは、ＭＴＪ素子２２の固定層２２Ａに電気的に接続されている。ＭＴＪ素子２２の記録層２２Ｃは、選択トランジスタ１３の電流経路の一端に電気的に接続されている。選択トランジスタ１３の電流経路の他端は、第２のビット線ｂＢＬに電気的に接続されている。

固定層２２Ａ及び記録層２２Ｃの磁化方向（スピン方向）を平行状態から反平行状態にスピン反転させる書き込み電流を“Ｉ^Ｐ→ＡＰ”とし、反平行状態から平行状態にスピン反転させる書き込み電流を“Ｉ^AP→Ｐ”と表記する。ＭＴＪ素子２２に書き込み電流Ｉ^Ｐ→ＡＰを流す場合、第１のビット線ＢＬを第２のビット線ｂＢＬよりも高電位にバイアスした状態で選択トランジスタ１３を駆動させる。一方、ＭＴＪ素子２２に書き込み電流Ｉ^AP→Ｐを流す場合、第２のビット線ｂＢＬを第１のビット線ＢＬよりも高電位にバイアスした状態で選択トランジスタ１３を駆動させる。

一般的に、書き込み電流Ｉ^Ｐ→ＡＰは、書き込み電流Ｉ^AP→Ｐよりも大きい。

Ｉ^Ｐ→ＡＰ＞Ｉ^AP→Ｐ
また、ＭＴＪ素子２２に流す書き込み電流は、選択トランジスタ１３の電流駆動力によって規定される。選択トランジスタ１３の電流駆動力は、書き込み電流Ｉ^Ｐ→ＡＰを流す場合と、書き込み電流Ｉ^AP→Ｐを流す場合とで異なり、書き込み電流Ｉ^AP→Ｐを流す場合よりも書き込み電流Ｉ^Ｐ→ＡＰを流す場合の方が大きい。これは、ＭＴＪ素子２２が抵抗素子として働くことに起因している。すなわち、書き込み電流Ｉ^Ｐ→ＡＰを流す場合は、第２のビット線ｂＢＬが低電位側（例えば０Ｖ）であるため、選択トランジスタ１３のソースが０Ｖになるため、選択トランジスタ１３の電流駆動力が大きくなる。

一方、書き込み電流Ｉ^AP→Ｐを流す場合は、第１のビット線ＢＬが０Ｖであるため、選択トランジスタ１３のソース電位がＭＴＪ素子２２のＩＲドロップによって０Ｖよりも浮き上がり、選択トランジスタ１３のソース−ゲート間電圧Ｖｓｇが低下する。よって、バックバイアス効果により、選択トランジスタ１３の電流駆動力が小さくなる。

図７（ａ）は、書き込み電流Ｉ^Ｐ→ＡＰを流す場合の選択トランジスタ１３の電流電圧特性（ＩＶカーブ）であり、図７（ｂ）は、書き込み電流Ｉ^AP→Ｐを流す場合の選択トランジスタ１３のＩＶカーブである。図７（ａ）及び図７（ｂ）を比較すると、例えば、書き込み時にいずれかのビット線に印加する高位側電位が１Ｖである場合、書き込み電流Ｉ^AP→Ｐに比べて、書き込み電流Ｉ^Ｐ→ＡＰが大きくなることが分かる。すなわち、書き込み電流Ｉ^AP→Ｐに比べて、書き込み電流Ｉ^Ｐ→ＡＰの方が選択トランジスタ１３の電流駆動力が大きくなる。

本実施形態では、図６に示すように、書き込み時に大きな電流が必要な場合、すなわち、書き込み電流Ｉ^Ｐ→ＡＰを流す場合に選択トランジスタ１３の電流駆動力が大きくなるように、固定層２２Ａを第１のビット線ＢＬに電気的に接続し、記録層２２Ｃを選択トランジスタ１３に電気的に接続するようにしている。

ところで、本実施形態のように、記録層２２Ｃを固定層２２Ａより上方に配置することで、ＭＴＪ素子２２の磁気特性を向上させることができ、さらに反転電流を低減することができる。図５のＭＴＪ素子２２を製造するには、結晶配向性を制御するための下地層（図示せず）上に、第１の磁性層２２Ａ、非磁性層２２Ｂ、第２の磁性層２２Ｃを順に堆積し、リソグラフィ及びＲＩＥ（Reactive Ion Etching）法などを用いて第２の磁性層２２Ｃ上にハードマスクを形成する。そして、例えばイオンミリング法によって、ハードマスクをマスクとして積層膜を加工する。

この場合、形成されたＭＴＪ素子２２は、下に向かって幅が広くなるテーパ形状を有する。すなわち、第１の磁性層２２Ａは、第２の磁性層２２Ｃよりその体積が大きくなる。この体積が大きい第１の磁性層２２Ａを記録層として用いた場合、反転電流が大きくなってしまい、また、記録層が多磁区構造となるため磁化反転動作が不安定になる。本実施形態では、体積の小さい第２の磁性層２２Ｃを記録層として用いており、記録層が単磁区構造になるため、磁化反転動作が安定し、さらに反転電流を低減することができる。

また、反転電流の大きさは記録層２２Ｃの体積によって規定され、固定層２２Ａはその磁化方向が固定されていれば形状やサイズには制限がない。すなわち、固定層２２Ａは、記録層２２Ｃと同じ形状に加工する必要がない。図８は、上部電極２３をハードマスクとして用いて、記録層２２Ｃのみ加工した場合のＭＴＪ素子２２の断面図である。このようなＭＴＪ素子２２を製造する場合、記録層２２Ｃのみ高精度に加工すればよいため、製造工程が簡略化でき、コスト削減が可能となる。さらに、前述したように、固定層２２Ａの下に結晶配向性を制御するための下地層を配置した場合や、固定層２２Ａの下に反強磁性層を配置した場合には、これら下地層及び反強磁性層を加工する必要がないため、よりエッチング工程が簡略化できる。

以上詳述したように第１の実施形態では、ＭＴＪ素子２２の磁気特性を向上させるために、非磁性層２２Ｂの上に記録層２２Ｃ、非磁性層２２Ｂの下に固定層２２Ａを配置している。さらに、固定層２２Ａを第１のビット線ＢＬに電気的に接続し、記録層２２Ｃを引き出し配線２４及び選択トランジスタ１３を介して第２のビット線ｂＢＬに電気的に接続するようにしている。

従って第１の実施形態によれば、第１のビット線ＢＬを第２のビット線ｂＢＬより高電位にバイアスすることによってＭＴＪ素子２２に書き込み電流Ｉ^Ｐ→ＡＰを流す場合に、選択トランジスタ１３の電流駆動力を大きくすることができる。よって、書き込み電流Ｉ^Ｐ→ＡＰとして書き込み電流Ｉ^AP→Ｐよりも大きい電流が必要な場合でも、所望の電流値を有する書き込み電流をＭＴＪ素子２２に流すことができる。この結果、ＭＴＪ素子２２への書き込み動作を正確に行うことができ、また、ＭＴＪ素子２２への誤書き込みを防ぐことができる。

また、非磁性層２２Ｂの上に記録層２２Ｃ、非磁性層２２Ｂの下に固定層２２Ａを配置することで、記録層２２Ｃの加工を精度よく行うことができる。また、ＭＴＪ素子２２がテーパ形状になっている場合でも、記録層２２Ｃの体積を小さくすることができる。これにより、ＭＴＪ素子２２の磁気特性を向上させることができ、また反転電流を低減することができる。

（第２の実施形態）
第２の実施形態は、第１の実施形態の他の構成例であり、活性領域ＡＡをＴ字形に形成することによって、直線状のビット線ｂＢＬを活性領域ＡＡにコンタクトプラグを用いて電気的に接続するようにしている。

図９は、本発明の第２の実施形態に係るＭＲＡＭの構成を示すレイアウト図である。図１０は、図９に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図である。図１１は、図９に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図である。図９に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図は、図３と同じである。

各活性領域ＡＡは、Ｔ字形であり、具体的には、Ｘ方向に延在する延在部と、この延在部の中央からＹ方向に突出した凸部とから構成されている。複数の活性領域ＡＡは、Ｙ方向に沿って等間隔に配列されている。また、図９には示していないが、Ｙ方向に並んだ複数個の活性領域ＡＡからなる単位が等間隔にＸ方向に複数個配列される。

活性領域ＡＡには、この凸部を挟むようにして、２本のワード線ＷＬが跨っている。また、活性領域ＡＡには、これら２本のワード線ＷＬをゲート電極１５とする２個の選択トランジスタ１３が設けられている。

すなわち、活性領域ＡＡ内には、互いに離間して第１及び第２の拡散領域（ソース／ドレイン領域）１６及び１７が設けられている。ソース／ドレイン領域１６及び１７間の活性領域ＡＡ上には、ゲート絶縁膜１４を介して、Ｙ方向に延在するゲート電極１５が設けられている。このようにして、第１の選択トランジスタ１３が構成される。同じ活性領域ＡＡに設けられる第２の選択トランジスタ１３は、１個のソース／ドレイン領域１７を共有するようにして、第１の選択トランジスタ１３と直列に接続されている。

２個の選択トランジスタ１３に共有されるソース／ドレイン領域１７の端部（すなわち、凸部）上には、コンタクトプラグ１８が設けられている。コンタクトプラグ１８上には、直線状のビット線ｂＢＬが設けられている。よって、第１の実施形態と異なり、第２の実施形態では、ビット線ｂＢＬには引き出し配線１９が形成されておらず、直線状のビット線ｂＢＬとソース／ドレイン領域１７とがコンタクトプラグ１８によって電気的に接続されている。

ＭＴＪ素子２２及び引き出し配線２４の構成は、第１の実施形態と同じである。このようにしてＭＲＡＭを構成した場合でも、第１の実施形態と同じ効果を得ることができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＢＬ，ｂＢＬ…ビット線、ＷＬ…ワード線、ＡＡ…活性領域、１１…半導体基板、１２…素子分離絶縁層、１３…選択トランジスタ、１４…ゲート絶縁膜、１５…ゲート電極、１６，１７…拡散領域、１８…コンタクトプラグ、１９…引き出し配線、２０，２５…コンタクトプラグ、２１…下部電極、２２…ＭＴＪ素子、２２Ａ…固定層、２２Ｂ…中間層、２２Ｃ…記録層、２３…上部電極、２４…引き出し配線、２６…層間絶縁層。

Claims (5)

1. 半導体基板に設けられた選択トランジスタと、
   前記半導体基板の上方に設けられ、かつ第１の方向に延在する第１の配線層と、
   磁化の方向が固定された固定層と、前記固定層上に設けられた非磁性層と、前記非磁性層上に設けられかつ磁化の方向が可変である記録層とを有し、かつ前記第１の配線層の上方に設けられ、前記固定層は前記第１の配線層に電気的に接続され、前記記録層は前記選択トランジスタの第１の拡散領域に電気的に接続された、磁気抵抗素子と、
   前記第１の方向に延在し、かつ前記選択トランジスタの第２の拡散領域に電気的に接続された第２の配線層と
   を具備することを特徴とする半導体記憶装置。
2. 前記第１の拡散領域上に設けられた第１のコンタクトプラグと、
   前記記録層と前記第１のコンタクトプラグとを電気的に接続する第１の引き出し配線とをさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２の配線層は、前記第１の配線層の下方に配置されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第２の拡散領域上に設けられた第２のコンタクトプラグと、
   前記第２の配線層と前記第２のコンタクトプラグとを電気的に接続する第２の引き出し配線とをさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記固定層と前記第１の配線とを電気的に接続する第３のコンタクトプラグをさらに具備することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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