KR101921756B1 - 반도체 장치 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

메모리 셀의 평면시에서의 면적을 증가하지 않고, 자기저항 소자의 정보의 읽고 쓰기에 이용하는 전류치를 저감하면서, 읽고 쓰기 에러나 자기저항 소자간의 단락이 억제된 집적회로를 가지는 반도체 장치를 제공한다.
반도체 기판의 주표면 위에 배치된, 전류가 흐르는 방향에 따라 자화 상태를 변화시키는 것이 가능한, 스핀 토크 기록 방식의 면내 자화형의 자기저항 소자(MRD)와, 자기저항 소자(MRD)와 전기적으로 접속되며, 주표면을 따른 방향을 향해서 연장하는 제1 배선(BL)을 구비한다. 상기 자기저항 소자(MRD)는 평면시에서의 애스펙트비가 1 이외의 값이다. 상기 자기저항 소자(MRD)와 스위칭 소자가 전기적으로 접속된 메모리 셀(MC)이 복수로 늘어선 메모리 셀 영역에 있어서, 평면시에서의 자기저항 소자(MRD)의 긴 길이 방향에 관해서, 인접하는 복수의 자기저항 소자(MRD)가, 상기 긴 길이 방향에 따라서 연재하는 동일 직선 위에 올라가지 않도록 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 특정적으로는, 자기저항 소자를 갖는 반도체 장치에 관한 것이다.
기억용의 반도체 집적회로 등의 반도체 장치로서, 종래부터 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)이 널리 이용되고 있다. 한편, MRAM(Magnetic Random Access Memory)은, 자기에 의해서 정보를 기억하는 디바이스(자기저항 소자)이며, 고속 동작, 재기록(rewriting) 내성, 불휘발성 등의 점에서, 다른 메모리 기술과 비교하여 뛰어난 특징을 가지고 있다.
최근의 반도체 집적회로의 미세화에 동반하여, MRAM 등에서의 기억소자의 평면시(平面視)에서의 레이아웃에 고안이 이루어지는 일이 있다. 구체적으로는, 예를 들어 일본국 특허공개공보 2010-219098호(이하, 「특허문헌 1」이라고 기재) 및 일본국 특허공개공보 2008-130995호(이하, 「특허문헌 2」라고 기재)에 개시되는 바와 같은, 배선이 연재(延在: 연장되어 있음)하는 방향에 대해서 인접하는 개개의 기억소자가, 서로 동일한 해당 배선 위에 올라가지 않도록 배치된다. 즉 상기의 인접하는 개개의 기억소자(자기저항 소자)를 연결하는 직선은, 배선이 연재하는 방향에 대해서 경사 방향으로 연재하는 구성으로 되어 있다. 이러한 구성으로 함으로써, 자기저항 소자의 한층 더한 집적화나, 개개의 기록 소자간의 동작 특성의 격차를 저감하고 있다.
그런데 MRAM에는, STT(Spin Transfer Torque)-MRAM이나, 자벽 이동형 MRAM로 불리는 종류의 것도 존재한다. STT-MRAM은, 스핀 토크를 이용하여 스핀 주입에 의해 기록 정보를 쓴다. 자벽 이동형 MRAM은, 스핀 토크를 이용하여 자벽을 이동시킴으로써 기록 정보를 기록한다. STT-MRAM 및 자벽 이동형 MRAM은, 자기저항 소자 자체에 흐르는 전류에 의해 기록 정보를 읽고 쓰기하는 기억소자를 가지는 스핀 토크 기록형 MRAM이다. 스핀 토크 기록형의 MRAM에 있어서는, 정보의 읽고 쓰기에 이용하는 전류를 보다 작게 하는 요청이 있다. 이것은 만일 해당 전류가 커지면, 메모리 셀을 구성하는 스위칭 소자(트랜지스터)의 사이즈를 크게 할 필요가 생기고, 그 결과 메모리 셀의 평면 면적의 증가를 초래하는 경우가 있기 때문이다.
그러나 정보 재기록 전류(rewriting current)를 저감하면, 예를 들어 다른 메모리 셀에 기록되는 정보를 독출할 때에 흐르는 전류에 의해, 잘못해서 해당 다른 메모리 셀에 인접하는 (의도하지 않은) 메모리 셀의 기록 정보가 재기록될 가능성이 있다. 혹은 집적회로 전체가 적극적으로 구동되지 않는 방치 상태 때에도 마찬가지로, 미소한 전류에 의해 의도하지 않은 메모리 셀의 기록 정보가 재기록될 가능성이 있다. 이와 같이 MRAM에 있어서의 자기저항 소자의 읽고 쓰기에 이용하는 전류의 저감과, 자기저항 소자의 읽고 쓰기 에러를 억제하는 특성은, 서로 트레이드 오프의 관계에 있다.
상기의 트레이드 오프의 관계를 개선하기 위해서는, 예를 들어 일본국 특허공개공보 2004-296869호(이하, 「특허문헌 3」이라고 기재) 및 일본국 특허공개공보 2009-194210호(이하, 「특허문헌 4」라고 기재)에 나타내는 바와 같이, 자기저항 소자를 평면시에서의 애스펙트비(aspect ratio)를 1 이외의, 1에서 크게 떨어진 값으로 하는 것이 바람직하다. 즉 자기저항 소자를 장방형이나 타원형상 등의, 한방향에 있어서한방향에 교차하는 방향보다도 장척화(長尺化)된 형상으로 한다. 또한, 미국 특허 출원 공개 제2006/0120147A1호 명세서(이하, 「특허문헌 5」라고 기재)에는, 워드라인의 전류 자장에 의해 기록하는 방식의 MRAM에 있어서, 워드라인을 사행(蛇行)시킴으로서, 서로 이웃하는 자기저항 소자와의 거리를 증가시켜 크로스 토크를 감소시키는 기술이 개시되어 있다.
특허문헌 1: 일본국 특허공개공보 2010-219098호 특허문헌 2: 일본국 특허공개공보 2008-130995호 특허문헌 3: 일본국 특허공개공보 2004-296869호 특허문헌 4: 일본국 특허공개공보 2009-194210호 특허문헌 5: 미국 특허출원공개 제2006/0120147A1호 명세서
그러나, 상기 특허문헌 3 및 특허문헌 4에 개시되는 바와 같은, 자기저항 소자의 애스펙트비를 1 이외의 값으로 한 형상으로 하는 경우, 특히 특허문헌 1이나 특허문헌 2와 같이 자기저항 소자가 보다 밀집하도록 배열되면, 인접하는 자기저항 소자끼리 단락될 가능성이 있다. 이것은, 예를 들어 인접하는 자기저항 소자가, 평면시(平面視)에서의 긴 길이방향(長手方向)에 관해서 일직선상으로 늘어서도록 배열되는 경우에는, 인접하는 자기저항 소자의 긴 길이방향 단부간의 거리가 매우 좁아, 한쌍의 해당 단부가 서로 접촉할 가능성이 있기 때문이다. 해당 거리를 확보하기 위해서는, 예를 들어 자기저항 소자의 사이즈나 평면 형상을 변화하는 일 없이, 개개의 메모리 셀의 평면시에서의 면적을 증가하는 것이 바람직하다. 이 때문에 상기의 트레이드 오프의 관계의 개선과, 고집적화를 양립하는 것이 곤란해진다. 특허문헌 1이나 특허문헌 2에는 메모리 셀의 평면시에서의 면적의 증감에 관한 기재가 없다. 이 때문에 자기저항 소자를 보다 밀집하는 것에 의한 고집적화된 반도체 장치의 레이아웃이 개시되어 있지만, 결과적으로 개개의 소자의 미세화로 이어지지 않을 가능성이 있다.
또한, 상기 특허문헌 5에 기재되어 있는 전류 자장 기록 방식의 MRAM은, 기록 워드라인을 필수로 한다. 또한, 전류 자장 기록 방식의 MRAM은, 스핀 토크 기록 방식과 달리, 재기록 전류를 저감하기 위해서는, 자기저항 소자의 사이즈를 크게 할 필요가 있다. 따라서, 상기의 트레이드 오프의 관계의 개선을 위해서는, 전류 자장 기록 방식의 MRAM에 있어서는, 자기저항 소자의 면적 및 체적을 크게 할 필요가 있다. 게다가 전류 자장 기록 방식의 MRAM에 있어서 특허문헌 5에 개시되어 있는 굴곡진 워드라인을 적용하면, 직선상(狀)으로 연장되는 통상의 MRAM에 비해, 평면시에서의 메모리 셀의 사이즈가 더욱 확대한다. 이 때문에 전류 자장 기록 방식의 MRAM에 있어서는, 상기의 트레이드 오프의 개선과 고집적화를 양립하는 것은 곤란하다.
본 발명은, 이상의 문제를 감안하여 이루어진 것이다. 그 목적은, 메모리 셀의 평면시에서의 면적을 증가하는 일 없이, 자기저항 소자의 정보의 읽고 쓰기에 이용하는 전류치를 저감하면서 읽고 쓰기 에러를 억제하는 것이 가능하며, 또한 자기저항 소자간의 단락이 억제된 집적회로를 가지는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 반도체 장치는 이하의 구성을 구비하고 있다.
상기 반도체 장치는, 주표면(主表面)을 가지는 반도체 기판과, 반도체 기판의 주표면 위에 배치된, 소스 영역 및 드레인 영역을 포함하는 스위칭 소자와, 스위칭 소자의 윗쪽에 배치된 평판상(平板狀)의 인출 배선과, 인출 배선 위에 위치하는, 전류가 흐르는 방향에 따라 자화 상태를 변화시키는 것이 가능한, 스핀 토크 기록 방식의 면내(面內) 자화형의 자기저항 소자와, 자기저항 소자와 전기적으로 접속되며, 주표면에 따른 방향을 향해서 연장하는 제1 배선을 구비한다. 상기 자기저항 소자는 평면시에서의 애스펙트비(aspect ratio)가 1 이외의 값이다. 상기 자기저항 소자와 스위칭 소자가 전기적으로 접속된 메모리 셀이 복수로 늘어선 메모리 셀 영역에 있어서, 평면시에서의 자기저항 소자의 긴 길이방향(長手方向)인 제1 방향에 관해서, 인접하는 복수의 자기저항 소자가 제1 방향을 따라서 연재하는 동일 직선 위에 올라가지 않도록 배치된다.
본 발명의 다른 실시예에 의한 반도체 장치는 이하의 구성을 구비하고 있다.
상기 반도체 장치는, 주표면을 가지는 반도체 기판과, 반도체 기판의 주표면 위에 배치된 스위칭 소자와, 스위칭 소자의 윗쪽에 위치하며 주표면을 따른 방향을 향해서 연장되어, 전류가 흐르는 방향에 따라 자화 상태를 변화시키는 것이 가능한 자벽 이동층과, 자벽 이동층 위에 터널 절연층을 개재해서 배치되는 핀층을 가지는 스핀 토크 기록 방식의 자벽 이동형의 자기저항 소자와, 자벽 이동층과 전기적으로 접속되며, 주표면을 따른 방향을 향해서 연장하는 제1 배선을 구비한다. 상기 자기저항 소자는 평면시에서의 애스펙트비가 1 이외의 값이다. 상기 자기저항 소자와 스위칭 소자가 전기적으로 접속된 메모리 셀이 복수로 늘어선 메모리 셀 영역에 있어서, 평면시에서의 자기저항 소자의 긴 길이방향인 제1 방향에 관해서, 인접하는 복수의 자기저항 소자가 제1 방향을 따라서 연재하는 동일 직선 위에 올라가지 않도록 배치된다.
본 발명의 일 실시예 및 다른 실시예에 의한 반도체 장치는, 평면시에서의 애스펙트비가 1 이외인 긴형상을 가지는 자기저항 소자끼리의, 긴 길이방향에 관한 거리와, 긴 길이 방향에 교차하는 짧은 길이 방향에 관한 거리와의 차이를 작게 할 수 있다. 이 때문에, 자기저항 소자의 평면시에서의 긴 길이 방향의 단부의 가공이 용이하게 되어, 인접하는 한 쌍의 자기저항 소자의 길이방향의 단부끼리의 단락을 억제할 수 있다. 또한, 메모리 셀의 평면시에서의 면적을 증가하는 일 없이, 자기저항 소자의 정보의 읽고 쓰기에 이용하는 전류치를 저감하면서 읽고 쓰기 에러를 억제하는 것이 가능해지는 집적회로를 가지는 반도체 장치를 제공할 수 있다.
도 1은, 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 전체의 평면도이다.
도 2는, 도 1 중의 MRAM이 형성되는 영역 중, 특히 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 3은, 도 2의 III-III선을 따르는 부분에 있어서의, 도 2의 메모리 셀 영역의 개략 단면도이다.　　
도 4는, 도 2의 IV-IV선을 따르는 부분에 있어서의, 도 2의 메모리 셀 영역의 개략 단면도이다.　　
도 5는, 도 2의 V-V선을 따르는 부분에 있어서의, 도 2의 메모리 셀 영역의 개략 단면도이다.
도 6은, 도 2의 VI-VI선을 따르는 부분에 있어서의, 도 2의 메모리 셀 영역의 개략 단면도이다.　　
도 7은, 도 2의 VII-VII선을 따르는 부분에 있어서의, 도 2의 메모리 셀 영역의 개략 단면도이다.　　
도 8은, 도 2~도 7에 나타내는 자기저항 소자가 형성되는, 메모리 셀의 구성을 나타내는 개략 사시도이다.　　
도 9는, 실시의 형태 1에 있어서의 자기저항 소자의 구성의 제1 예를 나타내는 개략 단면도이다.
도 10은, 실시의 형태 1에 있어서의 자기저항 소자의 구성의 제2 예를 나타내는 개략 단면도이다.
도 11은, 실시의 형태 1에 있어서의 자기저항 소자의 구성의 제3 예를 나타내는 개략 단면도이다.
도 12는. 실시의 형태 1에 있어서의 자기저항 소자의 구성의 제4 예를 나타내는 개략 단면도이다.
도 13은, STT-MRAM에 있어서의 면내 자화형의 자기저항 소자의 프리층과 핀층의 자화의 방향이 다른 초기 상태를 나타내는 개략 단면도이다.
도 14는, 도 13의 면내 자화형의 자기저항 소자의 자화의 방향을 반전하는 동작을 나타내는 개략 단면도이다.　　
도 15는, 도 14의 동작에 의해, 면내 자화형의 자기저항 소자의 프리층과 핀층의 자화의 방향이 같은 방향이 된 상태를 나타내는 개략 단면도이다.
도 16은, 면내 자화형의 자기저항 소자의 프리층과 핀층의 자화의 방향이 같은 초기 상태를 나타내는 개략 단면도이다.
도 17은, 도 16의 자기저항 소자의 자화의 방향을 반전하는 동작을 나타내는 개략 단면도이다.
도 18은, 도 17의 동작에 의해, 면내 자화형의 자기저항 소자의 프리층과 핀층의 자화의 방향이 역방향이 된 상태를 나타내는 개략 단면도이다.
도 19는, 자기저항 소자에 흘리는 전류와 반전 확률의 관계를 나타내는 그래프이다.
도 20은, 자기저항 소자의 애스펙트비와 열요란(熱擾亂) 내성인자(耐性因子), 재기록 전류치와의 관계를 나타내는 그래프이다.
도 21은, 실시의 형태 1의 비교예의 반도체 장치에 있어서의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 22는, 도 21의 XXII-XXII선을 따르는 부분에 있어서의, 도 21의 메모리 셀 영역의 개략 단면도이다.
도 23은, 도 21의 XXIII-XXIII선을 따르는 부분에 있어서의, 도 21의 메모리 셀 영역의 개략 단면도이다.
도 24는, 도 21의 XXIV-XXIV선을 따르는 부분에 있어서의, 도 21의 메모리 셀 영역의 개략 단면도이다.
도 25는, 도 21의 자기저항 소자의 애스펙트비가 1에 비해 더욱 커진 상태를 나타내는 평면도이다.
도 26는, 도 25의 XXVI-XXVI선을 따르는 부분에 있어서의, 도 25의 메모리 셀 영역의 개략 단면도이다.
도 27은, 본 발명의 실시의 형태 2의 제1 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 28은, 본 발명의 실시의 형태 2의 제2 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을, 소스라인보다 상측의 층만 상세하게 나타내는 평면도이다.
도 29는, 본 발명의 실시의 형태 2의 제3 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을, 소스라인보다 상측의 층만 상세하게 나타내는 평면도이다.
도 30은, 본 발명의 실시의 형태 2의 제4 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 31은, 본 발명의 실시의 형태 2의 제5 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 32는, 도 30의 XXXII-XXXII선에 따르는 부분의, 자기저항 소자의 개략 단면도이다.　　
도 33은, 도 31의 XXXIII-XXXIII선에 따르는 부분의, 자기저항 소자의 개략 단면도이다.　　
도 34는, 도 32의 자기저항 소자의 표면이 평탄화된 형태를 나타내는, 도 32와 같은 개략 단면도이다.
도 35는, 도 33의 자기저항 소자의 표면이 평탄화된 형태를 나타내는, 도 33과 같은 개략 단면도이다.
도 36은, 도 31의 XXXVI-XXXVI선을 따르는 부분에 있어서의, 도 31의 메모리 셀 영역의 개략 단면도이다.
도 37은, 도 31의 XXXVII-XXXVII선을 따르는 부분에 있어서의, 도 31의 메모리 셀 영역의 개략 단면도이다.
도 38은, 도 31의 XXXVIII-XXXVIII선을 따르는 부분에 있어서의, 도 31의 메모리 셀 영역의 개략 단면도이다.
도 39는, 도 31의 XXXIX-XXXIX선을 따르는 부분에 있어서의, 도 31의 메모리 셀 영역의 개략 단면도이다.
도 40은, 도 36이 나타내는 영역의 제1의 변형예를 나타내는 개략 단면도이다.
도 41은, 도 38이 나타내는 영역의 제1의 변형예를 나타내는 개략 단면도이다.
도 42는, 도 36이 나타내는 영역의 제2의 변형예를 나타내는 개략 단면도이다.
도 43은, 도 38이 나타내는 영역의 제2의 변형예를 나타내는 개략 단면도이다.
도 44는, 본 발명의 실시의 형태 2의 제6 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 45는, 본 발명의 실시의 형태 2의 제7 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 46은, 본 발명의 실시의 형태 2의 제8 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 47은, 본 발명의 실시의 형태 2의 제8 예와 관련되는 반도체 장치의, 도 46보다도 애스펙트비가 1에 비해 높은 자기저항 소자가 형성되는 영역의 구성을 상세하게 나타내는 평면도이다.
도 48은, 본 발명의 실시의 형태 3의 제1 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 49는, 도 48에 있어서의 소스라인의 평면시에서의 형상의 제1의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 50은, 도 48에 있어서의 소스라인의 평면시에서의 형상의 제2의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 51은, 도 48에 있어서의 소스라인의 평면시에서의 형상의 제3의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 52는, 도 48에 있어서의 소스라인의 평면시에서의 형상의 제4의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 53은, 본 발명의 실시의 형태 3의 제2 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 54는, 도 53에 있어서의 소스라인의 평면시에서의 형상의 제1의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 55는, 도 53에 있어서의 소스라인의 평면시에서의 형상의 제2의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 56은, 도 53에 있어서의 소스라인의 평면시에서의 형상의 제3의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 57은, 본 발명의 실시의 형태 3의 제3 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 58은, 도 57에 있어서의 자기저항 소자의 평면시에서의 배치의 변형예를, 소스라인보다 상측의 층만 나타내는 개략 단면도이다.
도 59는, 도 57에 있어서의 소스라인의 평면시에서의 형상의 제1의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 60은, 도 57에 있어서의 소스라인의 평면시에서의 형상의 제2의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 61은, 도 57에 있어서의 소스라인의 평면시에서의 형상의 제3의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 62는, 본 발명의 실시의 형태 3의 제4 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 63은, 도 62에 있어서의 소스라인의 평면시에서의 형상의 제1의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 64는, 도 62에 있어서의 소스라인의 평면시에서의 형상의 제2의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 65는, 도 62에 있어서의 소스라인의 평면시에서의 형상의 제3의 변형예를, 소스라인 및 그 하측의 층만 나타내는 개략 단면도이다.
도 66은, 본 발명의 실시의 형태 3의 제5 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 67은, 도 66에 있어서의 비트라인의 평면시에서의 형상의 제1의 변형예를, 소스라인보다 상측의 층만 나타내는 개략 단면도이다.
도 68은, 도 66에 있어서의 비트라인의 평면시에서의 형상의 제2의 변형예를, 소스라인보다 상측의 층만 나타내는 개략 단면도이다.
도 69는, 도 68의 LXIX-LXIX선을 따르는 부분에 있어서의, 도 68의 자기저항 소자가 형성되는 영역의 개략 단면도이다.
도 70은, 도 66에 있어서의 비트라인의 평면시에서의 형상의 제3의 변형예를, 소스라인보다 상측의 층만 나타내는 개략 단면도이다.
도 71은, 도 70의 LXXI-LXXI선을 따르는 부분에 있어서의, 도 70의 자기저항 소자가 형성되는 영역의 개략 단면도이다.
도 72는, 본 발명의 실시의 형태 3의 제6 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 73은, 도 72에 있어서의 비트라인의 평면시에서의 형상의 제1의 변형예를, 소스라인보다 상측의 층만 나타내는 개략 단면도이다.
도 74는, 도 73의 LXXIV-LXXIV선을 따르는 부분에 있어서의, 도 73의 자기저항 소자가 형성되는 영역의 개략 단면도이다.
도 75는, 도 72에 있어서의 비트라인의 평면시에서의 형상의 제2의 변형예를, 소스라인보다 상측의 층만 나타내는 개략 단면도이다.
도 76은, 도 75의 LXXVI-LXXVI선을 따르는 부분에 있어서의, 도 75의 자기저항 소자가 형성되는 영역의 개략 단면도이다.
도 77은, 본 발명의 실시의 형태 3의 제7 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 78은, 본 발명의 실시의 형태 4의 제1 예와 관련되는 반도체 장치의 메모리 셀 영역의 구성을, 소스라인보다 상측의 층만 상세하게 나타내는 평면도이다.
도 79는, 도 78의 LXXIX-LXXIX선을 따르는 부분에 있어서의, 도 78의 자기저항 소자가 형성되는 영역의 개략 단면도이다.
도 80은, 본 발명의 실시의 형태 4의 제2 예와 관련되는 반도체 장치의 메모리 셀 영역의 구성을, 소스라인보다 상측의 층만 상세하게 나타내는 평면도이다.
도 81은, 도 80의 LXXXI-LXXXI선을 따르는 부분에 있어서의, 도 80의 자기저항 소자가 형성되는 영역의 개략 단면도이다.
도 82는, 본 발명의 실시의 형태 4의 제3 예와 관련되는 반도체 장치의 메모리 셀 영역의 구성을, 소스라인보다 상측의 층만 상세하게 나타내는 평면도이다.
도 83은, 도 82의 LXXXIII-LXXXIII선을 따르는 부분에 있어서의, 도 82의 자기저항 소자가 형성되는 영역의 개략 단면도이다.
도 84는, 본 발명의 실시의 형태 5의 제1 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 85는, 도 84의 LXXXV-LXXXV선을 따르는 부분에 있어서의, 도 84의 메모리 셀 영역의 개략 단면도이다.
도 86은, 도 84의 LXXXVI-LXXXVI선을 따르는 부분에 있어서의, 도 84의 메모리 셀 영역의 개략 단면도이다.
도 87은, 도 84의 LXXXVII-LXXXVII선을 따르는 부분에 있어서의, 도 84의 메모리 셀 영역의 개략 단면도이다.
도 88은, 도 84의 LXXXVIII-LXXXVIII선을 따르는 부분에 있어서의, 도 84의 메모리 셀 영역의 개략 단면도이다.
도 89는, 도 84의 메모리 셀 영역의 등가 회로이다.
도 90은, 본 발명의 실시의 형태 5의 제2 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을, 소스라인보다 하측의 층만 상세하게 나타내는 평면도이다.
도 91은, 도 90의 메모리 셀 영역의 등가 회로이다.
도 92는, 본 발명의 실시의 형태 5의 제3 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 93은, 도 92의 XCIII-XCIII선을 따르는 부분에 있어서의, 도 92의 메모리 셀 영역의 개략 단면도이다.
도 94는, 도 92의 XCIV-XCIV선을 따르는 부분에 있어서의, 도 92의 메모리 셀 영역의 개략 단면도이다.
도 95는, 도 93이 나타내는 영역의 제1의 변형예를 나타내는 개략 단면도이다.
도 96은, 도 94가 나타내는 영역의 제1의 변형예를 나타내는 개략 단면도이다.
도 97은, 도 93이 나타내는 영역의 제2의 변형예를 나타내는 개략 단면도이다.
도 98은, 도 94가 나타내는 영역의 제2의 변형예를 나타내는 개략 단면도이다.
도 99는, 본 발명의 참고예와 관련되는 반도체 장치의 메모리 셀 영역의 구성을, 소스라인보다 상측의 층만 상세하게 나타내는 평면도이다.
도 100은, 도 99의 C-C선을 따르는 부분에 있어서의, 도 99의 메모리 셀 영역의 개략 단면도이다.　　
도 101은, 도 99의 CI-CI선을 따르는 부분에 있어서의, 도 99의 메모리 셀 영역의 개략 단면도이다.　　
도 102는, 본 발명의 실시의 형태 6의 제1 예와 관련되는 반도체 장치의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 103은, 도 102의 CIII-CIII선을 따르는 부분에 있어서의, 도 102의 메모리 셀 영역의 개략 단면도이다.
도 104는, 도 102의 CIV-CIV선을 따르는 부분에 있어서의, 도 102의 메모리 셀 영역의 개략 단면도이다.
도 105는, 도 102의 CV-CV선을 따르는 부분에 있어서의, 도 102의 메모리 셀 영역의 개략 단면도이다.
도 106은, 도 102의 CVI-CVI선을 따르는 부분에 있어서의, 도 102의 메모리 셀 영역의 개략 단면도이다.
도 107은, 도 102~도 106에 나타내는 자기저항 소자가 형성되는, 메모리 셀의 구성을 나타내는 개략 사시도이다.
도 108은, 본 발명의 실시의 형태 6의 제1 예의 비교예의 반도체 장치에 있어서의, 메모리 셀 영역의 구성을 상세하게 나타내는 평면도이다.
도 109는, 도 108의 CIX-CIX선을 따르는 부분에 있어서의, 도 108의 메모리 셀 영역의 개략 단면도이다.
도 110은, 도 108의 CX-CX선을 따르는 부분에 있어서의, 도 108의 메모리 셀 영역의 개략 단면도이다.
도 111은, 도 108의 CXI-CXI선을 따르는 부분에 있어서의, 도 108의 메모리 셀 영역의 개략 단면도이다.
도 112는, 도 108의 CXII-CXII선을 따르는 부분에 있어서의, 도 108의 메모리 셀 영역의 개략 단면도이다.
도 113은, 도 102에 있어서의 접지 배선의 평면시에서의 형상의 제1의 변형 예의, 주로 자벽 이동층 및 그 상측의 층을 나타내는 개략 단면도이다.
도 114는, 도 102에 있어서의 접지 배선의 평면시에서의 형상의 제2의 변형 예의, 주로 자벽 이동층 및 그 상측의 층을 나타내는 개략 단면도이다.
도 115는, 도 102에 있어서의 접지 배선의 평면시에서의 형상의 제3의 변형 예의, 주로 자벽 이동층 및 그 상측의 층을 나타내는 개략 단면도이다.
도 116은, 도 102에 있어서의 접지 배선의 평면시에서의 형상의 제4의 변형 예의, 주로 자벽 이동층 및 그 상측의 층을 나타내는 개략 단면도이다.
도 117은, 도 102에 있어서의 접지 배선의 평면시에서의 형상의 제5의 변형 예의, 주로 자벽 이동층 및 그 상측의 층을 나타내는 개략 단면도이다.
도 118은, 도 102에 있어서의 접지 배선의 평면시에서의 형상의 제6의 변형 예의, 주로 자벽 이동층 및 그 상측의 층을 나타내는 개략 단면도이다.
이하, 본 발명의 실시의 형태에 관하여 도면에 근거해서 설명한다.
(실시의 형태 1)
우선, 본 실시의 형태로서 칩상태의 반도체 장치에 관하여 도 1을 이용해서 설명한다.
도 1을 참조하여, 본 실시의 형태에 있어서의 반도체칩(CHP)에는, CPU(Central Processing Unit)와, MRAM과, 주변 회로와, 파워 라인(PL)을 가지고 있다. 반도체칩(CHP)의 주변부에는 패드(PD)가 배치되어 있다.
CPU는, 중앙 연산 처리부라고도 불리는 회로이며, 기억장치로부터 명령을 독출하여 해독하고, 그것에 기초하여 다종 다양한 연산이나 제어를 실시하는 것이다. 이 때문에 CPU에는 고속 처리가 요구된다.
MRAM은, 자기를 이용하여, 기억 정보를 랜덤에 독출하거나 기록하거나 할 수 있는 소자이다. MRAM은 전원을 꺼도 기억 상태가 유지되는 불휘발성 메모리로서 기능할 뿐만 아니라, 고속의 랜덤 억세스 기능을 가지는 메모리 소자이다. 다만 MRAM에는 상기 메모리 소자 외에, 상기 메모리 소자에 정보를 기록하거나, 메모리 소자의 정보를 독출하거나 하는 회로나, 복수로 늘어선 메모리 소자 중 정보의 읽고 쓰기를 실시하는 소자를 선택하는 선택 트랜지스터 등을 가지고 있다.
주변 회로는, CPU나 MRAM과 함께 반도체 장치의 시스템을 구성하기 위한 회로이며, 예를 들어 전원 회로, 클락 회로나 리셋트 회로 등으로 구성되어 있다. 주변 회로에는, 디지탈 신호를 처리하는 디지털 회로나 아날로그 신호를 처리하는 아날로그 회로를 포함하고 있다. 아날로그 회로는, 시간적으로 연속해서 변화하는 전압이나 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들어, 증폭 회로, 변환 회로, 변조 회로, 발진 회로, 전원 회로 등으로 구성되어 있다.
파워 라인(PL)은, CPU, MRAM 및 주변 회로를 동작하기 위한 전압을 공급하는 라인이며, 전원 라인이나 그랜드 라인으로 구성되어 있다. CPU, MRAM 및 주변 회로는, 파워 라인과 접속되어 있으며, 파워 라인으로부터의 전원 공급에 의해서 동작할 수 있다.
패드(PD)는, 반도체칩(CHP)의 외부에 접속되는 기기(회로)와 입출력하기 위한 외부 접속 단자이다. 패드(PD)를 개재하여 반도체칩(CHP)에 형성되어 있는 CPU 등에 입력 신호가 입력된다. 또한 CPU로부터의 출력 신호가 패드(PD)를 개재하여 반도체칩(CHP)의 외부에 접속되어 있는 기기(회로)로 출력된다.
다음으로 도 1의 자기저항 소자를 가지는 메모리 셀이 형성되는 영역(메모리 셀 영역)의 구성에 관하여, 도 2~도 12를 이용해서 설명한다.
도 2를 참조하여, 본 실시의 형태의 메모리 셀 영역에 형성되는 자기저항 소자(MRD)는, 예를 들어 스핀 토크를 이용하여 스핀 주입에 의해 기록하는 스핀 주입형 MRAM인 STT-MRAM를 구성하는 자기저항 소자(기억소자)이다. 통상, STT-MRAM이 구성하는 회로에는, 횡방향으로 n행, 종방향으로 m열, 매트릭스상(狀)으로 복수의 MRAM의 메모리 셀(MC)이 배치되어 있다. 즉 MRAM은, 어레이 형상(狀)으로 배치된 복수의 메모리 셀(MC)로 이루어지는 메모리 셀 어레이를 구성하고 있다.
메모리 셀 어레이의 열을 따라서, 워드라인(WL1~WLn)(도 2 중에서는 워드라인(WL1, WL2): 제3 배선)과, 소스라인(SL1~SLn)(도 2 중에서는 복수의 소스라인(SL): 제2 배선)이 서로 병행하여 연재(延在: 연장되어 있음)하도록 배치되어 있다. 한편, 메모리 셀 어레이의 횡방향으로 연재하도록, 비트라인(BL1~BLm)(도 2 중에서는 비트라인(BL1, BL2, BL3, BL4): 제1 배선)이 서로 병행하여 배치되어 있다. 도시되지 않지만, 워드라인은 워드라인 드라이버대(帶)와 전기적으로 접속되며, 소스라인은 정보를 독출하는 회로와 전기적으로 접속된다. 비트라인은 정보를 기록하는 회로와 전기적으로 접속된다.
또한 도 2에 있어서, 좌측의 「SL 및 그 하측」에는, 소스라인(SL) 및, 소스라인(SL)보다도 후술하는 반도체 기판에 가까운 하측의 층의 구성이 도시되어 있다. 즉 소스라인(SL)보다 하측의 층에는 반도체 기판의 활성 영역(AA), 워드라인(WL1) 등이 형성되어 있다. 또한, 후술하는 스위칭 소자와 소스라인(SL)을 전기적으로 접속하는 소스 컨택트(SC), 드레인 영역(DR)과 다른 영역을 전기적으로 접속하는 드레인 컨택트(DC) 등이 배치되어 있다. 복수의 활성 영역(AA)은, 예를 들어 절연막으로 이루어지는 트렌치 홈(TR)에 의해 분리되어 있다.
또한 도 2에 있어서의 우측의 「SL보다 상측」에는 소스라인(SL)보다도 후술하는 반도체 기판으로부터 먼 상측의 층의 구성이 도시되어 있다. 즉 소스라인(SL)보다 상측의 층에는, 하부 전극으로서의 스트랩 배선(ST)(인출 배선)이나 자기저항 소자(MRD), 드레인 컨택트(DC)나 비트라인(BL1) 등이, 서로 전기적으로 접속되도록 배치되어 있다.
비트라인(BL1) 등은 실제로는 도 2의 SL보다 상측의 영역의 전체를 횡방향으로 연재하도록 배열되지만, 도을 보기 쉽게하기 위해, 도 2 중에서는 중앙부에 독립하여 도시하고 있다. 따라서 도 2의 「SL 및 그 하측」과 「SL보다 상측」이란 평면시에 있어서 동일한 영역을, 하측의 층과 상측의 층으로 나누어 도시한 것이다. 또한 소스라인(SL)에 관해서도 실제로는 평면시에 있어서 각 메모리 셀(MC)과과 중첩하도록 연재하지만, 도 2 중에서는 그 도시가 생략되어 있다.
자기저항 소자(MRD)는, 예를 들어 도 2의 횡방향으로 긴 길이 방향을 가지는 타원형의 평면 형상을 가지고 있다. 이와 같이 타원 형상을 가짐으로써, 자기저항 소자(MRD)의 애스펙트비(aspect ratio)는 1 이외의 값을 가진다. 여기에서는 자기저항 소자(MRD)의 평면시에서의 애스펙트비는 1에서 크게 떨어져 있는 것이 바람직하다. 구체적으로는, 예를 들어 해당 애스펙트비가 1을 넘는 경우는 2 이상인 것이 바람직하고, 해당 애스펙트비가 1 미만인 경우는 0.5 이하인 것이 바람직하다. 다만 자기저항 소자(MRD)는, 타원형에 한정하지 않고, 예를 들어 장방형 등 긴 길이 방향을 가지는 직사각형 형상이어도 된다.
도 2의 종방향에 관해서 인접하는 2개의 메모리 셀(MC)의 자기저항 소자(MRD)는, 해당 종방향으로 연재하는 동일한 직선 위에 올라가지 않도록 배치되어 있다. 즉 긴 길이 방향이 연재하는 방향(제1 방향)인 종방향에 관해서 인접하는 2개의 자기저항 소자(MRD)는, 해당 제1 방향에 교차하는 방향(제2 방향)인 횡방향에 관해서 다른 좌표에 배치된다. 예를 들어 도 2의 BL1 셀 유닛의 자기저항 소자(MRD)는 스트랩 배선(ST)의 우측에 배치되지만, BL2 셀 유닛의 자기저항 소자(MRD)는 스트랩 배선(ST)의 좌측에 배치된다. 또한 BL3 셀 유닛의 자기저항 소자(MRD)는, BL1 셀 유닛의 자기저항 소자(MRD)와 제2 방향에 관해서 동일한 좌표에 배치되기 때문에, 양자는 제1 방향을 따라서 연재하는 동일한 직선 위에 배치된다. BL4 셀 유닛의 자기저항 소자(MRD)는, BL2 셀 유닛의 자기저항 소자(MRD)와 제2 방향에 관해서 동일한 좌표에 배치된다. 이상과 같이 각 자기저항 소자(MRD)는, 드레인 컨택트(DC)나 스트랩 배선(ST)의 위치에 대해서 서로 교대로, 이른바 지그재그 모양으로 배치된다.
도 3~도 7의 단면도를 참조하여, 상기의 각 메모리 셀(MC)이나 각 소자, 각 배선은, 예를 들어 실리콘의 단결정으로 이루어지는 반도체 기판(SUB)의 주표면 위에 형성되어 있다. 즉 반도체 기판(SUB)의 주표면 위의 활성 영역(AA)에는, 트랜지스터(TM)(스위칭 소자)가 형성되며, 그 윗쪽에 평판상의 스트랩 배선(ST)이나 자기저항 소자(MRD), 비트라인(BL) 등이 배치되어 있다.
트랜지스터(TM)는, 예를 들어 붕소나 인, 비소 등을 포함하는 불순물 확산층인 한쌍의 소스 영역(SO), 드레인 영역(DR)과, 실리콘 산화막 등으로 이루어지는 게이트 절연층(GI)과, 폴리 실리콘이나 금속막 등의 도전체로 이루어지는 도시되지 않는 게이트 전극층을 가지고 있다. 게이트 전극층의 거의 바로 위에 워드라인(WL1, WL2)이 배치된다. 한쌍의 소스 영역(SO)/드레인 영역(DR)은, 반도체 기판(SUB)의 주표면에 서로 간격을 두고 배치되어 있다. 게이트 전극층은, 한쌍의 소스 영역(SO)/드레인 영역(DR) 사이에 끼워지는 반도체 기판(SUB)의 표면 위에 게이트 절연층(GI)을 개재하여 형성되어 있다. 또한 한쌍의 소스 영역(SO)/드레인 영역(DR) 및 게이트 전극층의 표면은 실리사이드화되어 있어도 된다.
자기저항 소자(MRD)는, 액세스 트랜지스터(TM)가 형성된 반도체 기판(SUB)의 주표면 위에 복수층의 층간 절연층(II)을 개재하여 위치하고 있다. 층간 절연층(II)은, 예를 들어 4층의 실리콘 산화막으로 이루어지는 층간 절연층으로 하는 것이 바람직하지만, 도 3~도 7에 있어서는 2~3층으로 생략하여 도시하고 있다. 또한 층간 절연층(II)은, 평면시에 있어서 인접하는 메모리 셀(MC) 사이에 끼워진 영역에도 형성되어 있다.
자기저항 소자(MRD)는, 스트랩 배선(ST)의 표면에 그 하면이 접하도록 형성되어 있다. 이 스트랩 배선(ST)은, 소스라인(SL) 및 드레인 컨택트(DC)를 통해서 트랜지스터(TM)의 드레인 영역(DR)에 전기적으로 접속되어 있다. 도 3을 참조하여, 이 경우 SL보다 상측의 드레인 컨택트(DC)는, SL보다 하측의 드레인 컨택트(DC)와 평면시에 있어서 중첩하는 위치에 배치되어 있다. 또한 소스 영역(SO)와 소스라인(SL)과는, 소스 컨택트(SC)를 통해서 전기적으로 접속되어 있다. 소스라인(SL)과 동일한 층에는, 한쌍의 드레인 컨택트(DC)를 전기적으로 접속하는 드레인 접속층(DL)이 배치된다. 다만, 드레인 접속층(DL)을 사이에 두지 않고, 드레인 영역(DR)과 직접 접속된 드레인 컨택트(DC)와, 스트랩 배선(ST)과 직접 접속된 드레인 컨택트(DC)가 직접 접속되어도 된다. 바꾸어 말하면, 드레인 영역(DR)과 스트랩 배선(ST)이 단일의 드레인 컨택트(DC)에 의해 전기적으로 접속되어도 된다. 이 때, 소스 컨택트(SC)와 드레인 컨택트(DC)가, 각각 다른 공정에서 형성됨으로써, 드레인 영역(DR)부터 스트랩 배선(ST)까지를 관철하는 단일의 드레인 컨택트(DC)를 형성해도 된다.
도 2~도 4를 주로 참조하여, 각 활성 영역(AA)의 평면시에서의 형성 영역과, 각 스트랩 배선(ST)의 평면시에서의 형성 영역은, 모두 평면시에 있어서 매트릭스상으로 배치되어 있다. 즉 각 메모리 셀(MC)에 있어서의 활성 영역(AA)과 스트랩 배선(ST)은, 모두 예를 들어 도 2에 있어서 서로 (거의) 직교하는 종방향(제3 방향)과 횡방향(제4 방향)으로 연재하도록, 일정한 거리를 띄우고 복수로 줄지어 있다.
각 활성 영역(AA)와 각 스트랩 배선(ST)은, 동일한 메모리 셀(MC)에 있어서도 일부 중첩하지 않는 영역이 존재한다. 즉 동일한 각 메모리 셀(MC)에 있어서, 스트랩 배선(ST)은 활성 영역(AA) 보다 약간 우측으로 치우쳐서 배치되어 있다.
동일한 메모리 셀(MC)에 있어서도, 이와 같이 상층과 하층에서는 평면적으로 차지하는 영역이 약간 차이가 나고 있으며, 적어도 일부에 있어서 상층과 하층이 중첩하지 않는 영역이 존재해도 된다. 이 때문에 메모리 셀(MC)과는 약간 다른 기준으로, 즉 복수의 워드라인(WL)이나 비트라인(BL)이 배치되는 영역을 중심으로 하여, 개개의 메모리 셀(MC)이 배치되는 위치와 대체로 대응하도록 셀 유닛이 규정된다. 구체적으로는 워드라인(WL1, WL2)을 중심으로, 횡방향으로 늘어서는 셀 유닛(WL1 셀 유닛 및 WL2 셀 유닛)이 배치된다. 또한 비트라인(BL1, BL2, BL3, BL4)을 중심으로 BL1 셀 유닛 등 합계 4개의 종방향으로 늘어서는 셀 유닛이 배치된다. 이 때문에 본 실시의 형태에 있어서는, 소스라인(SL)보다 상측의 층과 하측의 층의 사이에서, 개개의 메모리 셀의 평면시에서의 위치에 다소의 차이가 존재한다. 예를 들어 도 2에 있어서 가장 좌측의 드레인 컨택트(DC)는 WL1 셀 유닛의 내부에 형성되지만, 가장 좌측의 자기저항 소자(MRD)는 WL1 셀 유닛과 WL2 셀 유닛의 경계 근방이나, WL2 셀 유닛의 내부에 배치되어도 된다.
상기와 같이 개개의 메모리 셀(MC)에 있어서, 예를 들어 스트랩 배선(ST)(상측의 층)과 활성 영역(AA)(하측의 층)이 일부에 있어서 중첩하지 않도록 배치된다. 이 때문에, 자기저항 소자(MRD)가 반도체 기판(SUB)의 주표면 위에 배치되는 위치(레이아웃)의 자유도를 보다 높일 수 있다. 구체적으로는, 자기저항 소자(MRD)가 드레인 컨택트(DC)의 바로 위에 배치되는 것을 피하면서, 각 메모리 셀(MC)를 앞서 설명한 이른바 지그재그 모양으로 배치할 수 있다. 또한, 메모리 셀(MC)의 평면시에서의 면적을 크게 하는 일 없이, 인접하는 한쌍의 자기저항 소자(MRD)의 긴 길이 방향의 단부사이에 있어서의 단락을 억제하는 효과를 높일 수 있다. 그 결과, 해당 MRAM의 집적도를 보다 높일 수 있다.
도 2~도 7에 있어서는, 자기저항 소자(MRD)가 긴 길이 방향에 관해서 이른바 지그재그 모양으로 배치되어 있지만, 위에서 설명한 바와 같이, 동일한 각 메모리 셀(MC)에 있어서의 자기저항 소자(MRD)와 드레인 컨택트(DC)는 평면시에 있어서 서로 중첩하지 않도록(서로 떨어지도록) 배치되어 있다. 예를 들어 드레인 컨택트(DC) 및 층간 절연층(II)의 상면과 접하도록 형성되는 스트랩 배선(ST)은, 드레인 컨택트(DC) 위에 있어서, 층간 절연층(II) 위보다 평탄성이 열화한다. 이것은 드레인 컨택트(DC)와 층간 절연층(II)의 재질의 다름에 기인한다. 그래서 자기저항 소자(MRD)를 드레인 컨택트(DC)로부터 멀어진 영역에 형성함으로써, 자기저항 소자(MRD)의 특히 프리층(MFL)의 평탄성을 확보할 수 있다. 여기서, 보다 확실히 자기저항 소자(MRD)의 평탄성을 확보하기 위해서는, 개개의 메모리 셀(MC)에 있어서의 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 평면시에서의 최단 거리가 40nm 이상인 것이 바람직하고, 해당 최단 거리는 40nm 이상 100nm 이하인 것이 보다 바람직하다.
도 2~도 7에 있어서는, 각 메모리 셀(MC)에 있어서, 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 평면시에서의 거리는 거의 일정해지고 있다. 이와 같이 하면, 각 자기저항 소자(MRD)의 평면시에서의 주위(근방)의 평탄도 등을 거의 일정하게 할 수 있다. 따라서, 각 자기저항 소자(MRD)간의 전기 특성 등의 기능의 불균일을 저감할 수 있다.
도 3~도 7의 각 도에 있어서, 예를 들어 비트라인(BL)이나 소스라인(SL) 등의 각종 배선이나 소스 컨택트(SC), 드레인 컨택트(DC), 드레인 접속층(DL)은, 구리 등의 도전막으로 이루어지는 것이 바람직하다. 또한 이들 각종 배선이나 컨택트에는, 그 측벽이나 상면(또는 하면)을 덮도록 배리어 메탈이 형성되어 있는 것이 바람직하다. 그러나 여기에서는 그들 각 막의 도시가 생략되어 있다. 또한 예를 들어 비트라인(BL)과 동일한 층으로서, 비트라인(BL)이 배치되지 않는 영역에 예를 들어 실리콘 질화막으로 이루어지는 층간 절연층이 배치되는 경우가 있다. 또한 자기저항 소자(MRD)와 동일한 층으로서, 평면시에서의 자기저항 소자(MRD)의 주위에 예를 들어 실리콘 질화막으로 이루어지는 보호층이 형성되거나 하는 경우가 있다. 그러나 여기에서는 이러한 실리콘 질화막의 절연층에 관해서도 도시가 생략되어 있다.
여기서 배리어 메탈(barrier metal)이란, 각 배선을 구성하는 금속재료의 외부로의 확산을 억제하기 위한 막으로, 비자성의 탄탈의 박막이나, 이것에 질소가 첨가된 TaN(질화 탄탈)이 이용되는 것이 바람직하다.
도 8에는, 도 2~도 7에 나타내는 메모리 셀의 구성을 입체적으로 나타내고 있다. 또한, 도 2의 평면시에 있어서 타원형으로 나타낸 자기저항 소자(MRD)는, 도 8에 있어서는 직사각형으로 나타내고 있다. 도 8 및 도 9를 참조하여, 스트랩 배선(ST)의 상면에 접하도록 배치되는 자기저항 소자(MRD)는, 핀층(MPL)과, 터널 절연층(MTL)과, 프리층(MFL)을 가지며, 또한 예를 들어 핀층(MPL)과, 터널 절연층(MTL)과, 프리층(MFL)이 이 순서로 아래로부터 적층된 적층 구조를 가지고 있다. 또한 프리층(MFL) 위에는, 상부 전극으로서의 캡층(CP)이 형성되어 있지만, 여기에서는 도 8 이외의 각 도에 있어서 캡층(CP)의 도시가 생략된다.
핀층(MPL)과 프리층(MFL)은, 각각 자성을 가지는 자성층이다. 자기저항 소자(MRD)에의 데이터의 기록은, 프리층(MFL)의 자화의 방향이, 자기저항 소자(MRD)를 통과하는 전류의 방향에 따라 변화함으로써 이루어진다. 특히 본 실시의 형태의 STT-MRAM를 구성하는 자기저항 소자(MRD)는, 자화의 방향이, 반도체 기판(SUB)이나 적층되는 각 박막의 주표면을 따르는 방향인 이른바 면내 자화형의 자기저항 소자인 것이 바람직하다.
개개의 자기저항 소자(MRD)에는, 상기와 같이 터널 절연층(MTL)을 사이에 개재시켜 2개의 자성층(핀층(MPL)과 프리층(MFL))이 적층되어 있다. 이 2개의 자성층에 있어서의 자화의 방향을 같은 방향으로 하는지, 서로 역방향으로 하는지에 따라서 자기저항 소자(MRD)의 저항값이 변화한다. 예를 들어 도 9에 있어서는, 핀층(MPL)에 있어서의 자화는 우향(右向)인데 대하여, 프리층(MFL)에 있어서의 자화가 좌향(左向)이면, 핀층(MPL)과 프리층(MFL)의 자화의 방향은 서로 역방향이 되고, 이 때 자기저항 소자(MRD)는 고저항이 된다. 반대로 핀층(MPL)에 있어서의 자화가 우향이고, 프리층(MFL)에 있어서의 자화가 우향이면, 양자의 자화의 방향은 같은 방향이 되고, 이 때 자기저항 소자(MRD)는 저저항이 된다.
자기저항 소자(MRD)의 자화의 방향은, 비트라인(BL)로부터 자기저항 소자(MRD)를 거쳐 트랜지스터(TM)에 이르는 전류 경로에 흐르는 전류의 방향에 따라 재기록된다. 또한 자기저항 소자(MRD)의 자화의 방향에 따라 변화된 전기 저항을 검출함으로써, 자기저항 소자(MRD)의 자화의 방향이 독취된다.
도 10을 참조하여, 본 실시의 형태에 있어서는, 자기저항 소자(MRD)가, 프리층(MFL), 터널 절연층(MTL), 핀층(MPL)의 순서로 아래로부터 적층된 적층 구조를 가지고 있어도 된다. 또한 도 11을 참조하여, 자기저항 소자(MRD)가, 핀층(MPL)과 터널 절연층(MTL)과 프리층(MFL)이 이 순서로 적층된 자기저항 소자(MRD1)와 자기저항 소자(MRD2)를 가지고 있으며, 이들이 매립 금속(ITM)에 의해 전기적으로 접속된 적층 구조를 가지고 있어도 된다. 도 11의 자기저항 소자(MRD1, MRD2)가, 도 10의 자기저항 소자(MRD)와 마찬가지로 프리층(MFL)의 윗쪽에 핀층(MPL)이 적층된 구조를 가지고 있어도 된다. 또한 도 12를 참조하여, 본 실시의 형태에 있어서는, 자기저항 소자(MRD)가, 도 9와 같은 순서로 적층된 핀층(MPL), 터널 절연층(MTL), 프리층(MFL) 위에, 또한 터널 절연층(MTL)과 핀층(MPL)이 이 순서로 적층된 구성을 가지고 있어도 된다. 이러한 구성으로 하면, 후술하는 스핀 토크의 효율을 높이고, 자기저항 소자(MRD)에의 데이터의 재기록에 이용하는 전류를 더욱 저감할 수 있다.
다음으로, 각부의 재질, 막두께 등에 관하여 설명한다.　핀층(MPL)은 강자성층으로 이루어지는 박막인 것이 바람직하다. 구체적으로는 핀층(MPL)은, 코발트(Co), 철(Fe), 붕소(B), 루테늄(Ru), 백금(Pt), 망간(Mn)으로 이루어지는 군으로부터 선택되는 1종 이상으로 구성되는 금속 단체(單體) 또는 합금의 막인 것이 바람직하다. 또한 핀층(MPL)은, 도 9~도 11에 있어서는 1층으로서 도시되어 있다. 그러나 일반적으로 핀층(MPL)에는, 반강자성층 위에 강자성층이 적층된 2층 구조나, 반강자성층 위에 강자성층, 비자성층, 강자성층의 순서로 적층된 4층 구조, 혹은 5층 구조 등이 이용된다. 다만 적층수나 적층되는 층의 순서 등은 이것으로 한정되지 않는다. 핀층(MPL)의 전체의 두께는 20nm 이상 100nm 이하인 것이 바람직하다. 예를 들어 도 12의 자기저항 소자(MRD)에 있어서는, 하측의 핀층(MPL)은, PtMn과 CoFe와 Ru와 CoFeB와의 각 합금층이 이 순서로 적층된 구성이며, 상측의 핀층(MPL)은, CoFeB와 Ru와 CoFe와 PtMn과의 각 합금층이 이 순서로 적층된 구성인 것을 생각할 수 있다.
터널 절연층(MTL)은, 산화 알류미늄(AlOx), 산화마그네슘(MgO), 산화하프늄(HfO) 중 어느 하나로 이루어지는 절연막인 것이 바람직하다. 그 두께는 0.5nm 이상 2.0nm 이하인 것이 바람직하고, 그 중에서도 0.6nm 이상 1.5nm 이하인 것이 보다 바람직하다.
프리층(MFL)은, 강자성층으로 이루어지는 박막인 것이 바람직하다. 구체적으로는 니켈(Ni), 코발트(Co), 철(Fe), 붕소(B), 루테늄(Ru)으로 이루어지는 군으로부터 선택되는 1종 이상으로부터 구성되는 금속 단체 또는 합금의 막인 것이 바람직하다. 또한 상기의 다른 재질의 합금으로 이루어지는 박막이 복수 적층된 구성이어도 된다. 그 전체의 두께는 2.0nm 이상 10nm 이하인 것이 바람직하고, 3.0nm 이상 9.0nm 이하인 것이 보다 바람직하다. 예를 들어 도 12의 자기저항 소자(MRD)에 있어서는, 프리층(MFL)은 CoFeB로 이루어지는 것을 생각할 수 있다.
스트랩 배선(ST)은 예를 들어 탄탈(Ta), 질화 탄탈(TaN), 루테늄, 질화 티탄(TiN) 등의 금속막으로 이루어지는 것이 바람직하다. 또한 스트랩 배선(ST)은 1층이어도 되지만, 상술한 다른 재료로 이루어지는 복수의 박막이 적층된 구성이어도 된다. 스트랩 배선(ST)의 두께는 예를 들어 10nm 이상 70nm 이하인 것이 바람직하고, 그 중에서도 20nm 이상 50nm 이하(일례로서 35nm)인 것이 바람직하다.
캡층(CP)으로서는, 스트랩 배선(ST)과 마찬가지로 예를 들어 탄탈, 질화 탄탈, 루테늄, 질화 티탄 등의 금속막으로 이루어지는 것이 바람직하다. 캡층(CP)도 1층이어도 되지만, 상술한 다른 재료로 이루어지는 복수의 박막이 적층된 구성이어도 된다. 캡층(CP)의 두께는 예를 들어 60nm 이상 70nm 이하인 것이 바람직하다. 또한 예를 들어 2층이 적층된 캡층(CP)의 경우, 하부의 캡층(CP)의 두께는 예를 들어 30nm 이상 70nm 이하인 것이 바람직하고, 그 중에서도 35nm 이상 65nm 이하(일례로서 60nm)인 것이 바람직하다. 또한 상부의 캡층(CP)의 두께는 예를 들어 5nm 이상 100nm 이하인 것이 바람직하다. 일례로서 Ru로 이루어지는 두께 7.5nm의 박막 위에 Ta로 이루어지는 두께 60nm의 박막이 적층된 구성의 캡층(CP)을 생각할 수 있다.
또한 예를 들어 도 11에 나타내는 매립 금속(ITM)은, Ta 등의 금속막으로 이루어지는 것이 바람직하고, 그 두께는 예를 들어 5nm 이상 100nm 이하인 것이 바람직하다.
이상에서 설명한, STT 방식의 자기저항 소자(MRD)에 있어서의 정보의 재기록의 원리에 관하여, 도 13~도 18을 이용해서 상세하게 설명한다.
도 13을 참조하여, 예를 들어 도 9에 나타내는 적층 구조를 가지는 STT 방식의 자기저항 소자(MRD)에 있어서, 핀층(MPL)과 프리층(MFL)의 자화의 방향이 서로 역방향이 되어 있는 경우를 생각한다. 이와 같이 핀층(MPL)과 프리층(MFL)의 자화의 방향이 서로 역방향인 상태는, 앞서 설명한 바와 같이, 자기저항 소자(MRD)가 고저항인 상태이다. 도 14를 참조하여, 도 13 상태의 자기저항 소자(MRD)의 프리층(MFL) 측에 +의 전위를, 핀층(MPL) 측에 -의 전위를 인가한다. 그러면 핀층(MPL)의 하측의 층으로부터 프리층(MFL)의 상측의 층으로, 전도전자가 흐른다.
여기에서 상기 전도전자 중, 핀층(MPL)의 자화의 방향과 거의 같은 방향의 스핀 토크를 가지는 전자는, 핀층(MPL)을 통과하여 터널 절연층(MTL), 프리층(MFL) 쪽으로 흐를 수 있다. 이것에 대해 핀층(MPL)의 자화의 방향과 역방향의 스핀을 가지는 전자는, 핀층(MPL)을 통과하지 못하고 반발한다. 그 결과, 핀층(MPL)과 역방향으로 자화되어 있던 프리층(MFL)의 내부에는, 자화의 방향을 전도전자(핀층(MPL))의 자화와 거의 같은 방향으로 회전시키는 토크가 가해진다.
도 15를 참조하여, 프리층(MFL)에 상기 토크가 가해지는 결과, 프리층(MFL)의 자화의 방향은, 핀층(MPL)의 자화의 방향과 같은 방향이 된다. 앞서 설명한 바와 같이, 이 상태가 자기저항 소자(MRD)가 저저항이 된 상태이다. 이와 같이, 핀층(MPL)측으로부터 프리층(MFL)측으로 전도전자를 흘림으로써, 자기저항 소자(MRD)를 고저항 상태에서 저저항 상태로 변화시킬 수 있다. 그리고 자기저항 소자(MRD)가 고저항, 저저항인 상태를 해당 자기저항 소자(MRD)가 가지는 데이터로서 보관한다.
다음으로, 도 16을 참조하여, 도 13~도 15과 같은 적층 구조를 가지는 STT 방식의 자기저항 소자(MRD)에 있어서, 핀층(MPL)과 프리층(MFL)의 자화의 방향이 같은 방향으로 되어 있는 경우를 생각한다. 상기와 같이 이 상태는, 자기저항 소자(MRD)가 저저항인 상태이다. 도 17을 참조하여, 도 16 상태의 자기저항 소자(MRD)의 프리층(MFL) 측에 -의 전위를, 핀층(MPL) 측에 +의 전위를 인가한다. 그러면 프리층(MFL)의 상측의 층으로부터 핀층(MPL)의 하측의 층으로, 전도전자가 흐른다.
여기서 상기 전도전자 중, 프리층(MFL)의 자화의 방향과 거의 같은 방향의 스핀 토크를 가지는 전자는, 프리층(MFL)을 통과하여 터널 절연층(MTL), 핀층(MPL)으로 흐를 수 있다. 이에 대해 프리층(MFL)의 자화의 방향과 역방향의 스핀을 가지는 전자는, 프리층(MFL)을 통과하지 못하고 반발한다. 그 결과, 핀층(MPL)과 같은 방향으로 자화되어 있던 프리층(MFL)의 내부에는, 자화의 방향을 프리층(MFL)에서 반발하는 전도전자의 자화와 거의 같은 방향(핀층(MPL)의 자화와 역방향)의 자화와 거의 같은 방향으로 회전시키는 토크가 가해진다.
도 18을 참조하여, 프리층(MFL)에 상기 토크가 가해지는 결과, 프리층(MFL)의 자화의 방향은, 핀층(MPL)의 자화의 방향과 서로 역방향이 된다. 이 상태가 자기저항 소자(MRD)가 고저항이 된 상태이다. 이와 같이, 프리층(MFL)측으로부터 핀층(MPL)측으로 전도전자를 흘림으로써, 자기저항 소자(MRD)를 저저항 상태로부터 고저항 상태로 변화시킬 수 있다.
다음으로 도 19~도 20을 이용하여, 자기저항 소자(MRD)의 평면시에서의 애스펙트비를 1보다 크게(작게) 하는 것에 의한 효과에 관하여 설명한다.
도 19의 그래프의 가로축(셀 전류)은, 도 14 또는 도 17에 나타내는, 자기저항 소자(MRD)의 정보 재기록에 이용하는 전도전자에 의한 전류치를 나타낸다. 도 19의 그래프의 세로축(반전 확률)은, 정보 재기록에 이용하는 전류치에 의해 실제로 프리층(MFL)의 자화의 방향이 반전하는 확률을 나타낸다.
도 19를 참조하여, 세로축의 값이 「1E+0」 즉 반전 확률이 1이 될 때의 셀 전류의 값이, 이른바 자기저항 소자(MRD)의 재기록 전류치에 상당한다. 이 재기록 전류치는, 해당 전류를 흘림으로써 확실히 자화의 방향을 반전하는 것이 가능한 전류치를 의미한다. 메모리 셀을 구성하는 스위칭 소자(트랜지스터)의 사이즈를 작게 하기 위해서는, 재기록 전류치가 보다 작은 것이 바람직하다. 또한 재기록 전류치를 보다 작게 하면, 자기저항 소자(MRD)의 터널 절연층(MTL)에 흘리는 전류치가 작아지기 때문에, 터널 절연층(MTL)에 전류를 흘리는 것이 가능한 횟수를 증가할 수 있다. 즉 터널 절연층(MTL)의 수명을 보다 길게 할 수 있다.
한편, 자기저항 소자(MRD)의 정보가 잘못되어 재기록되는 것을 억제하기 위해서는, 셀 전류가 0 또는 미소일 때의 반전 확률이 보다 낮은 것이 바람직하다. 자기저항 소자(MRD)에 미소한 셀 전류를 흘려 전기 저항값을 측정함으로써, 자기저항 소자(MRD)에 기록된 정보를 독취한다. 정보의 재기록 에러를 억제하기 위해서는, 정보의 독출시에 자기저항 소자(MRD)에 흘리는 미소한 셀 전류(도 19 중의 「독출시」의 셀 전류치)에 기인하는 반전 확률(도 19 중의 「독출시 반전 확률」)이 보다 낮은 것이 바람직하다. 여기서 재기록 전류치를 일정하다고 하면, 도 19 중에 Δ의 값으로 표시되는 그래프의 직선의 기울기(열요란 내성 인자)가 클수록, 독출시 반전 확률을 작게 할 수 있는 것을 알 수 있다.
도 20 중에 실선으로 표시하는 그래프의 가로축은 자기저항 소자(MRD)의 애스펙트비(1보다 크다)를 나타내며, 세로축은 상기 Δ값을 나타낸다. 또한 도 20 중에 점선으로 표시하는 그래프의 가로축은 자기저항 소자(MRD)의 애스펙트비(1보다 크다)를 나타내며, 세로축은 재기록 전류치를 나타낸다.
도 20을 참조하여, 자기저항 소자(MRD)의 애스펙트비가 1보다 커질수록, Δ값이 커져, 정보의 재기록 에러의 발생을 억제할 수 있는 것을 알 수 있다. 또한 자기저항 소자(MRD)의 애스펙트비가 1보다 커져도, 재기록 전류치의 증가량은 적은 것을 알 수 있다. 도 20의 그래프 도출에 있어서는, 애스펙트비가 보다 높은 자기저항 소자(MRD)로서 평면시에서의 짧은 길이 방향의 길이를 일정하게 하고, 긴 길이 방향을 보다 길게 한 것이 이용되고 있다. 이 때문에 도 20에 있어서는 애스펙트비가 높아짐에 따라서 자기저항 소자(MRD)의 평면시에서의 면적이 다소 증가하고 있는 것에 기인하여, 약간 재기록 전류치가 증가하고 있다. 따라서 특히 단위면적 당의 재기록 전류 밀도에 관해서는, 애스펙트비가 높아져도 거의 증가하지 않는다고 말할 수 있다. 또한 만일 자기저항 소자(MRD)의 평면시에서의 면적이 변화하지 않도록 애스펙트비를 높게 했을 경우에는, 애스펙트비가 높아져도 재기록 전류치는 거의 변화하지 않는다.
이상에서, 자기저항 소자(MRD)의 애스펙트비를 1보다 크게 하면, 해당 자기저항 소자(MRD)에의 정보의 재기록 전류치의 증가를 억제하면서, 정보의 재기록 에러를 억제할 수 있다.
다음으로, 본 실시의 형태의 비교예인 도 21~도 26을 참조하면서, 본 실시의 형태의 작용 효과에 관하여 설명한다.
도 21~도 26을 참조하여, 본 실시의 형태의 비교예의 메모리 셀 영역에 있어서도, 도 2~도 7에 나타내는 본 실시의 형태의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 이 때문에 도 21~도 26에 있어서, 도 2~도 7과 동일한 요소에 관해서는 동일한 부호를 붙여 그 설명을 반복하지 않는다. 이것은, 이하에 설명하는 실시의 형태 2 이후에 관해서도 마찬가지이다.
도 21의 비교예에 있어서는, 도 21의 종방향에 관해서 인접하는 2개의 자기저항 소자(MRD)는, 해당 종방향으로 연재하는 동일한 직선 위에 올라가도록 배치되어 있다. 따라서 모든 메모리 셀이 평면시에 있어서 같은 레이아웃을 가지도록 배치된다. 도 22~도 24의 단면도를 참조하여, 개개의 메모리 셀에 있어서의 소스라인(SL)보다 하측(예를 들어 활성 영역(AA))과 소스라인(SL)보다 상측(예를 들어 스트랩 배선(ST))은, 평면시에 있어서 거의 완전하게 중첩하도록 배치된다.
도 25~도 26을 참조하여, 상기 비교예의 경우, 특히 개개의 자기저항 소자(MRD)의 애스펙트비가 1에 비해 매우 커지면, 자기저항 소자(MRD)의 긴 길이 방향에 관해서 인접하는 한쌍의 자기저항 소자(MRD)끼리의 간격이 매우 좁아진다. 이 경우, 상기 긴 길이 방향에 관해서 인접하는 한쌍의 자기저항 소자(MRD)끼리가 단락할 가능성이 높아진다. 자기저항 소자(MRD)의 애스펙트비가 1보다 매우 큰 경우에 상기의 단락을 억제하기 위해서는, 메모리 셀(MC)의 평면시에서의 면적을 증가하거나 메모리 셀(MC)의 집적수를 감소할 필요가 생긴다.
그러나 도 2~도 7의 본 실시의 형태와 같이 자기저항 소자(MRD)가 배치되면, 상기 긴 길이 방향에 관해서 인접하는 한쌍의 자기저항 소자(MRD)끼리의 간격이 넓어진다. 즉 본 실시의 형태에 있어서는, 자기저항 소자(MRD)의 애스펙트비가 1보다 매우 커졌을 경우에 있어서도, 메모리 셀(MC)의 평면시에서의 면적을 증가하는 일 없이, 자기저항 소자(MRD)끼리의 단락을 억제할 수 있다. 따라서 메모리 셀(MC)의 평면시에서의 면적을 증가하거나, 메모리 셀(MC)의 집적수를 감소하는 일 없이, 자기저항 소자(MRD)의 정보의 읽고 쓰기에 이용하는 전류치를 저감하면서 읽고 쓰기 에러를 억제하는 것이 가능하며, 또한 자기저항 소자(MRD)간의 단락이 억제된 집적회로를 가지는 반도체 장치를 제공할 수 있다.
본 실시의 형태의 상기 효과를 보다 높이기 위해서는, 개개의 메모리 셀(MC)의 평면시에서의 면적은 0.02㎛2 이상 0.5㎛2 이하인 것이 바람직하다. 여기서 상기 면적은, 예를 들어 상측의 층과 하측의 층의 사이에서, 개개의 메모리 셀의 평면시에서의 위치에 다소의 상위가 있는 경우에는, 각층의 평면시에서의 면적으로 한다.메모리 셀의 층간에서의 위치의 어긋남이 있는 경우에 있어서도, 기본적으로 모든 층이 거의 같은 면적이 되고 있다.
또한 상기와 같이, 자기저항 소자(MRD)의 애스펙트비가 1보다 커져도 인접하는 자기저항 소자(MRD)간의 거리를 넓게 할 수 있기 때문에, 자기저항 소자(MRD)의 긴 길이 방향과 짧은 길이 방향에 관한 인접하는 자기저항 소자(MRD)간의 거리의 차이를 작게 할 수 있다. 이와 같이 하면, 자기저항 소자(MRD)의 평면시에서의 긴 길이 방향의 단부의 가공이 용이하게 된다. 즉 자기저항 소자(MRD)의 가공(에칭에 의한 패터닝) 시에 해당 단부가 과도하게 에칭되거나 형상이 불안정하게 되는 등의 문제를 억제할 수 있다. 그 결과, 인접하는 한쌍의 자기저항 소자(MRD)의 긴 길이 방향의 단부끼리의 단락을 억제할 수 있다.
또한 자기저항 소자(MRD)가 평면시에 있어서 지그재그 모양으로 배치되면, 평면시에 있어서 각 자기저항 소자(MRD)가 배치되는 조밀(粗密)차를 작게 할 수 있다. 이 때문에 각 자기저항 소자(MRD)의 전기 특성 등의 기능의 불균일을 작게 할 수 있어, 메모리 셀 영역 전체의 기능을 보다 안정시킬 수 있다.
(실시의 형태 2)
본 발명의 실시의 형태 2는, 실시의 형태 1과 비교하여, 자기저항 소자(MRD)의 배치나 비트라인(BL)의 구성에 있어서 다르다. 이하, 본 실시의 형태의 구성에 관하여 도 27~도 47을 이용해서 설명한다.
도 27을 참조하여, 본 실시의 형태의 제1 예의 메모리 셀 영역에 있어서도, 도 2~도 7에 나타내는 실시의 형태 1의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 27에 있어서는, 자기저항 소자(MRD)와 드레인 컨택트(DC)가 평면시에 있어서 중첩하도록 배치된다.
구체적으로는, 이른바 지그재그 모양으로 배치되는 자기저항 소자(MRD) 중, BL1 셀 유닛과 BL3 셀 유닛의 자기저항 소자(MRD)는 각 스트랩 배선(ST)의 우측에 배치된다. 또한 BL2 셀 유닛과 BL4 셀 유닛의 자기저항 소자(MRD)는 각 스트랩 배선(ST)의 좌측에 배치된다. 스트랩 배선(ST)의 하면과 접하는 드레인 컨택트(DC)는, 어느 메모리 셀(MC)에 있어서도 스트랩 배선(ST)의 우측에 배치된다. 이 때문에 BL1 셀 유닛과 BL3 셀 유닛의 자기저항 소자(MRD)는 드레인 컨택트(DC)와 중첩하는 위치에 배치된다. 이상의 점에 있어서, 도 27은 도 2와 다르다.
STT-MRAM의 원리상은, 자기저항 소자(MRD)는 실시의 형태 1과 같이 드레인 컨택트(DC)와 평면적으로 떨어지도록 배치되어도 되며, 도 27과 같이 자기저항 소자(MRD)는 드레인 컨택트(DC)와 평면적으로 중첩하도록 배치되어도 된다. 특히 자기저항 소자(MRD)(프리층(MFL))의 평탄성이 드레인 컨택트(DC)의 바로 위인지 아닌지에 의존하지 않는 경우는, 드레인 컨택트(DC)와 평면적으로 중첩하도록 자기저항 소자(MRD)가 배치되어도 된다.
도 27과 같은 구성으로 함으로써도, 실시의 형태 1과 마찬가지로, 자기저항 소자(MRD)의 애스펙트비를 1보다 크게 하는 것에 의한 자기저항 소자(MRD)의 단락의 억제와, 정보 재기록 전류의 저감과, 자기저항 소자(MRD)의 고집적화를 동시에 달성할 수 있다.
도 28을 참조하여, 본 실시의 형태의 제2 예의 메모리 셀 영역에 있어서도, 도 27에 나타내는 제1 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 28에 있어서는, 자기저항 소자(MRD)의 평면시에서의 긴 길이 방향(제1 방향)이 비트라인(BL)이 연재하는 방향(도의 횡방향)을 따르도록 연재하고 있다. 이상의 점에 있어서, 도 28은 도 27과 다르다.
STT-MRAM의 원리상은, 자기저항 소자(MRD)는 도 27과 같이 도의 종방향으로 연재하도록 배치되어도 되며, 도 28과 같이 자기저항 소자(MRD)는 드레인 컨택트(DC)와 평면적과 중첩하도록 배치되어도 된다. 구체적으로는, STT-MRAM에는, 외부 자장을 이용하여 정보를 재기록하는 통상의 MRAM과 달리, 자기저항 소자(MRD)의 하측의 층에 디지트라인이라고 불리는 배선을 구비하고 있지 않다. 이 때문에 자기저항 소자(MRD)와 드레인 컨택트(DC)가 평면적과 중첩하도록 배치되어도 된다. 또한 자기저항 소자(MRD)의 긴 길이 방향은, 예를 들어 도 28에 나타내는 횡방향을 포함하여, 임의의 방향으로 연재할 수 있다.
이 때문에 도 28과 같이 예를 들어 스트랩 배선(ST)이 도의 횡방향으로 길고, 도의 종방향으로 짧은 경우, 특히 자기저항 소자(MRD)가 도의 횡방향으로 연재하도록 배치되는 것이, 인접하는 자기저항 소자(MRD)의 긴 길이 방향의 단부끼리의 거리를 보다 넓게 확보할 수 있다. 이 때문에 인접하는 자기저항 소자(MRD)의 긴 길이 방향의 단부끼리에 있어서의 단락을 보다 확실히 억제할 수 있다.
또한 도 28에 나타내는 바와 같이, 도의 횡방향으로 연재하는, 긴 길이 방향에 관해서 인접하는 한쌍의 자기저항 소자(MRD)끼리는, 상기 긴 길이 방향으로 연재하는 동일한 직선 위에 올라가지 않도록 배치되어 있다. 즉 도 28에 있어서도, 자기저항 소자(MRD)는 이른바 지그재그 모양으로 배치되어 있다. 이와 같이 하면, 평면시에 있어서 각 자기저항 소자(MRD)가 배치되는 조밀차를 작게 할 수 있다. 이 때문에 각 자기저항 소자(MRD)의 전기 특성 등의 기능의 불균일을 작게 할 수 있어, 메모리 셀 영역 전체의 기능을 보다 안정시킬 수 있다. 또한 자기저항 소자(MRD)는, 스트랩 배선(ST)의 하면에 접하는 드레인 컨택트(DC)와 중첩하도록 배치되어도 되며, 떨어지도록 배치되어도 된다.
도 29를 참조하여, 본 실시의 형태의 제3 예의 메모리 셀 영역에 있어서도, 도 27에 있어서의 제1 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 29에 있어서는, 자기저항 소자(MRD)가, 복수의 메모리 셀(MC)이 어레이 형상으로 늘어서는 방향, 즉 서로 직교하는 종방향(제3 방향)이나 횡방향(제4 방향) 중 어느 것과도 다른 방향(도 29에 있어서의 경사 방향)으로 연재하고 있다. 이상의 점에 있어서, 도 29는 도 27과 다르다.
STT-MRAM의 원리상은, 자기저항 소자(MRD)는 도 29와 같이 메모리 셀(MC)이 늘어서는 방향에 대해서 경사 방향으로 연재하도록 배치되어도 된다. 자기저항 소자(MRD)의 긴 길이 방향이 스트랩 배선(ST)의 경사 방향으로 연재하도록 배치되면, 인접하는 메모리 셀(MC)의 한쌍의 자기저항 소자(MRD)의 긴 길이 방향의 단부끼리의 거리를 확보할 수 있다. 이 때문에 자기저항 소자(MRD)를 보다(1이상의) 고애스펙트비로 할 수 있다. 인접하는 메모리 셀(MC)의 한쌍의 자기저항 소자(MRD)끼리의 단락을 억제할 수 있다. 또한 자기저항 소자(MRD)는, 스트랩 배선(ST)의 하면에 접하는 드레인 컨택트(DC)와 중첩하도록 배치되어도 되며, 떨어지도록 배치되어도 된다.
도 30을 참조하여, 본 실시의 형태의 제4 예의 메모리 셀 영역에 있어서도, 도 2~도 7에 나타내는 실시의 형태 1의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 30에 있어서는, 이른바 지그재그 모양으로 배치되는 자기저항 소자(MRD)가, 그 긴 길이 방향에 관해서 도 2보다 더 길게 늘려져 애스펙트비가 1보다 더 높아지고 있다. 자기저항 소자(MRD)가 긴 길이 방향(제1 방향)에 관해서 매우 길어지기 때문에, 해당 긴 길이 방향에 관해서 인접하는 한쌍의 자기저항 소자(MRD)끼리가, 상기 제1 방향에 교차하는 제2 방향(도의 횡방향)에서 보았을 경우에, 적어도 그 일부(예를 들어 단부)가 중첩하도록 배치된다. 도 30 중에는 일례로서 해당 중첩하는 영역을 RE로 나타내고 있다.
구체적인 예를 나타내기 위해서, 예를 들어 BL1 셀 유닛과 WL1 셀 유닛이 교차하는 영역의 메모리 셀(MC)에 있어서의 자기저항 소자(MRD)와, 이것과 제1 방향에 관해서 인접하는, BL2 셀 유닛과 WL1 셀 유닛이 교차하는 영역의 메모리 셀(MC)에 있어서의 자기저항 소자(MRD)를 생각한다. BL1 셀 유닛과 WL1 셀 유닛이 교차하는 영역의 자기저항 소자(MRD)의 하측의 단부와, BL2 셀 유닛과 WL1 셀 유닛이 교차하는 영역의 자기저항 소자(MRD)의 상측의 단부는, 제1 방향에 관한 좌표가 동일하게 되어 있다.
이와 같이 하면, 개개의 메모리 셀(MC)(자기저항 소자(MRD))이 반도체 기판상에서 배치되는 레이아웃의 자유도를 보다 높일 수 있다. 구체적으로는, 메모리 셀(MC)의 면적을 크게 하는 일 없이, 보다 애스펙트비가 높은 자기저항 소자(MRD)를 탑재할 수 있다. 그 결과, 해당 메모리 셀 영역의 한층 더한 고집적화를 용이하게 할 수 있다.　
도 30의 자기저항 소자(MRD)의 스트랩 배선(ST)은, 각 메모리 셀의 자기저항 소자(MRD)와, 스트랩 배선(ST)의 하면에 접하는 드레인 컨택트(DC)와의 배치에 따른 평면 형상을 가진다. 즉 상기 자기저항 소자(MRD)와 드레인 컨택트(DC)와 평면적으로 중첩하도록, 상기 제1 방향으로 연재하여, 드레인 컨택트(DC)가 배치될 방향으로 돌출한, 이른바 T자형의 형상을 가진다.
즉 스트랩 배선(ST)은, 이것이 연재하는 제3 방향(제1 방향과 거의 같음)과, 제3 방향에 (거의) 직교하는 제4 방향(제2 방향과 거의 같음)으로 연재하는 형상을 가지고 있다. 또한 스트랩 배선(ST)이 제4 방향(제2 방향과 거의 같음)으로 돌출하는 길이는, 예를 들어 도 2의 스트랩 배선(ST)의 제4 방향(제2 방향과 거의 같음)보다 짧아지고 있다. 즉 도 30에 있어서는, 스트랩 배선(ST)과 소스 컨택트(SC)는, 평면시에 있어서 거의 중첩하지 않는다. 이상의 각 점에 있어서, 도 30은 도 2와 다르다.
이러한 형상을 가짐으로써, 인접하는 한쌍의 스트랩 배선(ST)이 평면시에 있어서 서로 중첩하지 않도록 할 수 있다. 또한 자기저항 소자(MRD)의 애스펙트비가 1보다 커져 스트랩 배선(ST)의 제3 방향(종방향)의 평면시에서의 사이즈가 커져도, 해당 스트랩 배선(ST)의 면적의 증가를 억제할 수 있어, 메모리 셀(MC)을 보다 고집적화할 수 있다. 이것은 스트랩 배선(ST)의 제4 방향(횡방향)의 평면시에서의 면적이, 예를 들어 도 30과 동일 사이즈의 자기저항 소자(MRD)에 대해서, 실시의 형태 1과 같이 장방형상(長方形狀)을 가지는 경우에 비해 작아지고 있기 때문이다.
또한 스트랩 배선(ST)이 장방형상을 가지는 경우에 비해, 자기저항 소자(MRD)와 드레인 컨택트(DC) 모두 평면적과 겹쳐지지 않는 스트랩 배선(ST)의 영역을 보다 작게 할 수 있다. 이러한 점에서, 평면시에서의 스페이스를 보다 유효하게 이용한 레이아웃으로 할 수 있다. 따라서 상기 제4 예에 있어서는, 해당 스트랩 배선(ST)이나, 이것을 포함하는 메모리 셀(MC)를 보다 고집적화 할 수 있다.
도 31을 참조하여, 본 실시의 형태의 제5 예의 메모리 셀 영역에 있어서도, 도 30에 있어서의 제4 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 31에 있어서는, 비트라인(BL)의 평면시에서의 형상이 변화되어 있다. 구체적으로는, 비트라인(BL1~BL4)이 자기저항 소자(MRD)와 중첩하는 위치에 있어서, 각 비트라인은, 도의 종방향(제3방향)에 관해서, 자기저항 소자(MRD)가 연재하는 방향을 따르도록 연재(돌출)하고 있다. 바꾸어 말하면, 각 비트라인(BL1~BL4)이 자기저항 소자(MRD)와 평면시에 있어서 중첩하는 영역에서, 해당 비트라인(BL1~BL4)의 연재하는 방향에 교차하는 방향(제3 방향)에서의 폭이, 해당 중첩하는 영역 이외의 영역에 있어서의 폭보다 넓어지고 있다.
이러한 구성을 가짐으로써, 자기저항 소자(MRD)의 긴 길이 방향의 길이가 비트라인(BL1~BL4)의 폭방향(도의 종방향)의 길이에 비해 긴 경우에 있어서도, 자기저항 소자(MRD)의 단부 근방과 비트라인(BL)이 평면시에 있어서 중첩한다. 이 때문에 도 32 및 도 33을 참조하여, 도 31은 도 30에 비해, 비트라인(BL1~BL4)과 자기저항 소자(MRD)가 평면시에 있어서 중첩하는 면적이 커진다.
다음으로, 도 31의 구성의 작용 효과에 관하여, 도 34~도 43의 단면도를 적절히 참조하면서 설명한다.
도 34 및 도 35를 참조하여, 도 30~도 33의 비트라인(BL1~BL4)을 형성하기 전에, 자기저항 소자(MRD)(도 8의 캡층(CP))의 표면의 평탄성을 향상하는 가공이 실시되는 일이 있다. 해당 가공으로서는 예를 들어 CMP(Chemical Mechanical Polishing)로 불리는 연마 처리가 실시된다. 이 때, 예를 들어 도 30(도 32)의 형태에 비해, 도 31(도 33)의 형태 쪽이, 자기저항 소자(MRD)와 비트라인의 접촉 면적이 커진다. 따라서 도 31(도 33)에 나타내는 형태로 함으로써, 비트라인(BL1~BL4)과 자기저항 소자(MRD)와의 전기적인 접속을 보다 확실히 할 수 있다. 도 37 및 도 39에는, 도 35에 나타내는 비트라인(BL1)과 같은 형태를 가지는 비트라인(BL3)이 도시되어 있다.
도 34 및 도 36~도 39를 참조하여, 본 실시의 형태의 메모리 셀(MC)은, 기본적으로 도 3이나 도 4의 실시의 형태 1의 메모리 셀(MC)과 같은 단면 모양을 가진다. 즉 드레인 컨택트(DC)가, 소스라인(SL)을 사이에 두도록 그 상측과 하측의 2층으로 나누어진 구성을 가지고 있다. 그러나 예를 들어 도 40 및 도 41을 참조하여, 상측의 드레인 컨택트(DC)와 하측의 드레인 컨택트(DC)의 사이에 소스라인(SL)을 두지 않고, 한쌍의 드레인 컨택트(DC)가 직접 접속된 구성이어도 된다. 또한 도 42 및 도 43을 참조하여, 드레인 영역(DR)과 스트랩 배선(ST)이 1층의 드레인 컨택트(DC)에 의해 접속된 구성이어도 된다.
도 44를 참조하여, 본 실시의 형태의 제6 예의 메모리 셀 영역에 있어서도, 도 28의 본 실시의 형태의 제2 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 44에 있어서는, 각 메모리 셀(MC)에 있어서의 드레인 컨택트(DC)가, 도 28의 드레인 컨택트(DC)에 대해서 약간 다른 위치에 배치되어 있다. 구체적으로는, 도 44의 WL1 셀 유닛의 드레인 컨택트(DC)는, 도 28에 비해 약간 하래쪽(좌측 아래)에, 도 44의 WL2 셀 유닛의 드레인 컨택트(DC)는, 도 28에 비해 약간 윗쪽(좌측 위)에 배치된다.
이 때문에 도 44에 있어서는, 개개의 메모리 셀(MC)에 있어서의 자기저항 소자(MRD)와 드레인 컨택트(DC)가 떨어져 있으며, 이들의 평면시에서의 최단 거리가 거의 일정하게 되어 있다. 즉 도 44에 있어서는, 비트라인(BL)이 연재하는 방향으로 긴 길이 방향을 따르도록, 지그재그 모양으로 배치된 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 최단 거리가 거의 일정하게 되어 있다.
이와 같이 하면, 자기저항 소자(MRD)가 지그재그 모양으로 배치되는 것에 의한 앞서 기술한 전기적 특성을 향상하는 작용 효과와, 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 최단 거리를 확보하는 것에 의한 자기저항 소자(MRD)의 평탄성을 향상하는 효과, 및 전기적 특성의 격차를 저감하는 효과를 가져올 수 있다.
도 45를 참조하여, 본 실시의 형태의 제7 예의 메모리 셀 영역은, 도 44의 자기저항 소자(MRD)의 애스펙트비를 1보다 더 높게 하고, 스트랩 배선(ST)을 도 30과 같은 형상으로 한 메모리 셀을 가진다. 이와 같이 하면, 도 44가 나타내는 메모리 셀(MC)의 작용 효과에 더하여, 도 30의 메모리 셀(MC)의 작용 효과, 즉 메모리 셀(MC)의 면적의 증가를 억제할 수 있어, 메모리 셀(MC)를 보다 고집적화 하는 효과를 가져올 수 있다.
도 46 및 도 47을 참조하여, 본 실시의 형태의 제8 예의 메모리 셀 영역은, 도 44 및 도 45에 나타내는 드레인 컨택트(DC)의 배치와, 도 29의 자기저항 소자(MRD)의 배치를 조합한 메모리 셀을 가진다. 이와 같이 하면, 도 44가 나타내는 메모리 셀(MC)의 작용 효과에 더하여, 도 29의 메모리 셀(MC)의 작용 효과, 즉 자기저항 소자(MRD)의 긴 길이 방향의 단부끼리의 단락을 억제할 수 있어, 메모리 셀(MC)를 보다 고집적화하는 효과를 가져올 수 있다. 또한 도 47에 있어서는, 도 46보다 더 자기저항 소자(MRD)의 긴 길이 방향의 치수가 길어지고 있다. 여기에서는 자기저항 소자(MRD)의 긴 길이 방향은 스트랩 배선(ST)의 대각선을 따르는 방향으로 연재한다. 스트랩 배선(ST)의 대각선을 따르는 방향에 관한 길이는, 복수의 스트랩 배선(ST)이 어레이 형상으로 늘어서는 방향에 관한 치수보다 크다. 이 때문에 도 47같이, 자기저항 소자(MRD)의 긴 길이 방향의 치수를 보다 길게 하는 것이 가능해진다.
본 발명의 실시의 형태 2는, 이상에서 설명한 각 점에 관해서만, 본 발명의 실시의 형태 1과 다르다. 즉, 본 발명의 실시의 형태 2에 관하여, 상술하지 않았던 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 실시의 형태 1에 준한다.
(실시의 형태 3)
본 발명의 실시의 형태 3은, 실시의 형태 1과 비교하여, 소스 컨택트, 드레인 컨택트의 배치나 소스라인(SL)의 구성에 있어서 다르다. 이하, 본 실시의 형태의 구성에 관하여 도 48~도 77을 이용하여 설명한다.
도 48을 참조하여, 본 실시의 형태의 제1 예에 있어서는, 실시의 형태 1의 도 2와 마찬가지로, 각 스트랩 배선(ST)에 대해서 각 자기저항 소자(MRD)가 서로 지그재그 모양이 되도록 배치된다. 상기의 특징에 더하여, 본 실시의 형태에 있어서는 소스 컨택트(SC) 및 드레인 컨택트(DC)에 관해서도, 자기저항 소자(MRD)와 마찬가지로 서로 지그재그 모양이 되도록 배치된다.
구체적으로는, 예를 들어 도 48의 종방향에 관해서 인접하는 2개의 메모리 셀(MC)의 소스 컨택트(SC) 및 드레인 컨택트(DC)는, 해당 종방향으로 연재하는 동일한 직선 위에 올라가지 않도록 배치되어 있다. 즉 긴 길이 방향이 연재하는 방향(제1 방향)인 종방향에 관해서 인접하는 2개의 소스 컨택트(SC) 및 드레인 컨택트(DC)는, 해당 제1 방향에 교차하는 방향(제2 방향)인 횡방향에 관해서 다른 좌표에 배치된다. 예를 들어 도 48의 BL1 및 BL3 셀 유닛에 대해서는, 활성 영역(AA)(메모리 셀(MC))의 우측에 소스 컨택트(SC)가, 좌측에 드레인 컨택트(DC)가 배치된다. 도 48의 BL2 및 BL4 셀 유닛에 있어서는, 활성 영역(AA)(메모리 셀(MC))의 좌측에 소스 컨택트(SC)가, 우측에 드레인 컨택트(DC)가 배치된다. 도 48의 횡방향에 관해서 인접하는 2개의 메모리 셀(MC)의 소스 컨택트(SC) 및 드레인 컨택트(DC)에 관해서도, 상기와 같은 관계를 가진다. 이상과 같이 각 소스 컨택트(SC) 및 드레인 컨택트(DC)는, 활성 영역(AA)나 스트랩 배선(ST)의 위치에 대해서 엇갈리도록, 이른바 지그재그 모양으로 배치된다.
도 48에 나타내는 본 실시의 형태의 제1 예에 대해서는, 드레인 컨택트(DC)와 자기저항 소자(MRD)가, 평면시에 있어서 이른바 지그재그 모양으로 배치되어 있다. 즉 소스 컨택트(SC)와 자기저항 소자(MRD)가, 평면시에 있어서 거의 중첩하는 위치에 배치되어 있다. 이 때문에 개개의 메모리 셀(MC)의 활성 영역(AA)과 스트랩 배선(ST)은, 평면시에 있어서 거의 중첩하는 위치에 배치되어 있다. 이상의 각 점에 있어서, 도 48은 도 2와 다르다.
도 48에 나타내는 본 실시의 형태의 제1 예에 있어서는, 소스라인(SL)이 도 2와 같은 형태로 연재하는 경우는, 예를 들어 드레인 컨택트(DC)(드레인 접속층(DL))와 평면적으로 중첩하는 영역에 공공(空孔)을 구비하는 것이 바람직하다. 이와 같이 하면, 소스라인(SL)과 드레인 컨택트(DC)(드레인 접속층(DL))와의 단락을 억제할 수 있다.
도 49~도 52를 참조하여, 소스라인(SL)을 그 연재하는 방향(메모리 셀(MC)이 어레이 형상으로 늘어서는 방향(제3 및 제4 방향))에 대해서 굴곡 하거나 돌출하거나 하는 구성으로 하는 것이 바람직하다. 이와 같이 하면, 소스라인(SL)과 드레인 컨택트(DC)의 단락을 억제할 수 있다.
구체적으로는, 도 49 및 도 50을 참조하여, 소스라인(SL)이 횡방향으로 연재하면서, 지그재그 모양으로 늘어선 소스 컨택트(SC)와 평면적으로 중첩하는 형상을 가지고 있어도 된다. 지그재그 모양으로 늘어선 소스 컨택트(SC)와 평면적으로 중첩하기 때문에, 소스라인(SL)은, 그 중심선(CT)이, 소스라인(SL)이 연재하는 방향에 대해서 굴곡하는 것이 바람직하다.
도 49에 있어서는 BL1~BL4 셀 유닛의 각각에 대해서 단일의 소스라인(SL1~SL4)이 배치되어 있다. 이 때문에 소스 컨택트(SC)와 소스라인(SL1~SL4)이 중첩하는 위치에 있어서, 도(圖)의 횡방향으로 연재하는 각 소스라인이 도의 상방향으로 돌출하는 형상이 되고 있다.
이에 대해서 도 50에 있어서는 BL1 셀 유닛과 BL2 셀 유닛의 2세트의 소스 컨택트(SC)와 평면적으로 중첩(접속)하도록 단일의 소스라인(SL)이 배치된다. 또한 BL3 셀 유닛과 BL4 셀 유닛의 2세트의 소스 컨택트(SC)와 평면적으로 중첩(접속)하도록 다른 단일의 소스라인(SL)이 배치된다. 따라서 도의 횡방향으로 연재하는 각 소스라인(SL)은, 도의 상방향 및 하방향으로 돌출하도록 주기적으로 굴곡하는 형상이 되고 있다.
또는 도 51을 참조하여, 소스라인(SL)이 소스 컨택트(SC)의 위치에 맞추어 굴곡하면서 종방향으로 연재하는 형상을 가지고 있어도 된다. 혹은 도 52를 참조하여, 소스라인(SL)이 횡방향과 종방향의 양쪽 모두에 그물망 모양으로 연재하면서, 지그재그 모양으로 늘어선 소스 컨택트(SC)와 평면적으로 중첩하는 형상을 가지고 있어도 된다.
도 53을 참조하여, 본 실시의 형태의 제2 예의 메모리 셀 영역에 있어서도, 도 48에 있어서의 제1 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 53에 있어서는, 예를 들어 도 44에 있어서의 드레인 컨택트(DC)와 마찬가지로, 각 메모리 셀(MC)에 있어서의 소스 컨택트(SC)가, 도 48의 소스 컨택트(SC)에 대해서 약간 다른 위치에 배치되어 있다. 구체적으로는, 도 53의 BL1 및 BL3 셀 유닛의 소스 컨택트(SC)는, 도 48에 비해 약간 아랫쪽에, 도 53의 BL2 및 BL4 셀 유닛의 소스 컨택트(SC)는, 도 48에 비해 약간 윗쪽에 배치된다.
따라서 BL1 및 BL2 셀 유닛에 있어서, 도의 종방향에 대향하는 한쌍의 메모리 셀(MC)의 각 소스 컨택트(SC)는, 각각 종방향에 관한 각 메모리 셀(MC)의 중심보다, 서로 다른 메모리 셀(MC)에 가까운 영역에 접근하도록 배치된다. 이것은, BL3 및 BL4 셀 유닛의 사이에 있어서도 마찬가지이다. 또한 바꾸어 말하면, 상기 BL1 및 BL2 셀 유닛(BL3 및 BL4 셀 유닛)에 있어서, 도의 종방향에 관해서 대향하는 한쌍의 메모리 셀(MC)의 서로의 소스 컨택트(SC)간의, 종방향에 관한 거리는, 종방향에 관해서 대향하는 한쌍의 메모리 셀(MC)에 있어서의 임의의 같은 위치(예를 들어 평면시에서의 중심)간의 거리보다 짧다. 이상의 점에 있어서, 도 53은 도 48과 다르다.
도 53과 같은 구성으로 하면, 소스라인(SL)와 소스 컨택트(SC)와의 평면적인 중첩(접속)을 보다 용이하게 할 수 있다. 구체적으로는, 예를 들어 도 54를 참조하여, 도 50과 마찬가지로 BL1 및 BL2 셀 유닛(BL3 및 BL4 셀 유닛)의 2세트에서 단일의 소스라인(SL)을 공유하는 경우, BL1 셀 유닛과 BL2 셀 유닛(BL3 및 BL4 셀 유닛)의 사이의 영역을 중심으로 연재하는 소스라인(SL)은, 각 소스 컨택트(SC)와 용이하게 확실히 접속된다. 이것은 도 54에 있어서는 소스라인(SL)의 중심부터 각 소스 컨택트(SC)까지의 거리가, 도 50과 비교해서 짧아지기 때문이다.
또한, 도 55 및 도 56을 참조하여, 도 53과 같이 소스 컨택트(SC)를 도 48에 대해서 이동한 형태에 대해서, 도 51 및 도 52의 평면 형상을 가지는 소스라인(SL)을 채용해도 된다.
도 57을 참조하여, 본 실시의 형태의 제3 예의 메모리 셀 영역에 있어서도, 도 53에 있어서의 제2 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 57에 있어서는, 예를 들어 도 44에 있어서의 드레인 컨택트(DC)와 마찬가지로, 각 메모리 셀(MC)에 있어서의 드레인 컨택트(DC)가, 도 53의 드레인 컨택트(DC)에 대해서 약간 다른 위치에 배치되어 있다. 구체적으로는, 도 57의 BL1 및 BL3 셀 유닛의 드레인 컨택트(DC)는, 도 53에 비해 약간 윗쪽, 즉 메모리 셀(MC)의 좌측 위의 각부에 배치된다. 또한 도 57의 BL2 및 BL4 셀 유닛의 드레인 컨택트(DC)는, 도 53에 비해 약간 하부, 즉 메모리 셀(MC)의 우측 아래의 각부에 배치된다. 이상의 점에 있어서, 도 57은 도 53과 다르다.
상기 제3 예에 있어서는, 도 57에 나타내는 바와 같이 자기저항 소자(MRD)의 긴 길이 방향이 메모리 셀의 어레이가 늘어서는 방향을 따르도록 배치되어도 되며, 도 58에 나타내는 바와 같이 해당 긴 길이 방향이 메모리 셀의 어레이가 늘어서는 방향에 대해서 경사 방향이 되도록 배치되어도 된다. 도 58과 같이 경사 방향에 자기저항 소자(MRD)를 배치하면, 자기저항 소자(MRD)를 1을 넘는 고애스펙트비로 할 수 있다.
도 59~도 61을 참조하여, 상기 제3 예에 있어서는, 소스라인(SL)이 횡방향으로 연재하면서, 지그재그 모양으로 늘어선 소스 컨택트(SC)와 평면적으로 중첩하는 형상을 가지고 있어도 된다. 구체적으로는, 도 59에 있어서는 BL1~BL4 셀 유닛의 각각 대해 단일의 소스라인(SL)이 배치되어 있다. 여기서 BL1~BL4의 각 셀 유닛에 있어서 늘어서는 소스 컨택트(SC)의, 도의 종방향에 관한 좌표는 모두 거의 같다. 또한 도의 횡방향으로 늘어서는 소스 컨택트(SC)를 연결하는 직선상에는 드레인 컨택트(DC)가 배치되지 않는다. 이것은 평면시에 있어서 소스 컨택트(SC)를 연결하는 직선상으로부터 멀어지도록(즉 도의 윗쪽 또는 아래쪽으로 이동하도록) 드레인 컨택트(DC)가 배치되기 때문이다. 이 점에 있어서 도 59는 도 49와 다르다.
이 때문에 도 59에 있어서는 도 49와 달리, 소스 컨택트(SC)와 평면적으로 중첩하도록 배치되는 소스라인(SL)은, 그 연재하는 방향에 대해서 굴곡하거나 돌출하거나 하는 일 없이, 일직선상으로 연재할 수 있다. 이 때문에 소스라인(SL)의 설계나 형성이 보다 용이해진다.
또한 도 60은 도 50과 마찬가지로, BL1 셀 유닛과 BL2 셀 유닛의 2세트의 소스 컨택트(SC)와 평면적으로 중첩(접속)하도록 단일의 소스라인(SL)이 배치된다. 또한 BL3 셀 유닛과 BL4 셀 유닛의 2세트의 소스 컨택트(SC)와 평면적으로 중첩(접속)하도록 다른 단일의 소스라인(SL)이 배치된다. 도 60에 있어서도 도 59와 마찬가지로(도 50과 달리), 소스 컨택트(SC)와 평면적과 중첩하도록 배치되는 소스라인(SL)은, 연재하는 방향에 대해서 굴곡하거나 돌출하는 일 없이, 일직선장으로 연재할 수 있다.
한편, 도 61에 있어서는, 예를 들어 도 50과 마찬가지로, 도의 횡방향으로 연재하는 소스라인(SL)이, 소스 컨택트(SC)의 위치에 따라 굴곡하고 있다. 이와 같이 하면, 소스라인(SL)과 소스 컨택트(SC)가 평면적으로 중첩하는 영역을 보다 확실히 확보할 수 있다. 그 결과, 소스라인(SL)과 소스 컨택트(SC)의 전기적인 접속을 보다 확실히 할 수 있다.
또한 도 57~도 61의 제3 예의 구성으로 함으로써, 각 메모리 셀(MC)에 있어서의 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 평면시에서의 거리가 거의 동일해지도록 배치할 수 있다. 이 때문에 메모리 셀(MC)간의 자기저항 소자(MRD)의 평탄성이나 전기 특성 등의 격차를 억제할 수 있다.
또한 본 실시의 형태에 있어서는, 이하의 제4 예부터 제7 예에 나타내는 구성으로 해도 된다. 도 62를 참조하여, 본 실시의 형태의 제4 예의 메모리 셀 영역에 있어서도, 도 57에 있어서의 제3 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 62에 있어서는, 도 57과 비교하여, BL1 셀 유닛 및 BL3 셀 유닛에 있어서의 소스 컨택트(SC) 및 드레인 컨택트(DC)의 배치가 다르다. 구체적으로는, 도 57의 BL1 및 BL3 셀 유닛에 있어서는, 드레인 컨택트(DC)가 도의 좌측 위에, 소스 컨택트(SC)가 도의 우측 아래에 배치되어 있다. 이에 대해서 도 62의 BL1 및 BL3 셀 유닛에 있어서는, 드레인 컨택트(DC)가 도의 좌측 아래에, 소스 컨택트(SC)가 도의 우측 위에 배치되어 있다.
또한 상기의 구성에 있어서, 자기저항 소자(MRD)는 그 긴 길이 방향이 도의 횡방향으로 연재하도록 배치되는 것이 바람직하다. 이와 같이 하면, 각 메모리 셀(MC)에 있어서의 자기저항 소자(MRD)와 드레인 컨택트(DC)의 평면시에서의 거리가 거의 동일하게 되도록 배치할 수 있다. 자기저항 소자(MRD)와 이 점에 있어서 도 62는 도 57과 다르다.　
상기 제 4예의 메모리 셀 영역의 소스 컨택트(SC)끼리와 평면적으로 중첩하는 소스라인(SL)은, 예를 들어 도 63~도 65에 나타내는 평면 형상으로 할 수 있다. 이와 같이 하면, 드레인 컨택트(DC)와 소스라인(SL)의 단락을 억제할 수 있다.
도 66을 참조하여, 본 실시의 형태의 제5 예의 메모리 셀 영역에 있어도, 도 48 및 도 53에 있어서의 제1 예 및 제2 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 66에 있어서는, 도 30과 같은(메모리 셀(MC)이 어레이 형상으로 늘어서는 방향(제3 방향과 제4 방향)으로 연재하는 이른바 T자형 형상을 가지는) 평면 형상의 스트랩 배선(ST)이 배치되어 있다. 이 점에 있어서, 도 66은 도 48 및 도 53과 다르다.
도 67을 참조하여, 이 때의 비트라인(BL1)~비트라인(BL4)이 연재하는 방향에 교차하는(도의 종방향의) 폭은, 예를 들어 드레인 컨택트(DC)와 평면적으로 중첩하는 영역에 있어서의 스트랩 배선(ST)의(도의 종방향의) 폭과 거의 같이 일직선상으로 연장하는 것이어도 된다. 도 68 및 도 69를 참조하여, 비트라인(BL1)~비트라인(BL4)이 연재하는 방향에 교차하는(도의 종방향의) 폭은, 도 67보다 약간 넓고 일직선장상으로 연장하는 것이어도 된다. 혹은 도 70 및 도 71을 참조하여, 예를 들어 도 31과 마찬가지로, 자기저항 소자(MRD)와 중첩하는 영역에 있어서, 다른 영역보다 각 비트라인의 해당 폭이 넓어지고 있어도 된다.
도 72를 참조하여, 본 실시의 형태의 제6 예의 메모리 셀 영역에 있어서도, 도 57에 있어서의 제3 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 72에 있어서는, 도 57에 있어서 도 30과 같은 사상이 이용되고 있다. 구체적으로는 도 72에 있어서는 장방형상이 아니라, 자기저항 소자(MRD)와 드레인 컨택트(DC)와 중첩하도록, 상기 제 3 및 제4 방향으로 연재하는 평면 형상을 가지는 스트랩 배선(ST)이 형성되어 있다. 그 결과, 도 72에 있어서는 이른바 L자형의 스트랩 배선(ST)이 형성되어 있다. 이 점에 있어서, 도 72는 도 57과 다른다.
도 73 및 도 74를 참조하여, 이 때의 비트라인(BL1)~비트라인(BL4)이 연재하는 방향에 교차하는(도의 종방향의) 폭은, 예를 들어 드레인 컨택트(DC)와 평면적으로 중첩하는 영역에 있어서의 스트랩 배선(ST)의(도의 종방향의) 폭과 거의 같이 일직선상으로 연장하는 것이어도 된다. 혹은 도 75 및 도 76을 참조하여, 예를 들어 도 31과 마찬가지로, 자기저항 소자(MRD)와 중첩하는 영역에 있어서, 다른 영역보다 각 비트라인의 해당 폭이 넓어지고 있어도 된다.
도 77을 참조하여, 본 실시의 형태의 제7 예의 메모리 셀 영역에 있어서도, 도 62에 있어서의 제4 예의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다(다만 도 62에 비해 자기저항 소자(MRD)의 애스펙트비가 (1이상으로) 높아지고 있다). 그러나 도 77에 있어서는, 도 45와 같은 형상을 가지는(메모리 셀(MC)이 어레이 형상으로 늘어서는 방향(제3 방향과 제4 방향)으로 연재하는 이른바 T자형 모양을 가지는) 평면 형상의 스트랩 배선(ST)이 배치되어 있다. 이 점에 있어서, 도 77은 도 62와 다르다.
다음으로, 본 실시의 형태의 공통의 작용 효과에 관하여 설명한다. 본 실시의 형태에 있어서는, 실시의 형태 1의 작용 효과에 더하여, 이하의 작용 효과를 가진다.
본 실시의 형태에 있어서는, 소스 컨택트(SC)와 드레인 컨택트(DC)에 관해서도, 자기저항 소자(MRD)와 마찬가지로, 평면시에서의 이른바 지그재그 모양의 배치를 실현하고 있다. 이와 같이 하면, 메모리 셀(MC)간의 평면시에서의 구조의 차이를 보다 줄일 수 있다. 구체적으로는, 예를 들어 소스 컨택트(SC)와 드레인 컨택트(DC)를 지그재그 모양으로 배치함으로써, 각 메모리 셀에 있어서의 자기저항 소자(MRD)와 드레인 컨택트(DC)의 평면적인 거리를 거의 동일하게 되도록 배치하기 위한, 레이아웃의 자유도가 증가한다. 따라서 메모리 셀(MC)간의 자기저항 소자(MRD)의 전기 특성 등의 기능의 불균일을 작게 할 수 있어, 메모리 셀 영역 전체의 기능을 보다 안정시킬 수 있다.
또한, 예를 들어 본 실시의 형태의 도 66과 실시의 형태 1의 도 30을 비교하면, 도 66이 각 메모리 셀(MC)의 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 거리가 넓다고 말할 수 있다. 이러한 점에서, 예를 들어 장래적으로 반도체 장치의 미세화가 진행되었을 경우에 있어서도, 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 평면적인 거리를 확보함으로써, 자기저항 소자(MRD)(프리층(MFL))의 양호한 평탄성을 유지할 수 있다.
본 발명의 실시의 형태 3은, 이상에서 설명한 각 점에 관해서만, 본 발명의 실시의 형태 1~2와 다르다. 즉, 본 발명의 실시의 형태 3에 관하여, 상술하지 않았던 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 실시의 형태 1~2에 준한다.따라서 본 발명의 실시의 형태 3의 구성은 그 기능상, 실시의 형태 1~2에 나타내는 구성 중 실시의 형태 3과 조합하는 것이 가능한 모든 구성과 조합해도 된다.
(실시의 형태 4)
본 발명의 실시의 형태 4는, 상기의 각 실시의 형태와 비교하여, 비트라인(BL)의 구성에 있어서 다르다. 이하, 본 실시의 형태의 구성에 있어서 도 78~도 83을 이용하여 설명한다.
도 78 및 도 79를 참조하여, 본 실시의 형태의 제1 예의 메모리 셀 영역에 있어서도, 예를 들어 실시의 형태 2의 도 45나 실시의 형태 3의 도 77에 있어서의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 78 및 도 79에 있어서는, BL1~BL4 셀 유닛을 연재하는 비트라인이 2개씩으로 분할된 구성을 가지고 있다. 즉 예를 들어 BL1 셀 유닛과 평면시에 있어서 중첩하는 위치에 있어서, 비트라인(BL11)와 비트라인(BL12)의 2개의 비트라인이 배치되어 있다.
바꾸어 말하면, 본 실시의 형태에 있어서의 비트라인은, 이것이 평면시에 있어서 중첩하는 단일의 메모리 셀(MC)에 있어서, 해당 비트라인이 연재하는 방향에 교차하는 방향(도의 종방향)에 관해서 서로 간격을 두고 2개 이상의 비트라인(BL11, 12)으로 나누어져서 배치되어 있다. 이 구성은, 다른 BL2~BL4 셀 유닛에 있어서도 마찬가지이며, 비트라인(BL21(BL31, BL41))과 비트라인(BL22(BL32, BL42))의 2개의 비트라인이 배치되어 있다.
도 78 및 도 79에 있어서는 BL1~BL4 셀 유닛의 각각에 대해서 2개씩의 비트라인이 배치되어 있지만, 각 셀 유닛에 대해서 3개 이상씩의 비트라인이 배치되어 있어도 된다. 또한 도 78 및 도 79의 메모리 셀(MC)에 있어서의, 예를 들어 스트랩 배선(ST)이나 소스라인(SL)보다 하측의 층(드레인 컨택트(DC)나 소스 컨택트(SC) 등)의 배치에 관해서는, 상기의 각 실시의 형태에 나타낸, 도 78이나 도 79의 구성과 조합해서 이용하는 것이 가능한 모든 구성으로 할 수 있다.
도 80 및 도 81을 참조하여, 본 실시의 형태의 제2 예의 메모리 셀 영역은, 도 78 및 도 79의 비트라인의 구성을, 예를 들어 도 30이나 도 66의 자기저항 소자(MRD)의 배치를 가지는 메모리 셀(MC)에 조합한 것이다. 또한 도 82 및 도 83을 참조하여, 본 실시의 형태의 제3 예의 메모리 셀 영역은, 도 78 및 도 79의 비트라인의 구성을, 예를 들어 도 29나 도 58의 자기저항 소자(MRD)의 배치를 가지는 메모리 셀(MC)에 조합한 것이다. 도 80~도 83의 메모리 셀(MC)에 있어서도, 예를 들어 스트랩 배선(ST)이나 소스라인(SL)보다 하측의 층(드레인 컨택트(DC)나 소스 컨택트(SC) 등)의 배치에 관해서는, 상기의 각 실시의 형태에 나타낸, 도 80~도 83의 구성과 조합해서 이용하는 것이 가능한 모든 구성으로 할 수 있다.
또한, 도 81 또는 도 83을 참조하여, 각 비트라인이 자기저항 소자(MRD)의 상면에 접하도록 배치되지 않는 경우(예를 들어 비트라인과 자기저항 소자(MRD)의 사이에 층간 절연층(II)이 배치되는 경우)에는, 예를 들어 비트라인과 자기저항 소자(MRD)와의 사이에 메모리 비어(MV)를 형성함으로써, 양자를 전기적으로 접속해도 된다. 메모리 비어(MV) 는, 예를 들어 드레인 컨택트(DC) 등과 같은 재질로 이루어지는 도전성의 막으로 이루어지는 것이 바람직하다. 예를 들어 비트라인과 자기저항 소자(MRD)의 사이에 끼워지는 층간 절연층(II)에 대해서, 소망하는 구멍을 형성하고, 해당 구멍을 도전성의 막으로 충전하는 공정을 실시함으로써, 메모리 비어(MV)를 형성할 수 있다. 또한 메모리 비어(MV)는, 도 78 및 도 79에 나타내는 배치의 자기저항 소자(MRD)에 대해서 형성해도 된다. 또한 도 81 및 도 83의 단면도에 나타내는 바와 같이, (도 34나 도 35와 마찬가지로) 자기저항 소자(MRD) 및 이와 동일한 층인 층간 절연층(II)을 형성한 후, 메모리 비어(MV)나 비트라인을 형성하기 전에, 자기저항 소자(MRD) 등의 상면에 대해서 CMP에 의한 평탄화 처리를 실시해도 된다.
다음으로, 본 실시의 형태의 공통의 작용 효과에 관하여 설명한다. 본 실시의 형태에 있어서는, 실시의 형태 1의 작용 효과에 더하여, 이하의 작용 효과를 가진다.
본 실시의 형태에 있어서는, 예를 들어 도 79의 비트라인(BL11)과 같이, 자기저항 소자(MRD)와 평면시에 있어서 중첩하는 위치를 연재하지만, 자기저항 소자(MRD)와 전기적으로 접속되지 않는 자기저항 소자(MRD)가 형성된다. 이 때문에 비트라인측에서 보면, 각 비트라인과 전기적으로 접속되는 메모리 셀(MC)(자기저항 소자(MRD))의 수가, 예를 들어 각 자기저항 소자(MRD)에 비트라인이 1개씩 평면적으로 중첩하는 배치인 경우에 비해 감소한다. 예를 들어 도 78~도 83과 같이 비트라인을 BL11와 BL12의 2개로 분할하면, BL1 셀 유닛의 서로 인접하는 2개의 메모리 셀 중, 제1의 메모리 셀의 자기저항 소자(MRD)는 비트라인(BL11)에 접속시키고, 제 2의 메모리 셀의 자기저항 소자(MRD)는 비트라인(BL12)에 접속시킬 수 있다. 이 때문에 상기와 같이 비트라인(BL)을 2개로 분할하면, 각 비트라인과 전기적으로 접속되는 자기저항 소자(MRD)의 수는 약 반이 된다.
이 때문에 각 자기저항 소자(MRD)에 가해지는, 독출시 반전 확률(도 19 참조)의 증가로 이어지는 스트레스를 저감하고, MRAM 전체로의 독출시 반전 에러의 발생을 억제할 수 있다. 다만 본 실시의 형태를 이용하면, 필요에 따라서, 상기의 메모리 비어(MV)를 이용하여 비트라인과 자기저항 소자를 전기적으로 접속하는 일도 가능해진다.
본 발명의 실시의 형태 4는, 이상에서 설명한 각 점에 관해서만, 본 발명의 실시의 형태 1~3과 다르다. 즉, 본 발명의 실시의 형태 4에 관하여, 상술하지 않았던 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 실시의 형태 1~3에 준한다. 따라서 본 발명의 실시의 형태 5의 구성은 그 기능상, 실시의 형태 1~3에 나타내는 구성 중 실시의 형태 4와 조합하는 것이 가능한 모든 구성과 조합해도 된다.
(실시의 형태 5)
본 발명의 실시의 형태 5는, 상기의 각 실시의 형태와 비교하여, 워드라인(WL)의 배치에 있어서 다르다. 이하, 본 실시의 형태의 구성에 관하여 도 84~도 98을 이용해서 설명한다.
도 84를 참조하여, 본 실시의 형태의 제1 예의 메모리 셀 영역에 있어서도, 예를 들어 실시의 형태 2의 도 31에 있어서의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 84에 있어서는, 각 메모리 셀(MC)에 있어서, 도의 종방향으로 연재하는 워드라인이, 서로 간격을 두고 2개씩 배치되어 있다. 보다 구체적으로는, 도의 횡방향에 관해서 소스 컨택트(SC)와 드레인 컨택트(DC)에 끼워지는 영역에는 모두, 워드라인이 도의 종방향으로 연재하고 있다. 이 때문에 도 85~도 88의 단면도는, 도 36~도 39에 대해서, 평면시에 있어서 소스 컨택트(SC)(소스 영역(SO))와 드레인 컨택트(DC)(드레인 영역(DR))에 끼워지는 각 영역 마다 워드라인(WL1, WL2)이 배치되어 있는 점에 있어서 다르다.
예를 들어 도 31에 있어서는, 각 메모리 셀(MC) 내의 소스 컨택트(SC)와 드레인 컨택트(DC) 사이에 끼워진 영역에만 워드라인(WL1, WL2)이 연재하고 있다. 이 때문에 1개의 메모리 셀(MC)과 이에 인접하는 메모리 셀(MC)의 사이에 끼워진 영역(메모리 셀(MC)의 경계부의 근방)에는 워드라인이 배치되지 않고, 워드라인와 동일한 층에는 층간 절연층(II)이 형성되어 있다. 그러나 본 실시의 형태에 있어서는, 도 84 중에 점선으로 나타내는 각 메모리 셀 내에 2개씩의 워드라인(WL1, WL2)이 서로 간격을 두고 배치되어 있다. 이 때문에 도 84에 있어서는 도 31에 대해서, WL1~WL2 셀 유닛의 영역이 다르다. 구체적으로는 도의 좌측의 2개의 워드라인(WL1)(WL2)이 중앙에 오도록, WL1(WL2) 셀 유닛이 정의되고 있다.
이상과 같이 본 실시의 형태에 있어서는, 소스 영역(SO) 및 드레인 영역(DR)은, 평면시에 있어서 2개의 워드라인(WL1, WL2) 사이에 끼워진다. 이상의 점에 있어서, 도 84는 도 31과 다르다.
다음으로 본 실시의 형태에 있어서의 STT-MRAM의 동작에 관하여, 도 89의 등가 회로를 참조하면서 설명한다.
도 89의 점선으로 둘러싸인 각 메모리 셀의 배치는, 도 84의 평면시에서의 각 메모리 셀의 배치와 같다. 그리고 선택한 메모리 셀(MC)에 배치되는 워드라인을 활성으로 하고, 해당 메모리 셀(MC)의 트랜지스터(TM)의 채널(도 84에 있어서의 각 메모리 셀(MC)의 내부를 연재하는 워드라인과 평면적으로 중첩하는 채널 영역)을 온으로 한다. 이 때 비선택의 메모리 셀(MC)에 배치되는 워드라인은 비활성으로 하고, 해당 메모리 셀(MC)의 트랜지스터(TM)의 채널을 오프로 한다.
여기서 도 84 및 도 89에 있어서의 2개의 워드라인(WL1) 및 비트라인(BL1)을 가지는 메모리 셀(MC)을 재기록 또는 독출용의 선택 셀로 하는 경우를 생각한다. 이 때는 2개의 워드라인(WL1) 및 비트라인(BL1)을 활성으로 하고, 해당 메모리 셀(MC)의 채널을 온으로 한다. 또한 이 때는 상기 이외의 워드라인(워드라인(WL2))이나 비트라인(BL2~BL4)은 비활성으로 하고, 해당 메모리 셀(MC)의 채널을 오프로 한다.
또한 상기 이외의 메모리 셀(MC)을 선택하는 경우에 있어서도, 상기와 마찬가지로, 선택한 메모리 셀(MC)에 배치되는 워드라인만을 활성으로 하는 동작이 실시된다.
도 90을 참조하여, 본 실시의 형태의 제2 예의 메모리 셀 영역에 있어서도, 예를 들어 실시의 형태 3의 도 48~도 52에 있어서의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 그러나 도 90에 있어서는, 도 84와 마찬가지로, 각 메모리 셀(MC)에 있어서, 도의 종방향으로 연재하는 워드라인(WL1~WL4)이, 서로 간격을 두고 2개씩 배치되어 있다. 즉 도의 횡방향에 관해서 소스 컨택트(SC)와 드레인 컨택트(DC)의 사이에 끼워지는 영역에는 모두, 워드라인이 도의 종방향으로 연재하고 있다. 다만 도 90의 제2 예에 있어서는, 도 84의 제1 예와 달리, 소스 컨택트(SC) 및 드레인 컨택트(DC)가 서로 지그재그 모양으로 배치되어 있다. 이 때문에 각 메모리 셀(MC)도 지그재그 모양으로 배치되어 있으며, 워드라인의 셀 유닛은 「WL1 & 2 셀 유닛」등으로 정의되고 있다. 이상의 점에 있어서, 도 90은 도 48~도 52와 다르다.
다음으로 본 실시의 형태의 제2 예가 되는 STT-MRAM의 동작에 관하여, 도 90 및 도 91을 참조하면서 설명한다.
도 90에 있어서는 생략되어 있지만, 비트라인과 약 평행하게(도의 좌우 방향으로) 연재하도록 소스라인(SL)이 연재하고 있다. 도 91의 등가 회로를 참조하여, 도 91의 점선으로 둘러싸인 각 메모리 셀의 배치는, 도 90의 평면시에서의 각 메모리 셀의 배치와 같다. 예를 들어 도 90에 있어서의 2개의 워드라인(WL1, WL2) 및 비트라인(BL1)을 가지는 메모리 셀(MC)을 재기록 또는 독출용의 선택 셀로 하는 경우를 생각한다. 이 때는 워드라인(WL1, WL2) 및 비트라인(BL1)을 활성으로 하고, 해당 메모리 셀(MC)의 채널을 온으로 한다. 또한 이 때는 상기 이외의 워드라인(워드라인(WL0, WL3~WL5))이나 비트라인(BL2~BL4)은 비활성으로 하고, 해당 메모리 셀(MC)의 채널을 오프로 한다. 이 때, 도 91의 워드라인(WL1, WL2)에 접속된 독출 워드라인(RWL1)을 「H」레벨로 설정하는 동작을 실시한다. 또한 다른 독출 워드라인(RWL0, RWL2~RWL4)은 「L」로 하고, 또한 비트라인(BL2~BL4)을 가지는 메모리 셀(MC)의 채널에는 전류를 공급하지 않는다. 또한 상기 이외의 메모리 셀(MC)을 선택하는 경우에 있어서도, 상기와 마찬가지로, 선택한 메모리 셀(MC)에 배치되는 워드라인만을 활성으로 하는 동작이 실시된다.
또한 상기 제1 예 및 제2 예의 메모리 셀(MC)에 있어서, 예를 들어 스트랩 배선(ST)나 소스라인(SL)보다 하측의 층(드레인 컨택트(DC)나 소스 컨택트(SC) 등)의 배치, 및 소스라인(SL)보다 상측의 층(자기저항 소자(MRD) 등)에 관해서는, 상기의 각 실시의 형태에 나타낸, 상기 제1 예 및 제2 예의 구성과 조합하여 이용하는 것이 가능한 모든 구성으로 할 수 있다. 도 92~도 94에 있어서는 일례로서 도 90의 제2 예처럼 워드라인(WL1~WL4)이 배치된 구성을, 도 70에 나타내는 실시의 형태 3의 제5 예에 나타내는 자기저항 소자(MRD) 등의 배치와 조합한 구성을 나타내고 있다. 또한 도 95~도 98을 참조하여, 도 92~도 94에 있어서 2층 중첩하는 드레인 컨택트(DC) 대신에, 도 40~도 43과 같은 구성을 이용해도 된다.
다음으로, 본 실시의 형태의 공통의 작용 효과에 관하여 설명한다. 본 실시의 형태에 있어서는, 실시의 형태 1의 작용 효과에 더하여, 이하의 작용 효과를 가진다.
본 실시의 형태에 있어서는 각 메모리 셀(MC)에 있어서 2개씩의 워드라인이 연재하기 때문에, 해당 워드라인과 평면적으로 중첩하는, 액세스 트랜지스터의 채널의 폭이, 예를 들어 각 메모리 셀(MC)에 1개씩의 워드라인이 연재하는 경우의 2배가 된다. 이 때문에 본 실시의 형태에 있어서는, 재기록 동작 시에 있어서의 액세스 트랜지스터의 자기저항 소자(MRD)에의 전류 공급 능력을 약 2배로 할 수 있다.
예를 들어 실시의 형태 1과 같이, 각 메모리 셀(MC)에 있어서 1개씩의 워드라인이 연재하는 경우에는, 본 실시의 형태의 채널 폭을 각 메모리 셀(MC)에 대해서 확보하기 위해서는, 해당 메모리 셀의 면적을 2배로 할 필요가 있다. 이 때문에 메모리 셀의 단위면적 확대를 억제하는 것이 곤란해진다. 그러나 본 실시의 형태의 형태를 이용하면, 메모리 셀(MC)의 단위면적을 확대하는 일 없이, 해당 채널 폭을 넓게 하여, 액세스 트랜지스터의 전류 공급 능력을 높일 수 있다.
또한 본 실시의 형태에 있어서는, 재기록 및 독출의 양쪽 모두에 있어서 워드라인이 2개 선택되는 구성이어도 된다. 또한, 상기 제1 예 및 제2 예에 나타내는 메모리 셀 어레이의 워드라인 말단(워드라인 드라이버대(帶) 근방)의 반대 측에 위치하는 워드라인 말단에, 별도 1개의 워드라인만을 활성으로 하는 워드라인 디코더를 설치해도 된다. 그리고 해당 워드라인 디코더에 의해, 재기록시에만 워드라인이 2개 선택 되고, 독출시에는 1개의 워드라인이 선택되는 구성으로 해도 된다. 이와 같이 하면, 재기록 동작시에는 자기저항 소자(MRD)의 정보의 재기록에 필요한 충분한 전류를 공급하면서, 독출시에는 낮은 포화 전류에 의한, 독출 에러를 억제하는 것이 가능한 STT-MRAM를 제공할 수 있다.
본 발명의 실시의 형태 5는, 이상에서 설명한 각 점에 관해서만, 본 발명의 실시의 형태 1~4와 다르다. 즉, 본 발명의 실시의 형태 5에 관하여, 상술하지 않았던 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 실시의 형태 1~4에 준한다. 따라서 본 발명의 실시의 형태 5의 구성은 그 기능상, 실시의 형태 1~4에 나타내는 구성 중 실시의 형태 5로 조합하는 것이 가능한 모든 구성과 조합해도 된다.
(참고예)
이상에 기술한 각 실시의 형태에 있어서의 STT-MRAM의 자기저항 소자(MRD)는, 기본적으로 반도체 기판(SUB)이나 적층되는 각 박막의 주표면을 따르는 방향으로 자화되는 면내 자화형이다. 그러나 해당 STT-MRAM은, 예를 들어 자기저항 소자(MRD)가, 반도체 기판(SUB) 등의 주표면에 교차하는 방향, 즉 각 박막이 적층될 방향을 따라서 자화되는, 이른바 수직 자화형이어도 된다.
도 99~도 101을 참조하여, 수직 자화형 자기저항 소자를 가지는 STT-MTAM의 메모리 셀 영역은, 예를 들어 도 92에 나타내는 실시의 형태 5의 제3 예의 STT-MRAM의 메모리 셀 영역과, 근본적으로 같은 구성을 가지고 있다. 도시되지 않지만, 도 99에 있어서의 각 메모리 셀의 SL 및 그 하측의 층의 구성은, 예를 들어 도 92와 같은 구성으로 할 수 있다. 다만 수직 자화형의 자기저항 소자(MRD)에 있어서는, 면내 자화형의 자기저항 소자(MRD)와 달리, 평면시에서의 (1 이외의) 고애스펙트비를 가지는 형상을 가지지 않아도 된다. 이 점에 있어서 수직 자화형 자기저항 소자는, 면내 자화형 자기저항 소자와 다르다. 또한 도 99의 참고예에 있어서의 그 외의 구성은, 모두 실시의 형태 1에 나타내는 구성에 준한다.
수직 자화형 자기저항 소자에 있어서는 (1 이외의) 고애스펙트비를 가지는 평면 형상을 갖지 않지만, 이 경우에 있어서도, 도 99에 나타내는 바와 같이, 자기저항 소자(MRD)나 드레인 컨택트(DC), 및 도시되지 않는 소스 컨택트(SC)를 이른바 지그재그 모양으로 배치하는 것이 바람직하다. 이와 같이 하면, 예를 들어 실시의 형태 3과 마찬가지로, 각 메모리 셀에 있어서의 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 평면적인 거리를 거의 동일해지도록 배치하기 위한, 레이아웃의 자유도가 증가한다. 따라서 메모리 셀간의 자기저항 소자(MRD)의 전기 특성 등의 기능의 불균일을 작게 할 수 있어, 메모리 셀 영역 전체의 기능을 보다 안정시킬 수 있다.
또한, 소스 컨택트(SC)와 드레인 컨택트(DC)를 지그재그 모양으로 배치함으로써, 예를 들어 실시의 형태 3과 마찬가지로, 각 메모리 셀의 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 거리가 넓어진다. 이 점에서, 예를 들어 장래적으로 반도체 장치의 미세화가 진행되었을 경우에 있어서도, 자기저항 소자(MRD)와 드레인 컨택트(DC)와의 평면적인 거리를 확보함으로써, 자기저항 소자(MRD)의 양호한 평탄성을 유지할 수 있다.
(실시의 형태 6)
본 발명의 실시의 형태 6은, 상기의 각 실시의 형태와 비교하여, 자기저항 소자의 형태에 있어서 다르다. 이하, 본 실시의 형태의 구성에 관하여 도 102~도 118을 이용하여 설명한다.
도 102를 참조하여, 본 실시의 형태에 있어서는, 스핀 토크를 이용하여 자벽을 이동시킴으로써 기록 정보를 기록하는 방식의 자기저항 소자(MRD)로서, 면내 자화형 자기저항 소자 대신에, 이른바 자벽 이동형 자기저항 소자(MRD)가 이용되고 있다.
도 102에 있어서, 좌측의 「M1보다 하측」에는, 후술하는 자기저항 소자(MRD)(자벽 이동형 자기저항 소자)의 자벽 이동층(M1)보다 반도체 기판(SUB)에 가까운 하측의 층의 구성이 도시되어 있다. 즉 자기저항 소자(MRD)보다 하측의 층에는 반도체 기판의 활성 영역(AA), 워드라인(WL1~WL5)(제3 배선), 소스 컨택트(SC1, SC2), 드레인 컨택트(DC1, DC2) 등이 형성되어 있다.
또한 도 102에 있어서의 우측의 「M1 및 그 상측」에는 자기저항 소자(MRD) 및, 그보다 반도체 기판(SUB)으로부터 먼 상측의 층의 구성을 주로 하여, 소스 컨택트(SC1)나 드레인 컨택트(DC1) 등도 아울러 도시되고 있다. 도 102에 있어서의 점선으로 둘러싸인 영역이 개개의 메모리 셀(MC)를 구성한다. 따라서 개개의 자기저항 소자(MRD)는, 평면시에서의 긴 길이 방향이 도의 횡방향으로 연재하도록 배치된다. 자기저항 소자(MRD)는, 평면시에서의 애스펙트비가 1 이외인 긴 형상이다. 또한 자기저항 소자(MRD)의 평면 형상은, 직사각형이어도 되며, 예를 들어 타원형 등의 긴 형상이어도 된다.
도 102에 있어서는, 예를 들어 실시의 형태 4와 마찬가지로, 각 메모리 셀(MC)에 대해서 2개의 비트라인(BL1, /BL1)((BL2, /BL2))(제1 배선)이, 평면시에 있어서 서로 거리를 두고 배치된다. 또한 도 102에 있어서는, 예를 들어 실시의 형태 5와 마찬가지로, 도의 횡방향에 관해서 드레인 컨택트(DC1, DC2)와 소스 컨택트(SC1, SC2) 사이에 끼워진 영역 마다, 도의 종방향으로 늘어나는 워드라인이 배치되어 있다.
또한 본 실시의 형태에 있어서는, 특히 M1보다 상측의 층에 있어서, 접지 배선(GND)가 배치되어 있다. 접지 배선(GND)은 전위가 0인 배선이지만, 이것이 면내 자화형 자기저항 소자를 가지는 STT-MRAM에 있어서의 독출 동작시의 소스라인과 마찬가지로 기능한다. 접지 배선(GND)에 관해서도, 비트라인 등의 다른 배선과 마찬가지로, 예를 들어 구리 등의 도전막으로 이루어지는 것이 바람직하다.
도 102에 있어서도 비트라인(BL1)(제1 배선) 등은 실제로는 도 102의 M1의 위쪽의 영역의 전체를 횡방향으로 연재하고, 자기저항 소자(MRD)와 전기적으로 접속되도록 배열된다. 그러나 도를 보기 쉽게하기 위해, 도 102 중에서는 중앙부에 독립하여 도시하고 있다. 또한 접지 배선(GND)에 관해서도 실제로는 평면시에 있어서 각 메모리 셀(MC)와 중첩하도록 연재하지만, 도 102 중에서는 그 도시가 생략 되어 있다.
본 실시의 형태에 있어서는, 각 메모리 셀(MC)간의 자기저항 소자(MRD)나 드레인 컨택트(DC1, DC2), 소스 컨택트(SC1, SC2)가 지그재그 모양으로 배치된다. 이 때문에 인접하는 각 자기저항 소자(MRD)의 긴 길이 방향(제1 방향)인 종방향에 관해서 인접하는 2개의 자기저항 소자(MRD)는, 해당 제1 방향에 교차하는 방향(제2 방향)인 횡방향에 관해서 다른 좌표에 배치된다. 또한 도 102에 있어서는 인접하는 한쌍의 각 메모리 셀(MC)의 경계부가 중첩하는 영역의 근방에 한쌍의 드레인 컨택트(DC1, DC2)가 배치되어 있다.
본 실시의 형태에 있어서는, 해당 한쌍의 드레인 컨택트(DC1, DC2)는 각각 예를 들어 그 좌측에 배치되는 각 메모리 셀(MC)을 구성하는 것이라고 생각해도 된다. 혹은 본 실시의 형태에 있어서는, 도 102의 좌우 방향에 관해서 인접하는 한쌍의 메모리 셀(MC)의 경계부가 중첩하는 부분의 근방의 양측에 있는, 한쌍의 드레인 컨택트(DC1, DC2)와, 거기에 인접하는(예를 들어 도 102의 좌측의) 한쌍의 드레인 컨택트(DC1, DC2)의 두 쌍의 드레인 컨택트가, 단일의 메모리 셀(MC)을 구성하는 것이라고 생각해도 된다. 상기의 어떤 생각을 이용했을 경우에 있어서도, 각 메모리 셀(MC)에는 2개의 워드라인이 연재한다.
도 103~도 106의 단면도를 참조하여, 반도체 기판(SUB)의 주표면 위의 활성 영역(AA)에는, 트랜지스터(TM)(스위칭 소자)가 형성된다. 트랜지스터(TM)의 윗쪽에는, 자화 고정층(MHL1, MHL2), 자벽 이동층(M1), 터널 절연층(MTL) 및 핀층(MPL)을 가지는 자기저항 소자(MRD)가 배치되어 있다. 도 102의 자기저항 소자(MRD)(핀층(MPL))와 접지 배선(GND)은, 소스 컨택트(SC)에 의해 전기적으로 접속된다. 소스 영역(SO1, SO2)과 자벽 이동층(M1)은, 소스 컨택트(SC1, SC2)에 의해 전기적으로 접속된다. 다만 소스 컨택트(SC1, SC2)와 자벽 이동층(M1)의 사이에는, 자화 고정층(MHL1, MHL2)이 끼워져 있다. 또한 드레인 영역(DR1, DR2)과 비트라인은, 드레인 컨택트(DC1, DC2)에 의해 전기적으로 접속된다.
도 102~도 106에 있어서도, 자기저항 소자(MRD)와 드레인 컨택트(DC1, DC2)는 평면시에 있어서 서로 중첩하지 않도록(서로 떨어지도록) 배치되어 있다.　
도 107에는, 도 102~도 106에 나타내는 메모리 셀의 구성을 입체적으로 나타내고 있다. 도 107 및 도 102~도 106을 참조하여, 자벽 이동층(M1)과 터널 절연층(MTL)과 핀층(MPL)이 이 순서로 적층된 구성을 가지는 단일의 자벽 이동형 자기저항 소자(MRD)는, 고정층(MHL1, MHL2)을 각각 사이에 두고 2개의 소스 컨택트(SC1, SC2)에 의해 2개의 액세스 트랜지스터(TM)의 소스 영역(SO1, SO2)과 전기적으로 접속된다. 또한 개개의 자벽 이동형 자기저항 소자(MRD)는, 2개의 드레인 컨택트(DC1, DC2)에 의해 2개의 비트라인(BL1, /BL1)((BL2, /BL2))과 전기적으로 접속된다.
자벽 이동층(M1)은, 평면시에 있어서 도 102~도 106의 종방향으로 연재하는 자벽 이동 영역(MCR)과, 평면시에 있어서 도 102~도 106의 횡방향으로 연재하는, 자벽 이동 영역(MCR) 이외의 영역(자화 고정 영역(MFR))을 가지고 있다.
이 중 자벽 이동 영역(MCR)은, 면내 자화형 자기저항 소자의 프리층(MFL)(도 9 참조)과 같이, 해당 영역에 흐르는 전류의 방향에 따라 자화의 방향이 변화하는 영역이다. 자벽 이동 영역(MCR)은, 터널 절연층(MTL)을 사이에 두고 대향하는 핀층(MPL)의 하면과 접촉하는 영역이다. 또한 고정층(MHL1, MHL2)과 접촉시킨 상기 자화 고정 영역(MFR)은, 면내 자화형 자기저항 소자의 핀층(MPL)(도 9 참조)과 같이, 항상 자화의 방향이 일정한 영역이다. 바꾸어 말하면 자화 고정 영역(MFR)은, 자벽 이동층(M1)의 일부이며 자화의 방향이 고정된 영역이다. 자화 고정층(MHL1, MHL2)은, 자벽 이동층(M1)의 자화의 방향을 고정하기 위해(자화 고정 영역(MFR)을 형성하기 위해)서 배치되어 있다.
구체적으로는, 고정층(MHL1, MHL2)은 코발트(Co), 백금(Pt)으로 이루어지는 군으로부터 선택되는 1종 이상으로 구성되는 금속 단체 또는 합금의 막인 것이 바람직하다. 또한 자벽 이동 영역(MCR)과 자화 고정 영역(MFR)을 가지는 자벽 이동층(M1)은 코발트(Co), 니켈(Ni)로 이루어지는 군으로부터 선택되는 1종 이상으로 구성되는 금속 단체 또는 합금의 막인 것이 바람직하다.
또한 터널 절연층(MTL)은, 산화 알류미늄(AlOx), 산화 마그네슘(MgO), 산화하프늄(HfO) 중 어느 하나로 이루어지는 절연막인 것이 바람직하다. 또한 본 실시의 형태의 핀층(MPL)은 강자성층으로 이루어지는 박막인 것이 바람직하다. 구체적으로는 핀층(MPL)은, 코발트(Co), 철(Fe), 붕소(B), 루테늄(Ru), 백금(Pt), 망간(Mn)으로 이루어지는 군으로부터 선택되는 1종 이상으로 구성되는 금속 단체 또는 합금의 막인 것이 바람직하다.
또한 본 실시의 형태의 핀층(MPL)은, 도 103, 도 105, 도 107에 있어서는 1층으로서 도시되어 있다. 그러나 일반적으로 핀층(MPL)에는, 반강자성층 위에 강자성층이 적층된 2층 구조나, 반강자성층 위에 강자성층, 비자성층, 강자성층의 순서로 적층된 4층 구조, 혹은 5층 구조 등이 이용된다. 다만 적층수나 적층되는 층의 순서 등은 이것으로 한정되지 않는다. 예를 들어 도 103, 도 105, 도 107의 핀층(MPL)에 있어서는, CoFeB와 Ru와 CoPt와 Ru와 CoPt와의 각 합금층이 이 순서로 적층된 구성인 것을 생각할 수 있다.
이상에서 기술한, 자벽 이동형의 자기저항 소자(MRD)에 있어서의 정보의 재기록의 원리에 관하여 상세하게 설명한다.
자벽 이동층(M1)은, 자성을 가지는 자성층이다. 자기저항 소자(MRD)에의 데이터의 기록은, 자벽 이동층(M1)의 특히 자벽 이동 영역(MCR)의 자화의 방향이, 자벽 이동층(M1)를 통과하는 전류의 방향에 따라 변화함으로써 이루어진다. 구체적인 예를 설명하기 위해서, 예를 들어 도 107에 있어서, 핀층(MPL)은 반도체 기판의 주표면에 대해 수직인 상향(上向)으로 자화되고 있으며, 고정층(MHL2)과 그 위의 고정 영역(MFR)이 상향으로, 고정층(MHL1)과 그 위의 고정 영역(MFR)이 하향(下向)으로 자화되었을 경우를 생각한다.
여기서 자벽 이동층(M1)의 좌측에서 우측으로, 즉 반도체 기판의 주표면을 따르도록 소스 컨택트(SC2)부터 소스 컨택트(SC1)으로 전자가 흐르면, 도면의 상향 스핀을 가지는 스핀편극전자만이 자벽 이동 영역(MCR)을 통과한다. 그러면 자화되는 방향이 다른 영역끼리의 경계에 해당하는 자벽이, 도면 중의 경계(BD1)로 이동한다. 그 결과, 자벽 이동 영역(MCR)의 자화는 도면의 상향이 되어, 핀층(MPL)의 자화와 거의 같은 방향이 된다. 이 때 해당 자기저항 소자(MRD)는 저저항 상태가 된다.
한편, 자벽 이동층(M1)의 우측에서 좌측으로, 즉 반도체 기판의 주표면을 따르도록 소스 컨택트(SC1)부터 소스 컨택트(SC2)로 전자가 흐르면, 도면의 하향 스핀을 가지는 스핀편극전자만이 자벽 이동 영역(MCR)을 통과한다. 그러면 자화되는 방향이 다른 영역끼리의 경계에 해당하는 자벽이, 도면 중의 경계(BD2)로 이동한다. 그 결과, 자벽 이동 영역(MCR)의 자화는 도의 하향이 되어, 핀층(MPL)의 자화와 반대 방향이 된다. 이 때 해당 자기저항 소자(MRD)는 고저항 상태가 된다.
또한 상기 전자의 흐름(전류)은, 선택된 해당 자기저항 소자(MRD)와 접속되는 한쌍의 비트라인(예를 들어 BL1과 /BL1)의 전위차에 의해, 선택된 워드라인이 온이 된 상태로, 공급된다.
또한 자벽 이동층(M1)에 기록된 정보를 독출할 때, 자기저항 소자(MRD)를 구성하는 핀층(MPL)과 전기적으로 접속된 접지 배선(GND)을 소스로 한 상태에서, 해당 비트라인으로부터 액세스 트랜지스터(TM), 자벽 이동 영역(MCR), 터널 절연층(MTL), 핀층(MPL)를 거쳐 접지 배선(GND)에 이르는 전류가 흐른다. 이 때 자기저항 소자(MRD)(자벽 이동 영역(MCR))의 자화의 방향에 따라 변화된 전기 저항을 검출함으로써, 자기저항 소자(MRD)의 자화의 방향이 독취된다.
이상의 각 점에 관하여, 도 102~도 107에 나타내는 본 실시의 형태의 구성은, 예를 들어 실시의 형태 2의 도 30의 구성과 다르다. 다음으로, 본 실시의 형태의 비교예인 도 108~도 112를 참조하면서, 본 실시의 형태의 작용 효과에 관하여 설명한다.
도 108~도 112를 참조하여, 본 실시의 형태의 비교예의 메모리 셀 영역에 있어서도, 도 102~도 106에 나타내는 본 실시의 형태의 메모리 셀 영역과 근본적으로 같은 형태를 구비하고 있다. 다만 도 108의 비교예에 있어서는, 각 메모리 셀(MC)간의 자기저항 소자(MRD)나 드레인 컨택트(DC1, DC2), 소스 컨택트(SC1, SC2)가 지그재그 모양으로 배치되지 않았다. 즉 도 102의 종방향에 관해서 인접하는 2개의 자기저항 소자(MRD)는, 해당 종방향으로 연재하는 동일한 직선 위에 올라가도록 배치되어 있다.
본 실시의 형태의 자기저항 소자(MRD)에 관해서도, 상기 다른 실시의 형태의 자기저항 소자(MRD)와 마찬가지로, 평면시에 있어서 애스펙트비가 1 이외인 긴형상을 가지고 있다. 이 때문에 상기의 각 실시의 형태와 마찬가지로, 자기저항 소자(MRD)의 애스펙트비가 1보다 매우 커졌을 경우에 있어서도, 메모리 셀(MC)의 평면시에서의 면적을 증가하는 일 없이, 자기저항 소자(MRD)끼리의 단락을 억제할 수 있다. 따라서 메모리 셀(MC)의 평면시에서의 면적을 증가하거나 메모리 셀(MC)의 집적수를 감소하는 일 없이, 자기저항 소자(MRD)의 정보의 읽고 쓰기에 이용하는 전류치를 저감하면서 읽고 쓰기 에러를 억제하는 것이 가능하며, 또한 자기저항 소자(MRD)간의 단락이 억제된 집적회로를 가지는 반도체 장치를 제공할 수 있다.
또한 본 실시의 형태에 있어서도, 소스 컨택트나 드레인 컨택트에 관해서도 지그재그 모양으로 배치된다. 이 때문에 실시의 형태 3과 마찬가지로, 각 메모리 셀에 있어서의 자기저항 소자(MRD)와 드레인 컨택트와의 평면적인 거리를 거의 동일해지도록 배치하기 위한, 레이아웃의 자유도가 증가한다. 따라서 메모리 셀(MC)간의 자기저항 소자(MRD)의 전기 특성 등의 기능의 불균일을 작게 할 수 있어, 메모리 셀 영역 전체의 기능을 보다 안정시킬 수 있다. 또한 장래적으로 반도체 장치의 미세화가 진행되었을 경우에 있어서도, 자기저항 소자(MRD)와 드레인 컨택트와의 평면적인 거리를 확보함으로써, 자기저항 소자(MRD)의 양호한 평탄성을 유지할 수 있다.
또한 도 102에 나타내는 바와 같이, 실시의 형태 5와 마찬가지로 워드라인의 갯수를 증가함으로써, 본 실시의 형태에 있어서도 실시의 형태 5와 마찬가지로, 각 메모리 셀(MC)의 면적을 증가하는 일 없이, 트랜지스터의 공급 전류를 증가할 수 있다.
본 실시의 형태에 있어서는, 접지 배선(GND)과 드레인 컨택트(DC1, DC2)와의 단락을 억제하기 위해서, 도 113~도 118을 참조하여, 접지 배선(GND)을 메모리 셀(MC)이 어레이 형상으로 늘어서는 방향(제5 및 제6 방향)에 대해서 굴곡하면서 연재하는 구성으로 하는 것이 바람직하다. 이들은 예를 들어 도 49~도 52에 있어서, 소스라인과 드레인 컨택트와의 단락을 억제하기 위해서, 소스라인을 메모리 셀이 어레이 형상으로 늘어서는 방향에 대해서 굴곡하면서 연재하는 구성으로 하고 있는 것과 같은 사상에 근거한다.
구체적으로는, 도 113 및 도 114를 참조하여, 접지 배선(GND)이 종방향으로 연재하면서, 지그재그 모양으로 늘어서는 소스 컨택트(자기저항 소자(MRD))와 평면적으로 중첩하는 형상을 가지고 있어도 된다. 혹은 도 115 및 도 116을 참조하여, 접지 배선(GND)이 횡방향으로 연재하면서, 지그재그 모양으로 늘어서는 소스 컨택트(자기저항 소자(MRD))와 평면적으로 중첩하는 형상을 가지고 있어도 된다. 혹은 도 117 및 도 118을 참조하여, 소스라인(SL)이 횡방향과 종방향의 양쪽 모두에 그물망 형상으로 연재하면서, 지그재그 모양으로 늘어서는 소스 컨택트(SC)와 평면적으로 중첩하는 형상을 가지고 있어도 된다.
본 발명의 실시의 형태 6은, 이상에 기술한 각 점에 관해서만, 본 발명의 실시의 형태 1~5와 다르다. 즉, 본 발명의 실시의 형태 6에 관하여, 상술하지 않았던 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 실시의 형태 1~5에 준한다. 따라서 본 발명의 실시의 형태 6의 구성은 그 기능상, 실시의 형태 1~5에 나타내는 구성 중 실시의 형태 6으로 조합하는 것이 가능한 모든 구성과 조합해도 된다.
이번 개시된 실시의 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 제시되며, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이다.
본 발명은, 스핀 토크 기록 방식의 자기저항 소자를 가지는 반도체 장치에 특히 유리하게 적용될 수 있다.
AA 활성 영역, BD1, BD2 경계, BL, BL1, BL2, BL3, BL4, /BL1, /BL2 비트라인, CHP 반도체칩, CT 중심선, DC, DC1, DC2 드레인 컨택트, DL 드레인 접속층, DR 드레인 영역, GI 게이트 절연층, II 층간 절연층, ITM 매립 금속, M1 자벽 이동층, MCR 자벽 이동 영역, MFL 프리층, MFR 자화 고정 영역, MHL1, MHL2 자화 고정층, MPL 핀층, MTL 터널 절연층, MRD, MRD1, MRD2 자기저항 소자, MV 메모리 비어, PD 패드, PL 파워 라인, RWL1, RWL2 독출 워드라인, SC, SC1, SC2 소스 컨택트, SO 소스 영역, SL 소스라인, ST 스트랩 배선, SUB 반도체 기판, TR 트렌치 홈, WL1~WL5 워드라인.

Claims (20)

  1. 주표면(主表面)을 가지는 반도체 기판과,
    상기 반도체 기판의 상기 주표면 위에 배치된, 소스 영역 및 드레인 영역을 포함하는 스위칭 소자와,
    상기 스위칭 소자의 윗쪽에 배치된 평판상(平板狀)의 인출 배선과,
    상기 인출 배선 위에 위치하는, 전류가 흐르는 방향에 따라서 자화 상태를 변화시키는 것이 가능한, 스핀 토크 기록 방식의 면내 자화형의 자기저항 소자와,
    상기 자기저항 소자와 전기적으로 접속되며, 상기 주표면에 따른 방향을 향해서 연장하는 제1 배선을 구비하는 반도체 장치로서,
    상기 자기저항 소자는 평면시(平面視)에서의 애스펙트비가 1 이외의 값이며,
    상기 자기저항 소자와 상기 스위칭 소자가 전기적으로 접속된 메모리 셀이 복수로 늘어서는 메모리 셀 영역에 있어서, 평면시에서의 상기 자기저항 소자의 긴길이방향인 제1 방향에 관해서, 인접하는 복수의 상기 자기저항 소자가 상기 제 1 방향에 따라서 연재(延在)하는 동일 직선 위에 올라가지 않도록 배치되고,
    상기 메모리 셀 영역은, 복수의 상기 메모리 셀이 평면시에 있어서 서로 직교하는 제3 방향 및 제4 방향으로 늘어서 있으며,
    상기 스위칭 소자의 상기 소스 영역에 전기적으로 접속되는 소스 컨택트와,
    상기 스위칭 소자의 상기 드레인 영역과 상기 인출 배선을 전기적으로 접속하는 드레인 컨택트를 더 가지고 있고,
    상기 주표면(主表面)을 따라, 복수의 상기 소스 컨택트를 전기적으로 접속하는 제2 배선을 더 가지고 있으며,
    상기 제2 배선은, 상기 제3 방향 또는 제4 방향에 대해서 중심선이 굴곡하면서 연재하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 메모리 셀의 평면시에서의 면적은 0.02㎛2 이상 0.5㎛2 이하인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 자기저항 소자는, 적어도 일부에 있어서 상기 제 1 방향에 관하여 인접하는 상기 자기저항 소자와, 상기 제1 방향에 교차하는 제2 방향에서 보았을 경우에 중첩하도록 배치되는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    동일한 상기 메모리 셀에 있어서, 상기 인출 배선은, 상기 반도체 기판의 상기 주표면에 있어서의 상기 스위칭 소자의 활성 영역과 적어도 일부에 있어서 평면적으로 중첩하지 않도록 배치되는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 배선은, 상기 자기저항 소자와 평면시에 있어서 중첩하는 영역에 있어서, 상기 제1 배선의 연재하는 방향에 교차하는 방향에서의 폭이, 상기 중첩하는 영역 이외의 다른 영역에 있어서의 상기 폭보다 넓은, 반도체 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제3 방향 또는 상기 제4 방향에 관해서 인접하는 복수의 상기 소스 컨택트 및 상기 드레인 컨택트가, 상기 제3 방향 및/또는 상기 제4 방향으로 연재하는 일직선 위에 올라가지 않도록 배치되는, 반도체 장치.
  8. 제1항 또는 제7항에 있어서,
    상기 인출 배선은, 상기 제3 방향 및 상기 제4 방향으로 연재하는 형상을 가지고 있는, 반도체 장치.
  9. 제1항 또는 제7항에 있어서,
    상기 제1 방향은, 상기 제3 방향 및 상기 제4 방향 중 어느것과도 다른 방향인, 반도체 장치.
  10. 삭제
  11. 제1항 또는 제7항에 있어서,
    상기 제 3 방향에 관해서 인접하는 한쌍의 상기 메모리 셀 중, 한쪽의 상기 메모리 셀의 상기 소스 컨택트는, 상기 제 3 방향에 관한 상기 메모리 셀의 중심보다, 다른 한쪽의 상기 메모리 셀에 가까운 영역에 배치되는, 반도체 장치.
  12. 제1항 또는 제7항에 있어서,
    상기 제 4 방향에 관해서, 복수의 상기 소스 컨택트를 연결하는 직선 위에는, 상기 드레인 컨택트가 배치되지 않는, 반도체 장치.
  13. 제1항 또는 제7항에 있어서,
    동일한 상기 메모리 셀에 있어서의 상기 자기저항 소자와 상기 드레인 컨택트는, 평면시에 있어서 서로 중첩하지 않는, 반도체 장치.
  14. 제1항 또는 제2항에 있어서,
    상기 제1 배선은 복수의 상기 메모리 셀과 평면시에 있어서 중첩하도록 연재 하고,
    상기 제1 배선은, 단일의 상기 메모리 셀에 대해서, 상기 주표면을 따르는 면에 있어서 상기 제1 배선이 연재하는 방향에 교차하는 방향에 관해서 서로 간격을 두고 2개 이상 배치되는, 반도체 장치.
  15. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 상기 주표면 위에, 평면시에 있어서 복수로 늘어선 상기 메모리 셀의 열을 선택하는 제3 배선이 배치되어 있으며,
    상기 소스 영역 및 상기 드레인 영역은, 평면시에 있어서 2개의 상기 제3 배선 사이에 끼워지는, 반도체 장치.
  16. 주표면(主表面)을 가지는 반도체 기판과,
    상기 반도체 기판의 상기 주표면 위에 배치된 스위칭 소자와,
    상기 스위칭 소자의 윗쪽에 위치하며, 상기 주표면을 따른 방향을 향해서 연장하여, 전류가 흐르는 방향에 따라 자화 상태를 변화시키는 것이 가능한 자벽 이동층과, 상기 자벽 이동층 위에 터널 절연층을 개재하여 배치되는 핀층을 가지는 스핀 토크 기록 방식의 자벽 이동형의 자기저항 소자와,
    상기 자벽 이동층과 전기적으로 접속되며, 상기 주표면을 따른 방향을 향해서 연장하는 제1 배선을 구비하는 반도체 장치로서,
    상기 자기저항 소자는 평면시(平面視)에서의 애스펙트비가 1 이외의 값이며,
    상기 자기저항 소자와 상기 스위칭 소자가 전기적으로 접속된 메모리 셀이 복수로 늘어선 메모리 셀 영역에 있어서, 평면시에서의 상기 자기저항 소자의 긴 길이방향인 제1 방향에 관해서, 인접하는 복수의 상기 자기저항 소자가 상기 제 1 방향을 따라서 연재하는 동일 직선 위에 올라가지 않도록 배치되고,
    상기 주표면을 따라, 상기 자기저항 소자와 전기적으로 접속된 접지 배선을 더 가지고 있으며, 상기 접지 배선은, 상기 메모리 셀 영역에 있어서 복수의 상기 메모리 셀이 평면시에 있어서 늘어선 제5 방향 및 제6 방향에 대해서 굴곡하면서 연재하는, 반도체 장치.
  17. 삭제
  18. 제16항에 있어서,
    상기 스위칭 소자의 소스 영역과 상기 자벽 이동층을 전기적으로 접속하는 소스 컨택트와,
    상기 스위칭 소자의 드레인 영역과 상기 제1 배선을 전기적으로 접속하는 드레인 컨택트를 더 가지고 있는, 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 방향에 관해서 인접하는 한쌍의 상기 메모리 셀의 각각을 구성하는 상기 소스 컨택트 및 상기 드레인 컨택트가, 상기 제1 방향으로 연재하는 일직선 위에 올라가지 않도록 배치되는, 반도체 장치.
  20. 제18항에 있어서,
    상기 반도체 기판의 상기 주표면 위에, 평면시에 있어서 복수로 늘어선 상기 메모리 셀의 열을 선택하는 제3 배선이 배치되어 있으며,
    상기 소스 영역 및 상기 드레인 영역은, 평면시에 있어서 2개의 상기 제3 배선 사이에 끼워지는, 반도체 장치.
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