CN113540342B - 一种半导体结构及其制作方法 - Google Patents

一种半导体结构及其制作方法 Download PDF

Info

Publication number
CN113540342B
CN113540342B CN202010300660.7A CN202010300660A CN113540342B CN 113540342 B CN113540342 B CN 113540342B CN 202010300660 A CN202010300660 A CN 202010300660A CN 113540342 B CN113540342 B CN 113540342B
Authority
CN
China
Prior art keywords
layer
shielding layer
shielding
electrode
magnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010300660.7A
Other languages
English (en)
Other versions
CN113540342A (zh
Inventor
吴玉雷
吴保磊
王晓光
平尔萱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010300660.7A priority Critical patent/CN113540342B/zh
Priority to PCT/CN2021/079674 priority patent/WO2021208637A1/zh
Priority to US17/593,874 priority patent/US20230217837A1/en
Priority to EP21788560.7A priority patent/EP3992969A4/en
Publication of CN113540342A publication Critical patent/CN113540342A/zh
Application granted granted Critical
Publication of CN113540342B publication Critical patent/CN113540342B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1659Cell access
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1675Writing or programming circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1695Protection circuits or methods

Abstract

本发明实施例提供了一种半导体结构及其制作方法。其中半导体结构的制作方法包括:提供衬底;在所述衬底上形成第一屏蔽层;形成贯穿所述第一屏蔽层的第一电极;在所述第一电极上形成存储结构;在所述存储结构的顶部和侧壁形成第二屏蔽层,所述第一屏蔽层与所述第二屏蔽层共同构成屏蔽层;形成贯穿所述屏蔽层且与所述存储结构电连接的第二电极。本发明中,通过先形成第一屏蔽层,然后再依次形成第一电极、存储结构和第二屏蔽层,所述第一屏蔽层和所述第二屏蔽层形成包覆所述存储结构的屏蔽层,可更好的屏蔽外部电磁场对所述存储结构的干扰,确保信息能够被正确存储以及读写。

Description

一种半导体结构及其制作方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种半导体结构及其制作方法。
背景技术
自旋转移矩(STT)磁性存储器(MRAM)是通过自旋电流实现信息写入的一种存储器,其存储单元的核心是一个MTJ(Magnetic Tunnel Junction,磁性隧道结),由磁性层堆叠结构、第一电极和第二电极构成,其中磁性层堆叠结构包括从上到下叠层设置的自由层、间隔层和固定层,第二电极位于自由层的顶部,第一电极位于固定层的底部。
但是,STT- MRAM容易受到外部电磁场的干扰,目前芯片级的屏蔽不足以完全屏蔽外部电磁场的干扰。
发明内容
本发明提供了一种半导体结构及其制作方法,以屏蔽外部电磁场的干扰。
本发明实施例提供了一种半导体结构的制作方法,包括:
提供衬底;
在所述衬底上形成第一屏蔽层;
形成贯穿所述第一屏蔽层的第一电极;
在所述第一电极上形成存储结构;
在所述存储结构的顶部和侧壁形成第二屏蔽层,所述第一屏蔽层与所述第二屏蔽层共同构成屏蔽层;
形成贯穿所述屏蔽层且与所述存储结构电连接的第二电极。
可选的,所述存储结构包括磁性层堆叠结构。
可选的,所述形成贯穿所述第一屏蔽层的第一电极的步骤,包括:
在所述第一屏蔽层上形成第一介质层;
在所述第一屏蔽层和所述第一介质层中形成第一开口;
在所述第一开口中形成所述第一电极。
可选的,所述在所述存储结构的顶部和侧壁形成第二屏蔽层之前,还包括:
形成覆盖所述磁性层堆叠结构的顶部和侧壁的第二介质层,所述第一介质层和所述第二介质层共同构成隔离层。
可选的,所述第一屏蔽层和所述第二屏蔽层的材料包括导电性材料和/或导磁性材料。
可选的,包括:
所述第一屏蔽层和所述第二屏蔽层的材质不同;
利用自对准刻蚀工艺去除所述磁性层堆叠结构侧壁上的所述第二屏蔽层下方之外的所述第一屏蔽层;
所述磁性层堆叠结构侧壁上的所述第二屏蔽层下方保留的所述第一屏蔽层和所述第二屏蔽层形成所述屏蔽层。
可选的,所述屏蔽层的底部低于所述磁性层堆叠结构的底部。
可选的,所述磁性层堆叠结构的顶部呈弧形。
可选的,所述磁性层堆叠结构的横向尺寸大于所述第一电极的横向尺寸。
可选的,所述形成贯穿所述屏蔽层且与所述存储结构电连接的第二电极的步骤,包括:
在所述衬底和所述屏蔽层上形成第三介质层;
利用研磨工艺去除所述磁性层堆叠结构上方的部分屏蔽层以暴露所述磁性层堆叠结构的顶部;
在所述磁性层堆叠结构的顶部形成第四介质层;
在所述第四介质层中形成第二开口,以暴露出所述磁性层堆叠结构的顶部;
于所述第二开口中形成所述第二电极。
本发明实施例还提供了一种半导体结构,包括:
衬底;
第一电极,位于所述衬底内;
存储结构,位于所述第一电极上;
屏蔽层,覆盖所述存储结构的顶部和侧壁,且所述屏蔽层的底部低于所述存储结构的底部;以及
第二电极,贯穿所述存储结构顶部的所述屏蔽层且与所述存储结构电连接。
可选的,所述存储结构包括磁性层堆叠结构。
可选的,所述磁性层堆叠结构包括固定层、间隔层和自由层。
可选的,所述固定层和所述自由层的材质包含Co、Fe、B、Ta或Ru;所述间隔层的材质包含Mg或O。
可选的,所述磁性层堆叠结构的顶部呈弧形。
可选的,还包括:
隔离层,包覆在所述磁性层堆叠结构上;
所述隔离层包括第一介质层和第二介质层;
所述第一介质层位于所述屏蔽层和所述第一电极之间;
所述第二介质层位于所述屏蔽层和所述磁性层堆叠结构之间。
可选的,所述磁性层堆叠结构的横向尺寸大于所述第一电极的横向尺寸。
可选的,所述屏蔽层包括第一屏蔽层和第二屏蔽层;
所述第一屏蔽层位于所述第一介质层和所述衬底之间,其中所述第一屏蔽层的一个端部位于所述磁性层堆叠结构在所述衬底的投影区域之中;
所述第二屏蔽层位于所述第一介质层的侧壁外表面和所述第二介质层的外表面。
可选的,所述第一屏蔽层和所述第二屏蔽层的材料包括导电性材料和/或导磁性材料;所述第一屏蔽层和所述第二屏蔽层的材质不同。
可选的,所述第二电极的底部与所述磁性层堆叠结构的顶表面、所述屏蔽层的顶表面以及所述隔离层的顶表面在同一水平面上。
综上,本发明实施例提供了一种半导体结构及其制作方法。其中半导体结构的制作方法包括:提供衬底;在所述衬底上形成第一屏蔽层;形成贯穿所述第一屏蔽层的第一电极;在所述第一电极上形成存储结构;在所述存储结构的顶部和侧壁形成第二屏蔽层,所述第一屏蔽层与所述第二屏蔽层共同构成屏蔽层;形成贯穿所述屏蔽层且与所述存储结构电连接的第二电极。本发明中,通过先形成第一屏蔽层,然后再依次形成第一电极、存储结构和第二屏蔽层,所述第一屏蔽层和所述第二屏蔽层形成包覆所述存储结构的屏蔽层,可更好的屏蔽外部电磁场对所述存储结构的干扰,确保信息能够被正确存储以及读写。
附图说明
图1为本发明实施例提供的一种半导体结构的制作方法流程图;
图2-图11为本发明实施例提供的半导体结构形成过程中的结构示意图;
图12为本发明实施例提供的一种半导体结构的结构示意图;
图13为本发明另一实施例提供的一种半导体结构的结构示意图;
图14为本发明又一实施例提供的一种半导体结构的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似改进,因此本发明不受下面公开的具体实施的限制。
请参见图1,本发明实施例提供了一种半导体结构的制作方法,包括:
步骤S110,提供衬底100;
步骤S120,在所述衬底100上形成第一屏蔽层200a;
步骤S130,形成贯穿所述第一屏蔽层200a的第一电极400;
步骤S140,在所述第一电极400上形成存储结构500;
步骤S150,在所述存储结构500的顶部和侧壁形成第二屏蔽层200b,所述第一屏蔽层200a和所述第二屏蔽层200b共同构成屏蔽层200;
步骤S160,形成贯穿所述屏蔽层200且与所述存储结构500电连接的第二电极600。
本发明中,通过先形成第一屏蔽层200a,然后再依次形成第一电极400、存储结构500和第二屏蔽层200b,所述第一屏蔽层200a和所述第二屏蔽层200b形成包覆所述存储结构500的屏蔽层200,可更好的屏蔽外部电磁场对所述存储结构的干扰,确保信息能够被正确存储以及读写。
为了更清楚的描述本技术方案,下面按照制作流程,对每一制作过程进行详细的描述。
本实施例中,执行步骤S110,提供衬底100。提供的所述衬底100可为硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底,但不以此为限,本领域技术人员熟知的任何用于承载半导体集成电路组成元件的基材均可。所述衬底100可以包含器件结构,如半导体晶体管以及连接所述半导体晶体管的插塞等。
请参见图2,执行步骤S120,在所述衬底100上形成第一屏蔽层200a。
通过沉积工艺在衬底100上沉积屏蔽材料,以形成覆盖所述衬底100表面的第一屏蔽层200a。本实施中,所述沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等。所述屏蔽材料可以为导电性良好的材料,如银,铜,金等,可以对电场起到很好的屏蔽作用;所述屏蔽材料也可以为导磁性良好的材料,如包括铁(Fe)、钴(Co)和镍(Ni)的合金,例如钴铁、镍铁和镍钴铁,各种组合的NiFe和Co等其它具有较高磁导率的合金、掺杂的无定形铁磁合金等。需要说明的是,所述导电性良好的材料也可以对磁场起到一定的屏蔽作用,所述导磁性良好的材料也可以对电场起到一定的屏蔽作用。
可选的,请参见图3,在所述第一屏蔽层200a上还形成第一介质层300a。具体的,通过沉积工艺在所述第一屏蔽层200a上沉积介质材料,例如氮化硅、氧化硅、氮氧化硅材料,以形成覆盖所述第一屏蔽层200a的第一介质层300a。所述第一介质层300a可作为图案化所述第一屏蔽层200a的硬掩模,同时也能作为所述第一屏蔽层200a和后续形成的存储结构之间的隔离层的一部分。
请参见图4,执行步骤S130,形成贯穿所述第一屏蔽层200a的第一电极400。具体的,利用光刻以及刻蚀工艺在所述第一屏蔽层200a和所述第一介质层300a中形成第一开口(图中未示出);在所述第一开口中形成第一电极层,所述第一电极层填满所述沟槽并覆盖所述第一介质层300a,具体的,利用物理气象沉积,化学气相沉积或者电镀等工艺形成所述第一电极层,所述第一电极层为导电材料层,如Al、W、Cu等导电性良好的金属材料层;去除覆盖所述第一介质层300a上表面的所述第一电极层以形成所述第一开口中的所述第一电极400。具体的,可以利用回刻蚀或者化学机械研磨工艺去除覆盖所述第一介质层300a上表面的所述第一电极层以形成所述第一电极400。
可选的,所述第一电极400的顶部与所述第一介质层300a的顶部齐平。可以理解,所述第一电极400的顶部与所述第一介质层300a的顶部齐平时,使得第一屏蔽层200a的底部低于后续形成的存储结构的底部,增大屏蔽范围。
请参见图5a和图5b,执行步骤S140,在所述第一电极400上形成存储结构500。
可选的,所述存储结构500为磁性层堆叠结构。形成所述磁性层堆叠结构具体包括:如图5a所示,在形成第一电极400的衬底100上依次沉积第一磁层530a、间隔材料层520a和第二磁层510a;然后,如图5b所示,利用光刻以及刻蚀工艺对第一磁层530a、间隔材料层520a和第二磁层510a进行图案化,形成包含固定层530、间隔层520和自由层510的磁性层堆叠结构。具体的,所述第一磁层530a和第二磁层510a的材质包含Co、Fe、B、Ta或Ru;所述间隔材料层520a的材质包含Mg或O。例如,所述固定层530可以为CoFeB,所述间隔层520为MgO层,所述自由层510为CoFeB。
可选的,所述存储结构500的数量、所述第一电极400的数量均为多个,所述第一电极400与所述存储结构500一一对应设置;所述第一电极400在所述衬底100上间隔分布。所述存储结构500之间具有间隔。
可选的,所述磁性层堆叠结构的顶部呈弧形。具体的,采用离子束刻蚀(IBE)工艺对所述第一磁层530a、所述间隔材料层520a和所述第二磁层510a进行刻蚀形成所述磁性层堆叠结构,所述磁性层堆叠结构的自由层510的顶部呈弧形,可以增大相邻所述磁性层堆叠结构顶部之间的距离,减少相邻所述磁性层堆叠结构顶部的接触风险,增大产品良率;同时也有利于后续第三介质层在相邻所述磁性层堆叠结构之间间隔中的填充。
请参见图8,执行步骤S150,在所述存储结构的顶部和侧壁形成第二屏蔽层200b,所述第一屏蔽层200a和所述第二屏蔽层200b共同构成屏蔽层200。具体包括:通过沉积工艺在所述存储结构上沉积屏蔽材料,以形成覆盖所述存储结构的顶部和侧壁的第二屏蔽层200b。所述第二屏蔽层200b与所述第一屏蔽层200a相连,共同构成包覆所述存储结构500的屏蔽层200。所述沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等。所述屏蔽材料可以为导电性良好的材料,如银,铜,金等,可以对电场起到很好的屏蔽作用;所述屏蔽材料也可以为导磁性良好的材料,如包括铁(Fe)、钴(Co)和镍(Ni)的合金,例如钴铁、镍铁和镍钴铁,各种组合的NiFe和Co等其它具有较高磁导率的合金、掺杂的无定形铁磁合金等。需要说明的是,所述导电性良好的材料也可以对磁场起到一定的屏蔽作用,所述导磁性良好的材料也可以对电场起到一定的屏蔽作用。
可选的,所述第一屏蔽层200a和所述第二屏蔽层200b的材质不同。例如,所述第一屏蔽层200a和所述第二屏蔽层200b均为导磁性良好的材料,但所述所述第一屏蔽层200a和所述第二屏蔽层200b的材质不同,例如,所述第一屏蔽层200a为钴铁,所述第二屏蔽层200b为镍铁; 或者所述第一屏蔽层200a和所述第二屏蔽层200b均为导电性良好的材料,但所述第一屏蔽层200a和所述第二屏蔽层200b的材质不同,例如,所述第一屏蔽层200a为银,所述第二屏蔽层200b为铜;或者所述第一屏蔽层200a为导电性良好的材料,如铜,所述第二屏蔽层200b为导磁性良好的材料,如镍铁。如图9所示,所述第一屏蔽层200a和所述第二屏蔽层200b具有刻蚀选择比,利用所述刻蚀选择比自对准的刻蚀去除所述磁性层堆叠结构侧壁上的所述第二屏蔽层200b下方之外的所述第一屏蔽层200a;所述磁性层堆叠结构侧壁上的所述第二屏蔽层200b下方保留的所述第一屏蔽层200a和所述第二屏蔽层200b形成所述屏蔽层200。此种方法可以减少工艺步骤,节约成本;同时利用自对准的刻蚀,可以防止光刻工艺产生的套刻误差,提高产品良率。
可选的,请参见图6和图7,在所述存储结构的顶部和侧壁形成第二屏蔽层之前,还包括:形成覆盖所述磁性层堆叠结构的顶部和侧壁的第二介质层300b,所述第一介质层300a和所述第二介质层300b共同构成隔离层300。具体包括:利用沉积工艺沉积隔离材料,例如氧化硅、氮化硅或氮氧化硅等,形成覆盖所述第一介质层300a以及所述磁性层堆叠结构的顶部和侧壁的第二介质层300b,然后利用刻蚀工艺去除第一介质层300a上表面的第二介质层300b,形成仅覆盖所述磁性层堆叠结构的顶部和侧壁的第二介质层300b。本实施例中,参见图7,使用相同的材料制作第一介质层300a和第二介质层300b,因此还可以通过一次刻蚀工艺去除相邻磁性层堆叠结构之间的所述第一介质层300a和所述第二介质层300b,保留所述磁性层堆叠结构顶部和侧壁的所述第一介质层300a和所述第二介质层300b。所述第一介质层300a和所述第二介质层300b共同构成隔离层300。所述隔离层可以缓释所述屏蔽层200的应力以及隔离所述屏蔽层200和所述磁性层堆叠结构。
可选的,所述磁性层堆叠结构的横向尺寸大于所述第一电极的横向尺寸。具体的,如图13所示,所述磁性层堆叠结构在沿所述衬底100表面的方向上的尺寸大于所述第一电极400在沿所述衬底100表面的方向上的尺寸,使得所述衬底100和磁性层堆叠结构之间也形成一部分屏蔽层200,所述形成的屏蔽层200在所述磁性层堆叠结构的底部也起到一定的屏蔽作用,增强屏蔽效果。
请参见图10和图12,执行步骤S160,形成贯穿所述屏蔽层200且与所述存储结构电连接的第二电极600。具体包括:在所述衬底100和所述存储结构上形成第三介质层700;通过光刻以及刻蚀工艺在所述第三介质层700中形成第三开口900,以暴露出所述存储结构500的顶部;最后,利用导电材料填充所述第三开口900,并通过回刻蚀或机械化学研磨工艺去除第三介质层700表面的导电材料,形成所述第二电极600。所述第二电极层可以为Al、W、Cu等导电性良好的金属材料层。
可选的,如图11和图14所示,形成贯穿所述屏蔽层且与所述存储结构电连接的第二电极,包括:所述存储结构为磁性层堆叠结构;所述磁性层堆叠结构的顶部呈弧形;在所述衬底和所述磁性层堆叠结构上形成第三介质层700;利用研磨工艺去除所述磁性层堆叠结构上方的部分屏蔽层以暴露所述磁性层堆叠结构的顶部;在所述磁性层堆叠结构的顶部形成第四介质层800;在所述第四介质层800中形成第二开口(图中未示出),以暴露出所述磁性层堆叠结构的顶部;于所述第二开口中形成所述第二电极600。利用研磨工艺去除所述磁性层堆叠结构上方的部分屏蔽层以暴露所述磁性层堆叠结构的顶部可以简化制作工艺,同时使得后续形成所述第二开口时,无须对所述屏蔽层以及所述隔离层进行刻蚀,可以减少对所述磁性层堆叠结构的损伤;而弧形的顶部结构,可以使得利用研磨工艺暴露所述磁性层堆叠结构的顶部时,所述磁性层堆叠结构非暴露区域外部的隔离层和屏蔽层不会被去除,进而增强屏蔽效果。在本实施例中,所述第二电极600的底部与所述磁性层堆叠结构的顶表面、所述屏蔽层200的顶表面以及所述隔离层300的顶表面在同一水平面上。
基于同一发明构思,本发明实施例还提供了一种半导体结构,请参见图12,所述半导体结构包括:衬底100、第一电极400、存储结构500、屏蔽层200和第二电极600。其中第一电极400位于所述衬底100内;存储结构500位于所述第一电极400上; 屏蔽层200覆盖所述存储结构500的顶部和侧壁,且所述屏蔽层200的底部低于所述存储结构500的底部;第二电极600,贯穿所述存储结构500顶部的所述屏蔽层200,且与所述存储结构500电连接。
本发明中,所述屏蔽层200包覆所述存储结构500,可更好的屏蔽外部电磁场对存储结构500的干扰,确保信息能够被正确存储以及读写。所述衬底100可为硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底,但不以此为限。所述衬底100可以包含器件结构,如半导体晶体管以及连接所述半导体晶体管的插塞等。
可选的,所述存储结构500的数量、所述第一电极400的数量及所述第二电极600的数量均为多个,所述第一电极400及所述第二电极600与所述存储结构500一一对应设置,所述存储结构500之间存在间隔;所述的半导体结构还包括第三介质层700,所述第三介质层700位于所述衬底100上,并填充所述存储结构500之间的间隔,以及用于对相邻的两个所述第二电极600以及相邻的两个屏蔽层200进行隔离。本实施例中,所述第三介质层700可以为氮化硅、氧化硅或氮氧化硅等介质材料形成。
可选的,所述存储结构500为磁性层堆叠结构。所述磁性层堆叠结构至少包括自上到下叠层设置的自由层510、间隔层520和固定层530。具体的,所述自由层510和所述固定层530的材质包含Co、Fe、B、Ta或Ru;所述间隔层的材质包含Mg或O。例如,所述固定层530可以为CoFeB,所述间隔层为MgO层,所述自由层510为CoFeB。
可选的,还包括隔离层300,所述隔离层300包覆在所述磁性叠层结构上。具体的,所述隔离层300包括第一介质层300a和第二介质层300b;所述第一介质层300a位于所述屏蔽层200和所述第一电极400之间;所述第二介质层300b位于所述屏蔽层200和所述磁性层堆叠结构之间。
可选的,所述磁性层堆叠结构的顶部呈弧形。如图12所示,所述磁性层堆叠结构的顶部呈弧形,以及包覆在其上的隔离层300以及屏蔽层200的顶部也呈弧形。具体的,所述弧形为向外部凸出的弧形,所述磁性层堆叠结构的自由层510的顶部呈弧形,可以增大相邻所述磁性层堆叠结构顶部之间的距离,减少相邻所述磁性层堆叠结构顶部的接触风险,增大产品良率;同时也有利于第三介质层700在相邻所述磁性层堆叠结构之间间隔中的填充。此外,如图14所示,弧形的顶部结构,可以使得利用研磨工艺暴露所述磁性层堆叠结构的顶部时,所述磁性层堆叠结构非暴露区域外部的隔离层200和屏蔽层300不会被去除,进而增强屏蔽效果。
可选的,所述磁性层堆叠结构的横向尺寸大于所述第一电极的横向尺寸。如图13所示,所述磁性层堆叠结构在沿所述衬底100表面方向上的尺寸大于所述第一电极400在沿所述衬底100表面上的尺寸,使得所述衬底100和磁性层堆叠结构之间也形成一部分屏蔽层200,即在所述磁性层堆叠结构底部也形成部分所述屏蔽层200,所述屏蔽层200在所述磁性层堆叠结构的底部也起到一定的屏蔽作用,增强屏蔽效果。
可选的,如图13所示,所述屏蔽层200包括第一屏蔽层200a和第二屏蔽层200b;所述第一屏蔽层200a位于所述第一介质层300a和所述衬底100之间,其所述第一屏蔽层200a的一个端部位于所述磁性层堆叠结构在所述衬底100的投影区域之中;所第二屏蔽层200b位于所述第一介质层300a的侧壁外表面和所述第二介质层300b的外表面。所述第一屏蔽层200a和所述第二屏蔽层200b的端部相连,共同形成包覆所述磁性层堆叠结构顶部,侧壁以及部分底部的屏蔽层200。
可选的,所述第一屏蔽层200a和第二屏蔽层200b的材料可以为导电性良好的材料,如银,铜,金等,可以对电场起到很好的屏蔽作用;所述第一屏蔽层200a和第二屏蔽层200b的材料也可以为导磁性良好的材料,如包括铁(Fe)、钴(Co)和镍(Ni)的合金,例如钴铁、镍铁和镍钴铁,各种组合的NiFe和Co等其它具有较高磁导率的合金、掺杂的无定形铁磁合金等。需要说明的是,所述导电性良好的材料也可以对磁场起到一定的屏蔽作用,所述导磁性良好的材料也可以对电场起到一定的屏蔽作用。
可选的,所述第一屏蔽层200a和所述第二屏蔽层200b的材质不同。例如,所述第一屏蔽层200a和所述第二屏蔽层200b均为导磁性良好的材料,但所述所述第一屏蔽层200a和所述第二屏蔽层200b的材质不同,例如,所述第一屏蔽层200a为钴铁,所述第二屏蔽层200b为镍铁; 或者所述第一屏蔽层200a和所述第二屏蔽层200b均为导电性良好的材料,但所述第一屏蔽层200a和所述第二屏蔽层200b的材质不同,例如,所述第一屏蔽层200a为银,所述第二屏蔽层200b为铜;或者所述第一屏蔽层200a为导电性良好的材料,如铜,所述第二屏蔽层200b为导磁性良好的材料,如镍铁。如图9所示,所述第一屏蔽层200a和所述第二屏蔽层200b具有刻蚀选择比,利用所述刻蚀选择比自对准的刻蚀去除所述第一电极400侧壁之外的所述第一屏蔽层200a;所述第一电极400侧壁上保留的所述第一屏蔽层200a和所述第二屏蔽层200b形成所述屏蔽层200。此种方法可以减少工艺步骤,节约成本;同时利用自对准的刻蚀,可以防止光刻工艺产生的套刻误差,提高产品良率。
可选的,如图14所示,所述第二电极600的底部与所述磁性层堆叠结构的顶表面、所述屏蔽层200的顶表面以及所述隔离层300的顶表面在同一水平面上。具体的,如图11和图14所示,所述存储结构500为磁性层堆叠结构;所述磁性层堆叠结构的顶部呈弧形;在所述衬底100和所述磁性层堆叠结构上形成第三介质层700;利用研磨工艺去除所述磁性层堆叠结构上方的部分屏蔽层200以暴露所述磁性层堆叠结构的顶部;在所述磁性层堆叠结构的顶部形成第四介质层800;在所述第四介质层800中形成第二开口(图中未示出),以暴露出所述磁性层堆叠结构的顶部;于所述第二开口中形成所述第二电极600。利用研磨工艺去除所述磁性层堆叠结构上方的部分屏蔽层200以暴露所述磁性层堆叠结构的顶部可以简化制作工艺,同时使得后续形成所述第二开口时,无须对所述屏蔽层以及所述隔离层进行刻蚀,可以减少对所述磁性层堆叠结构的损伤;而弧形的顶部结构,可以使得利用研磨工艺暴露所述磁性层堆叠结构的顶部时,所述磁性层堆叠结构非暴露区域外部的隔离层300和屏蔽层200不会被去除,进而增强屏蔽效果。在本实施例中,所述第二电极600的底部与所述磁性层堆叠结构的顶表面、所述屏蔽层200的顶表面以及所述隔离层300的顶表面在同一水平面上。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种半导体结构的制作方法,其特征在于,包括:
提供衬底;
在所述衬底上形成第一屏蔽层;
形成贯穿所述第一屏蔽层的第一电极;
在所述第一电极上形成存储结构;
在所述存储结构的顶部和侧壁形成第二屏蔽层,所述第一屏蔽层与所述第二屏蔽层共同构成屏蔽层;
形成贯穿所述屏蔽层且与所述存储结构电连接的第二电极。
2.如权利要求1所述的半导体结构的制作方法,其特征在于,所述存储结构包括磁性层堆叠结构。
3.如权利要求2所述的半导体结构的制作方法,其特征在于,所述形成贯穿所述第一屏蔽层的第一电极的步骤,包括:
在所述第一屏蔽层上形成第一介质层;
在所述第一屏蔽层和所述第一介质层中形成第一开口;
在所述第一开口中形成所述第一电极。
4.如权利要求3所述的半导体结构的制作方法,其特征在于,所述在所述存储结构的顶部和侧壁形成第二屏蔽层之前,还包括:
形成覆盖所述磁性层堆叠结构的顶部和侧壁的第二介质层,所述第一介质层和所述第二介质层共同构成隔离层。
5.如权利要求4所述的半导体结构的制作方法,其特征在于,所述第一屏蔽层和所述第二屏蔽层的材料包括导电性材料和/或导磁性材料。
6.如权利要求5所述的半导体结构的制作方法,其特征在于,包括:
所述第一屏蔽层和所述第二屏蔽层的材质不同;
利用自对准刻蚀工艺去除所述磁性层堆叠结构侧壁上的所述第二屏蔽层下方之外的所述第一屏蔽层;
所述磁性层堆叠结构侧壁上的所述第二屏蔽层下方保留的所述第一屏蔽层和所述第二屏蔽层形成所述屏蔽层。
7.如权利要求6所述的半导体结构的制作方法,其特征在于,所述屏蔽层的底部低于所述磁性层堆叠结构的底部。
8.如权利要求4所述的半导体结构的制作方法,其特征在于,
所述磁性层堆叠结构的顶部呈弧形。
9.如权利要求4所述的半导体结构的制作方法,其特征在于,所述磁性层堆叠结构的横向尺寸大于所述第一电极的横向尺寸。
10.如权利要求8所述的半导体结构的制作方法,其特征在于,所述形成贯穿所述屏蔽层且与所述存储结构电连接的第二电极的步骤,包括:
在所述衬底和所述屏蔽层上形成第三介质层;
利用研磨工艺去除所述磁性层堆叠结构上方的部分屏蔽层以暴露所述磁性层堆叠结构的顶部;
在所述磁性层堆叠结构的顶部形成第四介质层;
在所述第四介质层中形成第二开口,以暴露出所述磁性层堆叠结构的顶部;
于所述第二开口中形成所述第二电极。
11.一种半导体结构,其特征在于,包括:
衬底;
第一电极,位于所述衬底内;
存储结构,位于所述第一电极上;
屏蔽层,覆盖所述存储结构的顶部和侧壁,且所述屏蔽层的底部低于所述存储结构的底部;以及
第二电极,贯穿所述存储结构顶部的所述屏蔽层且与所述存储结构电连接;
其中,所述屏蔽层包括第一屏蔽层和第二屏蔽层;所述第一屏蔽层位于所述存储结构的底部,所述第一电极贯穿所述第一屏蔽层;所述第二屏蔽层位于所述存储结构的顶部和侧壁,所述第二电极贯穿所述第二屏蔽层。
12.如权利要求11所述的半导体结构,其特征在于,所述存储结构包括磁性层堆叠结构。
13.如权利要求12所述的半导体结构,其特征在于,所述磁性层堆叠结构包括固定层、间隔层和自由层。
14.如权利要求13所述的半导体结构,其特征在于,所述固定层和所述自由层的材质包含Co、Fe、B、Ta或Ru;所述间隔层的材质包含Mg或O。
15.如权利要求12所述的半导体结构,其特征在于,所述磁性层堆叠结构的顶部呈弧形。
16.如权利要求12所述的半导体结构,其特征在于,还包括:
隔离层,包覆在所述磁性层堆叠结构上;
所述隔离层包括第一介质层和第二介质层;
所述第一介质层位于所述屏蔽层和所述第一电极之间;
所述第二介质层位于所述屏蔽层和所述磁性层堆叠结构之间。
17.如权利要求16所述的半导体结构,其特征在于,所述磁性层堆叠结构的横向尺寸大于所述第一电极的横向尺寸。
18.如权利要求17所述的半导体结构,其特征在于,
所述第一屏蔽层位于所述第一介质层和所述衬底之间,其中所述第一屏蔽层的一个端部位于所述磁性层堆叠结构在所述衬底的投影区域之中;
所述第二屏蔽层位于所述第一介质层的侧壁外表面和所述第二介质层的外表面。
19.如权利要求18所述的半导体结构,其特征在于,所述第一屏蔽层和所述第二屏蔽层的材料包括导电性材料和/或导磁性材料;所述第一屏蔽层和所述第二屏蔽层的材质不同。
20.如权利要求16所述的半导体结构,其特征在于,所述第二电极的底部与所述磁性层堆叠结构的顶表面、所述屏蔽层的顶表面以及所述隔离层的顶表面在同一水平面上。
CN202010300660.7A 2020-04-16 2020-04-16 一种半导体结构及其制作方法 Active CN113540342B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202010300660.7A CN113540342B (zh) 2020-04-16 2020-04-16 一种半导体结构及其制作方法
PCT/CN2021/079674 WO2021208637A1 (zh) 2020-04-16 2021-03-09 半导体结构及其制作方法
US17/593,874 US20230217837A1 (en) 2020-04-16 2021-03-09 Semiconductor structure and manufacturing method thereof
EP21788560.7A EP3992969A4 (en) 2020-04-16 2021-03-09 SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURE THEREOF

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010300660.7A CN113540342B (zh) 2020-04-16 2020-04-16 一种半导体结构及其制作方法

Publications (2)

Publication Number Publication Date
CN113540342A CN113540342A (zh) 2021-10-22
CN113540342B true CN113540342B (zh) 2023-07-14

Family

ID=78084127

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010300660.7A Active CN113540342B (zh) 2020-04-16 2020-04-16 一种半导体结构及其制作方法

Country Status (4)

Country Link
US (1) US20230217837A1 (zh)
EP (1) EP3992969A4 (zh)
CN (1) CN113540342B (zh)
WO (1) WO2021208637A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1427414A (zh) * 2001-12-18 2003-07-02 株式会社东芝 具有磁屏蔽层的磁存储器件及其制造方法
CN1652339A (zh) * 2004-02-04 2005-08-10 日本电气株式会社 非易失性半导体存储器及其制造方法
US9230576B1 (en) * 2014-09-08 2016-01-05 HGST Netherlands B.V. Scissor reader with side shield decoupled from bias material

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061987A1 (en) * 2002-09-27 2004-04-01 International Business Machines Corporation Self-stabilized giant magnetoresistive spin valve read sensor
JP5702177B2 (ja) * 2011-02-04 2015-04-15 ルネサスエレクトロニクス株式会社 半導体装置
US8557610B2 (en) * 2011-02-14 2013-10-15 Qualcomm Incorporated Methods of integrated shielding into MTJ device for MRAM
US8541767B2 (en) * 2011-04-25 2013-09-24 National University Of Singapore Memory component having an electrical contact free of a metal layer
US9564403B2 (en) * 2013-09-27 2017-02-07 Infineon Technologies Ag Magnetic shielding of perpendicular STT-MRAM
US9875971B2 (en) * 2015-03-26 2018-01-23 Globalfoundries Singapore Pte. Ltd. Magnetic shielding of MRAM package
US10096768B2 (en) * 2015-05-26 2018-10-09 Globalfoundries Singapore Pte. Ltd. Magnetic shielding for MTJ device or bit
KR102355296B1 (ko) * 2017-08-08 2022-01-25 삼성전자주식회사 반도체 메모리 장치 및 이의 제조를 위한 반도체 메모리 제조 장치
US10439129B2 (en) * 2018-01-18 2019-10-08 Globalfoundries Inc. Shielded MRAM cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1427414A (zh) * 2001-12-18 2003-07-02 株式会社东芝 具有磁屏蔽层的磁存储器件及其制造方法
CN1652339A (zh) * 2004-02-04 2005-08-10 日本电气株式会社 非易失性半导体存储器及其制造方法
US9230576B1 (en) * 2014-09-08 2016-01-05 HGST Netherlands B.V. Scissor reader with side shield decoupled from bias material

Also Published As

Publication number Publication date
EP3992969A4 (en) 2023-08-16
US20230217837A1 (en) 2023-07-06
CN113540342A (zh) 2021-10-22
EP3992969A1 (en) 2022-05-04
WO2021208637A1 (zh) 2021-10-21

Similar Documents

Publication Publication Date Title
US11462584B2 (en) Insulation layer arrangement for magnetic tunnel junction device
US9048413B2 (en) Semiconductor magnetoresistive random-access memory (MRAM) device and manufacturing method thereof
KR101200008B1 (ko) 2개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법
CN110970550B (zh) 磁阻元件及其制作方法
US10002905B2 (en) Data storage devices
KR102604071B1 (ko) 자기 기억 소자 및 이의 제조 방법
US20060121630A1 (en) Methods of forming semiconductor constructions
KR20190032957A (ko) 자기 저항 메모리 소자의 제조 방법
US20210336129A1 (en) Confined cell structures and methods of forming confined cell structures
CN102412257B (zh) 半导体存储器元件及其制法
CN112216790A (zh) 半导体结构及其制作方法
KR102654937B1 (ko) 자기 저항 메모리 장치 및 그 제조 방법
US11004900B2 (en) Magnetoresistive random access memory device and method of manufacturing the same
US11770937B2 (en) Magnetic memory devices
CN113540342B (zh) 一种半导体结构及其制作方法
US10580965B2 (en) Magnetic memory device
CN110931632A (zh) 磁阻随机存取存储器件及其制造方法
KR102650778B1 (ko) Mram 디바이스들을 위한 구조물 및 방법
KR102481302B1 (ko) 자기 메모리 장치의 제조 방법
CN111435672A (zh) 磁阻式随机存取存储器结构及其制作方法
CN112670313A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant