KR101200008B1 - ２개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법 - Google Patents

２개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법 Download PDF

Info

Publication number
KR101200008B1
KR101200008B1 KR1020107025861A KR20107025861A KR101200008B1 KR 101200008 B1 KR101200008 B1 KR 101200008B1 KR 1020107025861 A KR1020107025861 A KR 1020107025861A KR 20107025861 A KR20107025861 A KR 20107025861A KR 101200008 B1 KR101200008 B1 KR 101200008B1
Authority
KR
South Korea
Prior art keywords
electrode
mtj
tunnel junction
mram
magnetic tunnel
Prior art date
Application number
KR1020107025861A
Other languages
English (en)
Other versions
KR20110002864A (ko
Inventor
승 에이치. 강
시아 리
시쿤 구
매튜 엠. 노와크
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20110002864A publication Critical patent/KR20110002864A/ko
Application granted granted Critical
Publication of KR101200008B1 publication Critical patent/KR101200008B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

2개의 마스크들을 사용하여 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ)을 형성하기 위한 방법은 노출된 제 1 상호연결 금속배선을 포함하는 레벨간 유전체층위에 제 1 전극, 고정 자화층, 터널링 배리어층, 자유 자화층 및 제 2 전극을 증착하는 단계를 포함한다. 터널 배리어 층, 자유 층 및 제 2 전극을 포함하는 MTJ 구조물은 제 1 마스크에 의하여 제 1 상호연결 금속배선위에 정의된다. 제 1 패시베이션층은 MTJ 구조물을 캡슐화하여 노출된 제 2 전극을 남긴다. 제 3 전극은 제 2 전극과 접촉하도록 증착된다. 제 2 마스크는 제 3 전극, 제 1 패시베이션 층, 고정 자화층 및 제 1 전극을 포함하는 큰 구조물을 패터닝하기 위하여 사용된다. 제 2 유전체 패시베시션 층은 에칭된 다수의 층들, 제 1 레벨간 유전체층 및 제 1 상호연결 금속배선을 커버한다.

Description

２개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법{MANUFACTURING METHOD OF A MAGNETIC TUNNEL JUNCTION ELEMENT USING TWO MASKS}
본 출원은 Seung H. Kang 등에 의하여 2008년 4월 18일에 "TWO MASK MTJ INTEGRATION FOR STT MRAM"이라는 명칭으로 출원된 미국 가출원번호 제61/046,167호의 우선권을 주장한다.
본 발명은 자기 랜덤 액세스 메모리, 특히 스핀 토크 전달 자기 랜덤 액세스 메모리 및 표준 집적회로 제조 프로세스들을 사용하여 집적하기 위한 방법들에 관한 것이다.
종래의 랜덤 액세스 메모리(RAM) 칩 기술들과 다르게, 자기 RAM(MRAM)에서는 데이터가 전하(electric charge)로서 저장되지 않고, 대신에 저장 엘리먼트 , 즉 자기 터널 접합(magnetic tunnel junction), 즉 MTJ의 자기 분극(magnetic polarization)에 의하여 저장된다. 엘리먼트들은 2개의 강자성 플레이트(plate)들로 형성되며, 이러한 강자성 플레이트들의 각각은 박막 절연층에 의하여 분리되어 자기장을 유지할 수 있다. 2개의 플레이트들 중 하나는 특정 극성(polarity)으로 세팅된 영구 자석이며, 다른 "기록가능" 플레이트의 자화 극성은 충분히 강한 외부 장(external field)의 자화 극성과 매칭되도록 변경될 것이다. 메모리 장치는 이러한 "셀(cell)들"의 그리드(grid)로 구성된다.
판독은 셀의 전기 저항을 측정함으로써 달성된다. 특정 셀은 통상적으로 공급 라인(supply line)으로부터 셀을 통해 접지(ground)로 전류를 스위칭하는 연관된 트랜지스터를 파워링(powering)함으로써 선택된다. 터널링 자기저항 현상으로 인하여, 셀의 전기 저항은 2개의 플레이트들에서 장들의 방향 때문에 변화한다. 결과적인 전류를 측정함으로써, 임의의 특정 셀내의 저항이 결정되고 이로부터 기록가능 플레이트의 극성이 결정될 수 있다. 통상적으로, 만일 2개의 플레이트들이 동일한 극성을 가지면 이는 상태 "0"으로 고려되는 반면에, 만일 2개의 플레이트들이 반대 극성을 가지면 저항은 높을 것이며 상태 "1"로 고려된다.
메모리 시스템 비용의 하나의 중요한 결정요소는 컴포넌트들의 밀도이다. "셀"당 보다 작은 컴포넌트들 및 보다 적은 컴포넌트들은 단일 칩에 패킹(pack)될 수 있다는 것을 의미하며, 이는 차례로 한번에 더 많은 칩들이 단일 실리콘 칩으로부터 생성될 수 있고 보다 낮은 비용으로 그리고 개선된 수율로 제조될 수 있다는 것을 의미한다.
더욱이, 제조 프로세스 흐름은 비용에 영향을 미치는데, 왜냐하면 마스크 프로세스들이 많을수록 전체 제조 비용이 증가하기 때문이다. 종래의 MRAM의 제조가 자기 터널 접합(MTJ) 구조의 제조에만 전용되는 다수의 마스크 프로세스들을 필요로 하는 경우, 비용은 추가로 증가된다. 집적회로 장치에서 피처(feature)들의 집적을 구현하는 경우 처리 비용이 심각한 고려사항이기 때문에, 마스크들 및 연관된 프로세스들을 제거하는, 설계 및 프로세스 흐름의 임의의 개선은 유리하다. 하나의 마스크 프로세스의 차이는 상당한 비용을 절약할 수 있다. 따라서, 반도체 제조 프로세스 흐름에서 MRAM 제조를 집적하기 위한 개선된 방법들에 대한 필요성이 존재한다. 또한, 임계 크기(critical dimension) 피처들의 정렬을 완화시키는 임의의 설계가 바람직할 것이다.
본 발명은 2개의 포토 마스크 프로세스들을 사용하여 표준 후방배선공정(BEOL: Back-end-of-line) 집적회로 제조에 자기 랜덤 액세스 메모리(MRAM) 제조 프로세스들을 집적하기 위한 방법에 관한 것이다.
일 양상에서, 2개의 마스크들을 사용하여 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 장치를 형성하기 위한 방법은 제 1 상호연결 금속배선을 가진 기판상에 제 1 상호연결 금속배선과 통신하는 제 1 전극, MTJ 층들 및 제 2 전극을 증착하는 단계를 포함한다. 또한, 본 방법은 제 1 마스크를 사용하여 제 2 전극 및 MTJ 층들 중 적어도 일부를 정의(define)하는 단계; 및 제 2 전극상에 제 3 전극을 증착하는 단계를 포함한다. 또한, 본 방법은 제 1 마스크보다 큰 제 2 마스크를 사용하여 제 1 전극 및 제 3 전극을 정의하는 단계를 포함한다.
다른 양상에서, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물은 제 1 상호연결 금속배선을 포함하는 기판을 가진다. 또한, 자기 터널 접합(MTJ) 구조물은 제 1 상호연결 금속배선에 결합된 제 1 전극; 및 다수의 MTJ 층들을 포함한다. MTJ 층들 중 적어도 하나는 제 1 전극에 결합된다. 또한, 자기 터널 접합(MTJ) 구조물은 MTJ 층들 중 적어도 하나의 다른 층에 결합되며, 제 1 마스크에 기초하여 MTJ 층들 중 적어도 일부와 동일한 측면 크기를 가진 제 2 전극을 추가로 포함한다. 또한, 자기 터널 접합(MTJ) 구조물은 제 2 전극에 결합되며, 제 2 마스크에 기초하여 상기 제 1 전극과 동일한 측면 크기를 가진 제 3 전극을 포함한다. 또한, 자기 터널 접합(MTJ) 구조물은 제 3 전극에 결합된 제 2 상호연결 금속배선을 포함한다.
또 다른 양상에서, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물은 적어도 하나의 제어 장치와 통신하기 위한 제 1 상호연결 수단; 제 1 상호연결 수단에 결합하기 위한 제 1 전극 수단; 및 데이터를 저장하기 위한 MTJ 수단을 포함한다. MTJ 수단은 제 1 전극 수단에 결합된다. 또한, 자기 터널 접합(MTJ) 구조물은 MTJ 수단에 결합하기 위한 제 2 전극 수단 및 제 2 전극 수단에 결합하기 위한 제 3 전극 수단을 포함한다. 제 2 전극 수단은 제 1 마스크에 기초하여 MTJ 수단과 동일한 측면 크기를 가진다. 제 3 전극 수단은 제 2 마스크에 기초하여 제 1 전극 수단과 동일한 측면 크기를 가진다. 자기 터널 접합(MTJ) 구조물은 또한 제 3 전극 수단 및 적어도 하나의 다른 제어 장치에 결합하기 위한 제 2 상호연결 수단을 가진다.
전술한 설명은 하기의 본 발명의 상세한 설명이 보다 용이하게 이해될 수 있도록 본 발명의 실시예들의 특징들 및 기술적 장점들을 대략적으로 기술하였다. 본 발명의 청구항들의 요지를 형성하는 추가 특징들 및 장점들은 이하에서 기술될 것이다. 개시된 개념 및 특정 실시예가 본 발명의 동일한 목적들을 수행하기 위한 다른 구조들을 수정하거나 또는 설계하기 위한 기본으로서 용이하게 이용될 수 있다는 것을 당업자는 인식해야 한다. 이러한 균등 구성들이 첨부된 청구항들에 기술된 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것을 당업자는 또한 인식해야 한다. 추가 목적들 및 장점들과 함께 본 발명의 구성 및 동작 방법 뿐만아니라 본 발명의 특징인 것으로 믿어지는 신규한 특징들은 첨부 도면들을 참조로하여 이하의 상세한 설명을 고찰하는 경우 더 용이하게 이해될 것이다. 그러나, 도면들의 각각이 단지 설명을 위하여 예시적으로 제공되며 본 발명을 제한하지 않는다는 것이 명확하게 이해될 것이다.
본 발명의 더 완전한 이해를 위하여, 첨부 도면들과 관련하여 취해진 상세한 설명을 지금 참조할 것이다.
도 1은 본 발명의 실시예들이 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른, 반도체 후방배선공정(BEOL: Back-end-of-line) 프로세스 흐름에서 MRAM의 회로, 레이아웃, 논리 설계 및 집적을 위하여 사용되는 설계 워크스테이션을 예시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른, 반도체 후방배선공정(BEOL) 프로세스 흐름에서 삽입될 수 있는 MTJ 구조를 형성하기 위한 예시적인 개략적 프로세스 흐름이다.
도 4는 도 3의 실시예에 따라 제조되는 예시적인 비대칭적 MTJ 구조의 단면도이다.
도 5는 도 3의 실시예에 따라 제조되는 예시적인 대칭적 MTJ 구조의 단면도이다.
자기 터널 접합(MTJ) 장치 및 이를 형성하기 위한 방법이 개시된다. 일 실시예에서, 스핀-토크-전달(STT) MTJ가 개시된다.
도 1은 본 발명의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(100)을 도시한다. 예시적으로, 도 1은 3개의 원격 유닛들(120, 130, 150) 및 2개의 기지국들(140)을 도시한다. 종래의 무선 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(120, 130, 150)은 이하에서 추가로 논의되는 본 발명의 실시예인 STT MRAM 장치들(125A, 125B, 125C)을 포함한다. 도 1은 기지국들(140)로부터 원격 유닛들(120, 130, 150)로의 순방향 링크 신호들(180) 및 원격 유닛들(120, 130, 150)로부터 기지국들(140)로의 역방향 링크 신호들(190)을 도시한다.
도 1에서, 원격 유닛(120)은 이동 전화로서 도시되며, 원격 유닛(130)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(150)은 무선 가입자망 시스템에서 고정 위치 원격 유닛으로서 도시된다. 예컨대, 원격 유닛들은 이동 전화들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인 휴대 단말들과 같은 휴대용 데이터 유닛들, (GPS 인에이블 장치(GPS enabled device)들과 같은) 네비게이션 장치들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 검색하는 임의의 다른 장치들, 또는 이들의 임의의 조합일 수 있다. 비록 도 1이 본 발명의 개시들에 따른 원격 유닛들을 기술할지라도, 본 발명은 이들 예시적으로 기술된 유닛들에 제한되지 않는다. 개시된 장치는 MRAM 장치들을 포함하는 임의의 장치에서 적절하게 사용될 수 있다.
도 2는 개시된 반도체 집적 회로의 회로, 레이아웃, 및 논리 설계를 위하여 사용되는 설계 워크스테이션을 예시한 블록도이다. 설계 워크스테이션(200)은 운영체제 소프트웨어, 지원 파일들, 및 CADENCE 또는 ORCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(201)를 포함한다. 설계 워크스테이션(200)은 또한 회로 설계(210)의 설계를 용이하기 하기 위하여 디스플레이(202)를 포함한다. 회로 설계(210)는 앞서 개시된 메모리 회로일 수 있다. 저장 매체(204)는 회로 설계(210)를 감지할 수 있게(tangibly) 저장하기 위하여 제공된다. 회로 설계(210)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(204)상에 저장될 수 있다. 저장 매체(204)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리 또는 다른 적절한 장치일 수 있다. 게다가, 설계 워크스테이션(200)은 저장 매체(204)로부터의 입력을 수신(accept)하고 저장 매체(204)에 출력을 기록하기 위한 구동 장치(203)를 포함한다.
저장 매체(204)상에 기록된 데이터는 논리 회로 구성들, 포토리소그라피 마스크들을 위한 패턴 데이터, 또는 전자 빔 리소그라피와 같은 직렬 기록 도구(serial write tool)들을 위한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 논리 시뮬레이션들과 연관된 통신망 회로들 또는 타이밍 다이어그램들과 같은 논리 검사 데이터를 추가로 포함할 수 있다. 저장 매체(204)에 데이터를 제공하면 반도체 IC들을 설계하기 위한 프로세서들의 수가 감소하여 회로 설계(210)의 설계가 용이해 진다.
이러한 개시에서, MRAM 장치 및 MRAM 장치를 만들기 위한 방법은 MTJ를 형성하기 위하여 2개의 마스크들만큼 적은 마스크를 활용한다. 이러한 방법은 실질적으로 STT MRAM을 만들때 적용된다. 이는 잠재적으로 집적 회로 제품에 메모리를 삽입하는 비용을 크게 감소시킬 수 있다.
도 3은 반도체 BEOL 프로세스에서 삽입될 수 있는 MTJ MRAM 구조를 형성하기 위하여 사용되는 처리의 일 실시예에 대한 개략적 프로세스 흐름이다.
레벨간 유전체 ILD(36)는 후방배선공정(BEOL) 프로세스 흐름에서 사전에 제조된 주변 장치들(도시안됨)로부터 MTJ 층들을 분리시킨다. ILD(36)에 형성되는 상호연결 금속배선(37)은 제어 장치들(예컨대, MTJ와 연관된 액세스 트랜지스터)에 연결부를 제공한다.
1: 상호연결 금속배선(37) 및 제 1 ILD(36)을 포함하는 표면으로부터 시작하여, 도전형 제 1 전극(30), 기준 고정 자기 층 스택(32)(고정 반강자성 층 및 합성 반강자성 층을 포함하며, 이들 둘다 도 3에 도시안됨), 터널 배리어 층(12), 자유층(free layer)(11), 및 제 2 전극(6)을 포함하는 연속 층들이 상기 표면에 증착된다. 일 실시예에서, 상호연결 금속배선(37)은 MTJ를 소스 라인에 연결한다.
ILD(36) 및 제 1 접촉층(30)간의 종래의 유전체 배리어는 존재하지 않는다. 종래의 유전체 배리어의 손실을 보상하기 위하여, 제 1 전극(30)은 예컨대 탄탈륨(Ta)와 같은 내화금속일 수 있다. 상호연결 금속배선(37)은 구리일 수 있으며, 탄탈륨은 주변 재료들로 구리의 확산을 차단하기 위한 우수한 배리어 재료이다. 다시 말해서, 탄탈륨은 상호연결 금속배선(37)내로 구리와 같은 금속들의 확산을 차단하며, 따라서 종래의 유전체 배리어에 대한 필요성을 감소시키거나 또는 제거한다. 부가적으로, ILD(36) 및 상호연결 금속배선(37)상에 탄탈륨 층을 증착하는 것은 상보형 금속 산화물 반도체(CMOS) 제조에 공통적인 프로세스 친화적 집적 방식(process friendly integration scheme)이다.
2: 제 1 마스크 프로세스는 터널 배리어 층(12), 자유 층(11) 및 제 2 전극(6)을 포함하나 기준 고정 자기 층 스택(32)을 포함하지 않는 다양한 상부층들 및 전극들을 에칭 및 패터닝하기 위하여 사용된다. 대안적인 실시예(이하에서 논의됨)에서, 제 1 마스크를 사용하여 기준 고정 자기 층 스택(32)의 일부분을 제거하고 기준 고정 자기 층 스택(32)을 패터닝하는 것이 또한 수행될 수 있다. 계속하면, 코어 MTJ "스택" 구조가 정의(define)되며, 터널 배리어 층(12), 자유 층(11) 및 도전형 제 2 전극(6)을 포함한다.
3: 유전체 패시베이션 배리어(40)는 MTJ 스택을 포함한 전체 표면위에 증착된다. 유전체 패시베이션 배리어(40)는 도전형 제 2 전극(6)을 노출시키기 위하여 예컨대 화학 기계적 폴리싱(CMP)을 사용하여 평탄화(도시안됨)될 수 있다.
4: 제 3 전극(15)은 평탄화된 구조위에 증착된다. 전극 금속배선(30, 6)과 같이, 전극 금속배선(15)은 탄탈륨(Ta)과 같은 내화 금속들을 포함하는 다양한 금속들로부터 선택될 수 있다.
5: 제 2 마스크 프로세스는 ILD(36) 및 상호연결 금속배선(37)에 의하여 정의된 표면까지 제 3 전극(15), 유전체 패시베이션 배리어(40)(제 2 전극(6), 자유 층(11) 및 터널 배리어 층(12)을 둘러싸는), 기준 고정 자기 층 스택(32) 및 제 1 전극(30)을 포함하는 컴포넌트들의 평면 크기들을 에칭하여 정의하기 위하여 사용된다. 제 2 마스크가 일반적으로 제 1 마스크 및 상호연결 금속배선(37)에 의하여 정의된 부분들위에 배치되는 경우에, 제 2 마스크의 정렬이 임계 크기 등록(critical dimension registration)에 영향을 받지 않고 제 2 마스크에 의하여 정의된 부분들의 배치시에 고려해야할 위도(latitude)가 존재한다는 것에 유의할 수 있다.
6: 패시베이션 배리어 층(8)은 정의된 MTJ 스택을 포함하는 전체 표면위에 증착된다. 예컨대 탄화 실리콘 및 질화 실리콘일 수 있는 패시베이션 배리어 층(8)은 습기 또는 다른 종(species)의 침투를 막기 위한 매우 조밀한 막이다. 따라서, 패시베이션 배리어 층(8)은 MTJ 스택을 캡슐화하고 불활성화하여 보호한다. 게다가, 패시베이션 배리어 층(8)은 또한 ILD(36)을 보호하고 후속 BEOL 프로세스들에서의 논리 회로의 제조와 같은 CMOS 프로세서들에서 에칭 정지부(etch stop)로서 사용될 수 있는 유전체 배리어이다. 종래의 유전체 배리어가 프로세스에서 나중에 패시베이션 배리어 층(8)으로서 여기에서 다시 나타난다는 것에 유의해야 한다. 패시베이션 배리어 층(8)은 이하에서 기술되는 바와같이 추가 기능을 가진다.
유전체 배리어들의 다양한 층들은 예컨대 금속 산화물들, 금속 탄화물들 또는 금속 질화물들로 형성될 수 있다. 예컨대, 배리어 재료들은 SiOx, SiC 및 SiN일 수 있다. 예컨대 다양한 에천트들에 의해 영향을 받기 쉽거나 또는 다양한 에천트들에 대하여 저항력이 있는 요건들에 기초하여 선택이 이루어질 수 있다.
7: 제 2 ILD(44)는 결과적인 구조를 충분히 매립(bury)하도록 증착된후, 패시베이션 배리어 층(8)을 노출시키도록 평탄화될 수 있다. 지금 BEOL 프로세스의 부분이고 MTJ 집적 프로세스에 대하여 특정하지 않은 표준 금속배선 마스크는 제 3 전극(15)을 노출시키기 위하여 유전체 패시베이션 배리어 층(8)의 트렌치(42)를 정의하기 위하여 사용된다. 비트 라인 상호연결부와 같은 다른 상호연결 금속배선(35)은 제 3 전극(15)과 통신하기 위하여 홀(42)에 증착될 수 있다. 금속 상호연결부(35)는 구리이거나 또는 BEOL 프로세스 흐름에서 공통인 다른 도전 금속일 수 있다.
ILD(44)는 BEOL 프로세스 흐름의 후속 부분에서 제조될 수 있는 주변 장치들(도시안됨)로부터 MTJ 층들을 분리한다. 상호연결 금속배선(35)은 BEOL 프로세스 흐름의 후속 부분에서 제조되는 장치들에 연결부를 제공한다.
부가적으로, MTJ 스택은 상호연결 금속배선(37 또는 35)과 임계적으로(critically) 정렬되지 않아도 된다. 즉, MTJ는 MTJ 스택 엘리먼트들(12, 11, 6)이 패터닝된 제 1 전극(30) 및 제 3 전극(15)사이에 배치되는 동안 등록 임계 크기를 필요로하지 않고 배치될 수 있다. MTJ가 상호연결 금속배선(37)위의 중심에 배치된 것으로 도시되는 도 4는 단지 예시적이다. 예컨대, 도 5에 도시된 바와같이, MTJ 스택은 중심에서 벗어나 배치될 수 있다.
상호연결 금속배선(37)과 같은 금속들과 ILD(36)와 같은 절연체들간의 폴리싱 속도들이 상이하고 "디싱(dishing)"과 같은 폴리싱 아티팩트(polishing artifact)들 발생하는 경우에, 제 1 전극(30) 및/또는 기준 고정 자기 층 스택(32)은 터널 배리어 층(12) 및 자유 층(11)이 1nm 정도일 수 있기 때문에 층의 두께 및 품질을 제어하기 위하여 터널 배리어 층(12) 및 자유 층(11)을 형성하기에 충분히 평탄한 표면을 제공하기 위하여 필요한 경우에 후속하여 평탄화될 수 있다.
도 3에 도시된 MTJ 구조는 비대칭 MTJ로서 지칭될 수 있다. 도 3의 프로세스 흐름에서, 제 1 마스크는 도전형 제 2 전극(6), 자유 층(11) 및 터널 배리어 층(12)을 포함하나 기준 고정 자기 층 스택(32) 또는 제 1 전극(3)을 포함하지 않는 스택을 형성하기 위하여 사용된다. 기준 고정 자기 층 스택(32) 및 제 1 전극(30)은 제 2 마스크를 사용하여 형성된다.
그러나, 도 4에 도시된 바와같이, 동일한 마스크가 "대칭적"로 기술된 대안적인 MTJ 구조를 형성하기 위하여 사용될 수 있다. 따라서, 제 1 마스크를 사용하면, 기준 고정 자기 층 스택(32)을 포함하나 제 1 전극(30)을 포함하지 않도록 에칭 프로세스를 연장시킴으로써 "대칭" 구조가 달성될 수 있다. 제 1 전극(30)은 이전 처럼, 즉 "비대칭" 구성에서 제 2 마스크를 사용하여 패터닝된다. 프로세스 흐름의 이러한 예시적인 변형에서, 제 1 전극(30) 및 제 3 전극(15)은 단지 제 1 전극(30) 및 제 3 전극(15)사이에 중간 자기 터널 접합 엘리먼트들(32, 12, 11) 및 제 2 전극(6)을 대칭적으로 삽입하기 위하여 동일하게 패터닝된다. 기준 고정 자기 층 스택(32)은 터널 배리어 층(12), 자유 층(11) 및 도전형 전극(6)과 동일한 크기들(두께를 제외하고)을 가진다.
제 1 장점은 하나의 임계 크기 마스크의 제거이다. 제 2 장점은 MTJ 스택의 임계층들(즉, 도전형 제 2 전극(6), 자유 층(11), 고정 층(12) 및 선택적으로 기준 고정 자기 층 스택(32))이 단일 마스크 단계로 형성됨으로써 자체-정렬된다는 점이다. 제 3 장점은 MTJ 스택이 금속배선 상호연결부(37) 바로 위에 배치될 수 있다는 점이다. 이는 더 타이트(tight)한 장치 피치 밀도를 가능하게 한다. 제 4 장점은 종래의 MTJ 형성과 비교하여 프로세스들의 수가 적어 프로세스 비용이 낮으며 또한 집적회로 BEOL 처리와 호환가능하다는 점이다. 다시 말해서, 프로세스들은 집적 친화적(integration friendly)"이다.
추가 장점은 운영체제 소프트웨어, 지원 파일들 및 CADENCE 또는 ORCAD와 같은 설계 소프트웨어에 따라 설계 동작들을 실행함으로써 컴퓨터 워크스테이션상에서 동작할 수 있는 BEOL 반도체 집적회로 설계 시스템에 STT MRAM 제조 프로세스들을 집적하기 위한 설계 구조의 형성이다.
여기에서 기술된 MRAM은 마이크로프로세서들과 같은 논리 회로와 함께 동작할 수 있다. MRAM은 마이크로프로세서들을 사용하는 장치들에 집적될 수 있다. 예컨대, MRAM은 통신 장치의 부분일 수 있다. 물론, MRAM은 본 발명의 범위 및 사상으로부터 벗어나지 않고 다른 타입들의 회로를 포함할 수 있다.
비록 본 발명 및 이의 장점들이 상세히 기술되었을지라도, 첨부된 청구항들에 의하여 한정된 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 변형들, 대체들 및 변경들이 여기에서 이루어질 수 있다는 것이 이해되어야 한다. 더욱이, 본 발명의 범위는 본 명세서에서 기술된 프로세스, 머신, 제조, 물질, 수단, 방법들 및 단계들의 특정 실시예들에 제한되는 것으로 의도되지 않는다. 당업자가 본 발명으로부터 용이하게 인식하는 바와같이, 여기에 기술된 대응 실시예들과 동일한 기능을 수행하거나 또는 동일한 결과를 실질적으로 달성하는, 현재 존재하거나 또는 미래에 개발될 프로세스들, 머신들, 제조, 물질들, 수단, 방법들 또는 단계들은 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 물질, 수단, 방법들 또는 단계들을 자신들의 범위내에 포함하는 것으로 의도된다.

Claims (21)

  1. 2개의 마스크들을 사용하여 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 장치를 형성하기 위한 방법으로서,
    제 1 상호연결 금속배선(interconnect metallization)을 포함하는 기판상에 상기 제 1 상호연결 금속배선과 통신하는 제 1 전극, MTJ 층들 및 제 2 전극을 증착(deposit)하는 단계;
    제 1 마스크를 사용하여 적어도 상기 제 2 전극 및 상기 MTJ 층들 중 적어도 하나를 정의(define)하는 단계;
    상기 제 2 전극상에 제 3 전극을 증착하는 단계; 및
    상기 제 1 마스크보다 큰 제 2 마스크를 사용하여 상기 제 1 전극 및 상기 제 3 전극을 정의하는 단계를 포함하는,
    자기 터널 접합(MTJ) 장치를 형성하기 위한 방법.
  2. 제 1항에 있어서, 상기 MTJ 층들 중 적어도 하나를 정의하는 단계는 상기 제 1 마스크를 사용하여 터널 배리어 층(tunnel barrier layer) 및 자유 층(free layer)을 정의하는 단계를 포함하며;
    상기 제 1 전극 및 상기 제 3 전극을 정의하는 단계는 상기 제 2 마스크를 사용하여 기준 고정 자기 층 스택(reference fixed magnetic layer stack)을 정의하는 단계를 더 포함하는, 자기 터널 접합(MTJ) 장치를 형성하기 위한 방법.
  3. 제 1항에 있어서, 상기 MTJ 층들 중 적어도 하나를 정의하는 단계는 상기 제 1 마스크를 사용하여 터널 배리어 층, 자유 층 및 기준 고정 자기 층 스택을 정의하는 단계를 포함하는, 자기 터널 접합(MTJ) 장치를 형성하기 위한 방법.
  4. 제 1항에 있어서, 상기 제 3 전극을 증착하기 전에 정의된 MTJ 층들 및 정의된 제 2 전극 위에 제 1 유전체 패시베이션(passivation) 배리어를 증착하는 단계; 및
    상기 제 3 전극을 증착하기 전에 상기 정의된 MTJ 스택의 제 2 전극을 노출시키기 위하여 상기 제 1 유전체 패시베이션 배리어를 평탄화하는 단계를 더 포함하는, 자기 터널 접합(MTJ) 장치를 형성하기 위한 방법.
  5. 제 4항에 있어서, 상기 제 1 유전체 패시베이션 배리어를 증착하는 단계 후에, 정의된 콘택트들 및 상기 기판상에 제 2 유전체 패시베이션 배리어를 증착하는 단계;
    상기 제 2 유전체 패시베이션 배리어상에 레벨간(interlevel) 유전체 층을 증착하는 단계; 및
    적어도 상기 제 2 유전체 패시베이션 배리어에 제 2 상호연결 금속배선을 형성하는 단계를 더 포함하며, 상기 제 2 상호연결 금속배선은 상기 제 3 전극과 통신하고, 상기 정의된 콘택트들은 상기 제2 및 상기 제3 전극들을 갖는 레이어들인, 자기 터널 접합(MTJ) 장치를 형성하기 위한 방법.
  6. 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물로서,
    제 1 상호연결 금속배선을 포함하는 기판;
    상기 제 1 상호연결 금속배선에 결합된(coupled) 제 1 전극;
    다수의 MTJ 층들 ? 상기 MTJ 층들 중 적어도 하나는 상기 제 1 전극에 결합됨 ?;
    상기 MTJ 층들 중 적어도 하나의 다른 층에 결합되며, 제 1 마스크를 수행함으로써 상기 MTJ 층들 중 적어도 일부와 동일한 측면 크기를 가지는 제 2 전극;
    상기 제 2 전극에 결합되며, 제 2 마스크를 수행함으로써 상기 제 1 전극과 동일한 측면 크기를 가지는 제 3 전극; 및
    상기 제 3 전극에 결합된 제 2 상호연결 금속배선을 포함하는,
    자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  7. 제 6항에 있어서, 상기 MTJ 층들 및 제 2 전극상의 제 1 유전체 패시베이션 배리어를 더 포함하는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  8. 제 7항에 있어서, 상기 적어도 일부 MTJ 층들은 고정 자화 층, 절연 터널 배리어 층, 및 강자성 자유 층을 포함하는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  9. 제 7항에 있어서, 상기 적어도 일부 MTJ 층들은 절연 터널 배리어 층 및 강자성 자유 층을 포함하는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  10. 제 7항에 있어서, 상기 제 1 전극은 탄탈륨(tantalum)인, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  11. 제 7항에 있어서, 상기 제 1 전극, 상기 제 3 전극 및 상기 기판위에 증착된 제 2 유전체 패시베이션 층을 더 포함하는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  12. 제 11항에 있어서, 상기 기판은 제 1 레벨간 유전체 층을 더 포함하는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  13. 제 8항에 있어서, 상기 고정 자화 층은 합성 반강자성 층 및 반강자성 층을 포함하는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  14. 제 7항에 있어서, 스핀-토크-전달(STT) MRAM에 집적되는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  15. 제 14항에 있어서, 상기 STT MRAM은 적어도 하나의 반도체 다이에 집적되는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  16. 제 14항에 있어서, 상기 STT MRAM은 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 장치, 통신 장치, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 마이크로프로세서 및 컴퓨터로 구성된 그룹으로부터 선택된 장치에 집적되는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  17. 2개의 마스크들을 사용하여 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 장치를 형성하기 위한 방법으로서,
    제 1 상호연결 금속배선을 포함하는 기판상에 상기 제 1 상호연결 금속배선과 통신하는 제 1 전극, MTJ 층들 및 제 2 전극을 증착하는 단계;
    제 1 마스크를 사용하여 상기 제 2 전극 및 상기 MTJ 층들 중 적어도 일부를 정의하는 단계;
    상기 제 2 전극상에 제 3 전극을 증착하는 단계; 및
    상기 제 1 마스크보다 큰 제 2 마스크를 사용하여 상기 제 1 전극 및 상기 제 3 전극을 정의하는 단계를 포함하는,
    자기 터널 접합(MTJ) 장치를 형성하기 위한 방법.
  18. 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물로서,
    적어도 하나의 제어 장치와 통신하기 위한 제 1 상호연결 수단;
    상기 제 1 상호연결 수단에 결합하기 위한 제 1 전극 수단;
    데이터를 저장하며, 상기 제 1 전극 수단에 결합하기 위한 MTJ 수단;
    제 1 마스크를 수행함으로써, 상기 MTJ 수단과 동일한 측면 크기를 가지는 상기 MTJ 수단에 결합하기 위한, 제 2 전극 수단;
    제 2 마스크를 수행함으로써, 상기 제 1 전극 수단과 동일한 측면 크기를 가지는 상기 제 2 전극 수단에 결합하기 위한, 제 3 전극 수단; 및
    상기 제 3 전극 수단 및 적어도 하나의 다른 제어 장치에 결합하기 위한 제 2 상호연결 수단을 포함하는,
    자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  19. 제 18항에 있어서, 스핀-토크-전달(STT) MRAM에 집적되는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  20. 제 19항에 있어서, 상기 STT MRAM은 적어도 하나의 반도체 다이에 집적되는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
  21. 제 19항에 있어서, 상기 STT MRAM 및 마이크로프로세서는 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 장치, 통신 장치, 개인휴대단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택된 장치에 집적되는, 자기 랜덤 액세스 메모리(MRAM)를 위한 자기 터널 접합(MTJ) 구조물.
KR1020107025861A 2008-04-18 2009-04-15 ２개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법 KR101200008B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US4616708P 2008-04-18 2008-04-18
US61/046,167 2008-04-18
US12/405,461 2009-03-17
US12/405,461 US8125040B2 (en) 2008-04-18 2009-03-17 Two mask MTJ integration for STT MRAM
PCT/US2009/040612 WO2009129283A1 (en) 2008-04-18 2009-04-15 Manufacturing method of a magnetic tunnel junction element using two masks

Publications (2)

Publication Number Publication Date
KR20110002864A KR20110002864A (ko) 2011-01-10
KR101200008B1 true KR101200008B1 (ko) 2012-11-12

Family

ID=40791514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107025861A KR101200008B1 (ko) 2008-04-18 2009-04-15 ２개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법

Country Status (7)

Country Link
US (1) US8125040B2 (ko)
EP (2) EP2800159A1 (ko)
JP (3) JP2011518440A (ko)
KR (1) KR101200008B1 (ko)
CN (1) CN102007614B (ko)
TW (1) TW201007730A (ko)
WO (1) WO2009129283A1 (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100157644A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Configurable memory interface to provide serial and parallel access to memories
WO2010151857A2 (en) * 2009-06-26 2010-12-29 Cornell University Method for forming iii-v semiconductor structures including aluminum-silicon nitride passivation
US8558331B2 (en) * 2009-12-08 2013-10-15 Qualcomm Incorporated Magnetic tunnel junction device
US8681536B2 (en) 2010-01-15 2014-03-25 Qualcomm Incorporated Magnetic tunnel junction (MTJ) on planarized electrode
JP2011238679A (ja) * 2010-05-07 2011-11-24 Fujitsu Semiconductor Ltd 磁気記憶装置の製造方法及び磁気記憶装置
US8722543B2 (en) 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8547736B2 (en) * 2010-08-03 2013-10-01 Qualcomm Incorporated Generating a non-reversible state at a bitcell having a first magnetic tunnel junction and a second magnetic tunnel junction
US8928100B2 (en) * 2011-06-24 2015-01-06 International Business Machines Corporation Spin transfer torque cell for magnetic random access memory
US8921959B2 (en) * 2011-07-26 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US9202562B2 (en) 2012-04-18 2015-12-01 Advanced Integrated Memory Inc. Method to reduce read error rate for semiconductor resistive memory
US9047964B2 (en) 2012-08-20 2015-06-02 Qualcomm Incorporated Multi-level memory cell using multiple magnetic tunnel junctions with varying MGO thickness
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
GB2526456B (en) 2013-03-15 2020-07-15 Intel Corp Logic chip including embedded magnetic tunnel junctions
US9172033B2 (en) 2013-07-03 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US8988835B1 (en) 2013-10-14 2015-03-24 International Business Machines Corporation Contact recording tunnel magnetoresistive sensor with layer of refractory metal
CN104882538B (zh) * 2014-02-28 2017-09-22 中芯国际集成电路制造(上海)有限公司 环型磁性随机存取存储器单元结构的制造方法
KR102149195B1 (ko) 2014-03-04 2020-08-28 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9269893B2 (en) * 2014-04-02 2016-02-23 Qualcomm Incorporated Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch
CN105206741B (zh) * 2014-06-23 2019-02-12 中芯国际集成电路制造(上海)有限公司 磁性隧道结单元和制备磁性隧道结单元的方法
US10043967B2 (en) * 2014-08-07 2018-08-07 Qualcomm Incorporated Self-compensation of stray field of perpendicular magnetic elements
KR102353133B1 (ko) * 2015-06-19 2022-01-19 인텔 코포레이션 캡핑된 자기 메모리
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
CN106676532B (zh) * 2015-11-10 2019-04-05 江苏鲁汶仪器有限公司 金属刻蚀装置及方法
US9853210B2 (en) * 2015-11-17 2017-12-26 International Business Machines Corporation Reduced process degradation of spin torque magnetoresistive random access memory
US9515252B1 (en) * 2015-12-29 2016-12-06 International Business Machines Corporation Low degradation MRAM encapsulation process using silicon-rich silicon nitride film
US9805795B2 (en) 2016-01-08 2017-10-31 Samsung Electronics Co., Ltd. Zero leakage, high noise margin coupled giant spin hall based retention latch
US9711713B1 (en) 2016-01-15 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure, electrode structure and method of forming the same
US10522749B2 (en) 2017-05-15 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Combined physical and chemical etch to reduce magnetic tunnel junction (MTJ) sidewall damage
US10043851B1 (en) 2017-08-03 2018-08-07 Headway Technologies, Inc. Etch selectivity by introducing oxidants to noble gas during physical magnetic tunnel junction (MTJ) etching
US10359699B2 (en) 2017-08-24 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Self-adaptive halogen treatment to improve photoresist pattern and magnetoresistive random access memory (MRAM) device uniformity
US10585630B2 (en) 2017-09-11 2020-03-10 Samsung Electronics Co., Ltd. Selectorless 3D stackable memory
US10038138B1 (en) 2017-10-10 2018-07-31 Headway Technologies, Inc. High temperature volatilization of sidewall materials from patterned magnetic tunnel junctions
US10134981B1 (en) 2017-10-20 2018-11-20 Headway Technologies, Inc. Free layer sidewall oxidation and spacer assisted magnetic tunnel junction (MTJ) etch for high performance magnetoresistive random access memory (MRAM) devices
US10879077B2 (en) 2017-10-30 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Planarization apparatus and planarization method thereof
US10325639B2 (en) 2017-11-20 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Initialization process for magnetic random access memory (MRAM) production
US10153427B1 (en) 2017-12-28 2018-12-11 Headway Technologies, Inc. Magnetic tunnel junction (MTJ) performance by introducing oxidants to methanol with or without noble gas during MTJ etch
CN109994476B (zh) * 2017-12-29 2021-03-16 上海磁宇信息科技有限公司 一种制备磁性随机存储器阵列单元的方法
US10475991B2 (en) 2018-02-22 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of large height top metal electrode for sub-60nm magnetoresistive random access memory (MRAM) devices
US10790002B2 (en) 2018-06-21 2020-09-29 Samsung Electronics Co., Ltd. Giant spin hall-based compact neuromorphic cell optimized for differential read inference
US11296277B2 (en) 2018-10-16 2022-04-05 Samsung Electronics Co., Ltd. Variable resistance memory device having an anti-oxidation layer and a method of manufacturing the same
US10971176B2 (en) 2019-02-21 2021-04-06 International Business Machines Corporation Tunnel magnetoresistive sensor with adjacent gap having chromium alloy seed layer and refractory material layer
US11805704B2 (en) * 2020-05-08 2023-10-31 International Business Machines Corporation Via interconnects for a magnetoresistive random-access memory device
US11569442B2 (en) 2020-06-17 2023-01-31 International Business Machines Corporation Dielectric retention and method of forming memory pillar
US20230189657A1 (en) * 2021-12-09 2023-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic Tunnel Junction Device and Method of Forming the Same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043526A1 (en) 2002-08-29 2004-03-04 Applied Materials, Inc. Method of patterning a layer of magnetic material

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5013494B2 (ja) * 2001-04-06 2012-08-29 ルネサスエレクトロニクス株式会社 磁性メモリの製造方法
US6631055B2 (en) * 2001-06-08 2003-10-07 International Business Machines Corporation Tunnel valve flux guide structure formed by oxidation of pinned layer
JP2004128229A (ja) * 2002-10-02 2004-04-22 Nec Corp 磁性メモリ及びその製造方法
US7394626B2 (en) * 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
KR100615600B1 (ko) * 2004-08-09 2006-08-25 삼성전자주식회사 고집적 자기램 소자 및 그 제조방법
US6911156B2 (en) 2003-04-16 2005-06-28 Freescale Semiconductor, Inc. Methods for fabricating MRAM device structures
ATE405950T1 (de) * 2003-06-24 2008-09-15 Ibm Selbstausgerichtete leitfähige linien für magnetische direktzugriffsspeicherbausteine auf fet-basis und herstellungsverfahren dafür
KR100568512B1 (ko) * 2003-09-29 2006-04-07 삼성전자주식회사 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들
US20050090111A1 (en) * 2003-10-24 2005-04-28 Heon Lee Magnetic tunnel junction device with etch stop layer and dielectric spacer
US7259062B2 (en) 2003-10-24 2007-08-21 Hewlett-Packard Development Company, Lp. Method of making a magnetic tunnel junction device
US20050205952A1 (en) * 2004-03-19 2005-09-22 Jae-Hyun Park Magnetic random access memory cells having split sub-digit lines having cladding layers thereon and methods of fabricating the same
US7105903B2 (en) * 2004-11-18 2006-09-12 Freescale Semiconductor, Inc. Methods and structures for electrical communication with an overlying electrode for a semiconductor element
KR100647319B1 (ko) 2005-02-05 2006-11-23 삼성전자주식회사 스핀 분극 전류를 이용한 멀티 비트 자기 메모리 소자와그 제조 및 구동 방법
US7285836B2 (en) * 2005-03-09 2007-10-23 Maglabs, Inc. Magnetic random access memory with stacked memory cells having oppositely-directed hard-axis biasing
JP4677589B2 (ja) 2005-03-18 2011-04-27 独立行政法人科学技術振興機構 伝送回路一体型マイクロ波発生素子並びにマイクロ波検出方法、マイクロ波検出回路、マイクロ波検出素子及び伝送回路一体型マイクロ波検出素子
JP4659518B2 (ja) * 2005-05-24 2011-03-30 シャープ株式会社 磁気抵抗効果素子及びその製造方法
KR100655438B1 (ko) * 2005-08-25 2006-12-08 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
US7511990B2 (en) * 2005-09-30 2009-03-31 Everspin Technologies, Inc. Magnetic tunnel junction temperature sensors
JP4991155B2 (ja) * 2006-01-19 2012-08-01 株式会社東芝 半導体記憶装置
US7732881B2 (en) * 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
JP4560025B2 (ja) * 2006-09-29 2010-10-13 株式会社東芝 磁気ランダムアクセスメモリ及びその製造方法
US7852662B2 (en) * 2007-04-24 2010-12-14 Magic Technologies, Inc. Spin-torque MRAM: spin-RAM, array
US7723128B2 (en) * 2008-02-18 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ formed capping layer in MTJ devices
US8057925B2 (en) * 2008-03-27 2011-11-15 Magic Technologies, Inc. Low switching current dual spin filter (DSF) element for STT-RAM and a method for making the same
US20090251950A1 (en) * 2008-04-08 2009-10-08 Ulrich Klostermann Integrated Circuit, Memory Cell Arrangement, Thermal Select Magneto-Resistive Memory Cell, Method of Operating a Thermal Select Magneto-Resistive Memory Cell, and Method of Manufacturing a Thermal Select Magneto-Resistive Memory Cell

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043526A1 (en) 2002-08-29 2004-03-04 Applied Materials, Inc. Method of patterning a layer of magnetic material

Also Published As

Publication number Publication date
EP2277211A1 (en) 2011-01-26
US8125040B2 (en) 2012-02-28
KR20110002864A (ko) 2011-01-10
WO2009129283A1 (en) 2009-10-22
EP2277211B1 (en) 2014-10-08
EP2800159A1 (en) 2014-11-05
JP2011518440A (ja) 2011-06-23
US20090261437A1 (en) 2009-10-22
CN102007614A (zh) 2011-04-06
JP2014160839A (ja) 2014-09-04
CN102007614B (zh) 2014-07-16
JP2015144287A (ja) 2015-08-06
TW201007730A (en) 2010-02-16

Similar Documents

Publication Publication Date Title
KR101200008B1 (ko) ２개의 마스크들을 사용하여 자기 터널 접합 엘리먼트를 제조하기 위한 방법
KR101153499B1 (ko) Ｓｔｔ ｍｒａｍ 자기 터널 접합부 아키텍쳐 및 통합
US9159910B2 (en) One-mask MTJ integration for STT MRAM
CA2711305C (en) Memory cell and method of forming a magnetic tunnel junction (mtj) of a memory cell
US9082962B2 (en) Magnetic Tunnel Junction (MTJ) on planarized electrode
US20130119494A1 (en) Mtj structure and integration scheme
KR20160118386A (ko) 멀티-스텝 자기 터널 접합(mtj) 에칭을 위한 대체 전도성 하드 마스크

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 8