JP5013494B2 - 磁性メモリの製造方法 - Google Patents
磁性メモリの製造方法 Download PDFInfo
- Publication number
- JP5013494B2 JP5013494B2 JP2001109166A JP2001109166A JP5013494B2 JP 5013494 B2 JP5013494 B2 JP 5013494B2 JP 2001109166 A JP2001109166 A JP 2001109166A JP 2001109166 A JP2001109166 A JP 2001109166A JP 5013494 B2 JP5013494 B2 JP 5013494B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- magnetic
- pattern
- forming
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Description
【０００１】
【発明の属する技術分野】
本発明は、磁性メモリ及びその製造方法に関する。本発明は、特に、金属強磁性体が有する自発磁化を利用して不揮発的にデータを記憶する磁性メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発的にデータを保存する半導体メモリの一として磁性メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、「ＭＲＡＭ」という。）の開発が進められている。ＭＲＡＭには、強磁性体膜が集積化されている。強磁性体が有する自発磁化の向きが”１”又は”０”に対応付けられ、ＭＲＡＭではデジタルデータが不揮発的に保存される。
【０００３】
ＭＲＡＭのデータの読出しには、強磁性体が示す磁気抵抗効果が利用される。巨大磁気抵抗効果（ＧＭＲ）を利用するＭＲＡＭと、トンネル磁気抵抗効果（ＴＭＲ）を利用するＭＲＡＭとの２種類のＭＲＡＭが知られている。以下では、ＧＭＲを利用するＭＲＡＭのメモリセルをＧＭＲセルと記載し、ＴＭＲを利用するＭＲＡＭのメモリセルをＴＭＲセルと記載する。
【０００４】
ＭＲＡＭのメモリセルを形成するためには、金属強磁性体膜を加工する必要がある。金属強磁性体を化学的ドライエッチングによって加工することは現状では困難であり、金属強磁性体は、一般に、イオンミリングによって加工される。
【０００５】
図１０〜図１２は、典型的なＴＭＲセルの形成方法を示す。まず、図１０（ａ）に示されているように、基板１０１の上面にシリコン酸化膜１０２、アルミ膜１０３、第１磁性体膜１０４、絶縁膜１０５、及び第２磁性体膜１０６が、順次に形成される。続いて、図１０（ｂ）に示されているように、第２強磁性体膜１０６の上面に、レジストパターン１０７が形成される。続いて、レジストパターン１０７をマスクとして、第２磁性体膜１０６と絶縁膜１０５と第１磁性体膜１０４とアルミ膜１０３とが、イオンミリングにより、順次にエッチングされる。このエッチングにより、図１０（ｃ）に示されているように、ＴＭＲセルの下部電極１０３’と固定磁化層１０４’とが形成される。更に、Ｏ２プラズマ中でレジストパターン１０７がアッシングされ、レジストパターン１０７が除去される。
【０００６】
続いて、図１１（ａ）に示されているように、第２磁性体膜１０６の上面に、レジストパターン１０８が形成される。更に、レジストパターン１０８をマスクとして第２磁性体膜１０６と絶縁膜１０５とがイオンミリングによりエッチングされ、図１１（ｂ）に示されているように、ＴＭＲセルの絶縁層１０５’と自由磁化層１０６’が形成される。更に、Ｏ２プラズマ中でレジストパターン１０８がアッシングされ、レジストパターン１０８が除去される。続いて、図１１（ｃ）に示されているように、基板１０１の上面側の全体に絶縁膜であるシリコン酸化膜１０９が形成される。
【０００７】
続いて、図１２（ａ）に示されているように、コンタクトホールを形成するためのレジストパターン１１０が形成される。続いて、図１２（ｂ）に示されているように、レジストパターン１１０をマスクとして、シリコン酸化膜１０９がエッチングされ、自由磁化層１０６’に到達するコンタクトホール１１１が形成される。更に、図１２（ｃ）に示されているように、アルミのような導電体により、自由磁化層１０６’に電気的に接続される配線層１１２が形成され、ＴＭＲセルの形成が完了する。
【０００８】
このような形成方法では、図１３に示されているように、下記の２つの問題点が発生する。第１に、固定磁化層１０４’と自由磁化層１０６’との表面に、それぞれ、酸化層１０４ａ’と酸化層１０６ａ’とが形成される。図１０（ｃ）に示されているように、第２強磁性体膜１０６の表面は、レジストパターン１０７を除去する際にＯ２プラズマに曝される。従って、第２強磁性体膜１０６の表面は、酸化され、自由磁化層１０６’の表面には、酸化層１０６ａ’が形成される。同様に、図１１（ｂ）に示されているように、固定磁化層１０４’の表面は、レジストパターン１０８を除去する際にＯ２プラズマに曝される。従って、固定磁化層１０４’の表面には、酸化層１０４ａ’が形成される。
【０００９】
このような、固定磁化層１０４’及び自由磁化層１０６’の表面の酸化は、形成されたＴＭＲセルの特性の劣化を引き起こし、好ましくない。
【００１０】
第２に、図１３に示されているように、自由磁化層１０６’、固定磁化層１０４’の側面には、基板１０１に垂直に突出する側壁１１３及び側壁１１４が形成される。固定磁化層１０４’の側面にある側壁１１３は、図１０（ｂ）、（ｃ）に示されている、イオンミリングによるエッチングの際に形成される。イオンミリングによるエッチングの際には、第２強磁性体膜１０６、絶縁膜１０５、第１強磁性体膜１０４、及びアルミ膜１０３を構成する物質が、スパッタリングされてレジストパターン１０７の側面に付着する。その付着物は、レジストパターン１０７がアッシングにより除去されても、除去されずに残る。その付着物が、側壁１１３になる。同様に、自由磁化層１０６’の側面にある側壁１１４は、図１１（ａ）、（ｂ）に示されている、イオンミリングによるエッチングの際に形成される。このエッチングの際には、第２強磁性体膜１０６、絶縁膜１０５を構成する物質が、スパッタリングされてレジストパターン１０８の側面に付着する。その付着物は、レジストパターン１０８がアッシングにより除去されても、除去されずに残る。その付着物が、側壁１１４になる。側壁１１３及び側壁１１４の高さは、レジストパターン１０７、１０８の厚さ程度になり、典型的には、約１μｍである。約１μｍの高さがある側壁１１３及び側壁１１４は、不安定であり倒れやすい。
【００１１】
このような側壁１１３と側壁１１４との形成は、ＭＲＡＭの形状不良につながり、好ましくない。側壁１１３と側壁１１４との形成は、層間絶縁膜１０９の被覆性を乏しくする。更に、直立する側壁１１３と側壁１１４とが倒れると、層間絶縁膜１０９の形状が異常になる。これらは、ＭＲＡＭの配線の断線及び短絡を引き起こし、ＭＲＡＭの動作不良につながる。
【００１２】
メモリセルに含まれる強磁性体膜の酸化を防ぎながら、ＭＲＡＭのメモリセルを形成する技術が提供されることが望まれる。
【００１３】
更に、強磁性体膜をイオンミリングにより加工する際にマスクの側面に形成される側壁により、ＭＲＡＭの動作不良が引き起こされないＭＲＡＭの製造技術が提供されることが望まれる。
【００１４】
なお、本願に係る発明に関連し得る技術として、磁性体を加工する技術が公開特許公報（特開２０００−３３９６２２）に開示されている。公知のその加工技術では、アルミナで形成された非磁性層が磁性体膜の上面に形成される。その非磁性層をマスクとして磁性体膜がイオンミリングによりエッチングされる。
【００１５】
しかし、公開特許公報（特開２０００−３３９６２２）には、金属強磁性体の表面が酸化されるという前述の課題は開示されていない。公知のその加工技術は、薄膜磁気ヘッドの磁極形成方法である。薄膜磁気ヘッドの磁性膜は、ＭＲＡＭで使用される強磁性体膜よりも極めて厚い。そのため、磁性膜の表面が酸化されることは、薄膜磁気ヘッドでは、大きな問題にはならない。一方、極めて薄い金属強磁性体で形成されるＭＲＡＭのメモリセルでは、強磁性体膜の表面が酸化されることは、メモリの信頼性を左右する問題になり得る。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、メモリセルに含まれる強磁性体膜の酸化を抑制しながら、ＭＲＡＭのメモリセルを形成する技術を提供することにある。
【００１７】
本発明の他の目的は、強磁性体膜をイオンミリングにより加工する際にマスクの側面に形成される側壁によって、ＭＲＡＭの形状不良が発生することを防ぐ技術を提供することにある。
【００１８】
本発明の更に他の目的は、強磁性体膜をエッチングする際に強磁性体膜に導入されるダメージが、ＭＲＡＭのメモリセルの特性に悪影響を及ぼすことを防止する技術を提供することにある。
【００１９】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００２０】
本発明による磁性メモリの製造方法は、磁性体膜（６、２６）を含む磁性メモリの製造方法である。本発明による磁性メモリの製造方法は、ハードマスク（７’、８’、２７’）をマスクとして使用することにより磁性体膜（６、２６）をパターニングすることを特徴とする。ここで、ハードマスク（７’、８’、２７’）とは、レジスト（フォトレジスト）のように、現像、露光といった現象を示す膜ではなく、酸化膜、窒化膜、及び金属等からなる膜をいう。
【００２１】
本発明による磁性メモリの製造方法は、
金属強磁性体により磁性体膜（６、２６）を基板（１、２１）の上面側に形成することと、
無機物により磁性体膜（６、２６）の上面を被覆する無機物膜（７、８、２７）を形成することと、
無機物膜（７、８、２７）の上面に、レジストによりレジストパターン（９、２９）を形成することと、
レジストパターン（９、２９）をマスクとして無機物膜（７、８、２７）をエッチングし、マスクパターン（７’、８’、２７’）を形成することと、
レジストパターン（９、２９）を除去することと、レジストパターン（９、２９）が除去された後、マスクパターン（７’、８’、２７’）をマスクとして磁性体膜（６、２６）をエッチングして磁性体層（６’、２６’）を形成することとを備えている。
磁性体層（６’、２６’）とマスクパターン（７’、８’、２７’）とが接触する接触部分は、レジストパターン（９、２９）の除去の際に露出されず、その接触部分は酸化されにくい。更に、磁性体膜（６、２６）のエッチングの際に、レジストパターン（９、２９）は除去されており、レジストパターン（９、２９）の側面に、磁性体膜（６、２６）を構成する材料が堆積することがない。レジストパターン（９、２９）の側面に堆積物が堆積して、基板（１、２１）から突出する側壁が形成されることがない。これにより、ＭＲＡＭの形状不良が発生することが防がれる。
【００２２】
このとき、マスクパターン（７’、８’）は、磁性体膜（６）に接続され、且つ、導電体で形成されている導電体パターン（７’）を含むことが好ましい。導電体パターン（７’）は、磁性体膜（６）に接続する電極として使用可能であり、ＭＲＡＭのメモリセルの一部として使用可能である。
【００２３】
このとき、当該磁性メモリの製造方法は、
更に、マスクパターン（７’、８’、２７’）と磁性体層（６’、２６’）との側面に側壁（１０）を形成することを備え、
その側壁（１０）を形成することは、磁性体膜（６、２６）をエッチングするときに磁性体膜（６、２６）を構成する材料をその側面に付着して、側壁（１０）を形成することを含むことが好ましい。これにより、磁性体層（６’、２６’）の側面は側壁（１０）に被覆され、酸化されにくくなる。
【００２４】
本発明による磁性メモリの製造方法は、
金属磁性体により磁性体膜（６）を基板（１）の上面側に形成することと、
磁性体膜（６）の上面に無機物により第１膜（７）を形成することと、
第１膜（７）の上面に、他の無機物により第２膜（８）を形成することと、
第２膜（８）の上面に、レジストパターン（９）を形成することと、
レジストパターン（９）をマスクとして第２膜（８）をエッチングし、第１パターン（８’）を形成することと、
第２膜（８）をエッチングした後、レジストパターン（９）を除去することと、
レジストパターン（９’）を除去した後、第１パターン（８’）をマスクとして第１膜（７）をエッチングして第２パターン（７’）を形成することと、
第１及び第２パターン（７’、８’）をマスクとして、磁性体膜（６）をエッチングして、磁性体層（６’）を形成することとを備えている。
磁性体膜（６）は、レジストパターン（９）の除去の際に第１膜（７）に被覆され、磁性体膜（６）の表面はレジストパターン（９）の除去の際に酸化されにくい。
【００２５】
更に、第１及び第２パターン（７’、８’）と磁性体層（６’）との側面に側壁（１０）を形成することを備え、側壁（１０）を形成することは、磁性体膜（６）をエッチングするときに磁性体膜（６）を構成する材料をその側面に付着して、側壁（１０）を形成することを含むことが好ましい。
【００２６】
本発明による磁性メモリの製造方法は、金属磁性体により、第１磁性体膜（４）を基板（１）の上面側に形成することと、
第１磁性体膜（４）の上面に、中間膜（５）を形成することと、
中間膜（５）の上面に、金属磁性体により、第２磁性体膜（６）を形成することと、
第２磁性体膜（６）の上面に、無機物により第１膜（７）を形成することと、
第１膜（７）の上面に、他の無機物により第２膜（８）を形成することと、
第２膜（８）の上面に、レジストパターン（９）を形成することと、
レジストパターン（９）をマスクとして、第２膜（８）をエッチングし、第１パターン（８’）を形成することと、
第２膜（８）をエッチングした後、レジストパターン（９）を除去することと、
レジストパターン（９）を除去した後、第１パターン（８’）をマスクとして第１膜（７）をエッチングし、第２パターン（７’）を形成することと、
第１及び第２パターン（７’、８’）をマスクとして、第２磁性体膜（６）をエッチングし、第１磁性体層（６’）を形成することと、
第１磁性体層（６’）の上面の全体を被覆する第３パターン（１１’）を形成することと、
第３パターン（１１’）をマスクとして、第１磁性体膜（４）をエッチングし、第２磁性体層（４’）を形成することとを備えている。このとき、第２磁性体層（４’）の端は、第１磁性体層（６’）の端から基板（１）の表面と平行な方向に離れて形成される。
第２磁性体膜（６）は、レジストパターン（９）の除去の際に第１膜（７）に被覆され、第２磁性体膜（６）の表面はレジストパターン（９）の除去の際に酸化されにくい。
更に、第１磁性体膜（４）をエッチングすることにより第２磁性体層（４’）の端の近傍に導入されるダメージが磁性メモリの動作に影響しにくい。第１磁性体膜（４）をエッチングする際、第１磁性体層（６’）の端の近傍は、エッチングによりダメージを受けやすい。このとき、第１磁性体層（６’）の端が第１磁性体層（６’）の端から基板（１）の表面と平行な方向に離れて形成されることにより、第１磁性体層（６’）の端の近傍は、磁性メモリの動作に関与しない。これにより、エッチングダメージが磁性メモリの動作に影響しにくい。
【００２７】
このとき、本発明による磁性メモリの製造方法は、更に、第１及び第２パターン（７’、８’）と第１磁性体層（６’）との側面に側壁（１０）を形成することを備え、側壁（１０）を形成することは、第２磁性体膜（６）をエッチングするときに第２磁性体膜（６）を構成する材料を側面に付着して、側壁（１０）を形成することを含むことが好ましい。
【００２８】
このとき、中間膜（５）は、絶縁体であることが可能である。当該磁性メモリの製造方法により、ＴＭＲセルが形成されることになる。
【００２９】
また、第１膜（７）は、導電体であることが好ましい。これにより、第２パターン（７’）は、磁性メモリのメモリセルの電極として利用可能である。
【００３０】
このとき、当該磁性メモリの製造方法は、第１パターン（８’）を貫通して第２パターン（７’）に到達するコンタクトホール（１５）を形成する工程と、
前記第２パターン（７’）に電気的に接続する配線層（１６）を形成することとを更に備え、第１膜（８）は、絶縁体であることが好ましい。
【００３１】
このとき、第２膜（８）のエッチングは、第２膜（８）のエッチングが、第１膜（７）の表面で停止するような条件で行われることが好ましい。
【００３２】
本発明による磁性メモリの製造方法は、第１磁性体膜（６）と第２磁性体膜（８）とを含むメモリセルを備えた磁性メモリの製造方法である。本発明による磁性メモリの製造方法は、第１マスク（７’、８’、２７’）を使用することにより前記第１磁性体膜（６）をパターニングし、その後、第１マスク（７’、８’、２７’）よりも幅が広い第２マスク（１１’、３１’）を使用することにより第２磁性体膜（８）をパターンニングすることを特徴とする。
【００３３】
本発明による磁性メモリは、基板（１、２１）と、磁性体層（６’、２６’）と、無機物層（７’、８’）と、側壁（１０、３０）とを備えている。磁性体層（６’、２６’）は、基板（１、２１）の上面側に金属磁性体により形成される。無機物層（７’、８’）は、磁性体層（６’、２６’）の上に、無機物により形成される。側壁（１０、３０）は、磁性体層（６’、２６’）と無機物層（７’、８’、２７’）との側面に形成される。側壁（１０、３０）は、磁性体層（６’、２６’）がエッチングされて形成されたときに、磁性体層（６’、２６’）を構成する材料が、磁性体層（６’、２６’）と無機物層（７’、８’、２７’）との側面に付着することによって形成される。
【００３４】
このとき、無機物層（７’、８’、２７’）は、磁性体層（６’、２６’）の上に形成された導電層（７’、２７’）を含むことが好ましい。
【００３５】
このとき、当該磁性メモリは、更に、配線層（１６）を備え、無機物層（７’、８’）は、導電層（７’）の上に形成された絶縁層（８’）を更に含み、絶縁層（８’）には、絶縁層（８’）の表面から導電層（７’）に到達するコンタクトホール（１５）が形成され、配線層（１６）は、コンタクトホール（１５）を貫通して導電層（７’）に接することが好ましい。
【００３６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による実施の形態の磁性メモリの製造方法を説明する。
【００３７】
実施の第１形態：
図１〜図５は、本発明による実施の第１形態の磁性メモリの製造方法を示す。本実施の形態の磁性メモリの製造方法は、ＴＭＲセルの製造方法である。まず、図１（ａ）に示されているように、基板１の上面に、シリコン酸化膜２、アルミ膜３、第１磁性体膜４、絶縁膜５、第２磁性体膜６、窒化チタン膜７、及びシリコン酸化膜８が、順次に形成される。アルミ膜３の厚さは、約３００Åである。第１磁性体膜４と第２磁性体膜６とは、鉄、ニッケル、コバルト、パーマロイ（ＮｉＦｅ）のような、金属の強磁性体で形成される。絶縁膜５は、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウムのような絶縁体によって形成される。絶縁膜５の厚さは、約１．５ｎｍであり、トンネル電流が流れる程度に極めて薄い。更に、第１磁性体膜４、絶縁膜５及び第２磁性体膜６の厚さの和は、極めて薄く、約３０ｎｍ若しくはそれ以下である。窒化チタン膜７の厚さは、約５００Åである。シリコン酸化膜８の厚さは、約１０００Åである。第１磁性体膜４及び第２磁性体膜６の酸化を防ぐ観点から、アルミ膜３、第１磁性体膜４、絶縁膜５、第２磁性体膜６及び窒化チタン膜７の形成は、大気に曝されずに連続的に行われることが好ましい。
【００３８】
続いて、図１（ｂ）に示されているように、シリコン酸化膜８の上面に、フォトリソグラフィー技術を使用してレジストパターン９が形成される。レジストパターン９は、有機物であるレジストにより形成される。続いて、図１（ｃ）に示されているように、レジストパターン９をマスクとしてシリコン酸化膜８がエッチングされ、シリコン酸化膜パターン８’が形成される。後述されるように、シリコン酸化膜パターン８’は、ハードマスクとして使用される。
【００３９】
シリコン酸化膜８のエッチングは、シリコン酸化膜８のエッチングが窒化チタン膜７の上面で停止するような条件で行われる。より具体的には、シリコン酸化膜８のエッチングは、フッ素系ガスによるドライエッチングによって行われる。これにより、シリコン酸化膜８のエッチングは、窒化チタン膜７の表面で停止する。シリコン酸化膜８のエッチングが窒化チタン膜７の表面で停止することは、窒化チタン膜７が誤って除去されて、第２磁性体膜６の上面が露出されることを防ぐ。
【００４０】
続いて、図２（ａ）に示されているように、Ｏ２プラズマ中でレジストパターン９がアッシングされ、除去される。このとき、第２磁性体膜６の上面は窒化チタン膜７により被覆されており、Ｏ２プラズマに曝されない。これにより、第２磁性体膜６の酸化が防がれる。
【００４１】
続いて、図２（ｂ）に示されているように、窒化チタン膜７が、シリコン酸化膜パターン８’をマスクとしてエッチングされ、上部電極７’が形成される。窒化チタン膜７のエッチングは、反応性イオンエッチング（ＲＩＥ）により行われる。後述されるように、上部電極７’は、メモリセルの上部電極として使用され、更に、第２磁性体膜６をエッチングするためのハードマスクとして使用される。
【００４２】
引き続いて、図２（ｃ）に示されているように、第２磁性体膜６と絶縁膜５とが、シリコン酸化膜パターン８’と上部電極７’とをハードマスクにしてイオンミリングにより順次にエッチングされ、自由磁化層６’と絶縁層５’とが形成される。このエッチングの間、絶縁層５’、自由磁化層６’、上部電極７’及びシリコン酸化膜パターン８’の側面には、絶縁膜５と第２磁性体膜６とを構成する材料がスパッタリングされて堆積し、側壁１０が形成される。側壁１０は、自由磁化層６’の側面を被覆し、自由磁化層６’の側面の酸化を防ぐ。
【００４３】
このとき、絶縁膜５がエッチングされずに残されることも可能である。但し、絶縁膜５は約１．５ｎｍと極めて薄く、実際の工程ではシリコン酸化膜パターン８’と上部電極７’の下方にある部分以外は、イオンミリングによるエッチングによって除去されることになる。
【００４４】
また、窒化チタン膜７と第２磁性体膜６のエッチングは、イオンミリングにより連続的に行われることが可能である。但し、この場合には、窒化チタン膜７を構成される材料が、イオンミリングの間にスパッタリングされて堆積し、側壁１０がより厚く形成される。このため、本実施の形態のように、窒化チタン膜７がＲＩＥによりエッチングされ、第２磁性体膜６が、イオンミリングによりエッチングされることが好ましい。
【００４５】
続いて、図３（ａ）に示されているように、基板１の上面側の全体に、シリコン酸化膜１１が形成される。続いて、図３（ｂ）に示されているように、シリコン酸化膜１１の上面に、フォトリソグラフィー技術によりレジストパターン１２が形成される。レジストパターン１２は、有機物であるレジストにより形成される。レジストパターン１２は、自由磁化層６’及び上部電極７’の全体を被覆するように形成される。続いて、図３（ｃ）に示されているように、レジストパターン１２をマスクにしてシリコン酸化膜１１がエッチングされ、シリコン酸化膜パターン１１’が形成される。第１磁性体膜４のうちレジストパターン１２によって被覆されていない部分が露出される。シリコン酸化膜パターン１１’は、その端１１ａ’が、絶縁層５’の端から離れているように形成される。
【００４６】
続いて、図４（ａ）に示されているように、レジストパターン１２がＯ２プラズマ中でアッシングされ、除去される。このとき、第１磁性体膜４のうちシリコン酸化膜パターン１１’に覆われていない部分の表面は、Ｏ２プラズマに曝されて酸化し、酸化層４ａが形成される。しかし、後述されるように、第１磁性体膜４のうちＯ２プラズマに曝された部分はエッチングにより除去され、第１磁性体膜４の表面の酸化は、ＴＭＲセルの特性の劣化につながらない。
【００４７】
このとき更に、シリコン酸化膜パターン１１’の端１１ａ’が絶縁層５’の端から離れていることにより、ＴＭＲセルの特性の劣化が防がれている。レジストパターン１２がアッシングされている間、シリコン酸化膜パターン１１’の端１１ａ’から、第１磁性体膜４と絶縁層５’とが接している部分に向かって酸素が侵入する。第１磁性体膜４と絶縁層５’とが接している部分に酸素が侵入すると、ＴＭＲセルの特性が劣化する。しかし、シリコン酸化膜パターン１１’の端１１ａ’が、絶縁層５’の端から離れているため、第１磁性体膜４と絶縁層５’とが接している部分への酸素の侵入が防がれ、ＴＭＲセルの特性の劣化が防がれる。
【００４８】
続いて、図４（ｂ）に示されているように、シリコン酸化膜パターン１１’をマスクとして第１磁性体膜４とアルミ膜３とが順次にエッチングされ、固定磁化層４’と下部電極３’とが形成される。第１磁性体膜４及びアルミ膜３のエッチングは、イオンミリングにより行われる。このとき、固定磁化層４’の端４ａ’は、自由磁化層６’の端から基板１の表面の平行な方向にずれて形成される。これにより、エッチングにより固定磁化層４’の端４ａ’の近傍に導入されるダメージがＴＭＲセルの特性の劣化を引き起こすことが防がれる。なぜなら、固定磁化層４’の端４ａ’が自由磁化層６’の端から離れており、固定磁化層４’のうちのエッチングによりダメージを受けた部分は、ＴＭＲセルの動作に使用されないからである。従って、固定磁化層４’の端４ａ’の近傍が、エッチングの際にダメージを受けることによるＴＭＲセルの特性の劣化が防がれる。
【００４９】
続いて、図４（ｃ）に示されているように、基板１の上面側の全体に酸化シリコンが堆積され、シリコン酸化膜１３が形成される。シリコン酸化膜１３の厚さは、約４０００Åである。前述のシリコン酸化膜パターン８’とシリコン酸化膜パターン１１’とは、シリコン酸化膜１３に一体化する。シリコン酸化膜パターン８’とシリコン酸化膜パターン１１’とは、図４（ｃ）には図示されない。
【００５０】
続いて、図５（ａ）に示されているように、シリコン酸化膜１３の上面に、レジストパターン１４がフォトリソグラフィー技術により形成される。続いて、図５（ｂ）に示されているように、レジストパターン１４をマスクとしてシリコン酸化膜１３がエッチングされ、上部電極７’に到達するコンタクトホール１５が形成される。更に、レジストパターン１４がアッシングにより除去される。続いて、図５（ｃ）に示されているように、アルミのような導電体により配線層１６が形成される。配線層１６は、コンタクトホール１５を貫通して上部電極７’に接続される。以上の工程により、ＴＭＲセルの形成が完了する。
【００５１】
実施の第１形態の磁性メモリの製造方法では、図２（ａ）に示されているように、レジストパターン９のＯ２プラズマによるアッシングの際に、第２磁性体膜６が窒化チタン膜７により被覆され、第２磁性体膜６の表面がＯ２プラズマにより酸化することが防がれている。これにより、第２磁性体膜６の酸化によりＴＭＲセルの特性が劣化することが防がれる。
【００５２】
更に、本実施の形態の磁性メモリの製造方法では、第１磁性体膜４及び第２磁性体膜６がイオンミリングによりエッチングされる前に、レジストパターン９及びレジストパターン１２が除去される。レジストパターン９及びレジストパターン１２の側面に第１磁性体膜４及び第２磁性体膜６を構成する材料がスパッタリングされて、堆積することがない。第１磁性体膜４及び第２磁性体膜６を構成する材料は、上部電極７’、シリコン酸化膜パターン８’及びシリコン酸化膜パターン１１’の側面に堆積される。しかし、上部電極７’、シリコン酸化膜パターン８’及びシリコン酸化膜パターン１１’はそのままＴＭＲセルの一部として使用され、第１磁性体膜４及び第２磁性体膜６を構成する材料が堆積された側壁が、単独で、突出した形状に形成されることがない。イオンミリングにより形成される側壁は、上部電極７’、シリコン酸化膜パターン８’及びシリコン酸化膜パターン１１’により支持され、その形状は安定である。これにより、ＭＲＡＭの形状不良が防がれている。
【００５３】
更に、本実施の形態の磁性メモリの製造方法では、ハードマスクとして使用されるシリコン酸化膜パターン８’と上部電極７’との厚さの和は、約１５００Åであり、レジストマスクを使用してイオンミリングを行うために必要なレジストマスクの厚さ（約１μｍ）よりも薄い。更に、ハードマスクであるシリコン酸化膜パターン８’と上部電極７’とは除去されずにそのまま残され、磁性メモリの一部を構成する。これにより、ＭＲＡＭの形状不良の発生が防がれている。
【００５４】
更に、本実施の形態の磁性メモリの製造方法では、固定磁化層４’の端４ａ’が自由磁化層６’の端から基板１の表面に水平な方向にずれて形成され、エッチングの際のダメージによるＴＭＲセルの特性の劣化が防がれている。
【００５５】
なお、ＴＭＲセルを形成する本実施の形態の磁性メモリの製造方法において、絶縁膜５の代わりに、銅のような反磁性体である導電体からなる非磁性膜が形成されることによって、本実施の形態の磁性メモリの製造方法は、ＧＭＲセルの形成に適用可能である。
【００５６】
更に、本実施の形態は、発明の趣旨が維持される限り、変更されることが可能である。例えば、シリコン酸化膜２の代わりに、酸化窒化シリコン膜（ＳｉＯＮのような他の絶縁体が使用されることが可能である。更に、アルミ膜３の代わりに、銅、窒化チタンのような他の導電体で形成された膜が使用されることが可能である。
【００５７】
更に、ハードマスクとなる窒化チタン膜７とシリコン酸化膜８とは、他の材料で形成された膜に置換されることが可能である。窒化チタン膜７の代わりにアルミ、タンタルのような導電体で形成された膜が使用されることが可能である。更に、シリコン酸化膜８の代わりに、エッチングの際に窒化チタン膜７に対する選択比が得られる他の材料で形成された膜が使用されることが可能である。より具体的には、シリコン酸化膜８の代わりに、窒化シリコン、ポリシリコン、他の金属で形成された膜が使用されることが可能である。但し、コンタクトホール１５の形成を容易にする点で、本実施の形態のように、シリコン酸化膜８は、シリコン酸化膜１１、シリコン酸化膜１３と同一の材料で形成されていることが好ましい。
【００５８】
実施の第２形態：
図６〜図９は、本発明の実施の第２形態の磁性メモリの製造方法を示す。実施の第２形態の磁性メモリの製造方法は、上部電極になる窒化チタン膜の上面に、シリコン酸化膜が形成されない点で、実施の第１形態の磁性メモリの製造方法と異なる。
【００５９】
まず、図６（ａ）に示されているように、基板２１の上面に、シリコン酸化膜２２、アルミ膜２３、第１磁性体膜２４、絶縁膜２５、第２磁性体膜２６、及び窒化チタン膜２７が、順次に形成される。第１磁性体膜２４と第２磁性体膜２６とは、鉄、ニッケル、コバルト、パーマロイ（ＮｉＦｅ）のような、金属の強磁性体で形成される。絶縁膜２５は、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウムのような絶縁体によって形成される。第１磁性体膜２４、絶縁膜２５及び第２磁性体膜２６の厚さの和は、極めて薄く、３０ｎｍ若しくはそれ以下である。第１磁性体膜２４及び第２磁性体膜２６の酸化を防ぐ観点から、アルミ膜２３、第１磁性体膜２４、絶縁膜２５、第２磁性体膜２６及び窒化チタン膜２７の形成は、大気に曝されずに連続的に行われることが好ましい。
【００６０】
続いて、図６（ｂ）に示されているように、窒化チタン膜２７の上面に、フォトリソグラフィー技術を使用してレジストパターン２９が形成される。続いて、図６（ｃ）に示されているように、窒化チタン膜２７がエッチングされ、上部電極２７’が形成される。
【００６１】
続いて、図６（ｄ）に示されているように、Ｏ２プラズマ中でレジストパターン２９がアッシングされ、除去される。このとき、第２磁性体膜２６の表面のうち、上部電極２７’に接する部分は直接にＯ２プラズマに曝されない。即ち、第２磁性体膜２６のうち、ＴＭＲセルの動作に関係する部分は、酸化されない。
【００６２】
続いて、図７（ａ）に示されているように、第２磁性体膜２６と絶縁膜２５とが、上部電極２７’をマスクにしてイオンミリングにより順次にエッチングされ、自由磁化層２６’と絶縁層２５’とが形成される。このエッチングの間、絶縁層２５’、自由磁化層２６’、上部電極２７’の側面には、絶縁膜２５と第２磁性体膜２６とを構成する材料がスパッタリングされて堆積し、側壁３０が形成される。側壁３０は、自由磁化層２６’の側面を被覆し、自由磁化層２６’の側面の酸化を防ぐ。
【００６３】
続いて、図７（ｂ）に示されているように、基板２１の上面側の全体に、シリコン酸化膜３１が形成される。続いて、図７（ｃ）に示されているように、シリコン酸化膜３１の上面に、フォトリソグラフィー技術によりレジストパターン３２が形成される。レジストパターン３２は、自由磁化層２６’及び上部電極２７’の全体を被覆するように形成される。続いて、図７（ｄ）に示されているように、レジストパターン３２をマスクにしてシリコン酸化膜３１がエッチングされ、シリコン酸化膜パターン３１’が形成される。第１磁性体膜２４のうちレジストパターン３２によって被覆されていない部分が露出される。シリコン酸化膜パターン３１’は、その端３１ａ’が、絶縁層２５’の端から離れるように形成される。
【００６４】
続いて、図８（ａ）に示されているように、レジストパターン３２がＯ２プラズマ中でアッシングされ、除去される。このとき、第１磁性体膜２４の表面は、Ｏ２プラズマに曝されて酸化する。しかし、後述されるように、第１磁性体膜２４のうちＯ２プラズマに曝された部分はエッチングにより除去され、第１磁性体膜２４の表面の酸化は、ＴＭＲセルの特性の劣化につながらない。
【００６５】
このとき、実施の第１形態と同様に、シリコン酸化膜パターン３１’の端３１ａ’は自由磁化層２６’の端から離れており、第１磁性体膜２４と絶縁層２５’とが接している部分が酸化されることによるＴＭＲセルの特性の劣化が防止されている。
【００６６】
続いて、図８（ｂ）に示されているように、シリコン酸化膜パターン３１’をマスクとして第１磁性体膜２４とアルミ膜２３とが順次にエッチングされ、固定磁化層２４’と下部電極２３’とが形成される。第１磁性体膜２４及びアルミ膜３のエッチングは、イオンミリングにより行われる。このとき、固定磁化層２４’の端２４ａ’は、自由磁化層２６’の端から基板２１の表面の平行な方向にずれて形成される。これにより、実施の第１形態と同様に、固定磁化層２４’の端２４ａ’の近傍が、エッチングの際にダメージを受けることによるＴＭＲセルの特性の劣化が防がれる。
【００６７】
続いて、図８（ｃ）に示されているように、基板２１の上面側の全体に酸化シリコンが堆積され、シリコン酸化膜３３が形成される。前述のシリコン酸化膜パターン３１’は、シリコン酸化膜３３に一体化する。シリコン酸化膜パターン３１’は、図８（ｃ）には図示されない。
【００６８】
続いて、図９（ａ）に示されているように、シリコン酸化膜３３の上面に、レジストパターン３４がフォトリソグラフィー技術により形成される。続いて、図５（ｂ）に示されているように、レジストパターン３４をマスクとしてシリコン酸化膜３３がエッチングされ、上部電極２７’に到達するコンタクトホール３５が形成される。更に、第１磁性体膜２４がアッシングにより除去される。続いて、図５（ｃ）に示されているように、アルミのような導電体により配線層３６が形成される。配線層３６は、コンタクトホール３５を貫通して上部電極２７’に接続される。以上の工程により、ＴＭＲセルの形成が完了する。
【００６９】
本実施の形態の磁性メモリの製造方法は、自由磁化層２６’のうち、上部電極２７’に接する部分は直接にＯ２プラズマに曝されない。従って、自由磁化層２６’ と上部電極２７’とが接する部分が酸化されることによるＴＭＲセルの特性の劣化が防がれる。但し、実施の第２形態の半導体装置の製造方法は、図６（ｄ）に示されているように、上部電極２７’の端２７ａ’から、自由磁化層２６’ と上部電極２７’とが接する部分の内部に向かって、ある程度の酸素が拡散する。従って、酸素の拡散を少なくする必要がある場合には、実施の第１形態の磁性メモリの製造方法が使用されることが好ましい。上部電極２７’の大きさが大きく、端２７ａ’からの酸素の拡散が問題にならない場合には、工程が少ないという観点から、実施の第２形態の磁性メモリの製造方法が使用されることが好ましい。
【００７０】
更に、本実施の形態の磁性メモリの製造方法は、実施の第１形態の磁性メモリの製造方法と同様に、第１磁性体膜２４及び第２磁性体膜２６がイオンミリングによりエッチングされる前に、レジストパターン２９及びレジストパターン３２が除去される。レジストパターン２９及びレジストパターン３２の側面に、第１磁性体膜２４及び第２磁性体膜２６を構成する材料がスパッタリングされて、堆積することがない。これにより、ＭＲＡＭの形状不良の発生が防がれる。
【００７１】
更に、本実施の形態の磁性メモリの製造方法は、実施の第１形態の磁性メモリの製造方法と同様に、固定磁化層２４’の端２４ａ’が、自由磁化層２６’の端から離れて形成され、エッチングの際のダメージによるＴＭＲセルの特性の劣化が防がれる。
【００７２】
なお、ＴＭＲセルを形成する実施の第２形態の磁性メモリの製造方法において、絶縁膜２５の代わりに、銅のような反磁性体である導電体からなる非磁性膜を形成することによって、本実施の形態の磁性メモリの製造方法は、ＧＭＲセルの形成に適用可能である。
【００７３】
更に、本実施の形態は、発明の趣旨が維持される限り、変更されることが可能である。例えば、シリコン酸化膜２２の代わりに、酸化窒化シリコン膜（ＳｉＯＮのような他の絶縁体が使用されることが可能である。更に、アルミ膜２３の代わりに、銅、窒化チタンのような他の導電体で形成された膜が使用されることが可能である。更に、ハードマスクとなる窒化チタン膜２７は、アルミ、タンタルのような導電体である他の材料で形成された膜に置換されることが可能である。
【００７４】
【発明の効果】
本発明により、メモリセルに含まれる強磁性体膜の酸化を抑制しながら、ＭＲＡＭのメモリセルを形成する技術が提供される。
【００７５】
また、本発明により、強磁性体膜をイオンミリングにより加工する際にマスクの側面に形成される側壁によって、ＭＲＡＭの形状不良が発生することを防ぐ技術が提供される。
【００７６】
また、本発明により、強磁性体膜をエッチングする際に強磁性体膜に導入されるダメージが、ＭＲＡＭのメモリセルの特性に悪影響を及ぼすことを防止する技術が提供される。
【図面の簡単な説明】
【図１】図１は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図２】図２は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図３】図３は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図４】図４は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図５】図５は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図６】図６は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図７】図７は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図８】図８は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図９】図９は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図１０】図１０は、磁性メモリの典型的な製造方法を示す断面図である。
【図１１】図１１は、磁性メモリの典型的な製造方法を示す断面図である。
【図１２】図１２は、磁性メモリの典型的な製造方法を示す断面図である。
【図１３】図１３は、磁性メモリの典型的な製造方法を示す断面図である。
【符号の説明】
１、２１：基板
２、２２：シリコン酸化膜
３、２３：アルミ膜
３’、２３’：下部電極
４、２４：第１磁性体膜
４’、２４’：固定磁化層
５、２５：絶縁膜
５’、２５’：絶縁層
６、２６：第２磁性体膜
６’、２６’：自由磁化層
７、２７：窒化チタン膜
７’、２７’：上部電極
８：シリコン酸化膜
８’：シリコン酸化膜パターン
９、２９：レジストパターン
１０、３０：側壁
１１、３１：シリコン酸化膜
１１’、３１：シリコン酸化膜パターン
１２、３２：レジストパターン
１３、３３：シリコン酸化膜
１４、３４：レジストパターン
１５、３５：コンタクトホール
１６、３６：配線層
【発明の属する技術分野】
本発明は、磁性メモリ及びその製造方法に関する。本発明は、特に、金属強磁性体が有する自発磁化を利用して不揮発的にデータを記憶する磁性メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発的にデータを保存する半導体メモリの一として磁性メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、「ＭＲＡＭ」という。）の開発が進められている。ＭＲＡＭには、強磁性体膜が集積化されている。強磁性体が有する自発磁化の向きが”１”又は”０”に対応付けられ、ＭＲＡＭではデジタルデータが不揮発的に保存される。
【０００３】
ＭＲＡＭのデータの読出しには、強磁性体が示す磁気抵抗効果が利用される。巨大磁気抵抗効果（ＧＭＲ）を利用するＭＲＡＭと、トンネル磁気抵抗効果（ＴＭＲ）を利用するＭＲＡＭとの２種類のＭＲＡＭが知られている。以下では、ＧＭＲを利用するＭＲＡＭのメモリセルをＧＭＲセルと記載し、ＴＭＲを利用するＭＲＡＭのメモリセルをＴＭＲセルと記載する。
【０００４】
ＭＲＡＭのメモリセルを形成するためには、金属強磁性体膜を加工する必要がある。金属強磁性体を化学的ドライエッチングによって加工することは現状では困難であり、金属強磁性体は、一般に、イオンミリングによって加工される。
【０００５】
図１０〜図１２は、典型的なＴＭＲセルの形成方法を示す。まず、図１０（ａ）に示されているように、基板１０１の上面にシリコン酸化膜１０２、アルミ膜１０３、第１磁性体膜１０４、絶縁膜１０５、及び第２磁性体膜１０６が、順次に形成される。続いて、図１０（ｂ）に示されているように、第２強磁性体膜１０６の上面に、レジストパターン１０７が形成される。続いて、レジストパターン１０７をマスクとして、第２磁性体膜１０６と絶縁膜１０５と第１磁性体膜１０４とアルミ膜１０３とが、イオンミリングにより、順次にエッチングされる。このエッチングにより、図１０（ｃ）に示されているように、ＴＭＲセルの下部電極１０３’と固定磁化層１０４’とが形成される。更に、Ｏ２プラズマ中でレジストパターン１０７がアッシングされ、レジストパターン１０７が除去される。
【０００６】
続いて、図１１（ａ）に示されているように、第２磁性体膜１０６の上面に、レジストパターン１０８が形成される。更に、レジストパターン１０８をマスクとして第２磁性体膜１０６と絶縁膜１０５とがイオンミリングによりエッチングされ、図１１（ｂ）に示されているように、ＴＭＲセルの絶縁層１０５’と自由磁化層１０６’が形成される。更に、Ｏ２プラズマ中でレジストパターン１０８がアッシングされ、レジストパターン１０８が除去される。続いて、図１１（ｃ）に示されているように、基板１０１の上面側の全体に絶縁膜であるシリコン酸化膜１０９が形成される。
【０００７】
続いて、図１２（ａ）に示されているように、コンタクトホールを形成するためのレジストパターン１１０が形成される。続いて、図１２（ｂ）に示されているように、レジストパターン１１０をマスクとして、シリコン酸化膜１０９がエッチングされ、自由磁化層１０６’に到達するコンタクトホール１１１が形成される。更に、図１２（ｃ）に示されているように、アルミのような導電体により、自由磁化層１０６’に電気的に接続される配線層１１２が形成され、ＴＭＲセルの形成が完了する。
【０００８】
このような形成方法では、図１３に示されているように、下記の２つの問題点が発生する。第１に、固定磁化層１０４’と自由磁化層１０６’との表面に、それぞれ、酸化層１０４ａ’と酸化層１０６ａ’とが形成される。図１０（ｃ）に示されているように、第２強磁性体膜１０６の表面は、レジストパターン１０７を除去する際にＯ２プラズマに曝される。従って、第２強磁性体膜１０６の表面は、酸化され、自由磁化層１０６’の表面には、酸化層１０６ａ’が形成される。同様に、図１１（ｂ）に示されているように、固定磁化層１０４’の表面は、レジストパターン１０８を除去する際にＯ２プラズマに曝される。従って、固定磁化層１０４’の表面には、酸化層１０４ａ’が形成される。
【０００９】
このような、固定磁化層１０４’及び自由磁化層１０６’の表面の酸化は、形成されたＴＭＲセルの特性の劣化を引き起こし、好ましくない。
【００１０】
第２に、図１３に示されているように、自由磁化層１０６’、固定磁化層１０４’の側面には、基板１０１に垂直に突出する側壁１１３及び側壁１１４が形成される。固定磁化層１０４’の側面にある側壁１１３は、図１０（ｂ）、（ｃ）に示されている、イオンミリングによるエッチングの際に形成される。イオンミリングによるエッチングの際には、第２強磁性体膜１０６、絶縁膜１０５、第１強磁性体膜１０４、及びアルミ膜１０３を構成する物質が、スパッタリングされてレジストパターン１０７の側面に付着する。その付着物は、レジストパターン１０７がアッシングにより除去されても、除去されずに残る。その付着物が、側壁１１３になる。同様に、自由磁化層１０６’の側面にある側壁１１４は、図１１（ａ）、（ｂ）に示されている、イオンミリングによるエッチングの際に形成される。このエッチングの際には、第２強磁性体膜１０６、絶縁膜１０５を構成する物質が、スパッタリングされてレジストパターン１０８の側面に付着する。その付着物は、レジストパターン１０８がアッシングにより除去されても、除去されずに残る。その付着物が、側壁１１４になる。側壁１１３及び側壁１１４の高さは、レジストパターン１０７、１０８の厚さ程度になり、典型的には、約１μｍである。約１μｍの高さがある側壁１１３及び側壁１１４は、不安定であり倒れやすい。
【００１１】
このような側壁１１３と側壁１１４との形成は、ＭＲＡＭの形状不良につながり、好ましくない。側壁１１３と側壁１１４との形成は、層間絶縁膜１０９の被覆性を乏しくする。更に、直立する側壁１１３と側壁１１４とが倒れると、層間絶縁膜１０９の形状が異常になる。これらは、ＭＲＡＭの配線の断線及び短絡を引き起こし、ＭＲＡＭの動作不良につながる。
【００１２】
メモリセルに含まれる強磁性体膜の酸化を防ぎながら、ＭＲＡＭのメモリセルを形成する技術が提供されることが望まれる。
【００１３】
更に、強磁性体膜をイオンミリングにより加工する際にマスクの側面に形成される側壁により、ＭＲＡＭの動作不良が引き起こされないＭＲＡＭの製造技術が提供されることが望まれる。
【００１４】
なお、本願に係る発明に関連し得る技術として、磁性体を加工する技術が公開特許公報（特開２０００−３３９６２２）に開示されている。公知のその加工技術では、アルミナで形成された非磁性層が磁性体膜の上面に形成される。その非磁性層をマスクとして磁性体膜がイオンミリングによりエッチングされる。
【００１５】
しかし、公開特許公報（特開２０００−３３９６２２）には、金属強磁性体の表面が酸化されるという前述の課題は開示されていない。公知のその加工技術は、薄膜磁気ヘッドの磁極形成方法である。薄膜磁気ヘッドの磁性膜は、ＭＲＡＭで使用される強磁性体膜よりも極めて厚い。そのため、磁性膜の表面が酸化されることは、薄膜磁気ヘッドでは、大きな問題にはならない。一方、極めて薄い金属強磁性体で形成されるＭＲＡＭのメモリセルでは、強磁性体膜の表面が酸化されることは、メモリの信頼性を左右する問題になり得る。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、メモリセルに含まれる強磁性体膜の酸化を抑制しながら、ＭＲＡＭのメモリセルを形成する技術を提供することにある。
【００１７】
本発明の他の目的は、強磁性体膜をイオンミリングにより加工する際にマスクの側面に形成される側壁によって、ＭＲＡＭの形状不良が発生することを防ぐ技術を提供することにある。
【００１８】
本発明の更に他の目的は、強磁性体膜をエッチングする際に強磁性体膜に導入されるダメージが、ＭＲＡＭのメモリセルの特性に悪影響を及ぼすことを防止する技術を提供することにある。
【００１９】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００２０】
本発明による磁性メモリの製造方法は、磁性体膜（６、２６）を含む磁性メモリの製造方法である。本発明による磁性メモリの製造方法は、ハードマスク（７’、８’、２７’）をマスクとして使用することにより磁性体膜（６、２６）をパターニングすることを特徴とする。ここで、ハードマスク（７’、８’、２７’）とは、レジスト（フォトレジスト）のように、現像、露光といった現象を示す膜ではなく、酸化膜、窒化膜、及び金属等からなる膜をいう。
【００２１】
本発明による磁性メモリの製造方法は、
金属強磁性体により磁性体膜（６、２６）を基板（１、２１）の上面側に形成することと、
無機物により磁性体膜（６、２６）の上面を被覆する無機物膜（７、８、２７）を形成することと、
無機物膜（７、８、２７）の上面に、レジストによりレジストパターン（９、２９）を形成することと、
レジストパターン（９、２９）をマスクとして無機物膜（７、８、２７）をエッチングし、マスクパターン（７’、８’、２７’）を形成することと、
レジストパターン（９、２９）を除去することと、レジストパターン（９、２９）が除去された後、マスクパターン（７’、８’、２７’）をマスクとして磁性体膜（６、２６）をエッチングして磁性体層（６’、２６’）を形成することとを備えている。
磁性体層（６’、２６’）とマスクパターン（７’、８’、２７’）とが接触する接触部分は、レジストパターン（９、２９）の除去の際に露出されず、その接触部分は酸化されにくい。更に、磁性体膜（６、２６）のエッチングの際に、レジストパターン（９、２９）は除去されており、レジストパターン（９、２９）の側面に、磁性体膜（６、２６）を構成する材料が堆積することがない。レジストパターン（９、２９）の側面に堆積物が堆積して、基板（１、２１）から突出する側壁が形成されることがない。これにより、ＭＲＡＭの形状不良が発生することが防がれる。
【００２２】
このとき、マスクパターン（７’、８’）は、磁性体膜（６）に接続され、且つ、導電体で形成されている導電体パターン（７’）を含むことが好ましい。導電体パターン（７’）は、磁性体膜（６）に接続する電極として使用可能であり、ＭＲＡＭのメモリセルの一部として使用可能である。
【００２３】
このとき、当該磁性メモリの製造方法は、
更に、マスクパターン（７’、８’、２７’）と磁性体層（６’、２６’）との側面に側壁（１０）を形成することを備え、
その側壁（１０）を形成することは、磁性体膜（６、２６）をエッチングするときに磁性体膜（６、２６）を構成する材料をその側面に付着して、側壁（１０）を形成することを含むことが好ましい。これにより、磁性体層（６’、２６’）の側面は側壁（１０）に被覆され、酸化されにくくなる。
【００２４】
本発明による磁性メモリの製造方法は、
金属磁性体により磁性体膜（６）を基板（１）の上面側に形成することと、
磁性体膜（６）の上面に無機物により第１膜（７）を形成することと、
第１膜（７）の上面に、他の無機物により第２膜（８）を形成することと、
第２膜（８）の上面に、レジストパターン（９）を形成することと、
レジストパターン（９）をマスクとして第２膜（８）をエッチングし、第１パターン（８’）を形成することと、
第２膜（８）をエッチングした後、レジストパターン（９）を除去することと、
レジストパターン（９’）を除去した後、第１パターン（８’）をマスクとして第１膜（７）をエッチングして第２パターン（７’）を形成することと、
第１及び第２パターン（７’、８’）をマスクとして、磁性体膜（６）をエッチングして、磁性体層（６’）を形成することとを備えている。
磁性体膜（６）は、レジストパターン（９）の除去の際に第１膜（７）に被覆され、磁性体膜（６）の表面はレジストパターン（９）の除去の際に酸化されにくい。
【００２５】
更に、第１及び第２パターン（７’、８’）と磁性体層（６’）との側面に側壁（１０）を形成することを備え、側壁（１０）を形成することは、磁性体膜（６）をエッチングするときに磁性体膜（６）を構成する材料をその側面に付着して、側壁（１０）を形成することを含むことが好ましい。
【００２６】
本発明による磁性メモリの製造方法は、金属磁性体により、第１磁性体膜（４）を基板（１）の上面側に形成することと、
第１磁性体膜（４）の上面に、中間膜（５）を形成することと、
中間膜（５）の上面に、金属磁性体により、第２磁性体膜（６）を形成することと、
第２磁性体膜（６）の上面に、無機物により第１膜（７）を形成することと、
第１膜（７）の上面に、他の無機物により第２膜（８）を形成することと、
第２膜（８）の上面に、レジストパターン（９）を形成することと、
レジストパターン（９）をマスクとして、第２膜（８）をエッチングし、第１パターン（８’）を形成することと、
第２膜（８）をエッチングした後、レジストパターン（９）を除去することと、
レジストパターン（９）を除去した後、第１パターン（８’）をマスクとして第１膜（７）をエッチングし、第２パターン（７’）を形成することと、
第１及び第２パターン（７’、８’）をマスクとして、第２磁性体膜（６）をエッチングし、第１磁性体層（６’）を形成することと、
第１磁性体層（６’）の上面の全体を被覆する第３パターン（１１’）を形成することと、
第３パターン（１１’）をマスクとして、第１磁性体膜（４）をエッチングし、第２磁性体層（４’）を形成することとを備えている。このとき、第２磁性体層（４’）の端は、第１磁性体層（６’）の端から基板（１）の表面と平行な方向に離れて形成される。
第２磁性体膜（６）は、レジストパターン（９）の除去の際に第１膜（７）に被覆され、第２磁性体膜（６）の表面はレジストパターン（９）の除去の際に酸化されにくい。
更に、第１磁性体膜（４）をエッチングすることにより第２磁性体層（４’）の端の近傍に導入されるダメージが磁性メモリの動作に影響しにくい。第１磁性体膜（４）をエッチングする際、第１磁性体層（６’）の端の近傍は、エッチングによりダメージを受けやすい。このとき、第１磁性体層（６’）の端が第１磁性体層（６’）の端から基板（１）の表面と平行な方向に離れて形成されることにより、第１磁性体層（６’）の端の近傍は、磁性メモリの動作に関与しない。これにより、エッチングダメージが磁性メモリの動作に影響しにくい。
【００２７】
このとき、本発明による磁性メモリの製造方法は、更に、第１及び第２パターン（７’、８’）と第１磁性体層（６’）との側面に側壁（１０）を形成することを備え、側壁（１０）を形成することは、第２磁性体膜（６）をエッチングするときに第２磁性体膜（６）を構成する材料を側面に付着して、側壁（１０）を形成することを含むことが好ましい。
【００２８】
このとき、中間膜（５）は、絶縁体であることが可能である。当該磁性メモリの製造方法により、ＴＭＲセルが形成されることになる。
【００２９】
また、第１膜（７）は、導電体であることが好ましい。これにより、第２パターン（７’）は、磁性メモリのメモリセルの電極として利用可能である。
【００３０】
このとき、当該磁性メモリの製造方法は、第１パターン（８’）を貫通して第２パターン（７’）に到達するコンタクトホール（１５）を形成する工程と、
前記第２パターン（７’）に電気的に接続する配線層（１６）を形成することとを更に備え、第１膜（８）は、絶縁体であることが好ましい。
【００３１】
このとき、第２膜（８）のエッチングは、第２膜（８）のエッチングが、第１膜（７）の表面で停止するような条件で行われることが好ましい。
【００３２】
本発明による磁性メモリの製造方法は、第１磁性体膜（６）と第２磁性体膜（８）とを含むメモリセルを備えた磁性メモリの製造方法である。本発明による磁性メモリの製造方法は、第１マスク（７’、８’、２７’）を使用することにより前記第１磁性体膜（６）をパターニングし、その後、第１マスク（７’、８’、２７’）よりも幅が広い第２マスク（１１’、３１’）を使用することにより第２磁性体膜（８）をパターンニングすることを特徴とする。
【００３３】
本発明による磁性メモリは、基板（１、２１）と、磁性体層（６’、２６’）と、無機物層（７’、８’）と、側壁（１０、３０）とを備えている。磁性体層（６’、２６’）は、基板（１、２１）の上面側に金属磁性体により形成される。無機物層（７’、８’）は、磁性体層（６’、２６’）の上に、無機物により形成される。側壁（１０、３０）は、磁性体層（６’、２６’）と無機物層（７’、８’、２７’）との側面に形成される。側壁（１０、３０）は、磁性体層（６’、２６’）がエッチングされて形成されたときに、磁性体層（６’、２６’）を構成する材料が、磁性体層（６’、２６’）と無機物層（７’、８’、２７’）との側面に付着することによって形成される。
【００３４】
このとき、無機物層（７’、８’、２７’）は、磁性体層（６’、２６’）の上に形成された導電層（７’、２７’）を含むことが好ましい。
【００３５】
このとき、当該磁性メモリは、更に、配線層（１６）を備え、無機物層（７’、８’）は、導電層（７’）の上に形成された絶縁層（８’）を更に含み、絶縁層（８’）には、絶縁層（８’）の表面から導電層（７’）に到達するコンタクトホール（１５）が形成され、配線層（１６）は、コンタクトホール（１５）を貫通して導電層（７’）に接することが好ましい。
【００３６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による実施の形態の磁性メモリの製造方法を説明する。
【００３７】
実施の第１形態：
図１〜図５は、本発明による実施の第１形態の磁性メモリの製造方法を示す。本実施の形態の磁性メモリの製造方法は、ＴＭＲセルの製造方法である。まず、図１（ａ）に示されているように、基板１の上面に、シリコン酸化膜２、アルミ膜３、第１磁性体膜４、絶縁膜５、第２磁性体膜６、窒化チタン膜７、及びシリコン酸化膜８が、順次に形成される。アルミ膜３の厚さは、約３００Åである。第１磁性体膜４と第２磁性体膜６とは、鉄、ニッケル、コバルト、パーマロイ（ＮｉＦｅ）のような、金属の強磁性体で形成される。絶縁膜５は、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウムのような絶縁体によって形成される。絶縁膜５の厚さは、約１．５ｎｍであり、トンネル電流が流れる程度に極めて薄い。更に、第１磁性体膜４、絶縁膜５及び第２磁性体膜６の厚さの和は、極めて薄く、約３０ｎｍ若しくはそれ以下である。窒化チタン膜７の厚さは、約５００Åである。シリコン酸化膜８の厚さは、約１０００Åである。第１磁性体膜４及び第２磁性体膜６の酸化を防ぐ観点から、アルミ膜３、第１磁性体膜４、絶縁膜５、第２磁性体膜６及び窒化チタン膜７の形成は、大気に曝されずに連続的に行われることが好ましい。
【００３８】
続いて、図１（ｂ）に示されているように、シリコン酸化膜８の上面に、フォトリソグラフィー技術を使用してレジストパターン９が形成される。レジストパターン９は、有機物であるレジストにより形成される。続いて、図１（ｃ）に示されているように、レジストパターン９をマスクとしてシリコン酸化膜８がエッチングされ、シリコン酸化膜パターン８’が形成される。後述されるように、シリコン酸化膜パターン８’は、ハードマスクとして使用される。
【００３９】
シリコン酸化膜８のエッチングは、シリコン酸化膜８のエッチングが窒化チタン膜７の上面で停止するような条件で行われる。より具体的には、シリコン酸化膜８のエッチングは、フッ素系ガスによるドライエッチングによって行われる。これにより、シリコン酸化膜８のエッチングは、窒化チタン膜７の表面で停止する。シリコン酸化膜８のエッチングが窒化チタン膜７の表面で停止することは、窒化チタン膜７が誤って除去されて、第２磁性体膜６の上面が露出されることを防ぐ。
【００４０】
続いて、図２（ａ）に示されているように、Ｏ２プラズマ中でレジストパターン９がアッシングされ、除去される。このとき、第２磁性体膜６の上面は窒化チタン膜７により被覆されており、Ｏ２プラズマに曝されない。これにより、第２磁性体膜６の酸化が防がれる。
【００４１】
続いて、図２（ｂ）に示されているように、窒化チタン膜７が、シリコン酸化膜パターン８’をマスクとしてエッチングされ、上部電極７’が形成される。窒化チタン膜７のエッチングは、反応性イオンエッチング（ＲＩＥ）により行われる。後述されるように、上部電極７’は、メモリセルの上部電極として使用され、更に、第２磁性体膜６をエッチングするためのハードマスクとして使用される。
【００４２】
引き続いて、図２（ｃ）に示されているように、第２磁性体膜６と絶縁膜５とが、シリコン酸化膜パターン８’と上部電極７’とをハードマスクにしてイオンミリングにより順次にエッチングされ、自由磁化層６’と絶縁層５’とが形成される。このエッチングの間、絶縁層５’、自由磁化層６’、上部電極７’及びシリコン酸化膜パターン８’の側面には、絶縁膜５と第２磁性体膜６とを構成する材料がスパッタリングされて堆積し、側壁１０が形成される。側壁１０は、自由磁化層６’の側面を被覆し、自由磁化層６’の側面の酸化を防ぐ。
【００４３】
このとき、絶縁膜５がエッチングされずに残されることも可能である。但し、絶縁膜５は約１．５ｎｍと極めて薄く、実際の工程ではシリコン酸化膜パターン８’と上部電極７’の下方にある部分以外は、イオンミリングによるエッチングによって除去されることになる。
【００４４】
また、窒化チタン膜７と第２磁性体膜６のエッチングは、イオンミリングにより連続的に行われることが可能である。但し、この場合には、窒化チタン膜７を構成される材料が、イオンミリングの間にスパッタリングされて堆積し、側壁１０がより厚く形成される。このため、本実施の形態のように、窒化チタン膜７がＲＩＥによりエッチングされ、第２磁性体膜６が、イオンミリングによりエッチングされることが好ましい。
【００４５】
続いて、図３（ａ）に示されているように、基板１の上面側の全体に、シリコン酸化膜１１が形成される。続いて、図３（ｂ）に示されているように、シリコン酸化膜１１の上面に、フォトリソグラフィー技術によりレジストパターン１２が形成される。レジストパターン１２は、有機物であるレジストにより形成される。レジストパターン１２は、自由磁化層６’及び上部電極７’の全体を被覆するように形成される。続いて、図３（ｃ）に示されているように、レジストパターン１２をマスクにしてシリコン酸化膜１１がエッチングされ、シリコン酸化膜パターン１１’が形成される。第１磁性体膜４のうちレジストパターン１２によって被覆されていない部分が露出される。シリコン酸化膜パターン１１’は、その端１１ａ’が、絶縁層５’の端から離れているように形成される。
【００４６】
続いて、図４（ａ）に示されているように、レジストパターン１２がＯ２プラズマ中でアッシングされ、除去される。このとき、第１磁性体膜４のうちシリコン酸化膜パターン１１’に覆われていない部分の表面は、Ｏ２プラズマに曝されて酸化し、酸化層４ａが形成される。しかし、後述されるように、第１磁性体膜４のうちＯ２プラズマに曝された部分はエッチングにより除去され、第１磁性体膜４の表面の酸化は、ＴＭＲセルの特性の劣化につながらない。
【００４７】
このとき更に、シリコン酸化膜パターン１１’の端１１ａ’が絶縁層５’の端から離れていることにより、ＴＭＲセルの特性の劣化が防がれている。レジストパターン１２がアッシングされている間、シリコン酸化膜パターン１１’の端１１ａ’から、第１磁性体膜４と絶縁層５’とが接している部分に向かって酸素が侵入する。第１磁性体膜４と絶縁層５’とが接している部分に酸素が侵入すると、ＴＭＲセルの特性が劣化する。しかし、シリコン酸化膜パターン１１’の端１１ａ’が、絶縁層５’の端から離れているため、第１磁性体膜４と絶縁層５’とが接している部分への酸素の侵入が防がれ、ＴＭＲセルの特性の劣化が防がれる。
【００４８】
続いて、図４（ｂ）に示されているように、シリコン酸化膜パターン１１’をマスクとして第１磁性体膜４とアルミ膜３とが順次にエッチングされ、固定磁化層４’と下部電極３’とが形成される。第１磁性体膜４及びアルミ膜３のエッチングは、イオンミリングにより行われる。このとき、固定磁化層４’の端４ａ’は、自由磁化層６’の端から基板１の表面の平行な方向にずれて形成される。これにより、エッチングにより固定磁化層４’の端４ａ’の近傍に導入されるダメージがＴＭＲセルの特性の劣化を引き起こすことが防がれる。なぜなら、固定磁化層４’の端４ａ’が自由磁化層６’の端から離れており、固定磁化層４’のうちのエッチングによりダメージを受けた部分は、ＴＭＲセルの動作に使用されないからである。従って、固定磁化層４’の端４ａ’の近傍が、エッチングの際にダメージを受けることによるＴＭＲセルの特性の劣化が防がれる。
【００４９】
続いて、図４（ｃ）に示されているように、基板１の上面側の全体に酸化シリコンが堆積され、シリコン酸化膜１３が形成される。シリコン酸化膜１３の厚さは、約４０００Åである。前述のシリコン酸化膜パターン８’とシリコン酸化膜パターン１１’とは、シリコン酸化膜１３に一体化する。シリコン酸化膜パターン８’とシリコン酸化膜パターン１１’とは、図４（ｃ）には図示されない。
【００５０】
続いて、図５（ａ）に示されているように、シリコン酸化膜１３の上面に、レジストパターン１４がフォトリソグラフィー技術により形成される。続いて、図５（ｂ）に示されているように、レジストパターン１４をマスクとしてシリコン酸化膜１３がエッチングされ、上部電極７’に到達するコンタクトホール１５が形成される。更に、レジストパターン１４がアッシングにより除去される。続いて、図５（ｃ）に示されているように、アルミのような導電体により配線層１６が形成される。配線層１６は、コンタクトホール１５を貫通して上部電極７’に接続される。以上の工程により、ＴＭＲセルの形成が完了する。
【００５１】
実施の第１形態の磁性メモリの製造方法では、図２（ａ）に示されているように、レジストパターン９のＯ２プラズマによるアッシングの際に、第２磁性体膜６が窒化チタン膜７により被覆され、第２磁性体膜６の表面がＯ２プラズマにより酸化することが防がれている。これにより、第２磁性体膜６の酸化によりＴＭＲセルの特性が劣化することが防がれる。
【００５２】
更に、本実施の形態の磁性メモリの製造方法では、第１磁性体膜４及び第２磁性体膜６がイオンミリングによりエッチングされる前に、レジストパターン９及びレジストパターン１２が除去される。レジストパターン９及びレジストパターン１２の側面に第１磁性体膜４及び第２磁性体膜６を構成する材料がスパッタリングされて、堆積することがない。第１磁性体膜４及び第２磁性体膜６を構成する材料は、上部電極７’、シリコン酸化膜パターン８’及びシリコン酸化膜パターン１１’の側面に堆積される。しかし、上部電極７’、シリコン酸化膜パターン８’及びシリコン酸化膜パターン１１’はそのままＴＭＲセルの一部として使用され、第１磁性体膜４及び第２磁性体膜６を構成する材料が堆積された側壁が、単独で、突出した形状に形成されることがない。イオンミリングにより形成される側壁は、上部電極７’、シリコン酸化膜パターン８’及びシリコン酸化膜パターン１１’により支持され、その形状は安定である。これにより、ＭＲＡＭの形状不良が防がれている。
【００５３】
更に、本実施の形態の磁性メモリの製造方法では、ハードマスクとして使用されるシリコン酸化膜パターン８’と上部電極７’との厚さの和は、約１５００Åであり、レジストマスクを使用してイオンミリングを行うために必要なレジストマスクの厚さ（約１μｍ）よりも薄い。更に、ハードマスクであるシリコン酸化膜パターン８’と上部電極７’とは除去されずにそのまま残され、磁性メモリの一部を構成する。これにより、ＭＲＡＭの形状不良の発生が防がれている。
【００５４】
更に、本実施の形態の磁性メモリの製造方法では、固定磁化層４’の端４ａ’が自由磁化層６’の端から基板１の表面に水平な方向にずれて形成され、エッチングの際のダメージによるＴＭＲセルの特性の劣化が防がれている。
【００５５】
なお、ＴＭＲセルを形成する本実施の形態の磁性メモリの製造方法において、絶縁膜５の代わりに、銅のような反磁性体である導電体からなる非磁性膜が形成されることによって、本実施の形態の磁性メモリの製造方法は、ＧＭＲセルの形成に適用可能である。
【００５６】
更に、本実施の形態は、発明の趣旨が維持される限り、変更されることが可能である。例えば、シリコン酸化膜２の代わりに、酸化窒化シリコン膜（ＳｉＯＮのような他の絶縁体が使用されることが可能である。更に、アルミ膜３の代わりに、銅、窒化チタンのような他の導電体で形成された膜が使用されることが可能である。
【００５７】
更に、ハードマスクとなる窒化チタン膜７とシリコン酸化膜８とは、他の材料で形成された膜に置換されることが可能である。窒化チタン膜７の代わりにアルミ、タンタルのような導電体で形成された膜が使用されることが可能である。更に、シリコン酸化膜８の代わりに、エッチングの際に窒化チタン膜７に対する選択比が得られる他の材料で形成された膜が使用されることが可能である。より具体的には、シリコン酸化膜８の代わりに、窒化シリコン、ポリシリコン、他の金属で形成された膜が使用されることが可能である。但し、コンタクトホール１５の形成を容易にする点で、本実施の形態のように、シリコン酸化膜８は、シリコン酸化膜１１、シリコン酸化膜１３と同一の材料で形成されていることが好ましい。
【００５８】
実施の第２形態：
図６〜図９は、本発明の実施の第２形態の磁性メモリの製造方法を示す。実施の第２形態の磁性メモリの製造方法は、上部電極になる窒化チタン膜の上面に、シリコン酸化膜が形成されない点で、実施の第１形態の磁性メモリの製造方法と異なる。
【００５９】
まず、図６（ａ）に示されているように、基板２１の上面に、シリコン酸化膜２２、アルミ膜２３、第１磁性体膜２４、絶縁膜２５、第２磁性体膜２６、及び窒化チタン膜２７が、順次に形成される。第１磁性体膜２４と第２磁性体膜２６とは、鉄、ニッケル、コバルト、パーマロイ（ＮｉＦｅ）のような、金属の強磁性体で形成される。絶縁膜２５は、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウムのような絶縁体によって形成される。第１磁性体膜２４、絶縁膜２５及び第２磁性体膜２６の厚さの和は、極めて薄く、３０ｎｍ若しくはそれ以下である。第１磁性体膜２４及び第２磁性体膜２６の酸化を防ぐ観点から、アルミ膜２３、第１磁性体膜２４、絶縁膜２５、第２磁性体膜２６及び窒化チタン膜２７の形成は、大気に曝されずに連続的に行われることが好ましい。
【００６０】
続いて、図６（ｂ）に示されているように、窒化チタン膜２７の上面に、フォトリソグラフィー技術を使用してレジストパターン２９が形成される。続いて、図６（ｃ）に示されているように、窒化チタン膜２７がエッチングされ、上部電極２７’が形成される。
【００６１】
続いて、図６（ｄ）に示されているように、Ｏ２プラズマ中でレジストパターン２９がアッシングされ、除去される。このとき、第２磁性体膜２６の表面のうち、上部電極２７’に接する部分は直接にＯ２プラズマに曝されない。即ち、第２磁性体膜２６のうち、ＴＭＲセルの動作に関係する部分は、酸化されない。
【００６２】
続いて、図７（ａ）に示されているように、第２磁性体膜２６と絶縁膜２５とが、上部電極２７’をマスクにしてイオンミリングにより順次にエッチングされ、自由磁化層２６’と絶縁層２５’とが形成される。このエッチングの間、絶縁層２５’、自由磁化層２６’、上部電極２７’の側面には、絶縁膜２５と第２磁性体膜２６とを構成する材料がスパッタリングされて堆積し、側壁３０が形成される。側壁３０は、自由磁化層２６’の側面を被覆し、自由磁化層２６’の側面の酸化を防ぐ。
【００６３】
続いて、図７（ｂ）に示されているように、基板２１の上面側の全体に、シリコン酸化膜３１が形成される。続いて、図７（ｃ）に示されているように、シリコン酸化膜３１の上面に、フォトリソグラフィー技術によりレジストパターン３２が形成される。レジストパターン３２は、自由磁化層２６’及び上部電極２７’の全体を被覆するように形成される。続いて、図７（ｄ）に示されているように、レジストパターン３２をマスクにしてシリコン酸化膜３１がエッチングされ、シリコン酸化膜パターン３１’が形成される。第１磁性体膜２４のうちレジストパターン３２によって被覆されていない部分が露出される。シリコン酸化膜パターン３１’は、その端３１ａ’が、絶縁層２５’の端から離れるように形成される。
【００６４】
続いて、図８（ａ）に示されているように、レジストパターン３２がＯ２プラズマ中でアッシングされ、除去される。このとき、第１磁性体膜２４の表面は、Ｏ２プラズマに曝されて酸化する。しかし、後述されるように、第１磁性体膜２４のうちＯ２プラズマに曝された部分はエッチングにより除去され、第１磁性体膜２４の表面の酸化は、ＴＭＲセルの特性の劣化につながらない。
【００６５】
このとき、実施の第１形態と同様に、シリコン酸化膜パターン３１’の端３１ａ’は自由磁化層２６’の端から離れており、第１磁性体膜２４と絶縁層２５’とが接している部分が酸化されることによるＴＭＲセルの特性の劣化が防止されている。
【００６６】
続いて、図８（ｂ）に示されているように、シリコン酸化膜パターン３１’をマスクとして第１磁性体膜２４とアルミ膜２３とが順次にエッチングされ、固定磁化層２４’と下部電極２３’とが形成される。第１磁性体膜２４及びアルミ膜３のエッチングは、イオンミリングにより行われる。このとき、固定磁化層２４’の端２４ａ’は、自由磁化層２６’の端から基板２１の表面の平行な方向にずれて形成される。これにより、実施の第１形態と同様に、固定磁化層２４’の端２４ａ’の近傍が、エッチングの際にダメージを受けることによるＴＭＲセルの特性の劣化が防がれる。
【００６７】
続いて、図８（ｃ）に示されているように、基板２１の上面側の全体に酸化シリコンが堆積され、シリコン酸化膜３３が形成される。前述のシリコン酸化膜パターン３１’は、シリコン酸化膜３３に一体化する。シリコン酸化膜パターン３１’は、図８（ｃ）には図示されない。
【００６８】
続いて、図９（ａ）に示されているように、シリコン酸化膜３３の上面に、レジストパターン３４がフォトリソグラフィー技術により形成される。続いて、図５（ｂ）に示されているように、レジストパターン３４をマスクとしてシリコン酸化膜３３がエッチングされ、上部電極２７’に到達するコンタクトホール３５が形成される。更に、第１磁性体膜２４がアッシングにより除去される。続いて、図５（ｃ）に示されているように、アルミのような導電体により配線層３６が形成される。配線層３６は、コンタクトホール３５を貫通して上部電極２７’に接続される。以上の工程により、ＴＭＲセルの形成が完了する。
【００６９】
本実施の形態の磁性メモリの製造方法は、自由磁化層２６’のうち、上部電極２７’に接する部分は直接にＯ２プラズマに曝されない。従って、自由磁化層２６’ と上部電極２７’とが接する部分が酸化されることによるＴＭＲセルの特性の劣化が防がれる。但し、実施の第２形態の半導体装置の製造方法は、図６（ｄ）に示されているように、上部電極２７’の端２７ａ’から、自由磁化層２６’ と上部電極２７’とが接する部分の内部に向かって、ある程度の酸素が拡散する。従って、酸素の拡散を少なくする必要がある場合には、実施の第１形態の磁性メモリの製造方法が使用されることが好ましい。上部電極２７’の大きさが大きく、端２７ａ’からの酸素の拡散が問題にならない場合には、工程が少ないという観点から、実施の第２形態の磁性メモリの製造方法が使用されることが好ましい。
【００７０】
更に、本実施の形態の磁性メモリの製造方法は、実施の第１形態の磁性メモリの製造方法と同様に、第１磁性体膜２４及び第２磁性体膜２６がイオンミリングによりエッチングされる前に、レジストパターン２９及びレジストパターン３２が除去される。レジストパターン２９及びレジストパターン３２の側面に、第１磁性体膜２４及び第２磁性体膜２６を構成する材料がスパッタリングされて、堆積することがない。これにより、ＭＲＡＭの形状不良の発生が防がれる。
【００７１】
更に、本実施の形態の磁性メモリの製造方法は、実施の第１形態の磁性メモリの製造方法と同様に、固定磁化層２４’の端２４ａ’が、自由磁化層２６’の端から離れて形成され、エッチングの際のダメージによるＴＭＲセルの特性の劣化が防がれる。
【００７２】
なお、ＴＭＲセルを形成する実施の第２形態の磁性メモリの製造方法において、絶縁膜２５の代わりに、銅のような反磁性体である導電体からなる非磁性膜を形成することによって、本実施の形態の磁性メモリの製造方法は、ＧＭＲセルの形成に適用可能である。
【００７３】
更に、本実施の形態は、発明の趣旨が維持される限り、変更されることが可能である。例えば、シリコン酸化膜２２の代わりに、酸化窒化シリコン膜（ＳｉＯＮのような他の絶縁体が使用されることが可能である。更に、アルミ膜２３の代わりに、銅、窒化チタンのような他の導電体で形成された膜が使用されることが可能である。更に、ハードマスクとなる窒化チタン膜２７は、アルミ、タンタルのような導電体である他の材料で形成された膜に置換されることが可能である。
【００７４】
【発明の効果】
本発明により、メモリセルに含まれる強磁性体膜の酸化を抑制しながら、ＭＲＡＭのメモリセルを形成する技術が提供される。
【００７５】
また、本発明により、強磁性体膜をイオンミリングにより加工する際にマスクの側面に形成される側壁によって、ＭＲＡＭの形状不良が発生することを防ぐ技術が提供される。
【００７６】
また、本発明により、強磁性体膜をエッチングする際に強磁性体膜に導入されるダメージが、ＭＲＡＭのメモリセルの特性に悪影響を及ぼすことを防止する技術が提供される。
【図面の簡単な説明】
【図１】図１は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図２】図２は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図３】図３は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図４】図４は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図５】図５は、実施の第１形態の磁性メモリの製造方法を示す断面図である。
【図６】図６は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図７】図７は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図８】図８は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図９】図９は、実施の第２形態の磁性メモリの製造方法を示す断面図である。
【図１０】図１０は、磁性メモリの典型的な製造方法を示す断面図である。
【図１１】図１１は、磁性メモリの典型的な製造方法を示す断面図である。
【図１２】図１２は、磁性メモリの典型的な製造方法を示す断面図である。
【図１３】図１３は、磁性メモリの典型的な製造方法を示す断面図である。
【符号の説明】
１、２１：基板
２、２２：シリコン酸化膜
３、２３：アルミ膜
３’、２３’：下部電極
４、２４：第１磁性体膜
４’、２４’：固定磁化層
５、２５：絶縁膜
５’、２５’：絶縁層
６、２６：第２磁性体膜
６’、２６’：自由磁化層
７、２７：窒化チタン膜
７’、２７’：上部電極
８：シリコン酸化膜
８’：シリコン酸化膜パターン
９、２９：レジストパターン
１０、３０：側壁
１１、３１：シリコン酸化膜
１１’、３１：シリコン酸化膜パターン
１２、３２：レジストパターン
１３、３３：シリコン酸化膜
１４、３４：レジストパターン
１５、３５：コンタクトホール
１６、３６：配線層
Claims (6)
- 磁性体膜を基板の上面側に形成することと、
前記磁性体膜の上面に、導電体である無機物により第１膜を形成することと、
前記第１膜の上面に、絶縁体である他の無機物により第２膜を形成することと、
前記第２膜の上面に、レジストパターンを形成することと
前記レジストパターンをマスクとして前記第２膜をエッチングし、第１パターンを形成することと、
前記第２膜をエッチングした後、前記レジストパターンを除去することと、
前記レジストパターンを除去した後、前記第１パターンをマスクとして前記第１膜をエッチングして第２パターンを形成することと、
前記第１パターンと前記第２パターンとをマスクとして、前記磁性体膜をエッチングして、磁性体層を形成することと、
前記第１パターンを貫通して前記第２パターンに到達するコンタクトホールを形成することと、
前記コンタクトホールを介して前記第２パターンに電気的に接続する配線層を形成すること
とを備える
磁性メモリの製造方法。 - 請求項１に記載の磁性メモリの製造方法において、
前記磁性体膜をエッチングするときに前記磁性体膜を構成する材料を付着して、前記第１パターンと前記第２パターンと前記磁性体層との側面に側壁を形成することを備える
磁性メモリの製造方法。 - 第１磁性体膜を基板の上面側に形成することと、
前記第１磁性体膜の上面に、中間膜を形成することと、
前記中間膜の上面に、第２磁性体膜を形成することと、
前記第２磁性体膜の上面に、導電体である無機物により第１膜を形成することと、
前記第１膜の上面に、絶縁体である他の無機物により第２膜を形成することと、
前記第２膜の上面に、レジストパターンを形成することと
前記レジストパターンをマスクとして、前記第２膜をエッチングし、第１パターンを形成することと、
前記第２膜をエッチングした後、前記レジストパターンを除去することと、
前記レジストパターンを除去した後、前記第１パターンをマスクとして前記第１膜をエッチングし、第２パターンを形成することと、
前記第１パターンと前記第２パターンとをマスクとして、前記第２磁性体膜をエッチングし、第１磁性体層を形成することと、
前記第１磁性体層の上面の全体を被覆する第３パターンを形成することと、
前記第３パターンをマスクとして、前記第１磁性体膜をエッチングし、第２磁性体層を形成することと、
前記第１パターンを貫通して前記第２パターンに到達するコンタクトホールを形成することと、
前記コンタクトホールを介して前記第２パターンに電気的に接続する配線層を形成すること
とを備え、
前記第２磁性体層の端は、前記第１磁性体層の端から前記基板の表面と平行な方向に離れて形成される
磁性メモリの製造方法。 - 請求項３に記載の磁性メモリの製造方法において、
更に、前記第１パターンと前記第２パターンと前記第１磁性体層との側面に側壁を形成することを備え、
前記側壁を形成することは、前記第２磁性体膜をエッチングするときに前記第２磁性体膜を構成する材料を前記側面に付着して、前記側壁を形成することを含む
磁性メモリの製造方法。 - 請求項３に記載の磁性メモリの製造方法において、
前記中間膜は、絶縁体である
磁性メモリの製造方法。 - 請求項１から請求項５のいずれか一に記載の磁性メモリの製造方法において、
前記第２膜のエッチングは、前記第２膜のエッチングが、前記第１膜の表面で停止するような条件で行われる
磁性メモリの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001109166A JP5013494B2 (ja) | 2001-04-06 | 2001-04-06 | 磁性メモリの製造方法 |
| EP02007290A EP1248305A3 (en) | 2001-04-06 | 2002-04-02 | Method of forming magnetic memory |
| TW091106927A TW546757B (en) | 2001-04-06 | 2002-04-04 | Method of forming magnetic memory |
| US10/116,634 US6939722B2 (en) | 2001-04-06 | 2002-04-04 | Method of forming magnetic memory |
| KR1020020018808A KR20020079503A (ko) | 2001-04-06 | 2002-04-06 | 자기 메모리 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001109166A JP5013494B2 (ja) | 2001-04-06 | 2001-04-06 | 磁性メモリの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011231943A Division JP2012074710A (ja) | 2011-10-21 | 2011-10-21 | 磁性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002305290A JP2002305290A (ja) | 2002-10-18 |
| JP5013494B2 true JP5013494B2 (ja) | 2012-08-29 |
Family
ID=18961160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001109166A Expired - Fee Related JP5013494B2 (ja) | 2001-04-06 | 2001-04-06 | 磁性メモリの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6939722B2 (ja) |
| EP (1) | EP1248305A3 (ja) |
| JP (1) | JP5013494B2 (ja) |
| KR (1) | KR20020079503A (ja) |
| TW (1) | TW546757B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074710A (ja) * | 2011-10-21 | 2012-04-12 | Renesas Electronics Corp | 磁性メモリの製造方法 |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633497B2 (en) * | 2001-06-22 | 2003-10-14 | Hewlett-Packard Development Company, L.P. | Resistive cross point array of short-tolerant memory cells |
| US6985384B2 (en) * | 2002-10-01 | 2006-01-10 | International Business Machines Corporation | Spacer integration scheme in MRAM technology |
| JP2004128229A (ja) * | 2002-10-02 | 2004-04-22 | Nec Corp | 磁性メモリ及びその製造方法 |
| JP2004235443A (ja) | 2003-01-30 | 2004-08-19 | Renesas Technology Corp | 薄膜磁性体記憶装置およびその製造方法 |
| JP4008857B2 (ja) * | 2003-03-24 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP4775616B2 (ja) * | 2003-05-29 | 2011-09-21 | 日本電気株式会社 | Ｍｒａｍ及びその製造方法 |
| US6806096B1 (en) * | 2003-06-18 | 2004-10-19 | Infineon Technologies Ag | Integration scheme for avoiding plasma damage in MRAM technology |
| KR100939162B1 (ko) * | 2003-06-19 | 2010-01-28 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
| US6783999B1 (en) * | 2003-06-20 | 2004-08-31 | Infineon Technologies Ag | Subtractive stud formation for MRAM manufacturing |
| US6713802B1 (en) * | 2003-06-20 | 2004-03-30 | Infineon Technologies Ag | Magnetic tunnel junction patterning using SiC or SiN |
| KR100487927B1 (ko) * | 2003-07-21 | 2005-05-09 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
| JP4142993B2 (ja) * | 2003-07-23 | 2008-09-03 | 株式会社東芝 | 磁気メモリ装置の製造方法 |
| KR100500455B1 (ko) * | 2003-08-11 | 2005-07-18 | 삼성전자주식회사 | 산화된 버퍼층을 갖는 자기터널 접합 구조체 및 그 제조방법 |
| US6984529B2 (en) * | 2003-09-10 | 2006-01-10 | Infineon Technologies Ag | Fabrication process for a magnetic tunnel junction device |
| US7112454B2 (en) * | 2003-10-14 | 2006-09-26 | Micron Technology, Inc. | System and method for reducing shorting in memory cells |
| US7563381B2 (en) * | 2004-04-30 | 2009-07-21 | Hitachi Global Storage Technologies Netherlands B.V. | High milling resistance write pole fabrication method for perpendicular recording |
| JP4074281B2 (ja) * | 2004-09-14 | 2008-04-09 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| JP2006165031A (ja) * | 2004-12-02 | 2006-06-22 | Ulvac Japan Ltd | トンネル接合素子の製造方法およびその製造装置 |
| US7602032B2 (en) | 2005-04-29 | 2009-10-13 | Altis Semiconductor Snc | Memory having cap structure for magnetoresistive junction and method for structuring the same |
| US20080253165A1 (en) * | 2007-04-10 | 2008-10-16 | Philippe Blanchard | Method of Manufacturing a Memory Device, Memory Device, Cell, Integrated Circuit, Memory Module, and Computing System |
| DE102007035857A1 (de) * | 2007-07-31 | 2009-02-05 | Qimonda Ag | Verfahren zum Herstellen einer Speichervorrichtung, Speichervorrichtung, Zelle, integrierte Schaltung, Speichermodul und Computersystem |
| DE102007061485A1 (de) * | 2007-12-20 | 2009-06-25 | Altis Semiconductor Snc | Verfahren zum Herstellen einer integrierten Schaltung |
| US7799696B2 (en) | 2007-12-20 | 2010-09-21 | Qimonda Ag | Method of manufacturing an integrated circuit |
| US8125040B2 (en) * | 2008-04-18 | 2012-02-28 | Qualcomm Incorporated | Two mask MTJ integration for STT MRAM |
| TW201007885A (en) * | 2008-07-18 | 2010-02-16 | Nec Electronics Corp | Manufacturing method of semiconductor device, and semiconductor device |
| WO2010067585A1 (ja) * | 2008-12-10 | 2010-06-17 | パナソニック株式会社 | 抵抗変化素子およびそれを用いた不揮発性半導体記憶装置 |
| US9368716B2 (en) | 2009-02-02 | 2016-06-14 | Qualcomm Incorporated | Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ |
| JP4672091B2 (ja) * | 2009-04-14 | 2011-04-20 | パナソニック株式会社 | 抵抗変化素子およびその製造方法 |
| JP5058206B2 (ja) * | 2009-04-27 | 2012-10-24 | 株式会社東芝 | 磁気抵抗素子の製造方法 |
| US8455965B2 (en) * | 2009-11-30 | 2013-06-04 | Qualcomm Incorporated | Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions |
| JP5214691B2 (ja) | 2010-09-17 | 2013-06-19 | 株式会社東芝 | 磁気メモリ及びその製造方法 |
| JP5601181B2 (ja) * | 2010-12-02 | 2014-10-08 | 富士通セミコンダクター株式会社 | 磁気抵抗効果素子及びその製造方法 |
| JP5417367B2 (ja) | 2011-03-22 | 2014-02-12 | 株式会社東芝 | 磁気メモリの製造方法 |
| US9082695B2 (en) * | 2011-06-06 | 2015-07-14 | Avalanche Technology, Inc. | Vialess memory structure and method of manufacturing same |
| JP5535161B2 (ja) | 2011-09-20 | 2014-07-02 | 株式会社東芝 | 磁気抵抗効果素子およびその製造方法 |
| US8685756B2 (en) | 2011-09-30 | 2014-04-01 | Everspin Technologies, Inc. | Method for manufacturing and magnetic devices having double tunnel barriers |
| US8748197B2 (en) * | 2012-03-14 | 2014-06-10 | Headway Technologies, Inc. | Reverse partial etching scheme for magnetic device applications |
| JP5514256B2 (ja) * | 2012-05-18 | 2014-06-04 | 株式会社東芝 | 磁気記憶素子及びその製造方法 |
| US8747680B1 (en) | 2012-08-14 | 2014-06-10 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive-based device |
| US9123879B2 (en) | 2013-09-09 | 2015-09-01 | Masahiko Nakayama | Magnetoresistive element and method of manufacturing the same |
| US9368717B2 (en) | 2013-09-10 | 2016-06-14 | Kabushiki Kaisha Toshiba | Magnetoresistive element and method for manufacturing the same |
| US9385304B2 (en) | 2013-09-10 | 2016-07-05 | Kabushiki Kaisha Toshiba | Magnetic memory and method of manufacturing the same |
| US9231196B2 (en) | 2013-09-10 | 2016-01-05 | Kuniaki SUGIURA | Magnetoresistive element and method of manufacturing the same |
| EP3673522B1 (en) | 2017-08-23 | 2022-10-05 | Everspin Technologies, Inc. | Magnetoresistive bit fabrication by multi-step etching |
| KR102368033B1 (ko) | 2017-09-20 | 2022-02-25 | 삼성전자주식회사 | 자기 저항 메모리 소자의 제조 방법 |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3569009B2 (ja) * | 1994-11-17 | 2004-09-22 | 株式会社東芝 | 磁気デバイスの製造方法 |
| KR100413649B1 (ko) * | 1996-01-26 | 2004-04-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의제조방법 |
| US6590750B2 (en) * | 1996-03-18 | 2003-07-08 | International Business Machines Corporation | Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices |
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US5650958A (en) * | 1996-03-18 | 1997-07-22 | International Business Machines Corporation | Magnetic tunnel junctions with controlled magnetic response |
| US5734605A (en) * | 1996-09-10 | 1998-03-31 | Motorola, Inc. | Multi-layer magnetic tunneling junction memory cells |
| US5861328A (en) | 1996-10-07 | 1999-01-19 | Motorola, Inc. | Method of fabricating GMR devices |
| EP0907203A3 (de) * | 1997-09-03 | 2000-07-12 | Siemens Aktiengesellschaft | Strukturierungsverfahren |
| JP3153167B2 (ja) * | 1997-12-12 | 2001-04-03 | 日本電気株式会社 | 強磁性トンネル接合素子の製造方法 |
| US6180444B1 (en) * | 1998-02-18 | 2001-01-30 | International Business Machines Corporation | Semiconductor device having ultra-sharp P-N junction and method of manufacturing the same |
| JPH11274600A (ja) * | 1998-03-20 | 1999-10-08 | Fujitsu Ltd | 磁気抵抗素子の製造方法 |
| JP2002520874A (ja) * | 1998-07-15 | 2002-07-09 | インフィネオン テクノロジース アクチエンゲゼルシャフト | メモリ素子の電気抵抗が情報でありかつ磁場により影響を与えることができるメモリセル装置及びその製造方法 |
| JP2000293823A (ja) * | 1999-04-08 | 2000-10-20 | Nec Corp | 磁気抵抗効果素子およびその製造方法、磁気抵抗効果ヘッド並びに磁気記録再生装置 |
| US6165803A (en) * | 1999-05-17 | 2000-12-26 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
| JP3446720B2 (ja) * | 1999-05-31 | 2003-09-16 | 日本電気株式会社 | 磁気抵抗効果素子、その製造方法、及びそれを用いた磁気記録装置 |
| KR100378414B1 (ko) * | 1999-05-31 | 2003-03-29 | 닛뽕덴끼 가부시끼가이샤 | 자기저항효과소자, 그 제조방법, 및 그것을 사용한 자기기억장치 |
| JP2000339622A (ja) * | 1999-05-31 | 2000-12-08 | Fujitsu Ltd | 薄膜磁気ヘッドの磁極形成方法 |
| US6611405B1 (en) * | 1999-09-16 | 2003-08-26 | Kabushiki Kaisha Toshiba | Magnetoresistive element and magnetic memory device |
| US6391658B1 (en) * | 1999-10-26 | 2002-05-21 | International Business Machines Corporation | Formation of arrays of microelectronic elements |
| US6783635B2 (en) * | 1999-12-09 | 2004-08-31 | International Business Machines Corporation | Spin valve sensor free layer structure with a cobalt based layer that promotes magnetic stability and high magnetoresistance |
| JP3325868B2 (ja) * | 2000-01-18 | 2002-09-17 | ティーディーケイ株式会社 | トンネル磁気抵抗効果素子の製造方法、薄膜磁気ヘッドの製造方法およびメモリ素子の製造方法 |
| US6297983B1 (en) * | 2000-02-29 | 2001-10-02 | Hewlett-Packard Company | Reference layer structure in a magnetic storage cell |
| CN1372688A (zh) * | 2000-03-09 | 2002-10-02 | 皇家菲利浦电子有限公司 | 具有耦合层的磁性装置以及这种装置的制造与操作方法 |
| JP3558951B2 (ja) * | 2000-03-16 | 2004-08-25 | シャープ株式会社 | 磁気メモリ素子及びそれを用いた磁気メモリ |
| US6211090B1 (en) * | 2000-03-21 | 2001-04-03 | Motorola, Inc. | Method of fabricating flux concentrating layer for use with magnetoresistive random access memories |
| JP2001275116A (ja) * | 2000-03-24 | 2001-10-05 | Sharp Corp | 画像処理装置 |
| US6426012B1 (en) * | 2000-08-24 | 2002-07-30 | International Business Machines Corporation | Wet chemical etch process for patterning MRAM magnetic layers |
| JP3995072B2 (ja) * | 2000-11-16 | 2007-10-24 | 富士通株式会社 | Ｃｐｐ構造スピンバルブヘッド |
| US6473279B2 (en) * | 2001-01-04 | 2002-10-29 | International Business Machines Corporation | In-stack single-domain stabilization of free layers for CIP and CPP spin-valve or tunnel-valve read heads |
| US6440753B1 (en) * | 2001-01-24 | 2002-08-27 | Infineon Technologies North America Corp. | Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines |
| US6709874B2 (en) * | 2001-01-24 | 2004-03-23 | Infineon Technologies Ag | Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation |
| US6358756B1 (en) * | 2001-02-07 | 2002-03-19 | Micron Technology, Inc. | Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme |
| US6413788B1 (en) * | 2001-02-28 | 2002-07-02 | Micron Technology, Inc. | Keepers for MRAM electrodes |
| US6780652B2 (en) * | 2001-03-15 | 2004-08-24 | Micron Technology, Inc. | Self-aligned MRAM contact and method of fabrication |
| US20020146887A1 (en) * | 2001-04-06 | 2002-10-10 | Chih-Cheng Liu | Method for forming magnetoresistive random access memory with magnetic tunnelling junction |
-
2001
- 2001-04-06 JP JP2001109166A patent/JP5013494B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-02 EP EP02007290A patent/EP1248305A3/en not_active Withdrawn
- 2002-04-04 US US10/116,634 patent/US6939722B2/en not_active Expired - Lifetime
- 2002-04-04 TW TW091106927A patent/TW546757B/zh not_active IP Right Cessation
- 2002-04-06 KR KR1020020018808A patent/KR20020079503A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074710A (ja) * | 2011-10-21 | 2012-04-12 | Renesas Electronics Corp | 磁性メモリの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020079503A (ko) | 2002-10-19 |
| TW546757B (en) | 2003-08-11 |
| EP1248305A2 (en) | 2002-10-09 |
| JP2002305290A (ja) | 2002-10-18 |
| US6939722B2 (en) | 2005-09-06 |
| US20020146851A1 (en) | 2002-10-10 |
| EP1248305A3 (en) | 2007-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5013494B2 (ja) | 磁性メモリの製造方法 | |
| JP4008857B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US9136463B2 (en) | Method of forming a magnetic tunnel junction structure | |
| US7476329B2 (en) | Methods for contacting conducting layers overlying magnetoelectronic elements of MRAM devices | |
| US6392922B1 (en) | Passivated magneto-resistive bit structure and passivation method therefor | |
| US7211446B2 (en) | Method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory | |
| US10483460B2 (en) | Method of manufacturing a magnetoresistive stack/ structure using plurality of encapsulation layers | |
| JP5072012B2 (ja) | 半導体装置の製造方法 | |
| JP2004128229A (ja) | 磁性メモリ及びその製造方法 | |
| US20070041125A1 (en) | Magnetic tunnel junction structure having an oxidized buffer layer and method of fabricating the same | |
| US7061034B2 (en) | Magnetic random access memory including middle oxide layer and method of manufacturing the same | |
| KR100487927B1 (ko) | 마그네틱 램의 형성방법 | |
| TW201939777A (zh) | 磁性記憶裝置及其製造方法 | |
| US11056643B2 (en) | Magnetic tunnel junction (MTJ) hard mask encapsulation to prevent redeposition | |
| US20120038011A1 (en) | Magnetic tunneling junction device and its manufacturing method | |
| US6806127B2 (en) | Method and structure for contacting an overlying electrode for a magnetoelectronics element | |
| KR100434956B1 (ko) | 마그네틱 램의 제조방법 | |
| JP2012074710A (ja) | 磁性メモリの製造方法 | |
| KR100546116B1 (ko) | 마그네틱 램의 형성방법 | |
| KR20040110482A (ko) | 마그네틱 램의 형성방법 | |
| CN114497361A (zh) | 一种sot-mram器件及其形成方法 | |
| KR20040061280A (ko) | 마그네틱 램의 형성방법 | |
| JP2007035959A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110303 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120319 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120601 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120601 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150615 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |