JP2002520874A - メモリ素子の電気抵抗が情報でありかつ磁場により影響を与えることができるメモリセル装置及びその製造方法 - Google Patents

メモリ素子の電気抵抗が情報でありかつ磁場により影響を与えることができるメモリセル装置及びその製造方法

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Abstract

(57)【要約】 メモリセルは、電気抵抗が情報でありかつ磁場により影響を与えることができるメモリ素子及びトランジスタを有し、その際、トランジスタは情報の読み出しの際にメモリセルの下方の所属するメモリセルを選択することができる。情報の書き込みのために書き込みライン（ＳＬａ）及びビットライン（Ｂａ）が設けられており、これらはメモリ素子の範囲内で交差しており、磁場を生じることができる。メモリ素子及びトランジスタは直列に接続することができる。メモリセルはビットライン（Ｂａ）とメモリセルに対して共通の電圧端子との間に接続されていることができる。メモリセルはビットライン（Ｂａ）と書き込みライン（ＳＬａ）との間に接続されていることができる。書き込みライン（ＳＬａ）はトランジスタを制御するゲートライン（ＧＬａ）と共通であってもよい。トランジスタはプレーナ又はバーティカルに構成されていてもよい。メモリ素子及びトランジスタは隣り合って又は重なり合って配置されていてもよい。

Description

【発明の詳細な説明】
【０００１】 本発明は、メモリ素子の電気抵抗が情報でありかつメモリセルの電気抵抗は磁
場により影響を与えることができるメモリセル装置、並びにその製造方法に関す
る。
【０００２】 電気抵抗が磁場に影響を与えることができる素子は存在する。それには、少な
くとも２つの強磁性層とその間に配置された非磁性層を有するいわゆるＧＭＲ−
素子が所属し、いわゆるＧＭＲ（giant magnetoresistiv）−効果、つまり巨大
磁気抵抗効果を示す。ＧＭＲ−効果とは、ＧＭＲ−素子の電気抵抗が、２つの強
磁性層中の磁化が相互に平行方向であるか又は逆平行方向であるかどうかに依存
する現象であると解釈される。磁場により一方又は両方の層の磁化方向を変える
ことができ、結果としてＧＭＲ−素子の電気抵抗は変化する。ＧＭＲ−素子はメ
モリ素子の層の平面に対して垂直な電流の流れ（ＣＰＰ−配置、current perpen
dicular to plane）において、メモリ素子の層の平面に対して平行な電流の流れ
（ＣＩＰ−配置、current in plane）の場合とは異なる電気抵抗及び磁気抵抗を
示す（F. W. Patten et al, Overview of the DARPA Non-Volatile Magnetic Me
mory Programm, IEEE 1996, page 1-2参照）。
【０００３】 非磁性層が導電性である場合、ＳＶ（spin valve）−効果が報告されている。
非磁性層が絶縁性である場合、ＳＴ（spin tunneling）−効果又はＴＭＲ（tunn
eling magnetoresistance）−効果が報告されている（Patten et alの上記の文
献参照）。
【０００４】 両方の強磁性層の磁化方向を両方の層を貫通する場を用いて相互に平行もしく
は逆平行に整列させるために、これらの層に対する限界場（Schwellenfeld）、
つまり磁化方向の変更のために必要な最小の場が異なっている。限界場の高さは
材料の選択により、層の厚さにより、層の析出の際の磁場の大きさ及び方向によ
り及び層の析出の際の温度により影響を及ぼすことができる（J.S. Moodera et
al, J. Appl. Phys. 79 (8) 1996, page 4724 - 4729参照）。強磁性層の限界場
に影響を及ぼすもう一つの方法は、強磁性層の磁化方向を擬似的に拘束する反強
磁性層を前記強磁性層に接するように配置し、それにより強磁性層の限界場を有
効に高めることよりなる。
【０００５】 D. D. Tang et al, IEDM 95, ９９７〜９９９頁及びD. D. Tang et al, IEEE Trans. on Magnetics, Vol. 31, No. 6, 1995, ３２０６〜３２０８頁には、こ
の種のＧＭＲ−素子をメモリセル装置中のメモリ素子として使用することを提案
している。メモリ素子の第１の強磁性層の磁化方向は隣接する反強磁性相により
拘束される。第２の強磁性層の磁化方向は、第２の層の限界場より大きな磁場に
より、第１の層の磁化方向を変えずに変更することができる。各メモリ素子は別
個にプログラミングできるため、メモリ素子の範囲内で交差する書き込みライン
が配置されている。メモリセルのプログラミングのために、電流を所属する２つ
の書き込みラインに供給することにより磁場を生じさせる。第２の強磁性層の磁
化方向の変更のために必要な最小強度を上回るために２つの書き込みラインの磁
場を重ね合わせることでようやく達成されるように電流強度は設定される。メモ
リ素子は直列接続されている。書き込みラインはビットライン及びメモリ素子に
対して電気的に絶縁されている。メモリセルの読み出しのために、つまり第２の
層の磁化方向の測定のために、まず読み取り電流を相応するビットラインを通し
て供給し、そこで低下する総電圧を測定する。次いで両方の書き込みラインを通
して第２の層の限界場より大きな磁場を生じさせる。磁場の方向が当初の、つま
り情報を表す第２の層の磁場方向と一致する場合、ビットラインの総電圧は変化
しない。その他の場合、磁場は第２の層の磁化方向を変更するため、総電圧は変
化する。
【０００６】 S. Tehrani et al, IEDM 96, page 193 ff.ではメモリ素子として異なる厚さ
の強磁性層を有するＧＭＲ−素子を使用することが提案されている。情報の書き
込みのための磁場は、２つのうちのより厚い強磁性層の磁化方向を変更するため
の最小強度を上回るように設定される。読み出しため、つまりより厚い層の磁化
方向を測定するために、より薄い層（しかしながら２つの層のうちの厚い層では
ない）を特定の方向で磁化させる磁場を調節し、ビットラインに関する所属する
電圧を測定する。引き続き、より薄い層が反対の方向で磁化する磁場を調節し、
ビットラインに関する所属する電圧を測定する。これらの電圧の差の符号からよ
り厚い層の磁化方向が得られる。２つのうちのより厚い強磁性層中の磁化は読み
出しにより影響されない。
【０００７】 ２回の連続する測定電圧の比較に関する読み出しプロセスは回路費用の上昇さ
せかつ時間もかかる。
【０００８】 米国特許第５６４０３４３号明細書では、メモリ素子がｘ−ｙ−網目状に配置
されているＭＲＡＭ−セル装置が記載されている。第１のラインは第２のライン
に対して垂直に延在している。メモリ素子はそれぞれ第１のラインの１つと第２
のラインの１つとの間に配置されている。各メモリ素子に対して多数の平行な電
流路が存在し、この電流路によって確実な抵抗測定が困難となる。
【０００９】 米国特許第５１７３８７３号明細書では、メモリ素子が２つの強磁性層の間に
配置された磁気抵抗層を有するＭＲＡＭ−セル装置が記載されている。一方の強
磁性層の磁化方向は外部磁場によって変更される。他方の強磁性層はより高い保
磁力を有し、その磁化方向は磁場により変更されない。磁場はメモリ素子の近く
を横切るラインによって生じさせられる。このラインを通過する電流の流れの符
号が、０又は１の情報がメモリ素子上に書き込まれているかどうかを決定する。
このラインはトランジスタを介して書き込みラインと接続しており、このトラン
ジスタは書き込みの際に複数の他のメモリ素子の中からメモリ素子を選択する。
情報の書き込み及び読み出しのために、メモリ素子あたり複数のトランジスタ及
び複数のラインが設けられており、これらはメモリ素子を他の複数のメモリセル
の中から選択する。このＭＲＡＭ−セル装置の欠点は、メモリセルあたりのトラ
ンジスタ数及びライン数が多いためその実装密度が低下することである。
【００１０】 本発明の根底をなす課題は、メモリ素子の電気抵抗が情報を表しかつ磁場によ
り前記電気抵抗に影響を及ぼすことができ、かつ前記情報はわずかな回路費用で
又はより早く読み出し可能であるメモリセル装置を提供することである。さらに
、このようなメモリセル装置の製造方法を提供することである。
【００１１】 前記課題は、請求項１記載のメモリセル装置並びに請求項１１記載の方法によ
り解決される。本発明の実施態様は残りの請求項に記載されている。
【００１２】 本発明によるメモリセル装置は、電気抵抗が情報を表しかつ磁場により前記の
電気抵抗に影響を及ぼすことができ、かつ唯一のトランジスタを有し、その際、
トランジスタは情報の読み出しの際にメモリセルの中の所属するメモリセルの選
択を可能にするメモリセルを有する。
【００１３】 トランジスタがメモリセルの選択を可能にするため、読み出すべきメモリセル
の抵抗の測定のために２つの電圧を測定する必要はなくなる。他のメモリセルは
電圧に影響を与えない。このことは読み出し時間並びに回路費用を減少させる。
抵抗の測定の信頼性も大きなセルフィールドにより妨害されない。
【００１４】 メモリセルはビットラインと接続している。ビットラインの１つに沿って相互
に隣接するメモリセルは相互に直列接続されていない。メモリセルの読み出しの
ために所属するトランジスタはビットラインに対して横断する方向に延在するゲ
ートラインを介して制御され、かつメモリ素子の抵抗は所属するビットラインの
電流又は電圧から測定される。メモリセルはビットラインの一部として直列に接
続されていないため、読み出すべきメモリセルは所属するビットラインの電流又
は電圧にだけ影響を与える。残りのメモリセルは電流又は電圧に影響を及ぼさな
い。
【００１５】 先行技術においてメモリセルはしばしば直列接続されている。測定すべき電流
は読み出すべきメモリセルだけを通過して流れないため、この電流は他のメモリ
セルにより低下させられる。電流が低下するため少ない数の直列接続されたメモ
リセルに対して１つの読み出し増幅器を設けなければならず、それにより必要面
積が増大する。
【００１６】 本発明の範囲内で提案された回路の利点は、電流が他のメモリセルを通過して
流れず、従って不必要に低下しないことである。さらに、必要とされる読み出し
増幅器が少ないため特に高いメモリセル装置の実装密度が達成される。
【００１７】 本発明の回路装置のために、ビットラインに対して横断する方向に延在しかつ
メモリ素子の範囲内でビットラインと交差する書き込みラインが設けられている
。メモリ素子は交差する書き込みライン及びビットラインの下側、上側又はその
間に配置されている。メモリセルのプログラミングのために、電流を所属する書
き込みラインを通して及び所属するビットラインを通して供給する。その際、こ
の電流はこのメモリセル中で他のメモリセル中よりも強い磁場を生じさせる。メ
モリセル中の磁場をできるかぎり大きくするために、ビットライン及び書き込み
ラインはできるかぎりメモリセルの近くに配置されている場合が有利である。
【００１８】 交差する書き込みライン及びビットラインを通して他のメモリセルの中からプ
ログラミングすべきメモリセルは選択することができる。米国特許（ＵＳ）第５
１７３８７３号明細書とは反対に、メモリセルは書き込みの際に選択するための
トランジスタを必要とせず、より高い実装密度が実現される。
【００１９】 プロセスの簡素化及び実装密度の向上のために、トランジスタのゲート電極が
ゲートラインの一部である場合が有利である。
【００２０】 トランジスタは例えばプレーナに構成されていることができる。これはトラン
ジスタの製造のための標準的技術を適用できる点で有利である。実装密度の向上
のために、ビットラインに沿って隣接するメモリセルのトランジスタがペアにな
って１つの共通のソース／ドレイン−領域を有する場合がさらに有利である。
【００２１】 メモリセル装置の実装密度を高めるために、トランジスタをバーティカルに構
成することができる。
【００２２】 メモリセルは共通の電圧端子と接続することができる。メモリセルの読み出し
の際にメモリセルを通して電圧端子とビットラインとの間に電流が流れる。
【００２３】 また、読み出しの際に読み出すべきメモリセルを通して所属する書き込みライ
ンと所属するビットラインとの間に電流が流れるようにメモリセルは書き込みラ
インと接続されている。
【００２４】 ラインの数を減少させ結果として実装密度を向上させるために、書き込みライ
ンとゲートラインとが共通である場合が有利である。これは特にメモリセルが共
通の電圧端子と接続されている場合に可能である。標準技術においてゲート電極
がゲート誘電体の作成直後に作成されるので、ゲート電極がゲートラインの一部
である場合ために、まずゲートラインを作成し、後のプロセス工程でゲートライ
ンに接するように書き込みラインを作成するのが有利である。この場合、書き込
みライン及びゲートラインのために異なる材料を使用することができる。また、
書き込みライン及びゲートラインは共通のラインとして１工程で作成される。
【００２５】 隣接するビットラインに対して同様であるバックグラウンドノイズをフィルタ
するために、メモリセル装置が折り返し型ビットラインを備えているのが有利で
ある。折り返し型ビットラインはメモリセルの読み出しの際に相応するビットラ
インと隣接するビットラインとの間で電流又は電圧の差を形成する。隣接するビ
ットラインの電流又は電圧はバックグラウンドノイズだけを生じるため、メモリ
セルに所属するゲートラインは、隣接するビットラインと電気的に接続している
メモリセルとは電気的に接続していない必要がある。
【００２６】 プロセスの簡素化のために、折り返し型ビットラインが設けられていないのが
有利である。これはいわゆるオープンビットラインが挙げられる。
【００２７】 トランジスタがバーティカルトランジスタとして構成される場合、トランジス
タの第１のソース／ドレイン領域がチャンネル領域の上方に配置されている半導
体構造体を作成することができる。トランジスタの第２のソース／ドレイン−領
域はチャンネル領域の下方に配置するか又はチャンネル領域に対して斜め下にず
らされて配置することができる。ゲートラインは少なくとも半導体構造体の第１
の側面に配置されている。
【００２８】 実装密度を高めるために、ゲートラインに対して隣接するゲートラインは第１
の側面とは反対側の第２の側面に配置されている場合が有利である。この場合、
チャンネル領域の範囲内にチャンネルの形成を防止する素子が第２の側面に接し
ている。このようにして隣接するゲートラインがトランジスタを制御するのを防
止する。
【００２９】 また、ゲートラインは例えば第１の側面並びに第２の側面に配置されていても
よい。
【００３０】 チャンネルの形成を防止する素子は、実装密度の向上のために例えばチャンネ
ルストプ領域であることができる。このチャンネルストップ領域はチャンネル領
域と同様の導電性タイプでドーピングされているが、高いドープ物質濃度を有す
る。このチャンネルストップ領域は、例えばドープ物質の傾斜注入又は外方拡散
によって材料から作成することができる。
【００３１】 チャンネルの形成を防止する素子は、実装密度の向上のために例えば有利にス
ペーサ状の絶縁構造体の形で作成することができる。
【００３２】 半導体構造体の作成のために、基板中に又は基板上に配置された層中にトレン
チが作成され、それによりこの半導体構造体はストライプの形になる。ゲートラ
インはこのトレンチ中に作成される。半導体構造体はメモリセルの一部であり、
このメモリセルはゲートラインに沿って相互に隣接している。ゲートラインが半
導体構造体の第１のソース／ドレイン−領域間でチャンネルを作成しないため、
隣接する第１のソース／ドレイン−領域間にチャンネルの形成を防止する他の素
子が配置されていてもよい。
【００３３】 また、各メモリセルにとって、基板中に又は基板上に配置された層中に格子状
の凹設部を第１のトレンチとその第１のトレンチに対して横断する方向に延びる
第２のトレンチの形で作成することにより、半導体構造体が作成され、それによ
りこの半導体構造体は直方体の形になる。ゲートラインは格子状の凹設部中に、
例えば第１のトレンチ中で及び第１のトレンチに沿って作成される。ゲートライ
ンに沿って隣接する半導体構造体の間で、格子状の凹設部中に、例えば第２のト
レンチ中に、チャンネルの形成を防止する絶縁構造体を作成することができる。
【００３４】 同様に、格子状の凹設部中のゲートラインをゲートラインに沿って隣接する反
応体構造体の間に設置することも可能である。この場合、ゲートラインは半導体
構造体を環状に取り囲む。この配置は、チャンネル幅の拡大ひいてはトランジス
タを通る電流強度の向上のために有利である。ゲートラインに対して横断する方
向で隣接する半導体構造体を異なるゲートラインにより制御できるため、相互に
隣接するゲートラインは第１のトレンチの１つに別れる。実装密度の向上のため
に、第１のトレンチ中に配置されたゲートラインの一部がスペーサの形である場
合が有利である。
【００３５】 ゲートラインが半導体構造体の第１の側面にだけに配置されており、かつ折り
返し型ビットラインが配置されている場合、実装密度の向上のために、相互に隣
接するゲートラインが１つのトレンチ中に一緒に配置されているのが有利である
。この場合、ゲートラインが配置されているトレンチの第１の側面及び第２の側
面にチャンネルの形成を防止する素子が交互に接している。実装密度の向上のた
めに、ゲートラインがスペーサの形である場合が特に有利である。折り返し型ビ
ットラインが設けられていない場合、プロセスの簡素化のために、ゲートライン
がトレンチを充填するのが有利である。
【００３６】 スペーサ素子として電気抵抗が磁場により影響されえる素子が適している。
【００３７】 磁場を通過する運動する電子にはいわゆるローレンツ力が運動方向に対して垂
直に作用する。スペーサ素子としては、ローレンツ力が電子を層の一方に押しや
るように作用する材料からなる層が用いられる。磁場なしでの層の電気抵抗と比
較して、磁場は、電流の流れに対して垂直方向の層の断面積を有効に縮小し、そ
の結果、電気抵抗を増大させる。
【００３８】 メモリ素子としていわゆる異方性磁気抵抗作用を示す材料からなる層を設ける
ことができる。この作用は材料の特性であり、磁場が電流の流れに対して垂直方
向か又は水平方向かによって電気抵抗の大きさが左右される。
【００３９】 本発明の範囲内で、メモリ素子はＧＭＲ−素子である。ＴＭＲ−素子を使用す
ることもできる。
【００４０】 例えば、メモリ素子は、磁化方向の変更のために第１の限界場が必要である第
１の磁性層と、磁化方向の変更のために第２の限界場が必要である第２の磁性層
を有し、その際、２つの磁性層は非磁性層によって相互に隔てられている。非磁
性層は例えば誘電体であるか導電性であることができる。また、メモリ素子の構
成のための方法、例えば磁性層の一方の磁化方向を固定するための非強磁性層の
配置は、例えば本願明細書の導入部に示した先行技術において見られる。磁性層
は例えば強磁性である。
【００４１】 メモリ素子を通過する電流の流れは、メモリ素子の層の平面に対して垂直方向
（ＣＰＰ−配置）又は水平方向（ＣＩＰ−配置）に延在することができる。
【００４２】 プログラミングのために作成される磁場は全体のメモリ素子に均一に通り抜け
てはならないため、磁性層の寸法を各層がそれぞれ１つの磁区だけを有するよう
にするのが有利である。１つの磁区の中で磁化方向は主に均一である。磁場が層
の最も大きい部分を通り抜ける場合、全体の磁区の磁化方向が変わり、ひいては
全体の層の磁化方向が変わる。もう一つの利点はこのようなメモリ素子の抵抗が
十分に定義された値をとることである。それに対してこの層が複数の磁区を有す
る場合、この磁区の異なる磁化方向に基づき抵抗が変化することがある。磁化方
向の変更が磁化の回転によって行われるため、磁性層がそれぞれ１つの磁区だけ
を有するメモリ素子の回路速度はより大きくなる。磁性層がそれぞれ複数の磁区
を有するメモリ素子の場合、磁性方向の変更は磁化の回転並びに磁壁のシフトに
よって行われる。
【００４３】 磁性層の材料として例えばＮｉ、Ｆｅ、Ｃｏ、Ｃｒ、Ｍｎ、Ｇｄ、Ｄｙ及びこ
れらの合金、例えばＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＦｅ、ＣｏＣｒＦｅ、並びに
ＭｕＢｉ、ＢｉＦｅ、ＣｏＳｍ、ＣｏＰｔ、ＣｏＭｎＢ、ＣｏＦｅＢが適してい
る。非磁性層の絶縁材料として、例えばＡｌ２Ｏ３、ＭｇＯ、ＮｉＯ、ＨｆＯ２ 、ＴｉＯ２、ＮｂＯ、ＳｉＯ２及びＤＬＣ（diamond-like carbon）が適してい
る。非磁性層の導体材料としてＣｕ又はＡｇが適している。
【００４４】 十分に大きな限界場を達成するために、該当する磁性層は高い保磁力を有する
材料を使用することができる。磁場中での材料の析出又は析出した材料の磁場中
での熱処理により、同様に特に大きな限界場を生じさせることができる。
【００４５】 磁化の優先方向は、磁性層を磁場中で析出又は熱処理することにより生じさせ
ることができる。この方法は物理学的作用、例えば結晶異方性及び一軸異方性に
基づく。
【００４６】 メモリ素子は２以上の相互に重なって配置された磁性層を有し、これらの磁性
層は非磁性層により相互に隔てられている。
【００４７】 メモリ素子はトランジスタの横に配置してもよい。実装密度の向上のために、
メモリ素子はトランジスタの上方又は下方に配置されるのが有利である。
【００４８】 メモリ素子がトランジスタの上方に配置されている場合、第１のソース／ドレ
イン領域上にコンタクトが配置される。絶縁体の上方及びコンタクトの上方でか
つコンタクトに接するようにメモリ素子が作成される。メモリ素子の上方にビッ
トラインを作成することができる。
【００４９】 書き込みラインのメモリ素子への影響、つまりメモリ素子の位置での書き込み
ラインから生じる磁場をできるかぎり大きくするために、書き込みライン上の絶
縁体をできるかぎり薄くする場合が有利である。絶縁体の作成のために、コンタ
クトを書き込みラインと反対に硬質の導電性材料から作成することができる。
【００５０】 コンタクトと書き込みラインをまずこれらの上面が同じ高さになるように作成し
た後、コンタクトがその材料の硬度に基づき若干突出するまで書き込みラインを
化学機械研磨によりいくらか除去する。書き込みラインとコンタクトの上面は異
なる高さにある。絶縁体の作成のために絶縁材料を析出し、化学機械研磨により
コンタクトの上面が露出するまで平坦化する。絶縁体の厚さは書き込みラインの
上方の面の高さとコンタクトの上方の面の高さとの差異に依存し、つまりどれく
らいコンタクトが突出しているかに依存する。
【００５１】 コンタクトはメモリ素子に接しており、かつ書き込みラインはできるかぎりメ
モリ素子の近くに配置すべきであるため、実装密度の向上のために、コンタクト
及び書き込みラインはできるかぎり密に相互に配置されている場合に有利である
。このため、トランジスタの作成後に絶縁層を作成し、その中にコンタクトを作
成することができる。コンタクトに部分的にオーバーラップするストライプ状の
マスクを用いて絶縁層をコンタクトに対して選択的にエッチングする。引き続き
導電材料を析出させ、エッチバックするか又は平坦化することで書き込みライン
を作成する。
【００５２】 書き込みラインをコンタクトから電気的に絶縁するため、書き込みラインの作
成の前に分離層を少なくともコンタクトが露出する面に作成することができる。
また、コンタクトの作成のためにまずコンタクトホールを作成し、その側面に分
離層を設置し、引き続き導体材料を充填する。分離層を書き込みラインの作成の
際に絶縁層に対して選択的にエッチングする。このことはメモリ素子の下方にビ
ットラインを設置する場合、ビットラインに対しても同じことが通用する。
【００５３】 ゲートラインが書き込みラインと共通する場合、書き込みラインの作成の際に
絶縁層をゲートラインが露出するまで分断する。
【００５４】 コンタクトはメモリ素子と下側からの代わりに側面から接続することができる
。これは、メモリ素子を通過する電流の流れがその層の平面に対して平行に延び
る場合に特に有利である。電流の流れがメモリ素子の層の平面に対して垂直に延
びる際に、コンタクトがメモリ素子の後に作成される場合、まずコンタクトホー
ルを作成し、このコンタクトホールをメモリ素子に接触させることができる。析
出及びエッチバックにより、コンタクトホールの側面に分離層を作成し、この分
離層はメモリ素子の第１の磁性層の下方にまで達する。導体材料の析出によりコ
ンタクトホールを充填する。引き続き導体材料をコンタクトが作成されるまでエ
ッチバックし、このコンタクトの上面は第１の磁性層の高さにある。第２の磁性
層はビットラインにより接続されている。
【００５５】 メモリセル装置は特にＭＲＡＭ−メモリセル装置として使用することができる
。
【００５６】 次に、可能な運転方法を詳説する。
【００５７】 メモリセルのプログラミングのために、電流を所属する書き込みライン及び所
属するビットラインを通して供給する。電流の方向に応じて両方の磁性層の磁気
的に弱い層の磁化方向は、両方の磁性層の磁気的に強い、磁性方向が変化しない
層の磁性方向に対して平行又は逆平行になる。
【００５８】 読み出しのために、トランジスタを所属するゲートラインを介して制御し、メ
モリセルを通して電流を送り、この電流をビット線で読み出す。メモリセルを通
した電流又はメモリセルでの電圧の低下は、メモリ素子の電気抵抗に依存し、同
様に両方の磁性層の弱い層の磁化方向に依存する。
【００５９】 図面に示した次の実施例において本発明をさらに詳説する。
【００６０】 図１ａは、第１の層、第２の層、ストライプ状のドーピング領域及び第１のマ
スクが作成された後の第１の基板の断面図を示す。
【００６１】 図１ｂは、図１ａのプロセス工程後の第１の基板の、図１ａの断面図に対して
垂直方向の断面図を示す。
【００６２】 図２は、トレンチ、半導体構造体、第１のソース／ドレイン領域、チャンネル
領域、第２のソース／ドレイン領域及びチャンネルストップ領域が作成された後
の図１ａの断面図を示す。
【００６３】 図３ａは、ゲート誘電体、ゲートライン、第１の絶縁層、分離層、コンタクト
及び書き込みラインが作成された図２の断面図を示す。
【００６４】 図３ｂは、図３ａのプロセス工程後の図１ｂの断面図を示す。
【００６５】 図３ｃは、トレンチ、コンタクト及び第２のマスクを有する第１の基板を上か
ら見た図を示す。
【００６６】 図４ａは、絶縁体、第１の磁性層、非磁性層、第２の磁性層、第２の絶縁層、
ビットライン及び第４のマスクが作成された後の図３ａの断面図を示す。
【００６７】 図４ｂは、図４ａのプロセス工程後の図３ｂの断面図を示す。
【００６８】 図４ｃは、第１のＭＲＡＭ−セル装置の回路図を示す。
【００６９】 図５ａは、第１の層、第２の層、第３の層及び第１のマスクが作成された後の
第２の基板の断面図を示す。
【００７０】 図５ｂは、図５ａのプロセス工程後の第２の基板の、図５ａの断面図に対して
垂直方向の断面図を示す。
【００７１】 図６ａは、格子状の凹設部、半導体構造体、ゲート誘電体、第１のソース／ド
レイン−領域、チャンネル領域、第２のソース／ドレイン−領域及びゲートライ
ンが作成された後の図５ａの断面図を示す。
【００７２】 図６ｂは、図６ａのプロセス工程後の図５ｂの断面図を示す。
【００７３】 図７ａは、第１の絶縁層、分離層、コンタクト、書き込みライン及び第２の絶
縁層が作成された後の図６ａの断面図を示す。
【００７４】 図７ｂは、図７ａのプロセス工程後の図６ｂの断面図を示す。
【００７５】 図８ａは、絶縁体、メモリ素子、第３の絶縁層及びビットラインが作成された
後の図７ａの断面図を示す。
【００７６】 図８ｂは、図８ａのプロセス工程後の図７ｂの断面図を示す。
【００７７】 図９は、絶縁構造体が作成された後の第３の基板を上から見た図を示す。
【００７８】 図１０は、第１の絶縁構造体、第１のソース／ドレイン−領域、第２のソース
／ドレイン−領域、チャンネル領域、ゲートライン及びエッチストップ構造体が
作成された後の第３の基板の断面図を示す。
【００７９】 図１１ａは、第１の絶縁層、分離層、コンタクト及び書き込みラインが作成さ
れた後の図１０の断面図を示す。
【００８０】 図１１ｂは、図１１ａのプロセス工程後の第３の基板の、図１１ａの断面図に
対して垂直方向の断面図を示す。
【００８１】 図１２ａは、絶縁体、メモリ素子、第２の絶縁層及びビットラインが作成され
た後の図１１ａの断面図を示す。
【００８２】 図１２ｂは、図１２ａのプロセス工程後の図１１ｂの断面図を示す。
【００８３】 図１３は、第１のマスク、トレンチ、半導体構造体、、第１のソース／ドレイ
ン−領域、チャンネル領域、第２のソース／ドレイン−領域、チャンネルトップ
領域、第１のゲート誘電体、ゲートライン、第１の絶縁層、書き込みライン、絶
縁体、第２の金属層、第１の磁性層、誘電体、第２の磁性層、第３の金属層、第
２の絶縁層及び第４の金属層が作成された後の第４の基板の断面図を示す。
【００８４】 図１４は、第３の絶縁層、第４の絶縁層、第２のマスク、コンタクトホール及
び分離層が作成された後の図１３の断面図を示す。
【００８５】 図１５は、コンタクトが作成された後の図１４の断面図を示す。
【００８６】 図１６ａは、第５の絶縁層及びビットラインが作成された後の図１５の断面図
を示す。
【００８７】 図１６ｂは、図１６ａのプロセス工程後の第４の基板の、図１６ａの断面図に
対して垂直方向の断面図を示す。
【００８８】 図１７ａは、メモリセルがバーティカルトランジスタ及びメモリ素子を有し、
その際、トレンチ中にそれぞれ２つのゲートラインが作成された第５のＭＲＡＭ
−セル装置の作成後の第５の基板の断面図を示す。
【００８９】 図１７ｂは、第５のＭＲＡＭ−セル装置の回路図を示す。
【００９０】 図１８ａは、メモリセルがバーティカルトランジスタを有し、ゲートラインが
書き込みラインと電気的に接続している第６のＭＲＡＭ−セル装置の作成後の第
６の基板の断面図を示す。
【００９１】 図１８ｂは、第６のＭＲＡＭ−セル装置の回路図を示す。
【００９２】 図１９ａは、メモリセルがプレーナトランジスタを有し、メモリセルは書き込
みラインとビットラインとの間に接続されている第７のＭＲＡＭ−セル装置の作
成後の第７の基板の断面図を示す。
【００９３】 図１９ｂは、第７のＭＲＡＭ−セル装置の回路図を示す。
【００９４】 図２０ａは、メモリセルがプレーナトランジスタを有し、メモリセルは書き込
みラインとビットラインとの間に接続されており、書き込みラインはゲートライ
ンと電気的に接続されている第８のＭＲＡＭ−セル装置の作成後の第８の基板の
断面図を示す。
【００９５】 図２０ｂは第８のＭＲＡＭ−セル装置の回路図を示す。
【００９６】 第１の実施態様では、第１の基板ａはｐ型ドープされておりかつ約１０１５ｃ
ｍ-３のドープ物質濃度を有するシリコン基板である。インサイトゥ（insitu）
ドープされるエピタクシーにより、約５００ｎｍの厚さのｎ型ドープされた第１
の層Ｓ１ａを作成し、この層は約５・１０２０ｃｍ-３のドープ物質濃度を有す
る。その上に、インサイトゥドープされるエピタクシーにより約４５０ｎｍの厚
さのｐ型ドープされた第２の層Ｓ２ａを作成し、この層は約３・１０１７ｃｍ-
３のドープ物質濃度を有する（図１ａ及び１ｂ参照）。
【００９７】 フォトレジストマスクのストライプが約５００ｎｍの幅であり、相互の間隔は
約５００ｎｍでありかつｘ−軸Ｘに対して平行に延在する第１のフォトレジスト
マスク（図示されていない）を用いて、注入により約１００ｎｍの厚さのｎ型ド
ープされたストライプ状の領域ＧＥが作成される（図１ａ及び１ｂ参照）。スト
ライプ状にドープされた領域ＧＥのドープ物質濃度は約５×１０２０ｃｍ-３で
ある。このドープ物質は熱処理工程により活性化される。ｘ−軸Ｘは第１の基板
ａの平面Ｏａに対して平行に延びる。
【００９８】 第１のマスクＭ１ａの作成のためにＳｉＯ２をＴＥＯＳ−法で約１００ｎｍの
厚さで析出させ、フォトリソグラフィー法によりストライプ状に構造化する。こ
の第１のマスクＭ１ａのストライプはｙ−軸Ｙに対して平行に延在し、ｘ−軸Ｘ
に対して垂直に延在しかつ平面Ｏａに対して平行に延在する。第１のマスクＭ１
ａのストライプは約７５０ｎｍの幅であり、相互に約５００ｎｍの間隔を有する
（図１ａ及び１ｂ参照）。
【００９９】 第１のマスクＭ１ａを用いてシリコンを例えばＨＢｒ＋ＮＦ３＋Ｈｅ＋Ｏ２を
用いて約６００ｎｍの深さにエッチングし、それによりトレンチＧａが生じる。
このトレンチＧａはストライプ状にドープされた領域ＧＥ及び第２の層Ｓ２ａを
分断し、かつ第１の層Ｓ１ａ内にまで達する。トレンチＧａの間にストライプ状
の半導体構造体ＳＴａが生じる。半導体構造体ＳＴａの部分としてストライプ状
の領域ＧＥからバーティカルトランジスタの第１のソース／ドレイン−領域１Ｓ
／Ｄａが生じる。第１のソース／ドレイン−領域１Ｓ／Ｄａの下方に配置されて
いる第２の層Ｓ２ａの部分はチャンネル領域ＫＡａとして適している。チャンネ
ル領域ＫＡａの下方に配置されている第１の層Ｓ１ａの部分は第２のソース／ド
レイン−領域２Ｓ／Ｄａとして適している。トランジスタの第２のソース／ドレ
イン−領域２Ｓ／Ｄａは相互に電気的に接続している。このトランジスタは電圧
端子と接続している。
【０１００】 ｐ型ドープするイオンを用いる傾斜注入によりチャンネル領域ＫＡａの範囲内
でトレンチＧａの第１の側面に接してチャンネルストップ領域Ｃａを作成する（
図２参照）。チャンネルストップ領域Ｃａのｘ−軸Ｘに対して平行の寸法は約１
００ｎｍである。チャンネルストップ領域Ｃａのドープ物質濃度は約１０１９ｃ
ｍ-３である。
【０１０１】 熱酸化により約１０ｎｍの厚さのゲート誘電体ＧＤａを作成する（図３ａ参照
）。ゲートラインＧＬａの作成のために、インサイトゥｎ型ドープされたポリシ
リコンを約１５０ｎｍの厚さで析出させ、例えばＣ２Ｆ６＋Ｏ２で約２００ｎｍ
エッチバックする。それにより、トレンチＧａを充填するゲートラインＧＬａが
生じる。チャンネル領域ＫＡａの範囲内に配置されているゲートラインＧＬａの
部分はトランジスタのゲート電極として適している。
【０１０２】 約１５００ｎｍの厚さでＳｉＯ２を析出させ、約１０００ｎｍの厚さにまで化
学機械研磨することにより第１の絶縁層１ａを作成する（図３ａ及び３ｂ参照）
。
【０１０３】 コンタクトＫａの作成のために第１の絶縁層１ａ中にフォトリソグラフィー法
により第１のソース／ドレイン−領域１Ｓ／Ｄａが露出するまでコンタクトホー
ルをエッチングした。エッチング剤として例えばＣＨＦ３＋Ｏ２、ＣＨＦ３＋Ｃ
Ｆ４、Ｃ４Ｆ８＋ＣＯが適している。コンタクトホールの側面に分離層Ｔａを作
成するために、窒化ケイ素を約５０ｎｍの厚さで析出させ、エッチバックし、そ
れによりスペーサの形の分離層Ｔａが生じる。エッチング剤として例えばＣＨＦ ３ ＋Ｏ２が適している。
【０１０４】 約５００ｎｍの厚さでタングステンを析出させ、エッチバックすることにより
コンタクトホール中にコンタクトＫａを作成する。エッチング剤として、例えば
ＳＦ６＋Ｈ２＋Ｏ２が適している（図３ａ及び３ｂ参照）。
【０１０５】 フォトレジストからストライプ状の第２のマスクＭ２ａを作成する（図３ｃ参
照）。この第２のマスクＭ２ａのストライプは約５００ｎｍの幅であり、相互に
約７５０ｎｍの間隔を有し、ｙ−軸Ｙに対して平行に延在し、コンタクトＫａに
部分的にオーバーラップする。この第２のマスクＭ２ａを用いてＳｉＯ２をタン
グステン及び窒化ケイ素に対して選択的に約５００ｎｍの深さにエッチングする
。エッチング剤は、例えばＣ２Ｆ６＋Ｏ２が適している。
【０１０６】 この場合、分離層Ｔａが部分的に露出する。第２のマスクＭ２ａの除去後に、
銅を約１μｍの厚さで析出させる。タングステンの硬度が高いためコンタクトＫ
ａが約５０ｎｍ突出するまで、化学機械研磨により銅及び第１の絶縁層１ａの一
部を除去する（図３ａ及び３ｂ参照）。この銅から書き込みラインＳＬａが生じ
る。
【０１０７】 絶縁体Ｉａの作成のためにＳｉＯ２を約１００ｎｍの厚さで析出させ、コンタ
クトＫａの上面が露出するまで化学機械研磨により除去する。それにより書き込
みラインＳＬａの上方に約５０ｎｍの厚さの絶縁体Ｉａが生じる。
【０１０８】 第１の磁性層Ｆ１ａの作成のためにＣｏを約１０ｎｍの厚さで析出させる。そ
の上に、誘電体Ｅａの作成のために、アルミニウムを約３ｎｍの厚さで設置し、
プラズマ中で酸化させることによりＡｌ２Ｏ３を作成する。第２の磁性層Ｆ２ａ
の作成のために、ＮｉＦｅを１０ｎｍの厚さで析出させる。
【０１０９】 第２のマスクＭ２ａと同様のフォトレジストからなる第３のマスクを用いて第
２の磁性層Ｆ２ａ、誘電体Ｅａ及び第１の磁性層Ｆ１ａをエッチングする。この
エッチングは例えばＡｒを用いたスパッタリングにより行うことができる（図４
ａ参照）。第２の絶縁層２ａの作成のためにＳｉＯ２を約１００ｎｍの厚さで析
出させ、化学機械研磨により第２の磁性層Ｆ２ａが露出するまで平坦化する。
【０１１０】 ビットラインＢａの作成のために銅を約５００ｎｍの厚さで析出させる。第４
のマスクＭ４ａの作成のために、ＳｉＯ２を約５０ｎｍの厚さで析出させ、フォ
トリソグラフィー法によりストライプ状に構造化する。第４のマスクＭ４ａのス
トライプは約５００ｎｍの幅であり、相互に約５００ｎｍの間隔を有し、コンタ
クトＫａを覆い、ｘ−軸Ｘに対して平行に延在する。第４のマスクＭ４ａを用い
て銅を例えばＢＣｌ３＋Ｃｌ２＋ＣＨ４でエッチングし、それによりビットライ
ンＢａが生じる。引き続き第２の磁性層Ｆ２ａ、誘電体Ｅａ及び第１の磁性層Ｆ
１ａが分断される（図４ａ及び４ｂ参照）。この場合、書き込みラインＳＬａの
上方に、それぞれ第１の磁性層Ｆ１ａの一部、誘電体Ｅａの一部及び第２の磁性
層Ｆ２ａの一部を有するメモリセルが生じる。
【０１１１】 記載した方法により、第１のＭＲＡＭ−セル装置が作成される。１つのメモリ
セルはメモリ素子の一つ及びバーティカルトランジスタの一つ（図４ｃ参照）を
有する。メモリ素子及びトランジスタは直列に接続されている。メモリセルは第
２の磁性層Ｆ２ａと接続したビットラインＢａと電圧端子（グラウンド）との間
に接続されている（図４ｃ参照）。メモリセルのプログラミングのために、メモ
リセルを横断する書き込みラインＳＬａ及びビットラインＢａを通してそれぞれ
電流が供給される。この場合、メモリ素子中に第２の磁性層Ｆ２ａの所属する部
分の限界場を上回る磁場が生じ、それによりその磁場に応じた磁化が達成される
。この磁場は、第２の磁性層Ｆ２ａよりも強い第１の磁性層Ｆ１ａの所属する部
分の限界場よりも小さく、そのため第１の磁性層Ｆ１ａの磁化方向は維持される
。この磁場は書き込みラインＳＬａの磁場とビットラインＢａの磁場との重なり
であり、かつ残りのビットラインＢａ及び書き込みラインＳＬａを通して電流が
流れないため、メモリ素子中の磁場は残りのメモリ素子と比較して最大である。
残りのメモリ素子中で磁場は第２の磁性層Ｆ２ａの限界場よりも小さく、そのた
め残りのメモリセルはプログラミングされていない。
【０１１２】 メモリセルの読み出しのためにトランジスタはトランジスタと接続するゲート
ラインＧＬａを介して制御される。ビットラインＢａと電圧端子との間に流れる
電流が測定される。また、ビットラインＢａと電圧端子との間の電圧降下が測定
される。電流又は電圧はメモリ素子の電気抵抗に依存する。つまり電流又は電圧
から第２の磁性層Ｆ２ａの所属する部分の磁化方向が測定され、それによりメモ
リセルの情報が測定される。
【０１１３】 第２の実施例では、第２の基板ｂはｐ型ドープされたシリコン基板であり、そ
のドープ物質濃度は約１０１７ｃｍ-３である。インサイトゥドープするエピタ
クシーにより約５００ｎｍの厚さのｎ型ドープされた第１の層Ｓ１ｂを作成し、
そのドープ物質濃度は約５・１０２０ｃｍ-３である。その上に、インサイトゥ
ドープするエピタクシーにより約３５０ｎｍの厚さのｐ型ドープされた第２の層
Ｓ２ｂを作成し、そのドープ物質濃度は約３・１０１７ｃｍ-３である。その上
にインサイトゥドープするエピタクシーにより約１００ｎｍの厚さのｎドープさ
れた第３の層Ｓ３ｂを作成し、そのドープ物質濃度は約５・１０２０ｃｍ-３で
ある（図５ａ及び５ｂ参照）。
【０１１４】 第１のマスクＭ１ｂの作成のためにＴＥＯＳ法でＳｉＯ２を約１００ｎｍの厚
さで析出させ、フォトリソグラフィー法により第１のフォトレジストマスク（図
示されていない）をストライプ状に構造化する。このストライプは約５００ｎｍ
の幅を有し、約５００ｎｍの相互の間隔を有し、ｙ−軸Ｙに対して平行に延在す
る。約１５０ｎｍの厚さにＳｉＯ２を析出させ、エッチバックすることにより、
ストライプの側面にスペーサが作成され、それによりストライプが拡張される。
拡張されたストライプの幅は約７５０ｎｍである。エッチング剤は例えばＣＨＦ ３ ＋Ｏ２が適している。ｘ−軸Ｘに対して平行で、ｙ−軸Ｙに対して垂直で、第
２の基板ｂの表面Ｏｂに対して平行に延在し、かつ約５００ｎｍの幅及び約５０
０ｎｍの相互の間隔を有するストライプ状の第２のフォトレジストマスク（図示
されていない）を用いて、ＳｉＯ２をエッチングし、それにより拡張されたスト
ライプから第１のマスクＭ１ｂが生じる（図５ａ及び５ｂ参照）。
【０１１５】 第１のマスクＭ１ｂを用いてシリコンを例えばＨＢｒ＋ＮＦ３＋Ｈｅ＋Ｏ２で
約６００ｎｍの深さでエッチングし、それにより格子状の凹設部Ｖを作成する。
その際、この第３の層Ｓ３ｂ及び第２の層Ｓ２ｂが分断される。直方体の半導体
構造体ＳＴｂが生じる。半導体構造体ＳＴｂの一部として第３の層Ｓ３ｂからバ
ーティカルトランジスタの第１のソース／ドレイン−領域１Ｓ／Ｄｂ及び第２の
層Ｓ２ｂからトランジスタのチャンネル領域ＫＡｂが生じる。チャンネル領域Ｋ
Ａｂの下側に配置された第１の層Ｓ１ｂの部分はトランジスタの第２のソース／
ドレイン−領域２Ｓ／Ｄｂとして適している。第２のソース／ドレイン−領域２
Ｓ／Ｄｂは相互に電気的に接続している（図６ａ及び６ｂ参照）。この領域は電
圧端子と電気的に接続している。
【０１１６】 例えばＣＨＦ３＋Ｏ２を用いてＳｉＯ２をエッチングすることにより第１のマ
スクＭ１ｂを除去する。
【０１１７】 熱酸化により約５ｎｍの厚さのゲート誘電体ＧＤｂを作成する。
【０１１８】 インサイトゥドープした約１５０ｎｍの厚さのポリシリコンの析出及びエッチ
バックにより格子状の凹設部Ｖ中に自己整合により、つまり位置調整すべきマス
クを使用せずに、半導体構造体ＳＴｂを環状に取り囲む、ｘ−軸Ｘに対して平行
に延在するゲートラインＧＬｂが作成される（図６ａ及び６ｂ参照）。ｘ−軸Ｘ
に沿って隣接する半導体構造体ＳＴｂの間の間隔は、ｙ−軸Ｙに沿って隣接する
半導体構造体ＳＴｂの間の間隔よりも狭いため、ｘ−軸Ｘに沿って隣接する半導
体構造体ＳＴｂの間のゲート誘電体ＧＤｂは露出しない。ゲートラインＧＬｂは
トランジスタのゲート電極として機能する。半導体構造体ＳＴｂのｘ−軸Ｘに対
して平行の側面にはゲートラインＧＬｂがスペーサーの形で存在する。
【０１１９】 第１の絶縁層１ｂの作成のためにＳｉＯ２を約１５００ｎｍの厚さで析出させ
、化学機械研磨により約１０００ｎｍの厚さにまで減少させる。書き込みライン
ＳＬｂの作成のために銅を約１μｍの厚さで析出させ、フォトリソグラフィー法
により例えばＢＣｌ３＋Ｃｌ２＋ＣＨ４を用いてストライプ状に構造化する。書
き込みラインＳＬｂのストライプはｘ−軸Ｘに対して平行に延在し、約５００ｎ
ｍの幅であり、相互に約５００ｎｍの間隔を有する（図７ｂ参照）。しかし書き
込みラインはずれており、第２のフォトレジストマスクに対して相補的でなく配
置される。
【０１２０】 第２の絶縁層２ｂの作成のためにＳｉＯ２を約１μｍの厚さで析出させ、化学
機械研磨により書き込みラインＳＬｂの上面が露出するまで平坦化する。
【０１２１】 書き込みラインＳＬｂに部分的にオーバーラップする長方形領域を覆っていな
い第３のフォトレジストマスク（図示されていない）を用いて、第１のソース／
ドレイン−領域１Ｓ／Ｄｂが露出するまでＳｉＯ２を書き込みラインＳＬｂに対
して選択的にエッチングする。その際、第１の絶縁層１ｂ及び第２の絶縁層２ｂ
は分断される。長方形の領域は、第１のソース／ドレイン−領域１Ｓ／Ｄｂに達
するコンタクトホールが生じるように選択される（図７ａ及び７ｂ参照）。分離
層Ｔｂの作成のために窒化ケイ素を約５０ｎｍの厚さで析出させ、エッチバック
し、それにより分離層Ｔｂはコンタクトホールの側面にスペーサの形で生じる。
【０１２２】 引き続き、タングステンを約５００ｎｍの厚さで析出させ、エッチバックし、
それによりコンタクトホールはタングステンで充填され、コンタクトＫｂが生じ
る。分離層ＴｂはコンタクトＫｂを書き込みラインＳＬｂから絶縁する。
【０１２３】 化学機械研磨により書き込みラインＳＬｂ及び第２の絶縁層２ｂを約５０ｎｍ
除去する。コンタクトＫｂはタングステンの硬度が高いため約５０ｎｍ突出する
（図７ａ及び７ｂ参照）。
【０１２４】 絶縁体Ｉｂの作成のためにＳｉＯ２を約１００ｎｍの厚さで析出させ、化学機
械研磨によりコンタクトＫｂの上面が露出するまで平坦化する。それにより書き
込みラインＳＬｂの上方に約５０ｎｍの厚さの絶縁体Ｉｂが生じる。
【０１２５】 第１の実施例と同様に、第１の磁性層Ｆ１ｂ及び第２の磁性層Ｆ２ｂを作成し
、これをフォトリソグラフィー法によりストライプ状に構造化し、その際、この
ストライプはｘ−軸Ｘに対して平行に延在し、約５００ｎｍの幅であり、それぞ
れ約５００ｎｍの間隔を有し、コンタクトＫｂ並びに（絶縁体Ｉｂにより隔てら
れて）書き込みラインＳＬｂを部分的に覆う。
【０１２６】 第１の実施例においてと同様に、ビットラインＢｂは第２の絶縁層２ａと同様
に第３の絶縁層３ｂ及びメモリ素子ＳＰｂが作成され、その際、ビットラインＢ
ｂはｙ−軸Ｙに対して平行に延在する（図８ａ及び８ｂ参照）。
【０１２７】 記載された方法により第２のＭＲＡＭ−セル装置を作成する。第３の実施例で
は、出発材料は、ｐ型ドープされているシリコンからなりかつ約１０１５ｃｍ-
３のドープ物質濃度を有する第３の基板ｃである。
【０１２８】 フォトリソグラフィー法により第３の基板ｃ中に凹設部をエッチングし、Ｓｉ
Ｏ２で充填する。それにより絶縁構造体Ｉ１ｃが生じる。この絶縁構造体Ｉ１ｃ
はｘ−軸Ｘに対して平行に延在するストライプ並びにｙ−軸Ｙに対して平行に延
在するストライプを有する。ｘ−軸Ｘはｙ−軸Ｙに対して垂直に延在する。ｙ−
軸Ｙに対して平行に延在するストライプは約５００ｎｍの幅であり、相互に約２
．５μｍの間隔を有する。ｘ−軸Ｘに対して平行に延在するストライプは約５０
０ｎｍの幅であり、相互に約５００ｎｍの間隔を有する。ｘ−軸Ｘに対して平行
に延在するストライプは連続しておらず、規則的に破断部に分けられている。こ
の破断部はそれぞれ２．５μｍの長さである。ｙ−軸Ｙに対して平行に延在する
ストライプは破断部の中央で交差する（図９参照）。絶縁構造体Ｉ１ｃは約５０
０ｎｍの深さである。
【０１２９】 ｐ型ドープするイオンを注入することにより、第３の基板ｃ中に約５００ｎｍ
の深さのウェルＷを作成し、このウェルは約３・１０１７ｃｍ-３のドープ物質
濃度を有する。このドープ物質は熱処理工程により活性化される。
【０１３０】 熱酸化により第３の基板ｃの表面Ｏｃ上に約１０ｎｍの厚さのゲート誘電体Ｇ
Ｄｃを作成する。
【０１３１】 引き続き、この表面Ｏｃ上にケイ化タングステンを約２００ｎｍの厚さで作成
し、その上に窒化ケイ素を約１００ｎｍの厚さで析出させ、これをケイ化タング
ステンと一緒にフォトリソグラフィー法により第１のフォトレジストマスク（図
示されていない）を用いてストライプ状に構造化する。この場合、ケイ化タング
ステンからｙ−軸Ｙに対して平行に延在するゲートラインＧＬｃ生じ、このゲー
トラインＧＬｃはそれぞれ約５００ｎｍの幅である。２つのゲートラインＧＬｃ
は、絶縁構造体Ｉ１ｃのｙ−軸Ｙに対して平行に延在するストライプ間に配置さ
れ、相互に約５００ｎｍの間隔を有する（図１０参照）。引き続き、窒化ケイ素
を約１００ｎｍの厚さで析出させ、エッチバックし、それによりゲートラインＧ
Ｌｃの側面にスペーサが生じ、これはゲートラインＧＬｃ上の窒化ケイ素と一緒
にエッチストップ構造体Ａｃを形成する（図１０参照）。
【０１３２】 引き続き、ｎ型ドープするイオンの注入を実施し、その際ゲートラインＧＬｃ
がマスクとして機能する。その際、プレーナトランジスタの第１のソース／ドレ
イン−領域１Ｓ／Ｄｃ及び第２のソース／ドレイン−領域２Ｓ／Ｄｃが生じる（
図１０参照）。第１の絶縁構造体Ｉ１ｃのｙ−軸Ｙに沿って延在するストライプ
間に配置された２つの相互に隣接するゲートラインＧＬｃの間に第２のソース／
ドレイン−領域２Ｓ／Ｄｃが生じる。第１のソース／ドレイン−領域１Ｓ／Ｄｃ
及び第２のソース／ドレイン−領域２Ｓ／Ｄｃは約１００ｎｍの深さである。ゲ
ートラインＧＬｃの下方でかつ第１のソース／ドレイン−領域１Ｓ／Ｄｃと第２
のソース／ドレイン−領域２Ｓ／Ｄｃの間にあるウェルＷの部分はトランジスタ
のチャンネル領域ＫＡｃとして機能する。チャンネル領域ＫＡｃの上方に配置さ
れたゲートラインＧＬｃの部分はトランジスタのゲート電極として機能する。ｙ
−軸Ｙに沿って隣接するトランジスタの第２のソース／ドレイン−領域２Ｓ／Ｄ
ｃは共通のストライプ状のドープされた領域を形成し、従って電気的に相互に接
続されている。ｘ−軸Ｘに沿って相互に隣接しており、かつｙ−軸Ｙに沿って延
在する第１の絶縁構造体Ｉ１ｃの隣接するストライプ間に配置されている２つの
トランジスタそれぞれの第２のソース／ドレイン−領域２Ｓ／Ｄｃは共通する。
【０１３３】 第１の絶縁層１ｃの作成のためにＳｉＯ２を約１．５μｍの厚さで析出させ、
化学機械研磨により約１μｍの厚さにまで減少させた。フォトリソグラフィー法
により第１のソース／ドレイン−領域１Ｓ／Ｄｃの上方にコンタクトホールを作
成した。エッチング剤として例えばＣＨＦ３＋Ｏ２が適している。
【０１３４】 分離層Ｔｃの作成のために窒化ケイ素を約５０ｎｍの厚さで析出させ、エッチ
バックし、それにより分離層Ｔｃはコンタクトホールの側面にスペーサーの形で
生じる（図１１ａ及び１１ｂ参照）。引き続きタングステンを約５００ｎｍの厚
さで析出させ、エッチバックし、それによりコンタクトホールは充填され、第１
のソース／ドレイン−領域１Ｓ／Ｄｃと接触するコンタクトＫｃが作成される。
エッチング剤として例えばＳＦ６＋Ｈ２＋Ｏ２が適している（図１１ａ及び１１
ｂ参照）。
【０１３５】 ストライプ状の第２のフォトレジストマスク（図示されていない）を用いてＳ
ｉＯ２をタングステン及び窒化ケイ素に対して選択的に約５００ｎｍの深さで例
えばＣ２Ｓ６＋Ｏ２を用いてエッチングする。第２のフォトレジストマスクのス
トライプは、ゲートラインＧＬｃの作成のために設けられた第１のフォトレジス
トマスクのストライプとほぼ相補的であるが、このストライプは若干薄く、従っ
てコンタクトＫｃが部分的に露出することが異なる。
【０１３６】 引き続き、銅を約１μｍの厚さで析出させ、それにより、分離層Ｔｃにより隔
てられているが、コンタクトＫｃに接するように書き込みラインＳＬｃを作成す
る。
【０１３７】 化学機械研磨により銅及びＳｉＯ２を、コンタクトＫｃがその硬度が高いため
に約５０ｎｍ突出するまで除去する（図１１ａ及び１１ｂ参照）。
【０１３８】 引き続き、前記の２つの実施例と同様に、絶縁体Ｉｃ、メモリ素子ＳＰｃ、第
２の絶縁層２ｃ及びｘ−軸Ｘに対して平行に延在するビットラインＢｃを作成す
る（図１２ａ及び１２ｂ参照）。
【０１３９】 前記の方法により第３のＭＲＡＭ−セル装置を作成する。第４の実施例におい
て、第４の基板ｄはｐ型ドープされておりかつ約１０１５ｃｍ-３のドープ物質
濃度を有するシリコン基板である。第１の実施例と同様に、第１の層Ｓ１ｄ、第
２の層Ｓ２ｄ、ストライプ状のドープされた領域、第１のマスクＭ１ｄ、ｘ−軸
Ｘに対して垂直に延在するトレンチＧｄ、ストライプ状の半導体構造体ＳＴｄ、
第１のソース／ドレイン−領域１Ｓ／Ｄｄ、チャンネル領域ＫＡｄ、第２のソー
ス／ドレイン−領域２Ｓ／Ｄｄ、チャンネルストップ領域Ｃｄ、ゲート誘電体Ｇ
Ｄｄ及びゲートラインＧＬｄを作成する。
【０１４０】 第１の絶縁層１ｄの作成のために、ＳｉＯ２を約１μｍの厚さで析出させ、化
学機械研磨により約５００ｎｍの厚さにまで平坦化した（図１３参照）。引き続
きＡｌＳｉＣｕからなる第１の金属層を約１μｍの厚さで、その上に約２０ｎｍ
の厚さのＳｉＯ２からなる絶縁体Ｉｄを、その上に約２０ｎｍの厚さのタングス
テンからなる第２の金属層Ｍｅ２を、その上に約１０ｎｍのＣｏからなる第１の
磁性層Ｆ１ｄを、その上に約３ｎｍの厚さのＡｌ２Ｏ３からなる誘電体Ｅｄを、
その上に約１０ｎｍの厚さのＮｉＦｅからなる第２の磁性層Ｆ２ｄを、その上に
約２０ｎｍの厚さのタングステンからなる第３の金属層Ｍｅ３を、その上に約２
０ｎｍの厚さのＳｉＯ２からなる第２の絶縁層２ｄを、その上に約２０ｎｍの厚
さのタングステンからなる第４の金属層Ｍｅ４を作成した。トレンチＧｄに対し
ていくらかずらされてストライプが延在するストライプ状のフォトレジストマス
ク（図示されていない）を用いて、第１の金属層までを含めた上記した全ての層
を分断した。その際、第１の金属層からはｙ−軸Ｙに対して平行に延在する書き
込みラインＳＬｄが生じる（図１３参照）。
【０１４１】 第３の絶縁層３ｄを作成するために、ＳｉＯ２を約５００ｎｍの厚さで析出さ
せ、化学機械研磨によりエッチストップとして機能する第３の金属層Ｍｅ３が露
出するまで平坦化する。
【０１４２】 第４の絶縁層４ｄの作成のためにＳｉＯ２を約２０ｎｍの厚さで析出させる。
【０１４３】 引き続き、タングステンを約２０ｎｍの厚さで析出させ、フォトリソグラフィ
ーにより構造化することによりタングステンからなるマスクＭ２ｄを作成する。
タングステンからなるマスクＭ２ｄは長方形の領域を覆っていない。この長方形
の領域は、引き続くＳｉＯ２のエッチングの際に第４の金属層Ｍｅ４の一部並び
に第１のソース／ドレイン−領域１Ｓ／Ｄｄが露出するように配置される（図１
４参照）。
【０１４４】 分離層Ｔｄの作成のために、ＳｉＯ２を約５０ｎｍの厚さで析出させ、エッチ
ストップとして機能する第２の金属層Ｍｅ２が露出するまでエッチバックするが
、書き込みラインＳＬｄは露出しない（図１４参照）。
【０１４５】 コンタクトＫｄの作成のために、引き続きタングステンを約５００ｎｍの厚さ
で析出させ、第４の絶縁層４ｄが露出するまで化学機械研磨により平坦化する。
その際、タングステンからなるマスクＭ２ｄは除去される。引き続き、タングス
テンをＳｉＯ２に対して選択的に、生じたコンタクトＫｄの上面が第２の金属層
Ｍｅ２の範囲内になるまでエッチバックし、その際、第４の絶縁層４ｄがマスク
として機能する。その際、第４の金属層Ｍｅ４の一部は除去される。コンタクト
Ｋｄはそれぞれ第１のソース／ドレイン−領域１Ｓ／Ｄｄを第２の金属層Ｍｅ２
の一部と接触させる（図１５参照）。
【０１４６】 第５の絶縁層５ｄの作成のためにＳｉＯ２を約５００ｎｍの厚さで析出させ、
第４の金属層Ｍｅ４の上面が露出するまで化学機械研磨により平坦化した。ＳＦ ６ ＋Ｈ２＋Ｏ２を用いて第４の金属層Ｍｅ４を除去する。
【０１４７】 引き続き、ＳｉＯ２を、第３の金属層Ｍｅ３の上面が露出するまで化学機械研
磨により平坦化する。その際、第２の絶縁層２ｄは除去される。
【０１４８】 ビットラインＢｄの作成のために、ＡｌＳｉＣｕを約１μｍの厚さで析出させ
、第３の金属層Ｍｅ３、第２の磁性層Ｆ２ｄ、誘電体Ｅｄ、第１の磁性層Ｆ１ｄ
及び第２の金属層Ｍｅ２と一緒にエッチングした。その際、第２の金属層Ｍｅ２
の一部、その上に配置された第１の磁性層Ｆ１ｄの一部、その上に配置された誘
電体Ｅｄの一部、その上に配置された磁性層Ｆ２ｄの一部及びその上に配置され
た第３の金属層Ｍｅ３の一部を有するメモリセルが生じる。書き込みラインＳＬ
ｄは絶縁体Ｉｄによりメモリ素子と分離されている（図１６ａ及び１６ｂ参照）
。
【０１４９】 記載した方法により、第４のＭＲＡＭ−セル装置が作成される。トランジスタ
との接続のためにメモリ素子は側面で接触される。
【０１５０】 第５の実施例において、第５の基板ｅはｐ型ドープされかつ約１０１５ｃｍ-
３のドープ物質濃度を有するシリコン基板である。第４の実施例と同様に、第１
の層Ｓ１ｅ、第２の層、ストライプ状のドーピングされた領域、第１のマスクＭ
１ｅ、トレンチＧｅ、半導体構造体ＳＴｅ、第１のソース／ドレイン−領域１Ｓ
／Ｄｅ、チャンネル領域ＫＡｅ及び第２のソース／ドレイン−領域２Ｓ／Ｄｅを
作成する。
【０１５１】 それぞれ第２のストライプ状の領域を覆うストライプ状の第１のフォトレジス
トマスクを用いて、トレンチＧｅの第１の側面を傾斜注入によりドーピングする
。その際、ｐ型ドープされたチャンネルストップ領域Ｃｅが生じる。予め覆われ
ていないストライプ状の領域を覆うストライプ状の第２のフォトレジストマスク
を用いて、傾斜注入によりトレンチＧｅの第２の側面に注入する。その際、他の
チャンネルストップ領域Ｃｅが生じる。このチャンネルストップ領域Ｃｅのドー
プ物質濃度は約１０１９ｃｍ-３である。トレンチＧｅの一つに沿って隣接する
チャンネルストップ領域Ｃｅは、トレンチＧｅの第１の側面及び第２の側面に交
互に配置されている。
【０１５２】 熱酸化により約１０ｎｍの厚さのゲート誘電体ＧＤｅを作成する。
【０１５３】 ゲートラインＧＬｅの作成のためにインサイトゥｎ型ドープされたポリシリコ
ンを約１５０ｎｍの厚さで析出させ、ゲートラインＧＬｅがスペーサの形でトレ
ンチＧｅの第１の側面及び第２の側面に生じるまでエッチバックする。チャンネ
ル領域ＫＡｅの範囲内に配置されているゲートラインＧＬｅはトランジスタのゲ
ート電極として機能する。
【０１５４】 引き続き、第４の実施例と同様に絶縁層１ｅ、３ｅ、５ｅ、書き込みラインＳ
Ｌｅ、絶縁体Ｉｅ、メモリ素子ＳＰｅ、コンタクトＫｅ、分離層Ｔｅ及びビット
ラインＢｅを作成する（図１７ａ参照）。
【０１５５】 前記の方法により第５のＭＲＡＭ−セル装置を作成する。第５のＭＲＡＭ−メ
モリセル装置は折り返し型ビットラインＢｅを有する。それというのもチャンネ
ルストップ領域Ｃｅの交互の配置が、トレンチに沿って隣接したメモリセル、つ
まり相互に隣接したビットラインと接続しているメモリセルが、同じゲートライ
ンＧＬｅによって制御されないことを保障するためである（図１７ｂ参照）。
【０１５６】 第６の実施例において、第１の実施例と同様に第６の基板ｆから出発して、第
１のマスクＭ１ｆ、トレンチＧｆ、バーティカルトランジスタＴ、チャンネルス
トップ領域Ｃｆ、ゲートラインＧＬｆ、書き込みラインＳＬｆ、分離層Ｔｆ、コ
ンタクトＫｆ及び第１の絶縁層１ｆが作成されるが、第１のマスクＭ１ｆを窒化
ケイ素から作成することが異なる。書き込みラインＳＬｆの作成の際に、第１の
実施例とは反対に、ゲートラインＧＬｆが露出するまでエッチングする。銅で充
填することによりゲートラインＧＬｆに接するように書き込みラインＳＬｆが生
じる。第１の実施例と同様に絶縁体Ｉｆ、メモリ素子ＳＰｆ、第２の絶縁層２ｆ
及びビットラインＢｆを作成する（図１８ａ参照）。
【０１５７】 前記の方法により第６のＭＲＡＭ−セル装置を作成する。メモリセルのプログ
ラミングの際に所属するトランジスタを制御する、それというのも所属する書き
込みラインＳＬｆがトランジスタＴのゲートラインＧＬｆと接続しているためで
ある（図１８ｂ参照）。
【０１５８】 第７の実施例において、第７の基板ｇはｐ型ドープされ約１０１５ｃｍ-３の
ドープ物質濃度を有するシリコン基板である。絶縁構造体Ｉ１ｇの作成のため、
フォトリソグラフィー法により凹設部を作成し、これをＳｉＯ２で充填する。絶
縁構造体Ｉ１ｇはｙ−軸に対して平行に延在するストライプとｘ−軸Ｘに対して
平行に延在するストライプとを有する。ｙ−軸はｘ−軸Ｘに対して垂直方向に延
び、この両方の軸は第７の基板ｇの表面Ｏｇに対して平行に延びる。ｙ−軸に対
して平行に延在する絶縁構造体Ｉ１ｇのストライプは、約５００ｎｍの幅及び相
互に約１５００ｎｍの間隔を有する。ｘ−軸Ｘに対して平行に延在する構造体Ｉ
１ｇのストライプは約５００ｎｍの幅及び相互に約５００ｎｍの間隔を有する。
【０１５９】 第３の実施例と同様に、プレーナトランジスタ、ｙ−軸に対して平行に延在す
るゲートラインＧＬｇ及びエッチストップ構造体Ａｇを作成し、その際、それぞ
れ１つのトランジスタが、ｙ−軸Ｙに対して平行に延在する相互に隣接する絶縁
構造体Ｉ１ｇの２つのストライプ間に配置される。
【０１６０】 エッチストップ構造体Ａｇの作成後に絶縁層１ｇの作成のためにＳｉＯ２を約
１μｍの厚さで析出させ、化学機械研磨により平坦化する。フォトリソグラフィ
ー法によりそれぞれトランジスタの第１のソース／ドレイン−領域１Ｓ／Ｄｇま
でのコンタクトホールを作成する。このコンタクトホールを深いコンタクトＫＴ
ｇの作成のために引き続きタングステンで充填する。第２の絶縁層２ｇの作成の
ためにＳｉＯ２を約１μｍの厚さで析出させ、平坦化する。
【０１６１】 第３の実施例と同様に、トランジスタの第２のソース／ドレイン−領域２Ｓ／
Ｄｇ上にコンタクトＫｇを作成し、このコンタクトは側面に分離層Ｔｇを備えて
いる。
【０１６２】 第３の実施例と同様に書き込みラインＳＬｇを作成するが、書き込みラインＳ
Ｌｇは深いコンタクトＫＴｇとオーバーラップするような幅を有することが異な
る。つまり第１のソース／ドレイン−領域１Ｓ／Ｄｇは書き込みラインＳＬｇと
接続している。
【０１６３】 前記の実施例と同様に、絶縁体Ｉｇ、メモリ素子ＳＰｇ、第３の絶縁層Ｓｇ及
びビットラインＢｇを作成する（図１９ａ参照）。
【０１６４】 前記の方法により第７のＭＲＡＭ−セル装置を作成する。メモリセルはそれぞ
れトランジスタ１つ及びメモリ素子１つを有し、これらは直列接続されている。
このメモリセルはそれぞれ所属するビットラインＢｇと所属する書き込みライン
ＳＬｇとの間に接続されている（図１９ｂ参照）。
【０１６５】 第８の実施例において、第８の基板ｈから出発して第７の実施例と同様に絶縁
構造体Ｉ１ｈ、プレーナトランジスタＴｈ、ゲートラインＧＬｈ、エッチストッ
プ構造体Ａｈ及び第１の絶縁層１ｈを作成する。
【０１６６】 第７の実施例と同様に、深いコンタクトＫＴｈのためのコンタクトホールを作
成するが、窒化ケイ素からなるエッチストップ構造体Ａｈは同様にエッチングさ
れることが異なる。エッチング剤として例えばＣＨＦ３＋Ｏ２が適している。そ
れにより下方のコンタクトＫＴｈは付加的にゲートラインＧＬｈと接触する。
【０１６７】 第７の実施例と同様に、第２の絶縁層２ｈ、コンタクトＫｈ、書き込みライン
ＳＬｈ、メモリ素子ＳＰｈ、第３の絶縁層３ｈ及びビットラインＢｈを作成する
（図２０ａ参照）。
【０１６８】 前記した方法により第８のＭＲＡＭ−セル装置を作成する。メモリセルはそれ
ぞれトランジスタＴｈの１つ及びメモリ素子ＳＰｈの１つを有し、これらは直列
接続されている。メモリセルはそれぞれ所属するビットラインＢｈ及び所属する
書き込みラインＳＬｈの間に接続されている。メモリセルの一つのプログラミン
グの際に、所属するトランジスタＴｈが制御される、それというのも所属する書
き込みラインＳＬｈはトランジスタＴｈのゲートラインＧＬｈと接続しているた
めである（図２０ｂ参照）。
【０１６９】 多様なバリエーションの実施例が考えられるが、これらはいずれも本発明の範
囲内にある。特に、前記の層、トレンチ、マスク、スペーサ、領域、ライン及び
構造体の寸法はその都度の要求に応じて適合させることができる。同様のことが
提案されたドープ物質濃度についても当てはまる。層、領域、ウェル及び基板の
導電性のタイプは交換することもできる。この実施例は例えばスケール付けする
ことができる。このため、寸法はスケール係数に応じて修正される。
【０１７０】 この８つの実施例の特徴を相互に組み合わせることができる。第４の実施例と
第５の実施例との差異は、第５の実施例では折り返し型ビットラインを考慮して
おり、このビットラインは交互に配置されたチャンネルストップ領域を用いて及
びトレンチあたり２つのゲートラインの配置により実現されている点にある。こ
の特徴は、折り返し型ビットラインを有するバリエーションを得るために、さら
に第１及び第６の実施例に組み込むことができる。第４及び第５の実施例からの
、メモリ素子の横側の接触を可能にする特徴を、下からの接触に代えることもで
きる。
【図面の簡単な説明】
【図１ａ】 第１の層、第２の層、ストライプ状のドーピング領域及び第１のマスクが作成
された後の第１の基板の断面図
【図１ｂ】 図１ａのプロセス工程後の第１の基板の、図１ａの断面図に対して垂直方向の
断面図
【図２】 トレンチ、半導体構造体、第１のソース／ドレイン領域、チャンネル領域、第
２のソース／ドレイン領域及びチャンネルストップ領域が作成された後の図１ａ
の断面図
【図３ａ】 ゲート誘電体、ゲートライン、第１の絶縁層、分離層、コンタクト及び書き込
みラインが作成された図２の断面図
【図３ｂ】 図３ａのプロセス工程後の図１ｂの断面図
【図３ｃ】 トレンチ、コンタクト及び第２のマスクを有する第１の基板を上から見た図
【図４ａ】 絶縁体、第１の磁性層、非磁性層、第２の磁性層、第２の絶縁層、ビットライ
ン及び第４のマスクが作成された後の図３ａの断面図
【図４ｂ】 図４ａのプロセス工程後の図３ｂの断面図
【図４ｃ】 第１のＭＲＡＭ−セル装置の回路図
【図５ａ】 第１の層、第２の層、第３の層及び第１のマスクが作成された後の第２の基板
の断面図
【図５ｂ】 図５ａのプロセス工程後の第２の基板の、図５ａの断面図に対して垂直方向の
断面図
【図６ａ】 格子状の凹設部、半導体構造体、ゲート誘電体、第１のソース／ドレイン−領
域、チャンネル領域、第２のソース／ドレイン−領域及びゲートラインが作成さ
れた後の図５ａの断面図
【図６ｂ】 図６ａのプロセス工程後の図５ｂの断面図
【図７ａ】 第１の絶縁層、分離層、コンタクト、書き込みライン及び第２の絶縁層が作成
された後の図６ａの断面図
【図７ｂ】 図７ａのプロセス工程後の図６ｂの断面図
【図８ａ】 絶縁体、メモリ素子、第３の絶縁層及びビットラインが作成された後の図７ａ
の断面図
【図８ｂ】 図８ａのプロセス工程後の図７ｂの断面図
【図９】 絶縁構造体が作成された後の第３の基板を上から見た図
【図１０】 第１の絶縁構造体、第１のソース／ドレイン−領域、第２のソース／ドレイン
−領域、チャンネル領域、ゲートライン及びエッチストップ構造体が作成された
後の第３の基板の断面図
【図１１ａ】 第１の絶縁層、分離層、コンタクト及び書き込みラインが作成された後の図１
０の断面図
【図１１ｂ】 図１１ａのプロセス工程後の第３の基板の、図１１ａの断面図に対して垂直方
向の断面図
【図１２ａ】 絶縁体、メモリ素子、第２の絶縁層及びビットラインが作成された後の図１１
ａの断面図
【図１２ｂ】 図１２ａのプロセス工程後の図１１ｂの断面図
【図１３】 第１のマスク、トレンチ、半導体構造体、、第１のソース／ドレイン−領域、
チャンネル領域、第２のソース／ドレイン−領域、チャンネルトップ領域、第１
のゲート誘電体、ゲートライン、第１の絶縁層、書き込みライン、絶縁体、第２
の金属層、第１の磁性層、誘電体、第２の磁性層、第３の金属層、第２の絶縁層
及び第４の金属層が作成された後の第４の基板の断面図
【図１４】 第３の絶縁層、第４の絶縁層、第２のマスク、コンタクトホール及び分離層が
作成された後の図１３の断面図
【図１５】 コンタクトが作成された後の図１４の断面図
【図１６ａ】 第５の絶縁層及びビットラインが作成された後の図１５の断面図
【図１６ｂ】 図１６ａのプロセス工程後の第４の基板の、図１６ａの断面図に対して垂直方
向の断面図
【図１７ａ】 メモリセルがバーティカルトランジスタ及びメモリ素子を有し、その際、トレ
ンチ中にそれぞれ２つのゲートラインが作成された第５のＭＲＡＭ−セル装置の
作成後の第５の基板の断面図
【図１７ｂ】 第５のＭＲＡＭ−セル装置の回路図
【図１８ａ】 メモリセルがバーティカルトランジスタを有し、ゲートラインが書き込みライ
ンと電気的に接続している第６のＭＲＡＭ−セル装置の作成後の第６の基板の断
面図
【図１８ｂ】 第６のＭＲＡＭ−セル装置の回路図
【図１９ａ】 メモリセルがプレーナトランジスタを有し、メモリセルは書き込みラインとビ
ットラインとの間に接続されている第７のＭＲＡＭ−セル装置の作成後の第７の
基板の断面図
【図１９ｂ】 第７のＭＲＡＭ−セル装置の回路図
【図２０ａ】 メモリセルがプレーナトランジスタを有し、メモリセルは書き込みラインとビ
ットラインとの間に接続されており、書き込みラインはゲートラインと電気的に
接続されている第８のＭＲＡＭ−セル装置の作成後の第８の基板の断面図
【図２０ｂ】 第８のＭＲＡＭ−セル装置の回路図
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジークフリート シュヴァルツル ドイツ連邦共和国 ノイビベルク ヨーゼ フ−キライン−シュトラーセ 11 ベー (72)発明者 エメリッヒ ベルタニョーリ オーストリア国 ウィーン ジーヴェリン ガー シュトラーセ 135 Ｆターム(参考） 5F083 AD01 AD03 AD04 AD45 AD46 AD49 AD69 FZ10 GA10 JA39 LA12 LA16 NA01 PR03 PR29 PR39 PR40 【要約の続き】

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 メモリ素子の電気抵抗が情報でありかつ磁場により影響を与
    えることができるメモリセル装置において、 メモリセルが、メモリ素子とトランジスタとを有し、これらは直列接続されて
    おり、 書き込みライン（ＳＬａ）と、前記書き込みラインに対して横断する方向に延
    在しかつトランジスタと電気的に接続されたビットラインが設けられており、こ
    れらはメモリ素子の範囲内で交差しかつこれら両方は磁場の発生のために用いら
    れ、 トランジスタの制御のために、情報を読み出すことができるビットライン（Ｂ
    ａ）に対して横断する方向に延在するゲートライン（ＧＬａ）が設けられている
    メモリセル装置。
  2. 【請求項２】 メモリセルが、ビットライン（Ｂａ）と、メモリセルに対し
    て共通の電圧端子との間に接続されている、請求項１記載のメモリセル装置。
  3. 【請求項３】 書き込みライン（ＳＬｆ）とゲートライン（ＧＬｆ）とが共
    通である、請求項２記載のメモリセル装置。
  4. 【請求項４】 メモリセルがビットライン（Ｂｇ）と書き込みライン（ＳＬ
    ｇ）との間に接続されている、請求項１記載のメモリセル装置。
  5. 【請求項５】 トランジスタ及びメモリ素子が相互に重なって配置されてい
    る、請求項１から４までのいずれか１項記載のメモリセル装置。
  6. 【請求項６】 トランジスタの第１のソース／ドレイン−領域（１Ｓ／Ｄａ
    ）がコンタクト（Ｋａ）を介してトランジスタの上方に配置されたメモリ素子と
    電気的に接続されており、 書き込みライン（ＳＬａ）はメモリ素子の下側でかつコンタクト（Ｋａ）の横
    側に配置されており、かつ絶縁体（Ｉａ）によりメモリ素子と絶縁されており、 メモリ素子がメモリ素子の上方に配置されたビットライン（Ｂａ）と電気的に
    接続されている、 請求項１から５までのいずれか１項記載のメモリセル装置。
  7. 【請求項７】 トランジスタがプレーナＭＯＳ型トランジスタとして構成さ
    れており、 ビットライン（Ｂｃ）に沿って隣接するメモリセルのトランジスタはペアにな
    って共通の第２のソース／ドレイン−領域（２Ｓ／Ｄｃ）を有する、 請求項１から６までのいずれか１項記載のメモリセル装置。
  8. 【請求項８】 トランジスタがバーティカルＭＯＳ型トランジスタとして構
    成されており、 半導体構造体（ＳＴａ）中で第１のソース／ドレイン−領域（１Ｓ／Ｄａ）が
    チャンネル領域（ＫＡａ）の上方に配置されており、 ゲートライン（ＧＬａ）は半導体構造体（ＳＴａ）の第１の側面に配置されて
    おり、 チャンネルの形成を妨げる素子が半導体構造体（ＳＴａ）の第１の側面の反対
    側の第２の側面に接しており、 ビットライン（Ｂａ）に沿って隣接するメモリセルのトランジスタを制御する
    ゲートライン（ＧＬａ）が、半導体構造体（ＳＴａ）の第２の側面に配置されて
    いる、 請求項６記載のメモリセル装置。
  9. 【請求項９】 トランジスタの第２のソース／ドレイン−領域（２Ｓ／Ｄａ
    ）が一貫した層として構成されており、電圧端子と接続している、請求項８記載
    のメモリセル装置。
  10. 【請求項１０】 メモリ素子は、磁化方向を変更するために異なる限界場を
    必要とする少なくとも２つの磁性層（Ｆ１ａ，Ｆ２ａ）、及びその間に配置され
    た非磁性層（Ｅａ）を有し、 メモリセル素子は、電流の流れが前記層（Ｆ１ａ，Ｆ２ａ）の平面に対して垂
    直方向に行われるように接続されている、 請求項１から９までのいずれか１項記載のメモリセル装置。
  11. 【請求項１１】 メモリ素子の電気抵抗が情報でありかつ磁場によって影響
    を与えることができるメモリ素子の製造方法において、 相互にほぼ平行に延在するトレンチ（Ｇａ）を作成し、それによりストライプ
    状の半導体構造体（ＳＴａ）を生じさせ、 半導体構造体（ＳＴａ）の一部としてバーティカルトランジスタの第１のソー
    ス／ドレイン−領域（１Ｓ／Ｄａ）及びその下に配置されたチャンネル領域（Ｋ
    Ａａ）を作成し、 半導体構造体（ＳＴａ）の側面の少なくとも一部に傾斜注入によりチャンネル
    ストップ領域（Ｃａ）を作成し、 トレンチ（Ｇａ）中にトランジスタの制御のためのゲートライン（ＧＬａ）を
    作成し、 メモリ素子をトランジスタと接続し、それによりメモリセルが形成させ、 ゲートライン（ＧＬａ）に対して横断する方向でビットライン（Ｂａ）を作成
    し、これをメモリセルと接続し、 ビットライン（Ｂａ）に対して横断する方向で書き込みライン（ＳＬａ）を作
    成し、前記書き込みラインをビットライン（Ｂａ）とメモリ素子の範囲内で交差
    させる、 メモリ素子の製造方法。
  12. 【請求項１２】 チャンネルストップ領域（Ｃｅ）が半導体構造体（ＳＴｅ
    ）に沿って半導体構造体（ＳＴｅ）の第１の側面及び第２の側面に交互に配置さ
    れるように、チャンネルストップ領域（Ｃｅ）を２回のマスクされた傾斜注入に
    より作成し、 導体材料を析出させかつゲートライン（ＧＬｅ）がスペーサーの形で生じるま
    でエッチバックすることにより、各トレンチ（Ｇｅ）中に２つのゲートライン（
    ＧＬｅ）を作成する、請求項１１記載の方法。
  13. 【請求項１３】 トランジスタの第１のソース／ドレイン−領域（１Ｓ／Ｄ
    ａ）上にコンタクト（Ｋａ）を作成し、 上記コンタクト（Ｋａ）の横に、コンタクト（Ｋａ）の材料よりも軟質な材料
    からなる書き込みライン（ＳＬａ）を作成し、その際、書き込みライン（ＳＬｂ
    ）の上面はコンタクト（Ｋａ）の上面と同じ高さか又はより高い高さであり、 化学機械研磨によりコンタクト（Ｋａ）が若干突出するまで書き込みライン（
    ＳＬｂ）を除去し、 絶縁材料を析出させ、かつコンタクト（Ｋａ）の上面が露出するまで平坦化す
    ることにより書き込みライン（ＳＬｂ）上に絶縁体（Ｉａ）を作成し、 絶縁体（Ｉａ）の上方及びコンタクト（Ｋａ）の上方でかつコンタクトに接す
    るようにメモリ素子をメモリセルの一部として作成し、 メモリ素子の上方に書き込みライン（ＳＬａ）に対して横断する方向に延在す
    るビットライン（Ｂａ）を作成し、これをメモリ素子と電気的に接続する、 請求項１１又は１２記載の方法。
  14. 【請求項１４】 トランジスタの作成後に絶縁層（１ａ）を作成し、前記絶
    縁層中にコンタクト（Ｋａ）を作成し、 コンタクト（Ｋａ）と部分的にオーバーラップしたストライプ状のマスク（Ｍ
    ２ａ）を用いて絶縁層（１ａ）をエッチングし、引き続き導体材料を析出させ、
    エッチバック又は平坦化し、それにより書き込みライン（ＳＬａ）を作成する、 請求項１１から１３までのいずれか１項記載の方法。
  15. 【請求項１５】 絶縁層（１ｆ）をゲートライン（ＧＬｆ）が露出するまで
    分断する、請求項１４記載の方法。
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